drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <asm/irq_remapping.h>
  38 #include <asm/io_apic.h>
  39 #include <asm/apic.h>
  40 #include <asm/hw_irq.h>
  41 #include <asm/msidef.h>
  42 #include <asm/proto.h>
  43 #include <asm/iommu.h>
  44 #include <asm/gart.h>
  45 #include <asm/dma.h>
  46
  47 #include "amd_iommu_proto.h"
  48 #include "amd_iommu_types.h"
  49 #include "irq_remapping.h"
  50
  51 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  52
  53 #define LOOP_TIMEOUT    100000
  54
  55 /*
  56  * This bitmap is used to advertise the page sizes our hardware support
  57  * to the IOMMU core, which will then use this information to split
  58  * physically contiguous memory regions it is mapping into page sizes
  59  * that we support.
  60  *
  61  * 512GB Pages are not supported due to a hardware bug
  62  */
  63 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 LIST_HEAD(ioapic_map);
  76 LIST_HEAD(hpet_map);
  77
  78 /*
  79  * Domain for untranslated devices - only allocated
  80  * if iommu=pt passed on kernel cmd line.
  81  */
  82 static struct protection_domain *pt_domain;
  83
  84 static const struct iommu_ops amd_iommu_ops;
  85
  86 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  87 int amd_iommu_max_glx_val = -1;
  88
  89 static struct dma_map_ops amd_iommu_dma_ops;
  90
  91 /*
  92  * This struct contains device specific data for the IOMMU
  93  */
  94 struct iommu_dev_data {
  95         struct list_head list;            /* For domain->dev_list */
  96         struct list_head dev_data_list;   /* For global dev_data_list */
  97         struct list_head alias_list;      /* Link alias-groups together */
  98         struct iommu_dev_data *alias_data;/* The alias dev_data */
  99         struct protection_domain *domain; /* Domain the device is bound to */
 100         u16 devid;                        /* PCI Device ID */
 101         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 102         bool passthrough;                 /* Default for device is pt_domain */
 103         struct {
 104                 bool enabled;
 105                 int qdep;
 106         } ats;                            /* ATS state */
 107         bool pri_tlp;                     /* PASID TLB required for
 108                                              PPR completions */
 109         u32 errata;                       /* Bitmap for errata to apply */
 110 };
 111
 112 /*
 113  * general struct to manage commands send to an IOMMU
 114  */
 115 struct iommu_cmd {
 116         u32 data[4];
 117 };
 118
 119 struct kmem_cache *amd_iommu_irq_cache;
 120
 121 static void update_domain(struct protection_domain *domain);
 122 static int __init alloc_passthrough_domain(void);
 123
 124 /****************************************************************************
 125  *
 126  * Helper functions
 127  *
 128  ****************************************************************************/
 129
 130 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 131 {
 132         struct iommu_dev_data *dev_data;
 133         unsigned long flags;
 134
 135         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 136         if (!dev_data)
 137                 return NULL;
 138
 139         INIT_LIST_HEAD(&dev_data->alias_list);
 140
 141         dev_data->devid = devid;
 142
 143         spin_lock_irqsave(&dev_data_list_lock, flags);
 144         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 145         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 146
 147         return dev_data;
 148 }
 149
 150 static void free_dev_data(struct iommu_dev_data *dev_data)
 151 {
 152         unsigned long flags;
 153
 154         spin_lock_irqsave(&dev_data_list_lock, flags);
 155         list_del(&dev_data->dev_data_list);
 156         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 157
 158         kfree(dev_data);
 159 }
 160
 161 static struct iommu_dev_data *search_dev_data(u16 devid)
 162 {
 163         struct iommu_dev_data *dev_data;
 164         unsigned long flags;
 165
 166         spin_lock_irqsave(&dev_data_list_lock, flags);
 167         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 168                 if (dev_data->devid == devid)
 169                         goto out_unlock;
 170         }
 171
 172         dev_data = NULL;
 173
 174 out_unlock:
 175         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 176
 177         return dev_data;
 178 }
 179
 180 static struct iommu_dev_data *find_dev_data(u16 devid)
 181 {
 182         struct iommu_dev_data *dev_data;
 183
 184         dev_data = search_dev_data(devid);
 185
 186         if (dev_data == NULL)
 187                 dev_data = alloc_dev_data(devid);
 188
 189         return dev_data;
 190 }
 191
 192 static inline u16 get_device_id(struct device *dev)
 193 {
 194         struct pci_dev *pdev = to_pci_dev(dev);
 195
 196         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 197 }
 198
 199 static struct iommu_dev_data *get_dev_data(struct device *dev)
 200 {
 201         return dev->archdata.iommu;
 202 }
 203
 204 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 205 {
 206         static const int caps[] = {
 207                 PCI_EXT_CAP_ID_ATS,
 208                 PCI_EXT_CAP_ID_PRI,
 209                 PCI_EXT_CAP_ID_PASID,
 210         };
 211         int i, pos;
 212
 213         for (i = 0; i < 3; ++i) {
 214                 pos = pci_find_ext_capability(pdev, caps[i]);
 215                 if (pos == 0)
 216                         return false;
 217         }
 218
 219         return true;
 220 }
 221
 222 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 223 {
 224         struct iommu_dev_data *dev_data;
 225
 226         dev_data = get_dev_data(&pdev->dev);
 227
 228         return dev_data->errata & (1 << erratum) ? true : false;
 229 }
 230
 231 /*
 232  * In this function the list of preallocated protection domains is traversed to
 233  * find the domain for a specific device
 234  */
 235 static struct dma_ops_domain *find_protection_domain(u16 devid)
 236 {
 237         struct dma_ops_domain *entry, *ret = NULL;
 238         unsigned long flags;
 239         u16 alias = amd_iommu_alias_table[devid];
 240
 241         if (list_empty(&iommu_pd_list))
 242                 return NULL;
 243
 244         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 245
 246         list_for_each_entry(entry, &iommu_pd_list, list) {
 247                 if (entry->target_dev == devid ||
 248                     entry->target_dev == alias) {
 249                         ret = entry;
 250                         break;
 251                 }
 252         }
 253
 254         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 255
 256         return ret;
 257 }
 258
 259 /*
 260  * This function checks if the driver got a valid device from the caller to
 261  * avoid dereferencing invalid pointers.
 262  */
 263 static bool check_device(struct device *dev)
 264 {
 265         u16 devid;
 266
 267         if (!dev || !dev->dma_mask)
 268                 return false;
 269
 270         /* No PCI device */
 271         if (!dev_is_pci(dev))
 272                 return false;
 273
 274         devid = get_device_id(dev);
 275
 276         /* Out of our scope? */
 277         if (devid > amd_iommu_last_bdf)
 278                 return false;
 279
 280         if (amd_iommu_rlookup_table[devid] == NULL)
 281                 return false;
 282
 283         return true;
 284 }
 285
 286 static void init_iommu_group(struct device *dev)
 287 {
 288         struct iommu_group *group;
 289
 290         group = iommu_group_get_for_dev(dev);
 291         if (!IS_ERR(group))
 292                 iommu_group_put(group);
 293 }
 294
 295 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 296 {
 297         *(u16 *)data = alias;
 298         return 0;
 299 }
 300
 301 static u16 get_alias(struct device *dev)
 302 {
 303         struct pci_dev *pdev = to_pci_dev(dev);
 304         u16 devid, ivrs_alias, pci_alias;
 305
 306         devid = get_device_id(dev);
 307         ivrs_alias = amd_iommu_alias_table[devid];
 308         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 309
 310         if (ivrs_alias == pci_alias)
 311                 return ivrs_alias;
 312
 313         /*
 314          * DMA alias showdown
 315          *
 316          * The IVRS is fairly reliable in telling us about aliases, but it
 317          * can't know about every screwy device.  If we don't have an IVRS
 318          * reported alias, use the PCI reported alias.  In that case we may
 319          * still need to initialize the rlookup and dev_table entries if the
 320          * alias is to a non-existent device.
 321          */
 322         if (ivrs_alias == devid) {
 323                 if (!amd_iommu_rlookup_table[pci_alias]) {
 324                         amd_iommu_rlookup_table[pci_alias] =
 325                                 amd_iommu_rlookup_table[devid];
 326                         memcpy(amd_iommu_dev_table[pci_alias].data,
 327                                amd_iommu_dev_table[devid].data,
 328                                sizeof(amd_iommu_dev_table[pci_alias].data));
 329                 }
 330
 331                 return pci_alias;
 332         }
 333
 334         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 335                 "for device %s[%04x:%04x], kernel reported alias "
 336                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 337                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 338                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 339                 PCI_FUNC(pci_alias));
 340
 341         /*
 342          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 343          * bus, then the IVRS table may know about a quirk that we don't.
 344          */
 345         if (pci_alias == devid &&
 346             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 347                 pdev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
 348                 pdev->dma_alias_devfn = ivrs_alias & 0xff;
 349                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 350                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 351                         dev_name(dev));
 352         }
 353
 354         return ivrs_alias;
 355 }
 356
 357 static int iommu_init_device(struct device *dev)
 358 {
 359         struct pci_dev *pdev = to_pci_dev(dev);
 360         struct iommu_dev_data *dev_data;
 361         u16 alias;
 362
 363         if (dev->archdata.iommu)
 364                 return 0;
 365
 366         dev_data = find_dev_data(get_device_id(dev));
 367         if (!dev_data)
 368                 return -ENOMEM;
 369
 370         alias = get_alias(dev);
 371
 372         if (alias != dev_data->devid) {
 373                 struct iommu_dev_data *alias_data;
 374
 375                 alias_data = find_dev_data(alias);
 376                 if (alias_data == NULL) {
 377                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 378                                         dev_name(dev));
 379                         free_dev_data(dev_data);
 380                         return -ENOTSUPP;
 381                 }
 382                 dev_data->alias_data = alias_data;
 383
 384                 /* Add device to the alias_list */
 385                 list_add(&dev_data->alias_list, &alias_data->alias_list);
 386         }
 387
 388         if (pci_iommuv2_capable(pdev)) {
 389                 struct amd_iommu *iommu;
 390
 391                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 392                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 393         }
 394
 395         dev->archdata.iommu = dev_data;
 396
 397         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 398                           dev);
 399
 400         return 0;
 401 }
 402
 403 static void iommu_ignore_device(struct device *dev)
 404 {
 405         u16 devid, alias;
 406
 407         devid = get_device_id(dev);
 408         alias = amd_iommu_alias_table[devid];
 409
 410         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 411         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 412
 413         amd_iommu_rlookup_table[devid] = NULL;
 414         amd_iommu_rlookup_table[alias] = NULL;
 415 }
 416
 417 static void iommu_uninit_device(struct device *dev)
 418 {
 419         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 420
 421         if (!dev_data)
 422                 return;
 423
 424         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 425                             dev);
 426
 427         iommu_group_remove_device(dev);
 428
 429         /* Unlink from alias, it may change if another device is re-plugged */
 430         dev_data->alias_data = NULL;
 431
 432         /*
 433          * We keep dev_data around for unplugged devices and reuse it when the
 434          * device is re-plugged - not doing so would introduce a ton of races.
 435          */
 436 }
 437
 438 void __init amd_iommu_uninit_devices(void)
 439 {
 440         struct iommu_dev_data *dev_data, *n;
 441         struct pci_dev *pdev = NULL;
 442
 443         for_each_pci_dev(pdev) {
 444
 445                 if (!check_device(&pdev->dev))
 446                         continue;
 447
 448                 iommu_uninit_device(&pdev->dev);
 449         }
 450
 451         /* Free all of our dev_data structures */
 452         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 453                 free_dev_data(dev_data);
 454 }
 455
 456 int __init amd_iommu_init_devices(void)
 457 {
 458         struct pci_dev *pdev = NULL;
 459         int ret = 0;
 460
 461         for_each_pci_dev(pdev) {
 462
 463                 if (!check_device(&pdev->dev))
 464                         continue;
 465
 466                 ret = iommu_init_device(&pdev->dev);
 467                 if (ret == -ENOTSUPP)
 468                         iommu_ignore_device(&pdev->dev);
 469                 else if (ret)
 470                         goto out_free;
 471         }
 472
 473         /*
 474          * Initialize IOMMU groups only after iommu_init_device() has
 475          * had a chance to populate any IVRS defined aliases.
 476          */
 477         for_each_pci_dev(pdev) {
 478                 if (check_device(&pdev->dev))
 479                         init_iommu_group(&pdev->dev);
 480         }
 481
 482         return 0;
 483
 484 out_free:
 485
 486         amd_iommu_uninit_devices();
 487
 488         return ret;
 489 }
 490 #ifdef CONFIG_AMD_IOMMU_STATS
 491
 492 /*
 493  * Initialization code for statistics collection
 494  */
 495
 496 DECLARE_STATS_COUNTER(compl_wait);
 497 DECLARE_STATS_COUNTER(cnt_map_single);
 498 DECLARE_STATS_COUNTER(cnt_unmap_single);
 499 DECLARE_STATS_COUNTER(cnt_map_sg);
 500 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 501 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 502 DECLARE_STATS_COUNTER(cnt_free_coherent);
 503 DECLARE_STATS_COUNTER(cross_page);
 504 DECLARE_STATS_COUNTER(domain_flush_single);
 505 DECLARE_STATS_COUNTER(domain_flush_all);
 506 DECLARE_STATS_COUNTER(alloced_io_mem);
 507 DECLARE_STATS_COUNTER(total_map_requests);
 508 DECLARE_STATS_COUNTER(complete_ppr);
 509 DECLARE_STATS_COUNTER(invalidate_iotlb);
 510 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 511 DECLARE_STATS_COUNTER(pri_requests);
 512
 513 static struct dentry *stats_dir;
 514 static struct dentry *de_fflush;
 515
 516 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 517 {
 518         if (stats_dir == NULL)
 519                 return;
 520
 521         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 522                                        &cnt->value);
 523 }
 524
 525 static void amd_iommu_stats_init(void)
 526 {
 527         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 528         if (stats_dir == NULL)
 529                 return;
 530
 531         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 532                                          &amd_iommu_unmap_flush);
 533
 534         amd_iommu_stats_add(&compl_wait);
 535         amd_iommu_stats_add(&cnt_map_single);
 536         amd_iommu_stats_add(&cnt_unmap_single);
 537         amd_iommu_stats_add(&cnt_map_sg);
 538         amd_iommu_stats_add(&cnt_unmap_sg);
 539         amd_iommu_stats_add(&cnt_alloc_coherent);
 540         amd_iommu_stats_add(&cnt_free_coherent);
 541         amd_iommu_stats_add(&cross_page);
 542         amd_iommu_stats_add(&domain_flush_single);
 543         amd_iommu_stats_add(&domain_flush_all);
 544         amd_iommu_stats_add(&alloced_io_mem);
 545         amd_iommu_stats_add(&total_map_requests);
 546         amd_iommu_stats_add(&complete_ppr);
 547         amd_iommu_stats_add(&invalidate_iotlb);
 548         amd_iommu_stats_add(&invalidate_iotlb_all);
 549         amd_iommu_stats_add(&pri_requests);
 550 }
 551
 552 #endif
 553
 554 /****************************************************************************
 555  *
 556  * Interrupt handling functions
 557  *
 558  ****************************************************************************/
 559
 560 static void dump_dte_entry(u16 devid)
 561 {
 562         int i;
 563
 564         for (i = 0; i < 4; ++i)
 565                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 566                         amd_iommu_dev_table[devid].data[i]);
 567 }
 568
 569 static void dump_command(unsigned long phys_addr)
 570 {
 571         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 572         int i;
 573
 574         for (i = 0; i < 4; ++i)
 575                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 576 }
 577
 578 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 579 {
 580         int type, devid, domid, flags;
 581         volatile u32 *event = __evt;
 582         int count = 0;
 583         u64 address;
 584
 585 retry:
 586         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 587         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 588         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 589         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 590         address = (u64)(((u64)event[3]) << 32) | event[2];
 591
 592         if (type == 0) {
 593                 /* Did we hit the erratum? */
 594                 if (++count == LOOP_TIMEOUT) {
 595                         pr_err("AMD-Vi: No event written to event log\n");
 596                         return;
 597                 }
 598                 udelay(1);
 599                 goto retry;
 600         }
 601
 602         printk(KERN_ERR "AMD-Vi: Event logged [");
 603
 604         switch (type) {
 605         case EVENT_TYPE_ILL_DEV:
 606                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 607                        "address=0x%016llx flags=0x%04x]\n",
 608                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 609                        address, flags);
 610                 dump_dte_entry(devid);
 611                 break;
 612         case EVENT_TYPE_IO_FAULT:
 613                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 614                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 615                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 616                        domid, address, flags);
 617                 break;
 618         case EVENT_TYPE_DEV_TAB_ERR:
 619                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 620                        "address=0x%016llx flags=0x%04x]\n",
 621                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 622                        address, flags);
 623                 break;
 624         case EVENT_TYPE_PAGE_TAB_ERR:
 625                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 626                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 627                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                        domid, address, flags);
 629                 break;
 630         case EVENT_TYPE_ILL_CMD:
 631                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 632                 dump_command(address);
 633                 break;
 634         case EVENT_TYPE_CMD_HARD_ERR:
 635                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 636                        "flags=0x%04x]\n", address, flags);
 637                 break;
 638         case EVENT_TYPE_IOTLB_INV_TO:
 639                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 640                        "address=0x%016llx]\n",
 641                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 642                        address);
 643                 break;
 644         case EVENT_TYPE_INV_DEV_REQ:
 645                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 646                        "address=0x%016llx flags=0x%04x]\n",
 647                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 648                        address, flags);
 649                 break;
 650         default:
 651                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 652         }
 653
 654         memset(__evt, 0, 4 * sizeof(u32));
 655 }
 656
 657 static void iommu_poll_events(struct amd_iommu *iommu)
 658 {
 659         u32 head, tail;
 660
 661         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 662         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 663
 664         while (head != tail) {
 665                 iommu_print_event(iommu, iommu->evt_buf + head);
 666                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 667         }
 668
 669         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 670 }
 671
 672 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 673 {
 674         struct amd_iommu_fault fault;
 675
 676         INC_STATS_COUNTER(pri_requests);
 677
 678         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 679                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 680                 return;
 681         }
 682
 683         fault.address   = raw[1];
 684         fault.pasid     = PPR_PASID(raw[0]);
 685         fault.device_id = PPR_DEVID(raw[0]);
 686         fault.tag       = PPR_TAG(raw[0]);
 687         fault.flags     = PPR_FLAGS(raw[0]);
 688
 689         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 690 }
 691
 692 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 693 {
 694         u32 head, tail;
 695
 696         if (iommu->ppr_log == NULL)
 697                 return;
 698
 699         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 700         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 701
 702         while (head != tail) {
 703                 volatile u64 *raw;
 704                 u64 entry[2];
 705                 int i;
 706
 707                 raw = (u64 *)(iommu->ppr_log + head);
 708
 709                 /*
 710                  * Hardware bug: Interrupt may arrive before the entry is
 711                  * written to memory. If this happens we need to wait for the
 712                  * entry to arrive.
 713                  */
 714                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 715                         if (PPR_REQ_TYPE(raw[0]) != 0)
 716                                 break;
 717                         udelay(1);
 718                 }
 719
 720                 /* Avoid memcpy function-call overhead */
 721                 entry[0] = raw[0];
 722                 entry[1] = raw[1];
 723
 724                 /*
 725                  * To detect the hardware bug we need to clear the entry
 726                  * back to zero.
 727                  */
 728                 raw[0] = raw[1] = 0UL;
 729
 730                 /* Update head pointer of hardware ring-buffer */
 731                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 732                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 733
 734                 /* Handle PPR entry */
 735                 iommu_handle_ppr_entry(iommu, entry);
 736
 737                 /* Refresh ring-buffer information */
 738                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 739                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 740         }
 741 }
 742
 743 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 744 {
 745         struct amd_iommu *iommu = (struct amd_iommu *) data;
 746         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 747
 748         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 749                 /* Enable EVT and PPR interrupts again */
 750                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 751                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 752
 753                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 754                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 755                         iommu_poll_events(iommu);
 756                 }
 757
 758                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 759                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 760                         iommu_poll_ppr_log(iommu);
 761                 }
 762
 763                 /*
 764                  * Hardware bug: ERBT1312
 765                  * When re-enabling interrupt (by writing 1
 766                  * to clear the bit), the hardware might also try to set
 767                  * the interrupt bit in the event status register.
 768                  * In this scenario, the bit will be set, and disable
 769                  * subsequent interrupts.
 770                  *
 771                  * Workaround: The IOMMU driver should read back the
 772                  * status register and check if the interrupt bits are cleared.
 773                  * If not, driver will need to go through the interrupt handler
 774                  * again and re-clear the bits
 775                  */
 776                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 777         }
 778         return IRQ_HANDLED;
 779 }
 780
 781 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 782 {
 783         return IRQ_WAKE_THREAD;
 784 }
 785
 786 /****************************************************************************
 787  *
 788  * IOMMU command queuing functions
 789  *
 790  ****************************************************************************/
 791
 792 static int wait_on_sem(volatile u64 *sem)
 793 {
 794         int i = 0;
 795
 796         while (*sem == 0 && i < LOOP_TIMEOUT) {
 797                 udelay(1);
 798                 i += 1;
 799         }
 800
 801         if (i == LOOP_TIMEOUT) {
 802                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 803                 return -EIO;
 804         }
 805
 806         return 0;
 807 }
 808
 809 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 810                                struct iommu_cmd *cmd,
 811                                u32 tail)
 812 {
 813         u8 *target;
 814
 815         target = iommu->cmd_buf + tail;
 816         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 817
 818         /* Copy command to buffer */
 819         memcpy(target, cmd, sizeof(*cmd));
 820
 821         /* Tell the IOMMU about it */
 822         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 823 }
 824
 825 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 826 {
 827         WARN_ON(address & 0x7ULL);
 828
 829         memset(cmd, 0, sizeof(*cmd));
 830         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 831         cmd->data[1] = upper_32_bits(__pa(address));
 832         cmd->data[2] = 1;
 833         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 834 }
 835
 836 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 837 {
 838         memset(cmd, 0, sizeof(*cmd));
 839         cmd->data[0] = devid;
 840         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 841 }
 842
 843 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 844                                   size_t size, u16 domid, int pde)
 845 {
 846         u64 pages;
 847         bool s;
 848
 849         pages = iommu_num_pages(address, size, PAGE_SIZE);
 850         s     = false;
 851
 852         if (pages > 1) {
 853                 /*
 854                  * If we have to flush more than one page, flush all
 855                  * TLB entries for this domain
 856                  */
 857                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 858                 s = true;
 859         }
 860
 861         address &= PAGE_MASK;
 862
 863         memset(cmd, 0, sizeof(*cmd));
 864         cmd->data[1] |= domid;
 865         cmd->data[2]  = lower_32_bits(address);
 866         cmd->data[3]  = upper_32_bits(address);
 867         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 868         if (s) /* size bit - we flush more than one 4kb page */
 869                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 870         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 871                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 872 }
 873
 874 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 875                                   u64 address, size_t size)
 876 {
 877         u64 pages;
 878         bool s;
 879
 880         pages = iommu_num_pages(address, size, PAGE_SIZE);
 881         s     = false;
 882
 883         if (pages > 1) {
 884                 /*
 885                  * If we have to flush more than one page, flush all
 886                  * TLB entries for this domain
 887                  */
 888                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 889                 s = true;
 890         }
 891
 892         address &= PAGE_MASK;
 893
 894         memset(cmd, 0, sizeof(*cmd));
 895         cmd->data[0]  = devid;
 896         cmd->data[0] |= (qdep & 0xff) << 24;
 897         cmd->data[1]  = devid;
 898         cmd->data[2]  = lower_32_bits(address);
 899         cmd->data[3]  = upper_32_bits(address);
 900         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 901         if (s)
 902                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 903 }
 904
 905 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 906                                   u64 address, bool size)
 907 {
 908         memset(cmd, 0, sizeof(*cmd));
 909
 910         address &= ~(0xfffULL);
 911
 912         cmd->data[0]  = pasid;
 913         cmd->data[1]  = domid;
 914         cmd->data[2]  = lower_32_bits(address);
 915         cmd->data[3]  = upper_32_bits(address);
 916         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 917         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 918         if (size)
 919                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 920         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 921 }
 922
 923 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 924                                   int qdep, u64 address, bool size)
 925 {
 926         memset(cmd, 0, sizeof(*cmd));
 927
 928         address &= ~(0xfffULL);
 929
 930         cmd->data[0]  = devid;
 931         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 932         cmd->data[0] |= (qdep  & 0xff) << 24;
 933         cmd->data[1]  = devid;
 934         cmd->data[1] |= (pasid & 0xff) << 16;
 935         cmd->data[2]  = lower_32_bits(address);
 936         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 937         cmd->data[3]  = upper_32_bits(address);
 938         if (size)
 939                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 940         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 941 }
 942
 943 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 944                                int status, int tag, bool gn)
 945 {
 946         memset(cmd, 0, sizeof(*cmd));
 947
 948         cmd->data[0]  = devid;
 949         if (gn) {
 950                 cmd->data[1]  = pasid;
 951                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 952         }
 953         cmd->data[3]  = tag & 0x1ff;
 954         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 955
 956         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 957 }
 958
 959 static void build_inv_all(struct iommu_cmd *cmd)
 960 {
 961         memset(cmd, 0, sizeof(*cmd));
 962         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 963 }
 964
 965 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 966 {
 967         memset(cmd, 0, sizeof(*cmd));
 968         cmd->data[0] = devid;
 969         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 970 }
 971
 972 /*
 973  * Writes the command to the IOMMUs command buffer and informs the
 974  * hardware about the new command.
 975  */
 976 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 977                                     struct iommu_cmd *cmd,
 978                                     bool sync)
 979 {
 980         u32 left, tail, head, next_tail;
 981         unsigned long flags;
 982
 983         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 984
 985 again:
 986         spin_lock_irqsave(&iommu->lock, flags);
 987
 988         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 989         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 990         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 991         left      = (head - next_tail) % iommu->cmd_buf_size;
 992
 993         if (left <= 2) {
 994                 struct iommu_cmd sync_cmd;
 995                 volatile u64 sem = 0;
 996                 int ret;
 997
 998                 build_completion_wait(&sync_cmd, (u64)&sem);
 999                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1000
1001                 spin_unlock_irqrestore(&iommu->lock, flags);
1002
1003                 if ((ret = wait_on_sem(&sem)) != 0)
1004                         return ret;
1005
1006                 goto again;
1007         }
1008
1009         copy_cmd_to_buffer(iommu, cmd, tail);
1010
1011         /* We need to sync now to make sure all commands are processed */
1012         iommu->need_sync = sync;
1013
1014         spin_unlock_irqrestore(&iommu->lock, flags);
1015
1016         return 0;
1017 }
1018
1019 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1020 {
1021         return iommu_queue_command_sync(iommu, cmd, true);
1022 }
1023
1024 /*
1025  * This function queues a completion wait command into the command
1026  * buffer of an IOMMU
1027  */
1028 static int iommu_completion_wait(struct amd_iommu *iommu)
1029 {
1030         struct iommu_cmd cmd;
1031         volatile u64 sem = 0;
1032         int ret;
1033
1034         if (!iommu->need_sync)
1035                 return 0;
1036
1037         build_completion_wait(&cmd, (u64)&sem);
1038
1039         ret = iommu_queue_command_sync(iommu, &cmd, false);
1040         if (ret)
1041                 return ret;
1042
1043         return wait_on_sem(&sem);
1044 }
1045
1046 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1047 {
1048         struct iommu_cmd cmd;
1049
1050         build_inv_dte(&cmd, devid);
1051
1052         return iommu_queue_command(iommu, &cmd);
1053 }
1054
1055 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1056 {
1057         u32 devid;
1058
1059         for (devid = 0; devid <= 0xffff; ++devid)
1060                 iommu_flush_dte(iommu, devid);
1061
1062         iommu_completion_wait(iommu);
1063 }
1064
1065 /*
1066  * This function uses heavy locking and may disable irqs for some time. But
1067  * this is no issue because it is only called during resume.
1068  */
1069 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1070 {
1071         u32 dom_id;
1072
1073         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1074                 struct iommu_cmd cmd;
1075                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1076                                       dom_id, 1);
1077                 iommu_queue_command(iommu, &cmd);
1078         }
1079
1080         iommu_completion_wait(iommu);
1081 }
1082
1083 static void iommu_flush_all(struct amd_iommu *iommu)
1084 {
1085         struct iommu_cmd cmd;
1086
1087         build_inv_all(&cmd);
1088
1089         iommu_queue_command(iommu, &cmd);
1090         iommu_completion_wait(iommu);
1091 }
1092
1093 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1094 {
1095         struct iommu_cmd cmd;
1096
1097         build_inv_irt(&cmd, devid);
1098
1099         iommu_queue_command(iommu, &cmd);
1100 }
1101
1102 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1103 {
1104         u32 devid;
1105
1106         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1107                 iommu_flush_irt(iommu, devid);
1108
1109         iommu_completion_wait(iommu);
1110 }
1111
1112 void iommu_flush_all_caches(struct amd_iommu *iommu)
1113 {
1114         if (iommu_feature(iommu, FEATURE_IA)) {
1115                 iommu_flush_all(iommu);
1116         } else {
1117                 iommu_flush_dte_all(iommu);
1118                 iommu_flush_irt_all(iommu);
1119                 iommu_flush_tlb_all(iommu);
1120         }
1121 }
1122
1123 /*
1124  * Command send function for flushing on-device TLB
1125  */
1126 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1127                               u64 address, size_t size)
1128 {
1129         struct amd_iommu *iommu;
1130         struct iommu_cmd cmd;
1131         int qdep;
1132
1133         qdep     = dev_data->ats.qdep;
1134         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1135
1136         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1137
1138         return iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 /*
1142  * Command send function for invalidating a device table entry
1143  */
1144 static int device_flush_dte(struct iommu_dev_data *dev_data)
1145 {
1146         struct amd_iommu *iommu;
1147         int ret;
1148
1149         iommu = amd_iommu_rlookup_table[dev_data->devid];
1150
1151         ret = iommu_flush_dte(iommu, dev_data->devid);
1152         if (ret)
1153                 return ret;
1154
1155         if (dev_data->ats.enabled)
1156                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1157
1158         return ret;
1159 }
1160
1161 /*
1162  * TLB invalidation function which is called from the mapping functions.
1163  * It invalidates a single PTE if the range to flush is within a single
1164  * page. Otherwise it flushes the whole TLB of the IOMMU.
1165  */
1166 static void __domain_flush_pages(struct protection_domain *domain,
1167                                  u64 address, size_t size, int pde)
1168 {
1169         struct iommu_dev_data *dev_data;
1170         struct iommu_cmd cmd;
1171         int ret = 0, i;
1172
1173         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1174
1175         for (i = 0; i < amd_iommus_present; ++i) {
1176                 if (!domain->dev_iommu[i])
1177                         continue;
1178
1179                 /*
1180                  * Devices of this domain are behind this IOMMU
1181                  * We need a TLB flush
1182                  */
1183                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1184         }
1185
1186         list_for_each_entry(dev_data, &domain->dev_list, list) {
1187
1188                 if (!dev_data->ats.enabled)
1189                         continue;
1190
1191                 ret |= device_flush_iotlb(dev_data, address, size);
1192         }
1193
1194         WARN_ON(ret);
1195 }
1196
1197 static void domain_flush_pages(struct protection_domain *domain,
1198                                u64 address, size_t size)
1199 {
1200         __domain_flush_pages(domain, address, size, 0);
1201 }
1202
1203 /* Flush the whole IO/TLB for a given protection domain */
1204 static void domain_flush_tlb(struct protection_domain *domain)
1205 {
1206         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1207 }
1208
1209 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1210 static void domain_flush_tlb_pde(struct protection_domain *domain)
1211 {
1212         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1213 }
1214
1215 static void domain_flush_complete(struct protection_domain *domain)
1216 {
1217         int i;
1218
1219         for (i = 0; i < amd_iommus_present; ++i) {
1220                 if (!domain->dev_iommu[i])
1221                         continue;
1222
1223                 /*
1224                  * Devices of this domain are behind this IOMMU
1225                  * We need to wait for completion of all commands.
1226                  */
1227                 iommu_completion_wait(amd_iommus[i]);
1228         }
1229 }
1230
1231
1232 /*
1233  * This function flushes the DTEs for all devices in domain
1234  */
1235 static void domain_flush_devices(struct protection_domain *domain)
1236 {
1237         struct iommu_dev_data *dev_data;
1238
1239         list_for_each_entry(dev_data, &domain->dev_list, list)
1240                 device_flush_dte(dev_data);
1241 }
1242
1243 /****************************************************************************
1244  *
1245  * The functions below are used the create the page table mappings for
1246  * unity mapped regions.
1247  *
1248  ****************************************************************************/
1249
1250 /*
1251  * This function is used to add another level to an IO page table. Adding
1252  * another level increases the size of the address space by 9 bits to a size up
1253  * to 64 bits.
1254  */
1255 static bool increase_address_space(struct protection_domain *domain,
1256                                    gfp_t gfp)
1257 {
1258         u64 *pte;
1259
1260         if (domain->mode == PAGE_MODE_6_LEVEL)
1261                 /* address space already 64 bit large */
1262                 return false;
1263
1264         pte = (void *)get_zeroed_page(gfp);
1265         if (!pte)
1266                 return false;
1267
1268         *pte             = PM_LEVEL_PDE(domain->mode,
1269                                         virt_to_phys(domain->pt_root));
1270         domain->pt_root  = pte;
1271         domain->mode    += 1;
1272         domain->updated  = true;
1273
1274         return true;
1275 }
1276
1277 static u64 *alloc_pte(struct protection_domain *domain,
1278                       unsigned long address,
1279                       unsigned long page_size,
1280                       u64 **pte_page,
1281                       gfp_t gfp)
1282 {
1283         int level, end_lvl;
1284         u64 *pte, *page;
1285
1286         BUG_ON(!is_power_of_2(page_size));
1287
1288         while (address > PM_LEVEL_SIZE(domain->mode))
1289                 increase_address_space(domain, gfp);
1290
1291         level   = domain->mode - 1;
1292         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1293         address = PAGE_SIZE_ALIGN(address, page_size);
1294         end_lvl = PAGE_SIZE_LEVEL(page_size);
1295
1296         while (level > end_lvl) {
1297                 if (!IOMMU_PTE_PRESENT(*pte)) {
1298                         page = (u64 *)get_zeroed_page(gfp);
1299                         if (!page)
1300                                 return NULL;
1301                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1302                 }
1303
1304                 /* No level skipping support yet */
1305                 if (PM_PTE_LEVEL(*pte) != level)
1306                         return NULL;
1307
1308                 level -= 1;
1309
1310                 pte = IOMMU_PTE_PAGE(*pte);
1311
1312                 if (pte_page && level == end_lvl)
1313                         *pte_page = pte;
1314
1315                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1316         }
1317
1318         return pte;
1319 }
1320
1321 /*
1322  * This function checks if there is a PTE for a given dma address. If
1323  * there is one, it returns the pointer to it.
1324  */
1325 static u64 *fetch_pte(struct protection_domain *domain,
1326                       unsigned long address,
1327                       unsigned long *page_size)
1328 {
1329         int level;
1330         u64 *pte;
1331
1332         if (address > PM_LEVEL_SIZE(domain->mode))
1333                 return NULL;
1334
1335         level      =  domain->mode - 1;
1336         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1337         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1338
1339         while (level > 0) {
1340
1341                 /* Not Present */
1342                 if (!IOMMU_PTE_PRESENT(*pte))
1343                         return NULL;
1344
1345                 /* Large PTE */
1346                 if (PM_PTE_LEVEL(*pte) == 7 ||
1347                     PM_PTE_LEVEL(*pte) == 0)
1348                         break;
1349
1350                 /* No level skipping support yet */
1351                 if (PM_PTE_LEVEL(*pte) != level)
1352                         return NULL;
1353
1354                 level -= 1;
1355
1356                 /* Walk to the next level */
1357                 pte        = IOMMU_PTE_PAGE(*pte);
1358                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1359                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1360         }
1361
1362         if (PM_PTE_LEVEL(*pte) == 0x07) {
1363                 unsigned long pte_mask;
1364
1365                 /*
1366                  * If we have a series of large PTEs, make
1367                  * sure to return a pointer to the first one.
1368                  */
1369                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1370                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1371                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1372         }
1373
1374         return pte;
1375 }
1376
1377 /*
1378  * Generic mapping functions. It maps a physical address into a DMA
1379  * address space. It allocates the page table pages if necessary.
1380  * In the future it can be extended to a generic mapping function
1381  * supporting all features of AMD IOMMU page tables like level skipping
1382  * and full 64 bit address spaces.
1383  */
1384 static int iommu_map_page(struct protection_domain *dom,
1385                           unsigned long bus_addr,
1386                           unsigned long phys_addr,
1387                           int prot,
1388                           unsigned long page_size)
1389 {
1390         u64 __pte, *pte;
1391         int i, count;
1392
1393         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1394         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1395
1396         if (!(prot & IOMMU_PROT_MASK))
1397                 return -EINVAL;
1398
1399         count = PAGE_SIZE_PTE_COUNT(page_size);
1400         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1401
1402         if (!pte)
1403                 return -ENOMEM;
1404
1405         for (i = 0; i < count; ++i)
1406                 if (IOMMU_PTE_PRESENT(pte[i]))
1407                         return -EBUSY;
1408
1409         if (count > 1) {
1410                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1411                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1412         } else
1413                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1414
1415         if (prot & IOMMU_PROT_IR)
1416                 __pte |= IOMMU_PTE_IR;
1417         if (prot & IOMMU_PROT_IW)
1418                 __pte |= IOMMU_PTE_IW;
1419
1420         for (i = 0; i < count; ++i)
1421                 pte[i] = __pte;
1422
1423         update_domain(dom);
1424
1425         return 0;
1426 }
1427
1428 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1429                                       unsigned long bus_addr,
1430                                       unsigned long page_size)
1431 {
1432         unsigned long long unmapped;
1433         unsigned long unmap_size;
1434         u64 *pte;
1435
1436         BUG_ON(!is_power_of_2(page_size));
1437
1438         unmapped = 0;
1439
1440         while (unmapped < page_size) {
1441
1442                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1443
1444                 if (pte) {
1445                         int i, count;
1446
1447                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1448                         for (i = 0; i < count; i++)
1449                                 pte[i] = 0ULL;
1450                 }
1451
1452                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1453                 unmapped += unmap_size;
1454         }
1455
1456         BUG_ON(unmapped && !is_power_of_2(unmapped));
1457
1458         return unmapped;
1459 }
1460
1461 /*
1462  * This function checks if a specific unity mapping entry is needed for
1463  * this specific IOMMU.
1464  */
1465 static int iommu_for_unity_map(struct amd_iommu *iommu,
1466                                struct unity_map_entry *entry)
1467 {
1468         u16 bdf, i;
1469
1470         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1471                 bdf = amd_iommu_alias_table[i];
1472                 if (amd_iommu_rlookup_table[bdf] == iommu)
1473                         return 1;
1474         }
1475
1476         return 0;
1477 }
1478
1479 /*
1480  * This function actually applies the mapping to the page table of the
1481  * dma_ops domain.
1482  */
1483 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1484                              struct unity_map_entry *e)
1485 {
1486         u64 addr;
1487         int ret;
1488
1489         for (addr = e->address_start; addr < e->address_end;
1490              addr += PAGE_SIZE) {
1491                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1492                                      PAGE_SIZE);
1493                 if (ret)
1494                         return ret;
1495                 /*
1496                  * if unity mapping is in aperture range mark the page
1497                  * as allocated in the aperture
1498                  */
1499                 if (addr < dma_dom->aperture_size)
1500                         __set_bit(addr >> PAGE_SHIFT,
1501                                   dma_dom->aperture[0]->bitmap);
1502         }
1503
1504         return 0;
1505 }
1506
1507 /*
1508  * Init the unity mappings for a specific IOMMU in the system
1509  *
1510  * Basically iterates over all unity mapping entries and applies them to
1511  * the default domain DMA of that IOMMU if necessary.
1512  */
1513 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1514 {
1515         struct unity_map_entry *entry;
1516         int ret;
1517
1518         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1519                 if (!iommu_for_unity_map(iommu, entry))
1520                         continue;
1521                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1522                 if (ret)
1523                         return ret;
1524         }
1525
1526         return 0;
1527 }
1528
1529 /*
1530  * Inits the unity mappings required for a specific device
1531  */
1532 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1533                                           u16 devid)
1534 {
1535         struct unity_map_entry *e;
1536         int ret;
1537
1538         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1539                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1540                         continue;
1541                 ret = dma_ops_unity_map(dma_dom, e);
1542                 if (ret)
1543                         return ret;
1544         }
1545
1546         return 0;
1547 }
1548
1549 /****************************************************************************
1550  *
1551  * The next functions belong to the address allocator for the dma_ops
1552  * interface functions. They work like the allocators in the other IOMMU
1553  * drivers. Its basically a bitmap which marks the allocated pages in
1554  * the aperture. Maybe it could be enhanced in the future to a more
1555  * efficient allocator.
1556  *
1557  ****************************************************************************/
1558
1559 /*
1560  * The address allocator core functions.
1561  *
1562  * called with domain->lock held
1563  */
1564
1565 /*
1566  * Used to reserve address ranges in the aperture (e.g. for exclusion
1567  * ranges.
1568  */
1569 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1570                                       unsigned long start_page,
1571                                       unsigned int pages)
1572 {
1573         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1574
1575         if (start_page + pages > last_page)
1576                 pages = last_page - start_page;
1577
1578         for (i = start_page; i < start_page + pages; ++i) {
1579                 int index = i / APERTURE_RANGE_PAGES;
1580                 int page  = i % APERTURE_RANGE_PAGES;
1581                 __set_bit(page, dom->aperture[index]->bitmap);
1582         }
1583 }
1584
1585 /*
1586  * This function is used to add a new aperture range to an existing
1587  * aperture in case of dma_ops domain allocation or address allocation
1588  * failure.
1589  */
1590 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1591                            bool populate, gfp_t gfp)
1592 {
1593         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1594         struct amd_iommu *iommu;
1595         unsigned long i, old_size, pte_pgsize;
1596
1597 #ifdef CONFIG_IOMMU_STRESS
1598         populate = false;
1599 #endif
1600
1601         if (index >= APERTURE_MAX_RANGES)
1602                 return -ENOMEM;
1603
1604         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1605         if (!dma_dom->aperture[index])
1606                 return -ENOMEM;
1607
1608         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1609         if (!dma_dom->aperture[index]->bitmap)
1610                 goto out_free;
1611
1612         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1613
1614         if (populate) {
1615                 unsigned long address = dma_dom->aperture_size;
1616                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1617                 u64 *pte, *pte_page;
1618
1619                 for (i = 0; i < num_ptes; ++i) {
1620                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1621                                         &pte_page, gfp);
1622                         if (!pte)
1623                                 goto out_free;
1624
1625                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1626
1627                         address += APERTURE_RANGE_SIZE / 64;
1628                 }
1629         }
1630
1631         old_size                = dma_dom->aperture_size;
1632         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1633
1634         /* Reserve address range used for MSI messages */
1635         if (old_size < MSI_ADDR_BASE_LO &&
1636             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1637                 unsigned long spage;
1638                 int pages;
1639
1640                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1641                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1642
1643                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1644         }
1645
1646         /* Initialize the exclusion range if necessary */
1647         for_each_iommu(iommu) {
1648                 if (iommu->exclusion_start &&
1649                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1650                     && iommu->exclusion_start < dma_dom->aperture_size) {
1651                         unsigned long startpage;
1652                         int pages = iommu_num_pages(iommu->exclusion_start,
1653                                                     iommu->exclusion_length,
1654                                                     PAGE_SIZE);
1655                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1656                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1657                 }
1658         }
1659
1660         /*
1661          * Check for areas already mapped as present in the new aperture
1662          * range and mark those pages as reserved in the allocator. Such
1663          * mappings may already exist as a result of requested unity
1664          * mappings for devices.
1665          */
1666         for (i = dma_dom->aperture[index]->offset;
1667              i < dma_dom->aperture_size;
1668              i += pte_pgsize) {
1669                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1670                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1671                         continue;
1672
1673                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1674                                           pte_pgsize >> 12);
1675         }
1676
1677         update_domain(&dma_dom->domain);
1678
1679         return 0;
1680
1681 out_free:
1682         update_domain(&dma_dom->domain);
1683
1684         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1685
1686         kfree(dma_dom->aperture[index]);
1687         dma_dom->aperture[index] = NULL;
1688
1689         return -ENOMEM;
1690 }
1691
1692 static unsigned long dma_ops_area_alloc(struct device *dev,
1693                                         struct dma_ops_domain *dom,
1694                                         unsigned int pages,
1695                                         unsigned long align_mask,
1696                                         u64 dma_mask,
1697                                         unsigned long start)
1698 {
1699         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1700         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1701         int i = start >> APERTURE_RANGE_SHIFT;
1702         unsigned long boundary_size;
1703         unsigned long address = -1;
1704         unsigned long limit;
1705
1706         next_bit >>= PAGE_SHIFT;
1707
1708         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1709                         PAGE_SIZE) >> PAGE_SHIFT;
1710
1711         for (;i < max_index; ++i) {
1712                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1713
1714                 if (dom->aperture[i]->offset >= dma_mask)
1715                         break;
1716
1717                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1718                                                dma_mask >> PAGE_SHIFT);
1719
1720                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1721                                            limit, next_bit, pages, 0,
1722                                             boundary_size, align_mask);
1723                 if (address != -1) {
1724                         address = dom->aperture[i]->offset +
1725                                   (address << PAGE_SHIFT);
1726                         dom->next_address = address + (pages << PAGE_SHIFT);
1727                         break;
1728                 }
1729
1730                 next_bit = 0;
1731         }
1732
1733         return address;
1734 }
1735
1736 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1737                                              struct dma_ops_domain *dom,
1738                                              unsigned int pages,
1739                                              unsigned long align_mask,
1740                                              u64 dma_mask)
1741 {
1742         unsigned long address;
1743
1744 #ifdef CONFIG_IOMMU_STRESS
1745         dom->next_address = 0;
1746         dom->need_flush = true;
1747 #endif
1748
1749         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1750                                      dma_mask, dom->next_address);
1751
1752         if (address == -1) {
1753                 dom->next_address = 0;
1754                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1755                                              dma_mask, 0);
1756                 dom->need_flush = true;
1757         }
1758
1759         if (unlikely(address == -1))
1760                 address = DMA_ERROR_CODE;
1761
1762         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1763
1764         return address;
1765 }
1766
1767 /*
1768  * The address free function.
1769  *
1770  * called with domain->lock held
1771  */
1772 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1773                                    unsigned long address,
1774                                    unsigned int pages)
1775 {
1776         unsigned i = address >> APERTURE_RANGE_SHIFT;
1777         struct aperture_range *range = dom->aperture[i];
1778
1779         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1780
1781 #ifdef CONFIG_IOMMU_STRESS
1782         if (i < 4)
1783                 return;
1784 #endif
1785
1786         if (address >= dom->next_address)
1787                 dom->need_flush = true;
1788
1789         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1790
1791         bitmap_clear(range->bitmap, address, pages);
1792
1793 }
1794
1795 /****************************************************************************
1796  *
1797  * The next functions belong to the domain allocation. A domain is
1798  * allocated for every IOMMU as the default domain. If device isolation
1799  * is enabled, every device get its own domain. The most important thing
1800  * about domains is the page table mapping the DMA address space they
1801  * contain.
1802  *
1803  ****************************************************************************/
1804
1805 /*
1806  * This function adds a protection domain to the global protection domain list
1807  */
1808 static void add_domain_to_list(struct protection_domain *domain)
1809 {
1810         unsigned long flags;
1811
1812         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1813         list_add(&domain->list, &amd_iommu_pd_list);
1814         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1815 }
1816
1817 /*
1818  * This function removes a protection domain to the global
1819  * protection domain list
1820  */
1821 static void del_domain_from_list(struct protection_domain *domain)
1822 {
1823         unsigned long flags;
1824
1825         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1826         list_del(&domain->list);
1827         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1828 }
1829
1830 static u16 domain_id_alloc(void)
1831 {
1832         unsigned long flags;
1833         int id;
1834
1835         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1836         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1837         BUG_ON(id == 0);
1838         if (id > 0 && id < MAX_DOMAIN_ID)
1839                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1840         else
1841                 id = 0;
1842         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1843
1844         return id;
1845 }
1846
1847 static void domain_id_free(int id)
1848 {
1849         unsigned long flags;
1850
1851         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1852         if (id > 0 && id < MAX_DOMAIN_ID)
1853                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1854         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1855 }
1856
1857 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1858 static void free_pt_##LVL (unsigned long __pt)                  \
1859 {                                                               \
1860         unsigned long p;                                        \
1861         u64 *pt;                                                \
1862         int i;                                                  \
1863                                                                 \
1864         pt = (u64 *)__pt;                                       \
1865                                                                 \
1866         for (i = 0; i < 512; ++i) {                             \
1867                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1868                         continue;                               \
1869                                                                 \
1870                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1871                 FN(p);                                          \
1872         }                                                       \
1873         free_page((unsigned long)pt);                           \
1874 }
1875
1876 DEFINE_FREE_PT_FN(l2, free_page)
1877 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1878 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1879 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1880 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1881
1882 static void free_pagetable(struct protection_domain *domain)
1883 {
1884         unsigned long root = (unsigned long)domain->pt_root;
1885
1886         switch (domain->mode) {
1887         case PAGE_MODE_NONE:
1888                 break;
1889         case PAGE_MODE_1_LEVEL:
1890                 free_page(root);
1891                 break;
1892         case PAGE_MODE_2_LEVEL:
1893                 free_pt_l2(root);
1894                 break;
1895         case PAGE_MODE_3_LEVEL:
1896                 free_pt_l3(root);
1897                 break;
1898         case PAGE_MODE_4_LEVEL:
1899                 free_pt_l4(root);
1900                 break;
1901         case PAGE_MODE_5_LEVEL:
1902                 free_pt_l5(root);
1903                 break;
1904         case PAGE_MODE_6_LEVEL:
1905                 free_pt_l6(root);
1906                 break;
1907         default:
1908                 BUG();
1909         }
1910 }
1911
1912 static void free_gcr3_tbl_level1(u64 *tbl)
1913 {
1914         u64 *ptr;
1915         int i;
1916
1917         for (i = 0; i < 512; ++i) {
1918                 if (!(tbl[i] & GCR3_VALID))
1919                         continue;
1920
1921                 ptr = __va(tbl[i] & PAGE_MASK);
1922
1923                 free_page((unsigned long)ptr);
1924         }
1925 }
1926
1927 static void free_gcr3_tbl_level2(u64 *tbl)
1928 {
1929         u64 *ptr;
1930         int i;
1931
1932         for (i = 0; i < 512; ++i) {
1933                 if (!(tbl[i] & GCR3_VALID))
1934                         continue;
1935
1936                 ptr = __va(tbl[i] & PAGE_MASK);
1937
1938                 free_gcr3_tbl_level1(ptr);
1939         }
1940 }
1941
1942 static void free_gcr3_table(struct protection_domain *domain)
1943 {
1944         if (domain->glx == 2)
1945                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1946         else if (domain->glx == 1)
1947                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1948         else if (domain->glx != 0)
1949                 BUG();
1950
1951         free_page((unsigned long)domain->gcr3_tbl);
1952 }
1953
1954 /*
1955  * Free a domain, only used if something went wrong in the
1956  * allocation path and we need to free an already allocated page table
1957  */
1958 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1959 {
1960         int i;
1961
1962         if (!dom)
1963                 return;
1964
1965         del_domain_from_list(&dom->domain);
1966
1967         free_pagetable(&dom->domain);
1968
1969         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1970                 if (!dom->aperture[i])
1971                         continue;
1972                 free_page((unsigned long)dom->aperture[i]->bitmap);
1973                 kfree(dom->aperture[i]);
1974         }
1975
1976         kfree(dom);
1977 }
1978
1979 /*
1980  * Allocates a new protection domain usable for the dma_ops functions.
1981  * It also initializes the page table and the address allocator data
1982  * structures required for the dma_ops interface
1983  */
1984 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1985 {
1986         struct dma_ops_domain *dma_dom;
1987
1988         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1989         if (!dma_dom)
1990                 return NULL;
1991
1992         spin_lock_init(&dma_dom->domain.lock);
1993
1994         dma_dom->domain.id = domain_id_alloc();
1995         if (dma_dom->domain.id == 0)
1996                 goto free_dma_dom;
1997         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
1998         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1999         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2000         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2001         dma_dom->domain.priv = dma_dom;
2002         if (!dma_dom->domain.pt_root)
2003                 goto free_dma_dom;
2004
2005         dma_dom->need_flush = false;
2006         dma_dom->target_dev = 0xffff;
2007
2008         add_domain_to_list(&dma_dom->domain);
2009
2010         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2011                 goto free_dma_dom;
2012
2013         /*
2014          * mark the first page as allocated so we never return 0 as
2015          * a valid dma-address. So we can use 0 as error value
2016          */
2017         dma_dom->aperture[0]->bitmap[0] = 1;
2018         dma_dom->next_address = 0;
2019
2020
2021         return dma_dom;
2022
2023 free_dma_dom:
2024         dma_ops_domain_free(dma_dom);
2025
2026         return NULL;
2027 }
2028
2029 /*
2030  * little helper function to check whether a given protection domain is a
2031  * dma_ops domain
2032  */
2033 static bool dma_ops_domain(struct protection_domain *domain)
2034 {
2035         return domain->flags & PD_DMA_OPS_MASK;
2036 }
2037
2038 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2039 {
2040         u64 pte_root = 0;
2041         u64 flags = 0;
2042
2043         if (domain->mode != PAGE_MODE_NONE)
2044                 pte_root = virt_to_phys(domain->pt_root);
2045
2046         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2047                     << DEV_ENTRY_MODE_SHIFT;
2048         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2049
2050         flags = amd_iommu_dev_table[devid].data[1];
2051
2052         if (ats)
2053                 flags |= DTE_FLAG_IOTLB;
2054
2055         if (domain->flags & PD_IOMMUV2_MASK) {
2056                 u64 gcr3 = __pa(domain->gcr3_tbl);
2057                 u64 glx  = domain->glx;
2058                 u64 tmp;
2059
2060                 pte_root |= DTE_FLAG_GV;
2061                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2062
2063                 /* First mask out possible old values for GCR3 table */
2064                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2065                 flags    &= ~tmp;
2066
2067                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2068                 flags    &= ~tmp;
2069
2070                 /* Encode GCR3 table into DTE */
2071                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2072                 pte_root |= tmp;
2073
2074                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2075                 flags    |= tmp;
2076
2077                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2078                 flags    |= tmp;
2079         }
2080
2081         flags &= ~(0xffffUL);
2082         flags |= domain->id;
2083
2084         amd_iommu_dev_table[devid].data[1]  = flags;
2085         amd_iommu_dev_table[devid].data[0]  = pte_root;
2086 }
2087
2088 static void clear_dte_entry(u16 devid)
2089 {
2090         /* remove entry from the device table seen by the hardware */
2091         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2092         amd_iommu_dev_table[devid].data[1] = 0;
2093
2094         amd_iommu_apply_erratum_63(devid);
2095 }
2096
2097 static void do_attach(struct iommu_dev_data *dev_data,
2098                       struct protection_domain *domain)
2099 {
2100         struct amd_iommu *iommu;
2101         bool ats;
2102
2103         iommu = amd_iommu_rlookup_table[dev_data->devid];
2104         ats   = dev_data->ats.enabled;
2105
2106         /* Update data structures */
2107         dev_data->domain = domain;
2108         list_add(&dev_data->list, &domain->dev_list);
2109         set_dte_entry(dev_data->devid, domain, ats);
2110
2111         /* Do reference counting */
2112         domain->dev_iommu[iommu->index] += 1;
2113         domain->dev_cnt                 += 1;
2114
2115         /* Flush the DTE entry */
2116         device_flush_dte(dev_data);
2117 }
2118
2119 static void do_detach(struct iommu_dev_data *dev_data)
2120 {
2121         struct amd_iommu *iommu;
2122
2123         iommu = amd_iommu_rlookup_table[dev_data->devid];
2124
2125         /* decrease reference counters */
2126         dev_data->domain->dev_iommu[iommu->index] -= 1;
2127         dev_data->domain->dev_cnt                 -= 1;
2128
2129         /* Update data structures */
2130         dev_data->domain = NULL;
2131         list_del(&dev_data->list);
2132         clear_dte_entry(dev_data->devid);
2133
2134         /* Flush the DTE entry */
2135         device_flush_dte(dev_data);
2136 }
2137
2138 /*
2139  * If a device is not yet associated with a domain, this function does
2140  * assigns it visible for the hardware
2141  */
2142 static int __attach_device(struct iommu_dev_data *dev_data,
2143                            struct protection_domain *domain)
2144 {
2145         struct iommu_dev_data *head, *entry;
2146         int ret;
2147
2148         /* lock domain */
2149         spin_lock(&domain->lock);
2150
2151         head = dev_data;
2152
2153         if (head->alias_data != NULL)
2154                 head = head->alias_data;
2155
2156         /* Now we have the root of the alias group, if any */
2157
2158         ret = -EBUSY;
2159         if (head->domain != NULL)
2160                 goto out_unlock;
2161
2162         /* Attach alias group root */
2163         do_attach(head, domain);
2164
2165         /* Attach other devices in the alias group */
2166         list_for_each_entry(entry, &head->alias_list, alias_list)
2167                 do_attach(entry, domain);
2168
2169         ret = 0;
2170
2171 out_unlock:
2172
2173         /* ready */
2174         spin_unlock(&domain->lock);
2175
2176         return ret;
2177 }
2178
2179
2180 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2181 {
2182         pci_disable_ats(pdev);
2183         pci_disable_pri(pdev);
2184         pci_disable_pasid(pdev);
2185 }
2186
2187 /* FIXME: Change generic reset-function to do the same */
2188 static int pri_reset_while_enabled(struct pci_dev *pdev)
2189 {
2190         u16 control;
2191         int pos;
2192
2193         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2194         if (!pos)
2195                 return -EINVAL;
2196
2197         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2198         control |= PCI_PRI_CTRL_RESET;
2199         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2200
2201         return 0;
2202 }
2203
2204 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2205 {
2206         bool reset_enable;
2207         int reqs, ret;
2208
2209         /* FIXME: Hardcode number of outstanding requests for now */
2210         reqs = 32;
2211         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2212                 reqs = 1;
2213         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2214
2215         /* Only allow access to user-accessible pages */
2216         ret = pci_enable_pasid(pdev, 0);
2217         if (ret)
2218                 goto out_err;
2219
2220         /* First reset the PRI state of the device */
2221         ret = pci_reset_pri(pdev);
2222         if (ret)
2223                 goto out_err;
2224
2225         /* Enable PRI */
2226         ret = pci_enable_pri(pdev, reqs);
2227         if (ret)
2228                 goto out_err;
2229
2230         if (reset_enable) {
2231                 ret = pri_reset_while_enabled(pdev);
2232                 if (ret)
2233                         goto out_err;
2234         }
2235
2236         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2237         if (ret)
2238                 goto out_err;
2239
2240         return 0;
2241
2242 out_err:
2243         pci_disable_pri(pdev);
2244         pci_disable_pasid(pdev);
2245
2246         return ret;
2247 }
2248
2249 /* FIXME: Move this to PCI code */
2250 #define PCI_PRI_TLP_OFF         (1 << 15)
2251
2252 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2253 {
2254         u16 status;
2255         int pos;
2256
2257         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2258         if (!pos)
2259                 return false;
2260
2261         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2262
2263         return (status & PCI_PRI_TLP_OFF) ? true : false;
2264 }
2265
2266 /*
2267  * If a device is not yet associated with a domain, this function
2268  * assigns it visible for the hardware
2269  */
2270 static int attach_device(struct device *dev,
2271                          struct protection_domain *domain)
2272 {
2273         struct pci_dev *pdev = to_pci_dev(dev);
2274         struct iommu_dev_data *dev_data;
2275         unsigned long flags;
2276         int ret;
2277
2278         dev_data = get_dev_data(dev);
2279
2280         if (domain->flags & PD_IOMMUV2_MASK) {
2281                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2282                         return -EINVAL;
2283
2284                 if (pdev_iommuv2_enable(pdev) != 0)
2285                         return -EINVAL;
2286
2287                 dev_data->ats.enabled = true;
2288                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2289                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2290         } else if (amd_iommu_iotlb_sup &&
2291                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2292                 dev_data->ats.enabled = true;
2293                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2294         }
2295
2296         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2297         ret = __attach_device(dev_data, domain);
2298         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2299
2300         /*
2301          * We might boot into a crash-kernel here. The crashed kernel
2302          * left the caches in the IOMMU dirty. So we have to flush
2303          * here to evict all dirty stuff.
2304          */
2305         domain_flush_tlb_pde(domain);
2306
2307         return ret;
2308 }
2309
2310 /*
2311  * Removes a device from a protection domain (unlocked)
2312  */
2313 static void __detach_device(struct iommu_dev_data *dev_data)
2314 {
2315         struct iommu_dev_data *head, *entry;
2316         struct protection_domain *domain;
2317         unsigned long flags;
2318
2319         BUG_ON(!dev_data->domain);
2320
2321         domain = dev_data->domain;
2322
2323         spin_lock_irqsave(&domain->lock, flags);
2324
2325         head = dev_data;
2326         if (head->alias_data != NULL)
2327                 head = head->alias_data;
2328
2329         list_for_each_entry(entry, &head->alias_list, alias_list)
2330                 do_detach(entry);
2331
2332         do_detach(head);
2333
2334         spin_unlock_irqrestore(&domain->lock, flags);
2335
2336         /*
2337          * If we run in passthrough mode the device must be assigned to the
2338          * passthrough domain if it is detached from any other domain.
2339          * Make sure we can deassign from the pt_domain itself.
2340          */
2341         if (dev_data->passthrough &&
2342             (dev_data->domain == NULL && domain != pt_domain))
2343                 __attach_device(dev_data, pt_domain);
2344 }
2345
2346 /*
2347  * Removes a device from a protection domain (with devtable_lock held)
2348  */
2349 static void detach_device(struct device *dev)
2350 {
2351         struct protection_domain *domain;
2352         struct iommu_dev_data *dev_data;
2353         unsigned long flags;
2354
2355         dev_data = get_dev_data(dev);
2356         domain   = dev_data->domain;
2357
2358         /* lock device table */
2359         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2360         __detach_device(dev_data);
2361         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2362
2363         if (domain->flags & PD_IOMMUV2_MASK)
2364                 pdev_iommuv2_disable(to_pci_dev(dev));
2365         else if (dev_data->ats.enabled)
2366                 pci_disable_ats(to_pci_dev(dev));
2367
2368         dev_data->ats.enabled = false;
2369 }
2370
2371 /*
2372  * Find out the protection domain structure for a given PCI device. This
2373  * will give us the pointer to the page table root for example.
2374  */
2375 static struct protection_domain *domain_for_device(struct device *dev)
2376 {
2377         struct iommu_dev_data *dev_data;
2378         struct protection_domain *dom = NULL;
2379         unsigned long flags;
2380
2381         dev_data   = get_dev_data(dev);
2382
2383         if (dev_data->domain)
2384                 return dev_data->domain;
2385
2386         if (dev_data->alias_data != NULL) {
2387                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2388
2389                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2390                 if (alias_data->domain != NULL) {
2391                         __attach_device(dev_data, alias_data->domain);
2392                         dom = alias_data->domain;
2393                 }
2394                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2395         }
2396
2397         return dom;
2398 }
2399
2400 static int device_change_notifier(struct notifier_block *nb,
2401                                   unsigned long action, void *data)
2402 {
2403         struct dma_ops_domain *dma_domain;
2404         struct protection_domain *domain;
2405         struct iommu_dev_data *dev_data;
2406         struct device *dev = data;
2407         struct amd_iommu *iommu;
2408         unsigned long flags;
2409         u16 devid;
2410
2411         if (!check_device(dev))
2412                 return 0;
2413
2414         devid    = get_device_id(dev);
2415         iommu    = amd_iommu_rlookup_table[devid];
2416         dev_data = get_dev_data(dev);
2417
2418         switch (action) {
2419         case BUS_NOTIFY_ADD_DEVICE:
2420
2421                 iommu_init_device(dev);
2422                 init_iommu_group(dev);
2423
2424                 /*
2425                  * dev_data is still NULL and
2426                  * got initialized in iommu_init_device
2427                  */
2428                 dev_data = get_dev_data(dev);
2429
2430                 if (iommu_pass_through || dev_data->iommu_v2) {
2431                         dev_data->passthrough = true;
2432                         attach_device(dev, pt_domain);
2433                         break;
2434                 }
2435
2436                 domain = domain_for_device(dev);
2437
2438                 /* allocate a protection domain if a device is added */
2439                 dma_domain = find_protection_domain(devid);
2440                 if (!dma_domain) {
2441                         dma_domain = dma_ops_domain_alloc();
2442                         if (!dma_domain)
2443                                 goto out;
2444                         dma_domain->target_dev = devid;
2445
2446                         spin_lock_irqsave(&iommu_pd_list_lock, flags);
2447                         list_add_tail(&dma_domain->list, &iommu_pd_list);
2448                         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2449                 }
2450
2451                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2452
2453                 break;
2454         case BUS_NOTIFY_REMOVED_DEVICE:
2455
2456                 iommu_uninit_device(dev);
2457
2458         default:
2459                 goto out;
2460         }
2461
2462         iommu_completion_wait(iommu);
2463
2464 out:
2465         return 0;
2466 }
2467
2468 static struct notifier_block device_nb = {
2469         .notifier_call = device_change_notifier,
2470 };
2471
2472 void amd_iommu_init_notifier(void)
2473 {
2474         bus_register_notifier(&pci_bus_type, &device_nb);
2475 }
2476
2477 /*****************************************************************************
2478  *
2479  * The next functions belong to the dma_ops mapping/unmapping code.
2480  *
2481  *****************************************************************************/
2482
2483 /*
2484  * In the dma_ops path we only have the struct device. This function
2485  * finds the corresponding IOMMU, the protection domain and the
2486  * requestor id for a given device.
2487  * If the device is not yet associated with a domain this is also done
2488  * in this function.
2489  */
2490 static struct protection_domain *get_domain(struct device *dev)
2491 {
2492         struct protection_domain *domain;
2493         struct dma_ops_domain *dma_dom;
2494         u16 devid = get_device_id(dev);
2495
2496         if (!check_device(dev))
2497                 return ERR_PTR(-EINVAL);
2498
2499         domain = domain_for_device(dev);
2500         if (domain != NULL && !dma_ops_domain(domain))
2501                 return ERR_PTR(-EBUSY);
2502
2503         if (domain != NULL)
2504                 return domain;
2505
2506         /* Device not bound yet - bind it */
2507         dma_dom = find_protection_domain(devid);
2508         if (!dma_dom)
2509                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2510         attach_device(dev, &dma_dom->domain);
2511         DUMP_printk("Using protection domain %d for device %s\n",
2512                     dma_dom->domain.id, dev_name(dev));
2513
2514         return &dma_dom->domain;
2515 }
2516
2517 static void update_device_table(struct protection_domain *domain)
2518 {
2519         struct iommu_dev_data *dev_data;
2520
2521         list_for_each_entry(dev_data, &domain->dev_list, list)
2522                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2523 }
2524
2525 static void update_domain(struct protection_domain *domain)
2526 {
2527         if (!domain->updated)
2528                 return;
2529
2530         update_device_table(domain);
2531
2532         domain_flush_devices(domain);
2533         domain_flush_tlb_pde(domain);
2534
2535         domain->updated = false;
2536 }
2537
2538 /*
2539  * This function fetches the PTE for a given address in the aperture
2540  */
2541 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2542                             unsigned long address)
2543 {
2544         struct aperture_range *aperture;
2545         u64 *pte, *pte_page;
2546
2547         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2548         if (!aperture)
2549                 return NULL;
2550
2551         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2552         if (!pte) {
2553                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2554                                 GFP_ATOMIC);
2555                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2556         } else
2557                 pte += PM_LEVEL_INDEX(0, address);
2558
2559         update_domain(&dom->domain);
2560
2561         return pte;
2562 }
2563
2564 /*
2565  * This is the generic map function. It maps one 4kb page at paddr to
2566  * the given address in the DMA address space for the domain.
2567  */
2568 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2569                                      unsigned long address,
2570                                      phys_addr_t paddr,
2571                                      int direction)
2572 {
2573         u64 *pte, __pte;
2574
2575         WARN_ON(address > dom->aperture_size);
2576
2577         paddr &= PAGE_MASK;
2578
2579         pte  = dma_ops_get_pte(dom, address);
2580         if (!pte)
2581                 return DMA_ERROR_CODE;
2582
2583         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2584
2585         if (direction == DMA_TO_DEVICE)
2586                 __pte |= IOMMU_PTE_IR;
2587         else if (direction == DMA_FROM_DEVICE)
2588                 __pte |= IOMMU_PTE_IW;
2589         else if (direction == DMA_BIDIRECTIONAL)
2590                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2591
2592         WARN_ON(*pte);
2593
2594         *pte = __pte;
2595
2596         return (dma_addr_t)address;
2597 }
2598
2599 /*
2600  * The generic unmapping function for on page in the DMA address space.
2601  */
2602 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2603                                  unsigned long address)
2604 {
2605         struct aperture_range *aperture;
2606         u64 *pte;
2607
2608         if (address >= dom->aperture_size)
2609                 return;
2610
2611         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2612         if (!aperture)
2613                 return;
2614
2615         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2616         if (!pte)
2617                 return;
2618
2619         pte += PM_LEVEL_INDEX(0, address);
2620
2621         WARN_ON(!*pte);
2622
2623         *pte = 0ULL;
2624 }
2625
2626 /*
2627  * This function contains common code for mapping of a physically
2628  * contiguous memory region into DMA address space. It is used by all
2629  * mapping functions provided with this IOMMU driver.
2630  * Must be called with the domain lock held.
2631  */
2632 static dma_addr_t __map_single(struct device *dev,
2633                                struct dma_ops_domain *dma_dom,
2634                                phys_addr_t paddr,
2635                                size_t size,
2636                                int dir,
2637                                bool align,
2638                                u64 dma_mask)
2639 {
2640         dma_addr_t offset = paddr & ~PAGE_MASK;
2641         dma_addr_t address, start, ret;
2642         unsigned int pages;
2643         unsigned long align_mask = 0;
2644         int i;
2645
2646         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2647         paddr &= PAGE_MASK;
2648
2649         INC_STATS_COUNTER(total_map_requests);
2650
2651         if (pages > 1)
2652                 INC_STATS_COUNTER(cross_page);
2653
2654         if (align)
2655                 align_mask = (1UL << get_order(size)) - 1;
2656
2657 retry:
2658         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2659                                           dma_mask);
2660         if (unlikely(address == DMA_ERROR_CODE)) {
2661                 /*
2662                  * setting next_address here will let the address
2663                  * allocator only scan the new allocated range in the
2664                  * first run. This is a small optimization.
2665                  */
2666                 dma_dom->next_address = dma_dom->aperture_size;
2667
2668                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2669                         goto out;
2670
2671                 /*
2672                  * aperture was successfully enlarged by 128 MB, try
2673                  * allocation again
2674                  */
2675                 goto retry;
2676         }
2677
2678         start = address;
2679         for (i = 0; i < pages; ++i) {
2680                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2681                 if (ret == DMA_ERROR_CODE)
2682                         goto out_unmap;
2683
2684                 paddr += PAGE_SIZE;
2685                 start += PAGE_SIZE;
2686         }
2687         address += offset;
2688
2689         ADD_STATS_COUNTER(alloced_io_mem, size);
2690
2691         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2692                 domain_flush_tlb(&dma_dom->domain);
2693                 dma_dom->need_flush = false;
2694         } else if (unlikely(amd_iommu_np_cache))
2695                 domain_flush_pages(&dma_dom->domain, address, size);
2696
2697 out:
2698         return address;
2699
2700 out_unmap:
2701
2702         for (--i; i >= 0; --i) {
2703                 start -= PAGE_SIZE;
2704                 dma_ops_domain_unmap(dma_dom, start);
2705         }
2706
2707         dma_ops_free_addresses(dma_dom, address, pages);
2708
2709         return DMA_ERROR_CODE;
2710 }
2711
2712 /*
2713  * Does the reverse of the __map_single function. Must be called with
2714  * the domain lock held too
2715  */
2716 static void __unmap_single(struct dma_ops_domain *dma_dom,
2717                            dma_addr_t dma_addr,
2718                            size_t size,
2719                            int dir)
2720 {
2721         dma_addr_t flush_addr;
2722         dma_addr_t i, start;
2723         unsigned int pages;
2724
2725         if ((dma_addr == DMA_ERROR_CODE) ||
2726             (dma_addr + size > dma_dom->aperture_size))
2727                 return;
2728
2729         flush_addr = dma_addr;
2730         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2731         dma_addr &= PAGE_MASK;
2732         start = dma_addr;
2733
2734         for (i = 0; i < pages; ++i) {
2735                 dma_ops_domain_unmap(dma_dom, start);
2736                 start += PAGE_SIZE;
2737         }
2738
2739         SUB_STATS_COUNTER(alloced_io_mem, size);
2740
2741         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2742
2743         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2744                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2745                 dma_dom->need_flush = false;
2746         }
2747 }
2748
2749 /*
2750  * The exported map_single function for dma_ops.
2751  */
2752 static dma_addr_t map_page(struct device *dev, struct page *page,
2753                            unsigned long offset, size_t size,
2754                            enum dma_data_direction dir,
2755                            struct dma_attrs *attrs)
2756 {
2757         unsigned long flags;
2758         struct protection_domain *domain;
2759         dma_addr_t addr;
2760         u64 dma_mask;
2761         phys_addr_t paddr = page_to_phys(page) + offset;
2762
2763         INC_STATS_COUNTER(cnt_map_single);
2764
2765         domain = get_domain(dev);
2766         if (PTR_ERR(domain) == -EINVAL)
2767                 return (dma_addr_t)paddr;
2768         else if (IS_ERR(domain))
2769                 return DMA_ERROR_CODE;
2770
2771         dma_mask = *dev->dma_mask;
2772
2773         spin_lock_irqsave(&domain->lock, flags);
2774
2775         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2776                             dma_mask);
2777         if (addr == DMA_ERROR_CODE)
2778                 goto out;
2779
2780         domain_flush_complete(domain);
2781
2782 out:
2783         spin_unlock_irqrestore(&domain->lock, flags);
2784
2785         return addr;
2786 }
2787
2788 /*
2789  * The exported unmap_single function for dma_ops.
2790  */
2791 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2792                        enum dma_data_direction dir, struct dma_attrs *attrs)
2793 {
2794         unsigned long flags;
2795         struct protection_domain *domain;
2796
2797         INC_STATS_COUNTER(cnt_unmap_single);
2798
2799         domain = get_domain(dev);
2800         if (IS_ERR(domain))
2801                 return;
2802
2803         spin_lock_irqsave(&domain->lock, flags);
2804
2805         __unmap_single(domain->priv, dma_addr, size, dir);
2806
2807         domain_flush_complete(domain);
2808
2809         spin_unlock_irqrestore(&domain->lock, flags);
2810 }
2811
2812 /*
2813  * The exported map_sg function for dma_ops (handles scatter-gather
2814  * lists).
2815  */
2816 static int map_sg(struct device *dev, struct scatterlist *sglist,
2817                   int nelems, enum dma_data_direction dir,
2818                   struct dma_attrs *attrs)
2819 {
2820         unsigned long flags;
2821         struct protection_domain *domain;
2822         int i;
2823         struct scatterlist *s;
2824         phys_addr_t paddr;
2825         int mapped_elems = 0;
2826         u64 dma_mask;
2827
2828         INC_STATS_COUNTER(cnt_map_sg);
2829
2830         domain = get_domain(dev);
2831         if (IS_ERR(domain))
2832                 return 0;
2833
2834         dma_mask = *dev->dma_mask;
2835
2836         spin_lock_irqsave(&domain->lock, flags);
2837
2838         for_each_sg(sglist, s, nelems, i) {
2839                 paddr = sg_phys(s);
2840
2841                 s->dma_address = __map_single(dev, domain->priv,
2842                                               paddr, s->length, dir, false,
2843                                               dma_mask);
2844
2845                 if (s->dma_address) {
2846                         s->dma_length = s->length;
2847                         mapped_elems++;
2848                 } else
2849                         goto unmap;
2850         }
2851
2852         domain_flush_complete(domain);
2853
2854 out:
2855         spin_unlock_irqrestore(&domain->lock, flags);
2856
2857         return mapped_elems;
2858 unmap:
2859         for_each_sg(sglist, s, mapped_elems, i) {
2860                 if (s->dma_address)
2861                         __unmap_single(domain->priv, s->dma_address,
2862                                        s->dma_length, dir);
2863                 s->dma_address = s->dma_length = 0;
2864         }
2865
2866         mapped_elems = 0;
2867
2868         goto out;
2869 }
2870
2871 /*
2872  * The exported map_sg function for dma_ops (handles scatter-gather
2873  * lists).
2874  */
2875 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2876                      int nelems, enum dma_data_direction dir,
2877                      struct dma_attrs *attrs)
2878 {
2879         unsigned long flags;
2880         struct protection_domain *domain;
2881         struct scatterlist *s;
2882         int i;
2883
2884         INC_STATS_COUNTER(cnt_unmap_sg);
2885
2886         domain = get_domain(dev);
2887         if (IS_ERR(domain))
2888                 return;
2889
2890         spin_lock_irqsave(&domain->lock, flags);
2891
2892         for_each_sg(sglist, s, nelems, i) {
2893                 __unmap_single(domain->priv, s->dma_address,
2894                                s->dma_length, dir);
2895                 s->dma_address = s->dma_length = 0;
2896         }
2897
2898         domain_flush_complete(domain);
2899
2900         spin_unlock_irqrestore(&domain->lock, flags);
2901 }
2902
2903 /*
2904  * The exported alloc_coherent function for dma_ops.
2905  */
2906 static void *alloc_coherent(struct device *dev, size_t size,
2907                             dma_addr_t *dma_addr, gfp_t flag,
2908                             struct dma_attrs *attrs)
2909 {
2910         u64 dma_mask = dev->coherent_dma_mask;
2911         struct protection_domain *domain;
2912         unsigned long flags;
2913         struct page *page;
2914
2915         INC_STATS_COUNTER(cnt_alloc_coherent);
2916
2917         domain = get_domain(dev);
2918         if (PTR_ERR(domain) == -EINVAL) {
2919                 page = alloc_pages(flag, get_order(size));
2920                 *dma_addr = page_to_phys(page);
2921                 return page_address(page);
2922         } else if (IS_ERR(domain))
2923                 return NULL;
2924
2925         size      = PAGE_ALIGN(size);
2926         dma_mask  = dev->coherent_dma_mask;
2927         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2928
2929         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2930         if (!page) {
2931                 if (!(flag & __GFP_WAIT))
2932                         return NULL;
2933
2934                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2935                                                  get_order(size));
2936                 if (!page)
2937                         return NULL;
2938         }
2939
2940         if (!dma_mask)
2941                 dma_mask = *dev->dma_mask;
2942
2943         spin_lock_irqsave(&domain->lock, flags);
2944
2945         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2946                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2947
2948         if (*dma_addr == DMA_ERROR_CODE) {
2949                 spin_unlock_irqrestore(&domain->lock, flags);
2950                 goto out_free;
2951         }
2952
2953         domain_flush_complete(domain);
2954
2955         spin_unlock_irqrestore(&domain->lock, flags);
2956
2957         return page_address(page);
2958
2959 out_free:
2960
2961         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2962                 __free_pages(page, get_order(size));
2963
2964         return NULL;
2965 }
2966
2967 /*
2968  * The exported free_coherent function for dma_ops.
2969  */
2970 static void free_coherent(struct device *dev, size_t size,
2971                           void *virt_addr, dma_addr_t dma_addr,
2972                           struct dma_attrs *attrs)
2973 {
2974         struct protection_domain *domain;
2975         unsigned long flags;
2976         struct page *page;
2977
2978         INC_STATS_COUNTER(cnt_free_coherent);
2979
2980         page = virt_to_page(virt_addr);
2981         size = PAGE_ALIGN(size);
2982
2983         domain = get_domain(dev);
2984         if (IS_ERR(domain))
2985                 goto free_mem;
2986
2987         spin_lock_irqsave(&domain->lock, flags);
2988
2989         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2990
2991         domain_flush_complete(domain);
2992
2993         spin_unlock_irqrestore(&domain->lock, flags);
2994
2995 free_mem:
2996         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2997                 __free_pages(page, get_order(size));
2998 }
2999
3000 /*
3001  * This function is called by the DMA layer to find out if we can handle a
3002  * particular device. It is part of the dma_ops.
3003  */
3004 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3005 {
3006         return check_device(dev);
3007 }
3008
3009 /*
3010  * The function for pre-allocating protection domains.
3011  *
3012  * If the driver core informs the DMA layer if a driver grabs a device
3013  * we don't need to preallocate the protection domains anymore.
3014  * For now we have to.
3015  */
3016 static void __init prealloc_protection_domains(void)
3017 {
3018         struct iommu_dev_data *dev_data;
3019         struct dma_ops_domain *dma_dom;
3020         struct pci_dev *dev = NULL;
3021         u16 devid;
3022
3023         for_each_pci_dev(dev) {
3024
3025                 /* Do we handle this device? */
3026                 if (!check_device(&dev->dev))
3027                         continue;
3028
3029                 dev_data = get_dev_data(&dev->dev);
3030                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3031                         /* Make sure passthrough domain is allocated */
3032                         alloc_passthrough_domain();
3033                         dev_data->passthrough = true;
3034                         attach_device(&dev->dev, pt_domain);
3035                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3036                                 dev_name(&dev->dev));
3037                 }
3038
3039                 /* Is there already any domain for it? */
3040                 if (domain_for_device(&dev->dev))
3041                         continue;
3042
3043                 devid = get_device_id(&dev->dev);
3044
3045                 dma_dom = dma_ops_domain_alloc();
3046                 if (!dma_dom)
3047                         continue;
3048                 init_unity_mappings_for_device(dma_dom, devid);
3049                 dma_dom->target_dev = devid;
3050
3051                 attach_device(&dev->dev, &dma_dom->domain);
3052
3053                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3054         }
3055 }
3056
3057 static struct dma_map_ops amd_iommu_dma_ops = {
3058         .alloc = alloc_coherent,
3059         .free = free_coherent,
3060         .map_page = map_page,
3061         .unmap_page = unmap_page,
3062         .map_sg = map_sg,
3063         .unmap_sg = unmap_sg,
3064         .dma_supported = amd_iommu_dma_supported,
3065 };
3066
3067 static unsigned device_dma_ops_init(void)
3068 {
3069         struct iommu_dev_data *dev_data;
3070         struct pci_dev *pdev = NULL;
3071         unsigned unhandled = 0;
3072
3073         for_each_pci_dev(pdev) {
3074                 if (!check_device(&pdev->dev)) {
3075
3076                         iommu_ignore_device(&pdev->dev);
3077
3078                         unhandled += 1;
3079                         continue;
3080                 }
3081
3082                 dev_data = get_dev_data(&pdev->dev);
3083
3084                 if (!dev_data->passthrough)
3085                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3086                 else
3087                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3088         }
3089
3090         return unhandled;
3091 }
3092
3093 /*
3094  * The function which clues the AMD IOMMU driver into dma_ops.
3095  */
3096
3097 void __init amd_iommu_init_api(void)
3098 {
3099         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3100 }
3101
3102 int __init amd_iommu_init_dma_ops(void)
3103 {
3104         struct amd_iommu *iommu;
3105         int ret, unhandled;
3106
3107         /*
3108          * first allocate a default protection domain for every IOMMU we
3109          * found in the system. Devices not assigned to any other
3110          * protection domain will be assigned to the default one.
3111          */
3112         for_each_iommu(iommu) {
3113                 iommu->default_dom = dma_ops_domain_alloc();
3114                 if (iommu->default_dom == NULL)
3115                         return -ENOMEM;
3116                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3117                 ret = iommu_init_unity_mappings(iommu);
3118                 if (ret)
3119                         goto free_domains;
3120         }
3121
3122         /*
3123          * Pre-allocate the protection domains for each device.
3124          */
3125         prealloc_protection_domains();
3126
3127         iommu_detected = 1;
3128         swiotlb = 0;
3129
3130         /* Make the driver finally visible to the drivers */
3131         unhandled = device_dma_ops_init();
3132         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3133                 /* There are unhandled devices - initialize swiotlb for them */
3134                 swiotlb = 1;
3135         }
3136
3137         amd_iommu_stats_init();
3138
3139         if (amd_iommu_unmap_flush)
3140                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3141         else
3142                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3143
3144         return 0;
3145
3146 free_domains:
3147
3148         for_each_iommu(iommu) {
3149                 dma_ops_domain_free(iommu->default_dom);
3150         }
3151
3152         return ret;
3153 }
3154
3155 /*****************************************************************************
3156  *
3157  * The following functions belong to the exported interface of AMD IOMMU
3158  *
3159  * This interface allows access to lower level functions of the IOMMU
3160  * like protection domain handling and assignement of devices to domains
3161  * which is not possible with the dma_ops interface.
3162  *
3163  *****************************************************************************/
3164
3165 static void cleanup_domain(struct protection_domain *domain)
3166 {
3167         struct iommu_dev_data *entry;
3168         unsigned long flags;
3169
3170         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3171
3172         while (!list_empty(&domain->dev_list)) {
3173                 entry = list_first_entry(&domain->dev_list,
3174                                          struct iommu_dev_data, list);
3175                 __detach_device(entry);
3176         }
3177
3178         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3179 }
3180
3181 static void protection_domain_free(struct protection_domain *domain)
3182 {
3183         if (!domain)
3184                 return;
3185
3186         del_domain_from_list(domain);
3187
3188         if (domain->id)
3189                 domain_id_free(domain->id);
3190
3191         kfree(domain);
3192 }
3193
3194 static struct protection_domain *protection_domain_alloc(void)
3195 {
3196         struct protection_domain *domain;
3197
3198         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3199         if (!domain)
3200                 return NULL;
3201
3202         spin_lock_init(&domain->lock);
3203         mutex_init(&domain->api_lock);
3204         domain->id = domain_id_alloc();
3205         if (!domain->id)
3206                 goto out_err;
3207         INIT_LIST_HEAD(&domain->dev_list);
3208
3209         add_domain_to_list(domain);
3210
3211         return domain;
3212
3213 out_err:
3214         kfree(domain);
3215
3216         return NULL;
3217 }
3218
3219 static int __init alloc_passthrough_domain(void)
3220 {
3221         if (pt_domain != NULL)
3222                 return 0;
3223
3224         /* allocate passthrough domain */
3225         pt_domain = protection_domain_alloc();
3226         if (!pt_domain)
3227                 return -ENOMEM;
3228
3229         pt_domain->mode = PAGE_MODE_NONE;
3230
3231         return 0;
3232 }
3233 static int amd_iommu_domain_init(struct iommu_domain *dom)
3234 {
3235         struct protection_domain *domain;
3236
3237         domain = protection_domain_alloc();
3238         if (!domain)
3239                 goto out_free;
3240
3241         domain->mode    = PAGE_MODE_3_LEVEL;
3242         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3243         if (!domain->pt_root)
3244                 goto out_free;
3245
3246         domain->iommu_domain = dom;
3247
3248         dom->priv = domain;
3249
3250         dom->geometry.aperture_start = 0;
3251         dom->geometry.aperture_end   = ~0ULL;
3252         dom->geometry.force_aperture = true;
3253
3254         return 0;
3255
3256 out_free:
3257         protection_domain_free(domain);
3258
3259         return -ENOMEM;
3260 }
3261
3262 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3263 {
3264         struct protection_domain *domain = dom->priv;
3265
3266         if (!domain)
3267                 return;
3268
3269         if (domain->dev_cnt > 0)
3270                 cleanup_domain(domain);
3271
3272         BUG_ON(domain->dev_cnt != 0);
3273
3274         if (domain->mode != PAGE_MODE_NONE)
3275                 free_pagetable(domain);
3276
3277         if (domain->flags & PD_IOMMUV2_MASK)
3278                 free_gcr3_table(domain);
3279
3280         protection_domain_free(domain);
3281
3282         dom->priv = NULL;
3283 }
3284
3285 static void amd_iommu_detach_device(struct iommu_domain *dom,
3286                                     struct device *dev)
3287 {
3288         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3289         struct amd_iommu *iommu;
3290         u16 devid;
3291
3292         if (!check_device(dev))
3293                 return;
3294
3295         devid = get_device_id(dev);
3296
3297         if (dev_data->domain != NULL)
3298                 detach_device(dev);
3299
3300         iommu = amd_iommu_rlookup_table[devid];
3301         if (!iommu)
3302                 return;
3303
3304         iommu_completion_wait(iommu);
3305 }
3306
3307 static int amd_iommu_attach_device(struct iommu_domain *dom,
3308                                    struct device *dev)
3309 {
3310         struct protection_domain *domain = dom->priv;
3311         struct iommu_dev_data *dev_data;
3312         struct amd_iommu *iommu;
3313         int ret;
3314
3315         if (!check_device(dev))
3316                 return -EINVAL;
3317
3318         dev_data = dev->archdata.iommu;
3319
3320         iommu = amd_iommu_rlookup_table[dev_data->devid];
3321         if (!iommu)
3322                 return -EINVAL;
3323
3324         if (dev_data->domain)
3325                 detach_device(dev);
3326
3327         ret = attach_device(dev, domain);
3328
3329         iommu_completion_wait(iommu);
3330
3331         return ret;
3332 }
3333
3334 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3335                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3336 {
3337         struct protection_domain *domain = dom->priv;
3338         int prot = 0;
3339         int ret;
3340
3341         if (domain->mode == PAGE_MODE_NONE)
3342                 return -EINVAL;
3343
3344         if (iommu_prot & IOMMU_READ)
3345                 prot |= IOMMU_PROT_IR;
3346         if (iommu_prot & IOMMU_WRITE)
3347                 prot |= IOMMU_PROT_IW;
3348
3349         mutex_lock(&domain->api_lock);
3350         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3351         mutex_unlock(&domain->api_lock);
3352
3353         return ret;
3354 }
3355
3356 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3357                            size_t page_size)
3358 {
3359         struct protection_domain *domain = dom->priv;
3360         size_t unmap_size;
3361
3362         if (domain->mode == PAGE_MODE_NONE)
3363                 return -EINVAL;
3364
3365         mutex_lock(&domain->api_lock);
3366         unmap_size = iommu_unmap_page(domain, iova, page_size);
3367         mutex_unlock(&domain->api_lock);
3368
3369         domain_flush_tlb_pde(domain);
3370
3371         return unmap_size;
3372 }
3373
3374 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3375                                           dma_addr_t iova)
3376 {
3377         struct protection_domain *domain = dom->priv;
3378         unsigned long offset_mask, pte_pgsize;
3379         u64 *pte, __pte;
3380
3381         if (domain->mode == PAGE_MODE_NONE)
3382                 return iova;
3383
3384         pte = fetch_pte(domain, iova, &pte_pgsize);
3385
3386         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3387                 return 0;
3388
3389         offset_mask = pte_pgsize - 1;
3390         __pte       = *pte & PM_ADDR_MASK;
3391
3392         return (__pte & ~offset_mask) | (iova & offset_mask);
3393 }
3394
3395 static bool amd_iommu_capable(enum iommu_cap cap)
3396 {
3397         switch (cap) {
3398         case IOMMU_CAP_CACHE_COHERENCY:
3399                 return true;
3400         case IOMMU_CAP_INTR_REMAP:
3401                 return (irq_remapping_enabled == 1);
3402         case IOMMU_CAP_NOEXEC:
3403                 return false;
3404         }
3405
3406         return false;
3407 }
3408
3409 static const struct iommu_ops amd_iommu_ops = {
3410         .capable = amd_iommu_capable,
3411         .domain_init = amd_iommu_domain_init,
3412         .domain_destroy = amd_iommu_domain_destroy,
3413         .attach_dev = amd_iommu_attach_device,
3414         .detach_dev = amd_iommu_detach_device,
3415         .map = amd_iommu_map,
3416         .unmap = amd_iommu_unmap,
3417         .map_sg = default_iommu_map_sg,
3418         .iova_to_phys = amd_iommu_iova_to_phys,
3419         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3420 };
3421
3422 /*****************************************************************************
3423  *
3424  * The next functions do a basic initialization of IOMMU for pass through
3425  * mode
3426  *
3427  * In passthrough mode the IOMMU is initialized and enabled but not used for
3428  * DMA-API translation.
3429  *
3430  *****************************************************************************/
3431
3432 int __init amd_iommu_init_passthrough(void)
3433 {
3434         struct iommu_dev_data *dev_data;
3435         struct pci_dev *dev = NULL;
3436         int ret;
3437
3438         ret = alloc_passthrough_domain();
3439         if (ret)
3440                 return ret;
3441
3442         for_each_pci_dev(dev) {
3443                 if (!check_device(&dev->dev))
3444                         continue;
3445
3446                 dev_data = get_dev_data(&dev->dev);
3447                 dev_data->passthrough = true;
3448
3449                 attach_device(&dev->dev, pt_domain);
3450         }
3451
3452         amd_iommu_stats_init();
3453
3454         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3455
3456         return 0;
3457 }
3458
3459 /* IOMMUv2 specific functions */
3460 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3461 {
3462         return atomic_notifier_chain_register(&ppr_notifier, nb);
3463 }
3464 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3465
3466 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3467 {
3468         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3469 }
3470 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3471
3472 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3473 {
3474         struct protection_domain *domain = dom->priv;
3475         unsigned long flags;
3476
3477         spin_lock_irqsave(&domain->lock, flags);
3478
3479         /* Update data structure */
3480         domain->mode    = PAGE_MODE_NONE;
3481         domain->updated = true;
3482
3483         /* Make changes visible to IOMMUs */
3484         update_domain(domain);
3485
3486         /* Page-table is not visible to IOMMU anymore, so free it */
3487         free_pagetable(domain);
3488
3489         spin_unlock_irqrestore(&domain->lock, flags);
3490 }
3491 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3492
3493 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3494 {
3495         struct protection_domain *domain = dom->priv;
3496         unsigned long flags;
3497         int levels, ret;
3498
3499         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3500                 return -EINVAL;
3501
3502         /* Number of GCR3 table levels required */
3503         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3504                 levels += 1;
3505
3506         if (levels > amd_iommu_max_glx_val)
3507                 return -EINVAL;
3508
3509         spin_lock_irqsave(&domain->lock, flags);
3510
3511         /*
3512          * Save us all sanity checks whether devices already in the
3513          * domain support IOMMUv2. Just force that the domain has no
3514          * devices attached when it is switched into IOMMUv2 mode.
3515          */
3516         ret = -EBUSY;
3517         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3518                 goto out;
3519
3520         ret = -ENOMEM;
3521         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3522         if (domain->gcr3_tbl == NULL)
3523                 goto out;
3524
3525         domain->glx      = levels;
3526         domain->flags   |= PD_IOMMUV2_MASK;
3527         domain->updated  = true;
3528
3529         update_domain(domain);
3530
3531         ret = 0;
3532
3533 out:
3534         spin_unlock_irqrestore(&domain->lock, flags);
3535
3536         return ret;
3537 }
3538 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3539
3540 static int __flush_pasid(struct protection_domain *domain, int pasid,
3541                          u64 address, bool size)
3542 {
3543         struct iommu_dev_data *dev_data;
3544         struct iommu_cmd cmd;
3545         int i, ret;
3546
3547         if (!(domain->flags & PD_IOMMUV2_MASK))
3548                 return -EINVAL;
3549
3550         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3551
3552         /*
3553          * IOMMU TLB needs to be flushed before Device TLB to
3554          * prevent device TLB refill from IOMMU TLB
3555          */
3556         for (i = 0; i < amd_iommus_present; ++i) {
3557                 if (domain->dev_iommu[i] == 0)
3558                         continue;
3559
3560                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3561                 if (ret != 0)
3562                         goto out;
3563         }
3564
3565         /* Wait until IOMMU TLB flushes are complete */
3566         domain_flush_complete(domain);
3567
3568         /* Now flush device TLBs */
3569         list_for_each_entry(dev_data, &domain->dev_list, list) {
3570                 struct amd_iommu *iommu;
3571                 int qdep;
3572
3573                 BUG_ON(!dev_data->ats.enabled);
3574
3575                 qdep  = dev_data->ats.qdep;
3576                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3577
3578                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3579                                       qdep, address, size);
3580
3581                 ret = iommu_queue_command(iommu, &cmd);
3582                 if (ret != 0)
3583                         goto out;
3584         }
3585
3586         /* Wait until all device TLBs are flushed */
3587         domain_flush_complete(domain);
3588
3589         ret = 0;
3590
3591 out:
3592
3593         return ret;
3594 }
3595
3596 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3597                                   u64 address)
3598 {
3599         INC_STATS_COUNTER(invalidate_iotlb);
3600
3601         return __flush_pasid(domain, pasid, address, false);
3602 }
3603
3604 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3605                          u64 address)
3606 {
3607         struct protection_domain *domain = dom->priv;
3608         unsigned long flags;
3609         int ret;
3610
3611         spin_lock_irqsave(&domain->lock, flags);
3612         ret = __amd_iommu_flush_page(domain, pasid, address);
3613         spin_unlock_irqrestore(&domain->lock, flags);
3614
3615         return ret;
3616 }
3617 EXPORT_SYMBOL(amd_iommu_flush_page);
3618
3619 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3620 {
3621         INC_STATS_COUNTER(invalidate_iotlb_all);
3622
3623         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3624                              true);
3625 }
3626
3627 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3628 {
3629         struct protection_domain *domain = dom->priv;
3630         unsigned long flags;
3631         int ret;
3632
3633         spin_lock_irqsave(&domain->lock, flags);
3634         ret = __amd_iommu_flush_tlb(domain, pasid);
3635         spin_unlock_irqrestore(&domain->lock, flags);
3636
3637         return ret;
3638 }
3639 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3640
3641 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3642 {
3643         int index;
3644         u64 *pte;
3645
3646         while (true) {
3647
3648                 index = (pasid >> (9 * level)) & 0x1ff;
3649                 pte   = &root[index];
3650
3651                 if (level == 0)
3652                         break;
3653
3654                 if (!(*pte & GCR3_VALID)) {
3655                         if (!alloc)
3656                                 return NULL;
3657
3658                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3659                         if (root == NULL)
3660                                 return NULL;
3661
3662                         *pte = __pa(root) | GCR3_VALID;
3663                 }
3664
3665                 root = __va(*pte & PAGE_MASK);
3666
3667                 level -= 1;
3668         }
3669
3670         return pte;
3671 }
3672
3673 static int __set_gcr3(struct protection_domain *domain, int pasid,
3674                       unsigned long cr3)
3675 {
3676         u64 *pte;
3677
3678         if (domain->mode != PAGE_MODE_NONE)
3679                 return -EINVAL;
3680
3681         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3682         if (pte == NULL)
3683                 return -ENOMEM;
3684
3685         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3686
3687         return __amd_iommu_flush_tlb(domain, pasid);
3688 }
3689
3690 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3691 {
3692         u64 *pte;
3693
3694         if (domain->mode != PAGE_MODE_NONE)
3695                 return -EINVAL;
3696
3697         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3698         if (pte == NULL)
3699                 return 0;
3700
3701         *pte = 0;
3702
3703         return __amd_iommu_flush_tlb(domain, pasid);
3704 }
3705
3706 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3707                               unsigned long cr3)
3708 {
3709         struct protection_domain *domain = dom->priv;
3710         unsigned long flags;
3711         int ret;
3712
3713         spin_lock_irqsave(&domain->lock, flags);
3714         ret = __set_gcr3(domain, pasid, cr3);
3715         spin_unlock_irqrestore(&domain->lock, flags);
3716
3717         return ret;
3718 }
3719 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3720
3721 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3722 {
3723         struct protection_domain *domain = dom->priv;
3724         unsigned long flags;
3725         int ret;
3726
3727         spin_lock_irqsave(&domain->lock, flags);
3728         ret = __clear_gcr3(domain, pasid);
3729         spin_unlock_irqrestore(&domain->lock, flags);
3730
3731         return ret;
3732 }
3733 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3734
3735 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3736                            int status, int tag)
3737 {
3738         struct iommu_dev_data *dev_data;
3739         struct amd_iommu *iommu;
3740         struct iommu_cmd cmd;
3741
3742         INC_STATS_COUNTER(complete_ppr);
3743
3744         dev_data = get_dev_data(&pdev->dev);
3745         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3746
3747         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3748                            tag, dev_data->pri_tlp);
3749
3750         return iommu_queue_command(iommu, &cmd);
3751 }
3752 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3753
3754 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3755 {
3756         struct protection_domain *domain;
3757
3758         domain = get_domain(&pdev->dev);
3759         if (IS_ERR(domain))
3760                 return NULL;
3761
3762         /* Only return IOMMUv2 domains */
3763         if (!(domain->flags & PD_IOMMUV2_MASK))
3764                 return NULL;
3765
3766         return domain->iommu_domain;
3767 }
3768 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3769
3770 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3771 {
3772         struct iommu_dev_data *dev_data;
3773
3774         if (!amd_iommu_v2_supported())
3775                 return;
3776
3777         dev_data = get_dev_data(&pdev->dev);
3778         dev_data->errata |= (1 << erratum);
3779 }
3780 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3781
3782 int amd_iommu_device_info(struct pci_dev *pdev,
3783                           struct amd_iommu_device_info *info)
3784 {
3785         int max_pasids;
3786         int pos;
3787
3788         if (pdev == NULL || info == NULL)
3789                 return -EINVAL;
3790
3791         if (!amd_iommu_v2_supported())
3792                 return -EINVAL;
3793
3794         memset(info, 0, sizeof(*info));
3795
3796         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3797         if (pos)
3798                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3799
3800         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3801         if (pos)
3802                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3803
3804         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3805         if (pos) {
3806                 int features;
3807
3808                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3809                 max_pasids = min(max_pasids, (1 << 20));
3810
3811                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3812                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3813
3814                 features = pci_pasid_features(pdev);
3815                 if (features & PCI_PASID_CAP_EXEC)
3816                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3817                 if (features & PCI_PASID_CAP_PRIV)
3818                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3819         }
3820
3821         return 0;
3822 }
3823 EXPORT_SYMBOL(amd_iommu_device_info);
3824
3825 #ifdef CONFIG_IRQ_REMAP
3826
3827 /*****************************************************************************
3828  *
3829  * Interrupt Remapping Implementation
3830  *
3831  *****************************************************************************/
3832
3833 union irte {
3834         u32 val;
3835         struct {
3836                 u32 valid       : 1,
3837                     no_fault    : 1,
3838                     int_type    : 3,
3839                     rq_eoi      : 1,
3840                     dm          : 1,
3841                     rsvd_1      : 1,
3842                     destination : 8,
3843                     vector      : 8,
3844                     rsvd_2      : 8;
3845         } fields;
3846 };
3847
3848 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3849 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3850 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3851 #define DTE_IRQ_REMAP_ENABLE    1ULL
3852
3853 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3854 {
3855         u64 dte;
3856
3857         dte     = amd_iommu_dev_table[devid].data[2];
3858         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3859         dte     |= virt_to_phys(table->table);
3860         dte     |= DTE_IRQ_REMAP_INTCTL;
3861         dte     |= DTE_IRQ_TABLE_LEN;
3862         dte     |= DTE_IRQ_REMAP_ENABLE;
3863
3864         amd_iommu_dev_table[devid].data[2] = dte;
3865 }
3866
3867 #define IRTE_ALLOCATED (~1U)
3868
3869 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3870 {
3871         struct irq_remap_table *table = NULL;
3872         struct amd_iommu *iommu;
3873         unsigned long flags;
3874         u16 alias;
3875
3876         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3877
3878         iommu = amd_iommu_rlookup_table[devid];
3879         if (!iommu)
3880                 goto out_unlock;
3881
3882         table = irq_lookup_table[devid];
3883         if (table)
3884                 goto out;
3885
3886         alias = amd_iommu_alias_table[devid];
3887         table = irq_lookup_table[alias];
3888         if (table) {
3889                 irq_lookup_table[devid] = table;
3890                 set_dte_irq_entry(devid, table);
3891                 iommu_flush_dte(iommu, devid);
3892                 goto out;
3893         }
3894
3895         /* Nothing there yet, allocate new irq remapping table */
3896         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3897         if (!table)
3898                 goto out;
3899
3900         /* Initialize table spin-lock */
3901         spin_lock_init(&table->lock);
3902
3903         if (ioapic)
3904                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3905                 table->min_index = 32;
3906
3907         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3908         if (!table->table) {
3909                 kfree(table);
3910                 table = NULL;
3911                 goto out;
3912         }
3913
3914         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3915
3916         if (ioapic) {
3917                 int i;
3918
3919                 for (i = 0; i < 32; ++i)
3920                         table->table[i] = IRTE_ALLOCATED;
3921         }
3922
3923         irq_lookup_table[devid] = table;
3924         set_dte_irq_entry(devid, table);
3925         iommu_flush_dte(iommu, devid);
3926         if (devid != alias) {
3927                 irq_lookup_table[alias] = table;
3928                 set_dte_irq_entry(alias, table);
3929                 iommu_flush_dte(iommu, alias);
3930         }
3931
3932 out:
3933         iommu_completion_wait(iommu);
3934
3935 out_unlock:
3936         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3937
3938         return table;
3939 }
3940
3941 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
3942 {
3943         struct irq_remap_table *table;
3944         unsigned long flags;
3945         int index, c;
3946
3947         table = get_irq_table(devid, false);
3948         if (!table)
3949                 return -ENODEV;
3950
3951         spin_lock_irqsave(&table->lock, flags);
3952
3953         /* Scan table for free entries */
3954         for (c = 0, index = table->min_index;
3955              index < MAX_IRQS_PER_TABLE;
3956              ++index) {
3957                 if (table->table[index] == 0)
3958                         c += 1;
3959                 else
3960                         c = 0;
3961
3962                 if (c == count) {
3963                         struct irq_2_irte *irte_info;
3964
3965                         for (; c != 0; --c)
3966                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3967
3968                         index -= count - 1;
3969
3970                         cfg->remapped         = 1;
3971                         irte_info             = &cfg->irq_2_irte;
3972                         irte_info->devid      = devid;
3973                         irte_info->index      = index;
3974
3975                         goto out;
3976                 }
3977         }
3978
3979         index = -ENOSPC;
3980
3981 out:
3982         spin_unlock_irqrestore(&table->lock, flags);
3983
3984         return index;
3985 }
3986
3987 static int get_irte(u16 devid, int index, union irte *irte)
3988 {
3989         struct irq_remap_table *table;
3990         unsigned long flags;
3991
3992         table = get_irq_table(devid, false);
3993         if (!table)
3994                 return -ENOMEM;
3995
3996         spin_lock_irqsave(&table->lock, flags);
3997         irte->val = table->table[index];
3998         spin_unlock_irqrestore(&table->lock, flags);
3999
4000         return 0;
4001 }
4002
4003 static int modify_irte(u16 devid, int index, union irte irte)
4004 {
4005         struct irq_remap_table *table;
4006         struct amd_iommu *iommu;
4007         unsigned long flags;
4008
4009         iommu = amd_iommu_rlookup_table[devid];
4010         if (iommu == NULL)
4011                 return -EINVAL;
4012
4013         table = get_irq_table(devid, false);
4014         if (!table)
4015                 return -ENOMEM;
4016
4017         spin_lock_irqsave(&table->lock, flags);
4018         table->table[index] = irte.val;
4019         spin_unlock_irqrestore(&table->lock, flags);
4020
4021         iommu_flush_irt(iommu, devid);
4022         iommu_completion_wait(iommu);
4023
4024         return 0;
4025 }
4026
4027 static void free_irte(u16 devid, int index)
4028 {
4029         struct irq_remap_table *table;
4030         struct amd_iommu *iommu;
4031         unsigned long flags;
4032
4033         iommu = amd_iommu_rlookup_table[devid];
4034         if (iommu == NULL)
4035                 return;
4036
4037         table = get_irq_table(devid, false);
4038         if (!table)
4039                 return;
4040
4041         spin_lock_irqsave(&table->lock, flags);
4042         table->table[index] = 0;
4043         spin_unlock_irqrestore(&table->lock, flags);
4044
4045         iommu_flush_irt(iommu, devid);
4046         iommu_completion_wait(iommu);
4047 }
4048
4049 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4050                               unsigned int destination, int vector,
4051                               struct io_apic_irq_attr *attr)
4052 {
4053         struct irq_remap_table *table;
4054         struct irq_2_irte *irte_info;
4055         struct irq_cfg *cfg;
4056         union irte irte;
4057         int ioapic_id;
4058         int index;
4059         int devid;
4060         int ret;
4061
4062         cfg = irq_cfg(irq);
4063         if (!cfg)
4064                 return -EINVAL;
4065
4066         irte_info = &cfg->irq_2_irte;
4067         ioapic_id = mpc_ioapic_id(attr->ioapic);
4068         devid     = get_ioapic_devid(ioapic_id);
4069
4070         if (devid < 0)
4071                 return devid;
4072
4073         table = get_irq_table(devid, true);
4074         if (table == NULL)
4075                 return -ENOMEM;
4076
4077         index = attr->ioapic_pin;
4078
4079         /* Setup IRQ remapping info */
4080         cfg->remapped         = 1;
4081         irte_info->devid      = devid;
4082         irte_info->index      = index;
4083
4084         /* Setup IRTE for IOMMU */
4085         irte.val                = 0;
4086         irte.fields.vector      = vector;
4087         irte.fields.int_type    = apic->irq_delivery_mode;
4088         irte.fields.destination = destination;
4089         irte.fields.dm          = apic->irq_dest_mode;
4090         irte.fields.valid       = 1;
4091
4092         ret = modify_irte(devid, index, irte);
4093         if (ret)
4094                 return ret;
4095
4096         /* Setup IOAPIC entry */
4097         memset(entry, 0, sizeof(*entry));
4098
4099         entry->vector        = index;
4100         entry->mask          = 0;
4101         entry->trigger       = attr->trigger;
4102         entry->polarity      = attr->polarity;
4103
4104         /*
4105          * Mask level triggered irqs.
4106          */
4107         if (attr->trigger)
4108                 entry->mask = 1;
4109
4110         return 0;
4111 }
4112
4113 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4114                         bool force)
4115 {
4116         struct irq_2_irte *irte_info;
4117         unsigned int dest, irq;
4118         struct irq_cfg *cfg;
4119         union irte irte;
4120         int err;
4121
4122         if (!config_enabled(CONFIG_SMP))
4123                 return -1;
4124
4125         cfg       = irqd_cfg(data);
4126         irq       = data->irq;
4127         irte_info = &cfg->irq_2_irte;
4128
4129         if (!cpumask_intersects(mask, cpu_online_mask))
4130                 return -EINVAL;
4131
4132         if (get_irte(irte_info->devid, irte_info->index, &irte))
4133                 return -EBUSY;
4134
4135         if (assign_irq_vector(irq, cfg, mask))
4136                 return -EBUSY;
4137
4138         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4139         if (err) {
4140                 if (assign_irq_vector(irq, cfg, data->affinity))
4141                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4142                 return err;
4143         }
4144
4145         irte.fields.vector      = cfg->vector;
4146         irte.fields.destination = dest;
4147
4148         modify_irte(irte_info->devid, irte_info->index, irte);
4149
4150         if (cfg->move_in_progress)
4151                 send_cleanup_vector(cfg);
4152
4153         cpumask_copy(data->affinity, mask);
4154
4155         return 0;
4156 }
4157
4158 static int free_irq(int irq)
4159 {
4160         struct irq_2_irte *irte_info;
4161         struct irq_cfg *cfg;
4162
4163         cfg = irq_cfg(irq);
4164         if (!cfg)
4165                 return -EINVAL;
4166
4167         irte_info = &cfg->irq_2_irte;
4168
4169         free_irte(irte_info->devid, irte_info->index);
4170
4171         return 0;
4172 }
4173
4174 static void compose_msi_msg(struct pci_dev *pdev,
4175                             unsigned int irq, unsigned int dest,
4176                             struct msi_msg *msg, u8 hpet_id)
4177 {
4178         struct irq_2_irte *irte_info;
4179         struct irq_cfg *cfg;
4180         union irte irte;
4181
4182         cfg = irq_cfg(irq);
4183         if (!cfg)
4184                 return;
4185
4186         irte_info = &cfg->irq_2_irte;
4187
4188         irte.val                = 0;
4189         irte.fields.vector      = cfg->vector;
4190         irte.fields.int_type    = apic->irq_delivery_mode;
4191         irte.fields.destination = dest;
4192         irte.fields.dm          = apic->irq_dest_mode;
4193         irte.fields.valid       = 1;
4194
4195         modify_irte(irte_info->devid, irte_info->index, irte);
4196
4197         msg->address_hi = MSI_ADDR_BASE_HI;
4198         msg->address_lo = MSI_ADDR_BASE_LO;
4199         msg->data       = irte_info->index;
4200 }
4201
4202 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4203 {
4204         struct irq_cfg *cfg;
4205         int index;
4206         u16 devid;
4207
4208         if (!pdev)
4209                 return -EINVAL;
4210
4211         cfg = irq_cfg(irq);
4212         if (!cfg)
4213                 return -EINVAL;
4214
4215         devid = get_device_id(&pdev->dev);
4216         index = alloc_irq_index(cfg, devid, nvec);
4217
4218         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4219 }
4220
4221 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4222                          int index, int offset)
4223 {
4224         struct irq_2_irte *irte_info;
4225         struct irq_cfg *cfg;
4226         u16 devid;
4227
4228         if (!pdev)
4229                 return -EINVAL;
4230
4231         cfg = irq_cfg(irq);
4232         if (!cfg)
4233                 return -EINVAL;
4234
4235         if (index >= MAX_IRQS_PER_TABLE)
4236                 return 0;
4237
4238         devid           = get_device_id(&pdev->dev);
4239         irte_info       = &cfg->irq_2_irte;
4240
4241         cfg->remapped         = 1;
4242         irte_info->devid      = devid;
4243         irte_info->index      = index + offset;
4244
4245         return 0;
4246 }
4247
4248 static int alloc_hpet_msi(unsigned int irq, unsigned int id)
4249 {
4250         struct irq_2_irte *irte_info;
4251         struct irq_cfg *cfg;
4252         int index, devid;
4253
4254         cfg = irq_cfg(irq);
4255         if (!cfg)
4256                 return -EINVAL;
4257
4258         irte_info = &cfg->irq_2_irte;
4259         devid     = get_hpet_devid(id);
4260         if (devid < 0)
4261                 return devid;
4262
4263         index = alloc_irq_index(cfg, devid, 1);
4264         if (index < 0)
4265                 return index;
4266
4267         cfg->remapped         = 1;
4268         irte_info->devid      = devid;
4269         irte_info->index      = index;
4270
4271         return 0;
4272 }
4273
4274 struct irq_remap_ops amd_iommu_irq_ops = {
4275         .prepare                = amd_iommu_prepare,
4276         .enable                 = amd_iommu_enable,
4277         .disable                = amd_iommu_disable,
4278         .reenable               = amd_iommu_reenable,
4279         .enable_faulting        = amd_iommu_enable_faulting,
4280         .setup_ioapic_entry     = setup_ioapic_entry,
4281         .set_affinity           = set_affinity,
4282         .free_irq               = free_irq,
4283         .compose_msi_msg        = compose_msi_msg,
4284         .msi_alloc_irq          = msi_alloc_irq,
4285         .msi_setup_irq          = msi_setup_irq,
4286         .alloc_hpet_msi         = alloc_hpet_msi,
4287 };
4288 #endif