drivers/irqchip/irq-gic.c

   1 /*
   2  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * Interrupt architecture for the GIC:
   9  *
  10  * o There is one Interrupt Distributor, which receives interrupts
  11  *   from system devices and sends them to the Interrupt Controllers.
  12  *
  13  * o There is one CPU Interface per CPU, which sends interrupts sent
  14  *   by the Distributor, and interrupts generated locally, to the
  15  *   associated CPU. The base address of the CPU interface is usually
  16  *   aliased so that the same address points to different chips depending
  17  *   on the CPU it is accessed from.
  18  *
  19  * Note that IRQs 0-31 are special - they are local to each CPU.
  20  * As such, the enable set/clear, pending set/clear and active bit
  21  * registers are banked per-cpu for these sources.
  22  */
  23 #include <linux/init.h>
  24 #include <linux/kernel.h>
  25 #include <linux/err.h>
  26 #include <linux/module.h>
  27 #include <linux/list.h>
  28 #include <linux/smp.h>
  29 #include <linux/cpu.h>
  30 #include <linux/cpu_pm.h>
  31 #include <linux/cpumask.h>
  32 #include <linux/io.h>
  33 #include <linux/of.h>
  34 #include <linux/of_address.h>
  35 #include <linux/of_irq.h>
  36 #include <linux/acpi.h>
  37 #include <linux/irqdomain.h>
  38 #include <linux/interrupt.h>
  39 #include <linux/percpu.h>
  40 #include <linux/slab.h>
  41 #include <linux/irqchip.h>
  42 #include <linux/irqchip/chained_irq.h>
  43 #include <linux/irqchip/arm-gic.h>
  44
  45 #include <asm/cputype.h>
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49 #include <asm/virt.h>
  50
  51 #include "irq-gic-common.h"
  52
  53 #ifdef CONFIG_ARM64
  54 #include <asm/cpufeature.h>
  55
  56 static void gic_check_cpu_features(void)
  57 {
  58         WARN_TAINT_ONCE(cpus_have_cap(ARM64_HAS_SYSREG_GIC_CPUIF),
  59                         TAINT_CPU_OUT_OF_SPEC,
  60                         "GICv3 system registers enabled, broken firmware!\n");
  61 }
  62 #else
  63 #define gic_check_cpu_features()        do { } while(0)
  64 #endif
  65
  66 union gic_base {
  67         void __iomem *common_base;
  68         void __percpu * __iomem *percpu_base;
  69 };
  70
  71 struct gic_chip_data {
  72         struct irq_chip chip;
  73         union gic_base dist_base;
  74         union gic_base cpu_base;
  75 #ifdef CONFIG_CPU_PM
  76         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  77         u32 saved_spi_active[DIV_ROUND_UP(1020, 32)];
  78         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  79         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  80         u32 __percpu *saved_ppi_enable;
  81         u32 __percpu *saved_ppi_active;
  82         u32 __percpu *saved_ppi_conf;
  83 #endif
  84         struct irq_domain *domain;
  85         unsigned int gic_irqs;
  86 #ifdef CONFIG_GIC_NON_BANKED
  87         void __iomem *(*get_base)(union gic_base *);
  88 #endif
  89 };
  90
  91 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  92
  93 /*
  94  * The GIC mapping of CPU interfaces does not necessarily match
  95  * the logical CPU numbering.  Let's use a mapping as returned
  96  * by the GIC itself.
  97  */
  98 #define NR_GIC_CPU_IF 8
  99 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
 100
 101 static struct static_key supports_deactivate = STATIC_KEY_INIT_TRUE;
 102
 103 static struct gic_chip_data gic_data[CONFIG_ARM_GIC_MAX_NR] __read_mostly;
 104
 105 #ifdef CONFIG_GIC_NON_BANKED
 106 static void __iomem *gic_get_percpu_base(union gic_base *base)
 107 {
 108         return raw_cpu_read(*base->percpu_base);
 109 }
 110
 111 static void __iomem *gic_get_common_base(union gic_base *base)
 112 {
 113         return base->common_base;
 114 }
 115
 116 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 117 {
 118         return data->get_base(&data->dist_base);
 119 }
 120
 121 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 122 {
 123         return data->get_base(&data->cpu_base);
 124 }
 125
 126 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 127                                          void __iomem *(*f)(union gic_base *))
 128 {
 129         data->get_base = f;
 130 }
 131 #else
 132 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 133 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 134 #define gic_set_base_accessor(d, f)
 135 #endif
 136
 137 static inline void __iomem *gic_dist_base(struct irq_data *d)
 138 {
 139         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 140         return gic_data_dist_base(gic_data);
 141 }
 142
 143 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 144 {
 145         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 146         return gic_data_cpu_base(gic_data);
 147 }
 148
 149 static inline unsigned int gic_irq(struct irq_data *d)
 150 {
 151         return d->hwirq;
 152 }
 153
 154 static inline bool cascading_gic_irq(struct irq_data *d)
 155 {
 156         void *data = irq_data_get_irq_handler_data(d);
 157
 158         /*
 159          * If handler_data is set, this is a cascading interrupt, and
 160          * it cannot possibly be forwarded.
 161          */
 162         return data != NULL;
 163 }
 164
 165 /*
 166  * Routines to acknowledge, disable and enable interrupts
 167  */
 168 static void gic_poke_irq(struct irq_data *d, u32 offset)
 169 {
 170         u32 mask = 1 << (gic_irq(d) % 32);
 171         writel_relaxed(mask, gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4);
 172 }
 173
 174 static int gic_peek_irq(struct irq_data *d, u32 offset)
 175 {
 176         u32 mask = 1 << (gic_irq(d) % 32);
 177         return !!(readl_relaxed(gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4) & mask);
 178 }
 179
 180 static void gic_mask_irq(struct irq_data *d)
 181 {
 182         gic_poke_irq(d, GIC_DIST_ENABLE_CLEAR);
 183 }
 184
 185 static void gic_eoimode1_mask_irq(struct irq_data *d)
 186 {
 187         gic_mask_irq(d);
 188         /*
 189          * When masking a forwarded interrupt, make sure it is
 190          * deactivated as well.
 191          *
 192          * This ensures that an interrupt that is getting
 193          * disabled/masked will not get "stuck", because there is
 194          * noone to deactivate it (guest is being terminated).
 195          */
 196         if (irqd_is_forwarded_to_vcpu(d))
 197                 gic_poke_irq(d, GIC_DIST_ACTIVE_CLEAR);
 198 }
 199
 200 static void gic_unmask_irq(struct irq_data *d)
 201 {
 202         gic_poke_irq(d, GIC_DIST_ENABLE_SET);
 203 }
 204
 205 static void gic_eoi_irq(struct irq_data *d)
 206 {
 207         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 208 }
 209
 210 static void gic_eoimode1_eoi_irq(struct irq_data *d)
 211 {
 212         /* Do not deactivate an IRQ forwarded to a vcpu. */
 213         if (irqd_is_forwarded_to_vcpu(d))
 214                 return;
 215
 216         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_DEACTIVATE);
 217 }
 218
 219 static int gic_irq_set_irqchip_state(struct irq_data *d,
 220                                      enum irqchip_irq_state which, bool val)
 221 {
 222         u32 reg;
 223
 224         switch (which) {
 225         case IRQCHIP_STATE_PENDING:
 226                 reg = val ? GIC_DIST_PENDING_SET : GIC_DIST_PENDING_CLEAR;
 227                 break;
 228
 229         case IRQCHIP_STATE_ACTIVE:
 230                 reg = val ? GIC_DIST_ACTIVE_SET : GIC_DIST_ACTIVE_CLEAR;
 231                 break;
 232
 233         case IRQCHIP_STATE_MASKED:
 234                 reg = val ? GIC_DIST_ENABLE_CLEAR : GIC_DIST_ENABLE_SET;
 235                 break;
 236
 237         default:
 238                 return -EINVAL;
 239         }
 240
 241         gic_poke_irq(d, reg);
 242         return 0;
 243 }
 244
 245 static int gic_irq_get_irqchip_state(struct irq_data *d,
 246                                       enum irqchip_irq_state which, bool *val)
 247 {
 248         switch (which) {
 249         case IRQCHIP_STATE_PENDING:
 250                 *val = gic_peek_irq(d, GIC_DIST_PENDING_SET);
 251                 break;
 252
 253         case IRQCHIP_STATE_ACTIVE:
 254                 *val = gic_peek_irq(d, GIC_DIST_ACTIVE_SET);
 255                 break;
 256
 257         case IRQCHIP_STATE_MASKED:
 258                 *val = !gic_peek_irq(d, GIC_DIST_ENABLE_SET);
 259                 break;
 260
 261         default:
 262                 return -EINVAL;
 263         }
 264
 265         return 0;
 266 }
 267
 268 static int gic_set_type(struct irq_data *d, unsigned int type)
 269 {
 270         void __iomem *base = gic_dist_base(d);
 271         unsigned int gicirq = gic_irq(d);
 272
 273         /* Interrupt configuration for SGIs can't be changed */
 274         if (gicirq < 16)
 275                 return -EINVAL;
 276
 277         /* SPIs have restrictions on the supported types */
 278         if (gicirq >= 32 && type != IRQ_TYPE_LEVEL_HIGH &&
 279                             type != IRQ_TYPE_EDGE_RISING)
 280                 return -EINVAL;
 281
 282         return gic_configure_irq(gicirq, type, base, NULL);
 283 }
 284
 285 static int gic_irq_set_vcpu_affinity(struct irq_data *d, void *vcpu)
 286 {
 287         /* Only interrupts on the primary GIC can be forwarded to a vcpu. */
 288         if (cascading_gic_irq(d))
 289                 return -EINVAL;
 290
 291         if (vcpu)
 292                 irqd_set_forwarded_to_vcpu(d);
 293         else
 294                 irqd_clr_forwarded_to_vcpu(d);
 295         return 0;
 296 }
 297
 298 #ifdef CONFIG_SMP
 299 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 300                             bool force)
 301 {
 302         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 303         unsigned int cpu, shift = (gic_irq(d) % 4) * 8;
 304         u32 val, mask, bit;
 305         unsigned long flags;
 306
 307         if (!force)
 308                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 309         else
 310                 cpu = cpumask_first(mask_val);
 311
 312         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 313                 return -EINVAL;
 314
 315         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 316         mask = 0xff << shift;
 317         bit = gic_cpu_map[cpu] << shift;
 318         val = readl_relaxed(reg) & ~mask;
 319         writel_relaxed(val | bit, reg);
 320         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 321
 322         return IRQ_SET_MASK_OK_DONE;
 323 }
 324 #endif
 325
 326 static void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 327 {
 328         u32 irqstat, irqnr;
 329         struct gic_chip_data *gic = &gic_data[0];
 330         void __iomem *cpu_base = gic_data_cpu_base(gic);
 331
 332         do {
 333                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 334                 irqnr = irqstat & GICC_IAR_INT_ID_MASK;
 335
 336                 if (likely(irqnr > 15 && irqnr < 1020)) {
 337                         if (static_key_true(&supports_deactivate))
 338                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 339                         handle_domain_irq(gic->domain, irqnr, regs);
 340                         continue;
 341                 }
 342                 if (irqnr < 16) {
 343                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 344                         if (static_key_true(&supports_deactivate))
 345                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_DEACTIVATE);
 346 #ifdef CONFIG_SMP
 347                         /*
 348                          * Ensure any shared data written by the CPU sending
 349                          * the IPI is read after we've read the ACK register
 350                          * on the GIC.
 351                          *
 352                          * Pairs with the write barrier in gic_raise_softirq
 353                          */
 354                         smp_rmb();
 355                         handle_IPI(irqnr, regs);
 356 #endif
 357                         continue;
 358                 }
 359                 break;
 360         } while (1);
 361 }
 362
 363 static void gic_handle_cascade_irq(struct irq_desc *desc)
 364 {
 365         struct gic_chip_data *chip_data = irq_desc_get_handler_data(desc);
 366         struct irq_chip *chip = irq_desc_get_chip(desc);
 367         unsigned int cascade_irq, gic_irq;
 368         unsigned long status;
 369
 370         chained_irq_enter(chip, desc);
 371
 372         raw_spin_lock(&irq_controller_lock);
 373         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 374         raw_spin_unlock(&irq_controller_lock);
 375
 376         gic_irq = (status & GICC_IAR_INT_ID_MASK);
 377         if (gic_irq == GICC_INT_SPURIOUS)
 378                 goto out;
 379
 380         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 381         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 382                 handle_bad_irq(desc);
 383         else
 384                 generic_handle_irq(cascade_irq);
 385
 386  out:
 387         chained_irq_exit(chip, desc);
 388 }
 389
 390 static struct irq_chip gic_chip = {
 391         .irq_mask               = gic_mask_irq,
 392         .irq_unmask             = gic_unmask_irq,
 393         .irq_eoi                = gic_eoi_irq,
 394         .irq_set_type           = gic_set_type,
 395         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 396         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 397         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 398                                   IRQCHIP_SKIP_SET_WAKE |
 399                                   IRQCHIP_MASK_ON_SUSPEND,
 400 };
 401
 402 static struct irq_chip gic_eoimode1_chip = {
 403         .name                   = "GICv2",
 404         .irq_mask               = gic_eoimode1_mask_irq,
 405         .irq_unmask             = gic_unmask_irq,
 406         .irq_eoi                = gic_eoimode1_eoi_irq,
 407         .irq_set_type           = gic_set_type,
 408         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 409         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 410         .irq_set_vcpu_affinity  = gic_irq_set_vcpu_affinity,
 411         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 412                                   IRQCHIP_SKIP_SET_WAKE |
 413                                   IRQCHIP_MASK_ON_SUSPEND,
 414 };
 415
 416 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 417 {
 418         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 419         irq_set_chained_handler_and_data(irq, gic_handle_cascade_irq,
 420                                          &gic_data[gic_nr]);
 421 }
 422
 423 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 424 {
 425         void __iomem *base = gic_data_dist_base(gic);
 426         u32 mask, i;
 427
 428         for (i = mask = 0; i < 32; i += 4) {
 429                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 430                 mask |= mask >> 16;
 431                 mask |= mask >> 8;
 432                 if (mask)
 433                         break;
 434         }
 435
 436         if (!mask && num_possible_cpus() > 1)
 437                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 438
 439         return mask;
 440 }
 441
 442 static void gic_cpu_if_up(struct gic_chip_data *gic)
 443 {
 444         void __iomem *cpu_base = gic_data_cpu_base(gic);
 445         u32 bypass = 0;
 446         u32 mode = 0;
 447
 448         if (gic == &gic_data[0] && static_key_true(&supports_deactivate))
 449                 mode = GIC_CPU_CTRL_EOImodeNS;
 450
 451         /*
 452         * Preserve bypass disable bits to be written back later
 453         */
 454         bypass = readl(cpu_base + GIC_CPU_CTRL);
 455         bypass &= GICC_DIS_BYPASS_MASK;
 456
 457         writel_relaxed(bypass | mode | GICC_ENABLE, cpu_base + GIC_CPU_CTRL);
 458 }
 459
 460
 461 static void __init gic_dist_init(struct gic_chip_data *gic)
 462 {
 463         unsigned int i;
 464         u32 cpumask;
 465         unsigned int gic_irqs = gic->gic_irqs;
 466         void __iomem *base = gic_data_dist_base(gic);
 467
 468         writel_relaxed(GICD_DISABLE, base + GIC_DIST_CTRL);
 469
 470         /*
 471          * Set all global interrupts to this CPU only.
 472          */
 473         cpumask = gic_get_cpumask(gic);
 474         cpumask |= cpumask << 8;
 475         cpumask |= cpumask << 16;
 476         for (i = 32; i < gic_irqs; i += 4)
 477                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 478
 479         gic_dist_config(base, gic_irqs, NULL);
 480
 481         writel_relaxed(GICD_ENABLE, base + GIC_DIST_CTRL);
 482 }
 483
 484 static void gic_cpu_init(struct gic_chip_data *gic)
 485 {
 486         void __iomem *dist_base = gic_data_dist_base(gic);
 487         void __iomem *base = gic_data_cpu_base(gic);
 488         unsigned int cpu_mask, cpu = smp_processor_id();
 489         int i;
 490
 491         /*
 492          * Setting up the CPU map is only relevant for the primary GIC
 493          * because any nested/secondary GICs do not directly interface
 494          * with the CPU(s).
 495          */
 496         if (gic == &gic_data[0]) {
 497                 /*
 498                  * Get what the GIC says our CPU mask is.
 499                  */
 500                 BUG_ON(cpu >= NR_GIC_CPU_IF);
 501                 cpu_mask = gic_get_cpumask(gic);
 502                 gic_cpu_map[cpu] = cpu_mask;
 503
 504                 /*
 505                  * Clear our mask from the other map entries in case they're
 506                  * still undefined.
 507                  */
 508                 for (i = 0; i < NR_GIC_CPU_IF; i++)
 509                         if (i != cpu)
 510                                 gic_cpu_map[i] &= ~cpu_mask;
 511         }
 512
 513         gic_cpu_config(dist_base, NULL);
 514
 515         writel_relaxed(GICC_INT_PRI_THRESHOLD, base + GIC_CPU_PRIMASK);
 516         gic_cpu_if_up(gic);
 517 }
 518
 519 int gic_cpu_if_down(unsigned int gic_nr)
 520 {
 521         void __iomem *cpu_base;
 522         u32 val = 0;
 523
 524         if (gic_nr >= CONFIG_ARM_GIC_MAX_NR)
 525                 return -EINVAL;
 526
 527         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 528         val = readl(cpu_base + GIC_CPU_CTRL);
 529         val &= ~GICC_ENABLE;
 530         writel_relaxed(val, cpu_base + GIC_CPU_CTRL);
 531
 532         return 0;
 533 }
 534
 535 #ifdef CONFIG_CPU_PM
 536 /*
 537  * Saves the GIC distributor registers during suspend or idle.  Must be called
 538  * with interrupts disabled but before powering down the GIC.  After calling
 539  * this function, no interrupts will be delivered by the GIC, and another
 540  * platform-specific wakeup source must be enabled.
 541  */
 542 static void gic_dist_save(unsigned int gic_nr)
 543 {
 544         unsigned int gic_irqs;
 545         void __iomem *dist_base;
 546         int i;
 547
 548         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 549
 550         gic_irqs = gic_data[gic_nr].gic_irqs;
 551         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 552
 553         if (!dist_base)
 554                 return;
 555
 556         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 557                 gic_data[gic_nr].saved_spi_conf[i] =
 558                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 559
 560         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 561                 gic_data[gic_nr].saved_spi_target[i] =
 562                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 563
 564         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 565                 gic_data[gic_nr].saved_spi_enable[i] =
 566                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 567
 568         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 569                 gic_data[gic_nr].saved_spi_active[i] =
 570                         readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 571 }
 572
 573 /*
 574  * Restores the GIC distributor registers during resume or when coming out of
 575  * idle.  Must be called before enabling interrupts.  If a level interrupt
 576  * that occured while the GIC was suspended is still present, it will be
 577  * handled normally, but any edge interrupts that occured will not be seen by
 578  * the GIC and need to be handled by the platform-specific wakeup source.
 579  */
 580 static void gic_dist_restore(unsigned int gic_nr)
 581 {
 582         unsigned int gic_irqs;
 583         unsigned int i;
 584         void __iomem *dist_base;
 585
 586         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 587
 588         gic_irqs = gic_data[gic_nr].gic_irqs;
 589         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 590
 591         if (!dist_base)
 592                 return;
 593
 594         writel_relaxed(GICD_DISABLE, dist_base + GIC_DIST_CTRL);
 595
 596         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 597                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 598                         dist_base + GIC_DIST_CONFIG + i * 4);
 599
 600         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 601                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 602                         dist_base + GIC_DIST_PRI + i * 4);
 603
 604         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 605                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 606                         dist_base + GIC_DIST_TARGET + i * 4);
 607
 608         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 609                 writel_relaxed(GICD_INT_EN_CLR_X32,
 610                         dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 611                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 612                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 613         }
 614
 615         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 616                 writel_relaxed(GICD_INT_EN_CLR_X32,
 617                         dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 618                 writel_relaxed(gic_data[gic_nr].saved_spi_active[i],
 619                         dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 620         }
 621
 622         writel_relaxed(GICD_ENABLE, dist_base + GIC_DIST_CTRL);
 623 }
 624
 625 static void gic_cpu_save(unsigned int gic_nr)
 626 {
 627         int i;
 628         u32 *ptr;
 629         void __iomem *dist_base;
 630         void __iomem *cpu_base;
 631
 632         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 633
 634         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 635         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 636
 637         if (!dist_base || !cpu_base)
 638                 return;
 639
 640         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 641         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 642                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 643
 644         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 645         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 646                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 647
 648         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 649         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 650                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 651
 652 }
 653
 654 static void gic_cpu_restore(unsigned int gic_nr)
 655 {
 656         int i;
 657         u32 *ptr;
 658         void __iomem *dist_base;
 659         void __iomem *cpu_base;
 660
 661         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 662
 663         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 664         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 665
 666         if (!dist_base || !cpu_base)
 667                 return;
 668
 669         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 670         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 671                 writel_relaxed(GICD_INT_EN_CLR_X32,
 672                                dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 673                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 674         }
 675
 676         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 677         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 678                 writel_relaxed(GICD_INT_EN_CLR_X32,
 679                                dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 680                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 681         }
 682
 683         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 684         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 685                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 686
 687         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 688                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 689                                         dist_base + GIC_DIST_PRI + i * 4);
 690
 691         writel_relaxed(GICC_INT_PRI_THRESHOLD, cpu_base + GIC_CPU_PRIMASK);
 692         gic_cpu_if_up(&gic_data[gic_nr]);
 693 }
 694
 695 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 696 {
 697         int i;
 698
 699         for (i = 0; i < CONFIG_ARM_GIC_MAX_NR; i++) {
 700 #ifdef CONFIG_GIC_NON_BANKED
 701                 /* Skip over unused GICs */
 702                 if (!gic_data[i].get_base)
 703                         continue;
 704 #endif
 705                 switch (cmd) {
 706                 case CPU_PM_ENTER:
 707                         gic_cpu_save(i);
 708                         break;
 709                 case CPU_PM_ENTER_FAILED:
 710                 case CPU_PM_EXIT:
 711                         gic_cpu_restore(i);
 712                         break;
 713                 case CPU_CLUSTER_PM_ENTER:
 714                         gic_dist_save(i);
 715                         break;
 716                 case CPU_CLUSTER_PM_ENTER_FAILED:
 717                 case CPU_CLUSTER_PM_EXIT:
 718                         gic_dist_restore(i);
 719                         break;
 720                 }
 721         }
 722
 723         return NOTIFY_OK;
 724 }
 725
 726 static struct notifier_block gic_notifier_block = {
 727         .notifier_call = gic_notifier,
 728 };
 729
 730 static void __init gic_pm_init(struct gic_chip_data *gic)
 731 {
 732         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 733                 sizeof(u32));
 734         BUG_ON(!gic->saved_ppi_enable);
 735
 736         gic->saved_ppi_active = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 737                 sizeof(u32));
 738         BUG_ON(!gic->saved_ppi_active);
 739
 740         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 741                 sizeof(u32));
 742         BUG_ON(!gic->saved_ppi_conf);
 743
 744         if (gic == &gic_data[0])
 745                 cpu_pm_register_notifier(&gic_notifier_block);
 746 }
 747 #else
 748 static void __init gic_pm_init(struct gic_chip_data *gic)
 749 {
 750 }
 751 #endif
 752
 753 #ifdef CONFIG_SMP
 754 static void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 755 {
 756         int cpu;
 757         unsigned long flags, map = 0;
 758
 759         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 760
 761         /* Convert our logical CPU mask into a physical one. */
 762         for_each_cpu(cpu, mask)
 763                 map |= gic_cpu_map[cpu];
 764
 765         /*
 766          * Ensure that stores to Normal memory are visible to the
 767          * other CPUs before they observe us issuing the IPI.
 768          */
 769         dmb(ishst);
 770
 771         /* this always happens on GIC0 */
 772         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 773
 774         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 775 }
 776 #endif
 777
 778 #ifdef CONFIG_BL_SWITCHER
 779 /*
 780  * gic_send_sgi - send a SGI directly to given CPU interface number
 781  *
 782  * cpu_id: the ID for the destination CPU interface
 783  * irq: the IPI number to send a SGI for
 784  */
 785 void gic_send_sgi(unsigned int cpu_id, unsigned int irq)
 786 {
 787         BUG_ON(cpu_id >= NR_GIC_CPU_IF);
 788         cpu_id = 1 << cpu_id;
 789         /* this always happens on GIC0 */
 790         writel_relaxed((cpu_id << 16) | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 791 }
 792
 793 /*
 794  * gic_get_cpu_id - get the CPU interface ID for the specified CPU
 795  *
 796  * @cpu: the logical CPU number to get the GIC ID for.
 797  *
 798  * Return the CPU interface ID for the given logical CPU number,
 799  * or -1 if the CPU number is too large or the interface ID is
 800  * unknown (more than one bit set).
 801  */
 802 int gic_get_cpu_id(unsigned int cpu)
 803 {
 804         unsigned int cpu_bit;
 805
 806         if (cpu >= NR_GIC_CPU_IF)
 807                 return -1;
 808         cpu_bit = gic_cpu_map[cpu];
 809         if (cpu_bit & (cpu_bit - 1))
 810                 return -1;
 811         return __ffs(cpu_bit);
 812 }
 813
 814 /*
 815  * gic_migrate_target - migrate IRQs to another CPU interface
 816  *
 817  * @new_cpu_id: the CPU target ID to migrate IRQs to
 818  *
 819  * Migrate all peripheral interrupts with a target matching the current CPU
 820  * to the interface corresponding to @new_cpu_id.  The CPU interface mapping
 821  * is also updated.  Targets to other CPU interfaces are unchanged.
 822  * This must be called with IRQs locally disabled.
 823  */
 824 void gic_migrate_target(unsigned int new_cpu_id)
 825 {
 826         unsigned int cur_cpu_id, gic_irqs, gic_nr = 0;
 827         void __iomem *dist_base;
 828         int i, ror_val, cpu = smp_processor_id();
 829         u32 val, cur_target_mask, active_mask;
 830
 831         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 832
 833         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 834         if (!dist_base)
 835                 return;
 836         gic_irqs = gic_data[gic_nr].gic_irqs;
 837
 838         cur_cpu_id = __ffs(gic_cpu_map[cpu]);
 839         cur_target_mask = 0x01010101 << cur_cpu_id;
 840         ror_val = (cur_cpu_id - new_cpu_id) & 31;
 841
 842         raw_spin_lock(&irq_controller_lock);
 843
 844         /* Update the target interface for this logical CPU */
 845         gic_cpu_map[cpu] = 1 << new_cpu_id;
 846
 847         /*
 848          * Find all the peripheral interrupts targetting the current
 849          * CPU interface and migrate them to the new CPU interface.
 850          * We skip DIST_TARGET 0 to 7 as they are read-only.
 851          */
 852         for (i = 8; i < DIV_ROUND_UP(gic_irqs, 4); i++) {
 853                 val = readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 854                 active_mask = val & cur_target_mask;
 855                 if (active_mask) {
 856                         val &= ~active_mask;
 857                         val |= ror32(active_mask, ror_val);
 858                         writel_relaxed(val, dist_base + GIC_DIST_TARGET + i*4);
 859                 }
 860         }
 861
 862         raw_spin_unlock(&irq_controller_lock);
 863
 864         /*
 865          * Now let's migrate and clear any potential SGIs that might be
 866          * pending for us (cur_cpu_id).  Since GIC_DIST_SGI_PENDING_SET
 867          * is a banked register, we can only forward the SGI using
 868          * GIC_DIST_SOFTINT.  The original SGI source is lost but Linux
 869          * doesn't use that information anyway.
 870          *
 871          * For the same reason we do not adjust SGI source information
 872          * for previously sent SGIs by us to other CPUs either.
 873          */
 874         for (i = 0; i < 16; i += 4) {
 875                 int j;
 876                 val = readl_relaxed(dist_base + GIC_DIST_SGI_PENDING_SET + i);
 877                 if (!val)
 878                         continue;
 879                 writel_relaxed(val, dist_base + GIC_DIST_SGI_PENDING_CLEAR + i);
 880                 for (j = i; j < i + 4; j++) {
 881                         if (val & 0xff)
 882                                 writel_relaxed((1 << (new_cpu_id + 16)) | j,
 883                                                 dist_base + GIC_DIST_SOFTINT);
 884                         val >>= 8;
 885                 }
 886         }
 887 }
 888
 889 /*
 890  * gic_get_sgir_physaddr - get the physical address for the SGI register
 891  *
 892  * REturn the physical address of the SGI register to be used
 893  * by some early assembly code when the kernel is not yet available.
 894  */
 895 static unsigned long gic_dist_physaddr;
 896
 897 unsigned long gic_get_sgir_physaddr(void)
 898 {
 899         if (!gic_dist_physaddr)
 900                 return 0;
 901         return gic_dist_physaddr + GIC_DIST_SOFTINT;
 902 }
 903
 904 void __init gic_init_physaddr(struct device_node *node)
 905 {
 906         struct resource res;
 907         if (of_address_to_resource(node, 0, &res) == 0) {
 908                 gic_dist_physaddr = res.start;
 909                 pr_info("GIC physical location is %#lx\n", gic_dist_physaddr);
 910         }
 911 }
 912
 913 #else
 914 #define gic_init_physaddr(node)  do { } while (0)
 915 #endif
 916
 917 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 918                                 irq_hw_number_t hw)
 919 {
 920         struct gic_chip_data *gic = d->host_data;
 921
 922         if (hw < 32) {
 923                 irq_set_percpu_devid(irq);
 924                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 925                                     handle_percpu_devid_irq, NULL, NULL);
 926                 irq_set_status_flags(irq, IRQ_NOAUTOEN);
 927         } else {
 928                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 929                                     handle_fasteoi_irq, NULL, NULL);
 930                 irq_set_probe(irq);
 931         }
 932         return 0;
 933 }
 934
 935 static void gic_irq_domain_unmap(struct irq_domain *d, unsigned int irq)
 936 {
 937 }
 938
 939 static int gic_irq_domain_translate(struct irq_domain *d,
 940                                     struct irq_fwspec *fwspec,
 941                                     unsigned long *hwirq,
 942                                     unsigned int *type)
 943 {
 944         if (is_of_node(fwspec->fwnode)) {
 945                 if (fwspec->param_count < 3)
 946                         return -EINVAL;
 947
 948                 /* Get the interrupt number and add 16 to skip over SGIs */
 949                 *hwirq = fwspec->param[1] + 16;
 950
 951                 /*
 952                  * For SPIs, we need to add 16 more to get the GIC irq
 953                  * ID number
 954                  */
 955                 if (!fwspec->param[0])
 956                         *hwirq += 16;
 957
 958                 *type = fwspec->param[2] & IRQ_TYPE_SENSE_MASK;
 959                 return 0;
 960         }
 961
 962         if (is_fwnode_irqchip(fwspec->fwnode)) {
 963                 if(fwspec->param_count != 2)
 964                         return -EINVAL;
 965
 966                 *hwirq = fwspec->param[0];
 967                 *type = fwspec->param[1];
 968                 return 0;
 969         }
 970
 971         return -EINVAL;
 972 }
 973
 974 #ifdef CONFIG_SMP
 975 static int gic_secondary_init(struct notifier_block *nfb, unsigned long action,
 976                               void *hcpu)
 977 {
 978         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 979                 gic_cpu_init(&gic_data[0]);
 980         return NOTIFY_OK;
 981 }
 982
 983 /*
 984  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 985  * priority because the GIC needs to be up before the ARM generic timers.
 986  */
 987 static struct notifier_block gic_cpu_notifier = {
 988         .notifier_call = gic_secondary_init,
 989         .priority = 100,
 990 };
 991 #endif
 992
 993 static int gic_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
 994                                 unsigned int nr_irqs, void *arg)
 995 {
 996         int i, ret;
 997         irq_hw_number_t hwirq;
 998         unsigned int type = IRQ_TYPE_NONE;
 999         struct irq_fwspec *fwspec = arg;
1000
1001         ret = gic_irq_domain_translate(domain, fwspec, &hwirq, &type);
1002         if (ret)
1003                 return ret;
1004
1005         for (i = 0; i < nr_irqs; i++)
1006                 gic_irq_domain_map(domain, virq + i, hwirq + i);
1007
1008         return 0;
1009 }
1010
1011 static const struct irq_domain_ops gic_irq_domain_hierarchy_ops = {
1012         .translate = gic_irq_domain_translate,
1013         .alloc = gic_irq_domain_alloc,
1014         .free = irq_domain_free_irqs_top,
1015 };
1016
1017 static const struct irq_domain_ops gic_irq_domain_ops = {
1018         .map = gic_irq_domain_map,
1019         .unmap = gic_irq_domain_unmap,
1020 };
1021
1022 static void __init __gic_init_bases(unsigned int gic_nr, int irq_start,
1023                            void __iomem *dist_base, void __iomem *cpu_base,
1024                            u32 percpu_offset, struct fwnode_handle *handle)
1025 {
1026         irq_hw_number_t hwirq_base;
1027         struct gic_chip_data *gic;
1028         int gic_irqs, irq_base, i;
1029
1030         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
1031
1032         gic_check_cpu_features();
1033
1034         gic = &gic_data[gic_nr];
1035
1036         /* Initialize irq_chip */
1037         if (static_key_true(&supports_deactivate) && gic_nr == 0) {
1038                 gic->chip = gic_eoimode1_chip;
1039         } else {
1040                 gic->chip = gic_chip;
1041                 gic->chip.name = kasprintf(GFP_KERNEL, "GIC-%d", gic_nr);
1042         }
1043
1044 #ifdef CONFIG_SMP
1045         if (gic_nr == 0)
1046                 gic->chip.irq_set_affinity = gic_set_affinity;
1047 #endif
1048
1049 #ifdef CONFIG_GIC_NON_BANKED
1050         if (percpu_offset) { /* Frankein-GIC without banked registers... */
1051                 unsigned int cpu;
1052
1053                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
1054                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
1055                 if (WARN_ON(!gic->dist_base.percpu_base ||
1056                             !gic->cpu_base.percpu_base)) {
1057                         free_percpu(gic->dist_base.percpu_base);
1058                         free_percpu(gic->cpu_base.percpu_base);
1059                         return;
1060                 }
1061
1062                 for_each_possible_cpu(cpu) {
1063                         u32 mpidr = cpu_logical_map(cpu);
1064                         u32 core_id = MPIDR_AFFINITY_LEVEL(mpidr, 0);
1065                         unsigned long offset = percpu_offset * core_id;
1066                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
1067                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
1068                 }
1069
1070                 gic_set_base_accessor(gic, gic_get_percpu_base);
1071         } else
1072 #endif
1073         {                       /* Normal, sane GIC... */
1074                 WARN(percpu_offset,
1075                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
1076                      percpu_offset);
1077                 gic->dist_base.common_base = dist_base;
1078                 gic->cpu_base.common_base = cpu_base;
1079                 gic_set_base_accessor(gic, gic_get_common_base);
1080         }
1081
1082         /*
1083          * Find out how many interrupts are supported.
1084          * The GIC only supports up to 1020 interrupt sources.
1085          */
1086         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
1087         gic_irqs = (gic_irqs + 1) * 32;
1088         if (gic_irqs > 1020)
1089                 gic_irqs = 1020;
1090         gic->gic_irqs = gic_irqs;
1091
1092         if (handle) {           /* DT/ACPI */
1093                 gic->domain = irq_domain_create_linear(handle, gic_irqs,
1094                                                        &gic_irq_domain_hierarchy_ops,
1095                                                        gic);
1096         } else {                /* Legacy support */
1097                 /*
1098                  * For primary GICs, skip over SGIs.
1099                  * For secondary GICs, skip over PPIs, too.
1100                  */
1101                 if (gic_nr == 0 && (irq_start & 31) > 0) {
1102                         hwirq_base = 16;
1103                         if (irq_start != -1)
1104                                 irq_start = (irq_start & ~31) + 16;
1105                 } else {
1106                         hwirq_base = 32;
1107                 }
1108
1109                 gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
1110
1111                 irq_base = irq_alloc_descs(irq_start, 16, gic_irqs,
1112                                            numa_node_id());
1113                 if (IS_ERR_VALUE(irq_base)) {
1114                         WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
1115                              irq_start);
1116                         irq_base = irq_start;
1117                 }
1118
1119                 gic->domain = irq_domain_add_legacy(NULL, gic_irqs, irq_base,
1120                                         hwirq_base, &gic_irq_domain_ops, gic);
1121         }
1122
1123         if (WARN_ON(!gic->domain))
1124                 return;
1125
1126         if (gic_nr == 0) {
1127                 /*
1128                  * Initialize the CPU interface map to all CPUs.
1129                  * It will be refined as each CPU probes its ID.
1130                  * This is only necessary for the primary GIC.
1131                  */
1132                 for (i = 0; i < NR_GIC_CPU_IF; i++)
1133                         gic_cpu_map[i] = 0xff;
1134 #ifdef CONFIG_SMP
1135                 set_smp_cross_call(gic_raise_softirq);
1136                 register_cpu_notifier(&gic_cpu_notifier);
1137 #endif
1138                 set_handle_irq(gic_handle_irq);
1139                 if (static_key_true(&supports_deactivate))
1140                         pr_info("GIC: Using split EOI/Deactivate mode\n");
1141         }
1142
1143         gic_dist_init(gic);
1144         gic_cpu_init(gic);
1145         gic_pm_init(gic);
1146 }
1147
1148 void __init gic_init(unsigned int gic_nr, int irq_start,
1149                      void __iomem *dist_base, void __iomem *cpu_base)
1150 {
1151         /*
1152          * Non-DT/ACPI systems won't run a hypervisor, so let's not
1153          * bother with these...
1154          */
1155         static_key_slow_dec(&supports_deactivate);
1156         __gic_init_bases(gic_nr, irq_start, dist_base, cpu_base, 0, NULL);
1157 }
1158
1159 #ifdef CONFIG_OF
1160 static int gic_cnt __initdata;
1161
1162 static bool gic_check_eoimode(struct device_node *node, void __iomem **base)
1163 {
1164         struct resource cpuif_res;
1165
1166         of_address_to_resource(node, 1, &cpuif_res);
1167
1168         if (!is_hyp_mode_available())
1169                 return false;
1170         if (resource_size(&cpuif_res) < SZ_8K)
1171                 return false;
1172         if (resource_size(&cpuif_res) == SZ_128K) {
1173                 u32 val_low, val_high;
1174
1175                 /*
1176                  * Verify that we have the first 4kB of a GIC400
1177                  * aliased over the first 64kB by checking the
1178                  * GICC_IIDR register on both ends.
1179                  */
1180                 val_low = readl_relaxed(*base + GIC_CPU_IDENT);
1181                 val_high = readl_relaxed(*base + GIC_CPU_IDENT + 0xf000);
1182                 if ((val_low & 0xffff0fff) != 0x0202043B ||
1183                     val_low != val_high)
1184                         return false;
1185
1186                 /*
1187                  * Move the base up by 60kB, so that we have a 8kB
1188                  * contiguous region, which allows us to use GICC_DIR
1189                  * at its normal offset. Please pass me that bucket.
1190                  */
1191                 *base += 0xf000;
1192                 cpuif_res.start += 0xf000;
1193                 pr_warn("GIC: Adjusting CPU interface base to %pa",
1194                         &cpuif_res.start);
1195         }
1196
1197         return true;
1198 }
1199
1200 int __init
1201 gic_of_init(struct device_node *node, struct device_node *parent)
1202 {
1203         void __iomem *cpu_base;
1204         void __iomem *dist_base;
1205         u32 percpu_offset;
1206         int irq;
1207
1208         if (WARN_ON(!node))
1209                 return -ENODEV;
1210
1211         dist_base = of_iomap(node, 0);
1212         WARN(!dist_base, "unable to map gic dist registers\n");
1213
1214         cpu_base = of_iomap(node, 1);
1215         WARN(!cpu_base, "unable to map gic cpu registers\n");
1216
1217         /*
1218          * Disable split EOI/Deactivate if either HYP is not available
1219          * or the CPU interface is too small.
1220          */
1221         if (gic_cnt == 0 && !gic_check_eoimode(node, &cpu_base))
1222                 static_key_slow_dec(&supports_deactivate);
1223
1224         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
1225                 percpu_offset = 0;
1226
1227         __gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset,
1228                          &node->fwnode);
1229         if (!gic_cnt)
1230                 gic_init_physaddr(node);
1231
1232         if (parent) {
1233                 irq = irq_of_parse_and_map(node, 0);
1234                 gic_cascade_irq(gic_cnt, irq);
1235         }
1236
1237         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1238                 gicv2m_init(&node->fwnode, gic_data[gic_cnt].domain);
1239
1240         gic_cnt++;
1241         return 0;
1242 }
1243 IRQCHIP_DECLARE(gic_400, "arm,gic-400", gic_of_init);
1244 IRQCHIP_DECLARE(arm11mp_gic, "arm,arm11mp-gic", gic_of_init);
1245 IRQCHIP_DECLARE(arm1176jzf_dc_gic, "arm,arm1176jzf-devchip-gic", gic_of_init);
1246 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
1247 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
1248 IRQCHIP_DECLARE(cortex_a7_gic, "arm,cortex-a7-gic", gic_of_init);
1249 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
1250 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
1251 IRQCHIP_DECLARE(pl390, "arm,pl390", gic_of_init);
1252
1253 #endif
1254
1255 #ifdef CONFIG_ACPI
1256 static phys_addr_t cpu_phy_base __initdata;
1257
1258 static int __init
1259 gic_acpi_parse_madt_cpu(struct acpi_subtable_header *header,
1260                         const unsigned long end)
1261 {
1262         struct acpi_madt_generic_interrupt *processor;
1263         phys_addr_t gic_cpu_base;
1264         static int cpu_base_assigned;
1265
1266         processor = (struct acpi_madt_generic_interrupt *)header;
1267
1268         if (BAD_MADT_GICC_ENTRY(processor, end))
1269                 return -EINVAL;
1270
1271         /*
1272          * There is no support for non-banked GICv1/2 register in ACPI spec.
1273          * All CPU interface addresses have to be the same.
1274          */
1275         gic_cpu_base = processor->base_address;
1276         if (cpu_base_assigned && gic_cpu_base != cpu_phy_base)
1277                 return -EINVAL;
1278
1279         cpu_phy_base = gic_cpu_base;
1280         cpu_base_assigned = 1;
1281         return 0;
1282 }
1283
1284 /* The things you have to do to just *count* something... */
1285 static int __init acpi_dummy_func(struct acpi_subtable_header *header,
1286                                   const unsigned long end)
1287 {
1288         return 0;
1289 }
1290
1291 static bool __init acpi_gic_redist_is_present(void)
1292 {
1293         return acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_REDISTRIBUTOR,
1294                                      acpi_dummy_func, 0) > 0;
1295 }
1296
1297 static bool __init gic_validate_dist(struct acpi_subtable_header *header,
1298                                      struct acpi_probe_entry *ape)
1299 {
1300         struct acpi_madt_generic_distributor *dist;
1301         dist = (struct acpi_madt_generic_distributor *)header;
1302
1303         return (dist->version == ape->driver_data &&
1304                 (dist->version != ACPI_MADT_GIC_VERSION_NONE ||
1305                  !acpi_gic_redist_is_present()));
1306 }
1307
1308 #define ACPI_GICV2_DIST_MEM_SIZE        (SZ_4K)
1309 #define ACPI_GIC_CPU_IF_MEM_SIZE        (SZ_8K)
1310
1311 static int __init gic_v2_acpi_init(struct acpi_subtable_header *header,
1312                                    const unsigned long end)
1313 {
1314         struct acpi_madt_generic_distributor *dist;
1315         void __iomem *cpu_base, *dist_base;
1316         struct fwnode_handle *domain_handle;
1317         int count;
1318
1319         /* Collect CPU base addresses */
1320         count = acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_INTERRUPT,
1321                                       gic_acpi_parse_madt_cpu, 0);
1322         if (count <= 0) {
1323                 pr_err("No valid GICC entries exist\n");
1324                 return -EINVAL;
1325         }
1326
1327         cpu_base = ioremap(cpu_phy_base, ACPI_GIC_CPU_IF_MEM_SIZE);
1328         if (!cpu_base) {
1329                 pr_err("Unable to map GICC registers\n");
1330                 return -ENOMEM;
1331         }
1332
1333         dist = (struct acpi_madt_generic_distributor *)header;
1334         dist_base = ioremap(dist->base_address, ACPI_GICV2_DIST_MEM_SIZE);
1335         if (!dist_base) {
1336                 pr_err("Unable to map GICD registers\n");
1337                 iounmap(cpu_base);
1338                 return -ENOMEM;
1339         }
1340
1341         /*
1342          * Disable split EOI/Deactivate if HYP is not available. ACPI
1343          * guarantees that we'll always have a GICv2, so the CPU
1344          * interface will always be the right size.
1345          */
1346         if (!is_hyp_mode_available())
1347                 static_key_slow_dec(&supports_deactivate);
1348
1349         /*
1350          * Initialize GIC instance zero (no multi-GIC support).
1351          */
1352         domain_handle = irq_domain_alloc_fwnode(dist_base);
1353         if (!domain_handle) {
1354                 pr_err("Unable to allocate domain handle\n");
1355                 iounmap(cpu_base);
1356                 iounmap(dist_base);
1357                 return -ENOMEM;
1358         }
1359
1360         __gic_init_bases(0, -1, dist_base, cpu_base, 0, domain_handle);
1361
1362         acpi_set_irq_model(ACPI_IRQ_MODEL_GIC, domain_handle);
1363
1364         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1365                 gicv2m_init(NULL, gic_data[0].domain);
1366
1367         return 0;
1368 }
1369 IRQCHIP_ACPI_DECLARE(gic_v2, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1370                      gic_validate_dist, ACPI_MADT_GIC_VERSION_V2,
1371                      gic_v2_acpi_init);
1372 IRQCHIP_ACPI_DECLARE(gic_v2_maybe, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1373                      gic_validate_dist, ACPI_MADT_GIC_VERSION_NONE,
1374                      gic_v2_acpi_init);
1375 #endif