drivers/irqchip/irq-gic.c

   1 /*
   2  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * Interrupt architecture for the GIC:
   9  *
  10  * o There is one Interrupt Distributor, which receives interrupts
  11  *   from system devices and sends them to the Interrupt Controllers.
  12  *
  13  * o There is one CPU Interface per CPU, which sends interrupts sent
  14  *   by the Distributor, and interrupts generated locally, to the
  15  *   associated CPU. The base address of the CPU interface is usually
  16  *   aliased so that the same address points to different chips depending
  17  *   on the CPU it is accessed from.
  18  *
  19  * Note that IRQs 0-31 are special - they are local to each CPU.
  20  * As such, the enable set/clear, pending set/clear and active bit
  21  * registers are banked per-cpu for these sources.
  22  */
  23 #include <linux/init.h>
  24 #include <linux/kernel.h>
  25 #include <linux/err.h>
  26 #include <linux/module.h>
  27 #include <linux/list.h>
  28 #include <linux/smp.h>
  29 #include <linux/cpu.h>
  30 #include <linux/cpu_pm.h>
  31 #include <linux/cpumask.h>
  32 #include <linux/io.h>
  33 #include <linux/of.h>
  34 #include <linux/of_address.h>
  35 #include <linux/of_irq.h>
  36 #include <linux/acpi.h>
  37 #include <linux/irqdomain.h>
  38 #include <linux/interrupt.h>
  39 #include <linux/percpu.h>
  40 #include <linux/slab.h>
  41 #include <linux/irqchip.h>
  42 #include <linux/irqchip/chained_irq.h>
  43 #include <linux/irqchip/arm-gic.h>
  44
  45 #include <asm/cputype.h>
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49 #include <asm/virt.h>
  50
  51 #include "irq-gic-common.h"
  52
  53 #ifdef CONFIG_ARM64
  54 #include <asm/cpufeature.h>
  55
  56 static void gic_check_cpu_features(void)
  57 {
  58         WARN_TAINT_ONCE(cpus_have_cap(ARM64_HAS_SYSREG_GIC_CPUIF),
  59                         TAINT_CPU_OUT_OF_SPEC,
  60                         "GICv3 system registers enabled, broken firmware!\n");
  61 }
  62 #else
  63 #define gic_check_cpu_features()        do { } while(0)
  64 #endif
  65
  66 union gic_base {
  67         void __iomem *common_base;
  68         void __percpu * __iomem *percpu_base;
  69 };
  70
  71 struct gic_chip_data {
  72         struct irq_chip chip;
  73         union gic_base dist_base;
  74         union gic_base cpu_base;
  75 #ifdef CONFIG_CPU_PM
  76         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  77         u32 saved_spi_active[DIV_ROUND_UP(1020, 32)];
  78         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  79         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  80         u32 __percpu *saved_ppi_enable;
  81         u32 __percpu *saved_ppi_active;
  82         u32 __percpu *saved_ppi_conf;
  83 #endif
  84         struct irq_domain *domain;
  85         unsigned int gic_irqs;
  86 #ifdef CONFIG_GIC_NON_BANKED
  87         void __iomem *(*get_base)(union gic_base *);
  88 #endif
  89 };
  90
  91 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  92
  93 /*
  94  * The GIC mapping of CPU interfaces does not necessarily match
  95  * the logical CPU numbering.  Let's use a mapping as returned
  96  * by the GIC itself.
  97  */
  98 #define NR_GIC_CPU_IF 8
  99 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
 100
 101 static struct static_key supports_deactivate = STATIC_KEY_INIT_TRUE;
 102
 103 static struct gic_chip_data gic_data[CONFIG_ARM_GIC_MAX_NR] __read_mostly;
 104
 105 #ifdef CONFIG_GIC_NON_BANKED
 106 static void __iomem *gic_get_percpu_base(union gic_base *base)
 107 {
 108         return raw_cpu_read(*base->percpu_base);
 109 }
 110
 111 static void __iomem *gic_get_common_base(union gic_base *base)
 112 {
 113         return base->common_base;
 114 }
 115
 116 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 117 {
 118         return data->get_base(&data->dist_base);
 119 }
 120
 121 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 122 {
 123         return data->get_base(&data->cpu_base);
 124 }
 125
 126 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 127                                          void __iomem *(*f)(union gic_base *))
 128 {
 129         data->get_base = f;
 130 }
 131 #else
 132 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 133 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 134 #define gic_set_base_accessor(d, f)
 135 #endif
 136
 137 static inline void __iomem *gic_dist_base(struct irq_data *d)
 138 {
 139         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 140         return gic_data_dist_base(gic_data);
 141 }
 142
 143 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 144 {
 145         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 146         return gic_data_cpu_base(gic_data);
 147 }
 148
 149 static inline unsigned int gic_irq(struct irq_data *d)
 150 {
 151         return d->hwirq;
 152 }
 153
 154 static inline bool cascading_gic_irq(struct irq_data *d)
 155 {
 156         void *data = irq_data_get_irq_handler_data(d);
 157
 158         /*
 159          * If handler_data is set, this is a cascading interrupt, and
 160          * it cannot possibly be forwarded.
 161          */
 162         return data != NULL;
 163 }
 164
 165 /*
 166  * Routines to acknowledge, disable and enable interrupts
 167  */
 168 static void gic_poke_irq(struct irq_data *d, u32 offset)
 169 {
 170         u32 mask = 1 << (gic_irq(d) % 32);
 171         writel_relaxed(mask, gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4);
 172 }
 173
 174 static int gic_peek_irq(struct irq_data *d, u32 offset)
 175 {
 176         u32 mask = 1 << (gic_irq(d) % 32);
 177         return !!(readl_relaxed(gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4) & mask);
 178 }
 179
 180 static void gic_mask_irq(struct irq_data *d)
 181 {
 182         gic_poke_irq(d, GIC_DIST_ENABLE_CLEAR);
 183 }
 184
 185 static void gic_eoimode1_mask_irq(struct irq_data *d)
 186 {
 187         gic_mask_irq(d);
 188         /*
 189          * When masking a forwarded interrupt, make sure it is
 190          * deactivated as well.
 191          *
 192          * This ensures that an interrupt that is getting
 193          * disabled/masked will not get "stuck", because there is
 194          * noone to deactivate it (guest is being terminated).
 195          */
 196         if (irqd_is_forwarded_to_vcpu(d))
 197                 gic_poke_irq(d, GIC_DIST_ACTIVE_CLEAR);
 198 }
 199
 200 static void gic_unmask_irq(struct irq_data *d)
 201 {
 202         gic_poke_irq(d, GIC_DIST_ENABLE_SET);
 203 }
 204
 205 static void gic_eoi_irq(struct irq_data *d)
 206 {
 207         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 208 }
 209
 210 static void gic_eoimode1_eoi_irq(struct irq_data *d)
 211 {
 212         /* Do not deactivate an IRQ forwarded to a vcpu. */
 213         if (irqd_is_forwarded_to_vcpu(d))
 214                 return;
 215
 216         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_DEACTIVATE);
 217 }
 218
 219 static int gic_irq_set_irqchip_state(struct irq_data *d,
 220                                      enum irqchip_irq_state which, bool val)
 221 {
 222         u32 reg;
 223
 224         switch (which) {
 225         case IRQCHIP_STATE_PENDING:
 226                 reg = val ? GIC_DIST_PENDING_SET : GIC_DIST_PENDING_CLEAR;
 227                 break;
 228
 229         case IRQCHIP_STATE_ACTIVE:
 230                 reg = val ? GIC_DIST_ACTIVE_SET : GIC_DIST_ACTIVE_CLEAR;
 231                 break;
 232
 233         case IRQCHIP_STATE_MASKED:
 234                 reg = val ? GIC_DIST_ENABLE_CLEAR : GIC_DIST_ENABLE_SET;
 235                 break;
 236
 237         default:
 238                 return -EINVAL;
 239         }
 240
 241         gic_poke_irq(d, reg);
 242         return 0;
 243 }
 244
 245 static int gic_irq_get_irqchip_state(struct irq_data *d,
 246                                       enum irqchip_irq_state which, bool *val)
 247 {
 248         switch (which) {
 249         case IRQCHIP_STATE_PENDING:
 250                 *val = gic_peek_irq(d, GIC_DIST_PENDING_SET);
 251                 break;
 252
 253         case IRQCHIP_STATE_ACTIVE:
 254                 *val = gic_peek_irq(d, GIC_DIST_ACTIVE_SET);
 255                 break;
 256
 257         case IRQCHIP_STATE_MASKED:
 258                 *val = !gic_peek_irq(d, GIC_DIST_ENABLE_SET);
 259                 break;
 260
 261         default:
 262                 return -EINVAL;
 263         }
 264
 265         return 0;
 266 }
 267
 268 static int gic_set_type(struct irq_data *d, unsigned int type)
 269 {
 270         void __iomem *base = gic_dist_base(d);
 271         unsigned int gicirq = gic_irq(d);
 272
 273         /* Interrupt configuration for SGIs can't be changed */
 274         if (gicirq < 16)
 275                 return -EINVAL;
 276
 277         /* SPIs have restrictions on the supported types */
 278         if (gicirq >= 32 && type != IRQ_TYPE_LEVEL_HIGH &&
 279                             type != IRQ_TYPE_EDGE_RISING)
 280                 return -EINVAL;
 281
 282         return gic_configure_irq(gicirq, type, base, NULL);
 283 }
 284
 285 static int gic_irq_set_vcpu_affinity(struct irq_data *d, void *vcpu)
 286 {
 287         /* Only interrupts on the primary GIC can be forwarded to a vcpu. */
 288         if (cascading_gic_irq(d))
 289                 return -EINVAL;
 290
 291         if (vcpu)
 292                 irqd_set_forwarded_to_vcpu(d);
 293         else
 294                 irqd_clr_forwarded_to_vcpu(d);
 295         return 0;
 296 }
 297
 298 #ifdef CONFIG_SMP
 299 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 300                             bool force)
 301 {
 302         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 303         unsigned int cpu, shift = (gic_irq(d) % 4) * 8;
 304         u32 val, mask, bit;
 305         unsigned long flags;
 306
 307         if (!force)
 308                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 309         else
 310                 cpu = cpumask_first(mask_val);
 311
 312         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 313                 return -EINVAL;
 314
 315         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 316         mask = 0xff << shift;
 317         bit = gic_cpu_map[cpu] << shift;
 318         val = readl_relaxed(reg) & ~mask;
 319         writel_relaxed(val | bit, reg);
 320         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 321
 322         return IRQ_SET_MASK_OK_DONE;
 323 }
 324 #endif
 325
 326 static void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 327 {
 328         u32 irqstat, irqnr;
 329         struct gic_chip_data *gic = &gic_data[0];
 330         void __iomem *cpu_base = gic_data_cpu_base(gic);
 331
 332         do {
 333                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 334                 irqnr = irqstat & GICC_IAR_INT_ID_MASK;
 335
 336                 if (likely(irqnr > 15 && irqnr < 1020)) {
 337                         if (static_key_true(&supports_deactivate))
 338                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 339                         handle_domain_irq(gic->domain, irqnr, regs);
 340                         continue;
 341                 }
 342                 if (irqnr < 16) {
 343                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 344                         if (static_key_true(&supports_deactivate))
 345                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_DEACTIVATE);
 346 #ifdef CONFIG_SMP
 347                         /*
 348                          * Ensure any shared data written by the CPU sending
 349                          * the IPI is read after we've read the ACK register
 350                          * on the GIC.
 351                          *
 352                          * Pairs with the write barrier in gic_raise_softirq
 353                          */
 354                         smp_rmb();
 355                         handle_IPI(irqnr, regs);
 356 #endif
 357                         continue;
 358                 }
 359                 break;
 360         } while (1);
 361 }
 362
 363 static void gic_handle_cascade_irq(struct irq_desc *desc)
 364 {
 365         struct gic_chip_data *chip_data = irq_desc_get_handler_data(desc);
 366         struct irq_chip *chip = irq_desc_get_chip(desc);
 367         unsigned int cascade_irq, gic_irq;
 368         unsigned long status;
 369
 370         chained_irq_enter(chip, desc);
 371
 372         raw_spin_lock(&irq_controller_lock);
 373         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 374         raw_spin_unlock(&irq_controller_lock);
 375
 376         gic_irq = (status & GICC_IAR_INT_ID_MASK);
 377         if (gic_irq == GICC_INT_SPURIOUS)
 378                 goto out;
 379
 380         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 381         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 382                 handle_bad_irq(desc);
 383         else
 384                 generic_handle_irq(cascade_irq);
 385
 386  out:
 387         chained_irq_exit(chip, desc);
 388 }
 389
 390 static struct irq_chip gic_chip = {
 391         .irq_mask               = gic_mask_irq,
 392         .irq_unmask             = gic_unmask_irq,
 393         .irq_eoi                = gic_eoi_irq,
 394         .irq_set_type           = gic_set_type,
 395         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 396         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 397         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 398                                   IRQCHIP_SKIP_SET_WAKE |
 399                                   IRQCHIP_MASK_ON_SUSPEND,
 400 };
 401
 402 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 403 {
 404         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 405         irq_set_chained_handler_and_data(irq, gic_handle_cascade_irq,
 406                                          &gic_data[gic_nr]);
 407 }
 408
 409 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 410 {
 411         void __iomem *base = gic_data_dist_base(gic);
 412         u32 mask, i;
 413
 414         for (i = mask = 0; i < 32; i += 4) {
 415                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 416                 mask |= mask >> 16;
 417                 mask |= mask >> 8;
 418                 if (mask)
 419                         break;
 420         }
 421
 422         if (!mask && num_possible_cpus() > 1)
 423                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 424
 425         return mask;
 426 }
 427
 428 static void gic_cpu_if_up(struct gic_chip_data *gic)
 429 {
 430         void __iomem *cpu_base = gic_data_cpu_base(gic);
 431         u32 bypass = 0;
 432         u32 mode = 0;
 433
 434         if (gic == &gic_data[0] && static_key_true(&supports_deactivate))
 435                 mode = GIC_CPU_CTRL_EOImodeNS;
 436
 437         /*
 438         * Preserve bypass disable bits to be written back later
 439         */
 440         bypass = readl(cpu_base + GIC_CPU_CTRL);
 441         bypass &= GICC_DIS_BYPASS_MASK;
 442
 443         writel_relaxed(bypass | mode | GICC_ENABLE, cpu_base + GIC_CPU_CTRL);
 444 }
 445
 446
 447 static void __init gic_dist_init(struct gic_chip_data *gic)
 448 {
 449         unsigned int i;
 450         u32 cpumask;
 451         unsigned int gic_irqs = gic->gic_irqs;
 452         void __iomem *base = gic_data_dist_base(gic);
 453
 454         writel_relaxed(GICD_DISABLE, base + GIC_DIST_CTRL);
 455
 456         /*
 457          * Set all global interrupts to this CPU only.
 458          */
 459         cpumask = gic_get_cpumask(gic);
 460         cpumask |= cpumask << 8;
 461         cpumask |= cpumask << 16;
 462         for (i = 32; i < gic_irqs; i += 4)
 463                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 464
 465         gic_dist_config(base, gic_irqs, NULL);
 466
 467         writel_relaxed(GICD_ENABLE, base + GIC_DIST_CTRL);
 468 }
 469
 470 static void gic_cpu_init(struct gic_chip_data *gic)
 471 {
 472         void __iomem *dist_base = gic_data_dist_base(gic);
 473         void __iomem *base = gic_data_cpu_base(gic);
 474         unsigned int cpu_mask, cpu = smp_processor_id();
 475         int i;
 476
 477         /*
 478          * Setting up the CPU map is only relevant for the primary GIC
 479          * because any nested/secondary GICs do not directly interface
 480          * with the CPU(s).
 481          */
 482         if (gic == &gic_data[0]) {
 483                 /*
 484                  * Get what the GIC says our CPU mask is.
 485                  */
 486                 BUG_ON(cpu >= NR_GIC_CPU_IF);
 487                 cpu_mask = gic_get_cpumask(gic);
 488                 gic_cpu_map[cpu] = cpu_mask;
 489
 490                 /*
 491                  * Clear our mask from the other map entries in case they're
 492                  * still undefined.
 493                  */
 494                 for (i = 0; i < NR_GIC_CPU_IF; i++)
 495                         if (i != cpu)
 496                                 gic_cpu_map[i] &= ~cpu_mask;
 497         }
 498
 499         gic_cpu_config(dist_base, NULL);
 500
 501         writel_relaxed(GICC_INT_PRI_THRESHOLD, base + GIC_CPU_PRIMASK);
 502         gic_cpu_if_up(gic);
 503 }
 504
 505 int gic_cpu_if_down(unsigned int gic_nr)
 506 {
 507         void __iomem *cpu_base;
 508         u32 val = 0;
 509
 510         if (gic_nr >= CONFIG_ARM_GIC_MAX_NR)
 511                 return -EINVAL;
 512
 513         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 514         val = readl(cpu_base + GIC_CPU_CTRL);
 515         val &= ~GICC_ENABLE;
 516         writel_relaxed(val, cpu_base + GIC_CPU_CTRL);
 517
 518         return 0;
 519 }
 520
 521 #ifdef CONFIG_CPU_PM
 522 /*
 523  * Saves the GIC distributor registers during suspend or idle.  Must be called
 524  * with interrupts disabled but before powering down the GIC.  After calling
 525  * this function, no interrupts will be delivered by the GIC, and another
 526  * platform-specific wakeup source must be enabled.
 527  */
 528 static void gic_dist_save(unsigned int gic_nr)
 529 {
 530         unsigned int gic_irqs;
 531         void __iomem *dist_base;
 532         int i;
 533
 534         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 535
 536         gic_irqs = gic_data[gic_nr].gic_irqs;
 537         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 538
 539         if (!dist_base)
 540                 return;
 541
 542         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 543                 gic_data[gic_nr].saved_spi_conf[i] =
 544                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 545
 546         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 547                 gic_data[gic_nr].saved_spi_target[i] =
 548                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 549
 550         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 551                 gic_data[gic_nr].saved_spi_enable[i] =
 552                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 553
 554         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 555                 gic_data[gic_nr].saved_spi_active[i] =
 556                         readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 557 }
 558
 559 /*
 560  * Restores the GIC distributor registers during resume or when coming out of
 561  * idle.  Must be called before enabling interrupts.  If a level interrupt
 562  * that occured while the GIC was suspended is still present, it will be
 563  * handled normally, but any edge interrupts that occured will not be seen by
 564  * the GIC and need to be handled by the platform-specific wakeup source.
 565  */
 566 static void gic_dist_restore(unsigned int gic_nr)
 567 {
 568         unsigned int gic_irqs;
 569         unsigned int i;
 570         void __iomem *dist_base;
 571
 572         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 573
 574         gic_irqs = gic_data[gic_nr].gic_irqs;
 575         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 576
 577         if (!dist_base)
 578                 return;
 579
 580         writel_relaxed(GICD_DISABLE, dist_base + GIC_DIST_CTRL);
 581
 582         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 583                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 584                         dist_base + GIC_DIST_CONFIG + i * 4);
 585
 586         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 587                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 588                         dist_base + GIC_DIST_PRI + i * 4);
 589
 590         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 591                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 592                         dist_base + GIC_DIST_TARGET + i * 4);
 593
 594         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 595                 writel_relaxed(GICD_INT_EN_CLR_X32,
 596                         dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 597                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 598                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 599         }
 600
 601         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 602                 writel_relaxed(GICD_INT_EN_CLR_X32,
 603                         dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 604                 writel_relaxed(gic_data[gic_nr].saved_spi_active[i],
 605                         dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 606         }
 607
 608         writel_relaxed(GICD_ENABLE, dist_base + GIC_DIST_CTRL);
 609 }
 610
 611 static void gic_cpu_save(unsigned int gic_nr)
 612 {
 613         int i;
 614         u32 *ptr;
 615         void __iomem *dist_base;
 616         void __iomem *cpu_base;
 617
 618         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 619
 620         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 621         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 622
 623         if (!dist_base || !cpu_base)
 624                 return;
 625
 626         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 627         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 628                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 629
 630         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 631         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 632                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 633
 634         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 635         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 636                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 637
 638 }
 639
 640 static void gic_cpu_restore(unsigned int gic_nr)
 641 {
 642         int i;
 643         u32 *ptr;
 644         void __iomem *dist_base;
 645         void __iomem *cpu_base;
 646
 647         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 648
 649         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 650         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 651
 652         if (!dist_base || !cpu_base)
 653                 return;
 654
 655         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 656         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 657                 writel_relaxed(GICD_INT_EN_CLR_X32,
 658                                dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 659                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 660         }
 661
 662         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 663         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 664                 writel_relaxed(GICD_INT_EN_CLR_X32,
 665                                dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 666                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 667         }
 668
 669         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 670         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 671                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 672
 673         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 674                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 675                                         dist_base + GIC_DIST_PRI + i * 4);
 676
 677         writel_relaxed(GICC_INT_PRI_THRESHOLD, cpu_base + GIC_CPU_PRIMASK);
 678         gic_cpu_if_up(&gic_data[gic_nr]);
 679 }
 680
 681 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 682 {
 683         int i;
 684
 685         for (i = 0; i < CONFIG_ARM_GIC_MAX_NR; i++) {
 686 #ifdef CONFIG_GIC_NON_BANKED
 687                 /* Skip over unused GICs */
 688                 if (!gic_data[i].get_base)
 689                         continue;
 690 #endif
 691                 switch (cmd) {
 692                 case CPU_PM_ENTER:
 693                         gic_cpu_save(i);
 694                         break;
 695                 case CPU_PM_ENTER_FAILED:
 696                 case CPU_PM_EXIT:
 697                         gic_cpu_restore(i);
 698                         break;
 699                 case CPU_CLUSTER_PM_ENTER:
 700                         gic_dist_save(i);
 701                         break;
 702                 case CPU_CLUSTER_PM_ENTER_FAILED:
 703                 case CPU_CLUSTER_PM_EXIT:
 704                         gic_dist_restore(i);
 705                         break;
 706                 }
 707         }
 708
 709         return NOTIFY_OK;
 710 }
 711
 712 static struct notifier_block gic_notifier_block = {
 713         .notifier_call = gic_notifier,
 714 };
 715
 716 static void __init gic_pm_init(struct gic_chip_data *gic)
 717 {
 718         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 719                 sizeof(u32));
 720         BUG_ON(!gic->saved_ppi_enable);
 721
 722         gic->saved_ppi_active = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 723                 sizeof(u32));
 724         BUG_ON(!gic->saved_ppi_active);
 725
 726         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 727                 sizeof(u32));
 728         BUG_ON(!gic->saved_ppi_conf);
 729
 730         if (gic == &gic_data[0])
 731                 cpu_pm_register_notifier(&gic_notifier_block);
 732 }
 733 #else
 734 static void __init gic_pm_init(struct gic_chip_data *gic)
 735 {
 736 }
 737 #endif
 738
 739 #ifdef CONFIG_SMP
 740 static void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 741 {
 742         int cpu;
 743         unsigned long flags, map = 0;
 744
 745         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 746
 747         /* Convert our logical CPU mask into a physical one. */
 748         for_each_cpu(cpu, mask)
 749                 map |= gic_cpu_map[cpu];
 750
 751         /*
 752          * Ensure that stores to Normal memory are visible to the
 753          * other CPUs before they observe us issuing the IPI.
 754          */
 755         dmb(ishst);
 756
 757         /* this always happens on GIC0 */
 758         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 759
 760         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 761 }
 762 #endif
 763
 764 #ifdef CONFIG_BL_SWITCHER
 765 /*
 766  * gic_send_sgi - send a SGI directly to given CPU interface number
 767  *
 768  * cpu_id: the ID for the destination CPU interface
 769  * irq: the IPI number to send a SGI for
 770  */
 771 void gic_send_sgi(unsigned int cpu_id, unsigned int irq)
 772 {
 773         BUG_ON(cpu_id >= NR_GIC_CPU_IF);
 774         cpu_id = 1 << cpu_id;
 775         /* this always happens on GIC0 */
 776         writel_relaxed((cpu_id << 16) | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 777 }
 778
 779 /*
 780  * gic_get_cpu_id - get the CPU interface ID for the specified CPU
 781  *
 782  * @cpu: the logical CPU number to get the GIC ID for.
 783  *
 784  * Return the CPU interface ID for the given logical CPU number,
 785  * or -1 if the CPU number is too large or the interface ID is
 786  * unknown (more than one bit set).
 787  */
 788 int gic_get_cpu_id(unsigned int cpu)
 789 {
 790         unsigned int cpu_bit;
 791
 792         if (cpu >= NR_GIC_CPU_IF)
 793                 return -1;
 794         cpu_bit = gic_cpu_map[cpu];
 795         if (cpu_bit & (cpu_bit - 1))
 796                 return -1;
 797         return __ffs(cpu_bit);
 798 }
 799
 800 /*
 801  * gic_migrate_target - migrate IRQs to another CPU interface
 802  *
 803  * @new_cpu_id: the CPU target ID to migrate IRQs to
 804  *
 805  * Migrate all peripheral interrupts with a target matching the current CPU
 806  * to the interface corresponding to @new_cpu_id.  The CPU interface mapping
 807  * is also updated.  Targets to other CPU interfaces are unchanged.
 808  * This must be called with IRQs locally disabled.
 809  */
 810 void gic_migrate_target(unsigned int new_cpu_id)
 811 {
 812         unsigned int cur_cpu_id, gic_irqs, gic_nr = 0;
 813         void __iomem *dist_base;
 814         int i, ror_val, cpu = smp_processor_id();
 815         u32 val, cur_target_mask, active_mask;
 816
 817         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 818
 819         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 820         if (!dist_base)
 821                 return;
 822         gic_irqs = gic_data[gic_nr].gic_irqs;
 823
 824         cur_cpu_id = __ffs(gic_cpu_map[cpu]);
 825         cur_target_mask = 0x01010101 << cur_cpu_id;
 826         ror_val = (cur_cpu_id - new_cpu_id) & 31;
 827
 828         raw_spin_lock(&irq_controller_lock);
 829
 830         /* Update the target interface for this logical CPU */
 831         gic_cpu_map[cpu] = 1 << new_cpu_id;
 832
 833         /*
 834          * Find all the peripheral interrupts targetting the current
 835          * CPU interface and migrate them to the new CPU interface.
 836          * We skip DIST_TARGET 0 to 7 as they are read-only.
 837          */
 838         for (i = 8; i < DIV_ROUND_UP(gic_irqs, 4); i++) {
 839                 val = readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 840                 active_mask = val & cur_target_mask;
 841                 if (active_mask) {
 842                         val &= ~active_mask;
 843                         val |= ror32(active_mask, ror_val);
 844                         writel_relaxed(val, dist_base + GIC_DIST_TARGET + i*4);
 845                 }
 846         }
 847
 848         raw_spin_unlock(&irq_controller_lock);
 849
 850         /*
 851          * Now let's migrate and clear any potential SGIs that might be
 852          * pending for us (cur_cpu_id).  Since GIC_DIST_SGI_PENDING_SET
 853          * is a banked register, we can only forward the SGI using
 854          * GIC_DIST_SOFTINT.  The original SGI source is lost but Linux
 855          * doesn't use that information anyway.
 856          *
 857          * For the same reason we do not adjust SGI source information
 858          * for previously sent SGIs by us to other CPUs either.
 859          */
 860         for (i = 0; i < 16; i += 4) {
 861                 int j;
 862                 val = readl_relaxed(dist_base + GIC_DIST_SGI_PENDING_SET + i);
 863                 if (!val)
 864                         continue;
 865                 writel_relaxed(val, dist_base + GIC_DIST_SGI_PENDING_CLEAR + i);
 866                 for (j = i; j < i + 4; j++) {
 867                         if (val & 0xff)
 868                                 writel_relaxed((1 << (new_cpu_id + 16)) | j,
 869                                                 dist_base + GIC_DIST_SOFTINT);
 870                         val >>= 8;
 871                 }
 872         }
 873 }
 874
 875 /*
 876  * gic_get_sgir_physaddr - get the physical address for the SGI register
 877  *
 878  * REturn the physical address of the SGI register to be used
 879  * by some early assembly code when the kernel is not yet available.
 880  */
 881 static unsigned long gic_dist_physaddr;
 882
 883 unsigned long gic_get_sgir_physaddr(void)
 884 {
 885         if (!gic_dist_physaddr)
 886                 return 0;
 887         return gic_dist_physaddr + GIC_DIST_SOFTINT;
 888 }
 889
 890 void __init gic_init_physaddr(struct device_node *node)
 891 {
 892         struct resource res;
 893         if (of_address_to_resource(node, 0, &res) == 0) {
 894                 gic_dist_physaddr = res.start;
 895                 pr_info("GIC physical location is %#lx\n", gic_dist_physaddr);
 896         }
 897 }
 898
 899 #else
 900 #define gic_init_physaddr(node)  do { } while (0)
 901 #endif
 902
 903 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 904                                 irq_hw_number_t hw)
 905 {
 906         struct gic_chip_data *gic = d->host_data;
 907
 908         if (hw < 32) {
 909                 irq_set_percpu_devid(irq);
 910                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 911                                     handle_percpu_devid_irq, NULL, NULL);
 912                 irq_set_status_flags(irq, IRQ_NOAUTOEN);
 913         } else {
 914                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 915                                     handle_fasteoi_irq, NULL, NULL);
 916                 irq_set_probe(irq);
 917         }
 918         return 0;
 919 }
 920
 921 static void gic_irq_domain_unmap(struct irq_domain *d, unsigned int irq)
 922 {
 923 }
 924
 925 static int gic_irq_domain_translate(struct irq_domain *d,
 926                                     struct irq_fwspec *fwspec,
 927                                     unsigned long *hwirq,
 928                                     unsigned int *type)
 929 {
 930         if (is_of_node(fwspec->fwnode)) {
 931                 if (fwspec->param_count < 3)
 932                         return -EINVAL;
 933
 934                 /* Get the interrupt number and add 16 to skip over SGIs */
 935                 *hwirq = fwspec->param[1] + 16;
 936
 937                 /*
 938                  * For SPIs, we need to add 16 more to get the GIC irq
 939                  * ID number
 940                  */
 941                 if (!fwspec->param[0])
 942                         *hwirq += 16;
 943
 944                 *type = fwspec->param[2] & IRQ_TYPE_SENSE_MASK;
 945                 return 0;
 946         }
 947
 948         if (is_fwnode_irqchip(fwspec->fwnode)) {
 949                 if(fwspec->param_count != 2)
 950                         return -EINVAL;
 951
 952                 *hwirq = fwspec->param[0];
 953                 *type = fwspec->param[1];
 954                 return 0;
 955         }
 956
 957         return -EINVAL;
 958 }
 959
 960 #ifdef CONFIG_SMP
 961 static int gic_secondary_init(struct notifier_block *nfb, unsigned long action,
 962                               void *hcpu)
 963 {
 964         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 965                 gic_cpu_init(&gic_data[0]);
 966         return NOTIFY_OK;
 967 }
 968
 969 /*
 970  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 971  * priority because the GIC needs to be up before the ARM generic timers.
 972  */
 973 static struct notifier_block gic_cpu_notifier = {
 974         .notifier_call = gic_secondary_init,
 975         .priority = 100,
 976 };
 977 #endif
 978
 979 static int gic_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
 980                                 unsigned int nr_irqs, void *arg)
 981 {
 982         int i, ret;
 983         irq_hw_number_t hwirq;
 984         unsigned int type = IRQ_TYPE_NONE;
 985         struct irq_fwspec *fwspec = arg;
 986
 987         ret = gic_irq_domain_translate(domain, fwspec, &hwirq, &type);
 988         if (ret)
 989                 return ret;
 990
 991         for (i = 0; i < nr_irqs; i++)
 992                 gic_irq_domain_map(domain, virq + i, hwirq + i);
 993
 994         return 0;
 995 }
 996
 997 static const struct irq_domain_ops gic_irq_domain_hierarchy_ops = {
 998         .translate = gic_irq_domain_translate,
 999         .alloc = gic_irq_domain_alloc,
1000         .free = irq_domain_free_irqs_top,
1001 };
1002
1003 static const struct irq_domain_ops gic_irq_domain_ops = {
1004         .map = gic_irq_domain_map,
1005         .unmap = gic_irq_domain_unmap,
1006 };
1007
1008 static void __init __gic_init_bases(unsigned int gic_nr, int irq_start,
1009                            void __iomem *dist_base, void __iomem *cpu_base,
1010                            u32 percpu_offset, struct fwnode_handle *handle)
1011 {
1012         irq_hw_number_t hwirq_base;
1013         struct gic_chip_data *gic;
1014         int gic_irqs, irq_base, i;
1015
1016         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
1017
1018         gic_check_cpu_features();
1019
1020         gic = &gic_data[gic_nr];
1021
1022         /* Initialize irq_chip */
1023         gic->chip = gic_chip;
1024
1025         if (static_key_true(&supports_deactivate) && gic_nr == 0) {
1026                 gic->chip.irq_mask = gic_eoimode1_mask_irq;
1027                 gic->chip.irq_eoi = gic_eoimode1_eoi_irq;
1028                 gic->chip.irq_set_vcpu_affinity = gic_irq_set_vcpu_affinity;
1029                 gic->chip.name = "GICv2";
1030         } else {
1031                 gic->chip.name = kasprintf(GFP_KERNEL, "GIC-%d", gic_nr);
1032         }
1033
1034 #ifdef CONFIG_SMP
1035         if (gic_nr == 0)
1036                 gic->chip.irq_set_affinity = gic_set_affinity;
1037 #endif
1038
1039 #ifdef CONFIG_GIC_NON_BANKED
1040         if (percpu_offset) { /* Frankein-GIC without banked registers... */
1041                 unsigned int cpu;
1042
1043                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
1044                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
1045                 if (WARN_ON(!gic->dist_base.percpu_base ||
1046                             !gic->cpu_base.percpu_base)) {
1047                         free_percpu(gic->dist_base.percpu_base);
1048                         free_percpu(gic->cpu_base.percpu_base);
1049                         return;
1050                 }
1051
1052                 for_each_possible_cpu(cpu) {
1053                         u32 mpidr = cpu_logical_map(cpu);
1054                         u32 core_id = MPIDR_AFFINITY_LEVEL(mpidr, 0);
1055                         unsigned long offset = percpu_offset * core_id;
1056                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
1057                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
1058                 }
1059
1060                 gic_set_base_accessor(gic, gic_get_percpu_base);
1061         } else
1062 #endif
1063         {                       /* Normal, sane GIC... */
1064                 WARN(percpu_offset,
1065                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
1066                      percpu_offset);
1067                 gic->dist_base.common_base = dist_base;
1068                 gic->cpu_base.common_base = cpu_base;
1069                 gic_set_base_accessor(gic, gic_get_common_base);
1070         }
1071
1072         /*
1073          * Find out how many interrupts are supported.
1074          * The GIC only supports up to 1020 interrupt sources.
1075          */
1076         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
1077         gic_irqs = (gic_irqs + 1) * 32;
1078         if (gic_irqs > 1020)
1079                 gic_irqs = 1020;
1080         gic->gic_irqs = gic_irqs;
1081
1082         if (handle) {           /* DT/ACPI */
1083                 gic->domain = irq_domain_create_linear(handle, gic_irqs,
1084                                                        &gic_irq_domain_hierarchy_ops,
1085                                                        gic);
1086         } else {                /* Legacy support */
1087                 /*
1088                  * For primary GICs, skip over SGIs.
1089                  * For secondary GICs, skip over PPIs, too.
1090                  */
1091                 if (gic_nr == 0 && (irq_start & 31) > 0) {
1092                         hwirq_base = 16;
1093                         if (irq_start != -1)
1094                                 irq_start = (irq_start & ~31) + 16;
1095                 } else {
1096                         hwirq_base = 32;
1097                 }
1098
1099                 gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
1100
1101                 irq_base = irq_alloc_descs(irq_start, 16, gic_irqs,
1102                                            numa_node_id());
1103                 if (IS_ERR_VALUE(irq_base)) {
1104                         WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
1105                              irq_start);
1106                         irq_base = irq_start;
1107                 }
1108
1109                 gic->domain = irq_domain_add_legacy(NULL, gic_irqs, irq_base,
1110                                         hwirq_base, &gic_irq_domain_ops, gic);
1111         }
1112
1113         if (WARN_ON(!gic->domain))
1114                 return;
1115
1116         if (gic_nr == 0) {
1117                 /*
1118                  * Initialize the CPU interface map to all CPUs.
1119                  * It will be refined as each CPU probes its ID.
1120                  * This is only necessary for the primary GIC.
1121                  */
1122                 for (i = 0; i < NR_GIC_CPU_IF; i++)
1123                         gic_cpu_map[i] = 0xff;
1124 #ifdef CONFIG_SMP
1125                 set_smp_cross_call(gic_raise_softirq);
1126                 register_cpu_notifier(&gic_cpu_notifier);
1127 #endif
1128                 set_handle_irq(gic_handle_irq);
1129                 if (static_key_true(&supports_deactivate))
1130                         pr_info("GIC: Using split EOI/Deactivate mode\n");
1131         }
1132
1133         gic_dist_init(gic);
1134         gic_cpu_init(gic);
1135         gic_pm_init(gic);
1136 }
1137
1138 void __init gic_init(unsigned int gic_nr, int irq_start,
1139                      void __iomem *dist_base, void __iomem *cpu_base)
1140 {
1141         /*
1142          * Non-DT/ACPI systems won't run a hypervisor, so let's not
1143          * bother with these...
1144          */
1145         static_key_slow_dec(&supports_deactivate);
1146         __gic_init_bases(gic_nr, irq_start, dist_base, cpu_base, 0, NULL);
1147 }
1148
1149 #ifdef CONFIG_OF
1150 static int gic_cnt __initdata;
1151
1152 static bool gic_check_eoimode(struct device_node *node, void __iomem **base)
1153 {
1154         struct resource cpuif_res;
1155
1156         of_address_to_resource(node, 1, &cpuif_res);
1157
1158         if (!is_hyp_mode_available())
1159                 return false;
1160         if (resource_size(&cpuif_res) < SZ_8K)
1161                 return false;
1162         if (resource_size(&cpuif_res) == SZ_128K) {
1163                 u32 val_low, val_high;
1164
1165                 /*
1166                  * Verify that we have the first 4kB of a GIC400
1167                  * aliased over the first 64kB by checking the
1168                  * GICC_IIDR register on both ends.
1169                  */
1170                 val_low = readl_relaxed(*base + GIC_CPU_IDENT);
1171                 val_high = readl_relaxed(*base + GIC_CPU_IDENT + 0xf000);
1172                 if ((val_low & 0xffff0fff) != 0x0202043B ||
1173                     val_low != val_high)
1174                         return false;
1175
1176                 /*
1177                  * Move the base up by 60kB, so that we have a 8kB
1178                  * contiguous region, which allows us to use GICC_DIR
1179                  * at its normal offset. Please pass me that bucket.
1180                  */
1181                 *base += 0xf000;
1182                 cpuif_res.start += 0xf000;
1183                 pr_warn("GIC: Adjusting CPU interface base to %pa",
1184                         &cpuif_res.start);
1185         }
1186
1187         return true;
1188 }
1189
1190 int __init
1191 gic_of_init(struct device_node *node, struct device_node *parent)
1192 {
1193         void __iomem *cpu_base;
1194         void __iomem *dist_base;
1195         u32 percpu_offset;
1196         int irq;
1197
1198         if (WARN_ON(!node))
1199                 return -ENODEV;
1200
1201         dist_base = of_iomap(node, 0);
1202         if (WARN(!dist_base, "unable to map gic dist registers\n"))
1203                 return -ENOMEM;
1204
1205         cpu_base = of_iomap(node, 1);
1206         if (WARN(!cpu_base, "unable to map gic cpu registers\n")) {
1207                 iounmap(dist_base);
1208                 return -ENOMEM;
1209         }
1210
1211         /*
1212          * Disable split EOI/Deactivate if either HYP is not available
1213          * or the CPU interface is too small.
1214          */
1215         if (gic_cnt == 0 && !gic_check_eoimode(node, &cpu_base))
1216                 static_key_slow_dec(&supports_deactivate);
1217
1218         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
1219                 percpu_offset = 0;
1220
1221         __gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset,
1222                          &node->fwnode);
1223         if (!gic_cnt)
1224                 gic_init_physaddr(node);
1225
1226         if (parent) {
1227                 irq = irq_of_parse_and_map(node, 0);
1228                 gic_cascade_irq(gic_cnt, irq);
1229         }
1230
1231         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1232                 gicv2m_init(&node->fwnode, gic_data[gic_cnt].domain);
1233
1234         gic_cnt++;
1235         return 0;
1236 }
1237 IRQCHIP_DECLARE(gic_400, "arm,gic-400", gic_of_init);
1238 IRQCHIP_DECLARE(arm11mp_gic, "arm,arm11mp-gic", gic_of_init);
1239 IRQCHIP_DECLARE(arm1176jzf_dc_gic, "arm,arm1176jzf-devchip-gic", gic_of_init);
1240 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
1241 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
1242 IRQCHIP_DECLARE(cortex_a7_gic, "arm,cortex-a7-gic", gic_of_init);
1243 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
1244 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
1245 IRQCHIP_DECLARE(pl390, "arm,pl390", gic_of_init);
1246
1247 #endif
1248
1249 #ifdef CONFIG_ACPI
1250 static phys_addr_t cpu_phy_base __initdata;
1251
1252 static int __init
1253 gic_acpi_parse_madt_cpu(struct acpi_subtable_header *header,
1254                         const unsigned long end)
1255 {
1256         struct acpi_madt_generic_interrupt *processor;
1257         phys_addr_t gic_cpu_base;
1258         static int cpu_base_assigned;
1259
1260         processor = (struct acpi_madt_generic_interrupt *)header;
1261
1262         if (BAD_MADT_GICC_ENTRY(processor, end))
1263                 return -EINVAL;
1264
1265         /*
1266          * There is no support for non-banked GICv1/2 register in ACPI spec.
1267          * All CPU interface addresses have to be the same.
1268          */
1269         gic_cpu_base = processor->base_address;
1270         if (cpu_base_assigned && gic_cpu_base != cpu_phy_base)
1271                 return -EINVAL;
1272
1273         cpu_phy_base = gic_cpu_base;
1274         cpu_base_assigned = 1;
1275         return 0;
1276 }
1277
1278 /* The things you have to do to just *count* something... */
1279 static int __init acpi_dummy_func(struct acpi_subtable_header *header,
1280                                   const unsigned long end)
1281 {
1282         return 0;
1283 }
1284
1285 static bool __init acpi_gic_redist_is_present(void)
1286 {
1287         return acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_REDISTRIBUTOR,
1288                                      acpi_dummy_func, 0) > 0;
1289 }
1290
1291 static bool __init gic_validate_dist(struct acpi_subtable_header *header,
1292                                      struct acpi_probe_entry *ape)
1293 {
1294         struct acpi_madt_generic_distributor *dist;
1295         dist = (struct acpi_madt_generic_distributor *)header;
1296
1297         return (dist->version == ape->driver_data &&
1298                 (dist->version != ACPI_MADT_GIC_VERSION_NONE ||
1299                  !acpi_gic_redist_is_present()));
1300 }
1301
1302 #define ACPI_GICV2_DIST_MEM_SIZE        (SZ_4K)
1303 #define ACPI_GIC_CPU_IF_MEM_SIZE        (SZ_8K)
1304
1305 static int __init gic_v2_acpi_init(struct acpi_subtable_header *header,
1306                                    const unsigned long end)
1307 {
1308         struct acpi_madt_generic_distributor *dist;
1309         void __iomem *cpu_base, *dist_base;
1310         struct fwnode_handle *domain_handle;
1311         int count;
1312
1313         /* Collect CPU base addresses */
1314         count = acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_INTERRUPT,
1315                                       gic_acpi_parse_madt_cpu, 0);
1316         if (count <= 0) {
1317                 pr_err("No valid GICC entries exist\n");
1318                 return -EINVAL;
1319         }
1320
1321         cpu_base = ioremap(cpu_phy_base, ACPI_GIC_CPU_IF_MEM_SIZE);
1322         if (!cpu_base) {
1323                 pr_err("Unable to map GICC registers\n");
1324                 return -ENOMEM;
1325         }
1326
1327         dist = (struct acpi_madt_generic_distributor *)header;
1328         dist_base = ioremap(dist->base_address, ACPI_GICV2_DIST_MEM_SIZE);
1329         if (!dist_base) {
1330                 pr_err("Unable to map GICD registers\n");
1331                 iounmap(cpu_base);
1332                 return -ENOMEM;
1333         }
1334
1335         /*
1336          * Disable split EOI/Deactivate if HYP is not available. ACPI
1337          * guarantees that we'll always have a GICv2, so the CPU
1338          * interface will always be the right size.
1339          */
1340         if (!is_hyp_mode_available())
1341                 static_key_slow_dec(&supports_deactivate);
1342
1343         /*
1344          * Initialize GIC instance zero (no multi-GIC support).
1345          */
1346         domain_handle = irq_domain_alloc_fwnode(dist_base);
1347         if (!domain_handle) {
1348                 pr_err("Unable to allocate domain handle\n");
1349                 iounmap(cpu_base);
1350                 iounmap(dist_base);
1351                 return -ENOMEM;
1352         }
1353
1354         __gic_init_bases(0, -1, dist_base, cpu_base, 0, domain_handle);
1355
1356         acpi_set_irq_model(ACPI_IRQ_MODEL_GIC, domain_handle);
1357
1358         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1359                 gicv2m_init(NULL, gic_data[0].domain);
1360
1361         return 0;
1362 }
1363 IRQCHIP_ACPI_DECLARE(gic_v2, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1364                      gic_validate_dist, ACPI_MADT_GIC_VERSION_V2,
1365                      gic_v2_acpi_init);
1366 IRQCHIP_ACPI_DECLARE(gic_v2_maybe, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1367                      gic_validate_dist, ACPI_MADT_GIC_VERSION_NONE,
1368                      gic_v2_acpi_init);
1369 #endif