drivers/mmc/fsl_esdhc.c

   1 /*
   2  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   3  * Andy Fleming
   4  *
   5  * Based vaguely on the pxa mmc code:
   6  * (C) Copyright 2003
   7  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <hwconfig.h>
  16 #include <mmc.h>
  17 #include <part.h>
  18 #include <malloc.h>
  19 #include <mmc.h>
  20 #include <fsl_esdhc.h>
  21 #include <fdt_support.h>
  22 #include <asm/io.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  27                                 IRQSTATEN_CINT | \
  28                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  29                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  30                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  31                                 IRQSTATEN_DINT)
  32
  33 struct fsl_esdhc {
  34         uint    dsaddr;         /* SDMA system address register */
  35         uint    blkattr;        /* Block attributes register */
  36         uint    cmdarg;         /* Command argument register */
  37         uint    xfertyp;        /* Transfer type register */
  38         uint    cmdrsp0;        /* Command response 0 register */
  39         uint    cmdrsp1;        /* Command response 1 register */
  40         uint    cmdrsp2;        /* Command response 2 register */
  41         uint    cmdrsp3;        /* Command response 3 register */
  42         uint    datport;        /* Buffer data port register */
  43         uint    prsstat;        /* Present state register */
  44         uint    proctl;         /* Protocol control register */
  45         uint    sysctl;         /* System Control Register */
  46         uint    irqstat;        /* Interrupt status register */
  47         uint    irqstaten;      /* Interrupt status enable register */
  48         uint    irqsigen;       /* Interrupt signal enable register */
  49         uint    autoc12err;     /* Auto CMD error status register */
  50         uint    hostcapblt;     /* Host controller capabilities register */
  51         uint    wml;            /* Watermark level register */
  52         uint    mixctrl;        /* For USDHC */
  53         char    reserved1[4];   /* reserved */
  54         uint    fevt;           /* Force event register */
  55         uint    admaes;         /* ADMA error status register */
  56         uint    adsaddr;        /* ADMA system address register */
  57         char    reserved2[100]; /* reserved */
  58         uint    vendorspec;     /* Vendor Specific register */
  59         char    reserved3[56];  /* reserved */
  60         uint    hostver;        /* Host controller version register */
  61         char    reserved4[4];   /* reserved */
  62         uint    dmaerraddr;     /* DMA error address register */
  63         char    reserved5[4];   /* reserved */
  64         uint    dmaerrattr;     /* DMA error attribute register */
  65         char    reserved6[4];   /* reserved */
  66         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  67         char    reserved7[8];   /* reserved */
  68         uint    tcr;            /* Tuning control register */
  69         char    reserved8[28];  /* reserved */
  70         uint    sddirctl;       /* SD direction control register */
  71         char    reserved9[712]; /* reserved */
  72         uint    scr;            /* eSDHC control register */
  73 };
  74
  75 /* Return the XFERTYP flags for a given command and data packet */
  76 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  77 {
  78         uint xfertyp = 0;
  79
  80         if (data) {
  81                 xfertyp |= XFERTYP_DPSEL;
  82 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
  83                 xfertyp |= XFERTYP_DMAEN;
  84 #endif
  85                 if (data->blocks > 1) {
  86                         xfertyp |= XFERTYP_MSBSEL;
  87                         xfertyp |= XFERTYP_BCEN;
  88 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
  89                         xfertyp |= XFERTYP_AC12EN;
  90 #endif
  91                 }
  92
  93                 if (data->flags & MMC_DATA_READ)
  94                         xfertyp |= XFERTYP_DTDSEL;
  95         }
  96
  97         if (cmd->resp_type & MMC_RSP_CRC)
  98                 xfertyp |= XFERTYP_CCCEN;
  99         if (cmd->resp_type & MMC_RSP_OPCODE)
 100                 xfertyp |= XFERTYP_CICEN;
 101         if (cmd->resp_type & MMC_RSP_136)
 102                 xfertyp |= XFERTYP_RSPTYP_136;
 103         else if (cmd->resp_type & MMC_RSP_BUSY)
 104                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 105         else if (cmd->resp_type & MMC_RSP_PRESENT)
 106                 xfertyp |= XFERTYP_RSPTYP_48;
 107
 108 #if defined(CONFIG_SOC_MX53) || defined(CONFIG_PPC_T4240) || \
 109         defined(CONFIG_SOC_LS102XA) || defined(CONFIG_LS2085A)
 110         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 111                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 112 #endif
 113         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 114 }
 115
 116 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 117 /*
 118  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 119  */
 120 static void
 121 esdhc_pio_read_write(struct mmc *mmc, struct mmc_data *data)
 122 {
 123         struct fsl_esdhc_cfg *cfg = mmc->priv;
 124         struct fsl_esdhc *regs = cfg->esdhc_base;
 125         uint blocks;
 126         char *buffer;
 127         uint databuf;
 128         uint size;
 129         uint timeout;
 130         int wml = esdhc_read32(&regs->wml);
 131
 132         if (data->flags & MMC_DATA_READ) {
 133                 wml &= WML_RD_WML_MASK;
 134                 blocks = data->blocks;
 135                 buffer = data->dest;
 136                 while (blocks) {
 137                         timeout = PIO_TIMEOUT;
 138                         size = data->blocksize;
 139                         while (size &&
 140                                 !(esdhc_read32(&regs->irqstat) & IRQSTAT_TC)) {
 141                                 int i;
 142                                 u32 prsstat;
 143
 144                                 while (!((prsstat = esdhc_read32(&regs->prsstat)) &
 145                                                 PRSSTAT_BREN) && --timeout)
 146                                         /* NOP */;
 147                                 if (!(prsstat & PRSSTAT_BREN)) {
 148                                         printf("%s: Data Read Failed in PIO Mode\n",
 149                                                 __func__);
 150                                         return;
 151                                 }
 152                                 for (i = 0; i < wml && size; i++) {
 153                                         databuf = in_le32(&regs->datport);
 154                                         memcpy(buffer, &databuf, sizeof(databuf));
 155                                         buffer += 4;
 156                                         size -= 4;
 157                                 }
 158                         }
 159                         blocks--;
 160                 }
 161         } else {
 162                 wml = (wml & WML_WR_WML_MASK) >> 16;
 163                 blocks = data->blocks;
 164                 buffer = (char *)data->src; /* cast away 'const' */
 165                 while (blocks) {
 166                         timeout = PIO_TIMEOUT;
 167                         size = data->blocksize;
 168                         while (size &&
 169                                 !(esdhc_read32(&regs->irqstat) & IRQSTAT_TC)) {
 170                                 int i;
 171                                 u32 prsstat;
 172
 173                                 while (!((prsstat = esdhc_read32(&regs->prsstat)) &
 174                                                 PRSSTAT_BWEN) && --timeout)
 175                                         /* NOP */;
 176                                 if (!(prsstat & PRSSTAT_BWEN)) {
 177                                         printf("%s: Data Write Failed in PIO Mode\n",
 178                                                 __func__);
 179                                         return;
 180                                 }
 181                                 for (i = 0; i < wml && size; i++) {
 182                                         memcpy(&databuf, buffer, sizeof(databuf));
 183                                         out_le32(&regs->datport, databuf);
 184                                         buffer += 4;
 185                                         size -= 4;
 186                                 }
 187                         }
 188                         blocks--;
 189                 }
 190         }
 191 }
 192 #endif
 193
 194 static int esdhc_setup_data(struct mmc *mmc, struct mmc_data *data)
 195 {
 196         int timeout;
 197         struct fsl_esdhc_cfg *cfg = mmc->priv;
 198         struct fsl_esdhc *regs = cfg->esdhc_base;
 199 #ifdef CONFIG_LS2085A
 200         dma_addr_t addr;
 201 #endif
 202         uint wml_value;
 203
 204         wml_value = data->blocksize / 4;
 205
 206         if (data->flags & MMC_DATA_READ) {
 207                 if (wml_value > WML_RD_WML_MAX)
 208                         wml_value = WML_RD_WML_MAX_VAL;
 209
 210                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 211 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 212 #ifdef CONFIG_LS2085A
 213                 addr = virt_to_phys((void *)(data->dest));
 214                 if (upper_32_bits(addr))
 215                         printf("Error found for upper 32 bits\n");
 216                 else
 217                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 218 #else
 219                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 220 #endif
 221 #endif
 222         } else {
 223 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 224                 flush_dcache_range((ulong)data->src,
 225                                    (ulong)data->src+data->blocks
 226                                          *data->blocksize);
 227 #endif
 228                 if (wml_value > WML_WR_WML_MAX)
 229                         wml_value = WML_WR_WML_MAX_VAL;
 230                 if ((esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL) == 0) {
 231                         printf("The SD card is locked. Can not write to a locked card.\n");
 232                         return UNUSABLE_ERR;
 233                 }
 234
 235                 flush_dcache_range((unsigned long)data->src,
 236                                 (unsigned long)data->src + data->blocks * data->blocksize);
 237                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 238                                         wml_value << 16);
 239 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 240 #ifdef CONFIG_LS2085A
 241                 addr = virt_to_phys((void *)(data->src));
 242                 if (upper_32_bits(addr))
 243                         printf("Error found for upper 32 bits\n");
 244                 else
 245                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 246 #else
 247                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 248 #endif
 249 #endif
 250         }
 251
 252         esdhc_write32(&regs->blkattr, (data->blocks << 16) | data->blocksize);
 253
 254         /* Calculate the timeout period for data transactions */
 255         /*
 256          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 257          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 258          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 259          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 260          *              = (mmc->clock * 1/4) SD Clock cycles
 261          * As 1) >=  2)
 262          * => (2^(timeout+13)) >= mmc->clock * 1/4
 263          * Taking log2 both the sides
 264          * => timeout + 13 >= log2(mmc->clock/4)
 265          * Rounding up to next power of 2
 266          * => timeout + 13 = log2(mmc->clock/4) + 1
 267          * => timeout + 13 = fls(mmc->clock/4)
 268          */
 269         timeout = fls(mmc->clock/4);
 270         timeout -= 13;
 271
 272         if (timeout > 14)
 273                 timeout = 14;
 274         else if (timeout < 0)
 275                 timeout = 0;
 276
 277 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 278         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 279                 timeout++;
 280 #endif
 281
 282 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 283         timeout = 0xE;
 284 #endif
 285         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 286
 287         return 0;
 288 }
 289
 290 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 291 static void check_and_invalidate_dcache_range
 292         (struct mmc_cmd *cmd,
 293          struct mmc_data *data) {
 294 #ifdef CONFIG_LS2085A
 295         unsigned start = 0;
 296 #else
 297         unsigned start = (unsigned)data->dest ;
 298 #endif
 299         unsigned size = roundup(ARCH_DMA_MINALIGN,
 300                                 data->blocks*data->blocksize);
 301         unsigned end = start+size ;
 302 #ifdef CONFIG_LS2085A
 303         dma_addr_t addr;
 304
 305         addr = virt_to_phys((void *)(data->dest));
 306         if (upper_32_bits(addr))
 307                 printf("Error found for upper 32 bits\n");
 308         else
 309                 start = lower_32_bits(addr);
 310 #endif
 311         invalidate_dcache_range(start, end);
 312 }
 313 #endif
 314
 315 /*
 316  * Sends a command out on the bus.  Takes the mmc pointer,
 317  * a command pointer, and an optional data pointer.
 318  */
 319 static int
 320 esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 321 {
 322         int     err = 0;
 323         uint    xfertyp;
 324         uint    irqstat;
 325         struct fsl_esdhc_cfg *cfg = mmc->priv;
 326         volatile struct fsl_esdhc *regs = cfg->esdhc_base;
 327         unsigned long start;
 328
 329 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 330         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 331                 return 0;
 332 #endif
 333         esdhc_write32(&regs->irqstat, -1);
 334
 335         sync();
 336
 337         start = get_timer_masked();
 338         /* Wait for the bus to be idle */
 339         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 340                 (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB)) {
 341                 if (get_timer(start) > CONFIG_SYS_HZ) {
 342                         printf("%s: Timeout waiting for bus idle\n", __func__);
 343                         return TIMEOUT;
 344                 }
 345         }
 346
 347         start = get_timer_masked();
 348         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA) {
 349                 if (get_timer(start) > CONFIG_SYS_HZ)
 350                         return TIMEOUT;
 351         }
 352
 353         /* Wait at least 8 SD clock cycles before the next command */
 354         /*
 355          * Note: This is way more than 8 cycles, but 1ms seems to
 356          * resolve timing issues with some cards
 357          */
 358         udelay(1000);
 359
 360         /* Set up for a data transfer if we have one */
 361         if (data) {
 362                 err = esdhc_setup_data(mmc, data);
 363                 if (err)
 364                         return err;
 365         }
 366
 367         /* Figure out the transfer arguments */
 368         xfertyp = esdhc_xfertyp(cmd, data);
 369
 370         /* Mask all irqs */
 371         esdhc_write32(&regs->irqsigen, 0);
 372
 373         /* Send the command */
 374         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 375 #if defined(CONFIG_FSL_USDHC)
 376         esdhc_write32(&regs->mixctrl,
 377         (esdhc_read32(&regs->mixctrl) & ~0x7f) | (xfertyp & 0x7F)
 378                         | (mmc->ddr_mode ? XFERTYP_DDREN : 0));
 379         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 380 #else
 381         esdhc_write32(&regs->xfertyp, xfertyp);
 382 #endif
 383
 384         /* Mask all irqs */
 385         esdhc_write32(&regs->irqsigen, 0);
 386
 387         start = get_timer_masked();
 388         /* Wait for the command to complete */
 389         while (!(esdhc_read32(&regs->irqstat) & (IRQSTAT_CC | IRQSTAT_CTOE))) {
 390                 if (get_timer(start) > CONFIG_SYS_HZ) {
 391                         printf("%s: Timeout waiting for cmd completion\n", __func__);
 392                         return TIMEOUT;
 393                 }
 394         }
 395
 396         if (data && (data->flags & MMC_DATA_READ))
 397                 check_and_invalidate_dcache_range(cmd, data);
 398
 399         irqstat = esdhc_read32(&regs->irqstat);
 400
 401         if (irqstat & CMD_ERR) {
 402                 err = COMM_ERR;
 403                 goto out;
 404         }
 405
 406         if (irqstat & IRQSTAT_CTOE) {
 407                 err = TIMEOUT;
 408                 goto out;
 409         }
 410
 411         /* Switch voltage to 1.8V if CMD11 succeeded */
 412         if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V) {
 413                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 414
 415                 printf("Run CMD11 1.8V switch\n");
 416                 /* Sleep for 5 ms - max time for card to switch to 1.8V */
 417                 udelay(5000);
 418         }
 419
 420         /* Workaround for ESDHC errata ENGcm03648 */
 421         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 422                 int timeout = 2500;
 423
 424                 /* Poll on DATA0 line for cmd with busy signal for 250 ms */
 425                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 426                                         PRSSTAT_DAT0)) {
 427                         udelay(100);
 428                         timeout--;
 429                 }
 430
 431                 if (timeout <= 0) {
 432                         printf("Timeout waiting for DAT0 to go high!\n");
 433                         err = TIMEOUT;
 434                         goto out;
 435                 }
 436         }
 437
 438         /* Copy the response to the response buffer */
 439         if (cmd->resp_type & MMC_RSP_136) {
 440                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 441
 442                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 443                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 444                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 445                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 446                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 447                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 448                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 449                 cmd->response[3] = (cmdrsp0 << 8);
 450         } else
 451                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 452
 453         /* Wait until all of the blocks are transferred */
 454         if (data) {
 455 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 456                 esdhc_pio_read_write(mmc, data);
 457 #else
 458                 do {
 459                         irqstat = esdhc_read32(&regs->irqstat);
 460
 461                         if (irqstat & IRQSTAT_DTOE) {
 462                                 err = TIMEOUT;
 463                                 goto out;
 464                         }
 465
 466                         if (irqstat & DATA_ERR) {
 467                                 err = COMM_ERR;
 468                                 goto out;
 469                         }
 470                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 471
 472                 if (data->flags & MMC_DATA_READ)
 473                         check_and_invalidate_dcache_range(cmd, data);
 474 #endif
 475         }
 476
 477 out:
 478         /* Reset CMD and DATA portions on error */
 479         if (err) {
 480                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 481                               SYSCTL_RSTC);
 482                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 483                         ;
 484
 485                 if (data) {
 486                         esdhc_write32(&regs->sysctl,
 487                                       esdhc_read32(&regs->sysctl) |
 488                                       SYSCTL_RSTD);
 489                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 490                                 ;
 491                 }
 492
 493                 /* If this was CMD11, then notify that power cycle is needed */
 494                 if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V)
 495                         printf("CMD11 to switch to 1.8V mode failed, card requires power cycle.\n");
 496         }
 497
 498         esdhc_write32(&regs->irqstat, irqstat);
 499
 500         return err;
 501 }
 502
 503 static void set_sysctl(struct mmc *mmc, uint clock)
 504 {
 505         int div, pre_div;
 506         struct fsl_esdhc_cfg *cfg = mmc->priv;
 507         volatile struct fsl_esdhc *regs = cfg->esdhc_base;
 508         int sdhc_clk = cfg->sdhc_clk;
 509         uint clk;
 510
 511         if (clock < mmc->cfg->f_min)
 512                 clock = mmc->cfg->f_min;
 513
 514         if (sdhc_clk / 16 > clock) {
 515                 for (pre_div = 2; pre_div < 256; pre_div *= 2)
 516                         if ((sdhc_clk / pre_div) <= (clock * 16))
 517                                 break;
 518         } else
 519                 pre_div = 2;
 520
 521         for (div = 1; div <= 16; div++)
 522                 if ((sdhc_clk / (div * pre_div)) <= clock)
 523                         break;
 524
 525         pre_div >>= mmc->ddr_mode ? 2 : 1;
 526         div -= 1;
 527
 528         clk = (pre_div << 8) | (div << 4);
 529
 530         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 531
 532         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 533
 534         udelay(10000);
 535
 536         clk = SYSCTL_PEREN | SYSCTL_CKEN;
 537
 538         esdhc_setbits32(&regs->sysctl, clk);
 539 }
 540
 541 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 542 static void esdhc_clock_control(struct mmc *mmc, bool enable)
 543 {
 544         struct fsl_esdhc_cfg *cfg = mmc->priv;
 545         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 546         u32 value;
 547         u32 time_out;
 548
 549         value = esdhc_read32(&regs->sysctl);
 550
 551         if (enable)
 552                 value |= SYSCTL_CKEN;
 553         else
 554                 value &= ~SYSCTL_CKEN;
 555
 556         esdhc_write32(&regs->sysctl, value);
 557
 558         time_out = 20;
 559         value = PRSSTAT_SDSTB;
 560         while (!(esdhc_read32(&regs->prsstat) & value)) {
 561                 if (time_out == 0) {
 562                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 563                         break;
 564                 }
 565                 time_out--;
 566                 mdelay(1);
 567         }
 568 }
 569 #endif
 570
 571 static void esdhc_set_ios(struct mmc *mmc)
 572 {
 573         struct fsl_esdhc_cfg *cfg = mmc->priv;
 574         struct fsl_esdhc *regs = cfg->esdhc_base;
 575
 576 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 577         /* Select to use peripheral clock */
 578         esdhc_clock_control(mmc, false);
 579         esdhc_setbits32(&regs->scr, ESDHCCTL_PCS);
 580         esdhc_clock_control(mmc, true);
 581 #endif
 582         /* Set the clock speed */
 583         set_sysctl(mmc, mmc->clock);
 584
 585         /* Set the bus width */
 586         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 587
 588         if (mmc->bus_width == 4)
 589                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 590         else if (mmc->bus_width == 8)
 591                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 592
 593 }
 594
 595 static int esdhc_init(struct mmc *mmc)
 596 {
 597         struct fsl_esdhc_cfg *cfg = mmc->priv;
 598         struct fsl_esdhc *regs = cfg->esdhc_base;
 599         int timeout = 1000;
 600
 601         /* Reset the entire host controller */
 602         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 603
 604         /* Wait until the controller is available */
 605         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 606                 udelay(1000);
 607
 608 #ifndef ARCH_MXC
 609         /* Enable cache snooping */
 610         esdhc_write32(&regs->scr, 0x00000040);
 611 #endif
 612
 613         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 614
 615         /* Set the initial clock speed */
 616         mmc_set_clock(mmc, 400000);
 617
 618         /* Disable the BRR and BWR bits in IRQSTAT */
 619         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 620
 621         /* Put the PROCTL reg back to the default */
 622         esdhc_write32(&regs->proctl, PROCTL_INIT);
 623
 624         /* Set timout to the maximum value */
 625         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 626
 627 #ifdef CONFIG_SYS_FSL_ESDHC_FORCE_VSELECT
 628         esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 629 #endif
 630
 631         return 0;
 632 }
 633
 634 static int esdhc_getcd(struct mmc *mmc)
 635 {
 636         struct fsl_esdhc_cfg *cfg = mmc->priv;
 637         struct fsl_esdhc *regs = cfg->esdhc_base;
 638         int timeout = 1000;
 639
 640 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 641         if (CONFIG_ESDHC_DETECT_QUIRK)
 642                 return 1;
 643 #endif
 644         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 645                 udelay(1000);
 646
 647         return timeout > 0;
 648 }
 649
 650 static void esdhc_reset(struct fsl_esdhc *regs)
 651 {
 652         unsigned long timeout = 100; /* wait max 100 ms */
 653
 654         /* reset the controller */
 655         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 656
 657         /* hardware clears the bit when it is done */
 658         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 659                 udelay(1000);
 660         if (!timeout)
 661                 printf("MMC/SD: Reset never completed.\n");
 662 }
 663
 664 static const struct mmc_ops esdhc_ops = {
 665         .send_cmd       = esdhc_send_cmd,
 666         .set_ios        = esdhc_set_ios,
 667         .init           = esdhc_init,
 668         .getcd          = esdhc_getcd,
 669 };
 670
 671 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 672 {
 673         struct fsl_esdhc *regs;
 674         struct mmc *mmc;
 675         u32 caps, voltage_caps;
 676
 677         if (!cfg)
 678                 return -EINVAL;
 679
 680         regs = (struct fsl_esdhc *)cfg->esdhc_base;
 681
 682         /* First reset the eSDHC controller */
 683         esdhc_reset(regs);
 684
 685         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
 686                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
 687
 688         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 689         memset(&cfg->cfg, 0, sizeof(cfg->cfg));
 690
 691         voltage_caps = 0;
 692         caps = esdhc_read32(&regs->hostcapblt);
 693
 694 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 695         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 696                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 697 #endif
 698
 699 /* T4240 host controller capabilities register should have VS33 bit */
 700 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 701         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 702 #endif
 703
 704         if (caps & ESDHC_HOSTCAPBLT_VS18)
 705                 voltage_caps |= MMC_VDD_165_195;
 706         if (caps & ESDHC_HOSTCAPBLT_VS30)
 707                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 708         if (caps & ESDHC_HOSTCAPBLT_VS33)
 709                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 710
 711         cfg->cfg.name = "FSL_SDHC";
 712         cfg->cfg.ops = &esdhc_ops;
 713 #ifdef CONFIG_SYS_SD_VOLTAGE
 714         cfg->cfg.voltages = CONFIG_SYS_SD_VOLTAGE;
 715 #else
 716         cfg->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 717 #endif
 718         if ((cfg->cfg.voltages & voltage_caps) == 0) {
 719                 printf("voltage not supported by controller\n");
 720                 return -EINVAL;
 721         }
 722
 723         cfg->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 724 #ifdef CONFIG_SYS_FSL_ESDHC_HAS_DDR_MODE
 725         cfg->cfg.host_caps |= MMC_MODE_DDR_52MHz;
 726 #endif
 727
 728         if (cfg->max_bus_width > 0) {
 729                 if (cfg->max_bus_width < 8)
 730                         cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 731                 if (cfg->max_bus_width < 4)
 732                         cfg->cfg.host_caps &= ~MMC_MODE_4BIT;
 733         }
 734
 735         if (caps & ESDHC_HOSTCAPBLT_HSS)
 736                 cfg->cfg.host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 737
 738 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 739         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 740                 cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 741 #endif
 742
 743         cfg->cfg.f_min = 400000;
 744         cfg->cfg.f_max = min(cfg->sdhc_clk, (u32)52000000);
 745
 746         cfg->cfg.b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 747
 748         mmc = mmc_create(&cfg->cfg, cfg);
 749         if (mmc == NULL)
 750                 return -1;
 751
 752         return 0;
 753 }
 754
 755 int fsl_esdhc_mmc_init(bd_t *bis)
 756 {
 757         struct fsl_esdhc_cfg *cfg;
 758
 759         cfg = kzalloc(sizeof(struct fsl_esdhc_cfg), GFP_KERNEL);
 760         if (!cfg)
 761                 return -ENOMEM;
 762         cfg->esdhc_base = (void __iomem *)CONFIG_SYS_FSL_ESDHC_ADDR;
 763         cfg->sdhc_clk = gd->arch.sdhc_clk;
 764         return fsl_esdhc_initialize(bis, cfg);
 765 }
 766
 767 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 768 void mmc_adapter_card_type_ident(void)
 769 {
 770         u8 card_id;
 771         u8 value;
 772
 773         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 774         gd->arch.sdhc_adapter = card_id;
 775
 776         switch (card_id) {
 777         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 778                 break;
 779         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 780                 break;
 781         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 782                 value = QIXIS_READ(brdcfg[5]);
 783                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 784                 QIXIS_WRITE(brdcfg[5], value);
 785                 break;
 786         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 787                 break;
 788         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 789                 break;
 790         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 791                 break;
 792         case QIXIS_ESDHC_NO_ADAPTER:
 793                 break;
 794         default:
 795                 break;
 796         }
 797 }
 798 #endif
 799
 800 #ifdef CONFIG_OF_LIBFDT
 801 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 802 {
 803         const char *compat = "fsl,esdhc";
 804
 805 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 806         if (!hwconfig("esdhc")) {
 807                 do_fixup_by_compat(blob, compat, "status", "disabled",
 808                                 8 + 1, 1);
 809                 return;
 810         }
 811 #endif
 812
 813 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 814         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 815                                gd->arch.sdhc_clk, 1);
 816 #else
 817         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 818                                gd->arch.sdhc_clk, 1);
 819 #endif
 820 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 821         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 822                                (u32)(gd->arch.sdhc_adapter), 1);
 823 #endif
 824         do_fixup_by_compat(blob, compat, "status", "okay",
 825                            4 + 1, 1);
 826 }
 827 #endif