]> git.karo-electronics.de Git - karo-tx-uboot.git/blob - drivers/mmc/mxsmmc.c
mmc: mxs: improve timeout loops
[karo-tx-uboot.git] / drivers / mmc / mxsmmc.c
1 /*
2  * Freescale i.MX28 SSP MMC driver
3  *
4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
5  * on behalf of DENX Software Engineering GmbH
6  *
7  * Based on code from LTIB:
8  * (C) Copyright 2008-2010 Freescale Semiconductor, Inc.
9  * Terry Lv
10  *
11  * Copyright 2007, Freescale Semiconductor, Inc
12  * Andy Fleming
13  *
14  * Based vaguely on the pxa mmc code:
15  * (C) Copyright 2003
16  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
17  *
18  * SPDX-License-Identifier:     GPL-2.0+
19  */
20 #include <common.h>
21 #include <malloc.h>
22 #include <mmc.h>
23 #include <asm/errno.h>
24 #include <asm/io.h>
25 #include <asm/arch/clock.h>
26 #include <asm/arch/imx-regs.h>
27 #include <asm/arch/sys_proto.h>
28 #include <asm/imx-common/dma.h>
29 #include <bouncebuf.h>
30
31 struct mxsmmc_priv {
32         int                     id;
33         struct mxs_ssp_regs     *regs;
34         uint32_t                buswidth;
35         int                     (*mmc_is_wp)(int);
36         int                     (*mmc_cd)(int);
37         struct mxs_dma_desc     *desc;
38 };
39
40 #define MXSMMC_MAX_TIMEOUT      10000
41 #define MXSMMC_SMALL_TRANSFER   512
42
43 static int mxsmmc_cd(struct mxsmmc_priv *priv)
44 {
45         struct mxs_ssp_regs *ssp_regs = priv->regs;
46
47         if (priv->mmc_cd)
48                 return priv->mmc_cd(priv->id);
49
50         return !(readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CARD_DETECT);
51 }
52
53 static int mxsmmc_send_cmd_pio(struct mxsmmc_priv *priv, struct mmc_data *data)
54 {
55         struct mxs_ssp_regs *ssp_regs = priv->regs;
56         uint32_t *data_ptr;
57         int timeout = MXSMMC_MAX_TIMEOUT;
58         uint32_t reg;
59         uint32_t data_count = data->blocksize * data->blocks;
60
61         if (data->flags & MMC_DATA_READ) {
62                 data_ptr = (uint32_t *)data->dest;
63                 while (data_count && --timeout) {
64                         reg = readl(&ssp_regs->hw_ssp_status);
65                         if (!(reg & SSP_STATUS_FIFO_EMPTY)) {
66                                 *data_ptr++ = readl(&ssp_regs->hw_ssp_data);
67                                 data_count -= 4;
68                                 timeout = MXSMMC_MAX_TIMEOUT;
69                         } else
70                                 udelay(1000);
71                 }
72         } else {
73                 data_ptr = (uint32_t *)data->src;
74                 timeout *= 100;
75                 while (data_count && --timeout) {
76                         reg = readl(&ssp_regs->hw_ssp_status);
77                         if (!(reg & SSP_STATUS_FIFO_FULL)) {
78                                 writel(*data_ptr++, &ssp_regs->hw_ssp_data);
79                                 data_count -= 4;
80                                 timeout = MXSMMC_MAX_TIMEOUT;
81                         } else
82                                 udelay(1000);
83                 }
84         }
85
86         return timeout ? 0 : COMM_ERR;
87 }
88
89 static int mxsmmc_send_cmd_dma(struct mxsmmc_priv *priv, struct mmc_data *data)
90 {
91         uint32_t data_count = data->blocksize * data->blocks;
92         int dmach;
93         struct mxs_dma_desc *desc = priv->desc;
94         void *addr;
95         unsigned int flags;
96         struct bounce_buffer bbstate;
97
98         memset(desc, 0, sizeof(struct mxs_dma_desc));
99         desc->address = (dma_addr_t)desc;
100
101         if (data->flags & MMC_DATA_READ) {
102                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_WRITE;
103                 addr = data->dest;
104                 flags = GEN_BB_WRITE;
105         } else {
106                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_READ;
107                 addr = (void *)data->src;
108                 flags = GEN_BB_READ;
109         }
110
111         bounce_buffer_start(&bbstate, addr, data_count, flags);
112
113         priv->desc->cmd.address = (dma_addr_t)bbstate.bounce_buffer;
114
115         priv->desc->cmd.data |= MXS_DMA_DESC_IRQ | MXS_DMA_DESC_DEC_SEM |
116                                 (data_count << MXS_DMA_DESC_BYTES_OFFSET);
117
118         dmach = MXS_DMA_CHANNEL_AHB_APBH_SSP0 + priv->id;
119         mxs_dma_desc_append(dmach, priv->desc);
120         if (mxs_dma_go(dmach)) {
121                 bounce_buffer_stop(&bbstate);
122                 return COMM_ERR;
123         }
124
125         bounce_buffer_stop(&bbstate);
126
127         return 0;
128 }
129
130 /*
131  * Sends a command out on the bus.  Takes the mmc pointer,
132  * a command pointer, and an optional data pointer.
133  */
134 static int
135 mxsmmc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
136 {
137         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
138         struct mxs_ssp_regs *ssp_regs = priv->regs;
139         uint32_t reg;
140         int timeout;
141         uint32_t ctrl0;
142         const uint32_t busy_stat = SSP_STATUS_BUSY | SSP_STATUS_DATA_BUSY |
143                 SSP_STATUS_CMD_BUSY;
144         int ret;
145
146         debug("MMC%d: CMD%d\n", mmc->block_dev.dev, cmd->cmdidx);
147
148         /* Check bus busy */
149         timeout = MXSMMC_MAX_TIMEOUT;
150         while ((reg = readl(&ssp_regs->hw_ssp_status)) & busy_stat) {
151                 if (timeout-- <= 0)
152                         break;
153                 udelay(1000);
154         }
155         if (reg & busy_stat && readl(&ssp_regs->hw_ssp_status) & busy_stat) {
156                 printf("MMC%d: Bus busy timeout!\n", mmc->block_dev.dev);
157                 return TIMEOUT;
158         }
159
160         /* See if card is present */
161         if (!mxsmmc_cd(priv)) {
162                 printf("MMC%d: No card detected!\n", mmc->block_dev.dev);
163                 return NO_CARD_ERR;
164         }
165
166         /* Start building CTRL0 contents */
167         ctrl0 = priv->buswidth;
168
169         /* Set up command */
170         if (!(cmd->resp_type & MMC_RSP_CRC))
171                 ctrl0 |= SSP_CTRL0_IGNORE_CRC;
172         if (cmd->resp_type & MMC_RSP_PRESENT)   /* Need to get response */
173                 ctrl0 |= SSP_CTRL0_GET_RESP;
174         if (cmd->resp_type & MMC_RSP_136)       /* It's a 136 bits response */
175                 ctrl0 |= SSP_CTRL0_LONG_RESP;
176
177         if (data && (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER))
178                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_clr);
179         else
180                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_set);
181
182         /* Command index */
183         reg = readl(&ssp_regs->hw_ssp_cmd0);
184         reg &= ~(SSP_CMD0_CMD_MASK | SSP_CMD0_APPEND_8CYC);
185         reg |= cmd->cmdidx << SSP_CMD0_CMD_OFFSET;
186         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
187                 reg |= SSP_CMD0_APPEND_8CYC;
188         writel(reg, &ssp_regs->hw_ssp_cmd0);
189
190         /* Command argument */
191         writel(cmd->cmdarg, &ssp_regs->hw_ssp_cmd1);
192
193         /* Set up data */
194         if (data) {
195                 /* READ or WRITE */
196                 if (data->flags & MMC_DATA_READ) {
197                         ctrl0 |= SSP_CTRL0_READ;
198                 } else if (priv->mmc_is_wp &&
199                         priv->mmc_is_wp(mmc->block_dev.dev)) {
200                         printf("MMC%d: Can not write a locked card!\n",
201                                 mmc->block_dev.dev);
202                         return UNUSABLE_ERR;
203                 }
204
205                 ctrl0 |= SSP_CTRL0_DATA_XFER;
206
207                 reg = data->blocksize * data->blocks;
208 #if defined(CONFIG_MX23)
209                 ctrl0 |= reg & SSP_CTRL0_XFER_COUNT_MASK;
210
211                 clrsetbits_le32(&ssp_regs->hw_ssp_cmd0,
212                         SSP_CMD0_BLOCK_SIZE_MASK | SSP_CMD0_BLOCK_COUNT_MASK,
213                         ((data->blocks - 1) << SSP_CMD0_BLOCK_COUNT_OFFSET) |
214                         ((ffs(data->blocksize) - 1) <<
215                                 SSP_CMD0_BLOCK_SIZE_OFFSET));
216 #elif defined(CONFIG_MX28)
217                 writel(reg, &ssp_regs->hw_ssp_xfer_size);
218
219                 reg = ((data->blocks - 1) <<
220                         SSP_BLOCK_SIZE_BLOCK_COUNT_OFFSET) |
221                         ((ffs(data->blocksize) - 1) <<
222                         SSP_BLOCK_SIZE_BLOCK_SIZE_OFFSET);
223                 writel(reg, &ssp_regs->hw_ssp_block_size);
224 #endif
225         }
226
227         /* Kick off the command */
228         ctrl0 |= SSP_CTRL0_WAIT_FOR_IRQ | SSP_CTRL0_ENABLE | SSP_CTRL0_RUN;
229         writel(ctrl0, &ssp_regs->hw_ssp_ctrl0);
230
231         /* Wait for the command to complete */
232         timeout = MXSMMC_MAX_TIMEOUT;
233         while (--timeout) {
234                 udelay(1000);
235                 reg = readl(&ssp_regs->hw_ssp_status);
236                 if (!(reg & SSP_STATUS_CMD_BUSY))
237                         break;
238         }
239         if ((reg & SSP_STATUS_CMD_BUSY) &&
240                 (readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CMD_BUSY)) {
241                 printf("MMC%d: Command %d busy\n",
242                         mmc->block_dev.dev, cmd->cmdidx);
243                 return TIMEOUT;
244         }
245
246         /* Check command timeout */
247         if (reg & SSP_STATUS_RESP_TIMEOUT) {
248                 printf("MMC%d: Command %d timeout (status 0x%08x)\n",
249                         mmc->block_dev.dev, cmd->cmdidx, reg);
250                 return TIMEOUT;
251         }
252
253         /* Check command errors */
254         if (reg & (SSP_STATUS_RESP_CRC_ERR | SSP_STATUS_RESP_ERR)) {
255                 printf("MMC%d: Command %d error (status 0x%08x)!\n",
256                         mmc->block_dev.dev, cmd->cmdidx, reg);
257                 return COMM_ERR;
258         }
259
260         /* Copy response to response buffer */
261         if (cmd->resp_type & MMC_RSP_136) {
262                 cmd->response[3] = readl(&ssp_regs->hw_ssp_sdresp0);
263                 cmd->response[2] = readl(&ssp_regs->hw_ssp_sdresp1);
264                 cmd->response[1] = readl(&ssp_regs->hw_ssp_sdresp2);
265                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp3);
266         } else
267                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp0);
268
269         /* Return if no data to process */
270         if (!data)
271                 return 0;
272
273         if (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER) {
274                 ret = mxsmmc_send_cmd_pio(priv, data);
275                 if (ret) {
276                         printf("MMC%d: Data timeout with command %d (status 0x%08x)!\n",
277                                 mmc->block_dev.dev, cmd->cmdidx, reg);
278                         return ret;
279                 }
280         } else {
281                 ret = mxsmmc_send_cmd_dma(priv, data);
282                 if (ret) {
283                         printf("MMC%d: DMA transfer failed\n",
284                                 mmc->block_dev.dev);
285                         return ret;
286                 }
287         }
288
289         /* Check data errors */
290         reg = readl(&ssp_regs->hw_ssp_status);
291         if (reg &
292                 (SSP_STATUS_TIMEOUT | SSP_STATUS_DATA_CRC_ERR |
293                 SSP_STATUS_FIFO_OVRFLW | SSP_STATUS_FIFO_UNDRFLW)) {
294                 printf("MMC%d: Data error with command %d (status 0x%08x)!\n",
295                         mmc->block_dev.dev, cmd->cmdidx, reg);
296                 return COMM_ERR;
297         }
298
299         return 0;
300 }
301
302 static void mxsmmc_set_ios(struct mmc *mmc)
303 {
304         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
305         struct mxs_ssp_regs *ssp_regs = priv->regs;
306
307         /* Set the clock speed */
308         if (mmc->clock)
309                 mxs_set_ssp_busclock(priv->id, mmc->clock / 1000);
310
311         switch (mmc->bus_width) {
312         case 1:
313                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_ONE_BIT;
314                 break;
315         case 4:
316                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_FOUR_BIT;
317                 break;
318         case 8:
319                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_EIGHT_BIT;
320                 break;
321         }
322
323         /* Set the bus width */
324         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl0,
325                         SSP_CTRL0_BUS_WIDTH_MASK, priv->buswidth);
326
327         debug("MMC%d: Set %d bits bus width\n",
328                 mmc->block_dev.dev, mmc->bus_width);
329 }
330
331 static int mxsmmc_init(struct mmc *mmc)
332 {
333         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
334         struct mxs_ssp_regs *ssp_regs = priv->regs;
335
336         /* Reset SSP */
337         mxs_reset_block(&ssp_regs->hw_ssp_ctrl0_reg);
338
339         /* Reconfigure the SSP block for MMC operation */
340         writel(SSP_CTRL1_SSP_MODE_SD_MMC |
341                 SSP_CTRL1_WORD_LENGTH_EIGHT_BITS |
342                 SSP_CTRL1_DMA_ENABLE |
343                 SSP_CTRL1_POLARITY |
344                 SSP_CTRL1_RECV_TIMEOUT_IRQ_EN |
345                 SSP_CTRL1_DATA_CRC_IRQ_EN |
346                 SSP_CTRL1_DATA_TIMEOUT_IRQ_EN |
347                 SSP_CTRL1_RESP_TIMEOUT_IRQ_EN |
348                 SSP_CTRL1_RESP_ERR_IRQ_EN,
349                 &ssp_regs->hw_ssp_ctrl1_set);
350
351         /* Set initial bit clock 400 KHz */
352         mxs_set_ssp_busclock(priv->id, 400);
353
354         /* Send initial 74 clock cycles (185 us @ 400 KHz)*/
355         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_set);
356         udelay(200);
357         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_clr);
358
359         return 0;
360 }
361
362 int mxsmmc_initialize(bd_t *bis, int id, int (*wp)(int), int (*cd)(int))
363 {
364         struct mmc *mmc = NULL;
365         struct mxsmmc_priv *priv = NULL;
366         int ret;
367         const unsigned int mxsmmc_clk_id = mxs_ssp_clock_by_bus(id);
368
369         if (!mxs_ssp_bus_id_valid(id))
370                 return -ENODEV;
371
372         mmc = calloc(sizeof(struct mmc), 1);
373         if (!mmc)
374                 return -ENOMEM;
375
376         priv = calloc(sizeof(struct mxsmmc_priv), 1);
377         if (!priv) {
378                 free(mmc);
379                 return -ENOMEM;
380         }
381
382         priv->desc = mxs_dma_desc_alloc();
383         if (!priv->desc) {
384                 free(priv);
385                 free(mmc);
386                 return -ENOMEM;
387         }
388
389         ret = mxs_dma_init_channel(MXS_DMA_CHANNEL_AHB_APBH_SSP0 + id);
390         if (ret)
391                 return ret;
392
393         priv->mmc_is_wp = wp;
394         priv->mmc_cd = cd;
395         priv->id = id;
396         priv->regs = mxs_ssp_regs_by_bus(id);
397
398         sprintf(mmc->name, "MXS MMC");
399         mmc->send_cmd = mxsmmc_send_cmd;
400         mmc->set_ios = mxsmmc_set_ios;
401         mmc->init = mxsmmc_init;
402         mmc->getcd = NULL;
403         mmc->getwp = NULL;
404         mmc->priv = priv;
405
406         mmc->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
407
408         mmc->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT |
409                          MMC_MODE_HS_52MHz | MMC_MODE_HS;
410
411         /*
412          * SSPCLK = 480 * 18 / 29 / 1 = 297.731 MHz
413          * SSP bit rate = SSPCLK / (CLOCK_DIVIDE * (1 + CLOCK_RATE)),
414          * CLOCK_DIVIDE has to be an even value from 2 to 254, and
415          * CLOCK_RATE could be any integer from 0 to 255.
416          */
417         mmc->f_min = 400000;
418         mmc->f_max = mxc_get_clock(MXC_SSP0_CLK + mxsmmc_clk_id) * 1000 / 2;
419         mmc->b_max = 0x20;
420
421         mmc_register(mmc);
422         return 0;
423 }