drivers/net/bnx2x/bnx2x_main.c

   1 /* bnx2x_main.c: Broadcom Everest network driver.
   2  *
   3  * Copyright (c) 2007-2011 Broadcom Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation.
   8  *
   9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
  10  * Written by: Eliezer Tamir
  11  * Based on code from Michael Chan's bnx2 driver
  12  * UDP CSUM errata workaround by Arik Gendelman
  13  * Slowpath and fastpath rework by Vladislav Zolotarov
  14  * Statistics and Link management by Yitchak Gertner
  15  *
  16  */
  17
  18 #include <linux/module.h>
  19 #include <linux/moduleparam.h>
  20 #include <linux/kernel.h>
  21 #include <linux/device.h>  /* for dev_info() */
  22 #include <linux/timer.h>
  23 #include <linux/errno.h>
  24 #include <linux/ioport.h>
  25 #include <linux/slab.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/pci.h>
  28 #include <linux/init.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/skbuff.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/bitops.h>
  34 #include <linux/irq.h>
  35 #include <linux/delay.h>
  36 #include <asm/byteorder.h>
  37 #include <linux/time.h>
  38 #include <linux/ethtool.h>
  39 #include <linux/mii.h>
  40 #include <linux/if_vlan.h>
  41 #include <net/ip.h>
  42 #include <net/ipv6.h>
  43 #include <net/tcp.h>
  44 #include <net/checksum.h>
  45 #include <net/ip6_checksum.h>
  46 #include <linux/workqueue.h>
  47 #include <linux/crc32.h>
  48 #include <linux/crc32c.h>
  49 #include <linux/prefetch.h>
  50 #include <linux/zlib.h>
  51 #include <linux/io.h>
  52 #include <linux/stringify.h>
  53 #include <linux/vmalloc.h>
  54
  55 #include "bnx2x.h"
  56 #include "bnx2x_init.h"
  57 #include "bnx2x_init_ops.h"
  58 #include "bnx2x_cmn.h"
  59 #include "bnx2x_dcb.h"
  60 #include "bnx2x_sp.h"
  61
  62 #include <linux/firmware.h>
  63 #include "bnx2x_fw_file_hdr.h"
  64 /* FW files */
  65 #define FW_FILE_VERSION                                 \
  66         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
  67         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
  68         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
  69         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
  70 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
  71 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
  72 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
  73
  74 /* Time in jiffies before concluding the transmitter is hung */
  75 #define TX_TIMEOUT              (5*HZ)
  76
  77 static char version[] __devinitdata =
  78         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
  79         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
  80
  81 MODULE_AUTHOR("Eliezer Tamir");
  82 MODULE_DESCRIPTION("Broadcom NetXtreme II "
  83                    "BCM57710/57711/57711E/"
  84                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
  85                    "57840/57840_MF Driver");
  86 MODULE_LICENSE("GPL");
  87 MODULE_VERSION(DRV_MODULE_VERSION);
  88 MODULE_FIRMWARE(FW_FILE_NAME_E1);
  89 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
  90 MODULE_FIRMWARE(FW_FILE_NAME_E2);
  91
  92 static int multi_mode = 1;
  93 module_param(multi_mode, int, 0);
  94 MODULE_PARM_DESC(multi_mode, " Multi queue mode "
  95                              "(0 Disable; 1 Enable (default))");
  96
  97 int num_queues;
  98 module_param(num_queues, int, 0);
  99 MODULE_PARM_DESC(num_queues, " Number of queues for multi_mode=1"
 100                                 " (default is as a number of CPUs)");
 101
 102 static int disable_tpa;
 103 module_param(disable_tpa, int, 0);
 104 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
 105
 106 #define INT_MODE_INTx                   1
 107 #define INT_MODE_MSI                    2
 108 static int int_mode;
 109 module_param(int_mode, int, 0);
 110 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
 111                                 "(1 INT#x; 2 MSI)");
 112
 113 static int dropless_fc;
 114 module_param(dropless_fc, int, 0);
 115 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
 116
 117 static int poll;
 118 module_param(poll, int, 0);
 119 MODULE_PARM_DESC(poll, " Use polling (for debug)");
 120
 121 static int mrrs = -1;
 122 module_param(mrrs, int, 0);
 123 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
 124
 125 static int debug;
 126 module_param(debug, int, 0);
 127 MODULE_PARM_DESC(debug, " Default debug msglevel");
 128
 129
 130
 131 struct workqueue_struct *bnx2x_wq;
 132
 133 enum bnx2x_board_type {
 134         BCM57710 = 0,
 135         BCM57711,
 136         BCM57711E,
 137         BCM57712,
 138         BCM57712_MF,
 139         BCM57800,
 140         BCM57800_MF,
 141         BCM57810,
 142         BCM57810_MF,
 143         BCM57840,
 144         BCM57840_MF
 145 };
 146
 147 /* indexed by board_type, above */
 148 static struct {
 149         char *name;
 150 } board_info[] __devinitdata = {
 151         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
 152         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
 153         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
 154         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
 155         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
 156         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
 157         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
 158         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
 159         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
 160         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
 161         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit "
 162                                                 "Ethernet Multi Function"}
 163 };
 164
 165 #ifndef PCI_DEVICE_ID_NX2_57710
 166 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
 167 #endif
 168 #ifndef PCI_DEVICE_ID_NX2_57711
 169 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
 170 #endif
 171 #ifndef PCI_DEVICE_ID_NX2_57711E
 172 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
 173 #endif
 174 #ifndef PCI_DEVICE_ID_NX2_57712
 175 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
 176 #endif
 177 #ifndef PCI_DEVICE_ID_NX2_57712_MF
 178 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
 179 #endif
 180 #ifndef PCI_DEVICE_ID_NX2_57800
 181 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
 182 #endif
 183 #ifndef PCI_DEVICE_ID_NX2_57800_MF
 184 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
 185 #endif
 186 #ifndef PCI_DEVICE_ID_NX2_57810
 187 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
 188 #endif
 189 #ifndef PCI_DEVICE_ID_NX2_57810_MF
 190 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
 191 #endif
 192 #ifndef PCI_DEVICE_ID_NX2_57840
 193 #define PCI_DEVICE_ID_NX2_57840         CHIP_NUM_57840
 194 #endif
 195 #ifndef PCI_DEVICE_ID_NX2_57840_MF
 196 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
 197 #endif
 198 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
 199         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
 200         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
 201         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
 202         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
 203         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
 204         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
 205         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
 206         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
 207         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
 208         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840), BCM57840 },
 209         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
 210         { 0 }
 211 };
 212
 213 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
 214
 215 /****************************************************************************
 216 * General service functions
 217 ****************************************************************************/
 218
 219 static inline void __storm_memset_dma_mapping(struct bnx2x *bp,
 220                                        u32 addr, dma_addr_t mapping)
 221 {
 222         REG_WR(bp,  addr, U64_LO(mapping));
 223         REG_WR(bp,  addr + 4, U64_HI(mapping));
 224 }
 225
 226 static inline void storm_memset_spq_addr(struct bnx2x *bp,
 227                                          dma_addr_t mapping, u16 abs_fid)
 228 {
 229         u32 addr = XSEM_REG_FAST_MEMORY +
 230                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
 231
 232         __storm_memset_dma_mapping(bp, addr, mapping);
 233 }
 234
 235 static inline void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
 236                                          u16 pf_id)
 237 {
 238         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
 239                 pf_id);
 240         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
 241                 pf_id);
 242         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
 243                 pf_id);
 244         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
 245                 pf_id);
 246 }
 247
 248 static inline void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
 249                                         u8 enable)
 250 {
 251         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
 252                 enable);
 253         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
 254                 enable);
 255         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
 256                 enable);
 257         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
 258                 enable);
 259 }
 260
 261 static inline void storm_memset_eq_data(struct bnx2x *bp,
 262                                 struct event_ring_data *eq_data,
 263                                 u16 pfid)
 264 {
 265         size_t size = sizeof(struct event_ring_data);
 266
 267         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
 268
 269         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
 270 }
 271
 272 static inline void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
 273                                         u16 pfid)
 274 {
 275         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
 276         REG_WR16(bp, addr, eq_prod);
 277 }
 278
 279 /* used only at init
 280  * locking is done by mcp
 281  */
 282 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
 283 {
 284         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
 285         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
 286         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
 287                                PCICFG_VENDOR_ID_OFFSET);
 288 }
 289
 290 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
 291 {
 292         u32 val;
 293
 294         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
 295         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
 296         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
 297                                PCICFG_VENDOR_ID_OFFSET);
 298
 299         return val;
 300 }
 301
 302 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
 303 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
 304 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
 305 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
 306 #define DMAE_DP_DST_NONE        "dst_addr [none]"
 307
 308 static void bnx2x_dp_dmae(struct bnx2x *bp, struct dmae_command *dmae,
 309                           int msglvl)
 310 {
 311         u32 src_type = dmae->opcode & DMAE_COMMAND_SRC;
 312
 313         switch (dmae->opcode & DMAE_COMMAND_DST) {
 314         case DMAE_CMD_DST_PCI:
 315                 if (src_type == DMAE_CMD_SRC_PCI)
 316                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 317                            "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
 318                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 319                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 320                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
 321                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 322                            dmae->comp_val);
 323                 else
 324                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 325                            "src [%08x], len [%d*4], dst [%x:%08x]\n"
 326                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 327                            dmae->opcode, dmae->src_addr_lo >> 2,
 328                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
 329                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 330                            dmae->comp_val);
 331                 break;
 332         case DMAE_CMD_DST_GRC:
 333                 if (src_type == DMAE_CMD_SRC_PCI)
 334                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 335                            "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
 336                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 337                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 338                            dmae->len, dmae->dst_addr_lo >> 2,
 339                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 340                            dmae->comp_val);
 341                 else
 342                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 343                            "src [%08x], len [%d*4], dst [%08x]\n"
 344                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
 345                            dmae->opcode, dmae->src_addr_lo >> 2,
 346                            dmae->len, dmae->dst_addr_lo >> 2,
 347                            dmae->comp_addr_hi, dmae->comp_addr_lo,
 348                            dmae->comp_val);
 349                 break;
 350         default:
 351                 if (src_type == DMAE_CMD_SRC_PCI)
 352                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 353                            DP_LEVEL "src_addr [%x:%08x]  len [%d * 4]  "
 354                                     "dst_addr [none]\n"
 355                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
 356                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
 357                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
 358                            dmae->comp_val);
 359                 else
 360                         DP(msglvl, "DMAE: opcode 0x%08x\n"
 361                            DP_LEVEL "src_addr [%08x]  len [%d * 4]  "
 362                                     "dst_addr [none]\n"
 363                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
 364                            dmae->opcode, dmae->src_addr_lo >> 2,
 365                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
 366                            dmae->comp_val);
 367                 break;
 368         }
 369
 370 }
 371
 372 /* copy command into DMAE command memory and set DMAE command go */
 373 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
 374 {
 375         u32 cmd_offset;
 376         int i;
 377
 378         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
 379         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
 380                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
 381
 382                 DP(BNX2X_MSG_OFF, "DMAE cmd[%d].%d (0x%08x) : 0x%08x\n",
 383                    idx, i, cmd_offset + i*4, *(((u32 *)dmae) + i));
 384         }
 385         REG_WR(bp, dmae_reg_go_c[idx], 1);
 386 }
 387
 388 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
 389 {
 390         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
 391                            DMAE_CMD_C_ENABLE);
 392 }
 393
 394 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
 395 {
 396         return opcode & ~DMAE_CMD_SRC_RESET;
 397 }
 398
 399 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
 400                              bool with_comp, u8 comp_type)
 401 {
 402         u32 opcode = 0;
 403
 404         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
 405                    (dst_type << DMAE_COMMAND_DST_SHIFT));
 406
 407         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
 408
 409         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
 410         opcode |= ((BP_E1HVN(bp) << DMAE_CMD_E1HVN_SHIFT) |
 411                    (BP_E1HVN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
 412         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
 413
 414 #ifdef __BIG_ENDIAN
 415         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
 416 #else
 417         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
 418 #endif
 419         if (with_comp)
 420                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
 421         return opcode;
 422 }
 423
 424 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
 425                                       struct dmae_command *dmae,
 426                                       u8 src_type, u8 dst_type)
 427 {
 428         memset(dmae, 0, sizeof(struct dmae_command));
 429
 430         /* set the opcode */
 431         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
 432                                          true, DMAE_COMP_PCI);
 433
 434         /* fill in the completion parameters */
 435         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
 436         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
 437         dmae->comp_val = DMAE_COMP_VAL;
 438 }
 439
 440 /* issue a dmae command over the init-channel and wailt for completion */
 441 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
 442                                       struct dmae_command *dmae)
 443 {
 444         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
 445         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
 446         int rc = 0;
 447
 448         DP(BNX2X_MSG_OFF, "data before [0x%08x 0x%08x 0x%08x 0x%08x]\n",
 449            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
 450            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
 451
 452         /*
 453          * Lock the dmae channel. Disable BHs to prevent a dead-lock
 454          * as long as this code is called both from syscall context and
 455          * from ndo_set_rx_mode() flow that may be called from BH.
 456          */
 457         spin_lock_bh(&bp->dmae_lock);
 458
 459         /* reset completion */
 460         *wb_comp = 0;
 461
 462         /* post the command on the channel used for initializations */
 463         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
 464
 465         /* wait for completion */
 466         udelay(5);
 467         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
 468                 DP(BNX2X_MSG_OFF, "wb_comp 0x%08x\n", *wb_comp);
 469
 470                 if (!cnt) {
 471                         BNX2X_ERR("DMAE timeout!\n");
 472                         rc = DMAE_TIMEOUT;
 473                         goto unlock;
 474                 }
 475                 cnt--;
 476                 udelay(50);
 477         }
 478         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
 479                 BNX2X_ERR("DMAE PCI error!\n");
 480                 rc = DMAE_PCI_ERROR;
 481         }
 482
 483         DP(BNX2X_MSG_OFF, "data after [0x%08x 0x%08x 0x%08x 0x%08x]\n",
 484            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
 485            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
 486
 487 unlock:
 488         spin_unlock_bh(&bp->dmae_lock);
 489         return rc;
 490 }
 491
 492 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
 493                       u32 len32)
 494 {
 495         struct dmae_command dmae;
 496
 497         if (!bp->dmae_ready) {
 498                 u32 *data = bnx2x_sp(bp, wb_data[0]);
 499
 500                 DP(BNX2X_MSG_OFF, "DMAE is not ready (dst_addr %08x  len32 %d)"
 501                    "  using indirect\n", dst_addr, len32);
 502                 bnx2x_init_ind_wr(bp, dst_addr, data, len32);
 503                 return;
 504         }
 505
 506         /* set opcode and fixed command fields */
 507         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
 508
 509         /* fill in addresses and len */
 510         dmae.src_addr_lo = U64_LO(dma_addr);
 511         dmae.src_addr_hi = U64_HI(dma_addr);
 512         dmae.dst_addr_lo = dst_addr >> 2;
 513         dmae.dst_addr_hi = 0;
 514         dmae.len = len32;
 515
 516         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
 517
 518         /* issue the command and wait for completion */
 519         bnx2x_issue_dmae_with_comp(bp, &dmae);
 520 }
 521
 522 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
 523 {
 524         struct dmae_command dmae;
 525
 526         if (!bp->dmae_ready) {
 527                 u32 *data = bnx2x_sp(bp, wb_data[0]);
 528                 int i;
 529
 530                 DP(BNX2X_MSG_OFF, "DMAE is not ready (src_addr %08x  len32 %d)"
 531                    "  using indirect\n", src_addr, len32);
 532                 for (i = 0; i < len32; i++)
 533                         data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
 534                 return;
 535         }
 536
 537         /* set opcode and fixed command fields */
 538         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
 539
 540         /* fill in addresses and len */
 541         dmae.src_addr_lo = src_addr >> 2;
 542         dmae.src_addr_hi = 0;
 543         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
 544         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
 545         dmae.len = len32;
 546
 547         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
 548
 549         /* issue the command and wait for completion */
 550         bnx2x_issue_dmae_with_comp(bp, &dmae);
 551 }
 552
 553 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
 554                                       u32 addr, u32 len)
 555 {
 556         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
 557         int offset = 0;
 558
 559         while (len > dmae_wr_max) {
 560                 bnx2x_write_dmae(bp, phys_addr + offset,
 561                                  addr + offset, dmae_wr_max);
 562                 offset += dmae_wr_max * 4;
 563                 len -= dmae_wr_max;
 564         }
 565
 566         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
 567 }
 568
 569 /* used only for slowpath so not inlined */
 570 static void bnx2x_wb_wr(struct bnx2x *bp, int reg, u32 val_hi, u32 val_lo)
 571 {
 572         u32 wb_write[2];
 573
 574         wb_write[0] = val_hi;
 575         wb_write[1] = val_lo;
 576         REG_WR_DMAE(bp, reg, wb_write, 2);
 577 }
 578
 579 #ifdef USE_WB_RD
 580 static u64 bnx2x_wb_rd(struct bnx2x *bp, int reg)
 581 {
 582         u32 wb_data[2];
 583
 584         REG_RD_DMAE(bp, reg, wb_data, 2);
 585
 586         return HILO_U64(wb_data[0], wb_data[1]);
 587 }
 588 #endif
 589
 590 static int bnx2x_mc_assert(struct bnx2x *bp)
 591 {
 592         char last_idx;
 593         int i, rc = 0;
 594         u32 row0, row1, row2, row3;
 595
 596         /* XSTORM */
 597         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
 598                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
 599         if (last_idx)
 600                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 601
 602         /* print the asserts */
 603         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 604
 605                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 606                               XSTORM_ASSERT_LIST_OFFSET(i));
 607                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 608                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
 609                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 610                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
 611                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
 612                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
 613
 614                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 615                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 616                                   " 0x%08x 0x%08x 0x%08x\n",
 617                                   i, row3, row2, row1, row0);
 618                         rc++;
 619                 } else {
 620                         break;
 621                 }
 622         }
 623
 624         /* TSTORM */
 625         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
 626                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
 627         if (last_idx)
 628                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 629
 630         /* print the asserts */
 631         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 632
 633                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 634                               TSTORM_ASSERT_LIST_OFFSET(i));
 635                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 636                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
 637                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 638                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
 639                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
 640                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
 641
 642                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 643                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 644                                   " 0x%08x 0x%08x 0x%08x\n",
 645                                   i, row3, row2, row1, row0);
 646                         rc++;
 647                 } else {
 648                         break;
 649                 }
 650         }
 651
 652         /* CSTORM */
 653         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
 654                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
 655         if (last_idx)
 656                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 657
 658         /* print the asserts */
 659         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 660
 661                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 662                               CSTORM_ASSERT_LIST_OFFSET(i));
 663                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 664                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
 665                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 666                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
 667                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
 668                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
 669
 670                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 671                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x"
 672                                   " 0x%08x 0x%08x 0x%08x\n",
 673                                   i, row3, row2, row1, row0);
 674                         rc++;
 675                 } else {
 676                         break;
 677                 }
 678         }
 679
 680         /* USTORM */
 681         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
 682                            USTORM_ASSERT_LIST_INDEX_OFFSET);
 683         if (last_idx)
 684                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
 685
 686         /* print the asserts */
 687         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
 688
 689                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
 690                               USTORM_ASSERT_LIST_OFFSET(i));
 691                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
 692                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
 693                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
 694                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
 695                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
 696                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
 697
 698                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
 699                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x"
 700                                   " 0x%08x 0x%08x 0x%08x\n",
 701                                   i, row3, row2, row1, row0);
 702                         rc++;
 703                 } else {
 704                         break;
 705                 }
 706         }
 707
 708         return rc;
 709 }
 710
 711 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
 712 {
 713         u32 addr, val;
 714         u32 mark, offset;
 715         __be32 data[9];
 716         int word;
 717         u32 trace_shmem_base;
 718         if (BP_NOMCP(bp)) {
 719                 BNX2X_ERR("NO MCP - can not dump\n");
 720                 return;
 721         }
 722         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
 723                 (bp->common.bc_ver & 0xff0000) >> 16,
 724                 (bp->common.bc_ver & 0xff00) >> 8,
 725                 (bp->common.bc_ver & 0xff));
 726
 727         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
 728         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
 729                 printk("%s" "MCP PC at 0x%x\n", lvl, val);
 730
 731         if (BP_PATH(bp) == 0)
 732                 trace_shmem_base = bp->common.shmem_base;
 733         else
 734                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
 735         addr = trace_shmem_base - 0x0800 + 4;
 736         mark = REG_RD(bp, addr);
 737         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
 738                         + ((mark + 0x3) & ~0x3) - 0x08000000;
 739         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
 740
 741         printk("%s", lvl);
 742         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
 743                 for (word = 0; word < 8; word++)
 744                         data[word] = htonl(REG_RD(bp, offset + 4*word));
 745                 data[8] = 0x0;
 746                 pr_cont("%s", (char *)data);
 747         }
 748         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
 749                 for (word = 0; word < 8; word++)
 750                         data[word] = htonl(REG_RD(bp, offset + 4*word));
 751                 data[8] = 0x0;
 752                 pr_cont("%s", (char *)data);
 753         }
 754         printk("%s" "end of fw dump\n", lvl);
 755 }
 756
 757 static inline void bnx2x_fw_dump(struct bnx2x *bp)
 758 {
 759         bnx2x_fw_dump_lvl(bp, KERN_ERR);
 760 }
 761
 762 void bnx2x_panic_dump(struct bnx2x *bp)
 763 {
 764         int i;
 765         u16 j;
 766         struct hc_sp_status_block_data sp_sb_data;
 767         int func = BP_FUNC(bp);
 768 #ifdef BNX2X_STOP_ON_ERROR
 769         u16 start = 0, end = 0;
 770         u8 cos;
 771 #endif
 772
 773         bp->stats_state = STATS_STATE_DISABLED;
 774         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
 775
 776         BNX2X_ERR("begin crash dump -----------------\n");
 777
 778         /* Indices */
 779         /* Common */
 780         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)"
 781                   "  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
 782                   bp->def_idx, bp->def_att_idx, bp->attn_state,
 783                   bp->spq_prod_idx, bp->stats_counter);
 784         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
 785                   bp->def_status_blk->atten_status_block.attn_bits,
 786                   bp->def_status_blk->atten_status_block.attn_bits_ack,
 787                   bp->def_status_blk->atten_status_block.status_block_id,
 788                   bp->def_status_blk->atten_status_block.attn_bits_index);
 789         BNX2X_ERR("     def (");
 790         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
 791                 pr_cont("0x%x%s",
 792                        bp->def_status_blk->sp_sb.index_values[i],
 793                        (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
 794
 795         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
 796                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
 797                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
 798                         i*sizeof(u32));
 799
 800         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) "
 801                          "pf_id(0x%x)  vnic_id(0x%x)  "
 802                          "vf_id(0x%x)  vf_valid (0x%x) "
 803                          "state(0x%x)\n",
 804                sp_sb_data.igu_sb_id,
 805                sp_sb_data.igu_seg_id,
 806                sp_sb_data.p_func.pf_id,
 807                sp_sb_data.p_func.vnic_id,
 808                sp_sb_data.p_func.vf_id,
 809                sp_sb_data.p_func.vf_valid,
 810                sp_sb_data.state);
 811
 812
 813         for_each_eth_queue(bp, i) {
 814                 struct bnx2x_fastpath *fp = &bp->fp[i];
 815                 int loop;
 816                 struct hc_status_block_data_e2 sb_data_e2;
 817                 struct hc_status_block_data_e1x sb_data_e1x;
 818                 struct hc_status_block_sm  *hc_sm_p =
 819                         CHIP_IS_E1x(bp) ?
 820                         sb_data_e1x.common.state_machine :
 821                         sb_data_e2.common.state_machine;
 822                 struct hc_index_data *hc_index_p =
 823                         CHIP_IS_E1x(bp) ?
 824                         sb_data_e1x.index_data :
 825                         sb_data_e2.index_data;
 826                 u8 data_size, cos;
 827                 u32 *sb_data_p;
 828                 struct bnx2x_fp_txdata txdata;
 829
 830                 /* Rx */
 831                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)"
 832                           "  rx_comp_prod(0x%x)"
 833                           "  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
 834                           i, fp->rx_bd_prod, fp->rx_bd_cons,
 835                           fp->rx_comp_prod,
 836                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
 837                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)"
 838                           "  fp_hc_idx(0x%x)\n",
 839                           fp->rx_sge_prod, fp->last_max_sge,
 840                           le16_to_cpu(fp->fp_hc_idx));
 841
 842                 /* Tx */
 843                 for_each_cos_in_tx_queue(fp, cos)
 844                 {
 845                         txdata = fp->txdata[cos];
 846                         BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)"
 847                                   "  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)"
 848                                   "  *tx_cons_sb(0x%x)\n",
 849                                   i, txdata.tx_pkt_prod,
 850                                   txdata.tx_pkt_cons, txdata.tx_bd_prod,
 851                                   txdata.tx_bd_cons,
 852                                   le16_to_cpu(*txdata.tx_cons_sb));
 853                 }
 854
 855                 loop = CHIP_IS_E1x(bp) ?
 856                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
 857
 858                 /* host sb data */
 859
 860 #ifdef BCM_CNIC
 861                 if (IS_FCOE_FP(fp))
 862                         continue;
 863 #endif
 864                 BNX2X_ERR("     run indexes (");
 865                 for (j = 0; j < HC_SB_MAX_SM; j++)
 866                         pr_cont("0x%x%s",
 867                                fp->sb_running_index[j],
 868                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
 869
 870                 BNX2X_ERR("     indexes (");
 871                 for (j = 0; j < loop; j++)
 872                         pr_cont("0x%x%s",
 873                                fp->sb_index_values[j],
 874                                (j == loop - 1) ? ")" : " ");
 875                 /* fw sb data */
 876                 data_size = CHIP_IS_E1x(bp) ?
 877                         sizeof(struct hc_status_block_data_e1x) :
 878                         sizeof(struct hc_status_block_data_e2);
 879                 data_size /= sizeof(u32);
 880                 sb_data_p = CHIP_IS_E1x(bp) ?
 881                         (u32 *)&sb_data_e1x :
 882                         (u32 *)&sb_data_e2;
 883                 /* copy sb data in here */
 884                 for (j = 0; j < data_size; j++)
 885                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
 886                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
 887                                 j * sizeof(u32));
 888
 889                 if (!CHIP_IS_E1x(bp)) {
 890                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
 891                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
 892                                 "state(0x%x)\n",
 893                                 sb_data_e2.common.p_func.pf_id,
 894                                 sb_data_e2.common.p_func.vf_id,
 895                                 sb_data_e2.common.p_func.vf_valid,
 896                                 sb_data_e2.common.p_func.vnic_id,
 897                                 sb_data_e2.common.same_igu_sb_1b,
 898                                 sb_data_e2.common.state);
 899                 } else {
 900                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
 901                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
 902                                 "state(0x%x)\n",
 903                                 sb_data_e1x.common.p_func.pf_id,
 904                                 sb_data_e1x.common.p_func.vf_id,
 905                                 sb_data_e1x.common.p_func.vf_valid,
 906                                 sb_data_e1x.common.p_func.vnic_id,
 907                                 sb_data_e1x.common.same_igu_sb_1b,
 908                                 sb_data_e1x.common.state);
 909                 }
 910
 911                 /* SB_SMs data */
 912                 for (j = 0; j < HC_SB_MAX_SM; j++) {
 913                         pr_cont("SM[%d] __flags (0x%x) "
 914                                "igu_sb_id (0x%x)  igu_seg_id(0x%x) "
 915                                "time_to_expire (0x%x) "
 916                                "timer_value(0x%x)\n", j,
 917                                hc_sm_p[j].__flags,
 918                                hc_sm_p[j].igu_sb_id,
 919                                hc_sm_p[j].igu_seg_id,
 920                                hc_sm_p[j].time_to_expire,
 921                                hc_sm_p[j].timer_value);
 922                 }
 923
 924                 /* Indecies data */
 925                 for (j = 0; j < loop; j++) {
 926                         pr_cont("INDEX[%d] flags (0x%x) "
 927                                          "timeout (0x%x)\n", j,
 928                                hc_index_p[j].flags,
 929                                hc_index_p[j].timeout);
 930                 }
 931         }
 932
 933 #ifdef BNX2X_STOP_ON_ERROR
 934         /* Rings */
 935         /* Rx */
 936         for_each_rx_queue(bp, i) {
 937                 struct bnx2x_fastpath *fp = &bp->fp[i];
 938
 939                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
 940                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
 941                 for (j = start; j != end; j = RX_BD(j + 1)) {
 942                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
 943                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
 944
 945                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
 946                                   i, j, rx_bd[1], rx_bd[0], sw_bd->skb);
 947                 }
 948
 949                 start = RX_SGE(fp->rx_sge_prod);
 950                 end = RX_SGE(fp->last_max_sge);
 951                 for (j = start; j != end; j = RX_SGE(j + 1)) {
 952                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
 953                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
 954
 955                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
 956                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
 957                 }
 958
 959                 start = RCQ_BD(fp->rx_comp_cons - 10);
 960                 end = RCQ_BD(fp->rx_comp_cons + 503);
 961                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
 962                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
 963
 964                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
 965                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
 966                 }
 967         }
 968
 969         /* Tx */
 970         for_each_tx_queue(bp, i) {
 971                 struct bnx2x_fastpath *fp = &bp->fp[i];
 972                 for_each_cos_in_tx_queue(fp, cos) {
 973                         struct bnx2x_fp_txdata *txdata = &fp->txdata[cos];
 974
 975                         start = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) - 10);
 976                         end = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) + 245);
 977                         for (j = start; j != end; j = TX_BD(j + 1)) {
 978                                 struct sw_tx_bd *sw_bd =
 979                                         &txdata->tx_buf_ring[j];
 980
 981                                 BNX2X_ERR("fp%d: txdata %d, "
 982                                           "packet[%x]=[%p,%x]\n",
 983                                           i, cos, j, sw_bd->skb,
 984                                           sw_bd->first_bd);
 985                         }
 986
 987                         start = TX_BD(txdata->tx_bd_cons - 10);
 988                         end = TX_BD(txdata->tx_bd_cons + 254);
 989                         for (j = start; j != end; j = TX_BD(j + 1)) {
 990                                 u32 *tx_bd = (u32 *)&txdata->tx_desc_ring[j];
 991
 992                                 BNX2X_ERR("fp%d: txdata %d, tx_bd[%x]="
 993                                           "[%x:%x:%x:%x]\n",
 994                                           i, cos, j, tx_bd[0], tx_bd[1],
 995                                           tx_bd[2], tx_bd[3]);
 996                         }
 997                 }
 998         }
 999 #endif
1000         bnx2x_fw_dump(bp);
1001         bnx2x_mc_assert(bp);
1002         BNX2X_ERR("end crash dump -----------------\n");
1003 }
1004
1005 /*
1006  * FLR Support for E2
1007  *
1008  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
1009  * initialization.
1010  */
1011 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
1012 #define FLR_WAIT_INTERAVAL      50      /* usec */
1013 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERAVAL) /* 200 */
1014
1015 struct pbf_pN_buf_regs {
1016         int pN;
1017         u32 init_crd;
1018         u32 crd;
1019         u32 crd_freed;
1020 };
1021
1022 struct pbf_pN_cmd_regs {
1023         int pN;
1024         u32 lines_occup;
1025         u32 lines_freed;
1026 };
1027
1028 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
1029                                      struct pbf_pN_buf_regs *regs,
1030                                      u32 poll_count)
1031 {
1032         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
1033         u32 cur_cnt = poll_count;
1034
1035         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
1036         crd = crd_start = REG_RD(bp, regs->crd);
1037         init_crd = REG_RD(bp, regs->init_crd);
1038
1039         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
1040         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
1041         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
1042
1043         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
1044                (init_crd - crd_start))) {
1045                 if (cur_cnt--) {
1046                         udelay(FLR_WAIT_INTERAVAL);
1047                         crd = REG_RD(bp, regs->crd);
1048                         crd_freed = REG_RD(bp, regs->crd_freed);
1049                 } else {
1050                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
1051                            regs->pN);
1052                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
1053                            regs->pN, crd);
1054                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
1055                            regs->pN, crd_freed);
1056                         break;
1057                 }
1058         }
1059         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
1060            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1061 }
1062
1063 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
1064                                      struct pbf_pN_cmd_regs *regs,
1065                                      u32 poll_count)
1066 {
1067         u32 occup, to_free, freed, freed_start;
1068         u32 cur_cnt = poll_count;
1069
1070         occup = to_free = REG_RD(bp, regs->lines_occup);
1071         freed = freed_start = REG_RD(bp, regs->lines_freed);
1072
1073         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
1074         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
1075
1076         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1077                 if (cur_cnt--) {
1078                         udelay(FLR_WAIT_INTERAVAL);
1079                         occup = REG_RD(bp, regs->lines_occup);
1080                         freed = REG_RD(bp, regs->lines_freed);
1081                 } else {
1082                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1083                            regs->pN);
1084                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1085                            regs->pN, occup);
1086                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1087                            regs->pN, freed);
1088                         break;
1089                 }
1090         }
1091         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1092            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1093 }
1094
1095 static inline u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1096                                      u32 expected, u32 poll_count)
1097 {
1098         u32 cur_cnt = poll_count;
1099         u32 val;
1100
1101         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1102                 udelay(FLR_WAIT_INTERAVAL);
1103
1104         return val;
1105 }
1106
1107 static inline int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1108                                                   char *msg, u32 poll_cnt)
1109 {
1110         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1111         if (val != 0) {
1112                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1113                 return 1;
1114         }
1115         return 0;
1116 }
1117
1118 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1119 {
1120         /* adjust polling timeout */
1121         if (CHIP_REV_IS_EMUL(bp))
1122                 return FLR_POLL_CNT * 2000;
1123
1124         if (CHIP_REV_IS_FPGA(bp))
1125                 return FLR_POLL_CNT * 120;
1126
1127         return FLR_POLL_CNT;
1128 }
1129
1130 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1131 {
1132         struct pbf_pN_cmd_regs cmd_regs[] = {
1133                 {0, (CHIP_IS_E3B0(bp)) ?
1134                         PBF_REG_TQ_OCCUPANCY_Q0 :
1135                         PBF_REG_P0_TQ_OCCUPANCY,
1136                     (CHIP_IS_E3B0(bp)) ?
1137                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1138                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1139                 {1, (CHIP_IS_E3B0(bp)) ?
1140                         PBF_REG_TQ_OCCUPANCY_Q1 :
1141                         PBF_REG_P1_TQ_OCCUPANCY,
1142                     (CHIP_IS_E3B0(bp)) ?
1143                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1144                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1145                 {4, (CHIP_IS_E3B0(bp)) ?
1146                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1147                         PBF_REG_P4_TQ_OCCUPANCY,
1148                     (CHIP_IS_E3B0(bp)) ?
1149                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1150                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1151         };
1152
1153         struct pbf_pN_buf_regs buf_regs[] = {
1154                 {0, (CHIP_IS_E3B0(bp)) ?
1155                         PBF_REG_INIT_CRD_Q0 :
1156                         PBF_REG_P0_INIT_CRD ,
1157                     (CHIP_IS_E3B0(bp)) ?
1158                         PBF_REG_CREDIT_Q0 :
1159                         PBF_REG_P0_CREDIT,
1160                     (CHIP_IS_E3B0(bp)) ?
1161                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1162                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1163                 {1, (CHIP_IS_E3B0(bp)) ?
1164                         PBF_REG_INIT_CRD_Q1 :
1165                         PBF_REG_P1_INIT_CRD,
1166                     (CHIP_IS_E3B0(bp)) ?
1167                         PBF_REG_CREDIT_Q1 :
1168                         PBF_REG_P1_CREDIT,
1169                     (CHIP_IS_E3B0(bp)) ?
1170                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1171                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1172                 {4, (CHIP_IS_E3B0(bp)) ?
1173                         PBF_REG_INIT_CRD_LB_Q :
1174                         PBF_REG_P4_INIT_CRD,
1175                     (CHIP_IS_E3B0(bp)) ?
1176                         PBF_REG_CREDIT_LB_Q :
1177                         PBF_REG_P4_CREDIT,
1178                     (CHIP_IS_E3B0(bp)) ?
1179                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1180                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1181         };
1182
1183         int i;
1184
1185         /* Verify the command queues are flushed P0, P1, P4 */
1186         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1187                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1188
1189
1190         /* Verify the transmission buffers are flushed P0, P1, P4 */
1191         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1192                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1193 }
1194
1195 #define OP_GEN_PARAM(param) \
1196         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1197
1198 #define OP_GEN_TYPE(type) \
1199         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1200
1201 #define OP_GEN_AGG_VECT(index) \
1202         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1203
1204
1205 static inline int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1206                                          u32 poll_cnt)
1207 {
1208         struct sdm_op_gen op_gen = {0};
1209
1210         u32 comp_addr = BAR_CSTRORM_INTMEM +
1211                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1212         int ret = 0;
1213
1214         if (REG_RD(bp, comp_addr)) {
1215                 BNX2X_ERR("Cleanup complete is not 0\n");
1216                 return 1;
1217         }
1218
1219         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1220         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1221         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1222         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1223
1224         DP(BNX2X_MSG_SP, "FW Final cleanup\n");
1225         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1226
1227         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1228                 BNX2X_ERR("FW final cleanup did not succeed\n");
1229                 ret = 1;
1230         }
1231         /* Zero completion for nxt FLR */
1232         REG_WR(bp, comp_addr, 0);
1233
1234         return ret;
1235 }
1236
1237 static inline u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1238 {
1239         int pos;
1240         u16 status;
1241
1242         pos = pci_pcie_cap(dev);
1243         if (!pos)
1244                 return false;
1245
1246         pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
1247         return status & PCI_EXP_DEVSTA_TRPND;
1248 }
1249
1250 /* PF FLR specific routines
1251 */
1252 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1253 {
1254
1255         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1256         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1257                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1258                         "CFC PF usage counter timed out",
1259                         poll_cnt))
1260                 return 1;
1261
1262
1263         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1264         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1265                         DORQ_REG_PF_USAGE_CNT,
1266                         "DQ PF usage counter timed out",
1267                         poll_cnt))
1268                 return 1;
1269
1270         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1271         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1272                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1273                         "QM PF usage counter timed out",
1274                         poll_cnt))
1275                 return 1;
1276
1277         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1278         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1279                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1280                         "Timers VNIC usage counter timed out",
1281                         poll_cnt))
1282                 return 1;
1283         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1284                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1285                         "Timers NUM_SCANS usage counter timed out",
1286                         poll_cnt))
1287                 return 1;
1288
1289         /* Wait DMAE PF usage counter to zero */
1290         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1291                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1292                         "DMAE dommand register timed out",
1293                         poll_cnt))
1294                 return 1;
1295
1296         return 0;
1297 }
1298
1299 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1300 {
1301         u32 val;
1302
1303         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1304         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1305
1306         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1307         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1308
1309         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1310         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1311
1312         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1313         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1314
1315         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1316         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1317
1318         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1319         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1320
1321         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1322         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1323
1324         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1325         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1326            val);
1327 }
1328
1329 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1330 {
1331         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1332
1333         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1334
1335         /* Re-enable PF target read access */
1336         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1337
1338         /* Poll HW usage counters */
1339         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1340                 return -EBUSY;
1341
1342         /* Zero the igu 'trailing edge' and 'leading edge' */
1343
1344         /* Send the FW cleanup command */
1345         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1346                 return -EBUSY;
1347
1348         /* ATC cleanup */
1349
1350         /* Verify TX hw is flushed */
1351         bnx2x_tx_hw_flushed(bp, poll_cnt);
1352
1353         /* Wait 100ms (not adjusted according to platform) */
1354         msleep(100);
1355
1356         /* Verify no pending pci transactions */
1357         if (bnx2x_is_pcie_pending(bp->pdev))
1358                 BNX2X_ERR("PCIE Transactions still pending\n");
1359
1360         /* Debug */
1361         bnx2x_hw_enable_status(bp);
1362
1363         /*
1364          * Master enable - Due to WB DMAE writes performed before this
1365          * register is re-initialized as part of the regular function init
1366          */
1367         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1368
1369         return 0;
1370 }
1371
1372 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1373 {
1374         int port = BP_PORT(bp);
1375         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1376         u32 val = REG_RD(bp, addr);
1377         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1378         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1379
1380         if (msix) {
1381                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1382                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1383                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1384                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1385         } else if (msi) {
1386                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1387                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1388                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1389                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1390         } else {
1391                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1392                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1393                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1394                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1395
1396                 if (!CHIP_IS_E1(bp)) {
1397                         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1398                            val, port, addr);
1399
1400                         REG_WR(bp, addr, val);
1401
1402                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1403                 }
1404         }
1405
1406         if (CHIP_IS_E1(bp))
1407                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1408
1409         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)  mode %s\n",
1410            val, port, addr, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1411
1412         REG_WR(bp, addr, val);
1413         /*
1414          * Ensure that HC_CONFIG is written before leading/trailing edge config
1415          */
1416         mmiowb();
1417         barrier();
1418
1419         if (!CHIP_IS_E1(bp)) {
1420                 /* init leading/trailing edge */
1421                 if (IS_MF(bp)) {
1422                         val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1423                         if (bp->port.pmf)
1424                                 /* enable nig and gpio3 attention */
1425                                 val |= 0x1100;
1426                 } else
1427                         val = 0xffff;
1428
1429                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1430                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1431         }
1432
1433         /* Make sure that interrupts are indeed enabled from here on */
1434         mmiowb();
1435 }
1436
1437 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1438 {
1439         u32 val;
1440         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1441         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1442
1443         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1444
1445         if (msix) {
1446                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1447                          IGU_PF_CONF_SINGLE_ISR_EN);
1448                 val |= (IGU_PF_CONF_FUNC_EN |
1449                         IGU_PF_CONF_MSI_MSIX_EN |
1450                         IGU_PF_CONF_ATTN_BIT_EN);
1451         } else if (msi) {
1452                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1453                 val |= (IGU_PF_CONF_FUNC_EN |
1454                         IGU_PF_CONF_MSI_MSIX_EN |
1455                         IGU_PF_CONF_ATTN_BIT_EN |
1456                         IGU_PF_CONF_SINGLE_ISR_EN);
1457         } else {
1458                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1459                 val |= (IGU_PF_CONF_FUNC_EN |
1460                         IGU_PF_CONF_INT_LINE_EN |
1461                         IGU_PF_CONF_ATTN_BIT_EN |
1462                         IGU_PF_CONF_SINGLE_ISR_EN);
1463         }
1464
1465         DP(NETIF_MSG_INTR, "write 0x%x to IGU  mode %s\n",
1466            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1467
1468         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1469
1470         barrier();
1471
1472         /* init leading/trailing edge */
1473         if (IS_MF(bp)) {
1474                 val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1475                 if (bp->port.pmf)
1476                         /* enable nig and gpio3 attention */
1477                         val |= 0x1100;
1478         } else
1479                 val = 0xffff;
1480
1481         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1482         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1483
1484         /* Make sure that interrupts are indeed enabled from here on */
1485         mmiowb();
1486 }
1487
1488 void bnx2x_int_enable(struct bnx2x *bp)
1489 {
1490         if (bp->common.int_block == INT_BLOCK_HC)
1491                 bnx2x_hc_int_enable(bp);
1492         else
1493                 bnx2x_igu_int_enable(bp);
1494 }
1495
1496 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1497 {
1498         int port = BP_PORT(bp);
1499         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1500         u32 val = REG_RD(bp, addr);
1501
1502         /*
1503          * in E1 we must use only PCI configuration space to disable
1504          * MSI/MSIX capablility
1505          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1506          */
1507         if (CHIP_IS_E1(bp)) {
1508                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1509                  *  Use mask register to prevent from HC sending interrupts
1510                  *  after we exit the function
1511                  */
1512                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1513
1514                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1515                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1516                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1517         } else
1518                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1519                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1520                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1521                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1522
1523         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1524            val, port, addr);
1525
1526         /* flush all outstanding writes */
1527         mmiowb();
1528
1529         REG_WR(bp, addr, val);
1530         if (REG_RD(bp, addr) != val)
1531                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1532 }
1533
1534 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1535 {
1536         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1537
1538         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1539                  IGU_PF_CONF_INT_LINE_EN |
1540                  IGU_PF_CONF_ATTN_BIT_EN);
1541
1542         DP(NETIF_MSG_INTR, "write %x to IGU\n", val);
1543
1544         /* flush all outstanding writes */
1545         mmiowb();
1546
1547         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1548         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1549                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1550 }
1551
1552 void bnx2x_int_disable(struct bnx2x *bp)
1553 {
1554         if (bp->common.int_block == INT_BLOCK_HC)
1555                 bnx2x_hc_int_disable(bp);
1556         else
1557                 bnx2x_igu_int_disable(bp);
1558 }
1559
1560 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1561 {
1562         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1563         int i, offset;
1564
1565         if (disable_hw)
1566                 /* prevent the HW from sending interrupts */
1567                 bnx2x_int_disable(bp);
1568
1569         /* make sure all ISRs are done */
1570         if (msix) {
1571                 synchronize_irq(bp->msix_table[0].vector);
1572                 offset = 1;
1573 #ifdef BCM_CNIC
1574                 offset++;
1575 #endif
1576                 for_each_eth_queue(bp, i)
1577                         synchronize_irq(bp->msix_table[offset++].vector);
1578         } else
1579                 synchronize_irq(bp->pdev->irq);
1580
1581         /* make sure sp_task is not running */
1582         cancel_delayed_work(&bp->sp_task);
1583         cancel_delayed_work(&bp->period_task);
1584         flush_workqueue(bnx2x_wq);
1585 }
1586
1587 /* fast path */
1588
1589 /*
1590  * General service functions
1591  */
1592
1593 /* Return true if succeeded to acquire the lock */
1594 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1595 {
1596         u32 lock_status;
1597         u32 resource_bit = (1 << resource);
1598         int func = BP_FUNC(bp);
1599         u32 hw_lock_control_reg;
1600
1601         DP(NETIF_MSG_HW, "Trying to take a lock on resource %d\n", resource);
1602
1603         /* Validating that the resource is within range */
1604         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1605                 DP(NETIF_MSG_HW,
1606                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1607                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1608                 return false;
1609         }
1610
1611         if (func <= 5)
1612                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1613         else
1614                 hw_lock_control_reg =
1615                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1616
1617         /* Try to acquire the lock */
1618         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1619         lock_status = REG_RD(bp, hw_lock_control_reg);
1620         if (lock_status & resource_bit)
1621                 return true;
1622
1623         DP(NETIF_MSG_HW, "Failed to get a lock on resource %d\n", resource);
1624         return false;
1625 }
1626
1627 /**
1628  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1629  *
1630  * @bp: driver handle
1631  *
1632  * Returns the recovery leader resource id according to the engine this function
1633  * belongs to. Currently only only 2 engines is supported.
1634  */
1635 static inline int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1636 {
1637         if (BP_PATH(bp))
1638                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1639         else
1640                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1641 }
1642
1643 /**
1644  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1645  *
1646  * @bp: driver handle
1647  *
1648  * Tries to aquire a leader lock for cuurent engine.
1649  */
1650 static inline bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1651 {
1652         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1653 }
1654
1655 #ifdef BCM_CNIC
1656 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1657 #endif
1658
1659 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1660 {
1661         struct bnx2x *bp = fp->bp;
1662         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1663         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1664         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1665         struct bnx2x_queue_sp_obj *q_obj = &fp->q_obj;
1666
1667         DP(BNX2X_MSG_SP,
1668            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1669            fp->index, cid, command, bp->state,
1670            rr_cqe->ramrod_cqe.ramrod_type);
1671
1672         switch (command) {
1673         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1674                 DP(NETIF_MSG_IFUP, "got UPDATE ramrod. CID %d\n", cid);
1675                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1676                 break;
1677         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1678                 DP(NETIF_MSG_IFUP, "got MULTI[%d] setup ramrod\n", cid);
1679                 drv_cmd = BNX2X_Q_CMD_SETUP;
1680                 break;
1681
1682         case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
1683                 DP(NETIF_MSG_IFUP, "got MULTI[%d] tx-only setup ramrod\n", cid);
1684                 drv_cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
1685                 break;
1686
1687         case (RAMROD_CMD_ID_ETH_HALT):
1688                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] halt ramrod\n", cid);
1689                 drv_cmd = BNX2X_Q_CMD_HALT;
1690                 break;
1691
1692         case (RAMROD_CMD_ID_ETH_TERMINATE):
1693                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] teminate ramrod\n", cid);
1694                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1695                 break;
1696
1697         case (RAMROD_CMD_ID_ETH_EMPTY):
1698                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] empty ramrod\n", cid);
1699                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1700                 break;
1701
1702         default:
1703                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1704                           command, fp->index);
1705                 return;
1706         }
1707
1708         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1709             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1710                 /* q_obj->complete_cmd() failure means that this was
1711                  * an unexpected completion.
1712                  *
1713                  * In this case we don't want to increase the bp->spq_left
1714                  * because apparently we haven't sent this command the first
1715                  * place.
1716                  */
1717 #ifdef BNX2X_STOP_ON_ERROR
1718                 bnx2x_panic();
1719 #else
1720                 return;
1721 #endif
1722
1723         smp_mb__before_atomic_inc();
1724         atomic_inc(&bp->cq_spq_left);
1725         /* push the change in bp->spq_left and towards the memory */
1726         smp_mb__after_atomic_inc();
1727
1728         return;
1729 }
1730
1731 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1732                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1733 {
1734         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1735
1736         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1737                                  start);
1738 }
1739
1740 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1741 {
1742         struct bnx2x *bp = netdev_priv(dev_instance);
1743         u16 status = bnx2x_ack_int(bp);
1744         u16 mask;
1745         int i;
1746         u8 cos;
1747
1748         /* Return here if interrupt is shared and it's not for us */
1749         if (unlikely(status == 0)) {
1750                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1751                 return IRQ_NONE;
1752         }
1753         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1754
1755 #ifdef BNX2X_STOP_ON_ERROR
1756         if (unlikely(bp->panic))
1757                 return IRQ_HANDLED;
1758 #endif
1759
1760         for_each_eth_queue(bp, i) {
1761                 struct bnx2x_fastpath *fp = &bp->fp[i];
1762
1763                 mask = 0x2 << (fp->index + CNIC_PRESENT);
1764                 if (status & mask) {
1765                         /* Handle Rx or Tx according to SB id */
1766                         prefetch(fp->rx_cons_sb);
1767                         for_each_cos_in_tx_queue(fp, cos)
1768                                 prefetch(fp->txdata[cos].tx_cons_sb);
1769                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1770                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1771                         status &= ~mask;
1772                 }
1773         }
1774
1775 #ifdef BCM_CNIC
1776         mask = 0x2;
1777         if (status & (mask | 0x1)) {
1778                 struct cnic_ops *c_ops = NULL;
1779
1780                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1781                         rcu_read_lock();
1782                         c_ops = rcu_dereference(bp->cnic_ops);
1783                         if (c_ops)
1784                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1785                         rcu_read_unlock();
1786                 }
1787
1788                 status &= ~mask;
1789         }
1790 #endif
1791
1792         if (unlikely(status & 0x1)) {
1793                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1794
1795                 status &= ~0x1;
1796                 if (!status)
1797                         return IRQ_HANDLED;
1798         }
1799
1800         if (unlikely(status))
1801                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1802                    status);
1803
1804         return IRQ_HANDLED;
1805 }
1806
1807 /* Link */
1808
1809 /*
1810  * General service functions
1811  */
1812
1813 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1814 {
1815         u32 lock_status;
1816         u32 resource_bit = (1 << resource);
1817         int func = BP_FUNC(bp);
1818         u32 hw_lock_control_reg;
1819         int cnt;
1820
1821         /* Validating that the resource is within range */
1822         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1823                 DP(NETIF_MSG_HW,
1824                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1825                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1826                 return -EINVAL;
1827         }
1828
1829         if (func <= 5) {
1830                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1831         } else {
1832                 hw_lock_control_reg =
1833                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1834         }
1835
1836         /* Validating that the resource is not already taken */
1837         lock_status = REG_RD(bp, hw_lock_control_reg);
1838         if (lock_status & resource_bit) {
1839                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1840                    lock_status, resource_bit);
1841                 return -EEXIST;
1842         }
1843
1844         /* Try for 5 second every 5ms */
1845         for (cnt = 0; cnt < 1000; cnt++) {
1846                 /* Try to acquire the lock */
1847                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1848                 lock_status = REG_RD(bp, hw_lock_control_reg);
1849                 if (lock_status & resource_bit)
1850                         return 0;
1851
1852                 msleep(5);
1853         }
1854         DP(NETIF_MSG_HW, "Timeout\n");
1855         return -EAGAIN;
1856 }
1857
1858 int bnx2x_release_leader_lock(struct bnx2x *bp)
1859 {
1860         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1861 }
1862
1863 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1864 {
1865         u32 lock_status;
1866         u32 resource_bit = (1 << resource);
1867         int func = BP_FUNC(bp);
1868         u32 hw_lock_control_reg;
1869
1870         DP(NETIF_MSG_HW, "Releasing a lock on resource %d\n", resource);
1871
1872         /* Validating that the resource is within range */
1873         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1874                 DP(NETIF_MSG_HW,
1875                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1876                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1877                 return -EINVAL;
1878         }
1879
1880         if (func <= 5) {
1881                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1882         } else {
1883                 hw_lock_control_reg =
1884                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1885         }
1886
1887         /* Validating that the resource is currently taken */
1888         lock_status = REG_RD(bp, hw_lock_control_reg);
1889         if (!(lock_status & resource_bit)) {
1890                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1891                    lock_status, resource_bit);
1892                 return -EFAULT;
1893         }
1894
1895         REG_WR(bp, hw_lock_control_reg, resource_bit);
1896         return 0;
1897 }
1898
1899
1900 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1901 {
1902         /* The GPIO should be swapped if swap register is set and active */
1903         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1904                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1905         int gpio_shift = gpio_num +
1906                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1907         u32 gpio_mask = (1 << gpio_shift);
1908         u32 gpio_reg;
1909         int value;
1910
1911         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1912                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1913                 return -EINVAL;
1914         }
1915
1916         /* read GPIO value */
1917         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1918
1919         /* get the requested pin value */
1920         if ((gpio_reg & gpio_mask) == gpio_mask)
1921                 value = 1;
1922         else
1923                 value = 0;
1924
1925         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1926
1927         return value;
1928 }
1929
1930 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1931 {
1932         /* The GPIO should be swapped if swap register is set and active */
1933         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1934                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1935         int gpio_shift = gpio_num +
1936                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1937         u32 gpio_mask = (1 << gpio_shift);
1938         u32 gpio_reg;
1939
1940         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1941                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1942                 return -EINVAL;
1943         }
1944
1945         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1946         /* read GPIO and mask except the float bits */
1947         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1948
1949         switch (mode) {
1950         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1951                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output low\n",
1952                    gpio_num, gpio_shift);
1953                 /* clear FLOAT and set CLR */
1954                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1955                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1956                 break;
1957
1958         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1959                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output high\n",
1960                    gpio_num, gpio_shift);
1961                 /* clear FLOAT and set SET */
1962                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1963                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1964                 break;
1965
1966         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1967                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> input\n",
1968                    gpio_num, gpio_shift);
1969                 /* set FLOAT */
1970                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1971                 break;
1972
1973         default:
1974                 break;
1975         }
1976
1977         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1978         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1979
1980         return 0;
1981 }
1982
1983 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1984 {
1985         u32 gpio_reg = 0;
1986         int rc = 0;
1987
1988         /* Any port swapping should be handled by caller. */
1989
1990         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1991         /* read GPIO and mask except the float bits */
1992         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1993         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1994         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1995         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1996
1997         switch (mode) {
1998         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1999                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
2000                 /* set CLR */
2001                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2002                 break;
2003
2004         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2005                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
2006                 /* set SET */
2007                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2008                 break;
2009
2010         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2011                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
2012                 /* set FLOAT */
2013                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2014                 break;
2015
2016         default:
2017                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
2018                 rc = -EINVAL;
2019                 break;
2020         }
2021
2022         if (rc == 0)
2023                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
2024
2025         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2026
2027         return rc;
2028 }
2029
2030 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
2031 {
2032         /* The GPIO should be swapped if swap register is set and active */
2033         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
2034                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
2035         int gpio_shift = gpio_num +
2036                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
2037         u32 gpio_mask = (1 << gpio_shift);
2038         u32 gpio_reg;
2039
2040         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2041                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2042                 return -EINVAL;
2043         }
2044
2045         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2046         /* read GPIO int */
2047         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2048
2049         switch (mode) {
2050         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2051                 DP(NETIF_MSG_LINK, "Clear GPIO INT %d (shift %d) -> "
2052                                    "output low\n", gpio_num, gpio_shift);
2053                 /* clear SET and set CLR */
2054                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2055                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2056                 break;
2057
2058         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2059                 DP(NETIF_MSG_LINK, "Set GPIO INT %d (shift %d) -> "
2060                                    "output high\n", gpio_num, gpio_shift);
2061                 /* clear CLR and set SET */
2062                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2063                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2064                 break;
2065
2066         default:
2067                 break;
2068         }
2069
2070         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2071         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2072
2073         return 0;
2074 }
2075
2076 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2077 {
2078         u32 spio_mask = (1 << spio_num);
2079         u32 spio_reg;
2080
2081         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2082             (spio_num > MISC_REGISTERS_SPIO_7)) {
2083                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2084                 return -EINVAL;
2085         }
2086
2087         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2088         /* read SPIO and mask except the float bits */
2089         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2090
2091         switch (mode) {
2092         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2093                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output low\n", spio_num);
2094                 /* clear FLOAT and set CLR */
2095                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2096                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2097                 break;
2098
2099         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2100                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output high\n", spio_num);
2101                 /* clear FLOAT and set SET */
2102                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2103                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2104                 break;
2105
2106         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2107                 DP(NETIF_MSG_LINK, "Set SPIO %d -> input\n", spio_num);
2108                 /* set FLOAT */
2109                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2110                 break;
2111
2112         default:
2113                 break;
2114         }
2115
2116         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2117         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2118
2119         return 0;
2120 }
2121
2122 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2123 {
2124         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2125         switch (bp->link_vars.ieee_fc &
2126                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2127         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2128                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2129                                                    ADVERTISED_Pause);
2130                 break;
2131
2132         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2133                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2134                                                   ADVERTISED_Pause);
2135                 break;
2136
2137         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2138                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2139                 break;
2140
2141         default:
2142                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2143                                                    ADVERTISED_Pause);
2144                 break;
2145         }
2146 }
2147
2148 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2149 {
2150         if (!BP_NOMCP(bp)) {
2151                 u8 rc;
2152                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2153                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2154                 /* Initialize link parameters structure variables */
2155                 /* It is recommended to turn off RX FC for jumbo frames
2156                    for better performance */
2157                 if ((CHIP_IS_E1x(bp)) && (bp->dev->mtu > 5000))
2158                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2159                 else
2160                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2161
2162                 bnx2x_acquire_phy_lock(bp);
2163
2164                 if (load_mode == LOAD_DIAG) {
2165                         bp->link_params.loopback_mode = LOOPBACK_XGXS;
2166                         bp->link_params.req_line_speed[cfx_idx] = SPEED_10000;
2167                 }
2168
2169                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2170
2171                 bnx2x_release_phy_lock(bp);
2172
2173                 bnx2x_calc_fc_adv(bp);
2174
2175                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2176                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2177                         bnx2x_link_report(bp);
2178                 } else
2179                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2180                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2181                 return rc;
2182         }
2183         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2184         return -EINVAL;
2185 }
2186
2187 void bnx2x_link_set(struct bnx2x *bp)
2188 {
2189         if (!BP_NOMCP(bp)) {
2190                 bnx2x_acquire_phy_lock(bp);
2191                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2192                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2193                 bnx2x_release_phy_lock(bp);
2194
2195                 bnx2x_calc_fc_adv(bp);
2196         } else
2197                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2198 }
2199
2200 static void bnx2x__link_reset(struct bnx2x *bp)
2201 {
2202         if (!BP_NOMCP(bp)) {
2203                 bnx2x_acquire_phy_lock(bp);
2204                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2205                 bnx2x_release_phy_lock(bp);
2206         } else
2207                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2208 }
2209
2210 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2211 {
2212         u8 rc = 0;
2213
2214         if (!BP_NOMCP(bp)) {
2215                 bnx2x_acquire_phy_lock(bp);
2216                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2217                                      is_serdes);
2218                 bnx2x_release_phy_lock(bp);
2219         } else
2220                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2221
2222         return rc;
2223 }
2224
2225 static void bnx2x_init_port_minmax(struct bnx2x *bp)
2226 {
2227         u32 r_param = bp->link_vars.line_speed / 8;
2228         u32 fair_periodic_timeout_usec;
2229         u32 t_fair;
2230
2231         memset(&(bp->cmng.rs_vars), 0,
2232                sizeof(struct rate_shaping_vars_per_port));
2233         memset(&(bp->cmng.fair_vars), 0, sizeof(struct fairness_vars_per_port));
2234
2235         /* 100 usec in SDM ticks = 25 since each tick is 4 usec */
2236         bp->cmng.rs_vars.rs_periodic_timeout = RS_PERIODIC_TIMEOUT_USEC / 4;
2237
2238         /* this is the threshold below which no timer arming will occur
2239            1.25 coefficient is for the threshold to be a little bigger
2240            than the real time, to compensate for timer in-accuracy */
2241         bp->cmng.rs_vars.rs_threshold =
2242                                 (RS_PERIODIC_TIMEOUT_USEC * r_param * 5) / 4;
2243
2244         /* resolution of fairness timer */
2245         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
2246         /* for 10G it is 1000usec. for 1G it is 10000usec. */
2247         t_fair = T_FAIR_COEF / bp->link_vars.line_speed;
2248
2249         /* this is the threshold below which we won't arm the timer anymore */
2250         bp->cmng.fair_vars.fair_threshold = QM_ARB_BYTES;
2251
2252         /* we multiply by 1e3/8 to get bytes/msec.
2253            We don't want the credits to pass a credit
2254            of the t_fair*FAIR_MEM (algorithm resolution) */
2255         bp->cmng.fair_vars.upper_bound = r_param * t_fair * FAIR_MEM;
2256         /* since each tick is 4 usec */
2257         bp->cmng.fair_vars.fairness_timeout = fair_periodic_timeout_usec / 4;
2258 }
2259
2260 /* Calculates the sum of vn_min_rates.
2261    It's needed for further normalizing of the min_rates.
2262    Returns:
2263      sum of vn_min_rates.
2264        or
2265      0 - if all the min_rates are 0.
2266      In the later case fainess algorithm should be deactivated.
2267      If not all min_rates are zero then those that are zeroes will be set to 1.
2268  */
2269 static void bnx2x_calc_vn_weight_sum(struct bnx2x *bp)
2270 {
2271         int all_zero = 1;
2272         int vn;
2273
2274         bp->vn_weight_sum = 0;
2275         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2276                 u32 vn_cfg = bp->mf_config[vn];
2277                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2278                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2279
2280                 /* Skip hidden vns */
2281                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2282                         continue;
2283
2284                 /* If min rate is zero - set it to 1 */
2285                 if (!vn_min_rate)
2286                         vn_min_rate = DEF_MIN_RATE;
2287                 else
2288                         all_zero = 0;
2289
2290                 bp->vn_weight_sum += vn_min_rate;
2291         }
2292
2293         /* if ETS or all min rates are zeros - disable fairness */
2294         if (BNX2X_IS_ETS_ENABLED(bp)) {
2295                 bp->cmng.flags.cmng_enables &=
2296                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2297                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2298         } else if (all_zero) {
2299                 bp->cmng.flags.cmng_enables &=
2300                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2301                 DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2302                    "  fairness will be disabled\n");
2303         } else
2304                 bp->cmng.flags.cmng_enables |=
2305                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2306 }
2307
2308 static void bnx2x_init_vn_minmax(struct bnx2x *bp, int vn)
2309 {
2310         struct rate_shaping_vars_per_vn m_rs_vn;
2311         struct fairness_vars_per_vn m_fair_vn;
2312         u32 vn_cfg = bp->mf_config[vn];
2313         int func = 2*vn + BP_PORT(bp);
2314         u16 vn_min_rate, vn_max_rate;
2315         int i;
2316
2317         /* If function is hidden - set min and max to zeroes */
2318         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
2319                 vn_min_rate = 0;
2320                 vn_max_rate = 0;
2321
2322         } else {
2323                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2324
2325                 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2326                                 FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2327                 /* If fairness is enabled (not all min rates are zeroes) and
2328                    if current min rate is zero - set it to 1.
2329                    This is a requirement of the algorithm. */
2330                 if (bp->vn_weight_sum && (vn_min_rate == 0))
2331                         vn_min_rate = DEF_MIN_RATE;
2332
2333                 if (IS_MF_SI(bp))
2334                         /* maxCfg in percents of linkspeed */
2335                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2336                 else
2337                         /* maxCfg is absolute in 100Mb units */
2338                         vn_max_rate = maxCfg * 100;
2339         }
2340
2341         DP(NETIF_MSG_IFUP,
2342            "func %d: vn_min_rate %d  vn_max_rate %d  vn_weight_sum %d\n",
2343            func, vn_min_rate, vn_max_rate, bp->vn_weight_sum);
2344
2345         memset(&m_rs_vn, 0, sizeof(struct rate_shaping_vars_per_vn));
2346         memset(&m_fair_vn, 0, sizeof(struct fairness_vars_per_vn));
2347
2348         /* global vn counter - maximal Mbps for this vn */
2349         m_rs_vn.vn_counter.rate = vn_max_rate;
2350
2351         /* quota - number of bytes transmitted in this period */
2352         m_rs_vn.vn_counter.quota =
2353                                 (vn_max_rate * RS_PERIODIC_TIMEOUT_USEC) / 8;
2354
2355         if (bp->vn_weight_sum) {
2356                 /* credit for each period of the fairness algorithm:
2357                    number of bytes in T_FAIR (the vn share the port rate).
2358                    vn_weight_sum should not be larger than 10000, thus
2359                    T_FAIR_COEF / (8 * vn_weight_sum) will always be greater
2360                    than zero */
2361                 m_fair_vn.vn_credit_delta =
2362                         max_t(u32, (vn_min_rate * (T_FAIR_COEF /
2363                                                    (8 * bp->vn_weight_sum))),
2364                               (bp->cmng.fair_vars.fair_threshold +
2365                                                         MIN_ABOVE_THRESH));
2366                 DP(NETIF_MSG_IFUP, "m_fair_vn.vn_credit_delta %d\n",
2367                    m_fair_vn.vn_credit_delta);
2368         }
2369
2370         /* Store it to internal memory */
2371         for (i = 0; i < sizeof(struct rate_shaping_vars_per_vn)/4; i++)
2372                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2373                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func) + i * 4,
2374                        ((u32 *)(&m_rs_vn))[i]);
2375
2376         for (i = 0; i < sizeof(struct fairness_vars_per_vn)/4; i++)
2377                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2378                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func) + i * 4,
2379                        ((u32 *)(&m_fair_vn))[i]);
2380 }
2381
2382 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2383 {
2384         if (CHIP_REV_IS_SLOW(bp))
2385                 return CMNG_FNS_NONE;
2386         if (IS_MF(bp))
2387                 return CMNG_FNS_MINMAX;
2388
2389         return CMNG_FNS_NONE;
2390 }
2391
2392 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2393 {
2394         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2395
2396         if (BP_NOMCP(bp))
2397                 return; /* what should be the default bvalue in this case */
2398
2399         /* For 2 port configuration the absolute function number formula
2400          * is:
2401          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2402          *
2403          *      and there are 4 functions per port
2404          *
2405          * For 4 port configuration it is
2406          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2407          *
2408          *      and there are 2 functions per port
2409          */
2410         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2411                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2412
2413                 if (func >= E1H_FUNC_MAX)
2414                         break;
2415
2416                 bp->mf_config[vn] =
2417                         MF_CFG_RD(bp, func_mf_config[func].config);
2418         }
2419 }
2420
2421 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2422 {
2423
2424         if (cmng_type == CMNG_FNS_MINMAX) {
2425                 int vn;
2426
2427                 /* clear cmng_enables */
2428                 bp->cmng.flags.cmng_enables = 0;
2429
2430                 /* read mf conf from shmem */
2431                 if (read_cfg)
2432                         bnx2x_read_mf_cfg(bp);
2433
2434                 /* Init rate shaping and fairness contexts */
2435                 bnx2x_init_port_minmax(bp);
2436
2437                 /* vn_weight_sum and enable fairness if not 0 */
2438                 bnx2x_calc_vn_weight_sum(bp);
2439
2440                 /* calculate and set min-max rate for each vn */
2441                 if (bp->port.pmf)
2442                         for (vn = VN_0; vn < E1HVN_MAX; vn++)
2443                                 bnx2x_init_vn_minmax(bp, vn);
2444
2445                 /* always enable rate shaping and fairness */
2446                 bp->cmng.flags.cmng_enables |=
2447                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2448                 if (!bp->vn_weight_sum)
2449                         DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2450                                    "  fairness will be disabled\n");
2451                 return;
2452         }
2453
2454         /* rate shaping and fairness are disabled */
2455         DP(NETIF_MSG_IFUP,
2456            "rate shaping and fairness are disabled\n");
2457 }
2458
2459 static inline void bnx2x_link_sync_notify(struct bnx2x *bp)
2460 {
2461         int port = BP_PORT(bp);
2462         int func;
2463         int vn;
2464
2465         /* Set the attention towards other drivers on the same port */
2466         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2467                 if (vn == BP_E1HVN(bp))
2468                         continue;
2469
2470                 func = ((vn << 1) | port);
2471                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_0 +
2472                        (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func)*4, 1);
2473         }
2474 }
2475
2476 /* This function is called upon link interrupt */
2477 static void bnx2x_link_attn(struct bnx2x *bp)
2478 {
2479         /* Make sure that we are synced with the current statistics */
2480         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2481
2482         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2483
2484         if (bp->link_vars.link_up) {
2485
2486                 /* dropless flow control */
2487                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2488                         int port = BP_PORT(bp);
2489                         u32 pause_enabled = 0;
2490
2491                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2492                                 pause_enabled = 1;
2493
2494                         REG_WR(bp, BAR_USTRORM_INTMEM +
2495                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2496                                pause_enabled);
2497                 }
2498
2499                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2500                         struct host_port_stats *pstats;
2501
2502                         pstats = bnx2x_sp(bp, port_stats);
2503                         /* reset old mac stats */
2504                         memset(&(pstats->mac_stx[0]), 0,
2505                                sizeof(struct mac_stx));
2506                 }
2507                 if (bp->state == BNX2X_STATE_OPEN)
2508                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2509         }
2510
2511         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2512                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2513
2514                 if (cmng_fns != CMNG_FNS_NONE) {
2515                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2516                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2517                 } else
2518                         /* rate shaping and fairness are disabled */
2519                         DP(NETIF_MSG_IFUP,
2520                            "single function mode without fairness\n");
2521         }
2522
2523         __bnx2x_link_report(bp);
2524
2525         if (IS_MF(bp))
2526                 bnx2x_link_sync_notify(bp);
2527 }
2528
2529 void bnx2x__link_status_update(struct bnx2x *bp)
2530 {
2531         if (bp->state != BNX2X_STATE_OPEN)
2532                 return;
2533
2534         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2535
2536         if (bp->link_vars.link_up)
2537                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2538         else
2539                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2540
2541         /* indicate link status */
2542         bnx2x_link_report(bp);
2543 }
2544
2545 static void bnx2x_pmf_update(struct bnx2x *bp)
2546 {
2547         int port = BP_PORT(bp);
2548         u32 val;
2549
2550         bp->port.pmf = 1;
2551         DP(NETIF_MSG_LINK, "pmf %d\n", bp->port.pmf);
2552
2553         /*
2554          * We need the mb() to ensure the ordering between the writing to
2555          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2556          */
2557         smp_mb();
2558
2559         /* queue a periodic task */
2560         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2561
2562         bnx2x_dcbx_pmf_update(bp);
2563
2564         /* enable nig attention */
2565         val = (0xff0f | (1 << (BP_E1HVN(bp) + 4)));
2566         if (bp->common.int_block == INT_BLOCK_HC) {
2567                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2568                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2569         } else if (!CHIP_IS_E1x(bp)) {
2570                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2571                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2572         }
2573
2574         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2575 }
2576
2577 /* end of Link */
2578
2579 /* slow path */
2580
2581 /*
2582  * General service functions
2583  */
2584
2585 /* send the MCP a request, block until there is a reply */
2586 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2587 {
2588         int mb_idx = BP_FW_MB_IDX(bp);
2589         u32 seq;
2590         u32 rc = 0;
2591         u32 cnt = 1;
2592         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2593
2594         mutex_lock(&bp->fw_mb_mutex);
2595         seq = ++bp->fw_seq;
2596         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2597         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2598
2599         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2600                         (command | seq), param);
2601
2602         do {
2603                 /* let the FW do it's magic ... */
2604                 msleep(delay);
2605
2606                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2607
2608                 /* Give the FW up to 5 second (500*10ms) */
2609         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2610
2611         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2612            cnt*delay, rc, seq);
2613
2614         /* is this a reply to our command? */
2615         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2616                 rc &= FW_MSG_CODE_MASK;
2617         else {
2618                 /* FW BUG! */
2619                 BNX2X_ERR("FW failed to respond!\n");
2620                 bnx2x_fw_dump(bp);
2621                 rc = 0;
2622         }
2623         mutex_unlock(&bp->fw_mb_mutex);
2624
2625         return rc;
2626 }
2627
2628 static u8 stat_counter_valid(struct bnx2x *bp, struct bnx2x_fastpath *fp)
2629 {
2630 #ifdef BCM_CNIC
2631         /* Statistics are not supported for CNIC Clients at the moment */
2632         if (IS_FCOE_FP(fp))
2633                 return false;
2634 #endif
2635         return true;
2636 }
2637
2638 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2639 {
2640         if (CHIP_IS_E1x(bp)) {
2641                 struct tstorm_eth_function_common_config tcfg = {0};
2642
2643                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2644         }
2645
2646         /* Enable the function in the FW */
2647         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2648         storm_memset_func_en(bp, p->func_id, 1);
2649
2650         /* spq */
2651         if (p->func_flgs & FUNC_FLG_SPQ) {
2652                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2653                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2654                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2655         }
2656 }
2657
2658 /**
2659  * bnx2x_get_tx_only_flags - Return common flags
2660  *
2661  * @bp          device handle
2662  * @fp          queue handle
2663  * @zero_stats  TRUE if statistics zeroing is needed
2664  *
2665  * Return the flags that are common for the Tx-only and not normal connections.
2666  */
2667 static inline unsigned long bnx2x_get_common_flags(struct bnx2x *bp,
2668                                                    struct bnx2x_fastpath *fp,
2669                                                    bool zero_stats)
2670 {
2671         unsigned long flags = 0;
2672
2673         /* PF driver will always initialize the Queue to an ACTIVE state */
2674         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2675
2676         /* tx only connections collect statistics (on the same index as the
2677          *  parent connection). The statistics are zeroed when the parent
2678          *  connection is initialized.
2679          */
2680         if (stat_counter_valid(bp, fp)) {
2681                 __set_bit(BNX2X_Q_FLG_STATS, &flags);
2682                 if (zero_stats)
2683                         __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2684         }
2685
2686         return flags;
2687 }
2688
2689 static inline unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2690                                               struct bnx2x_fastpath *fp,
2691                                               bool leading)
2692 {
2693         unsigned long flags = 0;
2694
2695         /* calculate other queue flags */
2696         if (IS_MF_SD(bp))
2697                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2698
2699         if (IS_FCOE_FP(fp))
2700                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2701
2702         if (!fp->disable_tpa)
2703                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2704
2705         if (leading) {
2706                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2707                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2708         }
2709
2710         /* Always set HW VLAN stripping */
2711         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2712
2713
2714         return flags | bnx2x_get_common_flags(bp, fp, true);
2715 }
2716
2717 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2718         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init,
2719         u8 cos)
2720 {
2721         gen_init->stat_id = bnx2x_stats_id(fp);
2722         gen_init->spcl_id = fp->cl_id;
2723
2724         /* Always use mini-jumbo MTU for FCoE L2 ring */
2725         if (IS_FCOE_FP(fp))
2726                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2727         else
2728                 gen_init->mtu = bp->dev->mtu;
2729
2730         gen_init->cos = cos;
2731 }
2732
2733 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2734         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2735         struct bnx2x_rxq_setup_params *rxq_init)
2736 {
2737         u8 max_sge = 0;
2738         u16 sge_sz = 0;
2739         u16 tpa_agg_size = 0;
2740
2741         if (!fp->disable_tpa) {
2742                 pause->sge_th_hi = 250;
2743                 pause->sge_th_lo = 150;
2744                 tpa_agg_size = min_t(u32,
2745                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2746                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2747                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2748                         SGE_PAGE_SHIFT;
2749                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2750                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2751                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2752                                     0xffff);
2753         }
2754
2755         /* pause - not for e1 */
2756         if (!CHIP_IS_E1(bp)) {
2757                 pause->bd_th_hi = 350;
2758                 pause->bd_th_lo = 250;
2759                 pause->rcq_th_hi = 350;
2760                 pause->rcq_th_lo = 250;
2761
2762                 pause->pri_map = 1;
2763         }
2764
2765         /* rxq setup */
2766         rxq_init->dscr_map = fp->rx_desc_mapping;
2767         rxq_init->sge_map = fp->rx_sge_mapping;
2768         rxq_init->rcq_map = fp->rx_comp_mapping;
2769         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2770
2771         /* This should be a maximum number of data bytes that may be
2772          * placed on the BD (not including paddings).
2773          */
2774         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN -
2775                 IP_HEADER_ALIGNMENT_PADDING;
2776
2777         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2778         rxq_init->tpa_agg_sz = tpa_agg_size;
2779         rxq_init->sge_buf_sz = sge_sz;
2780         rxq_init->max_sges_pkt = max_sge;
2781         rxq_init->rss_engine_id = BP_FUNC(bp);
2782
2783         /* Maximum number or simultaneous TPA aggregation for this Queue.
2784          *
2785          * For PF Clients it should be the maximum avaliable number.
2786          * VF driver(s) may want to define it to a smaller value.
2787          */
2788         rxq_init->max_tpa_queues =
2789                 (CHIP_IS_E1(bp) ? ETH_MAX_AGGREGATION_QUEUES_E1 :
2790                 ETH_MAX_AGGREGATION_QUEUES_E1H_E2);
2791
2792         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2793         rxq_init->fw_sb_id = fp->fw_sb_id;
2794
2795         if (IS_FCOE_FP(fp))
2796                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2797         else
2798                 rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
2799 }
2800
2801 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2802         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init,
2803         u8 cos)
2804 {
2805         txq_init->dscr_map = fp->txdata[cos].tx_desc_mapping;
2806         txq_init->sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
2807         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2808         txq_init->fw_sb_id = fp->fw_sb_id;
2809
2810         /*
2811          * set the tss leading client id for TX classfication ==
2812          * leading RSS client id
2813          */
2814         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2815
2816         if (IS_FCOE_FP(fp)) {
2817                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2818                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2819         }
2820 }
2821
2822 static void bnx2x_pf_init(struct bnx2x *bp)
2823 {
2824         struct bnx2x_func_init_params func_init = {0};
2825         struct event_ring_data eq_data = { {0} };
2826         u16 flags;
2827
2828         if (!CHIP_IS_E1x(bp)) {
2829                 /* reset IGU PF statistics: MSIX + ATTN */
2830                 /* PF */
2831                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2832                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2833                            (CHIP_MODE_IS_4_PORT(bp) ?
2834                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2835                 /* ATTN */
2836                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2837                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2838                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2839                            (CHIP_MODE_IS_4_PORT(bp) ?
2840                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2841         }
2842
2843         /* function setup flags */
2844         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2845
2846         /* This flag is relevant for E1x only.
2847          * E2 doesn't have a TPA configuration in a function level.
2848          */
2849         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2850
2851         func_init.func_flgs = flags;
2852         func_init.pf_id = BP_FUNC(bp);
2853         func_init.func_id = BP_FUNC(bp);
2854         func_init.spq_map = bp->spq_mapping;
2855         func_init.spq_prod = bp->spq_prod_idx;
2856
2857         bnx2x_func_init(bp, &func_init);
2858
2859         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2860
2861         /*
2862          * Congestion management values depend on the link rate
2863          * There is no active link so initial link rate is set to 10 Gbps.
2864          * When the link comes up The congestion management values are
2865          * re-calculated according to the actual link rate.
2866          */
2867         bp->link_vars.line_speed = SPEED_10000;
2868         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
2869
2870         /* Only the PMF sets the HW */
2871         if (bp->port.pmf)
2872                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2873
2874         /* init Event Queue */
2875         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
2876         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
2877         eq_data.producer = bp->eq_prod;
2878         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
2879         eq_data.sb_id = DEF_SB_ID;
2880         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
2881 }
2882
2883
2884 static void bnx2x_e1h_disable(struct bnx2x *bp)
2885 {
2886         int port = BP_PORT(bp);
2887
2888         bnx2x_tx_disable(bp);
2889
2890         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
2891 }
2892
2893 static void bnx2x_e1h_enable(struct bnx2x *bp)
2894 {
2895         int port = BP_PORT(bp);
2896
2897         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
2898
2899         /* Tx queue should be only reenabled */
2900         netif_tx_wake_all_queues(bp->dev);
2901
2902         /*
2903          * Should not call netif_carrier_on since it will be called if the link
2904          * is up when checking for link state
2905          */
2906 }
2907
2908 /* called due to MCP event (on pmf):
2909  *      reread new bandwidth configuration
2910  *      configure FW
2911  *      notify others function about the change
2912  */
2913 static inline void bnx2x_config_mf_bw(struct bnx2x *bp)
2914 {
2915         if (bp->link_vars.link_up) {
2916                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
2917                 bnx2x_link_sync_notify(bp);
2918         }
2919         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2920 }
2921
2922 static inline void bnx2x_set_mf_bw(struct bnx2x *bp)
2923 {
2924         bnx2x_config_mf_bw(bp);
2925         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
2926 }
2927
2928 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
2929 {
2930         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
2931
2932         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
2933
2934                 /*
2935                  * This is the only place besides the function initialization
2936                  * where the bp->flags can change so it is done without any
2937                  * locks
2938                  */
2939                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2940                         DP(NETIF_MSG_IFDOWN, "mf_cfg function disabled\n");
2941                         bp->flags |= MF_FUNC_DIS;
2942
2943                         bnx2x_e1h_disable(bp);
2944                 } else {
2945                         DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2946                         bp->flags &= ~MF_FUNC_DIS;
2947
2948                         bnx2x_e1h_enable(bp);
2949                 }
2950                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
2951         }
2952         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
2953                 bnx2x_config_mf_bw(bp);
2954                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
2955         }
2956
2957         /* Report results to MCP */
2958         if (dcc_event)
2959                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
2960         else
2961                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
2962 }
2963
2964 /* must be called under the spq lock */
2965 static inline struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
2966 {
2967         struct eth_spe *next_spe = bp->spq_prod_bd;
2968
2969         if (bp->spq_prod_bd == bp->spq_last_bd) {
2970                 bp->spq_prod_bd = bp->spq;
2971                 bp->spq_prod_idx = 0;
2972                 DP(NETIF_MSG_TIMER, "end of spq\n");
2973         } else {
2974                 bp->spq_prod_bd++;
2975                 bp->spq_prod_idx++;
2976         }
2977         return next_spe;
2978 }
2979
2980 /* must be called under the spq lock */
2981 static inline void bnx2x_sp_prod_update(struct bnx2x *bp)
2982 {
2983         int func = BP_FUNC(bp);
2984
2985         /* Make sure that BD data is updated before writing the producer */
2986         wmb();
2987
2988         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
2989                  bp->spq_prod_idx);
2990         mmiowb();
2991 }
2992
2993 /**
2994  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
2995  *
2996  * @cmd:        command to check
2997  * @cmd_type:   command type
2998  */
2999 static inline bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
3000 {
3001         if ((cmd_type == NONE_CONNECTION_TYPE) ||
3002             (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
3003             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
3004             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
3005             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
3006             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
3007             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
3008                 return true;
3009         else
3010                 return false;
3011
3012 }
3013
3014
3015 /**
3016  * bnx2x_sp_post - place a single command on an SP ring
3017  *
3018  * @bp:         driver handle
3019  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
3020  * @cid:        SW CID the command is related to
3021  * @data_hi:    command private data address (high 32 bits)
3022  * @data_lo:    command private data address (low 32 bits)
3023  * @cmd_type:   command type (e.g. NONE, ETH)
3024  *
3025  * SP data is handled as if it's always an address pair, thus data fields are
3026  * not swapped to little endian in upper functions. Instead this function swaps
3027  * data as if it's two u32 fields.
3028  */
3029 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
3030                   u32 data_hi, u32 data_lo, int cmd_type)
3031 {
3032         struct eth_spe *spe;
3033         u16 type;
3034         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
3035
3036 #ifdef BNX2X_STOP_ON_ERROR
3037         if (unlikely(bp->panic))
3038                 return -EIO;
3039 #endif
3040
3041         spin_lock_bh(&bp->spq_lock);
3042
3043         if (common) {
3044                 if (!atomic_read(&bp->eq_spq_left)) {
3045                         BNX2X_ERR("BUG! EQ ring full!\n");
3046                         spin_unlock_bh(&bp->spq_lock);
3047                         bnx2x_panic();
3048                         return -EBUSY;
3049                 }
3050         } else if (!atomic_read(&bp->cq_spq_left)) {
3051                         BNX2X_ERR("BUG! SPQ ring full!\n");
3052                         spin_unlock_bh(&bp->spq_lock);
3053                         bnx2x_panic();
3054                         return -EBUSY;
3055         }
3056
3057         spe = bnx2x_sp_get_next(bp);
3058
3059         /* CID needs port number to be encoded int it */
3060         spe->hdr.conn_and_cmd_data =
3061                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3062                                     HW_CID(bp, cid));
3063
3064         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3065
3066         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3067                  SPE_HDR_FUNCTION_ID);
3068
3069         spe->hdr.type = cpu_to_le16(type);
3070
3071         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3072         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3073
3074         /* stats ramrod has it's own slot on the spq */
3075         if (command != RAMROD_CMD_ID_COMMON_STAT_QUERY) {
3076                 /*
3077                  * It's ok if the actual decrement is issued towards the memory
3078                  * somewhere between the spin_lock and spin_unlock. Thus no
3079                  * more explict memory barrier is needed.
3080                  */
3081                 if (common)
3082                         atomic_dec(&bp->eq_spq_left);
3083                 else
3084                         atomic_dec(&bp->cq_spq_left);
3085         }
3086
3087
3088         DP(BNX2X_MSG_SP/*NETIF_MSG_TIMER*/,
3089            "SPQE[%x] (%x:%x)  command %d  hw_cid %x  data (%x:%x) "
3090            "type(0x%x) left (ETH, COMMON) (%x,%x)\n",
3091            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3092            (u32)(U64_LO(bp->spq_mapping) +
3093            (void *)bp->spq_prod_bd - (void *)bp->spq), command,
3094            HW_CID(bp, cid), data_hi, data_lo, type,
3095            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3096
3097         bnx2x_sp_prod_update(bp);
3098         spin_unlock_bh(&bp->spq_lock);
3099         return 0;
3100 }
3101
3102 /* acquire split MCP access lock register */
3103 static int bnx2x_acquire_alr(struct bnx2x *bp)
3104 {
3105         u32 j, val;
3106         int rc = 0;
3107
3108         might_sleep();
3109         for (j = 0; j < 1000; j++) {
3110                 val = (1UL << 31);
3111                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3112                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3113                 if (val & (1L << 31))
3114                         break;
3115
3116                 msleep(5);
3117         }
3118         if (!(val & (1L << 31))) {
3119                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3120                 rc = -EBUSY;
3121         }
3122
3123         return rc;
3124 }
3125
3126 /* release split MCP access lock register */
3127 static void bnx2x_release_alr(struct bnx2x *bp)
3128 {
3129         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3130 }
3131
3132 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3133 #define BNX2X_DEF_SB_IDX        0x0002
3134
3135 static inline u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3136 {
3137         struct host_sp_status_block *def_sb = bp->def_status_blk;
3138         u16 rc = 0;
3139
3140         barrier(); /* status block is written to by the chip */
3141         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3142                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3143                 rc |= BNX2X_DEF_SB_ATT_IDX;
3144         }
3145
3146         if (bp->def_idx != def_sb->sp_sb.running_index) {
3147                 bp->def_idx = def_sb->sp_sb.running_index;
3148                 rc |= BNX2X_DEF_SB_IDX;
3149         }
3150
3151         /* Do not reorder: indecies reading should complete before handling */
3152         barrier();
3153         return rc;
3154 }
3155
3156 /*
3157  * slow path service functions
3158  */
3159
3160 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3161 {
3162         int port = BP_PORT(bp);
3163         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3164                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3165         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3166                                        NIG_REG_MASK_INTERRUPT_PORT0;
3167         u32 aeu_mask;
3168         u32 nig_mask = 0;
3169         u32 reg_addr;
3170
3171         if (bp->attn_state & asserted)
3172                 BNX2X_ERR("IGU ERROR\n");
3173
3174         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3175         aeu_mask = REG_RD(bp, aeu_addr);
3176
3177         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3178            aeu_mask, asserted);
3179         aeu_mask &= ~(asserted & 0x3ff);
3180         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3181
3182         REG_WR(bp, aeu_addr, aeu_mask);
3183         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3184
3185         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3186         bp->attn_state |= asserted;
3187         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3188
3189         if (asserted & ATTN_HARD_WIRED_MASK) {
3190                 if (asserted & ATTN_NIG_FOR_FUNC) {
3191
3192                         bnx2x_acquire_phy_lock(bp);
3193
3194                         /* save nig interrupt mask */
3195                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3196
3197                         /* If nig_mask is not set, no need to call the update
3198                          * function.
3199                          */
3200                         if (nig_mask) {
3201                                 REG_WR(bp, nig_int_mask_addr, 0);
3202
3203                                 bnx2x_link_attn(bp);
3204                         }
3205
3206                         /* handle unicore attn? */
3207                 }
3208                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3209                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3210
3211                 if (asserted & GPIO_2_FUNC)
3212                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3213
3214                 if (asserted & GPIO_3_FUNC)
3215                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3216
3217                 if (asserted & GPIO_4_FUNC)
3218                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3219
3220                 if (port == 0) {
3221                         if (asserted & ATTN_GENERAL_ATTN_1) {
3222                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3223                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3224                         }
3225                         if (asserted & ATTN_GENERAL_ATTN_2) {
3226                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3227                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3228                         }
3229                         if (asserted & ATTN_GENERAL_ATTN_3) {
3230                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3231                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3232                         }
3233                 } else {
3234                         if (asserted & ATTN_GENERAL_ATTN_4) {
3235                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3236                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3237                         }
3238                         if (asserted & ATTN_GENERAL_ATTN_5) {
3239                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3240                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3241                         }
3242                         if (asserted & ATTN_GENERAL_ATTN_6) {
3243                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3244                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3245                         }
3246                 }
3247
3248         } /* if hardwired */
3249
3250         if (bp->common.int_block == INT_BLOCK_HC)
3251                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3252                             COMMAND_REG_ATTN_BITS_SET);
3253         else
3254                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3255
3256         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3257            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3258         REG_WR(bp, reg_addr, asserted);
3259
3260         /* now set back the mask */
3261         if (asserted & ATTN_NIG_FOR_FUNC) {
3262                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3263                 bnx2x_release_phy_lock(bp);
3264         }
3265 }
3266
3267 static inline void bnx2x_fan_failure(struct bnx2x *bp)
3268 {
3269         int port = BP_PORT(bp);
3270         u32 ext_phy_config;
3271         /* mark the failure */
3272         ext_phy_config =
3273                 SHMEM_RD(bp,
3274                          dev_info.port_hw_config[port].external_phy_config);
3275
3276         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3277         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3278         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3279                  ext_phy_config);
3280
3281         /* log the failure */
3282         netdev_err(bp->dev, "Fan Failure on Network Controller has caused"
3283                " the driver to shutdown the card to prevent permanent"
3284                " damage.  Please contact OEM Support for assistance\n");
3285 }
3286
3287 static inline void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3288 {
3289         int port = BP_PORT(bp);
3290         int reg_offset;
3291         u32 val;
3292
3293         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3294                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3295
3296         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3297
3298                 val = REG_RD(bp, reg_offset);
3299                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3300                 REG_WR(bp, reg_offset, val);
3301
3302                 BNX2X_ERR("SPIO5 hw attention\n");
3303
3304                 /* Fan failure attention */
3305                 bnx2x_hw_reset_phy(&bp->link_params);
3306                 bnx2x_fan_failure(bp);
3307         }
3308
3309         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3310                 bnx2x_acquire_phy_lock(bp);
3311                 bnx2x_handle_module_detect_int(&bp->link_params);
3312                 bnx2x_release_phy_lock(bp);
3313         }
3314
3315         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3316
3317                 val = REG_RD(bp, reg_offset);
3318                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3319                 REG_WR(bp, reg_offset, val);
3320
3321                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3322                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3323                 bnx2x_panic();
3324         }
3325 }
3326
3327 static inline void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3328 {
3329         u32 val;
3330
3331         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3332
3333                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3334                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3335                 /* DORQ discard attention */
3336                 if (val & 0x2)
3337                         BNX2X_ERR("FATAL error from DORQ\n");
3338         }
3339
3340         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3341
3342                 int port = BP_PORT(bp);
3343                 int reg_offset;
3344
3345                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3346                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3347
3348                 val = REG_RD(bp, reg_offset);
3349                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3350                 REG_WR(bp, reg_offset, val);
3351
3352                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3353                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3354                 bnx2x_panic();
3355         }
3356 }
3357
3358 static inline void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3359 {
3360         u32 val;
3361
3362         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3363
3364                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3365                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3366                 /* CFC error attention */
3367                 if (val & 0x2)
3368                         BNX2X_ERR("FATAL error from CFC\n");
3369         }
3370
3371         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3372                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3373                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3374                 /* RQ_USDMDP_FIFO_OVERFLOW */
3375                 if (val & 0x18000)
3376                         BNX2X_ERR("FATAL error from PXP\n");
3377
3378                 if (!CHIP_IS_E1x(bp)) {
3379                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3380                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3381                 }
3382         }
3383
3384         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3385
3386                 int port = BP_PORT(bp);
3387                 int reg_offset;
3388
3389                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3390                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3391
3392                 val = REG_RD(bp, reg_offset);
3393                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3394                 REG_WR(bp, reg_offset, val);
3395
3396                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3397                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3398                 bnx2x_panic();
3399         }
3400 }
3401
3402 static inline void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3403 {
3404         u32 val;
3405
3406         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3407
3408                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3409                         int func = BP_FUNC(bp);
3410
3411                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3412                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3413                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3414                         val = SHMEM_RD(bp,
3415                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3416                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3417                                 bnx2x_dcc_event(bp,
3418                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3419
3420                         if (val & DRV_STATUS_SET_MF_BW)
3421                                 bnx2x_set_mf_bw(bp);
3422
3423                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3424                                 bnx2x_pmf_update(bp);
3425
3426                         if (bp->port.pmf &&
3427                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3428                                 bp->dcbx_enabled > 0)
3429                                 /* start dcbx state machine */
3430                                 bnx2x_dcbx_set_params(bp,
3431                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3432                         if (bp->link_vars.periodic_flags &
3433                             PERIODIC_FLAGS_LINK_EVENT) {
3434                                 /*  sync with link */
3435                                 bnx2x_acquire_phy_lock(bp);
3436                                 bp->link_vars.periodic_flags &=
3437                                         ~PERIODIC_FLAGS_LINK_EVENT;
3438                                 bnx2x_release_phy_lock(bp);
3439                                 if (IS_MF(bp))
3440                                         bnx2x_link_sync_notify(bp);
3441                                 bnx2x_link_report(bp);
3442                         }
3443                         /* Always call it here: bnx2x_link_report() will
3444                          * prevent the link indication duplication.
3445                          */
3446                         bnx2x__link_status_update(bp);
3447                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3448
3449                         BNX2X_ERR("MC assert!\n");
3450                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3451                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3452                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3453                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3454                         bnx2x_panic();
3455
3456                 } else if (attn & BNX2X_MCP_ASSERT) {
3457
3458                         BNX2X_ERR("MCP assert!\n");
3459                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3460                         bnx2x_fw_dump(bp);
3461
3462                 } else
3463                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3464         }
3465
3466         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3467                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3468                 if (attn & BNX2X_GRC_TIMEOUT) {
3469                         val = CHIP_IS_E1(bp) ? 0 :
3470                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3471                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3472                 }
3473                 if (attn & BNX2X_GRC_RSV) {
3474                         val = CHIP_IS_E1(bp) ? 0 :
3475                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3476                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3477                 }
3478                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3479         }
3480 }
3481
3482 /*
3483  * Bits map:
3484  * 0-7   - Engine0 load counter.
3485  * 8-15  - Engine1 load counter.
3486  * 16    - Engine0 RESET_IN_PROGRESS bit.
3487  * 17    - Engine1 RESET_IN_PROGRESS bit.
3488  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3489  *         on the engine
3490  * 19    - Engine1 ONE_IS_LOADED.
3491  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3492  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3493  *         just the one belonging to its engine).
3494  *
3495  */
3496 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3497
3498 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3499 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3500 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3501 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3502 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3503 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3504 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3505
3506 /*
3507  * Set the GLOBAL_RESET bit.
3508  *
3509  * Should be run under rtnl lock
3510  */
3511 void bnx2x_set_reset_global(struct bnx2x *bp)
3512 {
3513         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3514
3515         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3516         barrier();
3517         mmiowb();
3518 }
3519
3520 /*
3521  * Clear the GLOBAL_RESET bit.
3522  *
3523  * Should be run under rtnl lock
3524  */
3525 static inline void bnx2x_clear_reset_global(struct bnx2x *bp)
3526 {
3527         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3528
3529         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3530         barrier();
3531         mmiowb();
3532 }
3533
3534 /*
3535  * Checks the GLOBAL_RESET bit.
3536  *
3537  * should be run under rtnl lock
3538  */
3539 static inline bool bnx2x_reset_is_global(struct bnx2x *bp)
3540 {
3541         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3542
3543         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3544         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3545 }
3546
3547 /*
3548  * Clear RESET_IN_PROGRESS bit for the current engine.
3549  *
3550  * Should be run under rtnl lock
3551  */
3552 static inline void bnx2x_set_reset_done(struct bnx2x *bp)
3553 {
3554         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3555         u32 bit = BP_PATH(bp) ?
3556                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3557
3558         /* Clear the bit */
3559         val &= ~bit;
3560         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3561         barrier();
3562         mmiowb();
3563 }
3564
3565 /*
3566  * Set RESET_IN_PROGRESS for the current engine.
3567  *
3568  * should be run under rtnl lock
3569  */
3570 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3571 {
3572         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3573         u32 bit = BP_PATH(bp) ?
3574                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3575
3576         /* Set the bit */
3577         val |= bit;
3578         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3579         barrier();
3580         mmiowb();
3581 }
3582
3583 /*
3584  * Checks the RESET_IN_PROGRESS bit for the given engine.
3585  * should be run under rtnl lock
3586  */
3587 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3588 {
3589         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3590         u32 bit = engine ?
3591                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3592
3593         /* return false if bit is set */
3594         return (val & bit) ? false : true;
3595 }
3596
3597 /*
3598  * Increment the load counter for the current engine.
3599  *
3600  * should be run under rtnl lock
3601  */
3602 void bnx2x_inc_load_cnt(struct bnx2x *bp)
3603 {
3604         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3605         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3606                              BNX2X_PATH0_LOAD_CNT_MASK;
3607         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3608                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3609
3610         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3611
3612         /* get the current counter value */
3613         val1 = (val & mask) >> shift;
3614
3615         /* increment... */
3616         val1++;
3617
3618         /* clear the old value */
3619         val &= ~mask;
3620
3621         /* set the new one */
3622         val |= ((val1 << shift) & mask);
3623
3624         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3625         barrier();
3626         mmiowb();
3627 }
3628
3629 /**
3630  * bnx2x_dec_load_cnt - decrement the load counter
3631  *
3632  * @bp:         driver handle
3633  *
3634  * Should be run under rtnl lock.
3635  * Decrements the load counter for the current engine. Returns
3636  * the new counter value.
3637  */
3638 u32 bnx2x_dec_load_cnt(struct bnx2x *bp)
3639 {
3640         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3641         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3642                              BNX2X_PATH0_LOAD_CNT_MASK;
3643         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3644                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3645
3646         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3647
3648         /* get the current counter value */
3649         val1 = (val & mask) >> shift;
3650
3651         /* decrement... */
3652         val1--;
3653
3654         /* clear the old value */
3655         val &= ~mask;
3656
3657         /* set the new one */
3658         val |= ((val1 << shift) & mask);
3659
3660         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3661         barrier();
3662         mmiowb();
3663
3664         return val1;
3665 }
3666
3667 /*
3668  * Read the load counter for the current engine.
3669  *
3670  * should be run under rtnl lock
3671  */
3672 static inline u32 bnx2x_get_load_cnt(struct bnx2x *bp, int engine)
3673 {
3674         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
3675                              BNX2X_PATH0_LOAD_CNT_MASK);
3676         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3677                              BNX2X_PATH0_LOAD_CNT_SHIFT);
3678         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3679
3680         DP(NETIF_MSG_HW, "GLOB_REG=0x%08x\n", val);
3681
3682         val = (val & mask) >> shift;
3683
3684         DP(NETIF_MSG_HW, "load_cnt for engine %d = %d\n", engine, val);
3685
3686         return val;
3687 }
3688
3689 /*
3690  * Reset the load counter for the current engine.
3691  *
3692  * should be run under rtnl lock
3693  */
3694 static inline void bnx2x_clear_load_cnt(struct bnx2x *bp)
3695 {
3696         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3697         u32 mask = (BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3698                              BNX2X_PATH0_LOAD_CNT_MASK);
3699
3700         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~mask));
3701 }
3702
3703 static inline void _print_next_block(int idx, const char *blk)
3704 {
3705         if (idx)
3706                 pr_cont(", ");
3707         pr_cont("%s", blk);
3708 }
3709
3710 static inline int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
3711                                                   bool print)
3712 {
3713         int i = 0;
3714         u32 cur_bit = 0;
3715         for (i = 0; sig; i++) {
3716                 cur_bit = ((u32)0x1 << i);
3717                 if (sig & cur_bit) {
3718                         switch (cur_bit) {
3719                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
3720                                 if (print)
3721                                         _print_next_block(par_num++, "BRB");
3722                                 break;
3723                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
3724                                 if (print)
3725                                         _print_next_block(par_num++, "PARSER");
3726                                 break;
3727                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
3728                                 if (print)
3729                                         _print_next_block(par_num++, "TSDM");
3730                                 break;
3731                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
3732                                 if (print)
3733                                         _print_next_block(par_num++,
3734                                                           "SEARCHER");
3735                                 break;
3736                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
3737                                 if (print)
3738                                         _print_next_block(par_num++, "TCM");
3739                                 break;
3740                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
3741                                 if (print)
3742                                         _print_next_block(par_num++, "TSEMI");
3743                                 break;
3744                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
3745                                 if (print)
3746                                         _print_next_block(par_num++, "XPB");
3747                                 break;
3748                         }
3749
3750                         /* Clear the bit */
3751                         sig &= ~cur_bit;
3752                 }
3753         }
3754
3755         return par_num;
3756 }
3757
3758 static inline int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
3759                                                   bool *global, bool print)
3760 {
3761         int i = 0;
3762         u32 cur_bit = 0;
3763         for (i = 0; sig; i++) {
3764                 cur_bit = ((u32)0x1 << i);
3765                 if (sig & cur_bit) {
3766                         switch (cur_bit) {
3767                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
3768                                 if (print)
3769                                         _print_next_block(par_num++, "PBF");
3770                                 break;
3771                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
3772                                 if (print)
3773                                         _print_next_block(par_num++, "QM");
3774                                 break;
3775                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
3776                                 if (print)
3777                                         _print_next_block(par_num++, "TM");
3778                                 break;
3779                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
3780                                 if (print)
3781                                         _print_next_block(par_num++, "XSDM");
3782                                 break;
3783                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
3784                                 if (print)
3785                                         _print_next_block(par_num++, "XCM");
3786                                 break;
3787                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
3788                                 if (print)
3789                                         _print_next_block(par_num++, "XSEMI");
3790                                 break;
3791                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
3792                                 if (print)
3793                                         _print_next_block(par_num++,
3794                                                           "DOORBELLQ");
3795                                 break;
3796                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
3797                                 if (print)
3798                                         _print_next_block(par_num++, "NIG");
3799                                 break;
3800                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
3801                                 if (print)
3802                                         _print_next_block(par_num++,
3803                                                           "VAUX PCI CORE");
3804                                 *global = true;
3805                                 break;
3806                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
3807                                 if (print)
3808                                         _print_next_block(par_num++, "DEBUG");
3809                                 break;
3810                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
3811                                 if (print)
3812                                         _print_next_block(par_num++, "USDM");
3813                                 break;
3814                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
3815                                 if (print)
3816                                         _print_next_block(par_num++, "USEMI");
3817                                 break;
3818                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
3819                                 if (print)
3820                                         _print_next_block(par_num++, "UPB");
3821                                 break;
3822                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
3823                                 if (print)
3824                                         _print_next_block(par_num++, "CSDM");
3825                                 break;
3826                         }
3827
3828                         /* Clear the bit */
3829                         sig &= ~cur_bit;
3830                 }
3831         }
3832
3833         return par_num;
3834 }
3835
3836 static inline int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
3837                                                   bool print)
3838 {
3839         int i = 0;
3840         u32 cur_bit = 0;
3841         for (i = 0; sig; i++) {
3842                 cur_bit = ((u32)0x1 << i);
3843                 if (sig & cur_bit) {
3844                         switch (cur_bit) {
3845                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
3846                                 if (print)
3847                                         _print_next_block(par_num++, "CSEMI");
3848                                 break;
3849                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
3850                                 if (print)
3851                                         _print_next_block(par_num++, "PXP");
3852                                 break;
3853                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
3854                                 if (print)
3855                                         _print_next_block(par_num++,
3856                                         "PXPPCICLOCKCLIENT");
3857                                 break;
3858                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
3859                                 if (print)
3860                                         _print_next_block(par_num++, "CFC");
3861                                 break;
3862                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
3863                                 if (print)
3864                                         _print_next_block(par_num++, "CDU");
3865                                 break;
3866                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
3867                                 if (print)
3868                                         _print_next_block(par_num++, "DMAE");
3869                                 break;
3870                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
3871                                 if (print)
3872                                         _print_next_block(par_num++, "IGU");
3873                                 break;
3874                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
3875                                 if (print)
3876                                         _print_next_block(par_num++, "MISC");
3877                                 break;
3878                         }
3879
3880                         /* Clear the bit */
3881                         sig &= ~cur_bit;
3882                 }
3883         }
3884
3885         return par_num;
3886 }
3887
3888 static inline int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
3889                                                   bool *global, bool print)
3890 {
3891         int i = 0;
3892         u32 cur_bit = 0;
3893         for (i = 0; sig; i++) {
3894                 cur_bit = ((u32)0x1 << i);
3895                 if (sig & cur_bit) {
3896                         switch (cur_bit) {
3897                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
3898                                 if (print)
3899                                         _print_next_block(par_num++, "MCP ROM");
3900                                 *global = true;
3901                                 break;
3902                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
3903                                 if (print)
3904                                         _print_next_block(par_num++,
3905                                                           "MCP UMP RX");
3906                                 *global = true;
3907                                 break;
3908                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
3909                                 if (print)
3910                                         _print_next_block(par_num++,
3911                                                           "MCP UMP TX");
3912                                 *global = true;
3913                                 break;
3914                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
3915                                 if (print)
3916                                         _print_next_block(par_num++,
3917                                                           "MCP SCPAD");
3918                                 *global = true;
3919                                 break;
3920                         }
3921
3922                         /* Clear the bit */
3923                         sig &= ~cur_bit;
3924                 }
3925         }
3926
3927         return par_num;
3928 }
3929
3930 static inline bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
3931                                      u32 sig0, u32 sig1, u32 sig2, u32 sig3)
3932 {
3933         if ((sig0 & HW_PRTY_ASSERT_SET_0) || (sig1 & HW_PRTY_ASSERT_SET_1) ||
3934             (sig2 & HW_PRTY_ASSERT_SET_2) || (sig3 & HW_PRTY_ASSERT_SET_3)) {
3935                 int par_num = 0;
3936                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention: "
3937                         "[0]:0x%08x [1]:0x%08x "
3938                         "[2]:0x%08x [3]:0x%08x\n",
3939                           sig0 & HW_PRTY_ASSERT_SET_0,
3940                           sig1 & HW_PRTY_ASSERT_SET_1,
3941                           sig2 & HW_PRTY_ASSERT_SET_2,
3942                           sig3 & HW_PRTY_ASSERT_SET_3);
3943                 if (print)
3944                         netdev_err(bp->dev,
3945                                    "Parity errors detected in blocks: ");
3946                 par_num = bnx2x_check_blocks_with_parity0(
3947                         sig0 & HW_PRTY_ASSERT_SET_0, par_num, print);
3948                 par_num = bnx2x_check_blocks_with_parity1(
3949                         sig1 & HW_PRTY_ASSERT_SET_1, par_num, global, print);
3950                 par_num = bnx2x_check_blocks_with_parity2(
3951                         sig2 & HW_PRTY_ASSERT_SET_2, par_num, print);
3952                 par_num = bnx2x_check_blocks_with_parity3(
3953                         sig3 & HW_PRTY_ASSERT_SET_3, par_num, global, print);
3954                 if (print)
3955                         pr_cont("\n");
3956                 return true;
3957         } else
3958                 return false;
3959 }
3960
3961 /**
3962  * bnx2x_chk_parity_attn - checks for parity attentions.
3963  *
3964  * @bp:         driver handle
3965  * @global:     true if there was a global attention
3966  * @print:      show parity attention in syslog
3967  */
3968 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
3969 {
3970         struct attn_route attn;
3971         int port = BP_PORT(bp);
3972
3973         attn.sig[0] = REG_RD(bp,
3974                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
3975                              port*4);
3976         attn.sig[1] = REG_RD(bp,
3977                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
3978                              port*4);
3979         attn.sig[2] = REG_RD(bp,
3980                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
3981                              port*4);
3982         attn.sig[3] = REG_RD(bp,
3983                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
3984                              port*4);
3985
3986         return bnx2x_parity_attn(bp, global, print, attn.sig[0], attn.sig[1],
3987                                  attn.sig[2], attn.sig[3]);
3988 }
3989
3990
3991 static inline void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
3992 {
3993         u32 val;
3994         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
3995
3996                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
3997                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
3998                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
3999                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4000                                   "ADDRESS_ERROR\n");
4001                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
4002                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4003                                   "INCORRECT_RCV_BEHAVIOR\n");
4004                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
4005                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4006                                   "WAS_ERROR_ATTN\n");
4007                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
4008                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4009                                   "VF_LENGTH_VIOLATION_ATTN\n");
4010                 if (val &
4011                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
4012                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4013                                   "VF_GRC_SPACE_VIOLATION_ATTN\n");
4014                 if (val &
4015                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
4016                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4017                                   "VF_MSIX_BAR_VIOLATION_ATTN\n");
4018                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
4019                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4020                                   "TCPL_ERROR_ATTN\n");
4021                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
4022                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4023                                   "TCPL_IN_TWO_RCBS_ATTN\n");
4024                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
4025                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
4026                                   "CSSNOOP_FIFO_OVERFLOW\n");
4027         }
4028         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
4029                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
4030                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
4031                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
4032                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
4033                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
4034                         BNX2X_ERR("ATC_ATC_INT_STS_REG"
4035                                   "_ATC_TCPL_TO_NOT_PEND\n");
4036                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
4037                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4038                                   "ATC_GPA_MULTIPLE_HITS\n");
4039                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
4040                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4041                                   "ATC_RCPL_TO_EMPTY_CNT\n");
4042                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
4043                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
4044                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
4045                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
4046                                   "ATC_IREQ_LESS_THAN_STU\n");
4047         }
4048
4049         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4050                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
4051                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
4052                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4053                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4054         }
4055
4056 }
4057
4058 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4059 {
4060         struct attn_route attn, *group_mask;
4061         int port = BP_PORT(bp);
4062         int index;
4063         u32 reg_addr;
4064         u32 val;
4065         u32 aeu_mask;
4066         bool global = false;
4067
4068         /* need to take HW lock because MCP or other port might also
4069            try to handle this event */
4070         bnx2x_acquire_alr(bp);
4071
4072         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4073 #ifndef BNX2X_STOP_ON_ERROR
4074                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4075                 schedule_delayed_work(&bp->sp_rtnl_task, 0);
4076                 /* Disable HW interrupts */
4077                 bnx2x_int_disable(bp);
4078                 /* In case of parity errors don't handle attentions so that
4079                  * other function would "see" parity errors.
4080                  */
4081 #else
4082                 bnx2x_panic();
4083 #endif
4084                 bnx2x_release_alr(bp);
4085                 return;
4086         }
4087
4088         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4089         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4090         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4091         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4092         if (!CHIP_IS_E1x(bp))
4093                 attn.sig[4] =
4094                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4095         else
4096                 attn.sig[4] = 0;
4097
4098         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4099            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4100
4101         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4102                 if (deasserted & (1 << index)) {
4103                         group_mask = &bp->attn_group[index];
4104
4105                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x "
4106                                          "%08x %08x %08x\n",
4107                            index,
4108                            group_mask->sig[0], group_mask->sig[1],
4109                            group_mask->sig[2], group_mask->sig[3],
4110                            group_mask->sig[4]);
4111
4112                         bnx2x_attn_int_deasserted4(bp,
4113                                         attn.sig[4] & group_mask->sig[4]);
4114                         bnx2x_attn_int_deasserted3(bp,
4115                                         attn.sig[3] & group_mask->sig[3]);
4116                         bnx2x_attn_int_deasserted1(bp,
4117                                         attn.sig[1] & group_mask->sig[1]);
4118                         bnx2x_attn_int_deasserted2(bp,
4119                                         attn.sig[2] & group_mask->sig[2]);
4120                         bnx2x_attn_int_deasserted0(bp,
4121                                         attn.sig[0] & group_mask->sig[0]);
4122                 }
4123         }
4124
4125         bnx2x_release_alr(bp);
4126
4127         if (bp->common.int_block == INT_BLOCK_HC)
4128                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4129                             COMMAND_REG_ATTN_BITS_CLR);
4130         else
4131                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4132
4133         val = ~deasserted;
4134         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4135            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4136         REG_WR(bp, reg_addr, val);
4137
4138         if (~bp->attn_state & deasserted)
4139                 BNX2X_ERR("IGU ERROR\n");
4140
4141         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4142                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4143
4144         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4145         aeu_mask = REG_RD(bp, reg_addr);
4146
4147         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4148            aeu_mask, deasserted);
4149         aeu_mask |= (deasserted & 0x3ff);
4150         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4151
4152         REG_WR(bp, reg_addr, aeu_mask);
4153         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4154
4155         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4156         bp->attn_state &= ~deasserted;
4157         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4158 }
4159
4160 static void bnx2x_attn_int(struct bnx2x *bp)
4161 {
4162         /* read local copy of bits */
4163         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4164                                                                 attn_bits);
4165         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4166                                                                 attn_bits_ack);
4167         u32 attn_state = bp->attn_state;
4168
4169         /* look for changed bits */
4170         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4171         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4172
4173         DP(NETIF_MSG_HW,
4174            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4175            attn_bits, attn_ack, asserted, deasserted);
4176
4177         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4178                 BNX2X_ERR("BAD attention state\n");
4179
4180         /* handle bits that were raised */
4181         if (asserted)
4182                 bnx2x_attn_int_asserted(bp, asserted);
4183
4184         if (deasserted)
4185                 bnx2x_attn_int_deasserted(bp, deasserted);
4186 }
4187
4188 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4189                       u16 index, u8 op, u8 update)
4190 {
4191         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4192
4193         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4194                              igu_addr);
4195 }
4196
4197 static inline void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4198 {
4199         /* No memory barriers */
4200         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4201         mmiowb(); /* keep prod updates ordered */
4202 }
4203
4204 #ifdef BCM_CNIC
4205 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4206                                       union event_ring_elem *elem)
4207 {
4208         u8 err = elem->message.error;
4209
4210         if (!bp->cnic_eth_dev.starting_cid  ||
4211             (cid < bp->cnic_eth_dev.starting_cid &&
4212             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4213                 return 1;
4214
4215         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4216
4217         if (unlikely(err)) {
4218
4219                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4220                           cid);
4221                 bnx2x_panic_dump(bp);
4222         }
4223         bnx2x_cnic_cfc_comp(bp, cid, err);
4224         return 0;
4225 }
4226 #endif
4227
4228 static inline void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4229 {
4230         struct bnx2x_mcast_ramrod_params rparam;
4231         int rc;
4232
4233         memset(&rparam, 0, sizeof(rparam));
4234
4235         rparam.mcast_obj = &bp->mcast_obj;
4236
4237         netif_addr_lock_bh(bp->dev);
4238
4239         /* Clear pending state for the last command */
4240         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4241
4242         /* If there are pending mcast commands - send them */
4243         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4244                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4245                 if (rc < 0)
4246                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4247                                   rc);
4248         }
4249
4250         netif_addr_unlock_bh(bp->dev);
4251 }
4252
4253 static inline void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4254                                                    union event_ring_elem *elem)
4255 {
4256         unsigned long ramrod_flags = 0;
4257         int rc = 0;
4258         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4259         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4260
4261         /* Always push next commands out, don't wait here */
4262         __set_bit(RAMROD_CONT, &ramrod_flags);
4263
4264         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4265         case BNX2X_FILTER_MAC_PENDING:
4266 #ifdef BCM_CNIC
4267                 if (cid == BNX2X_ISCSI_ETH_CID)
4268                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4269                 else
4270 #endif
4271                         vlan_mac_obj = &bp->fp[cid].mac_obj;
4272
4273                 break;
4274                 vlan_mac_obj = &bp->fp[cid].mac_obj;
4275
4276         case BNX2X_FILTER_MCAST_PENDING:
4277                 /* This is only relevant for 57710 where multicast MACs are
4278                  * configured as unicast MACs using the same ramrod.
4279                  */
4280                 bnx2x_handle_mcast_eqe(bp);
4281                 return;
4282         default:
4283                 BNX2X_ERR("Unsupported classification command: %d\n",
4284                           elem->message.data.eth_event.echo);
4285                 return;
4286         }
4287
4288         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4289
4290         if (rc < 0)
4291                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4292         else if (rc > 0)
4293                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4294
4295 }
4296
4297 #ifdef BCM_CNIC
4298 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4299 #endif
4300
4301 static inline void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4302 {
4303         netif_addr_lock_bh(bp->dev);
4304
4305         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4306
4307         /* Send rx_mode command again if was requested */
4308         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4309                 bnx2x_set_storm_rx_mode(bp);
4310 #ifdef BCM_CNIC
4311         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4312                                     &bp->sp_state))
4313                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4314         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4315                                     &bp->sp_state))
4316                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4317 #endif
4318
4319         netif_addr_unlock_bh(bp->dev);
4320 }
4321
4322 static inline struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4323         struct bnx2x *bp, u32 cid)
4324 {
4325         DP(BNX2X_MSG_SP, "retrieving fp from cid %d", cid);
4326 #ifdef BCM_CNIC
4327         if (cid == BNX2X_FCOE_ETH_CID)
4328                 return &bnx2x_fcoe(bp, q_obj);
4329         else
4330 #endif
4331                 return &bnx2x_fp(bp, CID_TO_FP(cid), q_obj);
4332 }
4333
4334 static void bnx2x_eq_int(struct bnx2x *bp)
4335 {
4336         u16 hw_cons, sw_cons, sw_prod;
4337         union event_ring_elem *elem;
4338         u32 cid;
4339         u8 opcode;
4340         int spqe_cnt = 0;
4341         struct bnx2x_queue_sp_obj *q_obj;
4342         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4343         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4344
4345         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4346
4347         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4348          * when we get the the next-page we nned to adjust so the loop
4349          * condition below will be met. The next element is the size of a
4350          * regular element and hence incrementing by 1
4351          */
4352         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4353                 hw_cons++;
4354
4355         /* This function may never run in parallel with itself for a
4356          * specific bp, thus there is no need in "paired" read memory
4357          * barrier here.
4358          */
4359         sw_cons = bp->eq_cons;
4360         sw_prod = bp->eq_prod;
4361
4362         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->cq_spq_left %u\n",
4363                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4364
4365         for (; sw_cons != hw_cons;
4366               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4367
4368
4369                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4370
4371                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4372                 opcode = elem->message.opcode;
4373
4374
4375                 /* handle eq element */
4376                 switch (opcode) {
4377                 case EVENT_RING_OPCODE_STAT_QUERY:
4378                         DP(NETIF_MSG_TIMER, "got statistics comp event %d\n",
4379                            bp->stats_comp++);
4380                         /* nothing to do with stats comp */
4381                         continue;
4382
4383                 case EVENT_RING_OPCODE_CFC_DEL:
4384                         /* handle according to cid range */
4385                         /*
4386                          * we may want to verify here that the bp state is
4387                          * HALTING
4388                          */
4389                         DP(NETIF_MSG_IFDOWN,
4390                            "got delete ramrod for MULTI[%d]\n", cid);
4391 #ifdef BCM_CNIC
4392                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4393                                 goto next_spqe;
4394 #endif
4395                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4396
4397                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4398                                 break;
4399
4400
4401
4402                         goto next_spqe;
4403
4404                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4405                         DP(NETIF_MSG_IFUP, "got STOP TRAFFIC\n");
4406                         if (f_obj->complete_cmd(bp, f_obj,
4407                                                 BNX2X_F_CMD_TX_STOP))
4408                                 break;
4409                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4410                         goto next_spqe;
4411
4412                 case EVENT_RING_OPCODE_START_TRAFFIC:
4413                         DP(NETIF_MSG_IFUP, "got START TRAFFIC\n");
4414                         if (f_obj->complete_cmd(bp, f_obj,
4415                                                 BNX2X_F_CMD_TX_START))
4416                                 break;
4417                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4418                         goto next_spqe;
4419                 case EVENT_RING_OPCODE_FUNCTION_START:
4420                         DP(NETIF_MSG_IFUP, "got FUNC_START ramrod\n");
4421                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4422                                 break;
4423
4424                         goto next_spqe;
4425
4426                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4427                         DP(NETIF_MSG_IFDOWN, "got FUNC_STOP ramrod\n");
4428                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4429                                 break;
4430
4431                         goto next_spqe;
4432                 }
4433
4434                 switch (opcode | bp->state) {
4435                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4436                       BNX2X_STATE_OPEN):
4437                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4438                       BNX2X_STATE_OPENING_WAIT4_PORT):
4439                         cid = elem->message.data.eth_event.echo &
4440                                 BNX2X_SWCID_MASK;
4441                         DP(NETIF_MSG_IFUP, "got RSS_UPDATE ramrod. CID %d\n",
4442                            cid);
4443                         rss_raw->clear_pending(rss_raw);
4444                         break;
4445
4446                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4447                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4448                 case (EVENT_RING_OPCODE_SET_MAC |
4449                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4450                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4451                       BNX2X_STATE_OPEN):
4452                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4453                       BNX2X_STATE_DIAG):
4454                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4455                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4456                         DP(NETIF_MSG_IFUP, "got (un)set mac ramrod\n");
4457                         bnx2x_handle_classification_eqe(bp, elem);
4458                         break;
4459
4460                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4461                       BNX2X_STATE_OPEN):
4462                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4463                       BNX2X_STATE_DIAG):
4464                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4465                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4466                         DP(NETIF_MSG_IFUP, "got mcast ramrod\n");
4467                         bnx2x_handle_mcast_eqe(bp);
4468                         break;
4469
4470                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4471                       BNX2X_STATE_OPEN):
4472                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4473                       BNX2X_STATE_DIAG):
4474                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4475                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4476                         DP(NETIF_MSG_IFUP, "got rx_mode ramrod\n");
4477                         bnx2x_handle_rx_mode_eqe(bp);
4478                         break;
4479                 default:
4480                         /* unknown event log error and continue */
4481                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4482                                   elem->message.opcode, bp->state);
4483                 }
4484 next_spqe:
4485                 spqe_cnt++;
4486         } /* for */
4487
4488         smp_mb__before_atomic_inc();
4489         atomic_add(spqe_cnt, &bp->eq_spq_left);
4490
4491         bp->eq_cons = sw_cons;
4492         bp->eq_prod = sw_prod;
4493         /* Make sure that above mem writes were issued towards the memory */
4494         smp_wmb();
4495
4496         /* update producer */
4497         bnx2x_update_eq_prod(bp, bp->eq_prod);
4498 }
4499
4500 static void bnx2x_sp_task(struct work_struct *work)
4501 {
4502         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4503         u16 status;
4504
4505         status = bnx2x_update_dsb_idx(bp);
4506 /*      if (status == 0)                                     */
4507 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4508
4509         DP(NETIF_MSG_INTR, "got a slowpath interrupt (status 0x%x)\n", status);
4510
4511         /* HW attentions */
4512         if (status & BNX2X_DEF_SB_ATT_IDX) {
4513                 bnx2x_attn_int(bp);
4514                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4515         }
4516
4517         /* SP events: STAT_QUERY and others */
4518         if (status & BNX2X_DEF_SB_IDX) {
4519 #ifdef BCM_CNIC
4520                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
4521
4522                 if ((!NO_FCOE(bp)) &&
4523                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp)))
4524                         napi_schedule(&bnx2x_fcoe(bp, napi));
4525 #endif
4526                 /* Handle EQ completions */
4527                 bnx2x_eq_int(bp);
4528
4529                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
4530                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
4531
4532                 status &= ~BNX2X_DEF_SB_IDX;
4533         }
4534
4535         if (unlikely(status))
4536                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
4537                    status);
4538
4539         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
4540              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
4541 }
4542
4543 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
4544 {
4545         struct net_device *dev = dev_instance;
4546         struct bnx2x *bp = netdev_priv(dev);
4547
4548         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
4549                      IGU_INT_DISABLE, 0);
4550
4551 #ifdef BNX2X_STOP_ON_ERROR
4552         if (unlikely(bp->panic))
4553                 return IRQ_HANDLED;
4554 #endif
4555
4556 #ifdef BCM_CNIC
4557         {
4558                 struct cnic_ops *c_ops;
4559
4560                 rcu_read_lock();
4561                 c_ops = rcu_dereference(bp->cnic_ops);
4562                 if (c_ops)
4563                         c_ops->cnic_handler(bp->cnic_data, NULL);
4564                 rcu_read_unlock();
4565         }
4566 #endif
4567         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
4568
4569         return IRQ_HANDLED;
4570 }
4571
4572 /* end of slow path */
4573
4574
4575 void bnx2x_drv_pulse(struct bnx2x *bp)
4576 {
4577         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
4578                  bp->fw_drv_pulse_wr_seq);
4579 }
4580
4581
4582 static void bnx2x_timer(unsigned long data)
4583 {
4584         u8 cos;
4585         struct bnx2x *bp = (struct bnx2x *) data;
4586
4587         if (!netif_running(bp->dev))
4588                 return;
4589
4590         if (poll) {
4591                 struct bnx2x_fastpath *fp = &bp->fp[0];
4592
4593                 for_each_cos_in_tx_queue(fp, cos)
4594                         bnx2x_tx_int(bp, &fp->txdata[cos]);
4595                 bnx2x_rx_int(fp, 1000);
4596         }
4597
4598         if (!BP_NOMCP(bp)) {
4599                 int mb_idx = BP_FW_MB_IDX(bp);
4600                 u32 drv_pulse;
4601                 u32 mcp_pulse;
4602
4603                 ++bp->fw_drv_pulse_wr_seq;
4604                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
4605                 /* TBD - add SYSTEM_TIME */
4606                 drv_pulse = bp->fw_drv_pulse_wr_seq;
4607                 bnx2x_drv_pulse(bp);
4608
4609                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
4610                              MCP_PULSE_SEQ_MASK);
4611                 /* The delta between driver pulse and mcp response
4612                  * should be 1 (before mcp response) or 0 (after mcp response)
4613                  */
4614                 if ((drv_pulse != mcp_pulse) &&
4615                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
4616                         /* someone lost a heartbeat... */
4617                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
4618                                   drv_pulse, mcp_pulse);
4619                 }
4620         }
4621
4622         if (bp->state == BNX2X_STATE_OPEN)
4623                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
4624
4625         mod_timer(&bp->timer, jiffies + bp->current_interval);
4626 }
4627
4628 /* end of Statistics */
4629
4630 /* nic init */
4631
4632 /*
4633  * nic init service functions
4634  */
4635
4636 static inline void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
4637 {
4638         u32 i;
4639         if (!(len%4) && !(addr%4))
4640                 for (i = 0; i < len; i += 4)
4641                         REG_WR(bp, addr + i, fill);
4642         else
4643                 for (i = 0; i < len; i++)
4644                         REG_WR8(bp, addr + i, fill);
4645
4646 }
4647
4648 /* helper: writes FP SP data to FW - data_size in dwords */
4649 static inline void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
4650                                        int fw_sb_id,
4651                                        u32 *sb_data_p,
4652                                        u32 data_size)
4653 {
4654         int index;
4655         for (index = 0; index < data_size; index++)
4656                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4657                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
4658                         sizeof(u32)*index,
4659                         *(sb_data_p + index));
4660 }
4661
4662 static inline void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
4663 {
4664         u32 *sb_data_p;
4665         u32 data_size = 0;
4666         struct hc_status_block_data_e2 sb_data_e2;
4667         struct hc_status_block_data_e1x sb_data_e1x;
4668
4669         /* disable the function first */
4670         if (!CHIP_IS_E1x(bp)) {
4671                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4672                 sb_data_e2.common.state = SB_DISABLED;
4673                 sb_data_e2.common.p_func.vf_valid = false;
4674                 sb_data_p = (u32 *)&sb_data_e2;
4675                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4676         } else {
4677                 memset(&sb_data_e1x, 0,
4678                        sizeof(struct hc_status_block_data_e1x));
4679                 sb_data_e1x.common.state = SB_DISABLED;
4680                 sb_data_e1x.common.p_func.vf_valid = false;
4681                 sb_data_p = (u32 *)&sb_data_e1x;
4682                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4683         }
4684         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4685
4686         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4687                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
4688                         CSTORM_STATUS_BLOCK_SIZE);
4689         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4690                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
4691                         CSTORM_SYNC_BLOCK_SIZE);
4692 }
4693
4694 /* helper:  writes SP SB data to FW */
4695 static inline void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
4696                 struct hc_sp_status_block_data *sp_sb_data)
4697 {
4698         int func = BP_FUNC(bp);
4699         int i;
4700         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
4701                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4702                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
4703                         i*sizeof(u32),
4704                         *((u32 *)sp_sb_data + i));
4705 }
4706
4707 static inline void bnx2x_zero_sp_sb(struct bnx2x *bp)
4708 {
4709         int func = BP_FUNC(bp);
4710         struct hc_sp_status_block_data sp_sb_data;
4711         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4712
4713         sp_sb_data.state = SB_DISABLED;
4714         sp_sb_data.p_func.vf_valid = false;
4715
4716         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4717
4718         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4719                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
4720                         CSTORM_SP_STATUS_BLOCK_SIZE);
4721         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4722                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
4723                         CSTORM_SP_SYNC_BLOCK_SIZE);
4724
4725 }
4726
4727
4728 static inline
4729 void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
4730                                            int igu_sb_id, int igu_seg_id)
4731 {
4732         hc_sm->igu_sb_id = igu_sb_id;
4733         hc_sm->igu_seg_id = igu_seg_id;
4734         hc_sm->timer_value = 0xFF;
4735         hc_sm->time_to_expire = 0xFFFFFFFF;
4736 }
4737
4738 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
4739                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
4740 {
4741         int igu_seg_id;
4742
4743         struct hc_status_block_data_e2 sb_data_e2;
4744         struct hc_status_block_data_e1x sb_data_e1x;
4745         struct hc_status_block_sm  *hc_sm_p;
4746         int data_size;
4747         u32 *sb_data_p;
4748
4749         if (CHIP_INT_MODE_IS_BC(bp))
4750                 igu_seg_id = HC_SEG_ACCESS_NORM;
4751         else
4752                 igu_seg_id = IGU_SEG_ACCESS_NORM;
4753
4754         bnx2x_zero_fp_sb(bp, fw_sb_id);
4755
4756         if (!CHIP_IS_E1x(bp)) {
4757                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4758                 sb_data_e2.common.state = SB_ENABLED;
4759                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
4760                 sb_data_e2.common.p_func.vf_id = vfid;
4761                 sb_data_e2.common.p_func.vf_valid = vf_valid;
4762                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
4763                 sb_data_e2.common.same_igu_sb_1b = true;
4764                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
4765                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
4766                 hc_sm_p = sb_data_e2.common.state_machine;
4767                 sb_data_p = (u32 *)&sb_data_e2;
4768                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4769         } else {
4770                 memset(&sb_data_e1x, 0,
4771                        sizeof(struct hc_status_block_data_e1x));
4772                 sb_data_e1x.common.state = SB_ENABLED;
4773                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
4774                 sb_data_e1x.common.p_func.vf_id = 0xff;
4775                 sb_data_e1x.common.p_func.vf_valid = false;
4776                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
4777                 sb_data_e1x.common.same_igu_sb_1b = true;
4778                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
4779                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
4780                 hc_sm_p = sb_data_e1x.common.state_machine;
4781                 sb_data_p = (u32 *)&sb_data_e1x;
4782                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4783         }
4784
4785         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
4786                                        igu_sb_id, igu_seg_id);
4787         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
4788                                        igu_sb_id, igu_seg_id);
4789
4790         DP(NETIF_MSG_HW, "Init FW SB %d\n", fw_sb_id);
4791
4792         /* write indecies to HW */
4793         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4794 }
4795
4796 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
4797                                      u16 tx_usec, u16 rx_usec)
4798 {
4799         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, HC_INDEX_ETH_RX_CQ_CONS,
4800                                     false, rx_usec);
4801         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4802                                        HC_INDEX_ETH_TX_CQ_CONS_COS0, false,
4803                                        tx_usec);
4804         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4805                                        HC_INDEX_ETH_TX_CQ_CONS_COS1, false,
4806                                        tx_usec);
4807         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
4808                                        HC_INDEX_ETH_TX_CQ_CONS_COS2, false,
4809                                        tx_usec);
4810 }
4811
4812 static void bnx2x_init_def_sb(struct bnx2x *bp)
4813 {
4814         struct host_sp_status_block *def_sb = bp->def_status_blk;
4815         dma_addr_t mapping = bp->def_status_blk_mapping;
4816         int igu_sp_sb_index;
4817         int igu_seg_id;
4818         int port = BP_PORT(bp);
4819         int func = BP_FUNC(bp);
4820         int reg_offset;
4821         u64 section;
4822         int index;
4823         struct hc_sp_status_block_data sp_sb_data;
4824         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4825
4826         if (CHIP_INT_MODE_IS_BC(bp)) {
4827                 igu_sp_sb_index = DEF_SB_IGU_ID;
4828                 igu_seg_id = HC_SEG_ACCESS_DEF;
4829         } else {
4830                 igu_sp_sb_index = bp->igu_dsb_id;
4831                 igu_seg_id = IGU_SEG_ACCESS_DEF;
4832         }
4833
4834         /* ATTN */
4835         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4836                                             atten_status_block);
4837         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
4838
4839         bp->attn_state = 0;
4840
4841         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
4842                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
4843         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4844                 int sindex;
4845                 /* take care of sig[0]..sig[4] */
4846                 for (sindex = 0; sindex < 4; sindex++)
4847                         bp->attn_group[index].sig[sindex] =
4848                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
4849
4850                 if (!CHIP_IS_E1x(bp))
4851                         /*
4852                          * enable5 is separate from the rest of the registers,
4853                          * and therefore the address skip is 4
4854                          * and not 16 between the different groups
4855                          */
4856                         bp->attn_group[index].sig[4] = REG_RD(bp,
4857                                         reg_offset + 0x10 + 0x4*index);
4858                 else
4859                         bp->attn_group[index].sig[4] = 0;
4860         }
4861
4862         if (bp->common.int_block == INT_BLOCK_HC) {
4863                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
4864                                      HC_REG_ATTN_MSG0_ADDR_L);
4865
4866                 REG_WR(bp, reg_offset, U64_LO(section));
4867                 REG_WR(bp, reg_offset + 4, U64_HI(section));
4868         } else if (!CHIP_IS_E1x(bp)) {
4869                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
4870                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
4871         }
4872
4873         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4874                                             sp_sb);
4875
4876         bnx2x_zero_sp_sb(bp);
4877
4878         sp_sb_data.state                = SB_ENABLED;
4879         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
4880         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
4881         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
4882         sp_sb_data.igu_seg_id           = igu_seg_id;
4883         sp_sb_data.p_func.pf_id         = func;
4884         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
4885         sp_sb_data.p_func.vf_id         = 0xff;
4886
4887         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4888
4889         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
4890 }
4891
4892 void bnx2x_update_coalesce(struct bnx2x *bp)
4893 {
4894         int i;
4895
4896         for_each_eth_queue(bp, i)
4897                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
4898                                          bp->tx_ticks, bp->rx_ticks);
4899 }
4900
4901 static void bnx2x_init_sp_ring(struct bnx2x *bp)
4902 {
4903         spin_lock_init(&bp->spq_lock);
4904         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
4905
4906         bp->spq_prod_idx = 0;
4907         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
4908         bp->spq_prod_bd = bp->spq;
4909         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
4910 }
4911
4912 static void bnx2x_init_eq_ring(struct bnx2x *bp)
4913 {
4914         int i;
4915         for (i = 1; i <= NUM_EQ_PAGES; i++) {
4916                 union event_ring_elem *elem =
4917                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
4918
4919                 elem->next_page.addr.hi =
4920                         cpu_to_le32(U64_HI(bp->eq_mapping +
4921                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
4922                 elem->next_page.addr.lo =
4923                         cpu_to_le32(U64_LO(bp->eq_mapping +
4924                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
4925         }
4926         bp->eq_cons = 0;
4927         bp->eq_prod = NUM_EQ_DESC;
4928         bp->eq_cons_sb = BNX2X_EQ_INDEX;
4929         /* we want a warning message before it gets rought... */
4930         atomic_set(&bp->eq_spq_left,
4931                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
4932 }
4933
4934
4935 /* called with netif_addr_lock_bh() */
4936 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
4937                          unsigned long rx_mode_flags,
4938                          unsigned long rx_accept_flags,
4939                          unsigned long tx_accept_flags,
4940                          unsigned long ramrod_flags)
4941 {
4942         struct bnx2x_rx_mode_ramrod_params ramrod_param;
4943         int rc;
4944
4945         memset(&ramrod_param, 0, sizeof(ramrod_param));
4946
4947         /* Prepare ramrod parameters */
4948         ramrod_param.cid = 0;
4949         ramrod_param.cl_id = cl_id;
4950         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
4951         ramrod_param.func_id = BP_FUNC(bp);
4952
4953         ramrod_param.pstate = &bp->sp_state;
4954         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
4955
4956         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
4957         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
4958
4959         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4960
4961         ramrod_param.ramrod_flags = ramrod_flags;
4962         ramrod_param.rx_mode_flags = rx_mode_flags;
4963
4964         ramrod_param.rx_accept_flags = rx_accept_flags;
4965         ramrod_param.tx_accept_flags = tx_accept_flags;
4966
4967         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
4968         if (rc < 0) {
4969                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
4970                 return;
4971         }
4972 }
4973
4974 /* called with netif_addr_lock_bh() */
4975 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
4976 {
4977         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
4978         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
4979
4980 #ifdef BCM_CNIC
4981         if (!NO_FCOE(bp))
4982
4983                 /* Configure rx_mode of FCoE Queue */
4984                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
4985 #endif
4986
4987         switch (bp->rx_mode) {
4988         case BNX2X_RX_MODE_NONE:
4989                 /*
4990                  * 'drop all' supersedes any accept flags that may have been
4991                  * passed to the function.
4992                  */
4993                 break;
4994         case BNX2X_RX_MODE_NORMAL:
4995                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4996                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
4997                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4998
4999                 /* internal switching mode */
5000                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5001                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
5002                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5003
5004                 break;
5005         case BNX2X_RX_MODE_ALLMULTI:
5006                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5007                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5008                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5009
5010                 /* internal switching mode */
5011                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5012                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5013                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5014
5015                 break;
5016         case BNX2X_RX_MODE_PROMISC:
5017                 /* According to deffinition of SI mode, iface in promisc mode
5018                  * should receive matched and unmatched (in resolution of port)
5019                  * unicast packets.
5020                  */
5021                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
5022                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5023                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5024                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5025
5026                 /* internal switching mode */
5027                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5028                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5029
5030                 if (IS_MF_SI(bp))
5031                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
5032                 else
5033                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5034
5035                 break;
5036         default:
5037                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
5038                 return;
5039         }
5040
5041         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
5042                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
5043                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
5044         }
5045
5046         __set_bit(RAMROD_RX, &ramrod_flags);
5047         __set_bit(RAMROD_TX, &ramrod_flags);
5048
5049         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
5050                             tx_accept_flags, ramrod_flags);
5051 }
5052
5053 static void bnx2x_init_internal_common(struct bnx2x *bp)
5054 {
5055         int i;
5056
5057         if (IS_MF_SI(bp))
5058                 /*
5059                  * In switch independent mode, the TSTORM needs to accept
5060                  * packets that failed classification, since approximate match
5061                  * mac addresses aren't written to NIG LLH
5062                  */
5063                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5064                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
5065         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
5066                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5067                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
5068
5069         /* Zero this manually as its initialization is
5070            currently missing in the initTool */
5071         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5072                 REG_WR(bp, BAR_USTRORM_INTMEM +
5073                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5074         if (!CHIP_IS_E1x(bp)) {
5075                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5076                         CHIP_INT_MODE_IS_BC(bp) ?
5077                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5078         }
5079 }
5080
5081 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5082 {
5083         switch (load_code) {
5084         case FW_MSG_CODE_DRV_LOAD_COMMON:
5085         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5086                 bnx2x_init_internal_common(bp);
5087                 /* no break */
5088
5089         case FW_MSG_CODE_DRV_LOAD_PORT:
5090                 /* nothing to do */
5091                 /* no break */
5092
5093         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5094                 /* internal memory per function is
5095                    initialized inside bnx2x_pf_init */
5096                 break;
5097
5098         default:
5099                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5100                 break;
5101         }
5102 }
5103
5104 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5105 {
5106         return fp->bp->igu_base_sb + fp->index + CNIC_PRESENT;
5107 }
5108
5109 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5110 {
5111         return fp->bp->base_fw_ndsb + fp->index + CNIC_PRESENT;
5112 }
5113
5114 static inline u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5115 {
5116         if (CHIP_IS_E1x(fp->bp))
5117                 return BP_L_ID(fp->bp) + fp->index;
5118         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5119                 return bnx2x_fp_igu_sb_id(fp);
5120 }
5121
5122 static void bnx2x_init_eth_fp(struct bnx2x *bp, int fp_idx)
5123 {
5124         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5125         u8 cos;
5126         unsigned long q_type = 0;
5127         u32 cids[BNX2X_MULTI_TX_COS] = { 0 };
5128
5129         fp->cid = fp_idx;
5130         fp->cl_id = bnx2x_fp_cl_id(fp);
5131         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5132         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5133         /* qZone id equals to FW (per path) client id */
5134         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5135
5136         /* init shortcut */
5137         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5138         /* Setup SB indicies */
5139         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5140
5141         /* Configure Queue State object */
5142         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5143         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5144
5145         BUG_ON(fp->max_cos > BNX2X_MULTI_TX_COS);
5146
5147         /* init tx data */
5148         for_each_cos_in_tx_queue(fp, cos) {
5149                 bnx2x_init_txdata(bp, &fp->txdata[cos],
5150                                   CID_COS_TO_TX_ONLY_CID(fp->cid, cos),
5151                                   FP_COS_TO_TXQ(fp, cos),
5152                                   BNX2X_TX_SB_INDEX_BASE + cos);
5153                 cids[cos] = fp->txdata[cos].cid;
5154         }
5155
5156         bnx2x_init_queue_obj(bp, &fp->q_obj, fp->cl_id, cids, fp->max_cos,
5157                              BP_FUNC(bp), bnx2x_sp(bp, q_rdata),
5158                              bnx2x_sp_mapping(bp, q_rdata), q_type);
5159
5160         /**
5161          * Configure classification DBs: Always enable Tx switching
5162          */
5163         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5164
5165         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  "
5166                                    "cl_id %d  fw_sb %d  igu_sb %d\n",
5167                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5168                    fp->igu_sb_id);
5169         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5170                       fp->fw_sb_id, fp->igu_sb_id);
5171
5172         bnx2x_update_fpsb_idx(fp);
5173 }
5174
5175 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5176 {
5177         int i;
5178
5179         for_each_eth_queue(bp, i)
5180                 bnx2x_init_eth_fp(bp, i);
5181 #ifdef BCM_CNIC
5182         if (!NO_FCOE(bp))
5183                 bnx2x_init_fcoe_fp(bp);
5184
5185         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5186                       BNX2X_VF_ID_INVALID, false,
5187                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5188
5189 #endif
5190
5191         /* Initialize MOD_ABS interrupts */
5192         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5193                                bp->common.shmem_base, bp->common.shmem2_base,
5194                                BP_PORT(bp));
5195         /* ensure status block indices were read */
5196         rmb();
5197
5198         bnx2x_init_def_sb(bp);
5199         bnx2x_update_dsb_idx(bp);
5200         bnx2x_init_rx_rings(bp);
5201         bnx2x_init_tx_rings(bp);
5202         bnx2x_init_sp_ring(bp);
5203         bnx2x_init_eq_ring(bp);
5204         bnx2x_init_internal(bp, load_code);
5205         bnx2x_pf_init(bp);
5206         bnx2x_stats_init(bp);
5207
5208         /* flush all before enabling interrupts */
5209         mb();
5210         mmiowb();
5211
5212         bnx2x_int_enable(bp);
5213
5214         /* Check for SPIO5 */
5215         bnx2x_attn_int_deasserted0(bp,
5216                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5217                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5218 }
5219
5220 /* end of nic init */
5221
5222 /*
5223  * gzip service functions
5224  */
5225
5226 static int bnx2x_gunzip_init(struct bnx2x *bp)
5227 {
5228         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5229                                             &bp->gunzip_mapping, GFP_KERNEL);
5230         if (bp->gunzip_buf  == NULL)
5231                 goto gunzip_nomem1;
5232
5233         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5234         if (bp->strm  == NULL)
5235                 goto gunzip_nomem2;
5236
5237         bp->strm->workspace = vmalloc(zlib_inflate_workspacesize());
5238         if (bp->strm->workspace == NULL)
5239                 goto gunzip_nomem3;
5240
5241         return 0;
5242
5243 gunzip_nomem3:
5244         kfree(bp->strm);
5245         bp->strm = NULL;
5246
5247 gunzip_nomem2:
5248         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5249                           bp->gunzip_mapping);
5250         bp->gunzip_buf = NULL;
5251
5252 gunzip_nomem1:
5253         netdev_err(bp->dev, "Cannot allocate firmware buffer for"
5254                " un-compression\n");
5255         return -ENOMEM;
5256 }
5257
5258 static void bnx2x_gunzip_end(struct bnx2x *bp)
5259 {
5260         if (bp->strm) {
5261                 vfree(bp->strm->workspace);
5262                 kfree(bp->strm);
5263                 bp->strm = NULL;
5264         }
5265
5266         if (bp->gunzip_buf) {
5267                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5268                                   bp->gunzip_mapping);
5269                 bp->gunzip_buf = NULL;
5270         }
5271 }
5272
5273 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5274 {
5275         int n, rc;
5276
5277         /* check gzip header */
5278         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5279                 BNX2X_ERR("Bad gzip header\n");
5280                 return -EINVAL;
5281         }
5282
5283         n = 10;
5284
5285 #define FNAME                           0x8
5286
5287         if (zbuf[3] & FNAME)
5288                 while ((zbuf[n++] != 0) && (n < len));
5289
5290         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
5291         bp->strm->avail_in = len - n;
5292         bp->strm->next_out = bp->gunzip_buf;
5293         bp->strm->avail_out = FW_BUF_SIZE;
5294
5295         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
5296         if (rc != Z_OK)
5297                 return rc;
5298
5299         rc = zlib_inflate(bp->strm, Z_FINISH);
5300         if ((rc != Z_OK) && (rc != Z_STREAM_END))
5301                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
5302                            bp->strm->msg);
5303
5304         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
5305         if (bp->gunzip_outlen & 0x3)
5306                 netdev_err(bp->dev, "Firmware decompression error:"
5307                                     " gunzip_outlen (%d) not aligned\n",
5308                                 bp->gunzip_outlen);
5309         bp->gunzip_outlen >>= 2;
5310
5311         zlib_inflateEnd(bp->strm);
5312
5313         if (rc == Z_STREAM_END)
5314                 return 0;
5315
5316         return rc;
5317 }
5318
5319 /* nic load/unload */
5320
5321 /*
5322  * General service functions
5323  */
5324
5325 /* send a NIG loopback debug packet */
5326 static void bnx2x_lb_pckt(struct bnx2x *bp)
5327 {
5328         u32 wb_write[3];
5329
5330         /* Ethernet source and destination addresses */
5331         wb_write[0] = 0x55555555;
5332         wb_write[1] = 0x55555555;
5333         wb_write[2] = 0x20;             /* SOP */
5334         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5335
5336         /* NON-IP protocol */
5337         wb_write[0] = 0x09000000;
5338         wb_write[1] = 0x55555555;
5339         wb_write[2] = 0x10;             /* EOP, eop_bvalid = 0 */
5340         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5341 }
5342
5343 /* some of the internal memories
5344  * are not directly readable from the driver
5345  * to test them we send debug packets
5346  */
5347 static int bnx2x_int_mem_test(struct bnx2x *bp)
5348 {
5349         int factor;
5350         int count, i;
5351         u32 val = 0;
5352
5353         if (CHIP_REV_IS_FPGA(bp))
5354                 factor = 120;
5355         else if (CHIP_REV_IS_EMUL(bp))
5356                 factor = 200;
5357         else
5358                 factor = 1;
5359
5360         /* Disable inputs of parser neighbor blocks */
5361         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5362         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5363         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5364         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5365
5366         /*  Write 0 to parser credits for CFC search request */
5367         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5368
5369         /* send Ethernet packet */
5370         bnx2x_lb_pckt(bp);
5371
5372         /* TODO do i reset NIG statistic? */
5373         /* Wait until NIG register shows 1 packet of size 0x10 */
5374         count = 1000 * factor;
5375         while (count) {
5376
5377                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5378                 val = *bnx2x_sp(bp, wb_data[0]);
5379                 if (val == 0x10)
5380                         break;
5381
5382                 msleep(10);
5383                 count--;
5384         }
5385         if (val != 0x10) {
5386                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5387                 return -1;
5388         }
5389
5390         /* Wait until PRS register shows 1 packet */
5391         count = 1000 * factor;
5392         while (count) {
5393                 val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5394                 if (val == 1)
5395                         break;
5396
5397                 msleep(10);
5398                 count--;
5399         }
5400         if (val != 0x1) {
5401                 BNX2X_ERR("PRS timeout val = 0x%x\n", val);
5402                 return -2;
5403         }
5404
5405         /* Reset and init BRB, PRS */
5406         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5407         msleep(50);
5408         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5409         msleep(50);
5410         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5411         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5412
5413         DP(NETIF_MSG_HW, "part2\n");
5414
5415         /* Disable inputs of parser neighbor blocks */
5416         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5417         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5418         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5419         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5420
5421         /* Write 0 to parser credits for CFC search request */
5422         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5423
5424         /* send 10 Ethernet packets */
5425         for (i = 0; i < 10; i++)
5426                 bnx2x_lb_pckt(bp);
5427
5428         /* Wait until NIG register shows 10 + 1
5429            packets of size 11*0x10 = 0xb0 */
5430         count = 1000 * factor;
5431         while (count) {
5432
5433                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5434                 val = *bnx2x_sp(bp, wb_data[0]);
5435                 if (val == 0xb0)
5436                         break;
5437
5438                 msleep(10);
5439                 count--;
5440         }
5441         if (val != 0xb0) {
5442                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5443                 return -3;
5444         }
5445
5446         /* Wait until PRS register shows 2 packets */
5447         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5448         if (val != 2)
5449                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5450
5451         /* Write 1 to parser credits for CFC search request */
5452         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
5453
5454         /* Wait until PRS register shows 3 packets */
5455         msleep(10 * factor);
5456         /* Wait until NIG register shows 1 packet of size 0x10 */
5457         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5458         if (val != 3)
5459                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5460
5461         /* clear NIG EOP FIFO */
5462         for (i = 0; i < 11; i++)
5463                 REG_RD(bp, NIG_REG_INGRESS_EOP_LB_FIFO);
5464         val = REG_RD(bp, NIG_REG_INGRESS_EOP_LB_EMPTY);
5465         if (val != 1) {
5466                 BNX2X_ERR("clear of NIG failed\n");
5467                 return -4;
5468         }
5469
5470         /* Reset and init BRB, PRS, NIG */
5471         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5472         msleep(50);
5473         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5474         msleep(50);
5475         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5476         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5477 #ifndef BCM_CNIC
5478         /* set NIC mode */
5479         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5480 #endif
5481
5482         /* Enable inputs of parser neighbor blocks */
5483         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x7fffffff);
5484         REG_WR(bp, TCM_REG_PRS_IFEN, 0x1);
5485         REG_WR(bp, CFC_REG_DEBUG0, 0x0);
5486         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x1);
5487
5488         DP(NETIF_MSG_HW, "done\n");
5489
5490         return 0; /* OK */
5491 }
5492
5493 static void bnx2x_enable_blocks_attention(struct bnx2x *bp)
5494 {
5495         REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5496         if (!CHIP_IS_E1x(bp))
5497                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0x40);
5498         else
5499                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0);
5500         REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5501         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
5502         /*
5503          * mask read length error interrupts in brb for parser
5504          * (parsing unit and 'checksum and crc' unit)
5505          * these errors are legal (PU reads fixed length and CAC can cause
5506          * read length error on truncated packets)
5507          */
5508         REG_WR(bp, BRB1_REG_BRB1_INT_MASK, 0xFC00);
5509         REG_WR(bp, QM_REG_QM_INT_MASK, 0);
5510         REG_WR(bp, TM_REG_TM_INT_MASK, 0);
5511         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_0, 0);
5512         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_1, 0);
5513         REG_WR(bp, XCM_REG_XCM_INT_MASK, 0);
5514 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_0, 0); */
5515 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_1, 0); */
5516         REG_WR(bp, USDM_REG_USDM_INT_MASK_0, 0);
5517         REG_WR(bp, USDM_REG_USDM_INT_MASK_1, 0);
5518         REG_WR(bp, UCM_REG_UCM_INT_MASK, 0);
5519 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_0, 0); */
5520 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_1, 0); */
5521         REG_WR(bp, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
5522         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_0, 0);
5523         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_1, 0);
5524         REG_WR(bp, CCM_REG_CCM_INT_MASK, 0);
5525 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_0, 0); */
5526 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_1, 0); */
5527
5528         if (CHIP_REV_IS_FPGA(bp))
5529                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x580000);
5530         else if (!CHIP_IS_E1x(bp))
5531                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0,
5532                            (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF
5533                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT
5534                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN
5535                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED
5536                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED));
5537         else
5538                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x480000);
5539         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_0, 0);
5540         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_1, 0);
5541         REG_WR(bp, TCM_REG_TCM_INT_MASK, 0);
5542 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_0, 0); */
5543
5544         if (!CHIP_IS_E1x(bp))
5545                 /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
5546                 REG_WR(bp, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
5547
5548         REG_WR(bp, CDU_REG_CDU_INT_MASK, 0);
5549         REG_WR(bp, DMAE_REG_DMAE_INT_MASK, 0);
5550 /*      REG_WR(bp, MISC_REG_MISC_INT_MASK, 0); */
5551         REG_WR(bp, PBF_REG_PBF_INT_MASK, 0x18);         /* bit 3,4 masked */
5552 }
5553
5554 static void bnx2x_reset_common(struct bnx2x *bp)
5555 {
5556         u32 val = 0x1400;
5557
5558         /* reset_common */
5559         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5560                0xd3ffff7f);
5561
5562         if (CHIP_IS_E3(bp)) {
5563                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5564                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5565         }
5566
5567         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR, val);
5568 }
5569
5570 static void bnx2x_setup_dmae(struct bnx2x *bp)
5571 {
5572         bp->dmae_ready = 0;
5573         spin_lock_init(&bp->dmae_lock);
5574 }
5575
5576 static void bnx2x_init_pxp(struct bnx2x *bp)
5577 {
5578         u16 devctl;
5579         int r_order, w_order;
5580
5581         pci_read_config_word(bp->pdev,
5582                              bp->pdev->pcie_cap + PCI_EXP_DEVCTL, &devctl);
5583         DP(NETIF_MSG_HW, "read 0x%x from devctl\n", devctl);
5584         w_order = ((devctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
5585         if (bp->mrrs == -1)
5586                 r_order = ((devctl & PCI_EXP_DEVCTL_READRQ) >> 12);
5587         else {
5588                 DP(NETIF_MSG_HW, "force read order to %d\n", bp->mrrs);
5589                 r_order = bp->mrrs;
5590         }
5591
5592         bnx2x_init_pxp_arb(bp, r_order, w_order);
5593 }
5594
5595 static void bnx2x_setup_fan_failure_detection(struct bnx2x *bp)
5596 {
5597         int is_required;
5598         u32 val;
5599         int port;
5600
5601         if (BP_NOMCP(bp))
5602                 return;
5603
5604         is_required = 0;
5605         val = SHMEM_RD(bp, dev_info.shared_hw_config.config2) &
5606               SHARED_HW_CFG_FAN_FAILURE_MASK;
5607
5608         if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED)
5609                 is_required = 1;
5610
5611         /*
5612          * The fan failure mechanism is usually related to the PHY type since
5613          * the power consumption of the board is affected by the PHY. Currently,
5614          * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
5615          */
5616         else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE)
5617                 for (port = PORT_0; port < PORT_MAX; port++) {
5618                         is_required |=
5619                                 bnx2x_fan_failure_det_req(
5620                                         bp,
5621                                         bp->common.shmem_base,
5622                                         bp->common.shmem2_base,
5623                                         port);
5624                 }
5625
5626         DP(NETIF_MSG_HW, "fan detection setting: %d\n", is_required);
5627
5628         if (is_required == 0)
5629                 return;
5630
5631         /* Fan failure is indicated by SPIO 5 */
5632         bnx2x_set_spio(bp, MISC_REGISTERS_SPIO_5,
5633                        MISC_REGISTERS_SPIO_INPUT_HI_Z);
5634
5635         /* set to active low mode */
5636         val = REG_RD(bp, MISC_REG_SPIO_INT);
5637         val |= ((1 << MISC_REGISTERS_SPIO_5) <<
5638                                         MISC_REGISTERS_SPIO_INT_OLD_SET_POS);
5639         REG_WR(bp, MISC_REG_SPIO_INT, val);
5640
5641         /* enable interrupt to signal the IGU */
5642         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
5643         val |= (1 << MISC_REGISTERS_SPIO_5);
5644         REG_WR(bp, MISC_REG_SPIO_EVENT_EN, val);
5645 }
5646
5647 static void bnx2x_pretend_func(struct bnx2x *bp, u8 pretend_func_num)
5648 {
5649         u32 offset = 0;
5650
5651         if (CHIP_IS_E1(bp))
5652                 return;
5653         if (CHIP_IS_E1H(bp) && (pretend_func_num >= E1H_FUNC_MAX))
5654                 return;
5655
5656         switch (BP_ABS_FUNC(bp)) {
5657         case 0:
5658                 offset = PXP2_REG_PGL_PRETEND_FUNC_F0;
5659                 break;
5660         case 1:
5661                 offset = PXP2_REG_PGL_PRETEND_FUNC_F1;
5662                 break;
5663         case 2:
5664                 offset = PXP2_REG_PGL_PRETEND_FUNC_F2;
5665                 break;
5666         case 3:
5667                 offset = PXP2_REG_PGL_PRETEND_FUNC_F3;
5668                 break;
5669         case 4:
5670                 offset = PXP2_REG_PGL_PRETEND_FUNC_F4;
5671                 break;
5672         case 5:
5673                 offset = PXP2_REG_PGL_PRETEND_FUNC_F5;
5674                 break;
5675         case 6:
5676                 offset = PXP2_REG_PGL_PRETEND_FUNC_F6;
5677                 break;
5678         case 7:
5679                 offset = PXP2_REG_PGL_PRETEND_FUNC_F7;
5680                 break;
5681         default:
5682                 return;
5683         }
5684
5685         REG_WR(bp, offset, pretend_func_num);
5686         REG_RD(bp, offset);
5687         DP(NETIF_MSG_HW, "Pretending to func %d\n", pretend_func_num);
5688 }
5689
5690 void bnx2x_pf_disable(struct bnx2x *bp)
5691 {
5692         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
5693         val &= ~IGU_PF_CONF_FUNC_EN;
5694
5695         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
5696         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5697         REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 0);
5698 }
5699
5700 static inline void bnx2x__common_init_phy(struct bnx2x *bp)
5701 {
5702         u32 shmem_base[2], shmem2_base[2];
5703         shmem_base[0] =  bp->common.shmem_base;
5704         shmem2_base[0] = bp->common.shmem2_base;
5705         if (!CHIP_IS_E1x(bp)) {
5706                 shmem_base[1] =
5707                         SHMEM2_RD(bp, other_shmem_base_addr);
5708                 shmem2_base[1] =
5709                         SHMEM2_RD(bp, other_shmem2_base_addr);
5710         }
5711         bnx2x_acquire_phy_lock(bp);
5712         bnx2x_common_init_phy(bp, shmem_base, shmem2_base,
5713                               bp->common.chip_id);
5714         bnx2x_release_phy_lock(bp);
5715 }
5716
5717 /**
5718  * bnx2x_init_hw_common - initialize the HW at the COMMON phase.
5719  *
5720  * @bp:         driver handle
5721  */
5722 static int bnx2x_init_hw_common(struct bnx2x *bp)
5723 {
5724         u32 val;
5725
5726         DP(BNX2X_MSG_MCP, "starting common init  func %d\n", BP_ABS_FUNC(bp));
5727
5728         bnx2x_reset_common(bp);
5729         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0xffffffff);
5730
5731         val = 0xfffc;
5732         if (CHIP_IS_E3(bp)) {
5733                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5734                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5735         }
5736         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, val);
5737
5738         bnx2x_init_block(bp, BLOCK_MISC, PHASE_COMMON);
5739
5740         if (!CHIP_IS_E1x(bp)) {
5741                 u8 abs_func_id;
5742
5743                 /**
5744                  * 4-port mode or 2-port mode we need to turn of master-enable
5745                  * for everyone, after that, turn it back on for self.
5746                  * so, we disregard multi-function or not, and always disable
5747                  * for all functions on the given path, this means 0,2,4,6 for
5748                  * path 0 and 1,3,5,7 for path 1
5749                  */
5750                 for (abs_func_id = BP_PATH(bp);
5751                      abs_func_id < E2_FUNC_MAX*2; abs_func_id += 2) {
5752                         if (abs_func_id == BP_ABS_FUNC(bp)) {
5753                                 REG_WR(bp,
5754                                     PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER,
5755                                     1);
5756                                 continue;
5757                         }
5758
5759                         bnx2x_pretend_func(bp, abs_func_id);
5760                         /* clear pf enable */
5761                         bnx2x_pf_disable(bp);
5762                         bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5763                 }
5764         }
5765
5766         bnx2x_init_block(bp, BLOCK_PXP, PHASE_COMMON);
5767         if (CHIP_IS_E1(bp)) {
5768                 /* enable HW interrupt from PXP on USDM overflow
5769                    bit 16 on INT_MASK_0 */
5770                 REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5771         }
5772
5773         bnx2x_init_block(bp, BLOCK_PXP2, PHASE_COMMON);
5774         bnx2x_init_pxp(bp);
5775
5776 #ifdef __BIG_ENDIAN
5777         REG_WR(bp, PXP2_REG_RQ_QM_ENDIAN_M, 1);
5778         REG_WR(bp, PXP2_REG_RQ_TM_ENDIAN_M, 1);
5779         REG_WR(bp, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
5780         REG_WR(bp, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
5781         REG_WR(bp, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
5782         /* make sure this value is 0 */
5783         REG_WR(bp, PXP2_REG_RQ_HC_ENDIAN_M, 0);
5784
5785 /*      REG_WR(bp, PXP2_REG_RD_PBF_SWAP_MODE, 1); */
5786         REG_WR(bp, PXP2_REG_RD_QM_SWAP_MODE, 1);
5787         REG_WR(bp, PXP2_REG_RD_TM_SWAP_MODE, 1);
5788         REG_WR(bp, PXP2_REG_RD_SRC_SWAP_MODE, 1);
5789         REG_WR(bp, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
5790 #endif
5791
5792         bnx2x_ilt_init_page_size(bp, INITOP_SET);
5793
5794         if (CHIP_REV_IS_FPGA(bp) && CHIP_IS_E1H(bp))
5795                 REG_WR(bp, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
5796
5797         /* let the HW do it's magic ... */
5798         msleep(100);
5799         /* finish PXP init */
5800         val = REG_RD(bp, PXP2_REG_RQ_CFG_DONE);
5801         if (val != 1) {
5802                 BNX2X_ERR("PXP2 CFG failed\n");
5803                 return -EBUSY;
5804         }
5805         val = REG_RD(bp, PXP2_REG_RD_INIT_DONE);
5806         if (val != 1) {
5807                 BNX2X_ERR("PXP2 RD_INIT failed\n");
5808                 return -EBUSY;
5809         }
5810
5811         /* Timers bug workaround E2 only. We need to set the entire ILT to
5812          * have entries with value "0" and valid bit on.
5813          * This needs to be done by the first PF that is loaded in a path
5814          * (i.e. common phase)
5815          */
5816         if (!CHIP_IS_E1x(bp)) {
5817 /* In E2 there is a bug in the timers block that can cause function 6 / 7
5818  * (i.e. vnic3) to start even if it is marked as "scan-off".
5819  * This occurs when a different function (func2,3) is being marked
5820  * as "scan-off". Real-life scenario for example: if a driver is being
5821  * load-unloaded while func6,7 are down. This will cause the timer to access
5822  * the ilt, translate to a logical address and send a request to read/write.
5823  * Since the ilt for the function that is down is not valid, this will cause
5824  * a translation error which is unrecoverable.
5825  * The Workaround is intended to make sure that when this happens nothing fatal
5826  * will occur. The workaround:
5827  *      1.  First PF driver which loads on a path will:
5828  *              a.  After taking the chip out of reset, by using pretend,
5829  *                  it will write "0" to the following registers of
5830  *                  the other vnics.
5831  *                  REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5832  *                  REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
5833  *                  REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
5834  *                  And for itself it will write '1' to
5835  *                  PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
5836  *                  dmae-operations (writing to pram for example.)
5837  *                  note: can be done for only function 6,7 but cleaner this
5838  *                        way.
5839  *              b.  Write zero+valid to the entire ILT.
5840  *              c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
5841  *                  VNIC3 (of that port). The range allocated will be the
5842  *                  entire ILT. This is needed to prevent  ILT range error.
5843  *      2.  Any PF driver load flow:
5844  *              a.  ILT update with the physical addresses of the allocated
5845  *                  logical pages.
5846  *              b.  Wait 20msec. - note that this timeout is needed to make
5847  *                  sure there are no requests in one of the PXP internal
5848  *                  queues with "old" ILT addresses.
5849  *              c.  PF enable in the PGLC.
5850  *              d.  Clear the was_error of the PF in the PGLC. (could have
5851  *                  occured while driver was down)
5852  *              e.  PF enable in the CFC (WEAK + STRONG)
5853  *              f.  Timers scan enable
5854  *      3.  PF driver unload flow:
5855  *              a.  Clear the Timers scan_en.
5856  *              b.  Polling for scan_on=0 for that PF.
5857  *              c.  Clear the PF enable bit in the PXP.
5858  *              d.  Clear the PF enable in the CFC (WEAK + STRONG)
5859  *              e.  Write zero+valid to all ILT entries (The valid bit must
5860  *                  stay set)
5861  *              f.  If this is VNIC 3 of a port then also init
5862  *                  first_timers_ilt_entry to zero and last_timers_ilt_entry
5863  *                  to the last enrty in the ILT.
5864  *
5865  *      Notes:
5866  *      Currently the PF error in the PGLC is non recoverable.
5867  *      In the future the there will be a recovery routine for this error.
5868  *      Currently attention is masked.
5869  *      Having an MCP lock on the load/unload process does not guarantee that
5870  *      there is no Timer disable during Func6/7 enable. This is because the
5871  *      Timers scan is currently being cleared by the MCP on FLR.
5872  *      Step 2.d can be done only for PF6/7 and the driver can also check if
5873  *      there is error before clearing it. But the flow above is simpler and
5874  *      more general.
5875  *      All ILT entries are written by zero+valid and not just PF6/7
5876  *      ILT entries since in the future the ILT entries allocation for
5877  *      PF-s might be dynamic.
5878  */
5879                 struct ilt_client_info ilt_cli;
5880                 struct bnx2x_ilt ilt;
5881                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
5882                 memset(&ilt, 0, sizeof(struct bnx2x_ilt));
5883
5884                 /* initialize dummy TM client */
5885                 ilt_cli.start = 0;
5886                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
5887                 ilt_cli.client_num = ILT_CLIENT_TM;
5888
5889                 /* Step 1: set zeroes to all ilt page entries with valid bit on
5890                  * Step 2: set the timers first/last ilt entry to point
5891                  * to the entire range to prevent ILT range error for 3rd/4th
5892                  * vnic (this code assumes existance of the vnic)
5893                  *
5894                  * both steps performed by call to bnx2x_ilt_client_init_op()
5895                  * with dummy TM client
5896                  *
5897                  * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
5898                  * and his brother are split registers
5899                  */
5900                 bnx2x_pretend_func(bp, (BP_PATH(bp) + 6));
5901                 bnx2x_ilt_client_init_op_ilt(bp, &ilt, &ilt_cli, INITOP_CLEAR);
5902                 bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5903
5904                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN, BNX2X_PXP_DRAM_ALIGN);
5905                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_RD, BNX2X_PXP_DRAM_ALIGN);
5906                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
5907         }
5908
5909
5910         REG_WR(bp, PXP2_REG_RQ_DISABLE_INPUTS, 0);
5911         REG_WR(bp, PXP2_REG_RD_DISABLE_INPUTS, 0);
5912
5913         if (!CHIP_IS_E1x(bp)) {
5914                 int factor = CHIP_REV_IS_EMUL(bp) ? 1000 :
5915                                 (CHIP_REV_IS_FPGA(bp) ? 400 : 0);
5916                 bnx2x_init_block(bp, BLOCK_PGLUE_B, PHASE_COMMON);
5917
5918                 bnx2x_init_block(bp, BLOCK_ATC, PHASE_COMMON);
5919
5920                 /* let the HW do it's magic ... */
5921                 do {
5922                         msleep(200);
5923                         val = REG_RD(bp, ATC_REG_ATC_INIT_DONE);
5924                 } while (factor-- && (val != 1));
5925
5926                 if (val != 1) {
5927                         BNX2X_ERR("ATC_INIT failed\n");
5928                         return -EBUSY;
5929                 }
5930         }
5931
5932         bnx2x_init_block(bp, BLOCK_DMAE, PHASE_COMMON);
5933
5934         /* clean the DMAE memory */
5935         bp->dmae_ready = 1;
5936         bnx2x_init_fill(bp, TSEM_REG_PRAM, 0, 8, 1);
5937
5938         bnx2x_init_block(bp, BLOCK_TCM, PHASE_COMMON);
5939
5940         bnx2x_init_block(bp, BLOCK_UCM, PHASE_COMMON);
5941
5942         bnx2x_init_block(bp, BLOCK_CCM, PHASE_COMMON);
5943
5944         bnx2x_init_block(bp, BLOCK_XCM, PHASE_COMMON);
5945
5946         bnx2x_read_dmae(bp, XSEM_REG_PASSIVE_BUFFER, 3);
5947         bnx2x_read_dmae(bp, CSEM_REG_PASSIVE_BUFFER, 3);
5948         bnx2x_read_dmae(bp, TSEM_REG_PASSIVE_BUFFER, 3);
5949         bnx2x_read_dmae(bp, USEM_REG_PASSIVE_BUFFER, 3);
5950
5951         bnx2x_init_block(bp, BLOCK_QM, PHASE_COMMON);
5952
5953
5954         /* QM queues pointers table */
5955         bnx2x_qm_init_ptr_table(bp, bp->qm_cid_count, INITOP_SET);
5956
5957         /* soft reset pulse */
5958         REG_WR(bp, QM_REG_SOFT_RESET, 1);
5959         REG_WR(bp, QM_REG_SOFT_RESET, 0);
5960
5961 #ifdef BCM_CNIC
5962         bnx2x_init_block(bp, BLOCK_TM, PHASE_COMMON);
5963 #endif
5964
5965         bnx2x_init_block(bp, BLOCK_DORQ, PHASE_COMMON);
5966         REG_WR(bp, DORQ_REG_DPM_CID_OFST, BNX2X_DB_SHIFT);
5967         if (!CHIP_REV_IS_SLOW(bp))
5968                 /* enable hw interrupt from doorbell Q */
5969                 REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5970
5971         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5972
5973         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5974         REG_WR(bp, PRS_REG_A_PRSU_20, 0xf);
5975
5976         if (!CHIP_IS_E1(bp))
5977                 REG_WR(bp, PRS_REG_E1HOV_MODE, bp->path_has_ovlan);
5978
5979         if (!CHIP_IS_E1x(bp) && !CHIP_IS_E3B0(bp))
5980                 /* Bit-map indicating which L2 hdrs may appear
5981                  * after the basic Ethernet header
5982                  */
5983                 REG_WR(bp, PRS_REG_HDRS_AFTER_BASIC,
5984                        bp->path_has_ovlan ? 7 : 6);
5985
5986         bnx2x_init_block(bp, BLOCK_TSDM, PHASE_COMMON);
5987         bnx2x_init_block(bp, BLOCK_CSDM, PHASE_COMMON);
5988         bnx2x_init_block(bp, BLOCK_USDM, PHASE_COMMON);
5989         bnx2x_init_block(bp, BLOCK_XSDM, PHASE_COMMON);
5990
5991         if (!CHIP_IS_E1x(bp)) {
5992                 /* reset VFC memories */
5993                 REG_WR(bp, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5994                            VFC_MEMORIES_RST_REG_CAM_RST |
5995                            VFC_MEMORIES_RST_REG_RAM_RST);
5996                 REG_WR(bp, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5997                            VFC_MEMORIES_RST_REG_CAM_RST |
5998                            VFC_MEMORIES_RST_REG_RAM_RST);
5999
6000                 msleep(20);
6001         }
6002
6003         bnx2x_init_block(bp, BLOCK_TSEM, PHASE_COMMON);
6004         bnx2x_init_block(bp, BLOCK_USEM, PHASE_COMMON);
6005         bnx2x_init_block(bp, BLOCK_CSEM, PHASE_COMMON);
6006         bnx2x_init_block(bp, BLOCK_XSEM, PHASE_COMMON);
6007
6008         /* sync semi rtc */
6009         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
6010                0x80000000);
6011         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
6012                0x80000000);
6013
6014         bnx2x_init_block(bp, BLOCK_UPB, PHASE_COMMON);
6015         bnx2x_init_block(bp, BLOCK_XPB, PHASE_COMMON);
6016         bnx2x_init_block(bp, BLOCK_PBF, PHASE_COMMON);
6017
6018         if (!CHIP_IS_E1x(bp))
6019                 REG_WR(bp, PBF_REG_HDRS_AFTER_BASIC,
6020                        bp->path_has_ovlan ? 7 : 6);
6021
6022         REG_WR(bp, SRC_REG_SOFT_RST, 1);
6023
6024         bnx2x_init_block(bp, BLOCK_SRC, PHASE_COMMON);
6025
6026 #ifdef BCM_CNIC
6027         REG_WR(bp, SRC_REG_KEYSEARCH_0, 0x63285672);
6028         REG_WR(bp, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
6029         REG_WR(bp, SRC_REG_KEYSEARCH_2, 0x223aef9b);
6030         REG_WR(bp, SRC_REG_KEYSEARCH_3, 0x26001e3a);
6031         REG_WR(bp, SRC_REG_KEYSEARCH_4, 0x7ae91116);
6032         REG_WR(bp, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
6033         REG_WR(bp, SRC_REG_KEYSEARCH_6, 0x298d8adf);
6034         REG_WR(bp, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
6035         REG_WR(bp, SRC_REG_KEYSEARCH_8, 0x1830f82f);
6036         REG_WR(bp, SRC_REG_KEYSEARCH_9, 0x01e46be7);
6037 #endif
6038         REG_WR(bp, SRC_REG_SOFT_RST, 0);
6039
6040         if (sizeof(union cdu_context) != 1024)
6041                 /* we currently assume that a context is 1024 bytes */
6042                 dev_alert(&bp->pdev->dev, "please adjust the size "
6043                                           "of cdu_context(%ld)\n",
6044                          (long)sizeof(union cdu_context));
6045
6046         bnx2x_init_block(bp, BLOCK_CDU, PHASE_COMMON);
6047         val = (4 << 24) + (0 << 12) + 1024;
6048         REG_WR(bp, CDU_REG_CDU_GLOBAL_PARAMS, val);
6049
6050         bnx2x_init_block(bp, BLOCK_CFC, PHASE_COMMON);
6051         REG_WR(bp, CFC_REG_INIT_REG, 0x7FF);
6052         /* enable context validation interrupt from CFC */
6053         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
6054
6055         /* set the thresholds to prevent CFC/CDU race */
6056         REG_WR(bp, CFC_REG_DEBUG0, 0x20020000);
6057
6058         bnx2x_init_block(bp, BLOCK_HC, PHASE_COMMON);
6059
6060         if (!CHIP_IS_E1x(bp) && BP_NOMCP(bp))
6061                 REG_WR(bp, IGU_REG_RESET_MEMORIES, 0x36);
6062
6063         bnx2x_init_block(bp, BLOCK_IGU, PHASE_COMMON);
6064         bnx2x_init_block(bp, BLOCK_MISC_AEU, PHASE_COMMON);
6065
6066         /* Reset PCIE errors for debug */
6067         REG_WR(bp, 0x2814, 0xffffffff);
6068         REG_WR(bp, 0x3820, 0xffffffff);
6069
6070         if (!CHIP_IS_E1x(bp)) {
6071                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
6072                            (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
6073                                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
6074                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
6075                            (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
6076                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
6077                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
6078                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
6079                            (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
6080                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
6081                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
6082         }
6083
6084         bnx2x_init_block(bp, BLOCK_NIG, PHASE_COMMON);
6085         if (!CHIP_IS_E1(bp)) {
6086                 /* in E3 this done in per-port section */
6087                 if (!CHIP_IS_E3(bp))
6088                         REG_WR(bp, NIG_REG_LLH_MF_MODE, IS_MF(bp));
6089         }
6090         if (CHIP_IS_E1H(bp))
6091                 /* not applicable for E2 (and above ...) */
6092                 REG_WR(bp, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(bp));
6093
6094         if (CHIP_REV_IS_SLOW(bp))
6095                 msleep(200);
6096
6097         /* finish CFC init */
6098         val = reg_poll(bp, CFC_REG_LL_INIT_DONE, 1, 100, 10);
6099         if (val != 1) {
6100                 BNX2X_ERR("CFC LL_INIT failed\n");
6101                 return -EBUSY;
6102         }
6103         val = reg_poll(bp, CFC_REG_AC_INIT_DONE, 1, 100, 10);
6104         if (val != 1) {
6105                 BNX2X_ERR("CFC AC_INIT failed\n");
6106                 return -EBUSY;
6107         }
6108         val = reg_poll(bp, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
6109         if (val != 1) {
6110                 BNX2X_ERR("CFC CAM_INIT failed\n");
6111                 return -EBUSY;
6112         }
6113         REG_WR(bp, CFC_REG_DEBUG0, 0);
6114
6115         if (CHIP_IS_E1(bp)) {
6116                 /* read NIG statistic
6117                    to see if this is our first up since powerup */
6118                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
6119                 val = *bnx2x_sp(bp, wb_data[0]);
6120
6121                 /* do internal memory self test */
6122                 if ((val == 0) && bnx2x_int_mem_test(bp)) {
6123                         BNX2X_ERR("internal mem self test failed\n");
6124                         return -EBUSY;
6125                 }
6126         }
6127
6128         bnx2x_setup_fan_failure_detection(bp);
6129
6130         /* clear PXP2 attentions */
6131         REG_RD(bp, PXP2_REG_PXP2_INT_STS_CLR_0);
6132
6133         bnx2x_enable_blocks_attention(bp);
6134         bnx2x_enable_blocks_parity(bp);
6135
6136         if (!BP_NOMCP(bp)) {
6137                 if (CHIP_IS_E1x(bp))
6138                         bnx2x__common_init_phy(bp);
6139         } else
6140                 BNX2X_ERR("Bootcode is missing - can not initialize link\n");
6141
6142         return 0;
6143 }
6144
6145 /**
6146  * bnx2x_init_hw_common_chip - init HW at the COMMON_CHIP phase.
6147  *
6148  * @bp:         driver handle
6149  */
6150 static int bnx2x_init_hw_common_chip(struct bnx2x *bp)
6151 {
6152         int rc = bnx2x_init_hw_common(bp);
6153
6154         if (rc)
6155                 return rc;
6156
6157         /* In E2 2-PORT mode, same ext phy is used for the two paths */
6158         if (!BP_NOMCP(bp))
6159                 bnx2x__common_init_phy(bp);
6160
6161         return 0;
6162 }
6163
6164 static int bnx2x_init_hw_port(struct bnx2x *bp)
6165 {
6166         int port = BP_PORT(bp);
6167         int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
6168         u32 low, high;
6169         u32 val;
6170
6171         bnx2x__link_reset(bp);
6172
6173         DP(BNX2X_MSG_MCP, "starting port init  port %d\n", port);
6174
6175         REG_WR(bp, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
6176
6177         bnx2x_init_block(bp, BLOCK_MISC, init_phase);
6178         bnx2x_init_block(bp, BLOCK_PXP, init_phase);
6179         bnx2x_init_block(bp, BLOCK_PXP2, init_phase);
6180
6181         /* Timers bug workaround: disables the pf_master bit in pglue at
6182          * common phase, we need to enable it here before any dmae access are
6183          * attempted. Therefore we manually added the enable-master to the
6184          * port phase (it also happens in the function phase)
6185          */
6186         if (!CHIP_IS_E1x(bp))
6187                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
6188
6189         bnx2x_init_block(bp, BLOCK_ATC, init_phase);
6190         bnx2x_init_block(bp, BLOCK_DMAE, init_phase);
6191         bnx2x_init_block(bp, BLOCK_PGLUE_B, init_phase);
6192         bnx2x_init_block(bp, BLOCK_QM, init_phase);
6193
6194         bnx2x_init_block(bp, BLOCK_TCM, init_phase);
6195         bnx2x_init_block(bp, BLOCK_UCM, init_phase);
6196         bnx2x_init_block(bp, BLOCK_CCM, init_phase);
6197         bnx2x_init_block(bp, BLOCK_XCM, init_phase);
6198
6199         /* QM cid (connection) count */
6200         bnx2x_qm_init_cid_count(bp, bp->qm_cid_count, INITOP_SET);
6201
6202 #ifdef BCM_CNIC
6203         bnx2x_init_block(bp, BLOCK_TM, init_phase);
6204         REG_WR(bp, TM_REG_LIN0_SCAN_TIME + port*4, 20);
6205         REG_WR(bp, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
6206 #endif
6207
6208         bnx2x_init_block(bp, BLOCK_DORQ, init_phase);
6209
6210         if (CHIP_IS_E1(bp) || CHIP_IS_E1H(bp)) {
6211                 bnx2x_init_block(bp, BLOCK_BRB1, init_phase);
6212
6213                 if (IS_MF(bp))
6214                         low = ((bp->flags & ONE_PORT_FLAG) ? 160 : 246);
6215                 else if (bp->dev->mtu > 4096) {
6216                         if (bp->flags & ONE_PORT_FLAG)
6217                                 low = 160;
6218                         else {
6219                                 val = bp->dev->mtu;
6220                                 /* (24*1024 + val*4)/256 */
6221                                 low = 96 + (val/64) +
6222                                                 ((val % 64) ? 1 : 0);
6223                         }
6224                 } else
6225                         low = ((bp->flags & ONE_PORT_FLAG) ? 80 : 160);
6226                 high = low + 56;        /* 14*1024/256 */
6227                 REG_WR(bp, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
6228                 REG_WR(bp, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
6229         }
6230
6231         if (CHIP_MODE_IS_4_PORT(bp))
6232                 REG_WR(bp, (BP_PORT(bp) ?
6233                             BRB1_REG_MAC_GUARANTIED_1 :
6234                             BRB1_REG_MAC_GUARANTIED_0), 40);
6235
6236
6237         bnx2x_init_block(bp, BLOCK_PRS, init_phase);
6238         if (CHIP_IS_E3B0(bp))
6239                 /* Ovlan exists only if we are in multi-function +
6240                  * switch-dependent mode, in switch-independent there
6241                  * is no ovlan headers
6242                  */
6243                 REG_WR(bp, BP_PORT(bp) ?
6244                        PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
6245                        PRS_REG_HDRS_AFTER_BASIC_PORT_0,
6246                        (bp->path_has_ovlan ? 7 : 6));
6247
6248         bnx2x_init_block(bp, BLOCK_TSDM, init_phase);
6249         bnx2x_init_block(bp, BLOCK_CSDM, init_phase);
6250         bnx2x_init_block(bp, BLOCK_USDM, init_phase);
6251         bnx2x_init_block(bp, BLOCK_XSDM, init_phase);
6252
6253         bnx2x_init_block(bp, BLOCK_TSEM, init_phase);
6254         bnx2x_init_block(bp, BLOCK_USEM, init_phase);
6255         bnx2x_init_block(bp, BLOCK_CSEM, init_phase);
6256         bnx2x_init_block(bp, BLOCK_XSEM, init_phase);
6257
6258         bnx2x_init_block(bp, BLOCK_UPB, init_phase);
6259         bnx2x_init_block(bp, BLOCK_XPB, init_phase);
6260
6261         bnx2x_init_block(bp, BLOCK_PBF, init_phase);
6262
6263         if (CHIP_IS_E1x(bp)) {
6264                 /* configure PBF to work without PAUSE mtu 9000 */
6265                 REG_WR(bp, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
6266
6267                 /* update threshold */
6268                 REG_WR(bp, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
6269                 /* update init credit */
6270                 REG_WR(bp, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
6271
6272                 /* probe changes */
6273                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 1);
6274                 udelay(50);
6275                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 0);
6276         }
6277
6278 #ifdef BCM_CNIC
6279         bnx2x_init_block(bp, BLOCK_SRC, init_phase);
6280 #endif
6281         bnx2x_init_block(bp, BLOCK_CDU, init_phase);
6282         bnx2x_init_block(bp, BLOCK_CFC, init_phase);
6283
6284         if (CHIP_IS_E1(bp)) {
6285                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
6286                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
6287         }
6288         bnx2x_init_block(bp, BLOCK_HC, init_phase);
6289
6290         bnx2x_init_block(bp, BLOCK_IGU, init_phase);
6291
6292         bnx2x_init_block(bp, BLOCK_MISC_AEU, init_phase);
6293         /* init aeu_mask_attn_func_0/1:
6294          *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
6295          *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
6296          *             bits 4-7 are used for "per vn group attention" */
6297         val = IS_MF(bp) ? 0xF7 : 0x7;
6298         /* Enable DCBX attention for all but E1 */
6299         val |= CHIP_IS_E1(bp) ? 0 : 0x10;
6300         REG_WR(bp, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
6301
6302         bnx2x_init_block(bp, BLOCK_NIG, init_phase);
6303
6304         if (!CHIP_IS_E1x(bp)) {
6305                 /* Bit-map indicating which L2 hdrs may appear after the
6306                  * basic Ethernet header
6307                  */
6308                 REG_WR(bp, BP_PORT(bp) ?
6309                            NIG_REG_P1_HDRS_AFTER_BASIC :
6310                            NIG_REG_P0_HDRS_AFTER_BASIC,
6311                            IS_MF_SD(bp) ? 7 : 6);
6312
6313                 if (CHIP_IS_E3(bp))
6314                         REG_WR(bp, BP_PORT(bp) ?
6315                                    NIG_REG_LLH1_MF_MODE :
6316                                    NIG_REG_LLH_MF_MODE, IS_MF(bp));
6317         }
6318         if (!CHIP_IS_E3(bp))
6319                 REG_WR(bp, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
6320
6321         if (!CHIP_IS_E1(bp)) {
6322                 /* 0x2 disable mf_ov, 0x1 enable */
6323                 REG_WR(bp, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
6324                        (IS_MF_SD(bp) ? 0x1 : 0x2));
6325
6326                 if (!CHIP_IS_E1x(bp)) {
6327                         val = 0;
6328                         switch (bp->mf_mode) {
6329                         case MULTI_FUNCTION_SD:
6330                                 val = 1;
6331                                 break;
6332                         case MULTI_FUNCTION_SI:
6333                                 val = 2;
6334                                 break;
6335                         }
6336
6337                         REG_WR(bp, (BP_PORT(bp) ? NIG_REG_LLH1_CLS_TYPE :
6338                                                   NIG_REG_LLH0_CLS_TYPE), val);
6339                 }
6340                 {
6341                         REG_WR(bp, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
6342                         REG_WR(bp, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
6343                         REG_WR(bp, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
6344                 }
6345         }
6346
6347
6348         /* If SPIO5 is set to generate interrupts, enable it for this port */
6349         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
6350         if (val & (1 << MISC_REGISTERS_SPIO_5)) {
6351                 u32 reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
6352                                        MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
6353                 val = REG_RD(bp, reg_addr);
6354                 val |= AEU_INPUTS_ATTN_BITS_SPIO5;
6355                 REG_WR(bp, reg_addr, val);
6356         }
6357
6358         return 0;
6359 }
6360
6361 static void bnx2x_ilt_wr(struct bnx2x *bp, u32 index, dma_addr_t addr)
6362 {
6363         int reg;
6364
6365         if (CHIP_IS_E1(bp))
6366                 reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
6367         else
6368                 reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
6369
6370         bnx2x_wb_wr(bp, reg, ONCHIP_ADDR1(addr), ONCHIP_ADDR2(addr));
6371 }
6372
6373 static inline void bnx2x_igu_clear_sb(struct bnx2x *bp, u8 idu_sb_id)
6374 {
6375         bnx2x_igu_clear_sb_gen(bp, BP_FUNC(bp), idu_sb_id, true /*PF*/);
6376 }
6377
6378 static inline void bnx2x_clear_func_ilt(struct bnx2x *bp, u32 func)
6379 {
6380         u32 i, base = FUNC_ILT_BASE(func);
6381         for (i = base; i < base + ILT_PER_FUNC; i++)
6382                 bnx2x_ilt_wr(bp, i, 0);
6383 }
6384
6385 static int bnx2x_init_hw_func(struct bnx2x *bp)
6386 {
6387         int port = BP_PORT(bp);
6388         int func = BP_FUNC(bp);
6389         int init_phase = PHASE_PF0 + func;
6390         struct bnx2x_ilt *ilt = BP_ILT(bp);
6391         u16 cdu_ilt_start;
6392         u32 addr, val;
6393         u32 main_mem_base, main_mem_size, main_mem_prty_clr;
6394         int i, main_mem_width;
6395
6396         DP(BNX2X_MSG_MCP, "starting func init  func %d\n", func);
6397
6398         /* FLR cleanup - hmmm */
6399         if (!CHIP_IS_E1x(bp))
6400                 bnx2x_pf_flr_clnup(bp);
6401
6402         /* set MSI reconfigure capability */
6403         if (bp->common.int_block == INT_BLOCK_HC) {
6404                 addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
6405                 val = REG_RD(bp, addr);
6406                 val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
6407                 REG_WR(bp, addr, val);
6408         }
6409
6410         bnx2x_init_block(bp, BLOCK_PXP, init_phase);
6411         bnx2x_init_block(bp, BLOCK_PXP2, init_phase);
6412
6413         ilt = BP_ILT(bp);
6414         cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
6415
6416         for (i = 0; i < L2_ILT_LINES(bp); i++) {
6417                 ilt->lines[cdu_ilt_start + i].page =
6418                         bp->context.vcxt + (ILT_PAGE_CIDS * i);
6419                 ilt->lines[cdu_ilt_start + i].page_mapping =
6420                         bp->context.cxt_mapping + (CDU_ILT_PAGE_SZ * i);
6421                 /* cdu ilt pages are allocated manually so there's no need to
6422                 set the size */
6423         }
6424         bnx2x_ilt_init_op(bp, INITOP_SET);
6425
6426 #ifdef BCM_CNIC
6427         bnx2x_src_init_t2(bp, bp->t2, bp->t2_mapping, SRC_CONN_NUM);
6428
6429         /* T1 hash bits value determines the T1 number of entries */
6430         REG_WR(bp, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
6431 #endif
6432
6433 #ifndef BCM_CNIC
6434         /* set NIC mode */
6435         REG_WR(bp, PRS_REG_NIC_MODE, 1);
6436 #endif  /* BCM_CNIC */
6437
6438         if (!CHIP_IS_E1x(bp)) {
6439                 u32 pf_conf = IGU_PF_CONF_FUNC_EN;
6440
6441                 /* Turn on a single ISR mode in IGU if driver is going to use
6442                  * INT#x or MSI
6443                  */
6444                 if (!(bp->flags & USING_MSIX_FLAG))
6445                         pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
6446                 /*
6447                  * Timers workaround bug: function init part.
6448                  * Need to wait 20msec after initializing ILT,
6449                  * needed to make sure there are no requests in
6450                  * one of the PXP internal queues with "old" ILT addresses
6451                  */
6452                 msleep(20);
6453                 /*
6454                  * Master enable - Due to WB DMAE writes performed before this
6455                  * register is re-initialized as part of the regular function
6456                  * init
6457                  */
6458                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
6459                 /* Enable the function in IGU */
6460                 REG_WR(bp, IGU_REG_PF_CONFIGURATION, pf_conf);
6461         }
6462
6463         bp->dmae_ready = 1;
6464
6465         bnx2x_init_block(bp, BLOCK_PGLUE_B, init_phase);
6466
6467         if (!CHIP_IS_E1x(bp))
6468                 REG_WR(bp, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
6469
6470         bnx2x_init_block(bp, BLOCK_ATC, init_phase);
6471         bnx2x_init_block(bp, BLOCK_DMAE, init_phase);
6472         bnx2x_init_block(bp, BLOCK_NIG, init_phase);
6473         bnx2x_init_block(bp, BLOCK_SRC, init_phase);
6474         bnx2x_init_block(bp, BLOCK_MISC, init_phase);
6475         bnx2x_init_block(bp, BLOCK_TCM, init_phase);
6476         bnx2x_init_block(bp, BLOCK_UCM, init_phase);
6477         bnx2x_init_block(bp, BLOCK_CCM, init_phase);
6478         bnx2x_init_block(bp, BLOCK_XCM, init_phase);
6479         bnx2x_init_block(bp, BLOCK_TSEM, init_phase);
6480         bnx2x_init_block(bp, BLOCK_USEM, init_phase);
6481         bnx2x_init_block(bp, BLOCK_CSEM, init_phase);
6482         bnx2x_init_block(bp, BLOCK_XSEM, init_phase);
6483
6484         if (!CHIP_IS_E1x(bp))
6485                 REG_WR(bp, QM_REG_PF_EN, 1);
6486
6487         if (!CHIP_IS_E1x(bp)) {
6488                 REG_WR(bp, TSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6489                 REG_WR(bp, USEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6490                 REG_WR(bp, CSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6491                 REG_WR(bp, XSEM_REG_VFPF_ERR_NUM, BNX2X_MAX_NUM_OF_VFS + func);
6492         }
6493         bnx2x_init_block(bp, BLOCK_QM, init_phase);
6494
6495         bnx2x_init_block(bp, BLOCK_TM, init_phase);
6496         bnx2x_init_block(bp, BLOCK_DORQ, init_phase);
6497         bnx2x_init_block(bp, BLOCK_BRB1, init_phase);
6498         bnx2x_init_block(bp, BLOCK_PRS, init_phase);
6499         bnx2x_init_block(bp, BLOCK_TSDM, init_phase);
6500         bnx2x_init_block(bp, BLOCK_CSDM, init_phase);
6501         bnx2x_init_block(bp, BLOCK_USDM, init_phase);
6502         bnx2x_init_block(bp, BLOCK_XSDM, init_phase);
6503         bnx2x_init_block(bp, BLOCK_UPB, init_phase);
6504         bnx2x_init_block(bp, BLOCK_XPB, init_phase);
6505         bnx2x_init_block(bp, BLOCK_PBF, init_phase);
6506         if (!CHIP_IS_E1x(bp))
6507                 REG_WR(bp, PBF_REG_DISABLE_PF, 0);
6508
6509         bnx2x_init_block(bp, BLOCK_CDU, init_phase);
6510
6511         bnx2x_init_block(bp, BLOCK_CFC, init_phase);
6512
6513         if (!CHIP_IS_E1x(bp))
6514                 REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 1);
6515
6516         if (IS_MF(bp)) {
6517                 REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
6518                 REG_WR(bp, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, bp->mf_ov);
6519         }
6520
6521         bnx2x_init_block(bp, BLOCK_MISC_AEU, init_phase);
6522
6523         /* HC init per function */
6524         if (bp->common.int_block == INT_BLOCK_HC) {
6525                 if (CHIP_IS_E1H(bp)) {
6526                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
6527
6528                         REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
6529                         REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
6530                 }
6531                 bnx2x_init_block(bp, BLOCK_HC, init_phase);
6532
6533         } else {
6534                 int num_segs, sb_idx, prod_offset;
6535
6536                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
6537
6538                 if (!CHIP_IS_E1x(bp)) {
6539                         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, 0);
6540                         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, 0);
6541                 }
6542
6543                 bnx2x_init_block(bp, BLOCK_IGU, init_phase);
6544
6545                 if (!CHIP_IS_E1x(bp)) {
6546                         int dsb_idx = 0;
6547                         /**
6548                          * Producer memory:
6549                          * E2 mode: address 0-135 match to the mapping memory;
6550                          * 136 - PF0 default prod; 137 - PF1 default prod;
6551                          * 138 - PF2 default prod; 139 - PF3 default prod;
6552                          * 140 - PF0 attn prod;    141 - PF1 attn prod;
6553                          * 142 - PF2 attn prod;    143 - PF3 attn prod;
6554                          * 144-147 reserved.
6555                          *
6556                          * E1.5 mode - In backward compatible mode;
6557                          * for non default SB; each even line in the memory
6558                          * holds the U producer and each odd line hold
6559                          * the C producer. The first 128 producers are for
6560                          * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
6561                          * producers are for the DSB for each PF.
6562                          * Each PF has five segments: (the order inside each
6563                          * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
6564                          * 132-135 C prods; 136-139 X prods; 140-143 T prods;
6565                          * 144-147 attn prods;
6566                          */
6567                         /* non-default-status-blocks */
6568                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
6569                                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
6570                         for (sb_idx = 0; sb_idx < bp->igu_sb_cnt; sb_idx++) {
6571                                 prod_offset = (bp->igu_base_sb + sb_idx) *
6572                                         num_segs;
6573
6574                                 for (i = 0; i < num_segs; i++) {
6575                                         addr = IGU_REG_PROD_CONS_MEMORY +
6576                                                         (prod_offset + i) * 4;
6577                                         REG_WR(bp, addr, 0);
6578                                 }
6579                                 /* send consumer update with value 0 */
6580                                 bnx2x_ack_sb(bp, bp->igu_base_sb + sb_idx,
6581                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6582                                 bnx2x_igu_clear_sb(bp,
6583                                                    bp->igu_base_sb + sb_idx);
6584                         }
6585
6586                         /* default-status-blocks */
6587                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
6588                                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
6589
6590                         if (CHIP_MODE_IS_4_PORT(bp))
6591                                 dsb_idx = BP_FUNC(bp);
6592                         else
6593                                 dsb_idx = BP_E1HVN(bp);
6594
6595                         prod_offset = (CHIP_INT_MODE_IS_BC(bp) ?
6596                                        IGU_BC_BASE_DSB_PROD + dsb_idx :
6597                                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
6598
6599                         for (i = 0; i < (num_segs * E1HVN_MAX);
6600                              i += E1HVN_MAX) {
6601                                 addr = IGU_REG_PROD_CONS_MEMORY +
6602                                                         (prod_offset + i)*4;
6603                                 REG_WR(bp, addr, 0);
6604                         }
6605                         /* send consumer update with 0 */
6606                         if (CHIP_INT_MODE_IS_BC(bp)) {
6607                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6608                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6609                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6610                                              CSTORM_ID, 0, IGU_INT_NOP, 1);
6611                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6612                                              XSTORM_ID, 0, IGU_INT_NOP, 1);
6613                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6614                                              TSTORM_ID, 0, IGU_INT_NOP, 1);
6615                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6616                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
6617                         } else {
6618                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6619                                              USTORM_ID, 0, IGU_INT_NOP, 1);
6620                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
6621                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
6622                         }
6623                         bnx2x_igu_clear_sb(bp, bp->igu_dsb_id);
6624
6625                         /* !!! these should become driver const once
6626                            rf-tool supports split-68 const */
6627                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
6628                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
6629                         REG_WR(bp, IGU_REG_SB_MASK_LSB, 0);
6630                         REG_WR(bp, IGU_REG_SB_MASK_MSB, 0);
6631                         REG_WR(bp, IGU_REG_PBA_STATUS_LSB, 0);
6632                         REG_WR(bp, IGU_REG_PBA_STATUS_MSB, 0);
6633                 }
6634         }
6635
6636         /* Reset PCIE errors for debug */
6637         REG_WR(bp, 0x2114, 0xffffffff);
6638         REG_WR(bp, 0x2120, 0xffffffff);
6639
6640         if (CHIP_IS_E1x(bp)) {
6641                 main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
6642                 main_mem_base = HC_REG_MAIN_MEMORY +
6643                                 BP_PORT(bp) * (main_mem_size * 4);
6644                 main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
6645                 main_mem_width = 8;
6646
6647                 val = REG_RD(bp, main_mem_prty_clr);
6648                 if (val)
6649                         DP(BNX2X_MSG_MCP, "Hmmm... Parity errors in HC "
6650                                           "block during "
6651                                           "function init (0x%x)!\n", val);
6652
6653                 /* Clear "false" parity errors in MSI-X table */
6654                 for (i = main_mem_base;
6655                      i < main_mem_base + main_mem_size * 4;
6656                      i += main_mem_width) {
6657                         bnx2x_read_dmae(bp, i, main_mem_width / 4);
6658                         bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data),
6659                                          i, main_mem_width / 4);
6660                 }
6661                 /* Clear HC parity attention */
6662                 REG_RD(bp, main_mem_prty_clr);
6663         }
6664
6665 #ifdef BNX2X_STOP_ON_ERROR
6666         /* Enable STORMs SP logging */
6667         REG_WR8(bp, BAR_USTRORM_INTMEM +
6668                USTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6669         REG_WR8(bp, BAR_TSTRORM_INTMEM +
6670                TSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6671         REG_WR8(bp, BAR_CSTRORM_INTMEM +
6672                CSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6673         REG_WR8(bp, BAR_XSTRORM_INTMEM +
6674                XSTORM_RECORD_SLOW_PATH_OFFSET(BP_FUNC(bp)), 1);
6675 #endif
6676
6677         bnx2x_phy_probe(&bp->link_params);
6678
6679         return 0;
6680 }
6681
6682
6683 void bnx2x_free_mem(struct bnx2x *bp)
6684 {
6685         /* fastpath */
6686         bnx2x_free_fp_mem(bp);
6687         /* end of fastpath */
6688
6689         BNX2X_PCI_FREE(bp->def_status_blk, bp->def_status_blk_mapping,
6690                        sizeof(struct host_sp_status_block));
6691
6692         BNX2X_PCI_FREE(bp->fw_stats, bp->fw_stats_mapping,
6693                        bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6694
6695         BNX2X_PCI_FREE(bp->slowpath, bp->slowpath_mapping,
6696                        sizeof(struct bnx2x_slowpath));
6697
6698         BNX2X_PCI_FREE(bp->context.vcxt, bp->context.cxt_mapping,
6699                        bp->context.size);
6700
6701         bnx2x_ilt_mem_op(bp, ILT_MEMOP_FREE);
6702
6703         BNX2X_FREE(bp->ilt->lines);
6704
6705 #ifdef BCM_CNIC
6706         if (!CHIP_IS_E1x(bp))
6707                 BNX2X_PCI_FREE(bp->cnic_sb.e2_sb, bp->cnic_sb_mapping,
6708                                sizeof(struct host_hc_status_block_e2));
6709         else
6710                 BNX2X_PCI_FREE(bp->cnic_sb.e1x_sb, bp->cnic_sb_mapping,
6711                                sizeof(struct host_hc_status_block_e1x));
6712
6713         BNX2X_PCI_FREE(bp->t2, bp->t2_mapping, SRC_T2_SZ);
6714 #endif
6715
6716         BNX2X_PCI_FREE(bp->spq, bp->spq_mapping, BCM_PAGE_SIZE);
6717
6718         BNX2X_PCI_FREE(bp->eq_ring, bp->eq_mapping,
6719                        BCM_PAGE_SIZE * NUM_EQ_PAGES);
6720 }
6721
6722 static inline int bnx2x_alloc_fw_stats_mem(struct bnx2x *bp)
6723 {
6724         int num_groups;
6725
6726         /* number of eth_queues */
6727         u8 num_queue_stats = BNX2X_NUM_ETH_QUEUES(bp);
6728
6729         /* Total number of FW statistics requests =
6730          * 1 for port stats + 1 for PF stats + num_eth_queues */
6731         bp->fw_stats_num = 2 + num_queue_stats;
6732
6733
6734         /* Request is built from stats_query_header and an array of
6735          * stats_query_cmd_group each of which contains
6736          * STATS_QUERY_CMD_COUNT rules. The real number or requests is
6737          * configured in the stats_query_header.
6738          */
6739         num_groups = (2 + num_queue_stats) / STATS_QUERY_CMD_COUNT +
6740                 (((2 + num_queue_stats) % STATS_QUERY_CMD_COUNT) ? 1 : 0);
6741
6742         bp->fw_stats_req_sz = sizeof(struct stats_query_header) +
6743                         num_groups * sizeof(struct stats_query_cmd_group);
6744
6745         /* Data for statistics requests + stats_conter
6746          *
6747          * stats_counter holds per-STORM counters that are incremented
6748          * when STORM has finished with the current request.
6749          */
6750         bp->fw_stats_data_sz = sizeof(struct per_port_stats) +
6751                 sizeof(struct per_pf_stats) +
6752                 sizeof(struct per_queue_stats) * num_queue_stats +
6753                 sizeof(struct stats_counter);
6754
6755         BNX2X_PCI_ALLOC(bp->fw_stats, &bp->fw_stats_mapping,
6756                         bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6757
6758         /* Set shortcuts */
6759         bp->fw_stats_req = (struct bnx2x_fw_stats_req *)bp->fw_stats;
6760         bp->fw_stats_req_mapping = bp->fw_stats_mapping;
6761
6762         bp->fw_stats_data = (struct bnx2x_fw_stats_data *)
6763                 ((u8 *)bp->fw_stats + bp->fw_stats_req_sz);
6764
6765         bp->fw_stats_data_mapping = bp->fw_stats_mapping +
6766                                    bp->fw_stats_req_sz;
6767         return 0;
6768
6769 alloc_mem_err:
6770         BNX2X_PCI_FREE(bp->fw_stats, bp->fw_stats_mapping,
6771                        bp->fw_stats_data_sz + bp->fw_stats_req_sz);
6772         return -ENOMEM;
6773 }
6774
6775
6776 int bnx2x_alloc_mem(struct bnx2x *bp)
6777 {
6778 #ifdef BCM_CNIC
6779         if (!CHIP_IS_E1x(bp))
6780                 /* size = the status block + ramrod buffers */
6781                 BNX2X_PCI_ALLOC(bp->cnic_sb.e2_sb, &bp->cnic_sb_mapping,
6782                                 sizeof(struct host_hc_status_block_e2));
6783         else
6784                 BNX2X_PCI_ALLOC(bp->cnic_sb.e1x_sb, &bp->cnic_sb_mapping,
6785                                 sizeof(struct host_hc_status_block_e1x));
6786
6787         /* allocate searcher T2 table */
6788         BNX2X_PCI_ALLOC(bp->t2, &bp->t2_mapping, SRC_T2_SZ);
6789 #endif
6790
6791
6792         BNX2X_PCI_ALLOC(bp->def_status_blk, &bp->def_status_blk_mapping,
6793                         sizeof(struct host_sp_status_block));
6794
6795         BNX2X_PCI_ALLOC(bp->slowpath, &bp->slowpath_mapping,
6796                         sizeof(struct bnx2x_slowpath));
6797
6798         /* Allocated memory for FW statistics  */
6799         if (bnx2x_alloc_fw_stats_mem(bp))
6800                 goto alloc_mem_err;
6801
6802         bp->context.size = sizeof(union cdu_context) * BNX2X_L2_CID_COUNT(bp);
6803
6804         BNX2X_PCI_ALLOC(bp->context.vcxt, &bp->context.cxt_mapping,
6805                         bp->context.size);
6806
6807         BNX2X_ALLOC(bp->ilt->lines, sizeof(struct ilt_line) * ILT_MAX_LINES);
6808
6809         if (bnx2x_ilt_mem_op(bp, ILT_MEMOP_ALLOC))
6810                 goto alloc_mem_err;
6811
6812         /* Slow path ring */
6813         BNX2X_PCI_ALLOC(bp->spq, &bp->spq_mapping, BCM_PAGE_SIZE);
6814
6815         /* EQ */
6816         BNX2X_PCI_ALLOC(bp->eq_ring, &bp->eq_mapping,
6817                         BCM_PAGE_SIZE * NUM_EQ_PAGES);
6818
6819
6820         /* fastpath */
6821         /* need to be done at the end, since it's self adjusting to amount
6822          * of memory available for RSS queues
6823          */
6824         if (bnx2x_alloc_fp_mem(bp))
6825                 goto alloc_mem_err;
6826         return 0;
6827
6828 alloc_mem_err:
6829         bnx2x_free_mem(bp);
6830         return -ENOMEM;
6831 }
6832
6833 /*
6834  * Init service functions
6835  */
6836
6837 int bnx2x_set_mac_one(struct bnx2x *bp, u8 *mac,
6838                       struct bnx2x_vlan_mac_obj *obj, bool set,
6839                       int mac_type, unsigned long *ramrod_flags)
6840 {
6841         int rc;
6842         struct bnx2x_vlan_mac_ramrod_params ramrod_param;
6843
6844         memset(&ramrod_param, 0, sizeof(ramrod_param));
6845
6846         /* Fill general parameters */
6847         ramrod_param.vlan_mac_obj = obj;
6848         ramrod_param.ramrod_flags = *ramrod_flags;
6849
6850         /* Fill a user request section if needed */
6851         if (!test_bit(RAMROD_CONT, ramrod_flags)) {
6852                 memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
6853
6854                 __set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
6855
6856                 /* Set the command: ADD or DEL */
6857                 if (set)
6858                         ramrod_param.user_req.cmd = BNX2X_VLAN_MAC_ADD;
6859                 else
6860                         ramrod_param.user_req.cmd = BNX2X_VLAN_MAC_DEL;
6861         }
6862
6863         rc = bnx2x_config_vlan_mac(bp, &ramrod_param);
6864         if (rc < 0)
6865                 BNX2X_ERR("%s MAC failed\n", (set ? "Set" : "Del"));
6866         return rc;
6867 }
6868
6869 int bnx2x_del_all_macs(struct bnx2x *bp,
6870                        struct bnx2x_vlan_mac_obj *mac_obj,
6871                        int mac_type, bool wait_for_comp)
6872 {
6873         int rc;
6874         unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
6875
6876         /* Wait for completion of requested */
6877         if (wait_for_comp)
6878                 __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
6879
6880         /* Set the mac type of addresses we want to clear */
6881         __set_bit(mac_type, &vlan_mac_flags);
6882
6883         rc = mac_obj->delete_all(bp, mac_obj, &vlan_mac_flags, &ramrod_flags);
6884         if (rc < 0)
6885                 BNX2X_ERR("Failed to delete MACs: %d\n", rc);
6886
6887         return rc;
6888 }
6889
6890 int bnx2x_set_eth_mac(struct bnx2x *bp, bool set)
6891 {
6892         unsigned long ramrod_flags = 0;
6893
6894         DP(NETIF_MSG_IFUP, "Adding Eth MAC\n");
6895
6896         __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
6897         /* Eth MAC is set on RSS leading client (fp[0]) */
6898         return bnx2x_set_mac_one(bp, bp->dev->dev_addr, &bp->fp->mac_obj, set,
6899                                  BNX2X_ETH_MAC, &ramrod_flags);
6900 }
6901
6902 int bnx2x_setup_leading(struct bnx2x *bp)
6903 {
6904         return bnx2x_setup_queue(bp, &bp->fp[0], 1);
6905 }
6906
6907 /**
6908  * bnx2x_set_int_mode - configure interrupt mode
6909  *
6910  * @bp:         driver handle
6911  *
6912  * In case of MSI-X it will also try to enable MSI-X.
6913  */
6914 static void __devinit bnx2x_set_int_mode(struct bnx2x *bp)
6915 {
6916         switch (int_mode) {
6917         case INT_MODE_MSI:
6918                 bnx2x_enable_msi(bp);
6919                 /* falling through... */
6920         case INT_MODE_INTx:
6921                 bp->num_queues = 1 + NON_ETH_CONTEXT_USE;
6922                 DP(NETIF_MSG_IFUP, "set number of queues to 1\n");
6923                 break;
6924         default:
6925                 /* Set number of queues according to bp->multi_mode value */
6926                 bnx2x_set_num_queues(bp);
6927
6928                 DP(NETIF_MSG_IFUP, "set number of queues to %d\n",
6929                    bp->num_queues);
6930
6931                 /* if we can't use MSI-X we only need one fp,
6932                  * so try to enable MSI-X with the requested number of fp's
6933                  * and fallback to MSI or legacy INTx with one fp
6934                  */
6935                 if (bnx2x_enable_msix(bp)) {
6936                         /* failed to enable MSI-X */
6937                         if (bp->multi_mode)
6938                                 DP(NETIF_MSG_IFUP,
6939                                           "Multi requested but failed to "
6940                                           "enable MSI-X (%d), "
6941                                           "set number of queues to %d\n",
6942                                    bp->num_queues,
6943                                    1 + NON_ETH_CONTEXT_USE);
6944                         bp->num_queues = 1 + NON_ETH_CONTEXT_USE;
6945
6946                         /* Try to enable MSI */
6947                         if (!(bp->flags & DISABLE_MSI_FLAG))
6948                                 bnx2x_enable_msi(bp);
6949                 }
6950                 break;
6951         }
6952 }
6953
6954 /* must be called prioir to any HW initializations */
6955 static inline u16 bnx2x_cid_ilt_lines(struct bnx2x *bp)
6956 {
6957         return L2_ILT_LINES(bp);
6958 }
6959
6960 void bnx2x_ilt_set_info(struct bnx2x *bp)
6961 {
6962         struct ilt_client_info *ilt_client;
6963         struct bnx2x_ilt *ilt = BP_ILT(bp);
6964         u16 line = 0;
6965
6966         ilt->start_line = FUNC_ILT_BASE(BP_FUNC(bp));
6967         DP(BNX2X_MSG_SP, "ilt starts at line %d\n", ilt->start_line);
6968
6969         /* CDU */
6970         ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6971         ilt_client->client_num = ILT_CLIENT_CDU;
6972         ilt_client->page_size = CDU_ILT_PAGE_SZ;
6973         ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6974         ilt_client->start = line;
6975         line += bnx2x_cid_ilt_lines(bp);
6976 #ifdef BCM_CNIC
6977         line += CNIC_ILT_LINES;
6978 #endif
6979         ilt_client->end = line - 1;
6980
6981         DP(BNX2X_MSG_SP, "ilt client[CDU]: start %d, end %d, psz 0x%x, "
6982                                          "flags 0x%x, hw psz %d\n",
6983            ilt_client->start,
6984            ilt_client->end,
6985            ilt_client->page_size,
6986            ilt_client->flags,
6987            ilog2(ilt_client->page_size >> 12));
6988
6989         /* QM */
6990         if (QM_INIT(bp->qm_cid_count)) {
6991                 ilt_client = &ilt->clients[ILT_CLIENT_QM];
6992                 ilt_client->client_num = ILT_CLIENT_QM;
6993                 ilt_client->page_size = QM_ILT_PAGE_SZ;
6994                 ilt_client->flags = 0;
6995                 ilt_client->start = line;
6996
6997                 /* 4 bytes for each cid */
6998                 line += DIV_ROUND_UP(bp->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6999                                                          QM_ILT_PAGE_SZ);
7000
7001                 ilt_client->end = line - 1;
7002
7003                 DP(BNX2X_MSG_SP, "ilt client[QM]: start %d, end %d, psz 0x%x, "
7004                                                  "flags 0x%x, hw psz %d\n",
7005                    ilt_client->start,
7006                    ilt_client->end,
7007                    ilt_client->page_size,
7008                    ilt_client->flags,
7009                    ilog2(ilt_client->page_size >> 12));
7010
7011         }
7012         /* SRC */
7013         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
7014 #ifdef BCM_CNIC
7015         ilt_client->client_num = ILT_CLIENT_SRC;
7016         ilt_client->page_size = SRC_ILT_PAGE_SZ;
7017         ilt_client->flags = 0;
7018         ilt_client->start = line;
7019         line += SRC_ILT_LINES;
7020         ilt_client->end = line - 1;
7021
7022         DP(BNX2X_MSG_SP, "ilt client[SRC]: start %d, end %d, psz 0x%x, "
7023                                          "flags 0x%x, hw psz %d\n",
7024            ilt_client->start,
7025            ilt_client->end,
7026            ilt_client->page_size,
7027            ilt_client->flags,
7028            ilog2(ilt_client->page_size >> 12));
7029
7030 #else
7031         ilt_client->flags = (ILT_CLIENT_SKIP_INIT | ILT_CLIENT_SKIP_MEM);
7032 #endif
7033
7034         /* TM */
7035         ilt_client = &ilt->clients[ILT_CLIENT_TM];
7036 #ifdef BCM_CNIC
7037         ilt_client->client_num = ILT_CLIENT_TM;
7038         ilt_client->page_size = TM_ILT_PAGE_SZ;
7039         ilt_client->flags = 0;
7040         ilt_client->start = line;
7041         line += TM_ILT_LINES;
7042         ilt_client->end = line - 1;
7043
7044         DP(BNX2X_MSG_SP, "ilt client[TM]: start %d, end %d, psz 0x%x, "
7045                                          "flags 0x%x, hw psz %d\n",
7046            ilt_client->start,
7047            ilt_client->end,
7048            ilt_client->page_size,
7049            ilt_client->flags,
7050            ilog2(ilt_client->page_size >> 12));
7051
7052 #else
7053         ilt_client->flags = (ILT_CLIENT_SKIP_INIT | ILT_CLIENT_SKIP_MEM);
7054 #endif
7055         BUG_ON(line > ILT_MAX_LINES);
7056 }
7057
7058 /**
7059  * bnx2x_pf_q_prep_init - prepare INIT transition parameters
7060  *
7061  * @bp:                 driver handle
7062  * @fp:                 pointer to fastpath
7063  * @init_params:        pointer to parameters structure
7064  *
7065  * parameters configured:
7066  *      - HC configuration
7067  *      - Queue's CDU context
7068  */
7069 static inline void bnx2x_pf_q_prep_init(struct bnx2x *bp,
7070         struct bnx2x_fastpath *fp, struct bnx2x_queue_init_params *init_params)
7071 {
7072
7073         u8 cos;
7074         /* FCoE Queue uses Default SB, thus has no HC capabilities */
7075         if (!IS_FCOE_FP(fp)) {
7076                 __set_bit(BNX2X_Q_FLG_HC, &init_params->rx.flags);
7077                 __set_bit(BNX2X_Q_FLG_HC, &init_params->tx.flags);
7078
7079                 /* If HC is supporterd, enable host coalescing in the transition
7080                  * to INIT state.
7081                  */
7082                 __set_bit(BNX2X_Q_FLG_HC_EN, &init_params->rx.flags);
7083                 __set_bit(BNX2X_Q_FLG_HC_EN, &init_params->tx.flags);
7084
7085                 /* HC rate */
7086                 init_params->rx.hc_rate = bp->rx_ticks ?
7087                         (1000000 / bp->rx_ticks) : 0;
7088                 init_params->tx.hc_rate = bp->tx_ticks ?
7089                         (1000000 / bp->tx_ticks) : 0;
7090
7091                 /* FW SB ID */
7092                 init_params->rx.fw_sb_id = init_params->tx.fw_sb_id =
7093                         fp->fw_sb_id;
7094
7095                 /*
7096                  * CQ index among the SB indices: FCoE clients uses the default
7097                  * SB, therefore it's different.
7098                  */
7099                 init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
7100                 init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
7101         }
7102
7103         /* set maximum number of COSs supported by this queue */
7104         init_params->max_cos = fp->max_cos;
7105
7106         DP(BNX2X_MSG_SP, "fp: %d setting queue params max cos to: %d",
7107             fp->index, init_params->max_cos);
7108
7109         /* set the context pointers queue object */
7110         for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++)
7111                 init_params->cxts[cos] =
7112                         &bp->context.vcxt[fp->txdata[cos].cid].eth;
7113 }
7114
7115 int bnx2x_setup_tx_only(struct bnx2x *bp, struct bnx2x_fastpath *fp,
7116                         struct bnx2x_queue_state_params *q_params,
7117                         struct bnx2x_queue_setup_tx_only_params *tx_only_params,
7118                         int tx_index, bool leading)
7119 {
7120         memset(tx_only_params, 0, sizeof(*tx_only_params));
7121
7122         /* Set the command */
7123         q_params->cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
7124
7125         /* Set tx-only QUEUE flags: don't zero statistics */
7126         tx_only_params->flags = bnx2x_get_common_flags(bp, fp, false);
7127
7128         /* choose the index of the cid to send the slow path on */
7129         tx_only_params->cid_index = tx_index;
7130
7131         /* Set general TX_ONLY_SETUP parameters */
7132         bnx2x_pf_q_prep_general(bp, fp, &tx_only_params->gen_params, tx_index);
7133
7134         /* Set Tx TX_ONLY_SETUP parameters */
7135         bnx2x_pf_tx_q_prep(bp, fp, &tx_only_params->txq_params, tx_index);
7136
7137         DP(BNX2X_MSG_SP, "preparing to send tx-only ramrod for connection:"
7138                          "cos %d, primary cid %d, cid %d, "
7139                          "client id %d, sp-client id %d, flags %lx",
7140            tx_index, q_params->q_obj->cids[FIRST_TX_COS_INDEX],
7141            q_params->q_obj->cids[tx_index], q_params->q_obj->cl_id,
7142            tx_only_params->gen_params.spcl_id, tx_only_params->flags);
7143
7144         /* send the ramrod */
7145         return bnx2x_queue_state_change(bp, q_params);
7146 }
7147
7148
7149 /**
7150  * bnx2x_setup_queue - setup queue
7151  *
7152  * @bp:         driver handle
7153  * @fp:         pointer to fastpath
7154  * @leading:    is leading
7155  *
7156  * This function performs 2 steps in a Queue state machine
7157  *      actually: 1) RESET->INIT 2) INIT->SETUP
7158  */
7159
7160 int bnx2x_setup_queue(struct bnx2x *bp, struct bnx2x_fastpath *fp,
7161                        bool leading)
7162 {
7163         struct bnx2x_queue_state_params q_params = {0};
7164         struct bnx2x_queue_setup_params *setup_params =
7165                                                 &q_params.params.setup;
7166         struct bnx2x_queue_setup_tx_only_params *tx_only_params =
7167                                                 &q_params.params.tx_only;
7168         int rc;
7169         u8 tx_index;
7170
7171         DP(BNX2X_MSG_SP, "setting up queue %d", fp->index);
7172
7173         /* reset IGU state skip FCoE L2 queue */
7174         if (!IS_FCOE_FP(fp))
7175                 bnx2x_ack_sb(bp, fp->igu_sb_id, USTORM_ID, 0,
7176                              IGU_INT_ENABLE, 0);
7177
7178         q_params.q_obj = &fp->q_obj;
7179         /* We want to wait for completion in this context */
7180         __set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
7181
7182         /* Prepare the INIT parameters */
7183         bnx2x_pf_q_prep_init(bp, fp, &q_params.params.init);
7184
7185         /* Set the command */
7186         q_params.cmd = BNX2X_Q_CMD_INIT;
7187
7188         /* Change the state to INIT */
7189         rc = bnx2x_queue_state_change(bp, &q_params);
7190         if (rc) {
7191                 BNX2X_ERR("Queue(%d) INIT failed\n", fp->index);
7192                 return rc;
7193         }
7194
7195         DP(BNX2X_MSG_SP, "init complete");
7196
7197
7198         /* Now move the Queue to the SETUP state... */
7199         memset(setup_params, 0, sizeof(*setup_params));
7200
7201         /* Set QUEUE flags */
7202         setup_params->flags = bnx2x_get_q_flags(bp, fp, leading);
7203
7204         /* Set general SETUP parameters */
7205         bnx2x_pf_q_prep_general(bp, fp, &setup_params->gen_params,
7206                                 FIRST_TX_COS_INDEX);
7207
7208         bnx2x_pf_rx_q_prep(bp, fp, &setup_params->pause_params,
7209                             &setup_params->rxq_params);
7210
7211         bnx2x_pf_tx_q_prep(bp, fp, &setup_params->txq_params,
7212                            FIRST_TX_COS_INDEX);
7213
7214         /* Set the command */
7215         q_params.cmd = BNX2X_Q_CMD_SETUP;
7216
7217         /* Change the state to SETUP */
7218         rc = bnx2x_queue_state_change(bp, &q_params);
7219         if (rc) {
7220                 BNX2X_ERR("Queue(%d) SETUP failed\n", fp->index);
7221                 return rc;
7222         }
7223
7224         /* loop through the relevant tx-only indices */
7225         for (tx_index = FIRST_TX_ONLY_COS_INDEX;
7226               tx_index < fp->max_cos;
7227               tx_index++) {
7228
7229                 /* prepare and send tx-only ramrod*/
7230                 rc = bnx2x_setup_tx_only(bp, fp, &q_params,
7231                                           tx_only_params, tx_index, leading);
7232                 if (rc) {
7233                         BNX2X_ERR("Queue(%d.%d) TX_ONLY_SETUP failed\n",
7234                                   fp->index, tx_index);
7235                         return rc;
7236                 }
7237         }
7238
7239         return rc;
7240 }
7241
7242 static int bnx2x_stop_queue(struct bnx2x *bp, int index)
7243 {
7244         struct bnx2x_fastpath *fp = &bp->fp[index];
7245         struct bnx2x_fp_txdata *txdata;
7246         struct bnx2x_queue_state_params q_params = {0};
7247         int rc, tx_index;
7248
7249         DP(BNX2X_MSG_SP, "stopping queue %d cid %d", index, fp->cid);
7250
7251         q_params.q_obj = &fp->q_obj;
7252         /* We want to wait for completion in this context */
7253         __set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
7254
7255
7256         /* close tx-only connections */
7257         for (tx_index = FIRST_TX_ONLY_COS_INDEX;
7258              tx_index < fp->max_cos;
7259              tx_index++){
7260
7261                 /* ascertain this is a normal queue*/
7262                 txdata = &fp->txdata[tx_index];
7263
7264                 DP(BNX2X_MSG_SP, "stopping tx-only queue %d",
7265                                                         txdata->txq_index);
7266
7267                 /* send halt terminate on tx-only connection */
7268                 q_params.cmd = BNX2X_Q_CMD_TERMINATE;
7269                 memset(&q_params.params.terminate, 0,
7270                        sizeof(q_params.params.terminate));
7271                 q_params.params.terminate.cid_index = tx_index;
7272
7273                 rc = bnx2x_queue_state_change(bp, &q_params);
7274                 if (rc)
7275                         return rc;
7276
7277                 /* send halt terminate on tx-only connection */
7278                 q_params.cmd = BNX2X_Q_CMD_CFC_DEL;
7279                 memset(&q_params.params.cfc_del, 0,
7280                        sizeof(q_params.params.cfc_del));
7281                 q_params.params.cfc_del.cid_index = tx_index;
7282                 rc = bnx2x_queue_state_change(bp, &q_params);
7283                 if (rc)
7284                         return rc;
7285         }
7286         /* Stop the primary connection: */
7287         /* ...halt the connection */
7288         q_params.cmd = BNX2X_Q_CMD_HALT;
7289         rc = bnx2x_queue_state_change(bp, &q_params);
7290         if (rc)
7291                 return rc;
7292
7293         /* ...terminate the connection */
7294         q_params.cmd = BNX2X_Q_CMD_TERMINATE;
7295         memset(&q_params.params.terminate, 0,
7296                sizeof(q_params.params.terminate));
7297         q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
7298         rc = bnx2x_queue_state_change(bp, &q_params);
7299         if (rc)
7300                 return rc;
7301         /* ...delete cfc entry */
7302         q_params.cmd = BNX2X_Q_CMD_CFC_DEL;
7303         memset(&q_params.params.cfc_del, 0,
7304                sizeof(q_params.params.cfc_del));
7305         q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
7306         return bnx2x_queue_state_change(bp, &q_params);
7307 }
7308
7309
7310 static void bnx2x_reset_func(struct bnx2x *bp)
7311 {
7312         int port = BP_PORT(bp);
7313         int func = BP_FUNC(bp);
7314         int i;
7315
7316         /* Disable the function in the FW */
7317         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
7318         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
7319         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
7320         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
7321
7322         /* FP SBs */
7323         for_each_eth_queue(bp, i) {
7324                 struct bnx2x_fastpath *fp = &bp->fp[i];
7325                 REG_WR8(bp, BAR_CSTRORM_INTMEM +
7326                            CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
7327                            SB_DISABLED);
7328         }
7329
7330 #ifdef BCM_CNIC
7331         /* CNIC SB */
7332         REG_WR8(bp, BAR_CSTRORM_INTMEM +
7333                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(bnx2x_cnic_fw_sb_id(bp)),
7334                 SB_DISABLED);
7335 #endif
7336         /* SP SB */
7337         REG_WR8(bp, BAR_CSTRORM_INTMEM +
7338                    CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
7339                    SB_DISABLED);
7340
7341         for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++)
7342                 REG_WR(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func),
7343                        0);
7344
7345         /* Configure IGU */
7346         if (bp->common.int_block == INT_BLOCK_HC) {
7347                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
7348                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
7349         } else {
7350                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, 0);
7351                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, 0);
7352         }
7353
7354 #ifdef BCM_CNIC
7355         /* Disable Timer scan */
7356         REG_WR(bp, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
7357         /*
7358          * Wait for at least 10ms and up to 2 second for the timers scan to
7359          * complete
7360          */
7361         for (i = 0; i < 200; i++) {
7362                 msleep(10);
7363                 if (!REG_RD(bp, TM_REG_LIN0_SCAN_ON + port*4))
7364                         break;
7365         }
7366 #endif
7367         /* Clear ILT */
7368         bnx2x_clear_func_ilt(bp, func);
7369
7370         /* Timers workaround bug for E2: if this is vnic-3,
7371          * we need to set the entire ilt range for this timers.
7372          */
7373         if (!CHIP_IS_E1x(bp) && BP_VN(bp) == 3) {
7374                 struct ilt_client_info ilt_cli;
7375                 /* use dummy TM client */
7376                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
7377                 ilt_cli.start = 0;
7378                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
7379                 ilt_cli.client_num = ILT_CLIENT_TM;
7380
7381                 bnx2x_ilt_boundry_init_op(bp, &ilt_cli, 0, INITOP_CLEAR);
7382         }
7383
7384         /* this assumes that reset_port() called before reset_func()*/
7385         if (!CHIP_IS_E1x(bp))
7386                 bnx2x_pf_disable(bp);
7387
7388         bp->dmae_ready = 0;
7389 }
7390
7391 static void bnx2x_reset_port(struct bnx2x *bp)
7392 {
7393         int port = BP_PORT(bp);
7394         u32 val;
7395
7396         /* Reset physical Link */
7397         bnx2x__link_reset(bp);
7398
7399         REG_WR(bp, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
7400
7401         /* Do not rcv packets to BRB */
7402         REG_WR(bp, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
7403         /* Do not direct rcv packets that are not for MCP to the BRB */
7404         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
7405                            NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
7406
7407         /* Configure AEU */
7408         REG_WR(bp, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
7409
7410         msleep(100);
7411         /* Check for BRB port occupancy */
7412         val = REG_RD(bp, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
7413         if (val)
7414                 DP(NETIF_MSG_IFDOWN,
7415                    "BRB1 is not empty  %d blocks are occupied\n", val);
7416
7417         /* TODO: Close Doorbell port? */
7418 }
7419
7420 static inline int bnx2x_reset_hw(struct bnx2x *bp, u32 load_code)
7421 {
7422         struct bnx2x_func_state_params func_params = {0};
7423
7424         /* Prepare parameters for function state transitions */
7425         __set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
7426
7427         func_params.f_obj = &bp->func_obj;
7428         func_params.cmd = BNX2X_F_CMD_HW_RESET;
7429
7430         func_params.params.hw_init.load_phase = load_code;
7431
7432         return bnx2x_func_state_change(bp, &func_params);
7433 }
7434
7435 static inline int bnx2x_func_stop(struct bnx2x *bp)
7436 {
7437         struct bnx2x_func_state_params func_params = {0};
7438         int rc;
7439
7440         /* Prepare parameters for function state transitions */
7441         __set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
7442         func_params.f_obj = &bp->func_obj;
7443         func_params.cmd = BNX2X_F_CMD_STOP;
7444
7445         /*
7446          * Try to stop the function the 'good way'. If fails (in case
7447          * of a parity error during bnx2x_chip_cleanup()) and we are
7448          * not in a debug mode, perform a state transaction in order to
7449          * enable further HW_RESET transaction.
7450          */
7451         rc = bnx2x_func_state_change(bp, &func_params);
7452         if (rc) {
7453 #ifdef BNX2X_STOP_ON_ERROR
7454                 return rc;
7455 #else
7456                 BNX2X_ERR("FUNC_STOP ramrod failed. Running a dry "
7457                           "transaction\n");
7458                 __set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
7459                 return bnx2x_func_state_change(bp, &func_params);
7460 #endif
7461         }
7462
7463         return 0;
7464 }
7465
7466 /**
7467  * bnx2x_send_unload_req - request unload mode from the MCP.
7468  *
7469  * @bp:                 driver handle
7470  * @unload_mode:        requested function's unload mode
7471  *
7472  * Return unload mode returned by the MCP: COMMON, PORT or FUNC.
7473  */
7474 u32 bnx2x_send_unload_req(struct bnx2x *bp, int unload_mode)
7475 {
7476         u32 reset_code = 0;
7477         int port = BP_PORT(bp);
7478
7479         /* Select the UNLOAD request mode */
7480         if (unload_mode == UNLOAD_NORMAL)
7481                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
7482
7483         else if (bp->flags & NO_WOL_FLAG)
7484                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
7485
7486         else if (bp->wol) {
7487                 u32 emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
7488                 u8 *mac_addr = bp->dev->dev_addr;
7489                 u32 val;
7490                 /* The mac address is written to entries 1-4 to
7491                    preserve entry 0 which is used by the PMF */
7492                 u8 entry = (BP_E1HVN(bp) + 1)*8;
7493
7494                 val = (mac_addr[0] << 8) | mac_addr[1];
7495                 EMAC_WR(bp, EMAC_REG_EMAC_MAC_MATCH + entry, val);
7496
7497                 val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
7498                       (mac_addr[4] << 8) | mac_addr[5];
7499                 EMAC_WR(bp, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
7500
7501                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
7502
7503         } else
7504                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
7505
7506         /* Send the request to the MCP */
7507         if (!BP_NOMCP(bp))
7508                 reset_code = bnx2x_fw_command(bp, reset_code, 0);
7509         else {
7510                 int path = BP_PATH(bp);
7511
7512                 DP(NETIF_MSG_IFDOWN, "NO MCP - load counts[%d]      "
7513                                      "%d, %d, %d\n",
7514                    path, load_count[path][0], load_count[path][1],
7515                    load_count[path][2]);
7516                 load_count[path][0]--;
7517                 load_count[path][1 + port]--;
7518                 DP(NETIF_MSG_IFDOWN, "NO MCP - new load counts[%d]  "
7519                                      "%d, %d, %d\n",
7520                    path, load_count[path][0], load_count[path][1],
7521                    load_count[path][2]);
7522                 if (load_count[path][0] == 0)
7523                         reset_code = FW_MSG_CODE_DRV_UNLOAD_COMMON;
7524                 else if (load_count[path][1 + port] == 0)
7525                         reset_code = FW_MSG_CODE_DRV_UNLOAD_PORT;
7526                 else
7527                         reset_code = FW_MSG_CODE_DRV_UNLOAD_FUNCTION;
7528         }
7529
7530         return reset_code;
7531 }
7532
7533 /**
7534  * bnx2x_send_unload_done - send UNLOAD_DONE command to the MCP.
7535  *
7536  * @bp:         driver handle
7537  */
7538 void bnx2x_send_unload_done(struct bnx2x *bp)
7539 {
7540         /* Report UNLOAD_DONE to MCP */
7541         if (!BP_NOMCP(bp))
7542                 bnx2x_fw_command(bp, DRV_MSG_CODE_UNLOAD_DONE, 0);
7543 }
7544
7545 static inline int bnx2x_func_wait_started(struct bnx2x *bp)
7546 {
7547         int tout = 50;
7548         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
7549
7550         if (!bp->port.pmf)
7551                 return 0;
7552
7553         /*
7554          * (assumption: No Attention from MCP at this stage)
7555          * PMF probably in the middle of TXdisable/enable transaction
7556          * 1. Sync IRS for default SB
7557          * 2. Sync SP queue - this guarantes us that attention handling started
7558          * 3. Wait, that TXdisable/enable transaction completes
7559          *
7560          * 1+2 guranty that if DCBx attention was scheduled it already changed
7561          * pending bit of transaction from STARTED-->TX_STOPPED, if we alredy
7562          * received complettion for the transaction the state is TX_STOPPED.
7563          * State will return to STARTED after completion of TX_STOPPED-->STARTED
7564          * transaction.
7565          */
7566
7567         /* make sure default SB ISR is done */
7568         if (msix)
7569                 synchronize_irq(bp->msix_table[0].vector);
7570         else
7571                 synchronize_irq(bp->pdev->irq);
7572
7573         flush_workqueue(bnx2x_wq);
7574
7575         while (bnx2x_func_get_state(bp, &bp->func_obj) !=
7576                                 BNX2X_F_STATE_STARTED && tout--)
7577                 msleep(20);
7578
7579         if (bnx2x_func_get_state(bp, &bp->func_obj) !=
7580                                                 BNX2X_F_STATE_STARTED) {
7581 #ifdef BNX2X_STOP_ON_ERROR
7582                 return -EBUSY;
7583 #else
7584                 /*
7585                  * Failed to complete the transaction in a "good way"
7586                  * Force both transactions with CLR bit
7587                  */
7588                 struct bnx2x_func_state_params func_params = {0};
7589
7590                 DP(BNX2X_MSG_SP, "Hmmm... unexpected function state! "
7591                           "Forcing STARTED-->TX_ST0PPED-->STARTED\n");
7592
7593                 func_params.f_obj = &bp->func_obj;
7594                 __set_bit(RAMROD_DRV_CLR_ONLY,
7595                                         &func_params.ramrod_flags);
7596
7597                 /* STARTED-->TX_ST0PPED */
7598                 func_params.cmd = BNX2X_F_CMD_TX_STOP;
7599                 bnx2x_func_state_change(bp, &func_params);
7600
7601                 /* TX_ST0PPED-->STARTED */
7602                 func_params.cmd = BNX2X_F_CMD_TX_START;
7603                 return bnx2x_func_state_change(bp, &func_params);
7604 #endif
7605         }
7606
7607         return 0;
7608 }
7609
7610 void bnx2x_chip_cleanup(struct bnx2x *bp, int unload_mode)
7611 {
7612         int port = BP_PORT(bp);
7613         int i, rc = 0;
7614         u8 cos;
7615         struct bnx2x_mcast_ramrod_params rparam = {0};
7616         u32 reset_code;
7617
7618         /* Wait until tx fastpath tasks complete */
7619         for_each_tx_queue(bp, i) {
7620                 struct bnx2x_fastpath *fp = &bp->fp[i];
7621
7622                 for_each_cos_in_tx_queue(fp, cos)
7623                         rc = bnx2x_clean_tx_queue(bp, &fp->txdata[cos]);
7624 #ifdef BNX2X_STOP_ON_ERROR
7625                 if (rc)
7626                         return;
7627 #endif
7628         }
7629
7630         /* Give HW time to discard old tx messages */
7631         usleep_range(1000, 1000);
7632
7633         /* Clean all ETH MACs */
7634         rc = bnx2x_del_all_macs(bp, &bp->fp[0].mac_obj, BNX2X_ETH_MAC, false);
7635         if (rc < 0)
7636                 BNX2X_ERR("Failed to delete all ETH macs: %d\n", rc);
7637
7638         /* Clean up UC list  */
7639         rc = bnx2x_del_all_macs(bp, &bp->fp[0].mac_obj, BNX2X_UC_LIST_MAC,
7640                                 true);
7641         if (rc < 0)
7642                 BNX2X_ERR("Failed to schedule DEL commands for UC MACs list: "
7643                           "%d\n", rc);
7644
7645         /* Disable LLH */
7646         if (!CHIP_IS_E1(bp))
7647                 REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7648
7649         /* Set "drop all" (stop Rx).
7650          * We need to take a netif_addr_lock() here in order to prevent
7651          * a race between the completion code and this code.
7652          */
7653         netif_addr_lock_bh(bp->dev);
7654         /* Schedule the rx_mode command */
7655         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state))
7656                 set_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state);
7657         else
7658                 bnx2x_set_storm_rx_mode(bp);
7659
7660         /* Cleanup multicast configuration */
7661         rparam.mcast_obj = &bp->mcast_obj;
7662         rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_DEL);
7663         if (rc < 0)
7664                 BNX2X_ERR("Failed to send DEL multicast command: %d\n", rc);
7665
7666         netif_addr_unlock_bh(bp->dev);
7667
7668
7669
7670         /*
7671          * Send the UNLOAD_REQUEST to the MCP. This will return if
7672          * this function should perform FUNC, PORT or COMMON HW
7673          * reset.
7674          */
7675         reset_code = bnx2x_send_unload_req(bp, unload_mode);
7676
7677         /*
7678          * (assumption: No Attention from MCP at this stage)
7679          * PMF probably in the middle of TXdisable/enable transaction
7680          */
7681         rc = bnx2x_func_wait_started(bp);
7682         if (rc) {
7683                 BNX2X_ERR("bnx2x_func_wait_started failed\n");
7684 #ifdef BNX2X_STOP_ON_ERROR
7685                 return;
7686 #endif
7687         }
7688
7689         /* Close multi and leading connections
7690          * Completions for ramrods are collected in a synchronous way
7691          */
7692         for_each_queue(bp, i)
7693                 if (bnx2x_stop_queue(bp, i))
7694 #ifdef BNX2X_STOP_ON_ERROR
7695                         return;
7696 #else
7697                         goto unload_error;
7698 #endif
7699         /* If SP settings didn't get completed so far - something
7700          * very wrong has happen.
7701          */
7702         if (!bnx2x_wait_sp_comp(bp, ~0x0UL))
7703                 BNX2X_ERR("Hmmm... Common slow path ramrods got stuck!\n");
7704
7705 #ifndef BNX2X_STOP_ON_ERROR
7706 unload_error:
7707 #endif
7708         rc = bnx2x_func_stop(bp);
7709         if (rc) {
7710                 BNX2X_ERR("Function stop failed!\n");
7711 #ifdef BNX2X_STOP_ON_ERROR
7712                 return;
7713 #endif
7714         }
7715
7716         /* Disable HW interrupts, NAPI */
7717         bnx2x_netif_stop(bp, 1);
7718
7719         /* Release IRQs */
7720         bnx2x_free_irq(bp);
7721
7722         /* Reset the chip */
7723         rc = bnx2x_reset_hw(bp, reset_code);
7724         if (rc)
7725                 BNX2X_ERR("HW_RESET failed\n");
7726
7727
7728         /* Report UNLOAD_DONE to MCP */
7729         bnx2x_send_unload_done(bp);
7730 }
7731
7732 void bnx2x_disable_close_the_gate(struct bnx2x *bp)
7733 {
7734         u32 val;
7735
7736         DP(NETIF_MSG_HW, "Disabling \"close the gates\"\n");
7737
7738         if (CHIP_IS_E1(bp)) {
7739                 int port = BP_PORT(bp);
7740                 u32 addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7741                         MISC_REG_AEU_MASK_ATTN_FUNC_0;
7742
7743                 val = REG_RD(bp, addr);
7744                 val &= ~(0x300);
7745                 REG_WR(bp, addr, val);
7746         } else {
7747                 val = REG_RD(bp, MISC_REG_AEU_GENERAL_MASK);
7748                 val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
7749                          MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
7750                 REG_WR(bp, MISC_REG_AEU_GENERAL_MASK, val);
7751         }
7752 }
7753
7754 /* Close gates #2, #3 and #4: */
7755 static void bnx2x_set_234_gates(struct bnx2x *bp, bool close)
7756 {
7757         u32 val;
7758
7759         /* Gates #2 and #4a are closed/opened for "not E1" only */
7760         if (!CHIP_IS_E1(bp)) {
7761                 /* #4 */
7762                 REG_WR(bp, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
7763                 /* #2 */
7764                 REG_WR(bp, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
7765         }
7766
7767         /* #3 */
7768         if (CHIP_IS_E1x(bp)) {
7769                 /* Prevent interrupts from HC on both ports */
7770                 val = REG_RD(bp, HC_REG_CONFIG_1);
7771                 REG_WR(bp, HC_REG_CONFIG_1,
7772                        (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
7773                        (val & ~(u32)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
7774
7775                 val = REG_RD(bp, HC_REG_CONFIG_0);
7776                 REG_WR(bp, HC_REG_CONFIG_0,
7777                        (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
7778                        (val & ~(u32)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
7779         } else {
7780                 /* Prevent incomming interrupts in IGU */
7781                 val = REG_RD(bp, IGU_REG_BLOCK_CONFIGURATION);
7782
7783                 REG_WR(bp, IGU_REG_BLOCK_CONFIGURATION,
7784                        (!close) ?
7785                        (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
7786                        (val & ~(u32)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
7787         }
7788
7789         DP(NETIF_MSG_HW, "%s gates #2, #3 and #4\n",
7790                 close ? "closing" : "opening");
7791         mmiowb();
7792 }
7793
7794 #define SHARED_MF_CLP_MAGIC  0x80000000 /* `magic' bit */
7795
7796 static void bnx2x_clp_reset_prep(struct bnx2x *bp, u32 *magic_val)
7797 {
7798         /* Do some magic... */
7799         u32 val = MF_CFG_RD(bp, shared_mf_config.clp_mb);
7800         *magic_val = val & SHARED_MF_CLP_MAGIC;
7801         MF_CFG_WR(bp, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
7802 }
7803
7804 /**
7805  * bnx2x_clp_reset_done - restore the value of the `magic' bit.
7806  *
7807  * @bp:         driver handle
7808  * @magic_val:  old value of the `magic' bit.
7809  */
7810 static void bnx2x_clp_reset_done(struct bnx2x *bp, u32 magic_val)
7811 {
7812         /* Restore the `magic' bit value... */
7813         u32 val = MF_CFG_RD(bp, shared_mf_config.clp_mb);
7814         MF_CFG_WR(bp, shared_mf_config.clp_mb,
7815                 (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
7816 }
7817
7818 /**
7819  * bnx2x_reset_mcp_prep - prepare for MCP reset.
7820  *
7821  * @bp:         driver handle
7822  * @magic_val:  old value of 'magic' bit.
7823  *
7824  * Takes care of CLP configurations.
7825  */
7826 static void bnx2x_reset_mcp_prep(struct bnx2x *bp, u32 *magic_val)
7827 {
7828         u32 shmem;
7829         u32 validity_offset;
7830
7831         DP(NETIF_MSG_HW, "Starting\n");
7832
7833         /* Set `magic' bit in order to save MF config */
7834         if (!CHIP_IS_E1(bp))
7835                 bnx2x_clp_reset_prep(bp, magic_val);
7836
7837         /* Get shmem offset */
7838         shmem = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
7839         validity_offset = offsetof(struct shmem_region, validity_map[0]);
7840
7841         /* Clear validity map flags */
7842         if (shmem > 0)
7843                 REG_WR(bp, shmem + validity_offset, 0);
7844 }
7845
7846 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
7847 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
7848
7849 /**
7850  * bnx2x_mcp_wait_one - wait for MCP_ONE_TIMEOUT
7851  *
7852  * @bp: driver handle
7853  */
7854 static inline void bnx2x_mcp_wait_one(struct bnx2x *bp)
7855 {
7856         /* special handling for emulation and FPGA,
7857            wait 10 times longer */
7858         if (CHIP_REV_IS_SLOW(bp))
7859                 msleep(MCP_ONE_TIMEOUT*10);
7860         else
7861                 msleep(MCP_ONE_TIMEOUT);
7862 }
7863
7864 /*
7865  * initializes bp->common.shmem_base and waits for validity signature to appear
7866  */
7867 static int bnx2x_init_shmem(struct bnx2x *bp)
7868 {
7869         int cnt = 0;
7870         u32 val = 0;
7871
7872         do {
7873                 bp->common.shmem_base = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
7874                 if (bp->common.shmem_base) {
7875                         val = SHMEM_RD(bp, validity_map[BP_PORT(bp)]);
7876                         if (val & SHR_MEM_VALIDITY_MB)
7877                                 return 0;
7878                 }
7879
7880                 bnx2x_mcp_wait_one(bp);
7881
7882         } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
7883
7884         BNX2X_ERR("BAD MCP validity signature\n");
7885
7886         return -ENODEV;
7887 }
7888
7889 static int bnx2x_reset_mcp_comp(struct bnx2x *bp, u32 magic_val)
7890 {
7891         int rc = bnx2x_init_shmem(bp);
7892
7893         /* Restore the `magic' bit value */
7894         if (!CHIP_IS_E1(bp))
7895                 bnx2x_clp_reset_done(bp, magic_val);
7896
7897         return rc;
7898 }
7899
7900 static void bnx2x_pxp_prep(struct bnx2x *bp)
7901 {
7902         if (!CHIP_IS_E1(bp)) {
7903                 REG_WR(bp, PXP2_REG_RD_START_INIT, 0);
7904                 REG_WR(bp, PXP2_REG_RQ_RBC_DONE, 0);
7905                 mmiowb();
7906         }
7907 }
7908
7909 /*
7910  * Reset the whole chip except for:
7911  *      - PCIE core
7912  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by
7913  *              one reset bit)
7914  *      - IGU
7915  *      - MISC (including AEU)
7916  *      - GRC
7917  *      - RBCN, RBCP
7918  */
7919 static void bnx2x_process_kill_chip_reset(struct bnx2x *bp, bool global)
7920 {
7921         u32 not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
7922         u32 global_bits2;
7923
7924         /*
7925          * Bits that have to be set in reset_mask2 if we want to reset 'global'
7926          * (per chip) blocks.
7927          */
7928         global_bits2 =
7929                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
7930                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
7931
7932         not_reset_mask1 =
7933                 MISC_REGISTERS_RESET_REG_1_RST_HC |
7934                 MISC_REGISTERS_RESET_REG_1_RST_PXPV |
7935                 MISC_REGISTERS_RESET_REG_1_RST_PXP;
7936
7937         not_reset_mask2 =
7938                 MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
7939                 MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
7940                 MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
7941                 MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
7942                 MISC_REGISTERS_RESET_REG_2_RST_RBCN |
7943                 MISC_REGISTERS_RESET_REG_2_RST_GRC  |
7944                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
7945                 MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B;
7946
7947         reset_mask1 = 0xffffffff;
7948
7949         if (CHIP_IS_E1(bp))
7950                 reset_mask2 = 0xffff;
7951         else
7952                 reset_mask2 = 0x1ffff;
7953
7954         if (CHIP_IS_E3(bp)) {
7955                 reset_mask2 |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
7956                 reset_mask2 |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
7957         }
7958
7959         /* Don't reset global blocks unless we need to */
7960         if (!global)
7961                 reset_mask2 &= ~global_bits2;
7962
7963         /*
7964          * In case of attention in the QM, we need to reset PXP
7965          * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
7966          * because otherwise QM reset would release 'close the gates' shortly
7967          * before resetting the PXP, then the PSWRQ would send a write
7968          * request to PGLUE. Then when PXP is reset, PGLUE would try to
7969          * read the payload data from PSWWR, but PSWWR would not
7970          * respond. The write queue in PGLUE would stuck, dmae commands
7971          * would not return. Therefore it's important to reset the second
7972          * reset register (containing the
7973          * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
7974          * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
7975          * bit).
7976          */
7977         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
7978                reset_mask2 & (~not_reset_mask2));
7979
7980         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
7981                reset_mask1 & (~not_reset_mask1));
7982
7983         barrier();
7984         mmiowb();
7985
7986         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, reset_mask2);
7987         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
7988         mmiowb();
7989 }
7990
7991 /**
7992  * bnx2x_er_poll_igu_vq - poll for pending writes bit.
7993  * It should get cleared in no more than 1s.
7994  *
7995  * @bp: driver handle
7996  *
7997  * It should get cleared in no more than 1s. Returns 0 if
7998  * pending writes bit gets cleared.
7999  */
8000 static int bnx2x_er_poll_igu_vq(struct bnx2x *bp)
8001 {
8002         u32 cnt = 1000;
8003         u32 pend_bits = 0;
8004
8005         do {
8006                 pend_bits  = REG_RD(bp, IGU_REG_PENDING_BITS_STATUS);
8007
8008                 if (pend_bits == 0)
8009                         break;
8010
8011                 usleep_range(1000, 1000);
8012         } while (cnt-- > 0);
8013
8014         if (cnt <= 0) {
8015                 BNX2X_ERR("Still pending IGU requests pend_bits=%x!\n",
8016                           pend_bits);
8017                 return -EBUSY;
8018         }
8019
8020         return 0;
8021 }
8022
8023 static int bnx2x_process_kill(struct bnx2x *bp, bool global)
8024 {
8025         int cnt = 1000;
8026         u32 val = 0;
8027         u32 sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
8028
8029
8030         /* Empty the Tetris buffer, wait for 1s */
8031         do {
8032                 sr_cnt  = REG_RD(bp, PXP2_REG_RD_SR_CNT);
8033                 blk_cnt = REG_RD(bp, PXP2_REG_RD_BLK_CNT);
8034                 port_is_idle_0 = REG_RD(bp, PXP2_REG_RD_PORT_IS_IDLE_0);
8035                 port_is_idle_1 = REG_RD(bp, PXP2_REG_RD_PORT_IS_IDLE_1);
8036                 pgl_exp_rom2 = REG_RD(bp, PXP2_REG_PGL_EXP_ROM2);
8037                 if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
8038                     ((port_is_idle_0 & 0x1) == 0x1) &&
8039                     ((port_is_idle_1 & 0x1) == 0x1) &&
8040                     (pgl_exp_rom2 == 0xffffffff))
8041                         break;
8042                 usleep_range(1000, 1000);
8043         } while (cnt-- > 0);
8044
8045         if (cnt <= 0) {
8046                 DP(NETIF_MSG_HW, "Tetris buffer didn't get empty or there"
8047                           " are still"
8048                           " outstanding read requests after 1s!\n");
8049                 DP(NETIF_MSG_HW, "sr_cnt=0x%08x, blk_cnt=0x%08x,"
8050                           " port_is_idle_0=0x%08x,"
8051                           " port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
8052                           sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1,
8053                           pgl_exp_rom2);
8054                 return -EAGAIN;
8055         }
8056
8057         barrier();
8058
8059         /* Close gates #2, #3 and #4 */
8060         bnx2x_set_234_gates(bp, true);
8061
8062         /* Poll for IGU VQs for 57712 and newer chips */
8063         if (!CHIP_IS_E1x(bp) && bnx2x_er_poll_igu_vq(bp))
8064                 return -EAGAIN;
8065
8066
8067         /* TBD: Indicate that "process kill" is in progress to MCP */
8068
8069         /* Clear "unprepared" bit */
8070         REG_WR(bp, MISC_REG_UNPREPARED, 0);
8071         barrier();
8072
8073         /* Make sure all is written to the chip before the reset */
8074         mmiowb();
8075
8076         /* Wait for 1ms to empty GLUE and PCI-E core queues,
8077          * PSWHST, GRC and PSWRD Tetris buffer.
8078          */
8079         usleep_range(1000, 1000);
8080
8081         /* Prepare to chip reset: */
8082         /* MCP */
8083         if (global)
8084                 bnx2x_reset_mcp_prep(bp, &val);
8085
8086         /* PXP */
8087         bnx2x_pxp_prep(bp);
8088         barrier();
8089
8090         /* reset the chip */
8091         bnx2x_process_kill_chip_reset(bp, global);
8092         barrier();
8093
8094         /* Recover after reset: */
8095         /* MCP */
8096         if (global && bnx2x_reset_mcp_comp(bp, val))
8097                 return -EAGAIN;
8098
8099         /* TBD: Add resetting the NO_MCP mode DB here */
8100
8101         /* PXP */
8102         bnx2x_pxp_prep(bp);
8103
8104         /* Open the gates #2, #3 and #4 */
8105         bnx2x_set_234_gates(bp, false);
8106
8107         /* TBD: IGU/AEU preparation bring back the AEU/IGU to a
8108          * reset state, re-enable attentions. */
8109
8110         return 0;
8111 }
8112
8113 int bnx2x_leader_reset(struct bnx2x *bp)
8114 {
8115         int rc = 0;
8116         bool global = bnx2x_reset_is_global(bp);
8117
8118         /* Try to recover after the failure */
8119         if (bnx2x_process_kill(bp, global)) {
8120                 netdev_err(bp->dev, "Something bad had happen on engine %d! "
8121                                     "Aii!\n", BP_PATH(bp));
8122                 rc = -EAGAIN;
8123                 goto exit_leader_reset;
8124         }
8125
8126         /*
8127          * Clear RESET_IN_PROGRES and RESET_GLOBAL bits and update the driver
8128          * state.
8129          */
8130         bnx2x_set_reset_done(bp);
8131         if (global)
8132                 bnx2x_clear_reset_global(bp);
8133
8134 exit_leader_reset:
8135         bp->is_leader = 0;
8136         bnx2x_release_leader_lock(bp);
8137         smp_mb();
8138         return rc;
8139 }
8140
8141 static inline void bnx2x_recovery_failed(struct bnx2x *bp)
8142 {
8143         netdev_err(bp->dev, "Recovery has failed. Power cycle is needed.\n");
8144
8145         /* Disconnect this device */
8146         netif_device_detach(bp->dev);
8147
8148         /*
8149          * Block ifup for all function on this engine until "process kill"
8150          * or power cycle.
8151          */
8152         bnx2x_set_reset_in_progress(bp);
8153
8154         /* Shut down the power */
8155         bnx2x_set_power_state(bp, PCI_D3hot);
8156
8157         bp->recovery_state = BNX2X_RECOVERY_FAILED;
8158
8159         smp_mb();
8160 }
8161
8162 /*
8163  * Assumption: runs under rtnl lock. This together with the fact
8164  * that it's called only from bnx2x_sp_rtnl() ensure that it
8165  * will never be called when netif_running(bp->dev) is false.
8166  */
8167 static void bnx2x_parity_recover(struct bnx2x *bp)
8168 {
8169         bool global = false;
8170
8171         DP(NETIF_MSG_HW, "Handling parity\n");
8172         while (1) {
8173                 switch (bp->recovery_state) {
8174                 case BNX2X_RECOVERY_INIT:
8175                         DP(NETIF_MSG_HW, "State is BNX2X_RECOVERY_INIT\n");
8176                         bnx2x_chk_parity_attn(bp, &global, false);
8177
8178                         /* Try to get a LEADER_LOCK HW lock */
8179                         if (bnx2x_trylock_leader_lock(bp)) {
8180                                 bnx2x_set_reset_in_progress(bp);
8181                                 /*
8182                                  * Check if there is a global attention and if
8183                                  * there was a global attention, set the global
8184                                  * reset bit.
8185                                  */
8186
8187                                 if (global)
8188                                         bnx2x_set_reset_global(bp);
8189
8190                                 bp->is_leader = 1;
8191                         }
8192
8193                         /* Stop the driver */
8194                         /* If interface has been removed - break */
8195                         if (bnx2x_nic_unload(bp, UNLOAD_RECOVERY))
8196                                 return;
8197
8198                         bp->recovery_state = BNX2X_RECOVERY_WAIT;
8199
8200                         /*
8201                          * Reset MCP command sequence number and MCP mail box
8202                          * sequence as we are going to reset the MCP.
8203                          */
8204                         if (global) {
8205                                 bp->fw_seq = 0;
8206                                 bp->fw_drv_pulse_wr_seq = 0;
8207                         }
8208
8209                         /* Ensure "is_leader", MCP command sequence and
8210                          * "recovery_state" update values are seen on other
8211                          * CPUs.
8212                          */
8213                         smp_mb();
8214                         break;
8215
8216                 case BNX2X_RECOVERY_WAIT:
8217                         DP(NETIF_MSG_HW, "State is BNX2X_RECOVERY_WAIT\n");
8218                         if (bp->is_leader) {
8219                                 int other_engine = BP_PATH(bp) ? 0 : 1;
8220                                 u32 other_load_counter =
8221                                         bnx2x_get_load_cnt(bp, other_engine);
8222                                 u32 load_counter =
8223                                         bnx2x_get_load_cnt(bp, BP_PATH(bp));
8224                                 global = bnx2x_reset_is_global(bp);
8225
8226                                 /*
8227                                  * In case of a parity in a global block, let
8228                                  * the first leader that performs a
8229                                  * leader_reset() reset the global blocks in
8230                                  * order to clear global attentions. Otherwise
8231                                  * the the gates will remain closed for that
8232                                  * engine.
8233                                  */
8234                                 if (load_counter ||
8235                                     (global && other_load_counter)) {
8236                                         /* Wait until all other functions get
8237                                          * down.
8238                                          */
8239                                         schedule_delayed_work(&bp->sp_rtnl_task,
8240                                                                 HZ/10);
8241                                         return;
8242                                 } else {
8243                                         /* If all other functions got down -
8244                                          * try to bring the chip back to
8245                                          * normal. In any case it's an exit
8246                                          * point for a leader.
8247                                          */
8248                                         if (bnx2x_leader_reset(bp)) {
8249                                                 bnx2x_recovery_failed(bp);
8250                                                 return;
8251                                         }
8252
8253                                         /* If we are here, means that the
8254                                          * leader has succeeded and doesn't
8255                                          * want to be a leader any more. Try
8256                                          * to continue as a none-leader.
8257                                          */
8258                                         break;
8259                                 }
8260                         } else { /* non-leader */
8261                                 if (!bnx2x_reset_is_done(bp, BP_PATH(bp))) {
8262                                         /* Try to get a LEADER_LOCK HW lock as
8263                                          * long as a former leader may have
8264                                          * been unloaded by the user or
8265                                          * released a leadership by another
8266                                          * reason.
8267                                          */
8268                                         if (bnx2x_trylock_leader_lock(bp)) {
8269                                                 /* I'm a leader now! Restart a
8270                                                  * switch case.
8271                                                  */
8272                                                 bp->is_leader = 1;
8273                                                 break;
8274                                         }
8275
8276                                         schedule_delayed_work(&bp->sp_rtnl_task,
8277                                                                 HZ/10);
8278                                         return;
8279
8280                                 } else {
8281                                         /*
8282                                          * If there was a global attention, wait
8283                                          * for it to be cleared.
8284                                          */
8285                                         if (bnx2x_reset_is_global(bp)) {
8286                                                 schedule_delayed_work(
8287                                                         &bp->sp_rtnl_task,
8288                                                         HZ/10);
8289                                                 return;
8290                                         }
8291
8292                                         if (bnx2x_nic_load(bp, LOAD_NORMAL))
8293                                                 bnx2x_recovery_failed(bp);
8294                                         else {
8295                                                 bp->recovery_state =
8296                                                         BNX2X_RECOVERY_DONE;
8297                                                 smp_mb();
8298                                         }
8299
8300                                         return;
8301                                 }
8302                         }
8303                 default:
8304                         return;
8305                 }
8306         }
8307 }
8308
8309 /* bnx2x_nic_unload() flushes the bnx2x_wq, thus reset task is
8310  * scheduled on a general queue in order to prevent a dead lock.
8311  */
8312 static void bnx2x_sp_rtnl_task(struct work_struct *work)
8313 {
8314         struct bnx2x *bp = container_of(work, struct bnx2x, sp_rtnl_task.work);
8315
8316         rtnl_lock();
8317
8318         if (!netif_running(bp->dev))
8319                 goto sp_rtnl_exit;
8320
8321         if (test_and_clear_bit(BNX2X_SP_RTNL_SETUP_TC, &bp->sp_rtnl_state))
8322                 bnx2x_setup_tc(bp->dev, bp->dcbx_port_params.ets.num_of_cos);
8323
8324         /* if stop on error is defined no recovery flows should be executed */
8325 #ifdef BNX2X_STOP_ON_ERROR
8326         BNX2X_ERR("recovery flow called but STOP_ON_ERROR defined "
8327                   "so reset not done to allow debug dump,\n"
8328                   "you will need to reboot when done\n");
8329         goto sp_rtnl_exit;
8330 #endif
8331
8332         if (unlikely(bp->recovery_state != BNX2X_RECOVERY_DONE)) {
8333                 /*
8334                  * Clear TX_TIMEOUT bit as we are going to reset the function
8335                  * anyway.
8336                  */
8337                 smp_mb__before_clear_bit();
8338                 clear_bit(BNX2X_SP_RTNL_TX_TIMEOUT, &bp->sp_rtnl_state);
8339                 smp_mb__after_clear_bit();
8340                 bnx2x_parity_recover(bp);
8341         } else if (test_and_clear_bit(BNX2X_SP_RTNL_TX_TIMEOUT,
8342                                     &bp->sp_rtnl_state)){
8343                 bnx2x_nic_unload(bp, UNLOAD_NORMAL);
8344                 bnx2x_nic_load(bp, LOAD_NORMAL);
8345         }
8346
8347 sp_rtnl_exit:
8348         rtnl_unlock();
8349 }
8350
8351 /* end of nic load/unload */
8352
8353 static void bnx2x_period_task(struct work_struct *work)
8354 {
8355         struct bnx2x *bp = container_of(work, struct bnx2x, period_task.work);
8356
8357         if (!netif_running(bp->dev))
8358                 goto period_task_exit;
8359
8360         if (CHIP_REV_IS_SLOW(bp)) {
8361                 BNX2X_ERR("period task called on emulation, ignoring\n");
8362                 goto period_task_exit;
8363         }
8364
8365         bnx2x_acquire_phy_lock(bp);
8366         /*
8367          * The barrier is needed to ensure the ordering between the writing to
8368          * the bp->port.pmf in the bnx2x_nic_load() or bnx2x_pmf_update() and
8369          * the reading here.
8370          */
8371         smp_mb();
8372         if (bp->port.pmf) {
8373                 bnx2x_period_func(&bp->link_params, &bp->link_vars);
8374
8375                 /* Re-queue task in 1 sec */
8376                 queue_delayed_work(bnx2x_wq, &bp->period_task, 1*HZ);
8377         }
8378
8379         bnx2x_release_phy_lock(bp);
8380 period_task_exit:
8381         return;
8382 }
8383
8384 /*
8385  * Init service functions
8386  */
8387
8388 static u32 bnx2x_get_pretend_reg(struct bnx2x *bp)
8389 {
8390         u32 base = PXP2_REG_PGL_PRETEND_FUNC_F0;
8391         u32 stride = PXP2_REG_PGL_PRETEND_FUNC_F1 - base;
8392         return base + (BP_ABS_FUNC(bp)) * stride;
8393 }
8394
8395 static void bnx2x_undi_int_disable_e1h(struct bnx2x *bp)
8396 {
8397         u32 reg = bnx2x_get_pretend_reg(bp);
8398
8399         /* Flush all outstanding writes */
8400         mmiowb();
8401
8402         /* Pretend to be function 0 */
8403         REG_WR(bp, reg, 0);
8404         REG_RD(bp, reg);        /* Flush the GRC transaction (in the chip) */
8405
8406         /* From now we are in the "like-E1" mode */
8407         bnx2x_int_disable(bp);
8408
8409         /* Flush all outstanding writes */
8410         mmiowb();
8411
8412         /* Restore the original function */
8413         REG_WR(bp, reg, BP_ABS_FUNC(bp));
8414         REG_RD(bp, reg);
8415 }
8416
8417 static inline void bnx2x_undi_int_disable(struct bnx2x *bp)
8418 {
8419         if (CHIP_IS_E1(bp))
8420                 bnx2x_int_disable(bp);
8421         else
8422                 bnx2x_undi_int_disable_e1h(bp);
8423 }
8424
8425 static void __devinit bnx2x_undi_unload(struct bnx2x *bp)
8426 {
8427         u32 val;
8428
8429         /* Check if there is any driver already loaded */
8430         val = REG_RD(bp, MISC_REG_UNPREPARED);
8431         if (val == 0x1) {
8432                 /* Check if it is the UNDI driver
8433                  * UNDI driver initializes CID offset for normal bell to 0x7
8434                  */
8435                 bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8436                 val = REG_RD(bp, DORQ_REG_NORM_CID_OFST);
8437                 if (val == 0x7) {
8438                         u32 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
8439                         /* save our pf_num */
8440                         int orig_pf_num = bp->pf_num;
8441                         int port;
8442                         u32 swap_en, swap_val, value;
8443
8444                         /* clear the UNDI indication */
8445                         REG_WR(bp, DORQ_REG_NORM_CID_OFST, 0);
8446
8447                         BNX2X_DEV_INFO("UNDI is active! reset device\n");
8448
8449                         /* try unload UNDI on port 0 */
8450                         bp->pf_num = 0;
8451                         bp->fw_seq =
8452                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8453                                 DRV_MSG_SEQ_NUMBER_MASK);
8454                         reset_code = bnx2x_fw_command(bp, reset_code, 0);
8455
8456                         /* if UNDI is loaded on the other port */
8457                         if (reset_code != FW_MSG_CODE_DRV_UNLOAD_COMMON) {
8458
8459                                 /* send "DONE" for previous unload */
8460                                 bnx2x_fw_command(bp,
8461                                                  DRV_MSG_CODE_UNLOAD_DONE, 0);
8462
8463                                 /* unload UNDI on port 1 */
8464                                 bp->pf_num = 1;
8465                                 bp->fw_seq =
8466                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8467                                         DRV_MSG_SEQ_NUMBER_MASK);
8468                                 reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
8469
8470                                 bnx2x_fw_command(bp, reset_code, 0);
8471                         }
8472
8473                         /* now it's safe to release the lock */
8474                         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8475
8476                         bnx2x_undi_int_disable(bp);
8477                         port = BP_PORT(bp);
8478
8479                         /* close input traffic and wait for it */
8480                         /* Do not rcv packets to BRB */
8481                         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_DRV_MASK :
8482                                            NIG_REG_LLH0_BRB1_DRV_MASK), 0x0);
8483                         /* Do not direct rcv packets that are not for MCP to
8484                          * the BRB */
8485                         REG_WR(bp, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
8486                                            NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
8487                         /* clear AEU */
8488                         REG_WR(bp, (port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8489                                            MISC_REG_AEU_MASK_ATTN_FUNC_0), 0);
8490                         msleep(10);
8491
8492                         /* save NIG port swap info */
8493                         swap_val = REG_RD(bp, NIG_REG_PORT_SWAP);
8494                         swap_en = REG_RD(bp, NIG_REG_STRAP_OVERRIDE);
8495                         /* reset device */
8496                         REG_WR(bp,
8497                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
8498                                0xd3ffffff);
8499
8500                         value = 0x1400;
8501                         if (CHIP_IS_E3(bp)) {
8502                                 value |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
8503                                 value |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
8504                         }
8505
8506                         REG_WR(bp,
8507                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
8508                                value);
8509
8510                         /* take the NIG out of reset and restore swap values */
8511                         REG_WR(bp,
8512                                GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
8513                                MISC_REGISTERS_RESET_REG_1_RST_NIG);
8514                         REG_WR(bp, NIG_REG_PORT_SWAP, swap_val);
8515                         REG_WR(bp, NIG_REG_STRAP_OVERRIDE, swap_en);
8516
8517                         /* send unload done to the MCP */
8518                         bnx2x_fw_command(bp, DRV_MSG_CODE_UNLOAD_DONE, 0);
8519
8520                         /* restore our func and fw_seq */
8521                         bp->pf_num = orig_pf_num;
8522                         bp->fw_seq =
8523                               (SHMEM_RD(bp, func_mb[bp->pf_num].drv_mb_header) &
8524                                 DRV_MSG_SEQ_NUMBER_MASK);
8525                 } else
8526                         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_UNDI);
8527         }
8528 }
8529
8530 static void __devinit bnx2x_get_common_hwinfo(struct bnx2x *bp)
8531 {
8532         u32 val, val2, val3, val4, id;
8533         u16 pmc;
8534
8535         /* Get the chip revision id and number. */
8536         /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
8537         val = REG_RD(bp, MISC_REG_CHIP_NUM);
8538         id = ((val & 0xffff) << 16);
8539         val = REG_RD(bp, MISC_REG_CHIP_REV);
8540         id |= ((val & 0xf) << 12);
8541         val = REG_RD(bp, MISC_REG_CHIP_METAL);
8542         id |= ((val & 0xff) << 4);
8543         val = REG_RD(bp, MISC_REG_BOND_ID);
8544         id |= (val & 0xf);
8545         bp->common.chip_id = id;
8546
8547         /* Set doorbell size */
8548         bp->db_size = (1 << BNX2X_DB_SHIFT);
8549
8550         if (!CHIP_IS_E1x(bp)) {
8551                 val = REG_RD(bp, MISC_REG_PORT4MODE_EN_OVWR);
8552                 if ((val & 1) == 0)
8553                         val = REG_RD(bp, MISC_REG_PORT4MODE_EN);
8554                 else
8555                         val = (val >> 1) & 1;
8556                 BNX2X_DEV_INFO("chip is in %s\n", val ? "4_PORT_MODE" :
8557                                                        "2_PORT_MODE");
8558                 bp->common.chip_port_mode = val ? CHIP_4_PORT_MODE :
8559                                                  CHIP_2_PORT_MODE;
8560
8561                 if (CHIP_MODE_IS_4_PORT(bp))
8562                         bp->pfid = (bp->pf_num >> 1);   /* 0..3 */
8563                 else
8564                         bp->pfid = (bp->pf_num & 0x6);  /* 0, 2, 4, 6 */
8565         } else {
8566                 bp->common.chip_port_mode = CHIP_PORT_MODE_NONE; /* N/A */
8567                 bp->pfid = bp->pf_num;                  /* 0..7 */
8568         }
8569
8570         bp->link_params.chip_id = bp->common.chip_id;
8571         BNX2X_DEV_INFO("chip ID is 0x%x\n", id);
8572
8573         val = (REG_RD(bp, 0x2874) & 0x55);
8574         if ((bp->common.chip_id & 0x1) ||
8575             (CHIP_IS_E1(bp) && val) || (CHIP_IS_E1H(bp) && (val == 0x55))) {
8576                 bp->flags |= ONE_PORT_FLAG;
8577                 BNX2X_DEV_INFO("single port device\n");
8578         }
8579
8580         val = REG_RD(bp, MCP_REG_MCPR_NVM_CFG4);
8581         bp->common.flash_size = (BNX2X_NVRAM_1MB_SIZE <<
8582                                  (val & MCPR_NVM_CFG4_FLASH_SIZE));
8583         BNX2X_DEV_INFO("flash_size 0x%x (%d)\n",
8584                        bp->common.flash_size, bp->common.flash_size);
8585
8586         bnx2x_init_shmem(bp);
8587
8588
8589
8590         bp->common.shmem2_base = REG_RD(bp, (BP_PATH(bp) ?
8591                                         MISC_REG_GENERIC_CR_1 :
8592                                         MISC_REG_GENERIC_CR_0));
8593
8594         bp->link_params.shmem_base = bp->common.shmem_base;
8595         bp->link_params.shmem2_base = bp->common.shmem2_base;
8596         BNX2X_DEV_INFO("shmem offset 0x%x  shmem2 offset 0x%x\n",
8597                        bp->common.shmem_base, bp->common.shmem2_base);
8598
8599         if (!bp->common.shmem_base) {
8600                 BNX2X_DEV_INFO("MCP not active\n");
8601                 bp->flags |= NO_MCP_FLAG;
8602                 return;
8603         }
8604
8605         bp->common.hw_config = SHMEM_RD(bp, dev_info.shared_hw_config.config);
8606         BNX2X_DEV_INFO("hw_config 0x%08x\n", bp->common.hw_config);
8607
8608         bp->link_params.hw_led_mode = ((bp->common.hw_config &
8609                                         SHARED_HW_CFG_LED_MODE_MASK) >>
8610                                        SHARED_HW_CFG_LED_MODE_SHIFT);
8611
8612         bp->link_params.feature_config_flags = 0;
8613         val = SHMEM_RD(bp, dev_info.shared_feature_config.config);
8614         if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED)
8615                 bp->link_params.feature_config_flags |=
8616                                 FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
8617         else
8618                 bp->link_params.feature_config_flags &=
8619                                 ~FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
8620
8621         val = SHMEM_RD(bp, dev_info.bc_rev) >> 8;
8622         bp->common.bc_ver = val;
8623         BNX2X_DEV_INFO("bc_ver %X\n", val);
8624         if (val < BNX2X_BC_VER) {
8625                 /* for now only warn
8626                  * later we might need to enforce this */
8627                 BNX2X_ERR("This driver needs bc_ver %X but found %X, "
8628                           "please upgrade BC\n", BNX2X_BC_VER, val);
8629         }
8630         bp->link_params.feature_config_flags |=
8631                                 (val >= REQ_BC_VER_4_VRFY_FIRST_PHY_OPT_MDL) ?
8632                                 FEATURE_CONFIG_BC_SUPPORTS_OPT_MDL_VRFY : 0;
8633
8634         bp->link_params.feature_config_flags |=
8635                 (val >= REQ_BC_VER_4_VRFY_SPECIFIC_PHY_OPT_MDL) ?
8636                 FEATURE_CONFIG_BC_SUPPORTS_DUAL_PHY_OPT_MDL_VRFY : 0;
8637
8638         bp->link_params.feature_config_flags |=
8639                 (val >= REQ_BC_VER_4_SFP_TX_DISABLE_SUPPORTED) ?
8640                 FEATURE_CONFIG_BC_SUPPORTS_SFP_TX_DISABLED : 0;
8641
8642         pci_read_config_word(bp->pdev, bp->pm_cap + PCI_PM_PMC, &pmc);
8643         bp->flags |= (pmc & PCI_PM_CAP_PME_D3cold) ? 0 : NO_WOL_FLAG;
8644
8645         BNX2X_DEV_INFO("%sWoL capable\n",
8646                        (bp->flags & NO_WOL_FLAG) ? "not " : "");
8647
8648         val = SHMEM_RD(bp, dev_info.shared_hw_config.part_num);
8649         val2 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[4]);
8650         val3 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[8]);
8651         val4 = SHMEM_RD(bp, dev_info.shared_hw_config.part_num[12]);
8652
8653         dev_info(&bp->pdev->dev, "part number %X-%X-%X-%X\n",
8654                  val, val2, val3, val4);
8655 }
8656
8657 #define IGU_FID(val)    GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
8658 #define IGU_VEC(val)    GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
8659
8660 static void __devinit bnx2x_get_igu_cam_info(struct bnx2x *bp)
8661 {
8662         int pfid = BP_FUNC(bp);
8663         int vn = BP_E1HVN(bp);
8664         int igu_sb_id;
8665         u32 val;
8666         u8 fid, igu_sb_cnt = 0;
8667
8668         bp->igu_base_sb = 0xff;
8669         if (CHIP_INT_MODE_IS_BC(bp)) {
8670                 igu_sb_cnt = bp->igu_sb_cnt;
8671                 bp->igu_base_sb = (CHIP_MODE_IS_4_PORT(bp) ? pfid : vn) *
8672                         FP_SB_MAX_E1x;
8673
8674                 bp->igu_dsb_id =  E1HVN_MAX * FP_SB_MAX_E1x +
8675                         (CHIP_MODE_IS_4_PORT(bp) ? pfid : vn);
8676
8677                 return;
8678         }
8679
8680         /* IGU in normal mode - read CAM */
8681         for (igu_sb_id = 0; igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
8682              igu_sb_id++) {
8683                 val = REG_RD(bp, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
8684                 if (!(val & IGU_REG_MAPPING_MEMORY_VALID))
8685                         continue;
8686                 fid = IGU_FID(val);
8687                 if ((fid & IGU_FID_ENCODE_IS_PF)) {
8688                         if ((fid & IGU_FID_PF_NUM_MASK) != pfid)
8689                                 continue;
8690                         if (IGU_VEC(val) == 0)
8691                                 /* default status block */
8692                                 bp->igu_dsb_id = igu_sb_id;
8693                         else {
8694                                 if (bp->igu_base_sb == 0xff)
8695                                         bp->igu_base_sb = igu_sb_id;
8696                                 igu_sb_cnt++;
8697                         }
8698                 }
8699         }
8700
8701 #ifdef CONFIG_PCI_MSI
8702         /*
8703          * It's expected that number of CAM entries for this functions is equal
8704          * to the number evaluated based on the MSI-X table size. We want a
8705          * harsh warning if these values are different!
8706          */
8707         WARN_ON(bp->igu_sb_cnt != igu_sb_cnt);
8708 #endif
8709
8710         if (igu_sb_cnt == 0)
8711                 BNX2X_ERR("CAM configuration error\n");
8712 }
8713
8714 static void __devinit bnx2x_link_settings_supported(struct bnx2x *bp,
8715                                                     u32 switch_cfg)
8716 {
8717         int cfg_size = 0, idx, port = BP_PORT(bp);
8718
8719         /* Aggregation of supported attributes of all external phys */
8720         bp->port.supported[0] = 0;
8721         bp->port.supported[1] = 0;
8722         switch (bp->link_params.num_phys) {
8723         case 1:
8724                 bp->port.supported[0] = bp->link_params.phy[INT_PHY].supported;
8725                 cfg_size = 1;
8726                 break;
8727         case 2:
8728                 bp->port.supported[0] = bp->link_params.phy[EXT_PHY1].supported;
8729                 cfg_size = 1;
8730                 break;
8731         case 3:
8732                 if (bp->link_params.multi_phy_config &
8733                     PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
8734                         bp->port.supported[1] =
8735                                 bp->link_params.phy[EXT_PHY1].supported;
8736                         bp->port.supported[0] =
8737                                 bp->link_params.phy[EXT_PHY2].supported;
8738                 } else {
8739                         bp->port.supported[0] =
8740                                 bp->link_params.phy[EXT_PHY1].supported;
8741                         bp->port.supported[1] =
8742                                 bp->link_params.phy[EXT_PHY2].supported;
8743                 }
8744                 cfg_size = 2;
8745                 break;
8746         }
8747
8748         if (!(bp->port.supported[0] || bp->port.supported[1])) {
8749                 BNX2X_ERR("NVRAM config error. BAD phy config."
8750                           "PHY1 config 0x%x, PHY2 config 0x%x\n",
8751                            SHMEM_RD(bp,
8752                            dev_info.port_hw_config[port].external_phy_config),
8753                            SHMEM_RD(bp,
8754                            dev_info.port_hw_config[port].external_phy_config2));
8755                         return;
8756         }
8757
8758         if (CHIP_IS_E3(bp))
8759                 bp->port.phy_addr = REG_RD(bp, MISC_REG_WC0_CTRL_PHY_ADDR);
8760         else {
8761                 switch (switch_cfg) {
8762                 case SWITCH_CFG_1G:
8763                         bp->port.phy_addr = REG_RD(
8764                                 bp, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
8765                         break;
8766                 case SWITCH_CFG_10G:
8767                         bp->port.phy_addr = REG_RD(
8768                                 bp, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
8769                         break;
8770                 default:
8771                         BNX2X_ERR("BAD switch_cfg link_config 0x%x\n",
8772                                   bp->port.link_config[0]);
8773                         return;
8774                 }
8775         }
8776         BNX2X_DEV_INFO("phy_addr 0x%x\n", bp->port.phy_addr);
8777         /* mask what we support according to speed_cap_mask per configuration */
8778         for (idx = 0; idx < cfg_size; idx++) {
8779                 if (!(bp->link_params.speed_cap_mask[idx] &
8780                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF))
8781                         bp->port.supported[idx] &= ~SUPPORTED_10baseT_Half;
8782
8783                 if (!(bp->link_params.speed_cap_mask[idx] &
8784                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL))
8785                         bp->port.supported[idx] &= ~SUPPORTED_10baseT_Full;
8786
8787                 if (!(bp->link_params.speed_cap_mask[idx] &
8788                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF))
8789                         bp->port.supported[idx] &= ~SUPPORTED_100baseT_Half;
8790
8791                 if (!(bp->link_params.speed_cap_mask[idx] &
8792                                 PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL))
8793                         bp->port.supported[idx] &= ~SUPPORTED_100baseT_Full;
8794
8795                 if (!(bp->link_params.speed_cap_mask[idx] &
8796                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_1G))
8797                         bp->port.supported[idx] &= ~(SUPPORTED_1000baseT_Half |
8798                                                      SUPPORTED_1000baseT_Full);
8799
8800                 if (!(bp->link_params.speed_cap_mask[idx] &
8801                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G))
8802                         bp->port.supported[idx] &= ~SUPPORTED_2500baseX_Full;
8803
8804                 if (!(bp->link_params.speed_cap_mask[idx] &
8805                                         PORT_HW_CFG_SPEED_CAPABILITY_D0_10G))
8806                         bp->port.supported[idx] &= ~SUPPORTED_10000baseT_Full;
8807
8808         }
8809
8810         BNX2X_DEV_INFO("supported 0x%x 0x%x\n", bp->port.supported[0],
8811                        bp->port.supported[1]);
8812 }
8813
8814 static void __devinit bnx2x_link_settings_requested(struct bnx2x *bp)
8815 {
8816         u32 link_config, idx, cfg_size = 0;
8817         bp->port.advertising[0] = 0;
8818         bp->port.advertising[1] = 0;
8819         switch (bp->link_params.num_phys) {
8820         case 1:
8821         case 2:
8822                 cfg_size = 1;
8823                 break;
8824         case 3:
8825                 cfg_size = 2;
8826                 break;
8827         }
8828         for (idx = 0; idx < cfg_size; idx++) {
8829                 bp->link_params.req_duplex[idx] = DUPLEX_FULL;
8830                 link_config = bp->port.link_config[idx];
8831                 switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
8832                 case PORT_FEATURE_LINK_SPEED_AUTO:
8833                         if (bp->port.supported[idx] & SUPPORTED_Autoneg) {
8834                                 bp->link_params.req_line_speed[idx] =
8835                                         SPEED_AUTO_NEG;
8836                                 bp->port.advertising[idx] |=
8837                                         bp->port.supported[idx];
8838                         } else {
8839                                 /* force 10G, no AN */
8840                                 bp->link_params.req_line_speed[idx] =
8841                                         SPEED_10000;
8842                                 bp->port.advertising[idx] |=
8843                                         (ADVERTISED_10000baseT_Full |
8844                                          ADVERTISED_FIBRE);
8845                                 continue;
8846                         }
8847                         break;
8848
8849                 case PORT_FEATURE_LINK_SPEED_10M_FULL:
8850                         if (bp->port.supported[idx] & SUPPORTED_10baseT_Full) {
8851                                 bp->link_params.req_line_speed[idx] =
8852                                         SPEED_10;
8853                                 bp->port.advertising[idx] |=
8854                                         (ADVERTISED_10baseT_Full |
8855                                          ADVERTISED_TP);
8856                         } else {
8857                                 BNX2X_ERR("NVRAM config error. "
8858                                             "Invalid link_config 0x%x"
8859                                             "  speed_cap_mask 0x%x\n",
8860                                             link_config,
8861                                     bp->link_params.speed_cap_mask[idx]);
8862                                 return;
8863                         }
8864                         break;
8865
8866                 case PORT_FEATURE_LINK_SPEED_10M_HALF:
8867                         if (bp->port.supported[idx] & SUPPORTED_10baseT_Half) {
8868                                 bp->link_params.req_line_speed[idx] =
8869                                         SPEED_10;
8870                                 bp->link_params.req_duplex[idx] =
8871                                         DUPLEX_HALF;
8872                                 bp->port.advertising[idx] |=
8873                                         (ADVERTISED_10baseT_Half |
8874                                          ADVERTISED_TP);
8875                         } else {
8876                                 BNX2X_ERR("NVRAM config error. "
8877                                             "Invalid link_config 0x%x"
8878                                             "  speed_cap_mask 0x%x\n",
8879                                             link_config,
8880                                           bp->link_params.speed_cap_mask[idx]);
8881                                 return;
8882                         }
8883                         break;
8884
8885                 case PORT_FEATURE_LINK_SPEED_100M_FULL:
8886                         if (bp->port.supported[idx] &
8887                             SUPPORTED_100baseT_Full) {
8888                                 bp->link_params.req_line_speed[idx] =
8889                                         SPEED_100;
8890                                 bp->port.advertising[idx] |=
8891                                         (ADVERTISED_100baseT_Full |
8892                                          ADVERTISED_TP);
8893                         } else {
8894                                 BNX2X_ERR("NVRAM config error. "
8895                                             "Invalid link_config 0x%x"
8896                                             "  speed_cap_mask 0x%x\n",
8897                                             link_config,
8898                                           bp->link_params.speed_cap_mask[idx]);
8899                                 return;
8900                         }
8901                         break;
8902
8903                 case PORT_FEATURE_LINK_SPEED_100M_HALF:
8904                         if (bp->port.supported[idx] &
8905                             SUPPORTED_100baseT_Half) {
8906                                 bp->link_params.req_line_speed[idx] =
8907                                                                 SPEED_100;
8908                                 bp->link_params.req_duplex[idx] =
8909                                                                 DUPLEX_HALF;
8910                                 bp->port.advertising[idx] |=
8911                                         (ADVERTISED_100baseT_Half |
8912                                          ADVERTISED_TP);
8913                         } else {
8914                                 BNX2X_ERR("NVRAM config error. "
8915                                     "Invalid link_config 0x%x"
8916                                     "  speed_cap_mask 0x%x\n",
8917                                     link_config,
8918                                     bp->link_params.speed_cap_mask[idx]);
8919                                 return;
8920                         }
8921                         break;
8922
8923                 case PORT_FEATURE_LINK_SPEED_1G:
8924                         if (bp->port.supported[idx] &
8925                             SUPPORTED_1000baseT_Full) {
8926                                 bp->link_params.req_line_speed[idx] =
8927                                         SPEED_1000;
8928                                 bp->port.advertising[idx] |=
8929                                         (ADVERTISED_1000baseT_Full |
8930                                          ADVERTISED_TP);
8931                         } else {
8932                                 BNX2X_ERR("NVRAM config error. "
8933                                     "Invalid link_config 0x%x"
8934                                     "  speed_cap_mask 0x%x\n",
8935                                     link_config,
8936                                     bp->link_params.speed_cap_mask[idx]);
8937                                 return;
8938                         }
8939                         break;
8940
8941                 case PORT_FEATURE_LINK_SPEED_2_5G:
8942                         if (bp->port.supported[idx] &
8943                             SUPPORTED_2500baseX_Full) {
8944                                 bp->link_params.req_line_speed[idx] =
8945                                         SPEED_2500;
8946                                 bp->port.advertising[idx] |=
8947                                         (ADVERTISED_2500baseX_Full |
8948                                                 ADVERTISED_TP);
8949                         } else {
8950                                 BNX2X_ERR("NVRAM config error. "
8951                                     "Invalid link_config 0x%x"
8952                                     "  speed_cap_mask 0x%x\n",
8953                                     link_config,
8954                                     bp->link_params.speed_cap_mask[idx]);
8955                                 return;
8956                         }
8957                         break;
8958
8959                 case PORT_FEATURE_LINK_SPEED_10G_CX4:
8960                         if (bp->port.supported[idx] &
8961                             SUPPORTED_10000baseT_Full) {
8962                                 bp->link_params.req_line_speed[idx] =
8963                                         SPEED_10000;
8964                                 bp->port.advertising[idx] |=
8965                                         (ADVERTISED_10000baseT_Full |
8966                                                 ADVERTISED_FIBRE);
8967                         } else {
8968                                 BNX2X_ERR("NVRAM config error. "
8969                                     "Invalid link_config 0x%x"
8970                                     "  speed_cap_mask 0x%x\n",
8971                                     link_config,
8972                                     bp->link_params.speed_cap_mask[idx]);
8973                                 return;
8974                         }
8975                         break;
8976                 case PORT_FEATURE_LINK_SPEED_20G:
8977                         bp->link_params.req_line_speed[idx] = SPEED_20000;
8978
8979                         break;
8980                 default:
8981                         BNX2X_ERR("NVRAM config error. "
8982                                   "BAD link speed link_config 0x%x\n",
8983                                   link_config);
8984                                 bp->link_params.req_line_speed[idx] =
8985                                                         SPEED_AUTO_NEG;
8986                                 bp->port.advertising[idx] =
8987                                                 bp->port.supported[idx];
8988                         break;
8989                 }
8990
8991                 bp->link_params.req_flow_ctrl[idx] = (link_config &
8992                                          PORT_FEATURE_FLOW_CONTROL_MASK);
8993                 if ((bp->link_params.req_flow_ctrl[idx] ==
8994                      BNX2X_FLOW_CTRL_AUTO) &&
8995                     !(bp->port.supported[idx] & SUPPORTED_Autoneg)) {
8996                         bp->link_params.req_flow_ctrl[idx] =
8997                                 BNX2X_FLOW_CTRL_NONE;
8998                 }
8999
9000                 BNX2X_DEV_INFO("req_line_speed %d  req_duplex %d req_flow_ctrl"
9001                                " 0x%x advertising 0x%x\n",
9002                                bp->link_params.req_line_speed[idx],
9003                                bp->link_params.req_duplex[idx],
9004                                bp->link_params.req_flow_ctrl[idx],
9005                                bp->port.advertising[idx]);
9006         }
9007 }
9008
9009 static void __devinit bnx2x_set_mac_buf(u8 *mac_buf, u32 mac_lo, u16 mac_hi)
9010 {
9011         mac_hi = cpu_to_be16(mac_hi);
9012         mac_lo = cpu_to_be32(mac_lo);
9013         memcpy(mac_buf, &mac_hi, sizeof(mac_hi));
9014         memcpy(mac_buf + sizeof(mac_hi), &mac_lo, sizeof(mac_lo));
9015 }
9016
9017 static void __devinit bnx2x_get_port_hwinfo(struct bnx2x *bp)
9018 {
9019         int port = BP_PORT(bp);
9020         u32 config;
9021         u32 ext_phy_type, ext_phy_config;
9022
9023         bp->link_params.bp = bp;
9024         bp->link_params.port = port;
9025
9026         bp->link_params.lane_config =
9027                 SHMEM_RD(bp, dev_info.port_hw_config[port].lane_config);
9028
9029         bp->link_params.speed_cap_mask[0] =
9030                 SHMEM_RD(bp,
9031                          dev_info.port_hw_config[port].speed_capability_mask);
9032         bp->link_params.speed_cap_mask[1] =
9033                 SHMEM_RD(bp,
9034                          dev_info.port_hw_config[port].speed_capability_mask2);
9035         bp->port.link_config[0] =
9036                 SHMEM_RD(bp, dev_info.port_feature_config[port].link_config);
9037
9038         bp->port.link_config[1] =
9039                 SHMEM_RD(bp, dev_info.port_feature_config[port].link_config2);
9040
9041         bp->link_params.multi_phy_config =
9042                 SHMEM_RD(bp, dev_info.port_hw_config[port].multi_phy_config);
9043         /* If the device is capable of WoL, set the default state according
9044          * to the HW
9045          */
9046         config = SHMEM_RD(bp, dev_info.port_feature_config[port].config);
9047         bp->wol = (!(bp->flags & NO_WOL_FLAG) &&
9048                    (config & PORT_FEATURE_WOL_ENABLED));
9049
9050         BNX2X_DEV_INFO("lane_config 0x%08x  "
9051                        "speed_cap_mask0 0x%08x  link_config0 0x%08x\n",
9052                        bp->link_params.lane_config,
9053                        bp->link_params.speed_cap_mask[0],
9054                        bp->port.link_config[0]);
9055
9056         bp->link_params.switch_cfg = (bp->port.link_config[0] &
9057                                       PORT_FEATURE_CONNECTED_SWITCH_MASK);
9058         bnx2x_phy_probe(&bp->link_params);
9059         bnx2x_link_settings_supported(bp, bp->link_params.switch_cfg);
9060
9061         bnx2x_link_settings_requested(bp);
9062
9063         /*
9064          * If connected directly, work with the internal PHY, otherwise, work
9065          * with the external PHY
9066          */
9067         ext_phy_config =
9068                 SHMEM_RD(bp,
9069                          dev_info.port_hw_config[port].external_phy_config);
9070         ext_phy_type = XGXS_EXT_PHY_TYPE(ext_phy_config);
9071         if (ext_phy_type == PORT_HW_CFG_XGXS_EXT_PHY_TYPE_DIRECT)
9072                 bp->mdio.prtad = bp->port.phy_addr;
9073
9074         else if ((ext_phy_type != PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE) &&
9075                  (ext_phy_type != PORT_HW_CFG_XGXS_EXT_PHY_TYPE_NOT_CONN))
9076                 bp->mdio.prtad =
9077                         XGXS_EXT_PHY_ADDR(ext_phy_config);
9078
9079         /*
9080          * Check if hw lock is required to access MDC/MDIO bus to the PHY(s)
9081          * In MF mode, it is set to cover self test cases
9082          */
9083         if (IS_MF(bp))
9084                 bp->port.need_hw_lock = 1;
9085         else
9086                 bp->port.need_hw_lock = bnx2x_hw_lock_required(bp,
9087                                                         bp->common.shmem_base,
9088                                                         bp->common.shmem2_base);
9089 }
9090
9091 #ifdef BCM_CNIC
9092 static void __devinit bnx2x_get_cnic_info(struct bnx2x *bp)
9093 {
9094         u32 max_iscsi_conn = FW_ENCODE_32BIT_PATTERN ^ SHMEM_RD(bp,
9095                                 drv_lic_key[BP_PORT(bp)].max_iscsi_conn);
9096         u32 max_fcoe_conn = FW_ENCODE_32BIT_PATTERN ^ SHMEM_RD(bp,
9097                                 drv_lic_key[BP_PORT(bp)].max_fcoe_conn);
9098
9099         /* Get the number of maximum allowed iSCSI and FCoE connections */
9100         bp->cnic_eth_dev.max_iscsi_conn =
9101                 (max_iscsi_conn & BNX2X_MAX_ISCSI_INIT_CONN_MASK) >>
9102                 BNX2X_MAX_ISCSI_INIT_CONN_SHIFT;
9103
9104         bp->cnic_eth_dev.max_fcoe_conn =
9105                 (max_fcoe_conn & BNX2X_MAX_FCOE_INIT_CONN_MASK) >>
9106                 BNX2X_MAX_FCOE_INIT_CONN_SHIFT;
9107
9108         BNX2X_DEV_INFO("max_iscsi_conn 0x%x max_fcoe_conn 0x%x\n",
9109                        bp->cnic_eth_dev.max_iscsi_conn,
9110                        bp->cnic_eth_dev.max_fcoe_conn);
9111
9112         /* If mamimum allowed number of connections is zero -
9113          * disable the feature.
9114          */
9115         if (!bp->cnic_eth_dev.max_iscsi_conn)
9116                 bp->flags |= NO_ISCSI_OOO_FLAG | NO_ISCSI_FLAG;
9117
9118         if (!bp->cnic_eth_dev.max_fcoe_conn)
9119                 bp->flags |= NO_FCOE_FLAG;
9120 }
9121 #endif
9122
9123 static void __devinit bnx2x_get_mac_hwinfo(struct bnx2x *bp)
9124 {
9125         u32 val, val2;
9126         int func = BP_ABS_FUNC(bp);
9127         int port = BP_PORT(bp);
9128 #ifdef BCM_CNIC
9129         u8 *iscsi_mac = bp->cnic_eth_dev.iscsi_mac;
9130         u8 *fip_mac = bp->fip_mac;
9131 #endif
9132
9133         /* Zero primary MAC configuration */
9134         memset(bp->dev->dev_addr, 0, ETH_ALEN);
9135
9136         if (BP_NOMCP(bp)) {
9137                 BNX2X_ERROR("warning: random MAC workaround active\n");
9138                 random_ether_addr(bp->dev->dev_addr);
9139         } else if (IS_MF(bp)) {
9140                 val2 = MF_CFG_RD(bp, func_mf_config[func].mac_upper);
9141                 val = MF_CFG_RD(bp, func_mf_config[func].mac_lower);
9142                 if ((val2 != FUNC_MF_CFG_UPPERMAC_DEFAULT) &&
9143                     (val != FUNC_MF_CFG_LOWERMAC_DEFAULT))
9144                         bnx2x_set_mac_buf(bp->dev->dev_addr, val, val2);
9145
9146 #ifdef BCM_CNIC
9147                 /* iSCSI and FCoE NPAR MACs: if there is no either iSCSI or
9148                  * FCoE MAC then the appropriate feature should be disabled.
9149                  */
9150                 if (IS_MF_SI(bp)) {
9151                         u32 cfg = MF_CFG_RD(bp, func_ext_config[func].func_cfg);
9152                         if (cfg & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
9153                                 val2 = MF_CFG_RD(bp, func_ext_config[func].
9154                                                      iscsi_mac_addr_upper);
9155                                 val = MF_CFG_RD(bp, func_ext_config[func].
9156                                                     iscsi_mac_addr_lower);
9157                                 bnx2x_set_mac_buf(iscsi_mac, val, val2);
9158                                 BNX2X_DEV_INFO("Read iSCSI MAC: "
9159                                                BNX2X_MAC_FMT"\n",
9160                                                BNX2X_MAC_PRN_LIST(iscsi_mac));
9161                         } else
9162                                 bp->flags |= NO_ISCSI_OOO_FLAG | NO_ISCSI_FLAG;
9163
9164                         if (cfg & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
9165                                 val2 = MF_CFG_RD(bp, func_ext_config[func].
9166                                                      fcoe_mac_addr_upper);
9167                                 val = MF_CFG_RD(bp, func_ext_config[func].
9168                                                     fcoe_mac_addr_lower);
9169                                 bnx2x_set_mac_buf(fip_mac, val, val2);
9170                                 BNX2X_DEV_INFO("Read FCoE L2 MAC to "
9171                                                BNX2X_MAC_FMT"\n",
9172                                                BNX2X_MAC_PRN_LIST(fip_mac));
9173
9174                         } else
9175                                 bp->flags |= NO_FCOE_FLAG;
9176                 }
9177 #endif
9178         } else {
9179                 /* in SF read MACs from port configuration */
9180                 val2 = SHMEM_RD(bp, dev_info.port_hw_config[port].mac_upper);
9181                 val = SHMEM_RD(bp, dev_info.port_hw_config[port].mac_lower);
9182                 bnx2x_set_mac_buf(bp->dev->dev_addr, val, val2);
9183
9184 #ifdef BCM_CNIC
9185                 val2 = SHMEM_RD(bp, dev_info.port_hw_config[port].
9186                                     iscsi_mac_upper);
9187                 val = SHMEM_RD(bp, dev_info.port_hw_config[port].
9188                                    iscsi_mac_lower);
9189                 bnx2x_set_mac_buf(iscsi_mac, val, val2);
9190 #endif
9191         }
9192
9193         memcpy(bp->link_params.mac_addr, bp->dev->dev_addr, ETH_ALEN);
9194         memcpy(bp->dev->perm_addr, bp->dev->dev_addr, ETH_ALEN);
9195
9196 #ifdef BCM_CNIC
9197         /* Set the FCoE MAC in modes other then MF_SI */
9198         if (!CHIP_IS_E1x(bp)) {
9199                 if (IS_MF_SD(bp))
9200                         memcpy(fip_mac, bp->dev->dev_addr, ETH_ALEN);
9201                 else if (!IS_MF(bp))
9202                         memcpy(fip_mac, iscsi_mac, ETH_ALEN);
9203         }
9204
9205         /* Disable iSCSI if MAC configuration is
9206          * invalid.
9207          */
9208         if (!is_valid_ether_addr(iscsi_mac)) {
9209                 bp->flags |= NO_ISCSI_FLAG;
9210                 memset(iscsi_mac, 0, ETH_ALEN);
9211         }
9212
9213         /* Disable FCoE if MAC configuration is
9214          * invalid.
9215          */
9216         if (!is_valid_ether_addr(fip_mac)) {
9217                 bp->flags |= NO_FCOE_FLAG;
9218                 memset(bp->fip_mac, 0, ETH_ALEN);
9219         }
9220 #endif
9221
9222         if (!is_valid_ether_addr(bp->dev->dev_addr))
9223                 dev_err(&bp->pdev->dev,
9224                         "bad Ethernet MAC address configuration: "
9225                         BNX2X_MAC_FMT", change it manually before bringing up "
9226                         "the appropriate network interface\n",
9227                         BNX2X_MAC_PRN_LIST(bp->dev->dev_addr));
9228 }
9229
9230 static int __devinit bnx2x_get_hwinfo(struct bnx2x *bp)
9231 {
9232         int /*abs*/func = BP_ABS_FUNC(bp);
9233         int vn;
9234         u32 val = 0;
9235         int rc = 0;
9236
9237         bnx2x_get_common_hwinfo(bp);
9238
9239         /*
9240          * initialize IGU parameters
9241          */
9242         if (CHIP_IS_E1x(bp)) {
9243                 bp->common.int_block = INT_BLOCK_HC;
9244
9245                 bp->igu_dsb_id = DEF_SB_IGU_ID;
9246                 bp->igu_base_sb = 0;
9247         } else {
9248                 bp->common.int_block = INT_BLOCK_IGU;
9249                 val = REG_RD(bp, IGU_REG_BLOCK_CONFIGURATION);
9250
9251                 if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
9252                         int tout = 5000;
9253
9254                         BNX2X_DEV_INFO("FORCING Normal Mode\n");
9255
9256                         val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
9257                         REG_WR(bp, IGU_REG_BLOCK_CONFIGURATION, val);
9258                         REG_WR(bp, IGU_REG_RESET_MEMORIES, 0x7f);
9259
9260                         while (tout && REG_RD(bp, IGU_REG_RESET_MEMORIES)) {
9261                                 tout--;
9262                                 usleep_range(1000, 1000);
9263                         }
9264
9265                         if (REG_RD(bp, IGU_REG_RESET_MEMORIES)) {
9266                                 dev_err(&bp->pdev->dev,
9267                                         "FORCING Normal Mode failed!!!\n");
9268                                 return -EPERM;
9269                         }
9270                 }
9271
9272                 if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
9273                         BNX2X_DEV_INFO("IGU Backward Compatible Mode\n");
9274                         bp->common.int_block |= INT_BLOCK_MODE_BW_COMP;
9275                 } else
9276                         BNX2X_DEV_INFO("IGU Normal Mode\n");
9277
9278                 bnx2x_get_igu_cam_info(bp);
9279
9280         }
9281
9282         /*
9283          * set base FW non-default (fast path) status block id, this value is
9284          * used to initialize the fw_sb_id saved on the fp/queue structure to
9285          * determine the id used by the FW.
9286          */
9287         if (CHIP_IS_E1x(bp))
9288                 bp->base_fw_ndsb = BP_PORT(bp) * FP_SB_MAX_E1x + BP_L_ID(bp);
9289         else /*
9290               * 57712 - we currently use one FW SB per IGU SB (Rx and Tx of
9291               * the same queue are indicated on the same IGU SB). So we prefer
9292               * FW and IGU SBs to be the same value.
9293               */
9294                 bp->base_fw_ndsb = bp->igu_base_sb;
9295
9296         BNX2X_DEV_INFO("igu_dsb_id %d  igu_base_sb %d  igu_sb_cnt %d\n"
9297                        "base_fw_ndsb %d\n", bp->igu_dsb_id, bp->igu_base_sb,
9298                        bp->igu_sb_cnt, bp->base_fw_ndsb);
9299
9300         /*
9301          * Initialize MF configuration
9302          */
9303
9304         bp->mf_ov = 0;
9305         bp->mf_mode = 0;
9306         vn = BP_E1HVN(bp);
9307
9308         if (!CHIP_IS_E1(bp) && !BP_NOMCP(bp)) {
9309                 BNX2X_DEV_INFO("shmem2base 0x%x, size %d, mfcfg offset %d\n",
9310                                bp->common.shmem2_base, SHMEM2_RD(bp, size),
9311                               (u32)offsetof(struct shmem2_region, mf_cfg_addr));
9312
9313                 if (SHMEM2_HAS(bp, mf_cfg_addr))
9314                         bp->common.mf_cfg_base = SHMEM2_RD(bp, mf_cfg_addr);
9315                 else
9316                         bp->common.mf_cfg_base = bp->common.shmem_base +
9317                                 offsetof(struct shmem_region, func_mb) +
9318                                 E1H_FUNC_MAX * sizeof(struct drv_func_mb);
9319                 /*
9320                  * get mf configuration:
9321                  * 1. existence of MF configuration
9322                  * 2. MAC address must be legal (check only upper bytes)
9323                  *    for  Switch-Independent mode;
9324                  *    OVLAN must be legal for Switch-Dependent mode
9325                  * 3. SF_MODE configures specific MF mode
9326                  */
9327                 if (bp->common.mf_cfg_base != SHMEM_MF_CFG_ADDR_NONE) {
9328                         /* get mf configuration */
9329                         val = SHMEM_RD(bp,
9330                                        dev_info.shared_feature_config.config);
9331                         val &= SHARED_FEAT_CFG_FORCE_SF_MODE_MASK;
9332
9333                         switch (val) {
9334                         case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
9335                                 val = MF_CFG_RD(bp, func_mf_config[func].
9336                                                 mac_upper);
9337                                 /* check for legal mac (upper bytes)*/
9338                                 if (val != 0xffff) {
9339                                         bp->mf_mode = MULTI_FUNCTION_SI;
9340                                         bp->mf_config[vn] = MF_CFG_RD(bp,
9341                                                    func_mf_config[func].config);
9342                                 } else
9343                                         BNX2X_DEV_INFO("illegal MAC address "
9344                                                        "for SI\n");
9345                                 break;
9346                         case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
9347                                 /* get OV configuration */
9348                                 val = MF_CFG_RD(bp,
9349                                         func_mf_config[FUNC_0].e1hov_tag);
9350                                 val &= FUNC_MF_CFG_E1HOV_TAG_MASK;
9351
9352                                 if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
9353                                         bp->mf_mode = MULTI_FUNCTION_SD;
9354                                         bp->mf_config[vn] = MF_CFG_RD(bp,
9355                                                 func_mf_config[func].config);
9356                                 } else
9357                                         BNX2X_DEV_INFO("illegal OV for SD\n");
9358                                 break;
9359                         default:
9360                                 /* Unknown configuration: reset mf_config */
9361                                 bp->mf_config[vn] = 0;
9362                                 BNX2X_DEV_INFO("unkown MF mode 0x%x\n", val);
9363                         }
9364                 }
9365
9366                 BNX2X_DEV_INFO("%s function mode\n",
9367                                IS_MF(bp) ? "multi" : "single");
9368
9369                 switch (bp->mf_mode) {
9370                 case MULTI_FUNCTION_SD:
9371                         val = MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
9372                               FUNC_MF_CFG_E1HOV_TAG_MASK;
9373                         if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
9374                                 bp->mf_ov = val;
9375                                 bp->path_has_ovlan = true;
9376
9377                                 BNX2X_DEV_INFO("MF OV for func %d is %d "
9378                                                "(0x%04x)\n", func, bp->mf_ov,
9379                                                bp->mf_ov);
9380                         } else {
9381                                 dev_err(&bp->pdev->dev,
9382                                         "No valid MF OV for func %d, "
9383                                         "aborting\n", func);
9384                                 return -EPERM;
9385                         }
9386                         break;
9387                 case MULTI_FUNCTION_SI:
9388                         BNX2X_DEV_INFO("func %d is in MF "
9389                                        "switch-independent mode\n", func);
9390                         break;
9391                 default:
9392                         if (vn) {
9393                                 dev_err(&bp->pdev->dev,
9394                                         "VN %d is in a single function mode, "
9395                                         "aborting\n", vn);
9396                                 return -EPERM;
9397                         }
9398                         break;
9399                 }
9400
9401                 /* check if other port on the path needs ovlan:
9402                  * Since MF configuration is shared between ports
9403                  * Possible mixed modes are only
9404                  * {SF, SI} {SF, SD} {SD, SF} {SI, SF}
9405                  */
9406                 if (CHIP_MODE_IS_4_PORT(bp) &&
9407                     !bp->path_has_ovlan &&
9408                     !IS_MF(bp) &&
9409                     bp->common.mf_cfg_base != SHMEM_MF_CFG_ADDR_NONE) {
9410                         u8 other_port = !BP_PORT(bp);
9411                         u8 other_func = BP_PATH(bp) + 2*other_port;
9412                         val = MF_CFG_RD(bp,
9413                                         func_mf_config[other_func].e1hov_tag);
9414                         if (val != FUNC_MF_CFG_E1HOV_TAG_DEFAULT)
9415                                 bp->path_has_ovlan = true;
9416                 }
9417         }
9418
9419         /* adjust igu_sb_cnt to MF for E1x */
9420         if (CHIP_IS_E1x(bp) && IS_MF(bp))
9421                 bp->igu_sb_cnt /= E1HVN_MAX;
9422
9423         /* port info */
9424         bnx2x_get_port_hwinfo(bp);
9425
9426         if (!BP_NOMCP(bp)) {
9427                 bp->fw_seq =
9428                         (SHMEM_RD(bp, func_mb[BP_FW_MB_IDX(bp)].drv_mb_header) &
9429                          DRV_MSG_SEQ_NUMBER_MASK);
9430                 BNX2X_DEV_INFO("fw_seq 0x%08x\n", bp->fw_seq);
9431         }
9432
9433         /* Get MAC addresses */
9434         bnx2x_get_mac_hwinfo(bp);
9435
9436 #ifdef BCM_CNIC
9437         bnx2x_get_cnic_info(bp);
9438 #endif
9439
9440         /* Get current FW pulse sequence */
9441         if (!BP_NOMCP(bp)) {
9442                 int mb_idx = BP_FW_MB_IDX(bp);
9443
9444                 bp->fw_drv_pulse_wr_seq =
9445                                 (SHMEM_RD(bp, func_mb[mb_idx].drv_pulse_mb) &
9446                                  DRV_PULSE_SEQ_MASK);
9447                 BNX2X_DEV_INFO("drv_pulse 0x%x\n", bp->fw_drv_pulse_wr_seq);
9448         }
9449
9450         return rc;
9451 }
9452
9453 static void __devinit bnx2x_read_fwinfo(struct bnx2x *bp)
9454 {
9455         int cnt, i, block_end, rodi;
9456         char vpd_data[BNX2X_VPD_LEN+1];
9457         char str_id_reg[VENDOR_ID_LEN+1];
9458         char str_id_cap[VENDOR_ID_LEN+1];
9459         u8 len;
9460
9461         cnt = pci_read_vpd(bp->pdev, 0, BNX2X_VPD_LEN, vpd_data);
9462         memset(bp->fw_ver, 0, sizeof(bp->fw_ver));
9463
9464         if (cnt < BNX2X_VPD_LEN)
9465                 goto out_not_found;
9466
9467         i = pci_vpd_find_tag(vpd_data, 0, BNX2X_VPD_LEN,
9468                              PCI_VPD_LRDT_RO_DATA);
9469         if (i < 0)
9470                 goto out_not_found;
9471
9472
9473         block_end = i + PCI_VPD_LRDT_TAG_SIZE +
9474                     pci_vpd_lrdt_size(&vpd_data[i]);
9475
9476         i += PCI_VPD_LRDT_TAG_SIZE;
9477
9478         if (block_end > BNX2X_VPD_LEN)
9479                 goto out_not_found;
9480
9481         rodi = pci_vpd_find_info_keyword(vpd_data, i, block_end,
9482                                    PCI_VPD_RO_KEYWORD_MFR_ID);
9483         if (rodi < 0)
9484                 goto out_not_found;
9485
9486         len = pci_vpd_info_field_size(&vpd_data[rodi]);
9487
9488         if (len != VENDOR_ID_LEN)
9489                 goto out_not_found;
9490
9491         rodi += PCI_VPD_INFO_FLD_HDR_SIZE;
9492
9493         /* vendor specific info */
9494         snprintf(str_id_reg, VENDOR_ID_LEN + 1, "%04x", PCI_VENDOR_ID_DELL);
9495         snprintf(str_id_cap, VENDOR_ID_LEN + 1, "%04X", PCI_VENDOR_ID_DELL);
9496         if (!strncmp(str_id_reg, &vpd_data[rodi], VENDOR_ID_LEN) ||
9497             !strncmp(str_id_cap, &vpd_data[rodi], VENDOR_ID_LEN)) {
9498
9499                 rodi = pci_vpd_find_info_keyword(vpd_data, i, block_end,
9500                                                 PCI_VPD_RO_KEYWORD_VENDOR0);
9501                 if (rodi >= 0) {
9502                         len = pci_vpd_info_field_size(&vpd_data[rodi]);
9503
9504                         rodi += PCI_VPD_INFO_FLD_HDR_SIZE;
9505
9506                         if (len < 32 && (len + rodi) <= BNX2X_VPD_LEN) {
9507                                 memcpy(bp->fw_ver, &vpd_data[rodi], len);
9508                                 bp->fw_ver[len] = ' ';
9509                         }
9510                 }
9511                 return;
9512         }
9513 out_not_found:
9514         return;
9515 }
9516
9517 static void __devinit bnx2x_set_modes_bitmap(struct bnx2x *bp)
9518 {
9519         u32 flags = 0;
9520
9521         if (CHIP_REV_IS_FPGA(bp))
9522                 SET_FLAGS(flags, MODE_FPGA);
9523         else if (CHIP_REV_IS_EMUL(bp))
9524                 SET_FLAGS(flags, MODE_EMUL);
9525         else
9526                 SET_FLAGS(flags, MODE_ASIC);
9527
9528         if (CHIP_MODE_IS_4_PORT(bp))
9529                 SET_FLAGS(flags, MODE_PORT4);
9530         else
9531                 SET_FLAGS(flags, MODE_PORT2);
9532
9533         if (CHIP_IS_E2(bp))
9534                 SET_FLAGS(flags, MODE_E2);
9535         else if (CHIP_IS_E3(bp)) {
9536                 SET_FLAGS(flags, MODE_E3);
9537                 if (CHIP_REV(bp) == CHIP_REV_Ax)
9538                         SET_FLAGS(flags, MODE_E3_A0);
9539                 else /*if (CHIP_REV(bp) == CHIP_REV_Bx)*/
9540                         SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
9541         }
9542
9543         if (IS_MF(bp)) {
9544                 SET_FLAGS(flags, MODE_MF);
9545                 switch (bp->mf_mode) {
9546                 case MULTI_FUNCTION_SD:
9547                         SET_FLAGS(flags, MODE_MF_SD);
9548                         break;
9549                 case MULTI_FUNCTION_SI:
9550                         SET_FLAGS(flags, MODE_MF_SI);
9551                         break;
9552                 }
9553         } else
9554                 SET_FLAGS(flags, MODE_SF);
9555
9556 #if defined(__LITTLE_ENDIAN)
9557         SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
9558 #else /*(__BIG_ENDIAN)*/
9559         SET_FLAGS(flags, MODE_BIG_ENDIAN);
9560 #endif
9561         INIT_MODE_FLAGS(bp) = flags;
9562 }
9563
9564 static int __devinit bnx2x_init_bp(struct bnx2x *bp)
9565 {
9566         int func;
9567         int timer_interval;
9568         int rc;
9569
9570         mutex_init(&bp->port.phy_mutex);
9571         mutex_init(&bp->fw_mb_mutex);
9572         spin_lock_init(&bp->stats_lock);
9573 #ifdef BCM_CNIC
9574         mutex_init(&bp->cnic_mutex);
9575 #endif
9576
9577         INIT_DELAYED_WORK(&bp->sp_task, bnx2x_sp_task);
9578         INIT_DELAYED_WORK(&bp->sp_rtnl_task, bnx2x_sp_rtnl_task);
9579         INIT_DELAYED_WORK(&bp->period_task, bnx2x_period_task);
9580         rc = bnx2x_get_hwinfo(bp);
9581         if (rc)
9582                 return rc;
9583
9584         bnx2x_set_modes_bitmap(bp);
9585
9586         rc = bnx2x_alloc_mem_bp(bp);
9587         if (rc)
9588                 return rc;
9589
9590         bnx2x_read_fwinfo(bp);
9591
9592         func = BP_FUNC(bp);
9593
9594         /* need to reset chip if undi was active */
9595         if (!BP_NOMCP(bp))
9596                 bnx2x_undi_unload(bp);
9597
9598         if (CHIP_REV_IS_FPGA(bp))
9599                 dev_err(&bp->pdev->dev, "FPGA detected\n");
9600
9601         if (BP_NOMCP(bp) && (func == 0))
9602                 dev_err(&bp->pdev->dev, "MCP disabled, "
9603                                         "must load devices in order!\n");
9604
9605         bp->multi_mode = multi_mode;
9606
9607         /* Set TPA flags */
9608         if (disable_tpa) {
9609                 bp->flags &= ~TPA_ENABLE_FLAG;
9610                 bp->dev->features &= ~NETIF_F_LRO;
9611         } else {
9612                 bp->flags |= TPA_ENABLE_FLAG;
9613                 bp->dev->features |= NETIF_F_LRO;
9614         }
9615         bp->disable_tpa = disable_tpa;
9616
9617         if (CHIP_IS_E1(bp))
9618                 bp->dropless_fc = 0;
9619         else
9620                 bp->dropless_fc = dropless_fc;
9621
9622         bp->mrrs = mrrs;
9623
9624         bp->tx_ring_size = MAX_TX_AVAIL;
9625
9626         /* make sure that the numbers are in the right granularity */
9627         bp->tx_ticks = (50 / BNX2X_BTR) * BNX2X_BTR;
9628         bp->rx_ticks = (25 / BNX2X_BTR) * BNX2X_BTR;
9629
9630         timer_interval = (CHIP_REV_IS_SLOW(bp) ? 5*HZ : HZ);
9631         bp->current_interval = (poll ? poll : timer_interval);
9632
9633         init_timer(&bp->timer);
9634         bp->timer.expires = jiffies + bp->current_interval;
9635         bp->timer.data = (unsigned long) bp;
9636         bp->timer.function = bnx2x_timer;
9637
9638         bnx2x_dcbx_set_state(bp, true, BNX2X_DCBX_ENABLED_ON_NEG_ON);
9639         bnx2x_dcbx_init_params(bp);
9640
9641 #ifdef BCM_CNIC
9642         if (CHIP_IS_E1x(bp))
9643                 bp->cnic_base_cl_id = FP_SB_MAX_E1x;
9644         else
9645                 bp->cnic_base_cl_id = FP_SB_MAX_E2;
9646 #endif
9647
9648         /* multiple tx priority */
9649         if (CHIP_IS_E1x(bp))
9650                 bp->max_cos = BNX2X_MULTI_TX_COS_E1X;
9651         if (CHIP_IS_E2(bp) || CHIP_IS_E3A0(bp))
9652                 bp->max_cos = BNX2X_MULTI_TX_COS_E2_E3A0;
9653         if (CHIP_IS_E3B0(bp))
9654                 bp->max_cos = BNX2X_MULTI_TX_COS_E3B0;
9655
9656         return rc;
9657 }
9658
9659
9660 /****************************************************************************
9661 * General service functions
9662 ****************************************************************************/
9663
9664 /*
9665  * net_device service functions
9666  */
9667
9668 /* called with rtnl_lock */
9669 static int bnx2x_open(struct net_device *dev)
9670 {
9671         struct bnx2x *bp = netdev_priv(dev);
9672         bool global = false;
9673         int other_engine = BP_PATH(bp) ? 0 : 1;
9674         u32 other_load_counter, load_counter;
9675
9676         netif_carrier_off(dev);
9677
9678         bnx2x_set_power_state(bp, PCI_D0);
9679
9680         other_load_counter = bnx2x_get_load_cnt(bp, other_engine);
9681         load_counter = bnx2x_get_load_cnt(bp, BP_PATH(bp));
9682
9683         /*
9684          * If parity had happen during the unload, then attentions
9685          * and/or RECOVERY_IN_PROGRES may still be set. In this case we
9686          * want the first function loaded on the current engine to
9687          * complete the recovery.
9688          */
9689         if (!bnx2x_reset_is_done(bp, BP_PATH(bp)) ||
9690             bnx2x_chk_parity_attn(bp, &global, true))
9691                 do {
9692                         /*
9693                          * If there are attentions and they are in a global
9694                          * blocks, set the GLOBAL_RESET bit regardless whether
9695                          * it will be this function that will complete the
9696                          * recovery or not.
9697                          */
9698                         if (global)
9699                                 bnx2x_set_reset_global(bp);
9700
9701                         /*
9702                          * Only the first function on the current engine should
9703                          * try to recover in open. In case of attentions in
9704                          * global blocks only the first in the chip should try
9705                          * to recover.
9706                          */
9707                         if ((!load_counter &&
9708                              (!global || !other_load_counter)) &&
9709                             bnx2x_trylock_leader_lock(bp) &&
9710                             !bnx2x_leader_reset(bp)) {
9711                                 netdev_info(bp->dev, "Recovered in open\n");
9712                                 break;
9713                         }
9714
9715                         /* recovery has failed... */
9716                         bnx2x_set_power_state(bp, PCI_D3hot);
9717                         bp->recovery_state = BNX2X_RECOVERY_FAILED;
9718
9719                         netdev_err(bp->dev, "Recovery flow hasn't been properly"
9720                         " completed yet. Try again later. If u still see this"
9721                         " message after a few retries then power cycle is"
9722                         " required.\n");
9723
9724                         return -EAGAIN;
9725                 } while (0);
9726
9727         bp->recovery_state = BNX2X_RECOVERY_DONE;
9728         return bnx2x_nic_load(bp, LOAD_OPEN);
9729 }
9730
9731 /* called with rtnl_lock */
9732 static int bnx2x_close(struct net_device *dev)
9733 {
9734         struct bnx2x *bp = netdev_priv(dev);
9735
9736         /* Unload the driver, release IRQs */
9737         bnx2x_nic_unload(bp, UNLOAD_CLOSE);
9738
9739         /* Power off */
9740         bnx2x_set_power_state(bp, PCI_D3hot);
9741
9742         return 0;
9743 }
9744
9745 static inline int bnx2x_init_mcast_macs_list(struct bnx2x *bp,
9746                                          struct bnx2x_mcast_ramrod_params *p)
9747 {
9748         int mc_count = netdev_mc_count(bp->dev);
9749         struct bnx2x_mcast_list_elem *mc_mac =
9750                 kzalloc(sizeof(*mc_mac) * mc_count, GFP_ATOMIC);
9751         struct netdev_hw_addr *ha;
9752
9753         if (!mc_mac)
9754                 return -ENOMEM;
9755
9756         INIT_LIST_HEAD(&p->mcast_list);
9757
9758         netdev_for_each_mc_addr(ha, bp->dev) {
9759                 mc_mac->mac = bnx2x_mc_addr(ha);
9760                 list_add_tail(&mc_mac->link, &p->mcast_list);
9761                 mc_mac++;
9762         }
9763
9764         p->mcast_list_len = mc_count;
9765
9766         return 0;
9767 }
9768
9769 static inline void bnx2x_free_mcast_macs_list(
9770         struct bnx2x_mcast_ramrod_params *p)
9771 {
9772         struct bnx2x_mcast_list_elem *mc_mac =
9773                 list_first_entry(&p->mcast_list, struct bnx2x_mcast_list_elem,
9774                                  link);
9775
9776         WARN_ON(!mc_mac);
9777         kfree(mc_mac);
9778 }
9779
9780 /**
9781  * bnx2x_set_uc_list - configure a new unicast MACs list.
9782  *
9783  * @bp: driver handle
9784  *
9785  * We will use zero (0) as a MAC type for these MACs.
9786  */
9787 static inline int bnx2x_set_uc_list(struct bnx2x *bp)
9788 {
9789         int rc;
9790         struct net_device *dev = bp->dev;
9791         struct netdev_hw_addr *ha;
9792         struct bnx2x_vlan_mac_obj *mac_obj = &bp->fp->mac_obj;
9793         unsigned long ramrod_flags = 0;
9794
9795         /* First schedule a cleanup up of old configuration */
9796         rc = bnx2x_del_all_macs(bp, mac_obj, BNX2X_UC_LIST_MAC, false);
9797         if (rc < 0) {
9798                 BNX2X_ERR("Failed to schedule DELETE operations: %d\n", rc);
9799                 return rc;
9800         }
9801
9802         netdev_for_each_uc_addr(ha, dev) {
9803                 rc = bnx2x_set_mac_one(bp, bnx2x_uc_addr(ha), mac_obj, true,
9804                                        BNX2X_UC_LIST_MAC, &ramrod_flags);
9805                 if (rc < 0) {
9806                         BNX2X_ERR("Failed to schedule ADD operations: %d\n",
9807                                   rc);
9808                         return rc;
9809                 }
9810         }
9811
9812         /* Execute the pending commands */
9813         __set_bit(RAMROD_CONT, &ramrod_flags);
9814         return bnx2x_set_mac_one(bp, NULL, mac_obj, false /* don't care */,
9815                                  BNX2X_UC_LIST_MAC, &ramrod_flags);
9816 }
9817
9818 static inline int bnx2x_set_mc_list(struct bnx2x *bp)
9819 {
9820         struct net_device *dev = bp->dev;
9821         struct bnx2x_mcast_ramrod_params rparam = {0};
9822         int rc = 0;
9823
9824         rparam.mcast_obj = &bp->mcast_obj;
9825
9826         /* first, clear all configured multicast MACs */
9827         rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_DEL);
9828         if (rc < 0) {
9829                 BNX2X_ERR("Failed to clear multicast "
9830                           "configuration: %d\n", rc);
9831                 return rc;
9832         }
9833
9834         /* then, configure a new MACs list */
9835         if (netdev_mc_count(dev)) {
9836                 rc = bnx2x_init_mcast_macs_list(bp, &rparam);
9837                 if (rc) {
9838                         BNX2X_ERR("Failed to create multicast MACs "
9839                                   "list: %d\n", rc);
9840                         return rc;
9841                 }
9842
9843                 /* Now add the new MACs */
9844                 rc = bnx2x_config_mcast(bp, &rparam,
9845                                         BNX2X_MCAST_CMD_ADD);
9846                 if (rc < 0)
9847                         BNX2X_ERR("Failed to set a new multicast "
9848                                   "configuration: %d\n", rc);
9849
9850                 bnx2x_free_mcast_macs_list(&rparam);
9851         }
9852
9853         return rc;
9854 }
9855
9856
9857 /* If bp->state is OPEN, should be called with netif_addr_lock_bh() */
9858 void bnx2x_set_rx_mode(struct net_device *dev)
9859 {
9860         struct bnx2x *bp = netdev_priv(dev);
9861         u32 rx_mode = BNX2X_RX_MODE_NORMAL;
9862
9863         if (bp->state != BNX2X_STATE_OPEN) {
9864                 DP(NETIF_MSG_IFUP, "state is %x, returning\n", bp->state);
9865                 return;
9866         }
9867
9868         DP(NETIF_MSG_IFUP, "dev->flags = %x\n", bp->dev->flags);
9869
9870         if (dev->flags & IFF_PROMISC)
9871                 rx_mode = BNX2X_RX_MODE_PROMISC;
9872         else if ((dev->flags & IFF_ALLMULTI) ||
9873                  ((netdev_mc_count(dev) > BNX2X_MAX_MULTICAST) &&
9874                   CHIP_IS_E1(bp)))
9875                 rx_mode = BNX2X_RX_MODE_ALLMULTI;
9876         else {
9877                 /* some multicasts */
9878                 if (bnx2x_set_mc_list(bp) < 0)
9879                         rx_mode = BNX2X_RX_MODE_ALLMULTI;
9880
9881                 if (bnx2x_set_uc_list(bp) < 0)
9882                         rx_mode = BNX2X_RX_MODE_PROMISC;
9883         }
9884
9885         bp->rx_mode = rx_mode;
9886
9887         /* Schedule the rx_mode command */
9888         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state)) {
9889                 set_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state);
9890                 return;
9891         }
9892
9893         bnx2x_set_storm_rx_mode(bp);
9894 }
9895
9896 /* called with rtnl_lock */
9897 static int bnx2x_mdio_read(struct net_device *netdev, int prtad,
9898                            int devad, u16 addr)
9899 {
9900         struct bnx2x *bp = netdev_priv(netdev);
9901         u16 value;
9902         int rc;
9903
9904         DP(NETIF_MSG_LINK, "mdio_read: prtad 0x%x, devad 0x%x, addr 0x%x\n",
9905            prtad, devad, addr);
9906
9907         /* The HW expects different devad if CL22 is used */
9908         devad = (devad == MDIO_DEVAD_NONE) ? DEFAULT_PHY_DEV_ADDR : devad;
9909
9910         bnx2x_acquire_phy_lock(bp);
9911         rc = bnx2x_phy_read(&bp->link_params, prtad, devad, addr, &value);
9912         bnx2x_release_phy_lock(bp);
9913         DP(NETIF_MSG_LINK, "mdio_read_val 0x%x rc = 0x%x\n", value, rc);
9914
9915         if (!rc)
9916                 rc = value;
9917         return rc;
9918 }
9919
9920 /* called with rtnl_lock */
9921 static int bnx2x_mdio_write(struct net_device *netdev, int prtad, int devad,
9922                             u16 addr, u16 value)
9923 {
9924         struct bnx2x *bp = netdev_priv(netdev);
9925         int rc;
9926
9927         DP(NETIF_MSG_LINK, "mdio_write: prtad 0x%x, devad 0x%x, addr 0x%x,"
9928                            " value 0x%x\n", prtad, devad, addr, value);
9929
9930         /* The HW expects different devad if CL22 is used */
9931         devad = (devad == MDIO_DEVAD_NONE) ? DEFAULT_PHY_DEV_ADDR : devad;
9932
9933         bnx2x_acquire_phy_lock(bp);
9934         rc = bnx2x_phy_write(&bp->link_params, prtad, devad, addr, value);
9935         bnx2x_release_phy_lock(bp);
9936         return rc;
9937 }
9938
9939 /* called with rtnl_lock */
9940 static int bnx2x_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
9941 {
9942         struct bnx2x *bp = netdev_priv(dev);
9943         struct mii_ioctl_data *mdio = if_mii(ifr);
9944
9945         DP(NETIF_MSG_LINK, "ioctl: phy id 0x%x, reg 0x%x, val_in 0x%x\n",
9946            mdio->phy_id, mdio->reg_num, mdio->val_in);
9947
9948         if (!netif_running(dev))
9949                 return -EAGAIN;
9950
9951         return mdio_mii_ioctl(&bp->mdio, mdio, cmd);
9952 }
9953
9954 #ifdef CONFIG_NET_POLL_CONTROLLER
9955 static void poll_bnx2x(struct net_device *dev)
9956 {
9957         struct bnx2x *bp = netdev_priv(dev);
9958
9959         disable_irq(bp->pdev->irq);
9960         bnx2x_interrupt(bp->pdev->irq, dev);
9961         enable_irq(bp->pdev->irq);
9962 }
9963 #endif
9964
9965 static const struct net_device_ops bnx2x_netdev_ops = {
9966         .ndo_open               = bnx2x_open,
9967         .ndo_stop               = bnx2x_close,
9968         .ndo_start_xmit         = bnx2x_start_xmit,
9969         .ndo_select_queue       = bnx2x_select_queue,
9970         .ndo_set_rx_mode        = bnx2x_set_rx_mode,
9971         .ndo_set_mac_address    = bnx2x_change_mac_addr,
9972         .ndo_validate_addr      = eth_validate_addr,
9973         .ndo_do_ioctl           = bnx2x_ioctl,
9974         .ndo_change_mtu         = bnx2x_change_mtu,
9975         .ndo_fix_features       = bnx2x_fix_features,
9976         .ndo_set_features       = bnx2x_set_features,
9977         .ndo_tx_timeout         = bnx2x_tx_timeout,
9978 #ifdef CONFIG_NET_POLL_CONTROLLER
9979         .ndo_poll_controller    = poll_bnx2x,
9980 #endif
9981         .ndo_setup_tc           = bnx2x_setup_tc,
9982
9983 };
9984
9985 static inline int bnx2x_set_coherency_mask(struct bnx2x *bp)
9986 {
9987         struct device *dev = &bp->pdev->dev;
9988
9989         if (dma_set_mask(dev, DMA_BIT_MASK(64)) == 0) {
9990                 bp->flags |= USING_DAC_FLAG;
9991                 if (dma_set_coherent_mask(dev, DMA_BIT_MASK(64)) != 0) {
9992                         dev_err(dev, "dma_set_coherent_mask failed, "
9993                                      "aborting\n");
9994                         return -EIO;
9995                 }
9996         } else if (dma_set_mask(dev, DMA_BIT_MASK(32)) != 0) {
9997                 dev_err(dev, "System does not support DMA, aborting\n");
9998                 return -EIO;
9999         }
10000
10001         return 0;
10002 }
10003
10004 static int __devinit bnx2x_init_dev(struct pci_dev *pdev,
10005                                     struct net_device *dev,
10006                                     unsigned long board_type)
10007 {
10008         struct bnx2x *bp;
10009         int rc;
10010
10011         SET_NETDEV_DEV(dev, &pdev->dev);
10012         bp = netdev_priv(dev);
10013
10014         bp->dev = dev;
10015         bp->pdev = pdev;
10016         bp->flags = 0;
10017         bp->pf_num = PCI_FUNC(pdev->devfn);
10018
10019         rc = pci_enable_device(pdev);
10020         if (rc) {
10021                 dev_err(&bp->pdev->dev,
10022                         "Cannot enable PCI device, aborting\n");
10023                 goto err_out;
10024         }
10025
10026         if (!(pci_resource_flags(pdev, 0) & IORESOURCE_MEM)) {
10027                 dev_err(&bp->pdev->dev,
10028                         "Cannot find PCI device base address, aborting\n");
10029                 rc = -ENODEV;
10030                 goto err_out_disable;
10031         }
10032
10033         if (!(pci_resource_flags(pdev, 2) & IORESOURCE_MEM)) {
10034                 dev_err(&bp->pdev->dev, "Cannot find second PCI device"
10035                        " base address, aborting\n");
10036                 rc = -ENODEV;
10037                 goto err_out_disable;
10038         }
10039
10040         if (atomic_read(&pdev->enable_cnt) == 1) {
10041                 rc = pci_request_regions(pdev, DRV_MODULE_NAME);
10042                 if (rc) {
10043                         dev_err(&bp->pdev->dev,
10044                                 "Cannot obtain PCI resources, aborting\n");
10045                         goto err_out_disable;
10046                 }
10047
10048                 pci_set_master(pdev);
10049                 pci_save_state(pdev);
10050         }
10051
10052         bp->pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
10053         if (bp->pm_cap == 0) {
10054                 dev_err(&bp->pdev->dev,
10055                         "Cannot find power management capability, aborting\n");
10056                 rc = -EIO;
10057                 goto err_out_release;
10058         }
10059
10060         if (!pci_is_pcie(pdev)) {
10061                 dev_err(&bp->pdev->dev, "Not PCI Express, aborting\n");
10062                 rc = -EIO;
10063                 goto err_out_release;
10064         }
10065
10066         rc = bnx2x_set_coherency_mask(bp);
10067         if (rc)
10068                 goto err_out_release;
10069
10070         dev->mem_start = pci_resource_start(pdev, 0);
10071         dev->base_addr = dev->mem_start;
10072         dev->mem_end = pci_resource_end(pdev, 0);
10073
10074         dev->irq = pdev->irq;
10075
10076         bp->regview = pci_ioremap_bar(pdev, 0);
10077         if (!bp->regview) {
10078                 dev_err(&bp->pdev->dev,
10079                         "Cannot map register space, aborting\n");
10080                 rc = -ENOMEM;
10081                 goto err_out_release;
10082         }
10083
10084         bnx2x_set_power_state(bp, PCI_D0);
10085
10086         /* clean indirect addresses */
10087         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
10088                                PCICFG_VENDOR_ID_OFFSET);
10089         REG_WR(bp, PXP2_REG_PGL_ADDR_88_F0 + BP_PORT(bp)*16, 0);
10090         REG_WR(bp, PXP2_REG_PGL_ADDR_8C_F0 + BP_PORT(bp)*16, 0);
10091         REG_WR(bp, PXP2_REG_PGL_ADDR_90_F0 + BP_PORT(bp)*16, 0);
10092         REG_WR(bp, PXP2_REG_PGL_ADDR_94_F0 + BP_PORT(bp)*16, 0);
10093
10094         /**
10095          * Enable internal target-read (in case we are probed after PF FLR).
10096          * Must be done prior to any BAR read access
10097          */
10098         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
10099
10100         /* Reset the load counter */
10101         bnx2x_clear_load_cnt(bp);
10102
10103         dev->watchdog_timeo = TX_TIMEOUT;
10104
10105         dev->netdev_ops = &bnx2x_netdev_ops;
10106         bnx2x_set_ethtool_ops(dev);
10107
10108         dev->hw_features = NETIF_F_SG | NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
10109                 NETIF_F_TSO | NETIF_F_TSO_ECN | NETIF_F_TSO6 |
10110                 NETIF_F_RXCSUM | NETIF_F_LRO | NETIF_F_HW_VLAN_TX;
10111
10112         dev->vlan_features = NETIF_F_SG | NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
10113                 NETIF_F_TSO | NETIF_F_TSO_ECN | NETIF_F_TSO6 | NETIF_F_HIGHDMA;
10114
10115         dev->features |= dev->hw_features | NETIF_F_HW_VLAN_RX;
10116         if (bp->flags & USING_DAC_FLAG)
10117                 dev->features |= NETIF_F_HIGHDMA;
10118
10119         /* Add Loopback capability to the device */
10120         dev->hw_features |= NETIF_F_LOOPBACK;
10121
10122 #ifdef BCM_DCBNL
10123         dev->dcbnl_ops = &bnx2x_dcbnl_ops;
10124 #endif
10125
10126         /* get_port_hwinfo() will set prtad and mmds properly */
10127         bp->mdio.prtad = MDIO_PRTAD_NONE;
10128         bp->mdio.mmds = 0;
10129         bp->mdio.mode_support = MDIO_SUPPORTS_C45 | MDIO_EMULATE_C22;
10130         bp->mdio.dev = dev;
10131         bp->mdio.mdio_read = bnx2x_mdio_read;
10132         bp->mdio.mdio_write = bnx2x_mdio_write;
10133
10134         return 0;
10135
10136 err_out_release:
10137         if (atomic_read(&pdev->enable_cnt) == 1)
10138                 pci_release_regions(pdev);
10139
10140 err_out_disable:
10141         pci_disable_device(pdev);
10142         pci_set_drvdata(pdev, NULL);
10143
10144 err_out:
10145         return rc;
10146 }
10147
10148 static void __devinit bnx2x_get_pcie_width_speed(struct bnx2x *bp,
10149                                                  int *width, int *speed)
10150 {
10151         u32 val = REG_RD(bp, PCICFG_OFFSET + PCICFG_LINK_CONTROL);
10152
10153         *width = (val & PCICFG_LINK_WIDTH) >> PCICFG_LINK_WIDTH_SHIFT;
10154
10155         /* return value of 1=2.5GHz 2=5GHz */
10156         *speed = (val & PCICFG_LINK_SPEED) >> PCICFG_LINK_SPEED_SHIFT;
10157 }
10158
10159 static int bnx2x_check_firmware(struct bnx2x *bp)
10160 {
10161         const struct firmware *firmware = bp->firmware;
10162         struct bnx2x_fw_file_hdr *fw_hdr;
10163         struct bnx2x_fw_file_section *sections;
10164         u32 offset, len, num_ops;
10165         u16 *ops_offsets;
10166         int i;
10167         const u8 *fw_ver;
10168
10169         if (firmware->size < sizeof(struct bnx2x_fw_file_hdr))
10170                 return -EINVAL;
10171
10172         fw_hdr = (struct bnx2x_fw_file_hdr *)firmware->data;
10173         sections = (struct bnx2x_fw_file_section *)fw_hdr;
10174
10175         /* Make sure none of the offsets and sizes make us read beyond
10176          * the end of the firmware data */
10177         for (i = 0; i < sizeof(*fw_hdr) / sizeof(*sections); i++) {
10178                 offset = be32_to_cpu(sections[i].offset);
10179                 len = be32_to_cpu(sections[i].len);
10180                 if (offset + len > firmware->size) {
10181                         dev_err(&bp->pdev->dev,
10182                                 "Section %d length is out of bounds\n", i);
10183                         return -EINVAL;
10184                 }
10185         }
10186
10187         /* Likewise for the init_ops offsets */
10188         offset = be32_to_cpu(fw_hdr->init_ops_offsets.offset);
10189         ops_offsets = (u16 *)(firmware->data + offset);
10190         num_ops = be32_to_cpu(fw_hdr->init_ops.len) / sizeof(struct raw_op);
10191
10192         for (i = 0; i < be32_to_cpu(fw_hdr->init_ops_offsets.len) / 2; i++) {
10193                 if (be16_to_cpu(ops_offsets[i]) > num_ops) {
10194                         dev_err(&bp->pdev->dev,
10195                                 "Section offset %d is out of bounds\n", i);
10196                         return -EINVAL;
10197                 }
10198         }
10199
10200         /* Check FW version */
10201         offset = be32_to_cpu(fw_hdr->fw_version.offset);
10202         fw_ver = firmware->data + offset;
10203         if ((fw_ver[0] != BCM_5710_FW_MAJOR_VERSION) ||
10204             (fw_ver[1] != BCM_5710_FW_MINOR_VERSION) ||
10205             (fw_ver[2] != BCM_5710_FW_REVISION_VERSION) ||
10206             (fw_ver[3] != BCM_5710_FW_ENGINEERING_VERSION)) {
10207                 dev_err(&bp->pdev->dev,
10208                         "Bad FW version:%d.%d.%d.%d. Should be %d.%d.%d.%d\n",
10209                        fw_ver[0], fw_ver[1], fw_ver[2],
10210                        fw_ver[3], BCM_5710_FW_MAJOR_VERSION,
10211                        BCM_5710_FW_MINOR_VERSION,
10212                        BCM_5710_FW_REVISION_VERSION,
10213                        BCM_5710_FW_ENGINEERING_VERSION);
10214                 return -EINVAL;
10215         }
10216
10217         return 0;
10218 }
10219
10220 static inline void be32_to_cpu_n(const u8 *_source, u8 *_target, u32 n)
10221 {
10222         const __be32 *source = (const __be32 *)_source;
10223         u32 *target = (u32 *)_target;
10224         u32 i;
10225
10226         for (i = 0; i < n/4; i++)
10227                 target[i] = be32_to_cpu(source[i]);
10228 }
10229
10230 /*
10231    Ops array is stored in the following format:
10232    {op(8bit), offset(24bit, big endian), data(32bit, big endian)}
10233  */
10234 static inline void bnx2x_prep_ops(const u8 *_source, u8 *_target, u32 n)
10235 {
10236         const __be32 *source = (const __be32 *)_source;
10237         struct raw_op *target = (struct raw_op *)_target;
10238         u32 i, j, tmp;
10239
10240         for (i = 0, j = 0; i < n/8; i++, j += 2) {
10241                 tmp = be32_to_cpu(source[j]);
10242                 target[i].op = (tmp >> 24) & 0xff;
10243                 target[i].offset = tmp & 0xffffff;
10244                 target[i].raw_data = be32_to_cpu(source[j + 1]);
10245         }
10246 }
10247
10248 /**
10249  * IRO array is stored in the following format:
10250  * {base(24bit), m1(16bit), m2(16bit), m3(16bit), size(16bit) }
10251  */
10252 static inline void bnx2x_prep_iro(const u8 *_source, u8 *_target, u32 n)
10253 {
10254         const __be32 *source = (const __be32 *)_source;
10255         struct iro *target = (struct iro *)_target;
10256         u32 i, j, tmp;
10257
10258         for (i = 0, j = 0; i < n/sizeof(struct iro); i++) {
10259                 target[i].base = be32_to_cpu(source[j]);
10260                 j++;
10261                 tmp = be32_to_cpu(source[j]);
10262                 target[i].m1 = (tmp >> 16) & 0xffff;
10263                 target[i].m2 = tmp & 0xffff;
10264                 j++;
10265                 tmp = be32_to_cpu(source[j]);
10266                 target[i].m3 = (tmp >> 16) & 0xffff;
10267                 target[i].size = tmp & 0xffff;
10268                 j++;
10269         }
10270 }
10271
10272 static inline void be16_to_cpu_n(const u8 *_source, u8 *_target, u32 n)
10273 {
10274         const __be16 *source = (const __be16 *)_source;
10275         u16 *target = (u16 *)_target;
10276         u32 i;
10277
10278         for (i = 0; i < n/2; i++)
10279                 target[i] = be16_to_cpu(source[i]);
10280 }
10281
10282 #define BNX2X_ALLOC_AND_SET(arr, lbl, func)                             \
10283 do {                                                                    \
10284         u32 len = be32_to_cpu(fw_hdr->arr.len);                         \
10285         bp->arr = kmalloc(len, GFP_KERNEL);                             \
10286         if (!bp->arr) {                                                 \
10287                 pr_err("Failed to allocate %d bytes for "#arr"\n", len); \
10288                 goto lbl;                                               \
10289         }                                                               \
10290         func(bp->firmware->data + be32_to_cpu(fw_hdr->arr.offset),      \
10291              (u8 *)bp->arr, len);                                       \
10292 } while (0)
10293
10294 int bnx2x_init_firmware(struct bnx2x *bp)
10295 {
10296         const char *fw_file_name;
10297         struct bnx2x_fw_file_hdr *fw_hdr;
10298         int rc;
10299
10300         if (CHIP_IS_E1(bp))
10301                 fw_file_name = FW_FILE_NAME_E1;
10302         else if (CHIP_IS_E1H(bp))
10303                 fw_file_name = FW_FILE_NAME_E1H;
10304         else if (!CHIP_IS_E1x(bp))
10305                 fw_file_name = FW_FILE_NAME_E2;
10306         else {
10307                 BNX2X_ERR("Unsupported chip revision\n");
10308                 return -EINVAL;
10309         }
10310
10311         BNX2X_DEV_INFO("Loading %s\n", fw_file_name);
10312
10313         rc = request_firmware(&bp->firmware, fw_file_name, &bp->pdev->dev);
10314         if (rc) {
10315                 BNX2X_ERR("Can't load firmware file %s\n", fw_file_name);
10316                 goto request_firmware_exit;
10317         }
10318
10319         rc = bnx2x_check_firmware(bp);
10320         if (rc) {
10321                 BNX2X_ERR("Corrupt firmware file %s\n", fw_file_name);
10322                 goto request_firmware_exit;
10323         }
10324
10325         fw_hdr = (struct bnx2x_fw_file_hdr *)bp->firmware->data;
10326
10327         /* Initialize the pointers to the init arrays */
10328         /* Blob */
10329         BNX2X_ALLOC_AND_SET(init_data, request_firmware_exit, be32_to_cpu_n);
10330
10331         /* Opcodes */
10332         BNX2X_ALLOC_AND_SET(init_ops, init_ops_alloc_err, bnx2x_prep_ops);
10333
10334         /* Offsets */
10335         BNX2X_ALLOC_AND_SET(init_ops_offsets, init_offsets_alloc_err,
10336                             be16_to_cpu_n);
10337
10338         /* STORMs firmware */
10339         INIT_TSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10340                         be32_to_cpu(fw_hdr->tsem_int_table_data.offset);
10341         INIT_TSEM_PRAM_DATA(bp)      = bp->firmware->data +
10342                         be32_to_cpu(fw_hdr->tsem_pram_data.offset);
10343         INIT_USEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10344                         be32_to_cpu(fw_hdr->usem_int_table_data.offset);
10345         INIT_USEM_PRAM_DATA(bp)      = bp->firmware->data +
10346                         be32_to_cpu(fw_hdr->usem_pram_data.offset);
10347         INIT_XSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10348                         be32_to_cpu(fw_hdr->xsem_int_table_data.offset);
10349         INIT_XSEM_PRAM_DATA(bp)      = bp->firmware->data +
10350                         be32_to_cpu(fw_hdr->xsem_pram_data.offset);
10351         INIT_CSEM_INT_TABLE_DATA(bp) = bp->firmware->data +
10352                         be32_to_cpu(fw_hdr->csem_int_table_data.offset);
10353         INIT_CSEM_PRAM_DATA(bp)      = bp->firmware->data +
10354                         be32_to_cpu(fw_hdr->csem_pram_data.offset);
10355         /* IRO */
10356         BNX2X_ALLOC_AND_SET(iro_arr, iro_alloc_err, bnx2x_prep_iro);
10357
10358         return 0;
10359
10360 iro_alloc_err:
10361         kfree(bp->init_ops_offsets);
10362 init_offsets_alloc_err:
10363         kfree(bp->init_ops);
10364 init_ops_alloc_err:
10365         kfree(bp->init_data);
10366 request_firmware_exit:
10367         release_firmware(bp->firmware);
10368
10369         return rc;
10370 }
10371
10372 static void bnx2x_release_firmware(struct bnx2x *bp)
10373 {
10374         kfree(bp->init_ops_offsets);
10375         kfree(bp->init_ops);
10376         kfree(bp->init_data);
10377         release_firmware(bp->firmware);
10378 }
10379
10380
10381 static struct bnx2x_func_sp_drv_ops bnx2x_func_sp_drv = {
10382         .init_hw_cmn_chip = bnx2x_init_hw_common_chip,
10383         .init_hw_cmn      = bnx2x_init_hw_common,
10384         .init_hw_port     = bnx2x_init_hw_port,
10385         .init_hw_func     = bnx2x_init_hw_func,
10386
10387         .reset_hw_cmn     = bnx2x_reset_common,
10388         .reset_hw_port    = bnx2x_reset_port,
10389         .reset_hw_func    = bnx2x_reset_func,
10390
10391         .gunzip_init      = bnx2x_gunzip_init,
10392         .gunzip_end       = bnx2x_gunzip_end,
10393
10394         .init_fw          = bnx2x_init_firmware,
10395         .release_fw       = bnx2x_release_firmware,
10396 };
10397
10398 void bnx2x__init_func_obj(struct bnx2x *bp)
10399 {
10400         /* Prepare DMAE related driver resources */
10401         bnx2x_setup_dmae(bp);
10402
10403         bnx2x_init_func_obj(bp, &bp->func_obj,
10404                             bnx2x_sp(bp, func_rdata),
10405                             bnx2x_sp_mapping(bp, func_rdata),
10406                             &bnx2x_func_sp_drv);
10407 }
10408
10409 /* must be called after sriov-enable */
10410 static inline int bnx2x_set_qm_cid_count(struct bnx2x *bp)
10411 {
10412         int cid_count = BNX2X_L2_CID_COUNT(bp);
10413
10414 #ifdef BCM_CNIC
10415         cid_count += CNIC_CID_MAX;
10416 #endif
10417         return roundup(cid_count, QM_CID_ROUND);
10418 }
10419
10420 /**
10421  * bnx2x_get_num_none_def_sbs - return the number of none default SBs
10422  *
10423  * @dev:        pci device
10424  *
10425  */
10426 static inline int bnx2x_get_num_non_def_sbs(struct pci_dev *pdev)
10427 {
10428         int pos;
10429         u16 control;
10430
10431         pos = pci_find_capability(pdev, PCI_CAP_ID_MSIX);
10432
10433         /*
10434          * If MSI-X is not supported - return number of SBs needed to support
10435          * one fast path queue: one FP queue + SB for CNIC
10436          */
10437         if (!pos)
10438                 return 1 + CNIC_PRESENT;
10439
10440         /*
10441          * The value in the PCI configuration space is the index of the last
10442          * entry, namely one less than the actual size of the table, which is
10443          * exactly what we want to return from this function: number of all SBs
10444          * without the default SB.
10445          */
10446         pci_read_config_word(pdev, pos  + PCI_MSI_FLAGS, &control);
10447         return control & PCI_MSIX_FLAGS_QSIZE;
10448 }
10449
10450 static int __devinit bnx2x_init_one(struct pci_dev *pdev,
10451                                     const struct pci_device_id *ent)
10452 {
10453         struct net_device *dev = NULL;
10454         struct bnx2x *bp;
10455         int pcie_width, pcie_speed;
10456         int rc, max_non_def_sbs;
10457         int rx_count, tx_count, rss_count;
10458         /*
10459          * An estimated maximum supported CoS number according to the chip
10460          * version.
10461          * We will try to roughly estimate the maximum number of CoSes this chip
10462          * may support in order to minimize the memory allocated for Tx
10463          * netdev_queue's. This number will be accurately calculated during the
10464          * initialization of bp->max_cos based on the chip versions AND chip
10465          * revision in the bnx2x_init_bp().
10466          */
10467         u8 max_cos_est = 0;
10468
10469         switch (ent->driver_data) {
10470         case BCM57710:
10471         case BCM57711:
10472         case BCM57711E:
10473                 max_cos_est = BNX2X_MULTI_TX_COS_E1X;
10474                 break;
10475
10476         case BCM57712:
10477         case BCM57712_MF:
10478                 max_cos_est = BNX2X_MULTI_TX_COS_E2_E3A0;
10479                 break;
10480
10481         case BCM57800:
10482         case BCM57800_MF:
10483         case BCM57810:
10484         case BCM57810_MF:
10485         case BCM57840:
10486         case BCM57840_MF:
10487                 max_cos_est = BNX2X_MULTI_TX_COS_E3B0;
10488                 break;
10489
10490         default:
10491                 pr_err("Unknown board_type (%ld), aborting\n",
10492                            ent->driver_data);
10493                 return -ENODEV;
10494         }
10495
10496         max_non_def_sbs = bnx2x_get_num_non_def_sbs(pdev);
10497
10498         /* !!! FIXME !!!
10499          * Do not allow the maximum SB count to grow above 16
10500          * since Special CIDs starts from 16*BNX2X_MULTI_TX_COS=48.
10501          * We will use the FP_SB_MAX_E1x macro for this matter.
10502          */
10503         max_non_def_sbs = min_t(int, FP_SB_MAX_E1x, max_non_def_sbs);
10504
10505         WARN_ON(!max_non_def_sbs);
10506
10507         /* Maximum number of RSS queues: one IGU SB goes to CNIC */
10508         rss_count = max_non_def_sbs - CNIC_PRESENT;
10509
10510         /* Maximum number of netdev Rx queues: RSS + FCoE L2 */
10511         rx_count = rss_count + FCOE_PRESENT;
10512
10513         /*
10514          * Maximum number of netdev Tx queues:
10515          *      Maximum TSS queues * Maximum supported number of CoS  + FCoE L2
10516          */
10517         tx_count = MAX_TXQS_PER_COS * max_cos_est + FCOE_PRESENT;
10518
10519         /* dev zeroed in init_etherdev */
10520         dev = alloc_etherdev_mqs(sizeof(*bp), tx_count, rx_count);
10521         if (!dev) {
10522                 dev_err(&pdev->dev, "Cannot allocate net device\n");
10523                 return -ENOMEM;
10524         }
10525
10526         bp = netdev_priv(dev);
10527
10528         DP(NETIF_MSG_DRV, "Allocated netdev with %d tx and %d rx queues\n",
10529                           tx_count, rx_count);
10530
10531         bp->igu_sb_cnt = max_non_def_sbs;
10532         bp->msg_enable = debug;
10533         pci_set_drvdata(pdev, dev);
10534
10535         rc = bnx2x_init_dev(pdev, dev, ent->driver_data);
10536         if (rc < 0) {
10537                 free_netdev(dev);
10538                 return rc;
10539         }
10540
10541         DP(NETIF_MSG_DRV, "max_non_def_sbs %d", max_non_def_sbs);
10542
10543         rc = bnx2x_init_bp(bp);
10544         if (rc)
10545                 goto init_one_exit;
10546
10547         /*
10548          * Map doorbels here as we need the real value of bp->max_cos which
10549          * is initialized in bnx2x_init_bp().
10550          */
10551         bp->doorbells = ioremap_nocache(pci_resource_start(pdev, 2),
10552                                         min_t(u64, BNX2X_DB_SIZE(bp),
10553                                               pci_resource_len(pdev, 2)));
10554         if (!bp->doorbells) {
10555                 dev_err(&bp->pdev->dev,
10556                         "Cannot map doorbell space, aborting\n");
10557                 rc = -ENOMEM;
10558                 goto init_one_exit;
10559         }
10560
10561         /* calc qm_cid_count */
10562         bp->qm_cid_count = bnx2x_set_qm_cid_count(bp);
10563
10564 #ifdef BCM_CNIC
10565         /* disable FCOE L2 queue for E1x*/
10566         if (CHIP_IS_E1x(bp))
10567                 bp->flags |= NO_FCOE_FLAG;
10568
10569 #endif
10570
10571         /* Configure interrupt mode: try to enable MSI-X/MSI if
10572          * needed, set bp->num_queues appropriately.
10573          */
10574         bnx2x_set_int_mode(bp);
10575
10576         /* Add all NAPI objects */
10577         bnx2x_add_all_napi(bp);
10578
10579         rc = register_netdev(dev);
10580         if (rc) {
10581                 dev_err(&pdev->dev, "Cannot register net device\n");
10582                 goto init_one_exit;
10583         }
10584
10585 #ifdef BCM_CNIC
10586         if (!NO_FCOE(bp)) {
10587                 /* Add storage MAC address */
10588                 rtnl_lock();
10589                 dev_addr_add(bp->dev, bp->fip_mac, NETDEV_HW_ADDR_T_SAN);
10590                 rtnl_unlock();
10591         }
10592 #endif
10593
10594         bnx2x_get_pcie_width_speed(bp, &pcie_width, &pcie_speed);
10595
10596         netdev_info(dev, "%s (%c%d) PCI-E x%d %s found at mem %lx,"
10597                " IRQ %d, ", board_info[ent->driver_data].name,
10598                (CHIP_REV(bp) >> 12) + 'A', (CHIP_METAL(bp) >> 4),
10599                pcie_width,
10600                ((!CHIP_IS_E2(bp) && pcie_speed == 2) ||
10601                  (CHIP_IS_E2(bp) && pcie_speed == 1)) ?
10602                                                 "5GHz (Gen2)" : "2.5GHz",
10603                dev->base_addr, bp->pdev->irq);
10604         pr_cont("node addr %pM\n", dev->dev_addr);
10605
10606         return 0;
10607
10608 init_one_exit:
10609         if (bp->regview)
10610                 iounmap(bp->regview);
10611
10612         if (bp->doorbells)
10613                 iounmap(bp->doorbells);
10614
10615         free_netdev(dev);
10616
10617         if (atomic_read(&pdev->enable_cnt) == 1)
10618                 pci_release_regions(pdev);
10619
10620         pci_disable_device(pdev);
10621         pci_set_drvdata(pdev, NULL);
10622
10623         return rc;
10624 }
10625
10626 static void __devexit bnx2x_remove_one(struct pci_dev *pdev)
10627 {
10628         struct net_device *dev = pci_get_drvdata(pdev);
10629         struct bnx2x *bp;
10630
10631         if (!dev) {
10632                 dev_err(&pdev->dev, "BAD net device from bnx2x_init_one\n");
10633                 return;
10634         }
10635         bp = netdev_priv(dev);
10636
10637 #ifdef BCM_CNIC
10638         /* Delete storage MAC address */
10639         if (!NO_FCOE(bp)) {
10640                 rtnl_lock();
10641                 dev_addr_del(bp->dev, bp->fip_mac, NETDEV_HW_ADDR_T_SAN);
10642                 rtnl_unlock();
10643         }
10644 #endif
10645
10646 #ifdef BCM_DCBNL
10647         /* Delete app tlvs from dcbnl */
10648         bnx2x_dcbnl_update_applist(bp, true);
10649 #endif
10650
10651         unregister_netdev(dev);
10652
10653         /* Delete all NAPI objects */
10654         bnx2x_del_all_napi(bp);
10655
10656         /* Power on: we can't let PCI layer write to us while we are in D3 */
10657         bnx2x_set_power_state(bp, PCI_D0);
10658
10659         /* Disable MSI/MSI-X */
10660         bnx2x_disable_msi(bp);
10661
10662         /* Power off */
10663         bnx2x_set_power_state(bp, PCI_D3hot);
10664
10665         /* Make sure RESET task is not scheduled before continuing */
10666         cancel_delayed_work_sync(&bp->sp_rtnl_task);
10667
10668         if (bp->regview)
10669                 iounmap(bp->regview);
10670
10671         if (bp->doorbells)
10672                 iounmap(bp->doorbells);
10673
10674         bnx2x_free_mem_bp(bp);
10675
10676         free_netdev(dev);
10677
10678         if (atomic_read(&pdev->enable_cnt) == 1)
10679                 pci_release_regions(pdev);
10680
10681         pci_disable_device(pdev);
10682         pci_set_drvdata(pdev, NULL);
10683 }
10684
10685 static int bnx2x_eeh_nic_unload(struct bnx2x *bp)
10686 {
10687         int i;
10688
10689         bp->state = BNX2X_STATE_ERROR;
10690
10691         bp->rx_mode = BNX2X_RX_MODE_NONE;
10692
10693 #ifdef BCM_CNIC
10694         bnx2x_cnic_notify(bp, CNIC_CTL_STOP_CMD);
10695 #endif
10696         /* Stop Tx */
10697         bnx2x_tx_disable(bp);
10698
10699         bnx2x_netif_stop(bp, 0);
10700
10701         del_timer_sync(&bp->timer);
10702
10703         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
10704
10705         /* Release IRQs */
10706         bnx2x_free_irq(bp);
10707
10708         /* Free SKBs, SGEs, TPA pool and driver internals */
10709         bnx2x_free_skbs(bp);
10710
10711         for_each_rx_queue(bp, i)
10712                 bnx2x_free_rx_sge_range(bp, bp->fp + i, NUM_RX_SGE);
10713
10714         bnx2x_free_mem(bp);
10715
10716         bp->state = BNX2X_STATE_CLOSED;
10717
10718         netif_carrier_off(bp->dev);
10719
10720         return 0;
10721 }
10722
10723 static void bnx2x_eeh_recover(struct bnx2x *bp)
10724 {
10725         u32 val;
10726
10727         mutex_init(&bp->port.phy_mutex);
10728
10729         bp->common.shmem_base = REG_RD(bp, MISC_REG_SHARED_MEM_ADDR);
10730         bp->link_params.shmem_base = bp->common.shmem_base;
10731         BNX2X_DEV_INFO("shmem offset is 0x%x\n", bp->common.shmem_base);
10732
10733         if (!bp->common.shmem_base ||
10734             (bp->common.shmem_base < 0xA0000) ||
10735             (bp->common.shmem_base >= 0xC0000)) {
10736                 BNX2X_DEV_INFO("MCP not active\n");
10737                 bp->flags |= NO_MCP_FLAG;
10738                 return;
10739         }
10740
10741         val = SHMEM_RD(bp, validity_map[BP_PORT(bp)]);
10742         if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB))
10743                 != (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB))
10744                 BNX2X_ERR("BAD MCP validity signature\n");
10745
10746         if (!BP_NOMCP(bp)) {
10747                 bp->fw_seq =
10748                     (SHMEM_RD(bp, func_mb[BP_FW_MB_IDX(bp)].drv_mb_header) &
10749                     DRV_MSG_SEQ_NUMBER_MASK);
10750                 BNX2X_DEV_INFO("fw_seq 0x%08x\n", bp->fw_seq);
10751         }
10752 }
10753
10754 /**
10755  * bnx2x_io_error_detected - called when PCI error is detected
10756  * @pdev: Pointer to PCI device
10757  * @state: The current pci connection state
10758  *
10759  * This function is called after a PCI bus error affecting
10760  * this device has been detected.
10761  */
10762 static pci_ers_result_t bnx2x_io_error_detected(struct pci_dev *pdev,
10763                                                 pci_channel_state_t state)
10764 {
10765         struct net_device *dev = pci_get_drvdata(pdev);
10766         struct bnx2x *bp = netdev_priv(dev);
10767
10768         rtnl_lock();
10769
10770         netif_device_detach(dev);
10771
10772         if (state == pci_channel_io_perm_failure) {
10773                 rtnl_unlock();
10774                 return PCI_ERS_RESULT_DISCONNECT;
10775         }
10776
10777         if (netif_running(dev))
10778                 bnx2x_eeh_nic_unload(bp);
10779
10780         pci_disable_device(pdev);
10781
10782         rtnl_unlock();
10783
10784         /* Request a slot reset */
10785         return PCI_ERS_RESULT_NEED_RESET;
10786 }
10787
10788 /**
10789  * bnx2x_io_slot_reset - called after the PCI bus has been reset
10790  * @pdev: Pointer to PCI device
10791  *
10792  * Restart the card from scratch, as if from a cold-boot.
10793  */
10794 static pci_ers_result_t bnx2x_io_slot_reset(struct pci_dev *pdev)
10795 {
10796         struct net_device *dev = pci_get_drvdata(pdev);
10797         struct bnx2x *bp = netdev_priv(dev);
10798
10799         rtnl_lock();
10800
10801         if (pci_enable_device(pdev)) {
10802                 dev_err(&pdev->dev,
10803                         "Cannot re-enable PCI device after reset\n");
10804                 rtnl_unlock();
10805                 return PCI_ERS_RESULT_DISCONNECT;
10806         }
10807
10808         pci_set_master(pdev);
10809         pci_restore_state(pdev);
10810
10811         if (netif_running(dev))
10812                 bnx2x_set_power_state(bp, PCI_D0);
10813
10814         rtnl_unlock();
10815
10816         return PCI_ERS_RESULT_RECOVERED;
10817 }
10818
10819 /**
10820  * bnx2x_io_resume - called when traffic can start flowing again
10821  * @pdev: Pointer to PCI device
10822  *
10823  * This callback is called when the error recovery driver tells us that
10824  * its OK to resume normal operation.
10825  */
10826 static void bnx2x_io_resume(struct pci_dev *pdev)
10827 {
10828         struct net_device *dev = pci_get_drvdata(pdev);
10829         struct bnx2x *bp = netdev_priv(dev);
10830
10831         if (bp->recovery_state != BNX2X_RECOVERY_DONE) {
10832                 netdev_err(bp->dev, "Handling parity error recovery. "
10833                                     "Try again later\n");
10834                 return;
10835         }
10836
10837         rtnl_lock();
10838
10839         bnx2x_eeh_recover(bp);
10840
10841         if (netif_running(dev))
10842                 bnx2x_nic_load(bp, LOAD_NORMAL);
10843
10844         netif_device_attach(dev);
10845
10846         rtnl_unlock();
10847 }
10848
10849 static struct pci_error_handlers bnx2x_err_handler = {
10850         .error_detected = bnx2x_io_error_detected,
10851         .slot_reset     = bnx2x_io_slot_reset,
10852         .resume         = bnx2x_io_resume,
10853 };
10854
10855 static struct pci_driver bnx2x_pci_driver = {
10856         .name        = DRV_MODULE_NAME,
10857         .id_table    = bnx2x_pci_tbl,
10858         .probe       = bnx2x_init_one,
10859         .remove      = __devexit_p(bnx2x_remove_one),
10860         .suspend     = bnx2x_suspend,
10861         .resume      = bnx2x_resume,
10862         .err_handler = &bnx2x_err_handler,
10863 };
10864
10865 static int __init bnx2x_init(void)
10866 {
10867         int ret;
10868
10869         pr_info("%s", version);
10870
10871         bnx2x_wq = create_singlethread_workqueue("bnx2x");
10872         if (bnx2x_wq == NULL) {
10873                 pr_err("Cannot create workqueue\n");
10874                 return -ENOMEM;
10875         }
10876
10877         ret = pci_register_driver(&bnx2x_pci_driver);
10878         if (ret) {
10879                 pr_err("Cannot register driver\n");
10880                 destroy_workqueue(bnx2x_wq);
10881         }
10882         return ret;
10883 }
10884
10885 static void __exit bnx2x_cleanup(void)
10886 {
10887         pci_unregister_driver(&bnx2x_pci_driver);
10888
10889         destroy_workqueue(bnx2x_wq);
10890 }
10891
10892 void bnx2x_notify_link_changed(struct bnx2x *bp)
10893 {
10894         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + BP_FUNC(bp)*sizeof(u32), 1);
10895 }
10896
10897 module_init(bnx2x_init);
10898 module_exit(bnx2x_cleanup);
10899
10900 #ifdef BCM_CNIC
10901 /**
10902  * bnx2x_set_iscsi_eth_mac_addr - set iSCSI MAC(s).
10903  *
10904  * @bp:         driver handle
10905  * @set:        set or clear the CAM entry
10906  *
10907  * This function will wait until the ramdord completion returns.
10908  * Return 0 if success, -ENODEV if ramrod doesn't return.
10909  */
10910 static inline int bnx2x_set_iscsi_eth_mac_addr(struct bnx2x *bp)
10911 {
10912         unsigned long ramrod_flags = 0;
10913
10914         __set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
10915         return bnx2x_set_mac_one(bp, bp->cnic_eth_dev.iscsi_mac,
10916                                  &bp->iscsi_l2_mac_obj, true,
10917                                  BNX2X_ISCSI_ETH_MAC, &ramrod_flags);
10918 }
10919
10920 /* count denotes the number of new completions we have seen */
10921 static void bnx2x_cnic_sp_post(struct bnx2x *bp, int count)
10922 {
10923         struct eth_spe *spe;
10924
10925 #ifdef BNX2X_STOP_ON_ERROR
10926         if (unlikely(bp->panic))
10927                 return;
10928 #endif
10929
10930         spin_lock_bh(&bp->spq_lock);
10931         BUG_ON(bp->cnic_spq_pending < count);
10932         bp->cnic_spq_pending -= count;
10933
10934
10935         for (; bp->cnic_kwq_pending; bp->cnic_kwq_pending--) {
10936                 u16 type =  (le16_to_cpu(bp->cnic_kwq_cons->hdr.type)
10937                                 & SPE_HDR_CONN_TYPE) >>
10938                                 SPE_HDR_CONN_TYPE_SHIFT;
10939                 u8 cmd = (le32_to_cpu(bp->cnic_kwq_cons->hdr.conn_and_cmd_data)
10940                                 >> SPE_HDR_CMD_ID_SHIFT) & 0xff;
10941
10942                 /* Set validation for iSCSI L2 client before sending SETUP
10943                  *  ramrod
10944                  */
10945                 if (type == ETH_CONNECTION_TYPE) {
10946                         if (cmd == RAMROD_CMD_ID_ETH_CLIENT_SETUP)
10947                                 bnx2x_set_ctx_validation(bp, &bp->context.
10948                                         vcxt[BNX2X_ISCSI_ETH_CID].eth,
10949                                         BNX2X_ISCSI_ETH_CID);
10950                 }
10951
10952                 /*
10953                  * There may be not more than 8 L2, not more than 8 L5 SPEs
10954                  * and in the air. We also check that number of outstanding
10955                  * COMMON ramrods is not more than the EQ and SPQ can
10956                  * accommodate.
10957                  */
10958                 if (type == ETH_CONNECTION_TYPE) {
10959                         if (!atomic_read(&bp->cq_spq_left))
10960                                 break;
10961                         else
10962                                 atomic_dec(&bp->cq_spq_left);
10963                 } else if (type == NONE_CONNECTION_TYPE) {
10964                         if (!atomic_read(&bp->eq_spq_left))
10965                                 break;
10966                         else
10967                                 atomic_dec(&bp->eq_spq_left);
10968                 } else if ((type == ISCSI_CONNECTION_TYPE) ||
10969                            (type == FCOE_CONNECTION_TYPE)) {
10970                         if (bp->cnic_spq_pending >=
10971                             bp->cnic_eth_dev.max_kwqe_pending)
10972                                 break;
10973                         else
10974                                 bp->cnic_spq_pending++;
10975                 } else {
10976                         BNX2X_ERR("Unknown SPE type: %d\n", type);
10977                         bnx2x_panic();
10978                         break;
10979                 }
10980
10981                 spe = bnx2x_sp_get_next(bp);
10982                 *spe = *bp->cnic_kwq_cons;
10983
10984                 DP(NETIF_MSG_TIMER, "pending on SPQ %d, on KWQ %d count %d\n",
10985                    bp->cnic_spq_pending, bp->cnic_kwq_pending, count);
10986
10987                 if (bp->cnic_kwq_cons == bp->cnic_kwq_last)
10988                         bp->cnic_kwq_cons = bp->cnic_kwq;
10989                 else
10990                         bp->cnic_kwq_cons++;
10991         }
10992         bnx2x_sp_prod_update(bp);
10993         spin_unlock_bh(&bp->spq_lock);
10994 }
10995
10996 static int bnx2x_cnic_sp_queue(struct net_device *dev,
10997                                struct kwqe_16 *kwqes[], u32 count)
10998 {
10999         struct bnx2x *bp = netdev_priv(dev);
11000         int i;
11001
11002 #ifdef BNX2X_STOP_ON_ERROR
11003         if (unlikely(bp->panic))
11004                 return -EIO;
11005 #endif
11006
11007         spin_lock_bh(&bp->spq_lock);
11008
11009         for (i = 0; i < count; i++) {
11010                 struct eth_spe *spe = (struct eth_spe *)kwqes[i];
11011
11012                 if (bp->cnic_kwq_pending == MAX_SP_DESC_CNT)
11013                         break;
11014
11015                 *bp->cnic_kwq_prod = *spe;
11016
11017                 bp->cnic_kwq_pending++;
11018
11019                 DP(NETIF_MSG_TIMER, "L5 SPQE %x %x %x:%x pos %d\n",
11020                    spe->hdr.conn_and_cmd_data, spe->hdr.type,
11021                    spe->data.update_data_addr.hi,
11022                    spe->data.update_data_addr.lo,
11023                    bp->cnic_kwq_pending);
11024
11025                 if (bp->cnic_kwq_prod == bp->cnic_kwq_last)
11026                         bp->cnic_kwq_prod = bp->cnic_kwq;
11027                 else
11028                         bp->cnic_kwq_prod++;
11029         }
11030
11031         spin_unlock_bh(&bp->spq_lock);
11032
11033         if (bp->cnic_spq_pending < bp->cnic_eth_dev.max_kwqe_pending)
11034                 bnx2x_cnic_sp_post(bp, 0);
11035
11036         return i;
11037 }
11038
11039 static int bnx2x_cnic_ctl_send(struct bnx2x *bp, struct cnic_ctl_info *ctl)
11040 {
11041         struct cnic_ops *c_ops;
11042         int rc = 0;
11043
11044         mutex_lock(&bp->cnic_mutex);
11045         c_ops = rcu_dereference_protected(bp->cnic_ops,
11046                                           lockdep_is_held(&bp->cnic_mutex));
11047         if (c_ops)
11048                 rc = c_ops->cnic_ctl(bp->cnic_data, ctl);
11049         mutex_unlock(&bp->cnic_mutex);
11050
11051         return rc;
11052 }
11053
11054 static int bnx2x_cnic_ctl_send_bh(struct bnx2x *bp, struct cnic_ctl_info *ctl)
11055 {
11056         struct cnic_ops *c_ops;
11057         int rc = 0;
11058
11059         rcu_read_lock();
11060         c_ops = rcu_dereference(bp->cnic_ops);
11061         if (c_ops)
11062                 rc = c_ops->cnic_ctl(bp->cnic_data, ctl);
11063         rcu_read_unlock();
11064
11065         return rc;
11066 }
11067
11068 /*
11069  * for commands that have no data
11070  */
11071 int bnx2x_cnic_notify(struct bnx2x *bp, int cmd)
11072 {
11073         struct cnic_ctl_info ctl = {0};
11074
11075         ctl.cmd = cmd;
11076
11077         return bnx2x_cnic_ctl_send(bp, &ctl);
11078 }
11079
11080 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err)
11081 {
11082         struct cnic_ctl_info ctl = {0};
11083
11084         /* first we tell CNIC and only then we count this as a completion */
11085         ctl.cmd = CNIC_CTL_COMPLETION_CMD;
11086         ctl.data.comp.cid = cid;
11087         ctl.data.comp.error = err;
11088
11089         bnx2x_cnic_ctl_send_bh(bp, &ctl);
11090         bnx2x_cnic_sp_post(bp, 0);
11091 }
11092
11093
11094 /* Called with netif_addr_lock_bh() taken.
11095  * Sets an rx_mode config for an iSCSI ETH client.
11096  * Doesn't block.
11097  * Completion should be checked outside.
11098  */
11099 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start)
11100 {
11101         unsigned long accept_flags = 0, ramrod_flags = 0;
11102         u8 cl_id = bnx2x_cnic_eth_cl_id(bp, BNX2X_ISCSI_ETH_CL_ID_IDX);
11103         int sched_state = BNX2X_FILTER_ISCSI_ETH_STOP_SCHED;
11104
11105         if (start) {
11106                 /* Start accepting on iSCSI L2 ring. Accept all multicasts
11107                  * because it's the only way for UIO Queue to accept
11108                  * multicasts (in non-promiscuous mode only one Queue per
11109                  * function will receive multicast packets (leading in our
11110                  * case).
11111                  */
11112                 __set_bit(BNX2X_ACCEPT_UNICAST, &accept_flags);
11113                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &accept_flags);
11114                 __set_bit(BNX2X_ACCEPT_BROADCAST, &accept_flags);
11115                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &accept_flags);
11116
11117                 /* Clear STOP_PENDING bit if START is requested */
11118                 clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED, &bp->sp_state);
11119
11120                 sched_state = BNX2X_FILTER_ISCSI_ETH_START_SCHED;
11121         } else
11122                 /* Clear START_PENDING bit if STOP is requested */
11123                 clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED, &bp->sp_state);
11124
11125         if (test_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state))
11126                 set_bit(sched_state, &bp->sp_state);
11127         else {
11128                 __set_bit(RAMROD_RX, &ramrod_flags);
11129                 bnx2x_set_q_rx_mode(bp, cl_id, 0, accept_flags, 0,
11130                                     ramrod_flags);
11131         }
11132 }
11133
11134
11135 static int bnx2x_drv_ctl(struct net_device *dev, struct drv_ctl_info *ctl)
11136 {
11137         struct bnx2x *bp = netdev_priv(dev);
11138         int rc = 0;
11139
11140         switch (ctl->cmd) {
11141         case DRV_CTL_CTXTBL_WR_CMD: {
11142                 u32 index = ctl->data.io.offset;
11143                 dma_addr_t addr = ctl->data.io.dma_addr;
11144
11145                 bnx2x_ilt_wr(bp, index, addr);
11146                 break;
11147         }
11148
11149         case DRV_CTL_RET_L5_SPQ_CREDIT_CMD: {
11150                 int count = ctl->data.credit.credit_count;
11151
11152                 bnx2x_cnic_sp_post(bp, count);
11153                 break;
11154         }
11155
11156         /* rtnl_lock is held.  */
11157         case DRV_CTL_START_L2_CMD: {
11158                 struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11159                 unsigned long sp_bits = 0;
11160
11161                 /* Configure the iSCSI classification object */
11162                 bnx2x_init_mac_obj(bp, &bp->iscsi_l2_mac_obj,
11163                                    cp->iscsi_l2_client_id,
11164                                    cp->iscsi_l2_cid, BP_FUNC(bp),
11165                                    bnx2x_sp(bp, mac_rdata),
11166                                    bnx2x_sp_mapping(bp, mac_rdata),
11167                                    BNX2X_FILTER_MAC_PENDING,
11168                                    &bp->sp_state, BNX2X_OBJ_TYPE_RX,
11169                                    &bp->macs_pool);
11170
11171                 /* Set iSCSI MAC address */
11172                 rc = bnx2x_set_iscsi_eth_mac_addr(bp);
11173                 if (rc)
11174                         break;
11175
11176                 mmiowb();
11177                 barrier();
11178
11179                 /* Start accepting on iSCSI L2 ring */
11180
11181                 netif_addr_lock_bh(dev);
11182                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
11183                 netif_addr_unlock_bh(dev);
11184
11185                 /* bits to wait on */
11186                 __set_bit(BNX2X_FILTER_RX_MODE_PENDING, &sp_bits);
11187                 __set_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED, &sp_bits);
11188
11189                 if (!bnx2x_wait_sp_comp(bp, sp_bits))
11190                         BNX2X_ERR("rx_mode completion timed out!\n");
11191
11192                 break;
11193         }
11194
11195         /* rtnl_lock is held.  */
11196         case DRV_CTL_STOP_L2_CMD: {
11197                 unsigned long sp_bits = 0;
11198
11199                 /* Stop accepting on iSCSI L2 ring */
11200                 netif_addr_lock_bh(dev);
11201                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
11202                 netif_addr_unlock_bh(dev);
11203
11204                 /* bits to wait on */
11205                 __set_bit(BNX2X_FILTER_RX_MODE_PENDING, &sp_bits);
11206                 __set_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED, &sp_bits);
11207
11208                 if (!bnx2x_wait_sp_comp(bp, sp_bits))
11209                         BNX2X_ERR("rx_mode completion timed out!\n");
11210
11211                 mmiowb();
11212                 barrier();
11213
11214                 /* Unset iSCSI L2 MAC */
11215                 rc = bnx2x_del_all_macs(bp, &bp->iscsi_l2_mac_obj,
11216                                         BNX2X_ISCSI_ETH_MAC, true);
11217                 break;
11218         }
11219         case DRV_CTL_RET_L2_SPQ_CREDIT_CMD: {
11220                 int count = ctl->data.credit.credit_count;
11221
11222                 smp_mb__before_atomic_inc();
11223                 atomic_add(count, &bp->cq_spq_left);
11224                 smp_mb__after_atomic_inc();
11225                 break;
11226         }
11227
11228         default:
11229                 BNX2X_ERR("unknown command %x\n", ctl->cmd);
11230                 rc = -EINVAL;
11231         }
11232
11233         return rc;
11234 }
11235
11236 void bnx2x_setup_cnic_irq_info(struct bnx2x *bp)
11237 {
11238         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11239
11240         if (bp->flags & USING_MSIX_FLAG) {
11241                 cp->drv_state |= CNIC_DRV_STATE_USING_MSIX;
11242                 cp->irq_arr[0].irq_flags |= CNIC_IRQ_FL_MSIX;
11243                 cp->irq_arr[0].vector = bp->msix_table[1].vector;
11244         } else {
11245                 cp->drv_state &= ~CNIC_DRV_STATE_USING_MSIX;
11246                 cp->irq_arr[0].irq_flags &= ~CNIC_IRQ_FL_MSIX;
11247         }
11248         if (!CHIP_IS_E1x(bp))
11249                 cp->irq_arr[0].status_blk = (void *)bp->cnic_sb.e2_sb;
11250         else
11251                 cp->irq_arr[0].status_blk = (void *)bp->cnic_sb.e1x_sb;
11252
11253         cp->irq_arr[0].status_blk_num =  bnx2x_cnic_fw_sb_id(bp);
11254         cp->irq_arr[0].status_blk_num2 = bnx2x_cnic_igu_sb_id(bp);
11255         cp->irq_arr[1].status_blk = bp->def_status_blk;
11256         cp->irq_arr[1].status_blk_num = DEF_SB_ID;
11257         cp->irq_arr[1].status_blk_num2 = DEF_SB_IGU_ID;
11258
11259         cp->num_irq = 2;
11260 }
11261
11262 static int bnx2x_register_cnic(struct net_device *dev, struct cnic_ops *ops,
11263                                void *data)
11264 {
11265         struct bnx2x *bp = netdev_priv(dev);
11266         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11267
11268         if (ops == NULL)
11269                 return -EINVAL;
11270
11271         bp->cnic_kwq = kzalloc(PAGE_SIZE, GFP_KERNEL);
11272         if (!bp->cnic_kwq)
11273                 return -ENOMEM;
11274
11275         bp->cnic_kwq_cons = bp->cnic_kwq;
11276         bp->cnic_kwq_prod = bp->cnic_kwq;
11277         bp->cnic_kwq_last = bp->cnic_kwq + MAX_SP_DESC_CNT;
11278
11279         bp->cnic_spq_pending = 0;
11280         bp->cnic_kwq_pending = 0;
11281
11282         bp->cnic_data = data;
11283
11284         cp->num_irq = 0;
11285         cp->drv_state |= CNIC_DRV_STATE_REGD;
11286         cp->iro_arr = bp->iro_arr;
11287
11288         bnx2x_setup_cnic_irq_info(bp);
11289
11290         rcu_assign_pointer(bp->cnic_ops, ops);
11291
11292         return 0;
11293 }
11294
11295 static int bnx2x_unregister_cnic(struct net_device *dev)
11296 {
11297         struct bnx2x *bp = netdev_priv(dev);
11298         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11299
11300         mutex_lock(&bp->cnic_mutex);
11301         cp->drv_state = 0;
11302         rcu_assign_pointer(bp->cnic_ops, NULL);
11303         mutex_unlock(&bp->cnic_mutex);
11304         synchronize_rcu();
11305         kfree(bp->cnic_kwq);
11306         bp->cnic_kwq = NULL;
11307
11308         return 0;
11309 }
11310
11311 struct cnic_eth_dev *bnx2x_cnic_probe(struct net_device *dev)
11312 {
11313         struct bnx2x *bp = netdev_priv(dev);
11314         struct cnic_eth_dev *cp = &bp->cnic_eth_dev;
11315
11316         /* If both iSCSI and FCoE are disabled - return NULL in
11317          * order to indicate CNIC that it should not try to work
11318          * with this device.
11319          */
11320         if (NO_ISCSI(bp) && NO_FCOE(bp))
11321                 return NULL;
11322
11323         cp->drv_owner = THIS_MODULE;
11324         cp->chip_id = CHIP_ID(bp);
11325         cp->pdev = bp->pdev;
11326         cp->io_base = bp->regview;
11327         cp->io_base2 = bp->doorbells;
11328         cp->max_kwqe_pending = 8;
11329         cp->ctx_blk_size = CDU_ILT_PAGE_SZ;
11330         cp->ctx_tbl_offset = FUNC_ILT_BASE(BP_FUNC(bp)) +
11331                              bnx2x_cid_ilt_lines(bp);
11332         cp->ctx_tbl_len = CNIC_ILT_LINES;
11333         cp->starting_cid = bnx2x_cid_ilt_lines(bp) * ILT_PAGE_CIDS;
11334         cp->drv_submit_kwqes_16 = bnx2x_cnic_sp_queue;
11335         cp->drv_ctl = bnx2x_drv_ctl;
11336         cp->drv_register_cnic = bnx2x_register_cnic;
11337         cp->drv_unregister_cnic = bnx2x_unregister_cnic;
11338         cp->fcoe_init_cid = BNX2X_FCOE_ETH_CID;
11339         cp->iscsi_l2_client_id =
11340                 bnx2x_cnic_eth_cl_id(bp, BNX2X_ISCSI_ETH_CL_ID_IDX);
11341         cp->iscsi_l2_cid = BNX2X_ISCSI_ETH_CID;
11342
11343         if (NO_ISCSI_OOO(bp))
11344                 cp->drv_state |= CNIC_DRV_STATE_NO_ISCSI_OOO;
11345
11346         if (NO_ISCSI(bp))
11347                 cp->drv_state |= CNIC_DRV_STATE_NO_ISCSI;
11348
11349         if (NO_FCOE(bp))
11350                 cp->drv_state |= CNIC_DRV_STATE_NO_FCOE;
11351
11352         DP(BNX2X_MSG_SP, "page_size %d, tbl_offset %d, tbl_lines %d, "
11353                          "starting cid %d\n",
11354            cp->ctx_blk_size,
11355            cp->ctx_tbl_offset,
11356            cp->ctx_tbl_len,
11357            cp->starting_cid);
11358         return cp;
11359 }
11360 EXPORT_SYMBOL(bnx2x_cnic_probe);
11361
11362 #endif /* BCM_CNIC */
11363