drivers/net/can/flexcan.c

   1 /*
   2  * flexcan.c - FLEXCAN CAN controller driver
   3  *
   4  * Copyright (c) 2005-2006 Varma Electronics Oy
   5  * Copyright (c) 2009 Sascha Hauer, Pengutronix
   6  * Copyright (c) 2010 Marc Kleine-Budde, Pengutronix
   7  *
   8  * Based on code originally by Andrey Volkov <avolkov@varma-el.com>
   9  *
  10  * LICENCE:
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation version 2.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  */
  21
  22 #include <linux/netdevice.h>
  23 #include <linux/can.h>
  24 #include <linux/can/dev.h>
  25 #include <linux/can/error.h>
  26 #include <linux/can/led.h>
  27 #include <linux/clk.h>
  28 #include <linux/delay.h>
  29 #include <linux/if_arp.h>
  30 #include <linux/if_ether.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/io.h>
  33 #include <linux/kernel.h>
  34 #include <linux/list.h>
  35 #include <linux/module.h>
  36 #include <linux/of.h>
  37 #include <linux/of_device.h>
  38 #include <linux/platform_device.h>
  39 #include <linux/regulator/consumer.h>
  40
  41 #define DRV_NAME                        "flexcan"
  42
  43 /* 8 for RX fifo and 2 error handling */
  44 #define FLEXCAN_NAPI_WEIGHT             (8 + 2)
  45
  46 /* FLEXCAN module configuration register (CANMCR) bits */
  47 #define FLEXCAN_MCR_MDIS                BIT(31)
  48 #define FLEXCAN_MCR_FRZ                 BIT(30)
  49 #define FLEXCAN_MCR_FEN                 BIT(29)
  50 #define FLEXCAN_MCR_HALT                BIT(28)
  51 #define FLEXCAN_MCR_NOT_RDY             BIT(27)
  52 #define FLEXCAN_MCR_WAK_MSK             BIT(26)
  53 #define FLEXCAN_MCR_SOFTRST             BIT(25)
  54 #define FLEXCAN_MCR_FRZ_ACK             BIT(24)
  55 #define FLEXCAN_MCR_SUPV                BIT(23)
  56 #define FLEXCAN_MCR_SLF_WAK             BIT(22)
  57 #define FLEXCAN_MCR_WRN_EN              BIT(21)
  58 #define FLEXCAN_MCR_LPM_ACK             BIT(20)
  59 #define FLEXCAN_MCR_WAK_SRC             BIT(19)
  60 #define FLEXCAN_MCR_DOZE                BIT(18)
  61 #define FLEXCAN_MCR_SRX_DIS             BIT(17)
  62 #define FLEXCAN_MCR_BCC                 BIT(16)
  63 #define FLEXCAN_MCR_LPRIO_EN            BIT(13)
  64 #define FLEXCAN_MCR_AEN                 BIT(12)
  65 #define FLEXCAN_MCR_MAXMB(x)            ((x) & 0x7f)
  66 #define FLEXCAN_MCR_IDAM_A              (0 << 8)
  67 #define FLEXCAN_MCR_IDAM_B              (1 << 8)
  68 #define FLEXCAN_MCR_IDAM_C              (2 << 8)
  69 #define FLEXCAN_MCR_IDAM_D              (3 << 8)
  70
  71 /* FLEXCAN control register (CANCTRL) bits */
  72 #define FLEXCAN_CTRL_PRESDIV(x)         (((x) & 0xff) << 24)
  73 #define FLEXCAN_CTRL_RJW(x)             (((x) & 0x03) << 22)
  74 #define FLEXCAN_CTRL_PSEG1(x)           (((x) & 0x07) << 19)
  75 #define FLEXCAN_CTRL_PSEG2(x)           (((x) & 0x07) << 16)
  76 #define FLEXCAN_CTRL_BOFF_MSK           BIT(15)
  77 #define FLEXCAN_CTRL_ERR_MSK            BIT(14)
  78 #define FLEXCAN_CTRL_CLK_SRC            BIT(13)
  79 #define FLEXCAN_CTRL_LPB                BIT(12)
  80 #define FLEXCAN_CTRL_TWRN_MSK           BIT(11)
  81 #define FLEXCAN_CTRL_RWRN_MSK           BIT(10)
  82 #define FLEXCAN_CTRL_SMP                BIT(7)
  83 #define FLEXCAN_CTRL_BOFF_REC           BIT(6)
  84 #define FLEXCAN_CTRL_TSYN               BIT(5)
  85 #define FLEXCAN_CTRL_LBUF               BIT(4)
  86 #define FLEXCAN_CTRL_LOM                BIT(3)
  87 #define FLEXCAN_CTRL_PROPSEG(x)         ((x) & 0x07)
  88 #define FLEXCAN_CTRL_ERR_BUS            (FLEXCAN_CTRL_ERR_MSK)
  89 #define FLEXCAN_CTRL_ERR_STATE \
  90         (FLEXCAN_CTRL_TWRN_MSK | FLEXCAN_CTRL_RWRN_MSK | \
  91          FLEXCAN_CTRL_BOFF_MSK)
  92 #define FLEXCAN_CTRL_ERR_ALL \
  93         (FLEXCAN_CTRL_ERR_BUS | FLEXCAN_CTRL_ERR_STATE)
  94
  95 /* FLEXCAN control register 2 (CTRL2) bits */
  96 #define FLEXCAN_CRL2_ECRWRE             BIT(29)
  97 #define FLEXCAN_CRL2_WRMFRZ             BIT(28)
  98 #define FLEXCAN_CRL2_RFFN(x)            (((x) & 0x0f) << 24)
  99 #define FLEXCAN_CRL2_TASD(x)            (((x) & 0x1f) << 19)
 100 #define FLEXCAN_CRL2_MRP                BIT(18)
 101 #define FLEXCAN_CRL2_RRS                BIT(17)
 102 #define FLEXCAN_CRL2_EACEN              BIT(16)
 103
 104 /* FLEXCAN memory error control register (MECR) bits */
 105 #define FLEXCAN_MECR_ECRWRDIS           BIT(31)
 106 #define FLEXCAN_MECR_HANCEI_MSK         BIT(19)
 107 #define FLEXCAN_MECR_FANCEI_MSK         BIT(18)
 108 #define FLEXCAN_MECR_CEI_MSK            BIT(16)
 109 #define FLEXCAN_MECR_HAERRIE            BIT(15)
 110 #define FLEXCAN_MECR_FAERRIE            BIT(14)
 111 #define FLEXCAN_MECR_EXTERRIE           BIT(13)
 112 #define FLEXCAN_MECR_RERRDIS            BIT(9)
 113 #define FLEXCAN_MECR_ECCDIS             BIT(8)
 114 #define FLEXCAN_MECR_NCEFAFRZ           BIT(7)
 115
 116 /* FLEXCAN error and status register (ESR) bits */
 117 #define FLEXCAN_ESR_TWRN_INT            BIT(17)
 118 #define FLEXCAN_ESR_RWRN_INT            BIT(16)
 119 #define FLEXCAN_ESR_BIT1_ERR            BIT(15)
 120 #define FLEXCAN_ESR_BIT0_ERR            BIT(14)
 121 #define FLEXCAN_ESR_ACK_ERR             BIT(13)
 122 #define FLEXCAN_ESR_CRC_ERR             BIT(12)
 123 #define FLEXCAN_ESR_FRM_ERR             BIT(11)
 124 #define FLEXCAN_ESR_STF_ERR             BIT(10)
 125 #define FLEXCAN_ESR_TX_WRN              BIT(9)
 126 #define FLEXCAN_ESR_RX_WRN              BIT(8)
 127 #define FLEXCAN_ESR_IDLE                BIT(7)
 128 #define FLEXCAN_ESR_TXRX                BIT(6)
 129 #define FLEXCAN_EST_FLT_CONF_SHIFT      (4)
 130 #define FLEXCAN_ESR_FLT_CONF_MASK       (0x3 << FLEXCAN_EST_FLT_CONF_SHIFT)
 131 #define FLEXCAN_ESR_FLT_CONF_ACTIVE     (0x0 << FLEXCAN_EST_FLT_CONF_SHIFT)
 132 #define FLEXCAN_ESR_FLT_CONF_PASSIVE    (0x1 << FLEXCAN_EST_FLT_CONF_SHIFT)
 133 #define FLEXCAN_ESR_BOFF_INT            BIT(2)
 134 #define FLEXCAN_ESR_ERR_INT             BIT(1)
 135 #define FLEXCAN_ESR_WAK_INT             BIT(0)
 136 #define FLEXCAN_ESR_ERR_BUS \
 137         (FLEXCAN_ESR_BIT1_ERR | FLEXCAN_ESR_BIT0_ERR | \
 138          FLEXCAN_ESR_ACK_ERR | FLEXCAN_ESR_CRC_ERR | \
 139          FLEXCAN_ESR_FRM_ERR | FLEXCAN_ESR_STF_ERR)
 140 #define FLEXCAN_ESR_ERR_STATE \
 141         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | FLEXCAN_ESR_BOFF_INT)
 142 #define FLEXCAN_ESR_ERR_ALL \
 143         (FLEXCAN_ESR_ERR_BUS | FLEXCAN_ESR_ERR_STATE)
 144 #define FLEXCAN_ESR_ALL_INT \
 145         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | \
 146          FLEXCAN_ESR_BOFF_INT | FLEXCAN_ESR_ERR_INT)
 147
 148 /* FLEXCAN interrupt flag register (IFLAG) bits */
 149 /* Errata ERR005829 step7: Reserve first valid MB */
 150 #define FLEXCAN_TX_BUF_RESERVED         8
 151 #define FLEXCAN_TX_BUF_ID               9
 152 #define FLEXCAN_IFLAG_BUF(x)            BIT(x)
 153 #define FLEXCAN_IFLAG_RX_FIFO_OVERFLOW  BIT(7)
 154 #define FLEXCAN_IFLAG_RX_FIFO_WARN      BIT(6)
 155 #define FLEXCAN_IFLAG_RX_FIFO_AVAILABLE BIT(5)
 156 #define FLEXCAN_IFLAG_DEFAULT \
 157         (FLEXCAN_IFLAG_RX_FIFO_OVERFLOW | FLEXCAN_IFLAG_RX_FIFO_AVAILABLE | \
 158          FLEXCAN_IFLAG_BUF(FLEXCAN_TX_BUF_ID))
 159
 160 /* FLEXCAN message buffers */
 161 #define FLEXCAN_MB_CNT_CODE(x)          (((x) & 0xf) << 24)
 162 #define FLEXCAN_MB_CODE_RX_INACTIVE     (0x0 << 24)
 163 #define FLEXCAN_MB_CODE_RX_EMPTY        (0x4 << 24)
 164 #define FLEXCAN_MB_CODE_RX_FULL         (0x2 << 24)
 165 #define FLEXCAN_MB_CODE_RX_OVERRRUN     (0x6 << 24)
 166 #define FLEXCAN_MB_CODE_RX_RANSWER      (0xa << 24)
 167
 168 #define FLEXCAN_MB_CODE_TX_INACTIVE     (0x8 << 24)
 169 #define FLEXCAN_MB_CODE_TX_ABORT        (0x9 << 24)
 170 #define FLEXCAN_MB_CODE_TX_DATA         (0xc << 24)
 171 #define FLEXCAN_MB_CODE_TX_TANSWER      (0xe << 24)
 172
 173 #define FLEXCAN_MB_CNT_SRR              BIT(22)
 174 #define FLEXCAN_MB_CNT_IDE              BIT(21)
 175 #define FLEXCAN_MB_CNT_RTR              BIT(20)
 176 #define FLEXCAN_MB_CNT_LENGTH(x)        (((x) & 0xf) << 16)
 177 #define FLEXCAN_MB_CNT_TIMESTAMP(x)     ((x) & 0xffff)
 178
 179 #define FLEXCAN_MB_CODE_MASK            (0xf0ffffff)
 180
 181 #define FLEXCAN_TIMEOUT_US             (50)
 182
 183 /*
 184  * FLEXCAN hardware feature flags
 185  *
 186  * Below is some version info we got:
 187  *    SOC   Version   IP-Version  Glitch-  [TR]WRN_INT  Memory err
 188  *                                Filter?   connected?  detection
 189  *   MX25  FlexCAN2  03.00.00.00     no         no         no
 190  *   MX28  FlexCAN2  03.00.04.00    yes        yes         no
 191  *   MX35  FlexCAN2  03.00.00.00     no         no         no
 192  *   MX53  FlexCAN2  03.00.00.00    yes         no         no
 193  *   MX6s  FlexCAN3  10.00.12.00    yes        yes         no
 194  *   VF610 FlexCAN3  ?               no        yes        yes
 195  *
 196  * Some SOCs do not have the RX_WARN & TX_WARN interrupt line connected.
 197  */
 198 #define FLEXCAN_HAS_V10_FEATURES        BIT(1) /* For core version >= 10 */
 199 #define FLEXCAN_HAS_BROKEN_ERR_STATE    BIT(2) /* [TR]WRN_INT not connected */
 200 #define FLEXCAN_HAS_MECR_FEATURES       BIT(3) /* Memory error detection */
 201
 202 /* Structure of the message buffer */
 203 struct flexcan_mb {
 204         u32 can_ctrl;
 205         u32 can_id;
 206         u32 data[2];
 207 };
 208
 209 /* Structure of the hardware registers */
 210 struct flexcan_regs {
 211         u32 mcr;                /* 0x00 */
 212         u32 ctrl;               /* 0x04 */
 213         u32 timer;              /* 0x08 */
 214         u32 _reserved1;         /* 0x0c */
 215         u32 rxgmask;            /* 0x10 */
 216         u32 rx14mask;           /* 0x14 */
 217         u32 rx15mask;           /* 0x18 */
 218         u32 ecr;                /* 0x1c */
 219         u32 esr;                /* 0x20 */
 220         u32 imask2;             /* 0x24 */
 221         u32 imask1;             /* 0x28 */
 222         u32 iflag2;             /* 0x2c */
 223         u32 iflag1;             /* 0x30 */
 224         u32 crl2;               /* 0x34 */
 225         u32 esr2;               /* 0x38 */
 226         u32 imeur;              /* 0x3c */
 227         u32 lrfr;               /* 0x40 */
 228         u32 crcr;               /* 0x44 */
 229         u32 rxfgmask;           /* 0x48 */
 230         u32 rxfir;              /* 0x4c */
 231         u32 _reserved3[12];     /* 0x50 */
 232         struct flexcan_mb cantxfg[64];  /* 0x80 */
 233         u32 _reserved4[408];
 234         u32 mecr;               /* 0xae0 */
 235         u32 erriar;             /* 0xae4 */
 236         u32 erridpr;            /* 0xae8 */
 237         u32 errippr;            /* 0xaec */
 238         u32 rerrar;             /* 0xaf0 */
 239         u32 rerrdr;             /* 0xaf4 */
 240         u32 rerrsynr;           /* 0xaf8 */
 241         u32 errsr;              /* 0xafc */
 242 };
 243
 244 struct flexcan_devtype_data {
 245         u32 features;   /* hardware controller features */
 246 };
 247
 248 struct flexcan_priv {
 249         struct can_priv can;
 250         struct napi_struct napi;
 251
 252         void __iomem *base;
 253         u32 reg_esr;
 254         u32 reg_ctrl_default;
 255
 256         struct clk *clk_ipg;
 257         struct clk *clk_per;
 258         struct flexcan_platform_data *pdata;
 259         const struct flexcan_devtype_data *devtype_data;
 260         struct regulator *reg_xceiver;
 261 };
 262
 263 static struct flexcan_devtype_data fsl_p1010_devtype_data = {
 264         .features = FLEXCAN_HAS_BROKEN_ERR_STATE,
 265 };
 266 static struct flexcan_devtype_data fsl_imx28_devtype_data;
 267 static struct flexcan_devtype_data fsl_imx6q_devtype_data = {
 268         .features = FLEXCAN_HAS_V10_FEATURES,
 269 };
 270 static struct flexcan_devtype_data fsl_vf610_devtype_data = {
 271         .features = FLEXCAN_HAS_V10_FEATURES | FLEXCAN_HAS_MECR_FEATURES,
 272 };
 273
 274 static const struct can_bittiming_const flexcan_bittiming_const = {
 275         .name = DRV_NAME,
 276         .tseg1_min = 4,
 277         .tseg1_max = 16,
 278         .tseg2_min = 2,
 279         .tseg2_max = 8,
 280         .sjw_max = 4,
 281         .brp_min = 1,
 282         .brp_max = 256,
 283         .brp_inc = 1,
 284 };
 285
 286 /*
 287  * Abstract off the read/write for arm versus ppc. This
 288  * assumes that PPC uses big-endian registers and everything
 289  * else uses little-endian registers, independent of CPU
 290  * endianess.
 291  */
 292 #if defined(CONFIG_PPC)
 293 static inline u32 flexcan_read(void __iomem *addr)
 294 {
 295         return in_be32(addr);
 296 }
 297
 298 static inline void flexcan_write(u32 val, void __iomem *addr)
 299 {
 300         out_be32(addr, val);
 301 }
 302 #else
 303 static inline u32 flexcan_read(void __iomem *addr)
 304 {
 305         return readl(addr);
 306 }
 307
 308 static inline void flexcan_write(u32 val, void __iomem *addr)
 309 {
 310         writel(val, addr);
 311 }
 312 #endif
 313
 314 static inline int flexcan_transceiver_enable(const struct flexcan_priv *priv)
 315 {
 316         if (!priv->reg_xceiver)
 317                 return 0;
 318
 319         return regulator_enable(priv->reg_xceiver);
 320 }
 321
 322 static inline int flexcan_transceiver_disable(const struct flexcan_priv *priv)
 323 {
 324         if (!priv->reg_xceiver)
 325                 return 0;
 326
 327         return regulator_disable(priv->reg_xceiver);
 328 }
 329
 330 static inline int flexcan_has_and_handle_berr(const struct flexcan_priv *priv,
 331                                               u32 reg_esr)
 332 {
 333         return (priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING) &&
 334                 (reg_esr & FLEXCAN_ESR_ERR_BUS);
 335 }
 336
 337 static int flexcan_chip_enable(struct flexcan_priv *priv)
 338 {
 339         struct flexcan_regs __iomem *regs = priv->base;
 340         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 341         u32 reg;
 342
 343         reg = flexcan_read(&regs->mcr);
 344         reg &= ~FLEXCAN_MCR_MDIS;
 345         flexcan_write(reg, &regs->mcr);
 346
 347         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 348                 udelay(10);
 349
 350         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK)
 351                 return -ETIMEDOUT;
 352
 353         return 0;
 354 }
 355
 356 static int flexcan_chip_disable(struct flexcan_priv *priv)
 357 {
 358         struct flexcan_regs __iomem *regs = priv->base;
 359         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 360         u32 reg;
 361
 362         reg = flexcan_read(&regs->mcr);
 363         reg |= FLEXCAN_MCR_MDIS;
 364         flexcan_write(reg, &regs->mcr);
 365
 366         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 367                 udelay(10);
 368
 369         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 370                 return -ETIMEDOUT;
 371
 372         return 0;
 373 }
 374
 375 static int flexcan_chip_freeze(struct flexcan_priv *priv)
 376 {
 377         struct flexcan_regs __iomem *regs = priv->base;
 378         unsigned int timeout = 1000 * 1000 * 10 / priv->can.bittiming.bitrate;
 379         u32 reg;
 380
 381         reg = flexcan_read(&regs->mcr);
 382         reg |= FLEXCAN_MCR_HALT;
 383         flexcan_write(reg, &regs->mcr);
 384
 385         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 386                 udelay(100);
 387
 388         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 389                 return -ETIMEDOUT;
 390
 391         return 0;
 392 }
 393
 394 static int flexcan_chip_unfreeze(struct flexcan_priv *priv)
 395 {
 396         struct flexcan_regs __iomem *regs = priv->base;
 397         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 398         u32 reg;
 399
 400         reg = flexcan_read(&regs->mcr);
 401         reg &= ~FLEXCAN_MCR_HALT;
 402         flexcan_write(reg, &regs->mcr);
 403
 404         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 405                 udelay(10);
 406
 407         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK)
 408                 return -ETIMEDOUT;
 409
 410         return 0;
 411 }
 412
 413 static int flexcan_chip_softreset(struct flexcan_priv *priv)
 414 {
 415         struct flexcan_regs __iomem *regs = priv->base;
 416         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 417
 418         flexcan_write(FLEXCAN_MCR_SOFTRST, &regs->mcr);
 419         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST))
 420                 udelay(10);
 421
 422         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST)
 423                 return -ETIMEDOUT;
 424
 425         return 0;
 426 }
 427
 428
 429 static int __flexcan_get_berr_counter(const struct net_device *dev,
 430                                       struct can_berr_counter *bec)
 431 {
 432         const struct flexcan_priv *priv = netdev_priv(dev);
 433         struct flexcan_regs __iomem *regs = priv->base;
 434         u32 reg = flexcan_read(&regs->ecr);
 435
 436         bec->txerr = (reg >> 0) & 0xff;
 437         bec->rxerr = (reg >> 8) & 0xff;
 438
 439         return 0;
 440 }
 441
 442 static int flexcan_get_berr_counter(const struct net_device *dev,
 443                                     struct can_berr_counter *bec)
 444 {
 445         const struct flexcan_priv *priv = netdev_priv(dev);
 446         int err;
 447
 448         err = clk_prepare_enable(priv->clk_ipg);
 449         if (err)
 450                 return err;
 451
 452         err = clk_prepare_enable(priv->clk_per);
 453         if (err)
 454                 goto out_disable_ipg;
 455
 456         err = __flexcan_get_berr_counter(dev, bec);
 457
 458         clk_disable_unprepare(priv->clk_per);
 459  out_disable_ipg:
 460         clk_disable_unprepare(priv->clk_ipg);
 461
 462         return err;
 463 }
 464
 465 static int flexcan_start_xmit(struct sk_buff *skb, struct net_device *dev)
 466 {
 467         const struct flexcan_priv *priv = netdev_priv(dev);
 468         struct flexcan_regs __iomem *regs = priv->base;
 469         struct can_frame *cf = (struct can_frame *)skb->data;
 470         u32 can_id;
 471         u32 ctrl = FLEXCAN_MB_CNT_CODE(0xc) | (cf->can_dlc << 16);
 472
 473         if (can_dropped_invalid_skb(dev, skb))
 474                 return NETDEV_TX_OK;
 475
 476         netif_stop_queue(dev);
 477
 478         if (cf->can_id & CAN_EFF_FLAG) {
 479                 can_id = cf->can_id & CAN_EFF_MASK;
 480                 ctrl |= FLEXCAN_MB_CNT_IDE | FLEXCAN_MB_CNT_SRR;
 481         } else {
 482                 can_id = (cf->can_id & CAN_SFF_MASK) << 18;
 483         }
 484
 485         if (cf->can_id & CAN_RTR_FLAG)
 486                 ctrl |= FLEXCAN_MB_CNT_RTR;
 487
 488         if (cf->can_dlc > 0) {
 489                 u32 data = be32_to_cpup((__be32 *)&cf->data[0]);
 490                 flexcan_write(data, &regs->cantxfg[FLEXCAN_TX_BUF_ID].data[0]);
 491         }
 492         if (cf->can_dlc > 3) {
 493                 u32 data = be32_to_cpup((__be32 *)&cf->data[4]);
 494                 flexcan_write(data, &regs->cantxfg[FLEXCAN_TX_BUF_ID].data[1]);
 495         }
 496
 497         can_put_echo_skb(skb, dev, 0);
 498
 499         flexcan_write(can_id, &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_id);
 500         flexcan_write(ctrl, &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 501
 502         /* Errata ERR005829 step8:
 503          * Write twice INACTIVE(0x8) code to first MB.
 504          */
 505         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 506                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 507         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 508                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 509
 510         return NETDEV_TX_OK;
 511 }
 512
 513 static void do_bus_err(struct net_device *dev,
 514                        struct can_frame *cf, u32 reg_esr)
 515 {
 516         struct flexcan_priv *priv = netdev_priv(dev);
 517         int rx_errors = 0, tx_errors = 0;
 518
 519         cf->can_id |= CAN_ERR_PROT | CAN_ERR_BUSERROR;
 520
 521         if (reg_esr & FLEXCAN_ESR_BIT1_ERR) {
 522                 netdev_dbg(dev, "BIT1_ERR irq\n");
 523                 cf->data[2] |= CAN_ERR_PROT_BIT1;
 524                 tx_errors = 1;
 525         }
 526         if (reg_esr & FLEXCAN_ESR_BIT0_ERR) {
 527                 netdev_dbg(dev, "BIT0_ERR irq\n");
 528                 cf->data[2] |= CAN_ERR_PROT_BIT0;
 529                 tx_errors = 1;
 530         }
 531         if (reg_esr & FLEXCAN_ESR_ACK_ERR) {
 532                 netdev_dbg(dev, "ACK_ERR irq\n");
 533                 cf->can_id |= CAN_ERR_ACK;
 534                 cf->data[3] |= CAN_ERR_PROT_LOC_ACK;
 535                 tx_errors = 1;
 536         }
 537         if (reg_esr & FLEXCAN_ESR_CRC_ERR) {
 538                 netdev_dbg(dev, "CRC_ERR irq\n");
 539                 cf->data[2] |= CAN_ERR_PROT_BIT;
 540                 cf->data[3] |= CAN_ERR_PROT_LOC_CRC_SEQ;
 541                 rx_errors = 1;
 542         }
 543         if (reg_esr & FLEXCAN_ESR_FRM_ERR) {
 544                 netdev_dbg(dev, "FRM_ERR irq\n");
 545                 cf->data[2] |= CAN_ERR_PROT_FORM;
 546                 rx_errors = 1;
 547         }
 548         if (reg_esr & FLEXCAN_ESR_STF_ERR) {
 549                 netdev_dbg(dev, "STF_ERR irq\n");
 550                 cf->data[2] |= CAN_ERR_PROT_STUFF;
 551                 rx_errors = 1;
 552         }
 553
 554         priv->can.can_stats.bus_error++;
 555         if (rx_errors)
 556                 dev->stats.rx_errors++;
 557         if (tx_errors)
 558                 dev->stats.tx_errors++;
 559 }
 560
 561 static int flexcan_poll_bus_err(struct net_device *dev, u32 reg_esr)
 562 {
 563         struct sk_buff *skb;
 564         struct can_frame *cf;
 565
 566         skb = alloc_can_err_skb(dev, &cf);
 567         if (unlikely(!skb))
 568                 return 0;
 569
 570         do_bus_err(dev, cf, reg_esr);
 571         netif_receive_skb(skb);
 572
 573         dev->stats.rx_packets++;
 574         dev->stats.rx_bytes += cf->can_dlc;
 575
 576         return 1;
 577 }
 578
 579 static int flexcan_poll_state(struct net_device *dev, u32 reg_esr)
 580 {
 581         struct flexcan_priv *priv = netdev_priv(dev);
 582         struct sk_buff *skb;
 583         struct can_frame *cf;
 584         enum can_state new_state = 0, rx_state = 0, tx_state = 0;
 585         int flt;
 586         struct can_berr_counter bec;
 587
 588         flt = reg_esr & FLEXCAN_ESR_FLT_CONF_MASK;
 589         if (likely(flt == FLEXCAN_ESR_FLT_CONF_ACTIVE)) {
 590                 tx_state = unlikely(reg_esr & FLEXCAN_ESR_TX_WRN) ?
 591                            CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 592                 rx_state = unlikely(reg_esr & FLEXCAN_ESR_RX_WRN) ?
 593                            CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 594                 new_state = max(tx_state, rx_state);
 595         } else if (unlikely(flt == FLEXCAN_ESR_FLT_CONF_PASSIVE)) {
 596                 __flexcan_get_berr_counter(dev, &bec);
 597                 new_state = CAN_STATE_ERROR_PASSIVE;
 598                 rx_state = bec.rxerr >= bec.txerr ? new_state : 0;
 599                 tx_state = bec.rxerr <= bec.txerr ? new_state : 0;
 600         } else {
 601                 new_state = CAN_STATE_BUS_OFF;
 602         }
 603
 604         /* state hasn't changed */
 605         if (likely(new_state == priv->can.state))
 606                 return 0;
 607
 608         skb = alloc_can_err_skb(dev, &cf);
 609         if (unlikely(!skb))
 610                 return 0;
 611
 612         can_change_state(dev, cf, tx_state, rx_state);
 613
 614         if (unlikely(new_state == CAN_STATE_BUS_OFF))
 615                 can_bus_off(dev);
 616
 617         netif_receive_skb(skb);
 618
 619         dev->stats.rx_packets++;
 620         dev->stats.rx_bytes += cf->can_dlc;
 621
 622         return 1;
 623 }
 624
 625 static void flexcan_read_fifo(const struct net_device *dev,
 626                               struct can_frame *cf)
 627 {
 628         const struct flexcan_priv *priv = netdev_priv(dev);
 629         struct flexcan_regs __iomem *regs = priv->base;
 630         struct flexcan_mb __iomem *mb = &regs->cantxfg[0];
 631         u32 reg_ctrl, reg_id;
 632
 633         reg_ctrl = flexcan_read(&mb->can_ctrl);
 634         reg_id = flexcan_read(&mb->can_id);
 635         if (reg_ctrl & FLEXCAN_MB_CNT_IDE)
 636                 cf->can_id = ((reg_id >> 0) & CAN_EFF_MASK) | CAN_EFF_FLAG;
 637         else
 638                 cf->can_id = (reg_id >> 18) & CAN_SFF_MASK;
 639
 640         if (reg_ctrl & FLEXCAN_MB_CNT_RTR)
 641                 cf->can_id |= CAN_RTR_FLAG;
 642         cf->can_dlc = get_can_dlc((reg_ctrl >> 16) & 0xf);
 643
 644         *(__be32 *)(cf->data + 0) = cpu_to_be32(flexcan_read(&mb->data[0]));
 645         *(__be32 *)(cf->data + 4) = cpu_to_be32(flexcan_read(&mb->data[1]));
 646
 647         /* mark as read */
 648         flexcan_write(FLEXCAN_IFLAG_RX_FIFO_AVAILABLE, &regs->iflag1);
 649         flexcan_read(&regs->timer);
 650 }
 651
 652 static int flexcan_read_frame(struct net_device *dev)
 653 {
 654         struct net_device_stats *stats = &dev->stats;
 655         struct can_frame *cf;
 656         struct sk_buff *skb;
 657
 658         skb = alloc_can_skb(dev, &cf);
 659         if (unlikely(!skb)) {
 660                 stats->rx_dropped++;
 661                 return 0;
 662         }
 663
 664         flexcan_read_fifo(dev, cf);
 665         netif_receive_skb(skb);
 666
 667         stats->rx_packets++;
 668         stats->rx_bytes += cf->can_dlc;
 669
 670         can_led_event(dev, CAN_LED_EVENT_RX);
 671
 672         return 1;
 673 }
 674
 675 static int flexcan_poll(struct napi_struct *napi, int quota)
 676 {
 677         struct net_device *dev = napi->dev;
 678         const struct flexcan_priv *priv = netdev_priv(dev);
 679         struct flexcan_regs __iomem *regs = priv->base;
 680         u32 reg_iflag1, reg_esr;
 681         int work_done = 0;
 682
 683         /*
 684          * The error bits are cleared on read,
 685          * use saved value from irq handler.
 686          */
 687         reg_esr = flexcan_read(&regs->esr) | priv->reg_esr;
 688
 689         /* handle state changes */
 690         work_done += flexcan_poll_state(dev, reg_esr);
 691
 692         /* handle RX-FIFO */
 693         reg_iflag1 = flexcan_read(&regs->iflag1);
 694         while (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE &&
 695                work_done < quota) {
 696                 work_done += flexcan_read_frame(dev);
 697                 reg_iflag1 = flexcan_read(&regs->iflag1);
 698         }
 699
 700         /* report bus errors */
 701         if (flexcan_has_and_handle_berr(priv, reg_esr) && work_done < quota)
 702                 work_done += flexcan_poll_bus_err(dev, reg_esr);
 703
 704         if (work_done < quota) {
 705                 napi_complete(napi);
 706                 /* enable IRQs */
 707                 flexcan_write(FLEXCAN_IFLAG_DEFAULT, &regs->imask1);
 708                 flexcan_write(priv->reg_ctrl_default, &regs->ctrl);
 709         }
 710
 711         return work_done;
 712 }
 713
 714 static irqreturn_t flexcan_irq(int irq, void *dev_id)
 715 {
 716         struct net_device *dev = dev_id;
 717         struct net_device_stats *stats = &dev->stats;
 718         struct flexcan_priv *priv = netdev_priv(dev);
 719         struct flexcan_regs __iomem *regs = priv->base;
 720         u32 reg_iflag1, reg_esr;
 721
 722         reg_iflag1 = flexcan_read(&regs->iflag1);
 723         reg_esr = flexcan_read(&regs->esr);
 724         /* ACK all bus error and state change IRQ sources */
 725         if (reg_esr & FLEXCAN_ESR_ALL_INT)
 726                 flexcan_write(reg_esr & FLEXCAN_ESR_ALL_INT, &regs->esr);
 727
 728         /*
 729          * schedule NAPI in case of:
 730          * - rx IRQ
 731          * - state change IRQ
 732          * - bus error IRQ and bus error reporting is activated
 733          */
 734         if ((reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE) ||
 735             (reg_esr & FLEXCAN_ESR_ERR_STATE) ||
 736             flexcan_has_and_handle_berr(priv, reg_esr)) {
 737                 /*
 738                  * The error bits are cleared on read,
 739                  * save them for later use.
 740                  */
 741                 priv->reg_esr = reg_esr & FLEXCAN_ESR_ERR_BUS;
 742                 flexcan_write(FLEXCAN_IFLAG_DEFAULT &
 743                         ~FLEXCAN_IFLAG_RX_FIFO_AVAILABLE, &regs->imask1);
 744                 flexcan_write(priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_ALL,
 745                        &regs->ctrl);
 746                 napi_schedule(&priv->napi);
 747         }
 748
 749         /* FIFO overflow */
 750         if (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_OVERFLOW) {
 751                 flexcan_write(FLEXCAN_IFLAG_RX_FIFO_OVERFLOW, &regs->iflag1);
 752                 dev->stats.rx_over_errors++;
 753                 dev->stats.rx_errors++;
 754         }
 755
 756         /* transmission complete interrupt */
 757         if (reg_iflag1 & (1 << FLEXCAN_TX_BUF_ID)) {
 758                 stats->tx_bytes += can_get_echo_skb(dev, 0);
 759                 stats->tx_packets++;
 760                 can_led_event(dev, CAN_LED_EVENT_TX);
 761                 /* after sending a RTR frame mailbox is in RX mode */
 762                 flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 763                               &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 764                 flexcan_write((1 << FLEXCAN_TX_BUF_ID), &regs->iflag1);
 765                 netif_wake_queue(dev);
 766         }
 767
 768         return IRQ_HANDLED;
 769 }
 770
 771 static void flexcan_set_bittiming(struct net_device *dev)
 772 {
 773         const struct flexcan_priv *priv = netdev_priv(dev);
 774         const struct can_bittiming *bt = &priv->can.bittiming;
 775         struct flexcan_regs __iomem *regs = priv->base;
 776         u32 reg;
 777
 778         reg = flexcan_read(&regs->ctrl);
 779         reg &= ~(FLEXCAN_CTRL_PRESDIV(0xff) |
 780                  FLEXCAN_CTRL_RJW(0x3) |
 781                  FLEXCAN_CTRL_PSEG1(0x7) |
 782                  FLEXCAN_CTRL_PSEG2(0x7) |
 783                  FLEXCAN_CTRL_PROPSEG(0x7) |
 784                  FLEXCAN_CTRL_LPB |
 785                  FLEXCAN_CTRL_SMP |
 786                  FLEXCAN_CTRL_LOM);
 787
 788         reg |= FLEXCAN_CTRL_PRESDIV(bt->brp - 1) |
 789                 FLEXCAN_CTRL_PSEG1(bt->phase_seg1 - 1) |
 790                 FLEXCAN_CTRL_PSEG2(bt->phase_seg2 - 1) |
 791                 FLEXCAN_CTRL_RJW(bt->sjw - 1) |
 792                 FLEXCAN_CTRL_PROPSEG(bt->prop_seg - 1);
 793
 794         if (priv->can.ctrlmode & CAN_CTRLMODE_LOOPBACK)
 795                 reg |= FLEXCAN_CTRL_LPB;
 796         if (priv->can.ctrlmode & CAN_CTRLMODE_LISTENONLY)
 797                 reg |= FLEXCAN_CTRL_LOM;
 798         if (priv->can.ctrlmode & CAN_CTRLMODE_3_SAMPLES)
 799                 reg |= FLEXCAN_CTRL_SMP;
 800
 801         netdev_info(dev, "writing ctrl=0x%08x\n", reg);
 802         flexcan_write(reg, &regs->ctrl);
 803
 804         /* print chip status */
 805         netdev_dbg(dev, "%s: mcr=0x%08x ctrl=0x%08x\n", __func__,
 806                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
 807 }
 808
 809 /*
 810  * flexcan_chip_start
 811  *
 812  * this functions is entered with clocks enabled
 813  *
 814  */
 815 static int flexcan_chip_start(struct net_device *dev)
 816 {
 817         struct flexcan_priv *priv = netdev_priv(dev);
 818         struct flexcan_regs __iomem *regs = priv->base;
 819         u32 reg_mcr, reg_ctrl, reg_crl2, reg_mecr;
 820         int err, i;
 821
 822         /* enable module */
 823         err = flexcan_chip_enable(priv);
 824         if (err)
 825                 return err;
 826
 827         /* soft reset */
 828         err = flexcan_chip_softreset(priv);
 829         if (err)
 830                 goto out_chip_disable;
 831
 832         flexcan_set_bittiming(dev);
 833
 834         /*
 835          * MCR
 836          *
 837          * enable freeze
 838          * enable fifo
 839          * halt now
 840          * only supervisor access
 841          * enable warning int
 842          * choose format C
 843          * disable local echo
 844          *
 845          */
 846         reg_mcr = flexcan_read(&regs->mcr);
 847         reg_mcr &= ~FLEXCAN_MCR_MAXMB(0xff);
 848         reg_mcr |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_FEN | FLEXCAN_MCR_HALT |
 849                 FLEXCAN_MCR_SUPV | FLEXCAN_MCR_WRN_EN |
 850                 FLEXCAN_MCR_IDAM_C | FLEXCAN_MCR_SRX_DIS |
 851                 FLEXCAN_MCR_MAXMB(FLEXCAN_TX_BUF_ID);
 852         netdev_dbg(dev, "%s: writing mcr=0x%08x", __func__, reg_mcr);
 853         flexcan_write(reg_mcr, &regs->mcr);
 854
 855         /*
 856          * CTRL
 857          *
 858          * disable timer sync feature
 859          *
 860          * disable auto busoff recovery
 861          * transmit lowest buffer first
 862          *
 863          * enable tx and rx warning interrupt
 864          * enable bus off interrupt
 865          * (== FLEXCAN_CTRL_ERR_STATE)
 866          */
 867         reg_ctrl = flexcan_read(&regs->ctrl);
 868         reg_ctrl &= ~FLEXCAN_CTRL_TSYN;
 869         reg_ctrl |= FLEXCAN_CTRL_BOFF_REC | FLEXCAN_CTRL_LBUF |
 870                 FLEXCAN_CTRL_ERR_STATE;
 871         /*
 872          * enable the "error interrupt" (FLEXCAN_CTRL_ERR_MSK),
 873          * on most Flexcan cores, too. Otherwise we don't get
 874          * any error warning or passive interrupts.
 875          */
 876         if (priv->devtype_data->features & FLEXCAN_HAS_BROKEN_ERR_STATE ||
 877             priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING)
 878                 reg_ctrl |= FLEXCAN_CTRL_ERR_MSK;
 879         else
 880                 reg_ctrl &= ~FLEXCAN_CTRL_ERR_MSK;
 881
 882         /* save for later use */
 883         priv->reg_ctrl_default = reg_ctrl;
 884         netdev_dbg(dev, "%s: writing ctrl=0x%08x", __func__, reg_ctrl);
 885         flexcan_write(reg_ctrl, &regs->ctrl);
 886
 887         /* clear and invalidate all mailboxes first */
 888         for (i = FLEXCAN_TX_BUF_ID; i < ARRAY_SIZE(regs->cantxfg); i++) {
 889                 flexcan_write(FLEXCAN_MB_CODE_RX_INACTIVE,
 890                               &regs->cantxfg[i].can_ctrl);
 891         }
 892
 893         /* Errata ERR005829: mark first TX mailbox as INACTIVE */
 894         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 895                       &regs->cantxfg[FLEXCAN_TX_BUF_RESERVED].can_ctrl);
 896
 897         /* mark TX mailbox as INACTIVE */
 898         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 899                       &regs->cantxfg[FLEXCAN_TX_BUF_ID].can_ctrl);
 900
 901         /* acceptance mask/acceptance code (accept everything) */
 902         flexcan_write(0x0, &regs->rxgmask);
 903         flexcan_write(0x0, &regs->rx14mask);
 904         flexcan_write(0x0, &regs->rx15mask);
 905
 906         if (priv->devtype_data->features & FLEXCAN_HAS_V10_FEATURES)
 907                 flexcan_write(0x0, &regs->rxfgmask);
 908
 909         /*
 910          * On Vybrid, disable memory error detection interrupts
 911          * and freeze mode.
 912          * This also works around errata e5295 which generates
 913          * false positive memory errors and put the device in
 914          * freeze mode.
 915          */
 916         if (priv->devtype_data->features & FLEXCAN_HAS_MECR_FEATURES) {
 917                 /*
 918                  * Follow the protocol as described in "Detection
 919                  * and Correction of Memory Errors" to write to
 920                  * MECR register
 921                  */
 922                 reg_crl2 = flexcan_read(&regs->crl2);
 923                 reg_crl2 |= FLEXCAN_CRL2_ECRWRE;
 924                 flexcan_write(reg_crl2, &regs->crl2);
 925
 926                 reg_mecr = flexcan_read(&regs->mecr);
 927                 reg_mecr &= ~FLEXCAN_MECR_ECRWRDIS;
 928                 flexcan_write(reg_mecr, &regs->mecr);
 929                 reg_mecr &= ~(FLEXCAN_MECR_NCEFAFRZ | FLEXCAN_MECR_HANCEI_MSK |
 930                                 FLEXCAN_MECR_FANCEI_MSK);
 931                 flexcan_write(reg_mecr, &regs->mecr);
 932         }
 933
 934         err = flexcan_transceiver_enable(priv);
 935         if (err)
 936                 goto out_chip_disable;
 937
 938         /* synchronize with the can bus */
 939         err = flexcan_chip_unfreeze(priv);
 940         if (err)
 941                 goto out_transceiver_disable;
 942
 943         priv->can.state = CAN_STATE_ERROR_ACTIVE;
 944
 945         /* enable FIFO interrupts */
 946         flexcan_write(FLEXCAN_IFLAG_DEFAULT, &regs->imask1);
 947
 948         /* print chip status */
 949         netdev_dbg(dev, "%s: reading mcr=0x%08x ctrl=0x%08x\n", __func__,
 950                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
 951
 952         return 0;
 953
 954  out_transceiver_disable:
 955         flexcan_transceiver_disable(priv);
 956  out_chip_disable:
 957         flexcan_chip_disable(priv);
 958         return err;
 959 }
 960
 961 /*
 962  * flexcan_chip_stop
 963  *
 964  * this functions is entered with clocks enabled
 965  *
 966  */
 967 static void flexcan_chip_stop(struct net_device *dev)
 968 {
 969         struct flexcan_priv *priv = netdev_priv(dev);
 970         struct flexcan_regs __iomem *regs = priv->base;
 971
 972         /* freeze + disable module */
 973         flexcan_chip_freeze(priv);
 974         flexcan_chip_disable(priv);
 975
 976         /* Disable all interrupts */
 977         flexcan_write(0, &regs->imask1);
 978         flexcan_write(priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_ALL,
 979                       &regs->ctrl);
 980
 981         flexcan_transceiver_disable(priv);
 982         priv->can.state = CAN_STATE_STOPPED;
 983
 984         return;
 985 }
 986
 987 static int flexcan_open(struct net_device *dev)
 988 {
 989         struct flexcan_priv *priv = netdev_priv(dev);
 990         int err;
 991
 992         err = clk_prepare_enable(priv->clk_ipg);
 993         if (err)
 994                 return err;
 995
 996         err = clk_prepare_enable(priv->clk_per);
 997         if (err)
 998                 goto out_disable_ipg;
 999
1000         err = open_candev(dev);
1001         if (err)
1002                 goto out_disable_per;
1003
1004         err = request_irq(dev->irq, flexcan_irq, IRQF_SHARED, dev->name, dev);
1005         if (err)
1006                 goto out_close;
1007
1008         /* start chip and queuing */
1009         err = flexcan_chip_start(dev);
1010         if (err)
1011                 goto out_free_irq;
1012
1013         can_led_event(dev, CAN_LED_EVENT_OPEN);
1014
1015         napi_enable(&priv->napi);
1016         netif_start_queue(dev);
1017
1018         return 0;
1019
1020  out_free_irq:
1021         free_irq(dev->irq, dev);
1022  out_close:
1023         close_candev(dev);
1024  out_disable_per:
1025         clk_disable_unprepare(priv->clk_per);
1026  out_disable_ipg:
1027         clk_disable_unprepare(priv->clk_ipg);
1028
1029         return err;
1030 }
1031
1032 static int flexcan_close(struct net_device *dev)
1033 {
1034         struct flexcan_priv *priv = netdev_priv(dev);
1035
1036         netif_stop_queue(dev);
1037         napi_disable(&priv->napi);
1038         flexcan_chip_stop(dev);
1039
1040         free_irq(dev->irq, dev);
1041         clk_disable_unprepare(priv->clk_per);
1042         clk_disable_unprepare(priv->clk_ipg);
1043
1044         close_candev(dev);
1045
1046         can_led_event(dev, CAN_LED_EVENT_STOP);
1047
1048         return 0;
1049 }
1050
1051 static int flexcan_set_mode(struct net_device *dev, enum can_mode mode)
1052 {
1053         int err;
1054
1055         switch (mode) {
1056         case CAN_MODE_START:
1057                 err = flexcan_chip_start(dev);
1058                 if (err)
1059                         return err;
1060
1061                 netif_wake_queue(dev);
1062                 break;
1063
1064         default:
1065                 return -EOPNOTSUPP;
1066         }
1067
1068         return 0;
1069 }
1070
1071 static const struct net_device_ops flexcan_netdev_ops = {
1072         .ndo_open       = flexcan_open,
1073         .ndo_stop       = flexcan_close,
1074         .ndo_start_xmit = flexcan_start_xmit,
1075         .ndo_change_mtu = can_change_mtu,
1076 };
1077
1078 static int register_flexcandev(struct net_device *dev)
1079 {
1080         struct flexcan_priv *priv = netdev_priv(dev);
1081         struct flexcan_regs __iomem *regs = priv->base;
1082         u32 reg, err;
1083
1084         err = clk_prepare_enable(priv->clk_ipg);
1085         if (err)
1086                 return err;
1087
1088         err = clk_prepare_enable(priv->clk_per);
1089         if (err)
1090                 goto out_disable_ipg;
1091
1092         /* select "bus clock", chip must be disabled */
1093         err = flexcan_chip_disable(priv);
1094         if (err)
1095                 goto out_disable_per;
1096         reg = flexcan_read(&regs->ctrl);
1097         reg |= FLEXCAN_CTRL_CLK_SRC;
1098         flexcan_write(reg, &regs->ctrl);
1099
1100         err = flexcan_chip_enable(priv);
1101         if (err)
1102                 goto out_chip_disable;
1103
1104         /* set freeze, halt and activate FIFO, restrict register access */
1105         reg = flexcan_read(&regs->mcr);
1106         reg |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_HALT |
1107                 FLEXCAN_MCR_FEN | FLEXCAN_MCR_SUPV;
1108         flexcan_write(reg, &regs->mcr);
1109
1110         /*
1111          * Currently we only support newer versions of this core
1112          * featuring a RX FIFO. Older cores found on some Coldfire
1113          * derivates are not yet supported.
1114          */
1115         reg = flexcan_read(&regs->mcr);
1116         if (!(reg & FLEXCAN_MCR_FEN)) {
1117                 netdev_err(dev, "Could not enable RX FIFO, unsupported core\n");
1118                 err = -ENODEV;
1119                 goto out_chip_disable;
1120         }
1121
1122         err = register_candev(dev);
1123
1124         /* disable core and turn off clocks */
1125  out_chip_disable:
1126         flexcan_chip_disable(priv);
1127  out_disable_per:
1128         clk_disable_unprepare(priv->clk_per);
1129  out_disable_ipg:
1130         clk_disable_unprepare(priv->clk_ipg);
1131
1132         return err;
1133 }
1134
1135 static void unregister_flexcandev(struct net_device *dev)
1136 {
1137         unregister_candev(dev);
1138 }
1139
1140 static const struct of_device_id flexcan_of_match[] = {
1141         { .compatible = "fsl,imx6q-flexcan", .data = &fsl_imx6q_devtype_data, },
1142         { .compatible = "fsl,imx28-flexcan", .data = &fsl_imx28_devtype_data, },
1143         { .compatible = "fsl,p1010-flexcan", .data = &fsl_p1010_devtype_data, },
1144         { .compatible = "fsl,vf610-flexcan", .data = &fsl_vf610_devtype_data, },
1145         { /* sentinel */ },
1146 };
1147 MODULE_DEVICE_TABLE(of, flexcan_of_match);
1148
1149 static const struct platform_device_id flexcan_id_table[] = {
1150         { .name = "flexcan", .driver_data = (kernel_ulong_t)&fsl_p1010_devtype_data, },
1151         { /* sentinel */ },
1152 };
1153 MODULE_DEVICE_TABLE(platform, flexcan_id_table);
1154
1155 static int flexcan_probe(struct platform_device *pdev)
1156 {
1157         const struct of_device_id *of_id;
1158         const struct flexcan_devtype_data *devtype_data;
1159         struct net_device *dev;
1160         struct flexcan_priv *priv;
1161         struct resource *mem;
1162         struct clk *clk_ipg = NULL, *clk_per = NULL;
1163         void __iomem *base;
1164         int err, irq;
1165         u32 clock_freq = 0;
1166
1167         if (pdev->dev.of_node)
1168                 of_property_read_u32(pdev->dev.of_node,
1169                                                 "clock-frequency", &clock_freq);
1170
1171         if (!clock_freq) {
1172                 clk_ipg = devm_clk_get(&pdev->dev, "ipg");
1173                 if (IS_ERR(clk_ipg)) {
1174                         dev_err(&pdev->dev, "no ipg clock defined\n");
1175                         return PTR_ERR(clk_ipg);
1176                 }
1177
1178                 clk_per = devm_clk_get(&pdev->dev, "per");
1179                 if (IS_ERR(clk_per)) {
1180                         dev_err(&pdev->dev, "no per clock defined\n");
1181                         return PTR_ERR(clk_per);
1182                 }
1183                 clock_freq = clk_get_rate(clk_per);
1184         }
1185
1186         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1187         irq = platform_get_irq(pdev, 0);
1188         if (irq <= 0)
1189                 return -ENODEV;
1190
1191         base = devm_ioremap_resource(&pdev->dev, mem);
1192         if (IS_ERR(base))
1193                 return PTR_ERR(base);
1194
1195         of_id = of_match_device(flexcan_of_match, &pdev->dev);
1196         if (of_id) {
1197                 devtype_data = of_id->data;
1198         } else if (platform_get_device_id(pdev)->driver_data) {
1199                 devtype_data = (struct flexcan_devtype_data *)
1200                         platform_get_device_id(pdev)->driver_data;
1201         } else {
1202                 return -ENODEV;
1203         }
1204
1205         dev = alloc_candev(sizeof(struct flexcan_priv), 1);
1206         if (!dev)
1207                 return -ENOMEM;
1208
1209         dev->netdev_ops = &flexcan_netdev_ops;
1210         dev->irq = irq;
1211         dev->flags |= IFF_ECHO;
1212
1213         priv = netdev_priv(dev);
1214         priv->can.clock.freq = clock_freq;
1215         priv->can.bittiming_const = &flexcan_bittiming_const;
1216         priv->can.do_set_mode = flexcan_set_mode;
1217         priv->can.do_get_berr_counter = flexcan_get_berr_counter;
1218         priv->can.ctrlmode_supported = CAN_CTRLMODE_LOOPBACK |
1219                 CAN_CTRLMODE_LISTENONLY | CAN_CTRLMODE_3_SAMPLES |
1220                 CAN_CTRLMODE_BERR_REPORTING;
1221         priv->base = base;
1222         priv->clk_ipg = clk_ipg;
1223         priv->clk_per = clk_per;
1224         priv->pdata = dev_get_platdata(&pdev->dev);
1225         priv->devtype_data = devtype_data;
1226
1227         priv->reg_xceiver = devm_regulator_get(&pdev->dev, "xceiver");
1228         if (IS_ERR(priv->reg_xceiver))
1229                 priv->reg_xceiver = NULL;
1230
1231         netif_napi_add(dev, &priv->napi, flexcan_poll, FLEXCAN_NAPI_WEIGHT);
1232
1233         platform_set_drvdata(pdev, dev);
1234         SET_NETDEV_DEV(dev, &pdev->dev);
1235
1236         err = register_flexcandev(dev);
1237         if (err) {
1238                 dev_err(&pdev->dev, "registering netdev failed\n");
1239                 goto failed_register;
1240         }
1241
1242         devm_can_led_init(dev);
1243
1244         dev_info(&pdev->dev, "device registered (reg_base=%p, irq=%d)\n",
1245                  priv->base, dev->irq);
1246
1247         return 0;
1248
1249  failed_register:
1250         free_candev(dev);
1251         return err;
1252 }
1253
1254 static int flexcan_remove(struct platform_device *pdev)
1255 {
1256         struct net_device *dev = platform_get_drvdata(pdev);
1257         struct flexcan_priv *priv = netdev_priv(dev);
1258
1259         unregister_flexcandev(dev);
1260         netif_napi_del(&priv->napi);
1261         free_candev(dev);
1262
1263         return 0;
1264 }
1265
1266 static int __maybe_unused flexcan_suspend(struct device *device)
1267 {
1268         struct net_device *dev = dev_get_drvdata(device);
1269         struct flexcan_priv *priv = netdev_priv(dev);
1270         int err;
1271
1272         err = flexcan_chip_disable(priv);
1273         if (err)
1274                 return err;
1275
1276         if (netif_running(dev)) {
1277                 netif_stop_queue(dev);
1278                 netif_device_detach(dev);
1279         }
1280         priv->can.state = CAN_STATE_SLEEPING;
1281
1282         return 0;
1283 }
1284
1285 static int __maybe_unused flexcan_resume(struct device *device)
1286 {
1287         struct net_device *dev = dev_get_drvdata(device);
1288         struct flexcan_priv *priv = netdev_priv(dev);
1289
1290         priv->can.state = CAN_STATE_ERROR_ACTIVE;
1291         if (netif_running(dev)) {
1292                 netif_device_attach(dev);
1293                 netif_start_queue(dev);
1294         }
1295         return flexcan_chip_enable(priv);
1296 }
1297
1298 static SIMPLE_DEV_PM_OPS(flexcan_pm_ops, flexcan_suspend, flexcan_resume);
1299
1300 static struct platform_driver flexcan_driver = {
1301         .driver = {
1302                 .name = DRV_NAME,
1303                 .pm = &flexcan_pm_ops,
1304                 .of_match_table = flexcan_of_match,
1305         },
1306         .probe = flexcan_probe,
1307         .remove = flexcan_remove,
1308         .id_table = flexcan_id_table,
1309 };
1310
1311 module_platform_driver(flexcan_driver);
1312
1313 MODULE_AUTHOR("Sascha Hauer <kernel@pengutronix.de>, "
1314               "Marc Kleine-Budde <kernel@pengutronix.de>");
1315 MODULE_LICENSE("GPL v2");
1316 MODULE_DESCRIPTION("CAN port driver for flexcan based chip");