drivers/net/dsa/mv88e6xxx/mv88e6xxx.h

   1 /*
   2  * Marvell 88e6xxx common definitions
   3  *
   4  * Copyright (c) 2008 Marvell Semiconductor
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11
  12 #ifndef __MV88E6XXX_H
  13 #define __MV88E6XXX_H
  14
  15 #include <linux/if_vlan.h>
  16 #include <linux/irq.h>
  17 #include <linux/gpio/consumer.h>
  18
  19 #ifndef UINT64_MAX
  20 #define UINT64_MAX              (u64)(~((u64)0))
  21 #endif
  22
  23 #define SMI_CMD                 0x00
  24 #define SMI_CMD_BUSY            BIT(15)
  25 #define SMI_CMD_CLAUSE_22       BIT(12)
  26 #define SMI_CMD_OP_22_WRITE     ((1 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  27 #define SMI_CMD_OP_22_READ      ((2 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  28 #define SMI_CMD_OP_45_WRITE_ADDR        ((0 << 10) | SMI_CMD_BUSY)
  29 #define SMI_CMD_OP_45_WRITE_DATA        ((1 << 10) | SMI_CMD_BUSY)
  30 #define SMI_CMD_OP_45_READ_DATA         ((2 << 10) | SMI_CMD_BUSY)
  31 #define SMI_CMD_OP_45_READ_DATA_INC     ((3 << 10) | SMI_CMD_BUSY)
  32 #define SMI_DATA                0x01
  33
  34 /* PHY Registers */
  35 #define PHY_PAGE                0x16
  36 #define PHY_PAGE_COPPER         0x00
  37
  38 #define ADDR_SERDES             0x0f
  39 #define SERDES_PAGE_FIBER       0x01
  40
  41 #define PORT_STATUS             0x00
  42 #define PORT_STATUS_PAUSE_EN    BIT(15)
  43 #define PORT_STATUS_MY_PAUSE    BIT(14)
  44 #define PORT_STATUS_HD_FLOW     BIT(13)
  45 #define PORT_STATUS_PHY_DETECT  BIT(12)
  46 #define PORT_STATUS_LINK        BIT(11)
  47 #define PORT_STATUS_DUPLEX      BIT(10)
  48 #define PORT_STATUS_SPEED_MASK  0x0300
  49 #define PORT_STATUS_SPEED_10    0x0000
  50 #define PORT_STATUS_SPEED_100   0x0100
  51 #define PORT_STATUS_SPEED_1000  0x0200
  52 #define PORT_STATUS_EEE         BIT(6) /* 6352 */
  53 #define PORT_STATUS_AM_DIS      BIT(6) /* 6165 */
  54 #define PORT_STATUS_MGMII       BIT(6) /* 6185 */
  55 #define PORT_STATUS_TX_PAUSED   BIT(5)
  56 #define PORT_STATUS_FLOW_CTRL   BIT(4)
  57 #define PORT_STATUS_CMODE_MASK  0x0f
  58 #define PORT_STATUS_CMODE_100BASE_X     0x8
  59 #define PORT_STATUS_CMODE_1000BASE_X    0x9
  60 #define PORT_STATUS_CMODE_SGMII         0xa
  61 #define PORT_PCS_CTRL           0x01
  62 #define PORT_PCS_CTRL_RGMII_DELAY_RXCLK BIT(15)
  63 #define PORT_PCS_CTRL_RGMII_DELAY_TXCLK BIT(14)
  64 #define PORT_PCS_CTRL_FORCE_SPEED       BIT(13) /* 6390 */
  65 #define PORT_PCS_CTRL_ALTSPEED          BIT(12) /* 6390 */
  66 #define PORT_PCS_CTRL_200BASE           BIT(12) /* 6352 */
  67 #define PORT_PCS_CTRL_FC                BIT(7)
  68 #define PORT_PCS_CTRL_FORCE_FC          BIT(6)
  69 #define PORT_PCS_CTRL_LINK_UP           BIT(5)
  70 #define PORT_PCS_CTRL_FORCE_LINK        BIT(4)
  71 #define PORT_PCS_CTRL_DUPLEX_FULL       BIT(3)
  72 #define PORT_PCS_CTRL_FORCE_DUPLEX      BIT(2)
  73 #define PORT_PCS_CTRL_SPEED_MASK        (0x03)
  74 #define PORT_PCS_CTRL_SPEED_10          (0x00)
  75 #define PORT_PCS_CTRL_SPEED_100         (0x01)
  76 #define PORT_PCS_CTRL_SPEED_200         (0x02) /* 6065 and non Gb chips */
  77 #define PORT_PCS_CTRL_SPEED_1000        (0x02)
  78 #define PORT_PCS_CTRL_SPEED_10000       (0x03) /* 6390X */
  79 #define PORT_PCS_CTRL_SPEED_UNFORCED    (0x03)
  80 #define PORT_PAUSE_CTRL         0x02
  81 #define PORT_SWITCH_ID          0x03
  82 #define PORT_SWITCH_ID_PROD_NUM_6085    0x04a
  83 #define PORT_SWITCH_ID_PROD_NUM_6095    0x095
  84 #define PORT_SWITCH_ID_PROD_NUM_6097    0x099
  85 #define PORT_SWITCH_ID_PROD_NUM_6131    0x106
  86 #define PORT_SWITCH_ID_PROD_NUM_6320    0x115
  87 #define PORT_SWITCH_ID_PROD_NUM_6123    0x121
  88 #define PORT_SWITCH_ID_PROD_NUM_6161    0x161
  89 #define PORT_SWITCH_ID_PROD_NUM_6165    0x165
  90 #define PORT_SWITCH_ID_PROD_NUM_6171    0x171
  91 #define PORT_SWITCH_ID_PROD_NUM_6172    0x172
  92 #define PORT_SWITCH_ID_PROD_NUM_6175    0x175
  93 #define PORT_SWITCH_ID_PROD_NUM_6176    0x176
  94 #define PORT_SWITCH_ID_PROD_NUM_6185    0x1a7
  95 #define PORT_SWITCH_ID_PROD_NUM_6190    0x190
  96 #define PORT_SWITCH_ID_PROD_NUM_6190X   0x0a0
  97 #define PORT_SWITCH_ID_PROD_NUM_6191    0x191
  98 #define PORT_SWITCH_ID_PROD_NUM_6240    0x240
  99 #define PORT_SWITCH_ID_PROD_NUM_6290    0x290
 100 #define PORT_SWITCH_ID_PROD_NUM_6321    0x310
 101 #define PORT_SWITCH_ID_PROD_NUM_6352    0x352
 102 #define PORT_SWITCH_ID_PROD_NUM_6350    0x371
 103 #define PORT_SWITCH_ID_PROD_NUM_6351    0x375
 104 #define PORT_SWITCH_ID_PROD_NUM_6390    0x390
 105 #define PORT_SWITCH_ID_PROD_NUM_6390X   0x0a1
 106 #define PORT_CONTROL            0x04
 107 #define PORT_CONTROL_USE_CORE_TAG       BIT(15)
 108 #define PORT_CONTROL_DROP_ON_LOCK       BIT(14)
 109 #define PORT_CONTROL_EGRESS_UNMODIFIED  (0x0 << 12)
 110 #define PORT_CONTROL_EGRESS_UNTAGGED    (0x1 << 12)
 111 #define PORT_CONTROL_EGRESS_TAGGED      (0x2 << 12)
 112 #define PORT_CONTROL_EGRESS_ADD_TAG     (0x3 << 12)
 113 #define PORT_CONTROL_HEADER             BIT(11)
 114 #define PORT_CONTROL_IGMP_MLD_SNOOP     BIT(10)
 115 #define PORT_CONTROL_DOUBLE_TAG         BIT(9)
 116 #define PORT_CONTROL_FRAME_MODE_NORMAL          (0x0 << 8)
 117 #define PORT_CONTROL_FRAME_MODE_DSA             (0x1 << 8)
 118 #define PORT_CONTROL_FRAME_MODE_PROVIDER        (0x2 << 8)
 119 #define PORT_CONTROL_FRAME_ETHER_TYPE_DSA       (0x3 << 8)
 120 #define PORT_CONTROL_DSA_TAG            BIT(8)
 121 #define PORT_CONTROL_VLAN_TUNNEL        BIT(7)
 122 #define PORT_CONTROL_TAG_IF_BOTH        BIT(6)
 123 #define PORT_CONTROL_USE_IP             BIT(5)
 124 #define PORT_CONTROL_USE_TAG            BIT(4)
 125 #define PORT_CONTROL_FORWARD_UNKNOWN_MC BIT(3)
 126 #define PORT_CONTROL_FORWARD_UNKNOWN    BIT(2)
 127 #define PORT_CONTROL_STATE_MASK         0x03
 128 #define PORT_CONTROL_STATE_DISABLED     0x00
 129 #define PORT_CONTROL_STATE_BLOCKING     0x01
 130 #define PORT_CONTROL_STATE_LEARNING     0x02
 131 #define PORT_CONTROL_STATE_FORWARDING   0x03
 132 #define PORT_CONTROL_1          0x05
 133 #define PORT_CONTROL_1_FID_11_4_MASK    (0xff << 0)
 134 #define PORT_BASE_VLAN          0x06
 135 #define PORT_BASE_VLAN_FID_3_0_MASK     (0xf << 12)
 136 #define PORT_DEFAULT_VLAN       0x07
 137 #define PORT_DEFAULT_VLAN_MASK  0xfff
 138 #define PORT_CONTROL_2          0x08
 139 #define PORT_CONTROL_2_IGNORE_FCS       BIT(15)
 140 #define PORT_CONTROL_2_VTU_PRI_OVERRIDE BIT(14)
 141 #define PORT_CONTROL_2_SA_PRIO_OVERRIDE BIT(13)
 142 #define PORT_CONTROL_2_DA_PRIO_OVERRIDE BIT(12)
 143 #define PORT_CONTROL_2_JUMBO_1522       (0x00 << 12)
 144 #define PORT_CONTROL_2_JUMBO_2048       (0x01 << 12)
 145 #define PORT_CONTROL_2_JUMBO_10240      (0x02 << 12)
 146 #define PORT_CONTROL_2_8021Q_MASK       (0x03 << 10)
 147 #define PORT_CONTROL_2_8021Q_DISABLED   (0x00 << 10)
 148 #define PORT_CONTROL_2_8021Q_FALLBACK   (0x01 << 10)
 149 #define PORT_CONTROL_2_8021Q_CHECK      (0x02 << 10)
 150 #define PORT_CONTROL_2_8021Q_SECURE     (0x03 << 10)
 151 #define PORT_CONTROL_2_DISCARD_TAGGED   BIT(9)
 152 #define PORT_CONTROL_2_DISCARD_UNTAGGED BIT(8)
 153 #define PORT_CONTROL_2_MAP_DA           BIT(7)
 154 #define PORT_CONTROL_2_DEFAULT_FORWARD  BIT(6)
 155 #define PORT_CONTROL_2_FORWARD_UNKNOWN  BIT(6)
 156 #define PORT_CONTROL_2_EGRESS_MONITOR   BIT(5)
 157 #define PORT_CONTROL_2_INGRESS_MONITOR  BIT(4)
 158 #define PORT_RATE_CONTROL       0x09
 159 #define PORT_RATE_CONTROL_2     0x0a
 160 #define PORT_ASSOC_VECTOR       0x0b
 161 #define PORT_ASSOC_VECTOR_HOLD_AT_1             BIT(15)
 162 #define PORT_ASSOC_VECTOR_INT_AGE_OUT           BIT(14)
 163 #define PORT_ASSOC_VECTOR_LOCKED_PORT           BIT(13)
 164 #define PORT_ASSOC_VECTOR_IGNORE_WRONG          BIT(12)
 165 #define PORT_ASSOC_VECTOR_REFRESH_LOCKED        BIT(11)
 166 #define PORT_ATU_CONTROL        0x0c
 167 #define PORT_PRI_OVERRIDE       0x0d
 168 #define PORT_ETH_TYPE           0x0f
 169 #define PORT_IN_DISCARD_LO      0x10
 170 #define PORT_IN_DISCARD_HI      0x11
 171 #define PORT_IN_FILTERED        0x12
 172 #define PORT_OUT_FILTERED       0x13
 173 #define PORT_TAG_REGMAP_0123    0x18
 174 #define PORT_TAG_REGMAP_4567    0x19
 175 #define PORT_IEEE_PRIO_MAP_TABLE        0x18    /* 6390 */
 176 #define PORT_IEEE_PRIO_MAP_TABLE_UPDATE         BIT(15)
 177 #define PORT_IEEE_PRIO_MAP_TABLE_INGRESS_PCP            (0x0 << 12)
 178 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_GREEN_PCP       (0x1 << 12)
 179 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_YELLOW_PCP      (0x2 << 12)
 180 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_AVB_PCP         (0x3 << 12)
 181 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_GREEN_DSCP      (0x5 << 12)
 182 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_YELLOW_DSCP     (0x6 << 12)
 183 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_AVB_DSCP        (0x7 << 12)
 184 #define PORT_IEEE_PRIO_MAP_TABLE_POINTER_SHIFT          9
 185
 186 #define GLOBAL_STATUS           0x00
 187 #define GLOBAL_STATUS_PPU_STATE BIT(15) /* 6351 and 6171 */
 188 /* Two bits for 6165, 6185 etc */
 189 #define GLOBAL_STATUS_PPU_MASK          (0x3 << 14)
 190 #define GLOBAL_STATUS_PPU_DISABLED_RST  (0x0 << 14)
 191 #define GLOBAL_STATUS_PPU_INITIALIZING  (0x1 << 14)
 192 #define GLOBAL_STATUS_PPU_DISABLED      (0x2 << 14)
 193 #define GLOBAL_STATUS_PPU_POLLING       (0x3 << 14)
 194 #define GLOBAL_STATUS_IRQ_AVB           8
 195 #define GLOBAL_STATUS_IRQ_DEVICE        7
 196 #define GLOBAL_STATUS_IRQ_STATS         6
 197 #define GLOBAL_STATUS_IRQ_VTU_PROBLEM   5
 198 #define GLOBAL_STATUS_IRQ_VTU_DONE      4
 199 #define GLOBAL_STATUS_IRQ_ATU_PROBLEM   3
 200 #define GLOBAL_STATUS_IRQ_ATU_DONE      2
 201 #define GLOBAL_STATUS_IRQ_TCAM_DONE     1
 202 #define GLOBAL_STATUS_IRQ_EEPROM_DONE   0
 203 #define GLOBAL_MAC_01           0x01
 204 #define GLOBAL_MAC_23           0x02
 205 #define GLOBAL_MAC_45           0x03
 206 #define GLOBAL_ATU_FID          0x01
 207 #define GLOBAL_VTU_FID          0x02
 208 #define GLOBAL_VTU_FID_MASK     0xfff
 209 #define GLOBAL_VTU_SID          0x03    /* 6097 6165 6351 6352 */
 210 #define GLOBAL_VTU_SID_MASK     0x3f
 211 #define GLOBAL_CONTROL          0x04
 212 #define GLOBAL_CONTROL_SW_RESET         BIT(15)
 213 #define GLOBAL_CONTROL_PPU_ENABLE       BIT(14)
 214 #define GLOBAL_CONTROL_DISCARD_EXCESS   BIT(13) /* 6352 */
 215 #define GLOBAL_CONTROL_SCHED_PRIO       BIT(11) /* 6152 */
 216 #define GLOBAL_CONTROL_MAX_FRAME_1632   BIT(10) /* 6152 */
 217 #define GLOBAL_CONTROL_RELOAD_EEPROM    BIT(9)  /* 6152 */
 218 #define GLOBAL_CONTROL_DEVICE_EN        BIT(7)
 219 #define GLOBAL_CONTROL_STATS_DONE_EN    BIT(6)
 220 #define GLOBAL_CONTROL_VTU_PROBLEM_EN   BIT(5)
 221 #define GLOBAL_CONTROL_VTU_DONE_EN      BIT(4)
 222 #define GLOBAL_CONTROL_ATU_PROBLEM_EN   BIT(3)
 223 #define GLOBAL_CONTROL_ATU_DONE_EN      BIT(2)
 224 #define GLOBAL_CONTROL_TCAM_EN          BIT(1)
 225 #define GLOBAL_CONTROL_EEPROM_DONE_EN   BIT(0)
 226 #define GLOBAL_VTU_OP           0x05
 227 #define GLOBAL_VTU_OP_BUSY      BIT(15)
 228 #define GLOBAL_VTU_OP_FLUSH_ALL         ((0x01 << 12) | GLOBAL_VTU_OP_BUSY)
 229 #define GLOBAL_VTU_OP_VTU_LOAD_PURGE    ((0x03 << 12) | GLOBAL_VTU_OP_BUSY)
 230 #define GLOBAL_VTU_OP_VTU_GET_NEXT      ((0x04 << 12) | GLOBAL_VTU_OP_BUSY)
 231 #define GLOBAL_VTU_OP_STU_LOAD_PURGE    ((0x05 << 12) | GLOBAL_VTU_OP_BUSY)
 232 #define GLOBAL_VTU_OP_STU_GET_NEXT      ((0x06 << 12) | GLOBAL_VTU_OP_BUSY)
 233 #define GLOBAL_VTU_VID          0x06
 234 #define GLOBAL_VTU_VID_MASK     0xfff
 235 #define GLOBAL_VTU_VID_VALID    BIT(12)
 236 #define GLOBAL_VTU_DATA_0_3     0x07
 237 #define GLOBAL_VTU_DATA_4_7     0x08
 238 #define GLOBAL_VTU_DATA_8_11    0x09
 239 #define GLOBAL_VTU_STU_DATA_MASK                0x03
 240 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNMODIFIED   0x00
 241 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNTAGGED     0x01
 242 #define GLOBAL_VTU_DATA_MEMBER_TAG_TAGGED       0x02
 243 #define GLOBAL_VTU_DATA_MEMBER_TAG_NON_MEMBER   0x03
 244 #define GLOBAL_STU_DATA_PORT_STATE_DISABLED     0x00
 245 #define GLOBAL_STU_DATA_PORT_STATE_BLOCKING     0x01
 246 #define GLOBAL_STU_DATA_PORT_STATE_LEARNING     0x02
 247 #define GLOBAL_STU_DATA_PORT_STATE_FORWARDING   0x03
 248 #define GLOBAL_ATU_CONTROL      0x0a
 249 #define GLOBAL_ATU_CONTROL_LEARN2ALL    BIT(3)
 250 #define GLOBAL_ATU_OP           0x0b
 251 #define GLOBAL_ATU_OP_BUSY      BIT(15)
 252 #define GLOBAL_ATU_OP_NOP               (0 << 12)
 253 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL            ((1 << 12) | GLOBAL_ATU_OP_BUSY)
 254 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC     ((2 << 12) | GLOBAL_ATU_OP_BUSY)
 255 #define GLOBAL_ATU_OP_LOAD_DB           ((3 << 12) | GLOBAL_ATU_OP_BUSY)
 256 #define GLOBAL_ATU_OP_GET_NEXT_DB       ((4 << 12) | GLOBAL_ATU_OP_BUSY)
 257 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL_DB         ((5 << 12) | GLOBAL_ATU_OP_BUSY)
 258 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC_DB ((6 << 12) | GLOBAL_ATU_OP_BUSY)
 259 #define GLOBAL_ATU_OP_GET_CLR_VIOLATION   ((7 << 12) | GLOBAL_ATU_OP_BUSY)
 260 #define GLOBAL_ATU_DATA         0x0c
 261 #define GLOBAL_ATU_DATA_TRUNK                   BIT(15)
 262 #define GLOBAL_ATU_DATA_TRUNK_ID_MASK           0x00f0
 263 #define GLOBAL_ATU_DATA_TRUNK_ID_SHIFT          4
 264 #define GLOBAL_ATU_DATA_PORT_VECTOR_MASK        0x3ff0
 265 #define GLOBAL_ATU_DATA_PORT_VECTOR_SHIFT       4
 266 #define GLOBAL_ATU_DATA_STATE_MASK              0x0f
 267 #define GLOBAL_ATU_DATA_STATE_UNUSED            0x00
 268 #define GLOBAL_ATU_DATA_STATE_UC_MGMT           0x0d
 269 #define GLOBAL_ATU_DATA_STATE_UC_STATIC         0x0e
 270 #define GLOBAL_ATU_DATA_STATE_UC_PRIO_OVER      0x0f
 271 #define GLOBAL_ATU_DATA_STATE_MC_NONE_RATE      0x05
 272 #define GLOBAL_ATU_DATA_STATE_MC_STATIC         0x07
 273 #define GLOBAL_ATU_DATA_STATE_MC_MGMT           0x0e
 274 #define GLOBAL_ATU_DATA_STATE_MC_PRIO_OVER      0x0f
 275 #define GLOBAL_ATU_MAC_01       0x0d
 276 #define GLOBAL_ATU_MAC_23       0x0e
 277 #define GLOBAL_ATU_MAC_45       0x0f
 278 #define GLOBAL_IP_PRI_0         0x10
 279 #define GLOBAL_IP_PRI_1         0x11
 280 #define GLOBAL_IP_PRI_2         0x12
 281 #define GLOBAL_IP_PRI_3         0x13
 282 #define GLOBAL_IP_PRI_4         0x14
 283 #define GLOBAL_IP_PRI_5         0x15
 284 #define GLOBAL_IP_PRI_6         0x16
 285 #define GLOBAL_IP_PRI_7         0x17
 286 #define GLOBAL_IEEE_PRI         0x18
 287 #define GLOBAL_CORE_TAG_TYPE    0x19
 288 #define GLOBAL_MONITOR_CONTROL  0x1a
 289 #define GLOBAL_MONITOR_CONTROL_INGRESS_SHIFT    12
 290 #define GLOBAL_MONITOR_CONTROL_INGRESS_MASK     (0xf << 12)
 291 #define GLOBAL_MONITOR_CONTROL_EGRESS_SHIFT     8
 292 #define GLOBAL_MONITOR_CONTROL_EGRESS_MASK      (0xf << 8)
 293 #define GLOBAL_MONITOR_CONTROL_ARP_SHIFT        4
 294 #define GLOBAL_MONITOR_CONTROL_ARP_MASK         (0xf << 4)
 295 #define GLOBAL_MONITOR_CONTROL_MIRROR_SHIFT     0
 296 #define GLOBAL_MONITOR_CONTROL_ARP_DISABLED     (0xf0)
 297 #define GLOBAL_MONITOR_CONTROL_UPDATE                   BIT(15)
 298 #define GLOBAL_MONITOR_CONTROL_0180C280000000XLO        (0x00 << 8)
 299 #define GLOBAL_MONITOR_CONTROL_0180C280000000XHI        (0x01 << 8)
 300 #define GLOBAL_MONITOR_CONTROL_0180C280000002XLO        (0x02 << 8)
 301 #define GLOBAL_MONITOR_CONTROL_0180C280000002XHI        (0x03 << 8)
 302 #define GLOBAL_MONITOR_CONTROL_INGRESS                  (0x20 << 8)
 303 #define GLOBAL_MONITOR_CONTROL_EGRESS                   (0x21 << 8)
 304 #define GLOBAL_MONITOR_CONTROL_CPU_DEST                 (0x30 << 8)
 305 #define GLOBAL_CONTROL_2        0x1c
 306 #define GLOBAL_CONTROL_2_NO_CASCADE             0xe000
 307 #define GLOBAL_CONTROL_2_MULTIPLE_CASCADE       0xf000
 308 #define GLOBAL_CONTROL_2_HIST_RX               (0x1 << 6)
 309 #define GLOBAL_CONTROL_2_HIST_TX               (0x2 << 6)
 310 #define GLOBAL_CONTROL_2_HIST_RX_TX            (0x3 << 6)
 311 #define GLOBAL_STATS_OP         0x1d
 312 #define GLOBAL_STATS_OP_BUSY    BIT(15)
 313 #define GLOBAL_STATS_OP_NOP             (0 << 12)
 314 #define GLOBAL_STATS_OP_FLUSH_ALL       ((1 << 12) | GLOBAL_STATS_OP_BUSY)
 315 #define GLOBAL_STATS_OP_FLUSH_PORT      ((2 << 12) | GLOBAL_STATS_OP_BUSY)
 316 #define GLOBAL_STATS_OP_READ_CAPTURED   ((4 << 12) | GLOBAL_STATS_OP_BUSY)
 317 #define GLOBAL_STATS_OP_CAPTURE_PORT    ((5 << 12) | GLOBAL_STATS_OP_BUSY)
 318 #define GLOBAL_STATS_OP_HIST_RX         ((1 << 10) | GLOBAL_STATS_OP_BUSY)
 319 #define GLOBAL_STATS_OP_HIST_TX         ((2 << 10) | GLOBAL_STATS_OP_BUSY)
 320 #define GLOBAL_STATS_OP_HIST_RX_TX      ((3 << 10) | GLOBAL_STATS_OP_BUSY)
 321 #define GLOBAL_STATS_OP_BANK_1_BIT_9    BIT(9)
 322 #define GLOBAL_STATS_OP_BANK_1_BIT_10   BIT(10)
 323 #define GLOBAL_STATS_COUNTER_32 0x1e
 324 #define GLOBAL_STATS_COUNTER_01 0x1f
 325
 326 #define GLOBAL2_INT_SOURCE      0x00
 327 #define GLOBAL2_INT_MASK        0x01
 328 #define GLOBAL2_MGMT_EN_2X      0x02
 329 #define GLOBAL2_MGMT_EN_0X      0x03
 330 #define GLOBAL2_FLOW_CONTROL    0x04
 331 #define GLOBAL2_SWITCH_MGMT     0x05
 332 #define GLOBAL2_SWITCH_MGMT_USE_DOUBLE_TAG_DATA BIT(15)
 333 #define GLOBAL2_SWITCH_MGMT_PREVENT_LOOPS       BIT(14)
 334 #define GLOBAL2_SWITCH_MGMT_FLOW_CONTROL_MSG    BIT(13)
 335 #define GLOBAL2_SWITCH_MGMT_FORCE_FLOW_CTRL_PRI BIT(7)
 336 #define GLOBAL2_SWITCH_MGMT_RSVD2CPU            BIT(3)
 337 #define GLOBAL2_DEVICE_MAPPING  0x06
 338 #define GLOBAL2_DEVICE_MAPPING_UPDATE           BIT(15)
 339 #define GLOBAL2_DEVICE_MAPPING_TARGET_SHIFT     8
 340 #define GLOBAL2_DEVICE_MAPPING_PORT_MASK        0x0f
 341 #define GLOBAL2_TRUNK_MASK      0x07
 342 #define GLOBAL2_TRUNK_MASK_UPDATE               BIT(15)
 343 #define GLOBAL2_TRUNK_MASK_NUM_SHIFT            12
 344 #define GLOBAL2_TRUNK_MASK_HASK                 BIT(11)
 345 #define GLOBAL2_TRUNK_MAPPING   0x08
 346 #define GLOBAL2_TRUNK_MAPPING_UPDATE            BIT(15)
 347 #define GLOBAL2_TRUNK_MAPPING_ID_SHIFT          11
 348 #define GLOBAL2_IRL_CMD         0x09
 349 #define GLOBAL2_IRL_CMD_BUSY    BIT(15)
 350 #define GLOBAL2_IRL_CMD_OP_INIT_ALL     ((0x001 << 12) | GLOBAL2_IRL_CMD_BUSY)
 351 #define GLOBAL2_IRL_CMD_OP_INIT_SEL     ((0x010 << 12) | GLOBAL2_IRL_CMD_BUSY)
 352 #define GLOBAL2_IRL_CMD_OP_WRITE_SEL    ((0x011 << 12) | GLOBAL2_IRL_CMD_BUSY)
 353 #define GLOBAL2_IRL_CMD_OP_READ_SEL     ((0x100 << 12) | GLOBAL2_IRL_CMD_BUSY)
 354 #define GLOBAL2_IRL_DATA        0x0a
 355 #define GLOBAL2_PVT_ADDR        0x0b
 356 #define GLOBAL2_PVT_ADDR_BUSY   BIT(15)
 357 #define GLOBAL2_PVT_ADDR_OP_INIT_ONES   ((0x01 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 358 #define GLOBAL2_PVT_ADDR_OP_WRITE_PVLAN ((0x03 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 359 #define GLOBAL2_PVT_ADDR_OP_READ        ((0x04 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 360 #define GLOBAL2_PVT_DATA        0x0c
 361 #define GLOBAL2_SWITCH_MAC      0x0d
 362 #define GLOBAL2_ATU_STATS       0x0e
 363 #define GLOBAL2_PRIO_OVERRIDE   0x0f
 364 #define GLOBAL2_PRIO_OVERRIDE_FORCE_SNOOP       BIT(7)
 365 #define GLOBAL2_PRIO_OVERRIDE_SNOOP_SHIFT       4
 366 #define GLOBAL2_PRIO_OVERRIDE_FORCE_ARP         BIT(3)
 367 #define GLOBAL2_PRIO_OVERRIDE_ARP_SHIFT         0
 368 #define GLOBAL2_EEPROM_CMD              0x14
 369 #define GLOBAL2_EEPROM_CMD_BUSY         BIT(15)
 370 #define GLOBAL2_EEPROM_CMD_OP_WRITE     ((0x3 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 371 #define GLOBAL2_EEPROM_CMD_OP_READ      ((0x4 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 372 #define GLOBAL2_EEPROM_CMD_OP_LOAD      ((0x6 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 373 #define GLOBAL2_EEPROM_CMD_RUNNING      BIT(11)
 374 #define GLOBAL2_EEPROM_CMD_WRITE_EN     BIT(10)
 375 #define GLOBAL2_EEPROM_CMD_ADDR_MASK    0xff
 376 #define GLOBAL2_EEPROM_DATA     0x15
 377 #define GLOBAL2_PTP_AVB_OP      0x16
 378 #define GLOBAL2_PTP_AVB_DATA    0x17
 379 #define GLOBAL2_SMI_PHY_CMD                     0x18
 380 #define GLOBAL2_SMI_PHY_CMD_BUSY                BIT(15)
 381 #define GLOBAL2_SMI_PHY_CMD_MODE_22             BIT(12)
 382 #define GLOBAL2_SMI_PHY_CMD_OP_22_WRITE_DATA    ((0x1 << 10) | \
 383                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 384                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 385 #define GLOBAL2_SMI_PHY_CMD_OP_22_READ_DATA     ((0x2 << 10) | \
 386                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 387                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 388 #define GLOBAL2_SMI_PHY_DATA                    0x19
 389 #define GLOBAL2_SCRATCH_MISC    0x1a
 390 #define GLOBAL2_SCRATCH_BUSY            BIT(15)
 391 #define GLOBAL2_SCRATCH_REGISTER_SHIFT  8
 392 #define GLOBAL2_SCRATCH_VALUE_MASK      0xff
 393 #define GLOBAL2_WDOG_CONTROL    0x1b
 394 #define GLOBAL2_QOS_WEIGHT      0x1c
 395 #define GLOBAL2_MISC            0x1d
 396
 397 #define MV88E6XXX_N_FID         4096
 398
 399 /* List of supported models */
 400 enum mv88e6xxx_model {
 401         MV88E6085,
 402         MV88E6095,
 403         MV88E6097,
 404         MV88E6123,
 405         MV88E6131,
 406         MV88E6161,
 407         MV88E6165,
 408         MV88E6171,
 409         MV88E6172,
 410         MV88E6175,
 411         MV88E6176,
 412         MV88E6185,
 413         MV88E6190,
 414         MV88E6190X,
 415         MV88E6191,
 416         MV88E6240,
 417         MV88E6290,
 418         MV88E6320,
 419         MV88E6321,
 420         MV88E6350,
 421         MV88E6351,
 422         MV88E6352,
 423         MV88E6390,
 424         MV88E6390X,
 425 };
 426
 427 enum mv88e6xxx_family {
 428         MV88E6XXX_FAMILY_NONE,
 429         MV88E6XXX_FAMILY_6065,  /* 6031 6035 6061 6065 */
 430         MV88E6XXX_FAMILY_6095,  /* 6092 6095 */
 431         MV88E6XXX_FAMILY_6097,  /* 6046 6085 6096 6097 */
 432         MV88E6XXX_FAMILY_6165,  /* 6123 6161 6165 */
 433         MV88E6XXX_FAMILY_6185,  /* 6108 6121 6122 6131 6152 6155 6182 6185 */
 434         MV88E6XXX_FAMILY_6320,  /* 6320 6321 */
 435         MV88E6XXX_FAMILY_6351,  /* 6171 6175 6350 6351 */
 436         MV88E6XXX_FAMILY_6352,  /* 6172 6176 6240 6352 */
 437         MV88E6XXX_FAMILY_6390,  /* 6190 6190X 6191 6290 6390 6390X */
 438 };
 439
 440 enum mv88e6xxx_cap {
 441         /* Two different tag protocols can be used by the driver. All
 442          * switches support DSA, but only later generations support
 443          * EDSA.
 444          */
 445         MV88E6XXX_CAP_EDSA,
 446
 447         /* Energy Efficient Ethernet.
 448          */
 449         MV88E6XXX_CAP_EEE,
 450
 451         /* Multi-chip Addressing Mode.
 452          * Some chips respond to only 2 registers of its own SMI device address
 453          * when it is non-zero, and use indirect access to internal registers.
 454          */
 455         MV88E6XXX_CAP_SMI_CMD,          /* (0x00) SMI Command */
 456         MV88E6XXX_CAP_SMI_DATA,         /* (0x01) SMI Data */
 457
 458         /* PHY Registers.
 459          */
 460         MV88E6XXX_CAP_PHY_PAGE,         /* (0x16) Page Register */
 461
 462         /* Fiber/SERDES Registers (SMI address F).
 463          */
 464         MV88E6XXX_CAP_SERDES,
 465
 466         /* Switch Global (1) Registers.
 467          */
 468         MV88E6XXX_CAP_G1_ATU_FID,       /* (0x01) ATU FID Register */
 469         MV88E6XXX_CAP_G1_VTU_FID,       /* (0x02) VTU FID Register */
 470
 471         /* Switch Global 2 Registers.
 472          * The device contains a second set of global 16-bit registers.
 473          */
 474         MV88E6XXX_CAP_GLOBAL2,
 475         MV88E6XXX_CAP_G2_INT,           /* (0x00) Interrupt Status */
 476         MV88E6XXX_CAP_G2_MGMT_EN_2X,    /* (0x02) MGMT Enable Register 2x */
 477         MV88E6XXX_CAP_G2_MGMT_EN_0X,    /* (0x03) MGMT Enable Register 0x */
 478         MV88E6XXX_CAP_G2_IRL_CMD,       /* (0x09) Ingress Rate Command */
 479         MV88E6XXX_CAP_G2_IRL_DATA,      /* (0x0a) Ingress Rate Data */
 480         MV88E6XXX_CAP_G2_PVT_ADDR,      /* (0x0b) Cross Chip Port VLAN Addr */
 481         MV88E6XXX_CAP_G2_PVT_DATA,      /* (0x0c) Cross Chip Port VLAN Data */
 482         MV88E6XXX_CAP_G2_POT,           /* (0x0f) Priority Override Table */
 483
 484         /* PHY Polling Unit.
 485          * See GLOBAL_CONTROL_PPU_ENABLE and GLOBAL_STATUS_PPU_POLLING.
 486          */
 487         MV88E6XXX_CAP_PPU,
 488         MV88E6XXX_CAP_PPU_ACTIVE,
 489
 490         /* Per VLAN Spanning Tree Unit (STU).
 491          * The Port State database, if present, is accessed through VTU
 492          * operations and dedicated SID registers. See GLOBAL_VTU_SID.
 493          */
 494         MV88E6XXX_CAP_STU,
 495
 496         /* Internal temperature sensor.
 497          * Available from any enabled port's PHY register 26, page 6.
 498          */
 499         MV88E6XXX_CAP_TEMP,
 500         MV88E6XXX_CAP_TEMP_LIMIT,
 501
 502         /* VLAN Table Unit.
 503          * The VTU is used to program 802.1Q VLANs. See GLOBAL_VTU_OP.
 504          */
 505         MV88E6XXX_CAP_VTU,
 506 };
 507
 508 /* Bitmask of capabilities */
 509 #define MV88E6XXX_FLAG_EDSA             BIT_ULL(MV88E6XXX_CAP_EDSA)
 510 #define MV88E6XXX_FLAG_EEE              BIT_ULL(MV88E6XXX_CAP_EEE)
 511
 512 #define MV88E6XXX_FLAG_SMI_CMD          BIT_ULL(MV88E6XXX_CAP_SMI_CMD)
 513 #define MV88E6XXX_FLAG_SMI_DATA         BIT_ULL(MV88E6XXX_CAP_SMI_DATA)
 514
 515 #define MV88E6XXX_FLAG_PHY_PAGE         BIT_ULL(MV88E6XXX_CAP_PHY_PAGE)
 516
 517 #define MV88E6XXX_FLAG_SERDES           BIT_ULL(MV88E6XXX_CAP_SERDES)
 518
 519 #define MV88E6XXX_FLAG_G1_ATU_FID       BIT_ULL(MV88E6XXX_CAP_G1_ATU_FID)
 520 #define MV88E6XXX_FLAG_G1_VTU_FID       BIT_ULL(MV88E6XXX_CAP_G1_VTU_FID)
 521
 522 #define MV88E6XXX_FLAG_GLOBAL2          BIT_ULL(MV88E6XXX_CAP_GLOBAL2)
 523 #define MV88E6XXX_FLAG_G2_INT           BIT_ULL(MV88E6XXX_CAP_G2_INT)
 524 #define MV88E6XXX_FLAG_G2_MGMT_EN_2X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_2X)
 525 #define MV88E6XXX_FLAG_G2_MGMT_EN_0X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_0X)
 526 #define MV88E6XXX_FLAG_G2_IRL_CMD       BIT_ULL(MV88E6XXX_CAP_G2_IRL_CMD)
 527 #define MV88E6XXX_FLAG_G2_IRL_DATA      BIT_ULL(MV88E6XXX_CAP_G2_IRL_DATA)
 528 #define MV88E6XXX_FLAG_G2_PVT_ADDR      BIT_ULL(MV88E6XXX_CAP_G2_PVT_ADDR)
 529 #define MV88E6XXX_FLAG_G2_PVT_DATA      BIT_ULL(MV88E6XXX_CAP_G2_PVT_DATA)
 530 #define MV88E6XXX_FLAG_G2_POT           BIT_ULL(MV88E6XXX_CAP_G2_POT)
 531
 532 #define MV88E6XXX_FLAG_PPU              BIT_ULL(MV88E6XXX_CAP_PPU)
 533 #define MV88E6XXX_FLAG_PPU_ACTIVE       BIT_ULL(MV88E6XXX_CAP_PPU_ACTIVE)
 534 #define MV88E6XXX_FLAG_STU              BIT_ULL(MV88E6XXX_CAP_STU)
 535 #define MV88E6XXX_FLAG_TEMP             BIT_ULL(MV88E6XXX_CAP_TEMP)
 536 #define MV88E6XXX_FLAG_TEMP_LIMIT       BIT_ULL(MV88E6XXX_CAP_TEMP_LIMIT)
 537 #define MV88E6XXX_FLAG_VTU              BIT_ULL(MV88E6XXX_CAP_VTU)
 538
 539 /* Ingress Rate Limit unit */
 540 #define MV88E6XXX_FLAGS_IRL             \
 541         (MV88E6XXX_FLAG_G2_IRL_CMD |    \
 542          MV88E6XXX_FLAG_G2_IRL_DATA)
 543
 544 /* Multi-chip Addressing Mode */
 545 #define MV88E6XXX_FLAGS_MULTI_CHIP      \
 546         (MV88E6XXX_FLAG_SMI_CMD |       \
 547          MV88E6XXX_FLAG_SMI_DATA)
 548
 549 /* Cross-chip Port VLAN Table */
 550 #define MV88E6XXX_FLAGS_PVT             \
 551         (MV88E6XXX_FLAG_G2_PVT_ADDR |   \
 552          MV88E6XXX_FLAG_G2_PVT_DATA)
 553
 554 /* Fiber/SERDES Registers at SMI address F, page 1 */
 555 #define MV88E6XXX_FLAGS_SERDES          \
 556         (MV88E6XXX_FLAG_PHY_PAGE |      \
 557          MV88E6XXX_FLAG_SERDES)
 558
 559 #define MV88E6XXX_FLAGS_FAMILY_6095     \
 560         (MV88E6XXX_FLAG_GLOBAL2 |       \
 561          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 562          MV88E6XXX_FLAG_PPU |           \
 563          MV88E6XXX_FLAG_VTU |           \
 564          MV88E6XXX_FLAGS_MULTI_CHIP)
 565
 566 #define MV88E6XXX_FLAGS_FAMILY_6097     \
 567         (MV88E6XXX_FLAG_G1_ATU_FID |    \
 568          MV88E6XXX_FLAG_G1_VTU_FID |    \
 569          MV88E6XXX_FLAG_GLOBAL2 |       \
 570          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 571          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 572          MV88E6XXX_FLAG_G2_POT |        \
 573          MV88E6XXX_FLAG_PPU |           \
 574          MV88E6XXX_FLAG_STU |           \
 575          MV88E6XXX_FLAG_VTU |           \
 576          MV88E6XXX_FLAGS_IRL |          \
 577          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 578          MV88E6XXX_FLAGS_PVT)
 579
 580 #define MV88E6XXX_FLAGS_FAMILY_6165     \
 581         (MV88E6XXX_FLAG_G1_ATU_FID |    \
 582          MV88E6XXX_FLAG_G1_VTU_FID |    \
 583          MV88E6XXX_FLAG_GLOBAL2 |       \
 584          MV88E6XXX_FLAG_G2_INT |        \
 585          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 586          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 587          MV88E6XXX_FLAG_G2_POT |        \
 588          MV88E6XXX_FLAG_STU |           \
 589          MV88E6XXX_FLAG_TEMP |          \
 590          MV88E6XXX_FLAG_VTU |           \
 591          MV88E6XXX_FLAGS_IRL |          \
 592          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 593          MV88E6XXX_FLAGS_PVT)
 594
 595 #define MV88E6XXX_FLAGS_FAMILY_6185     \
 596         (MV88E6XXX_FLAG_GLOBAL2 |       \
 597          MV88E6XXX_FLAG_G2_INT |        \
 598          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 599          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 600          MV88E6XXX_FLAG_PPU |           \
 601          MV88E6XXX_FLAG_VTU)
 602
 603 #define MV88E6XXX_FLAGS_FAMILY_6320     \
 604         (MV88E6XXX_FLAG_EDSA |          \
 605          MV88E6XXX_FLAG_EEE |           \
 606          MV88E6XXX_FLAG_GLOBAL2 |       \
 607          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 608          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 609          MV88E6XXX_FLAG_G2_POT |        \
 610          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 611          MV88E6XXX_FLAG_TEMP |          \
 612          MV88E6XXX_FLAG_TEMP_LIMIT |    \
 613          MV88E6XXX_FLAG_VTU |           \
 614          MV88E6XXX_FLAGS_IRL |          \
 615          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 616          MV88E6XXX_FLAGS_PVT)
 617
 618 #define MV88E6XXX_FLAGS_FAMILY_6351     \
 619         (MV88E6XXX_FLAG_EDSA |          \
 620          MV88E6XXX_FLAG_G1_ATU_FID |    \
 621          MV88E6XXX_FLAG_G1_VTU_FID |    \
 622          MV88E6XXX_FLAG_GLOBAL2 |       \
 623          MV88E6XXX_FLAG_G2_INT |        \
 624          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 625          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 626          MV88E6XXX_FLAG_G2_POT |        \
 627          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 628          MV88E6XXX_FLAG_STU |           \
 629          MV88E6XXX_FLAG_TEMP |          \
 630          MV88E6XXX_FLAG_VTU |           \
 631          MV88E6XXX_FLAGS_IRL |          \
 632          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 633          MV88E6XXX_FLAGS_PVT)
 634
 635 #define MV88E6XXX_FLAGS_FAMILY_6352     \
 636         (MV88E6XXX_FLAG_EDSA |          \
 637          MV88E6XXX_FLAG_EEE |           \
 638          MV88E6XXX_FLAG_G1_ATU_FID |    \
 639          MV88E6XXX_FLAG_G1_VTU_FID |    \
 640          MV88E6XXX_FLAG_GLOBAL2 |       \
 641          MV88E6XXX_FLAG_G2_INT |        \
 642          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 643          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 644          MV88E6XXX_FLAG_G2_POT |        \
 645          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 646          MV88E6XXX_FLAG_STU |           \
 647          MV88E6XXX_FLAG_TEMP |          \
 648          MV88E6XXX_FLAG_TEMP_LIMIT |    \
 649          MV88E6XXX_FLAG_VTU |           \
 650          MV88E6XXX_FLAGS_IRL |          \
 651          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 652          MV88E6XXX_FLAGS_PVT |          \
 653          MV88E6XXX_FLAGS_SERDES)
 654
 655 struct mv88e6xxx_ops;
 656
 657 #define MV88E6XXX_FLAGS_FAMILY_6390     \
 658         (MV88E6XXX_FLAG_EEE |           \
 659          MV88E6XXX_FLAG_GLOBAL2 |       \
 660          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 661          MV88E6XXX_FLAG_STU |           \
 662          MV88E6XXX_FLAG_TEMP |          \
 663          MV88E6XXX_FLAG_TEMP_LIMIT |    \
 664          MV88E6XXX_FLAG_VTU |           \
 665          MV88E6XXX_FLAGS_IRL |          \
 666          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 667          MV88E6XXX_FLAGS_PVT)
 668
 669 struct mv88e6xxx_info {
 670         enum mv88e6xxx_family family;
 671         u16 prod_num;
 672         const char *name;
 673         unsigned int num_databases;
 674         unsigned int num_ports;
 675         unsigned int port_base_addr;
 676         unsigned int global1_addr;
 677         unsigned int age_time_coeff;
 678         unsigned int g1_irqs;
 679         unsigned long long flags;
 680         const struct mv88e6xxx_ops *ops;
 681 };
 682
 683 struct mv88e6xxx_atu_entry {
 684         u16     fid;
 685         u8      state;
 686         bool    trunk;
 687         u16     portv_trunkid;
 688         u8      mac[ETH_ALEN];
 689 };
 690
 691 struct mv88e6xxx_vtu_entry {
 692         u16     vid;
 693         u16     fid;
 694         u8      sid;
 695         bool    valid;
 696         u8      data[DSA_MAX_PORTS];
 697 };
 698
 699 struct mv88e6xxx_bus_ops;
 700
 701 struct mv88e6xxx_priv_port {
 702         struct net_device *bridge_dev;
 703 };
 704
 705 struct mv88e6xxx_irq {
 706         u16 masked;
 707         struct irq_chip chip;
 708         struct irq_domain *domain;
 709         unsigned int nirqs;
 710 };
 711
 712 struct mv88e6xxx_chip {
 713         const struct mv88e6xxx_info *info;
 714
 715         /* The dsa_switch this private structure is related to */
 716         struct dsa_switch *ds;
 717
 718         /* The device this structure is associated to */
 719         struct device *dev;
 720
 721         /* This mutex protects the access to the switch registers */
 722         struct mutex reg_lock;
 723
 724         /* The MII bus and the address on the bus that is used to
 725          * communication with the switch
 726          */
 727         const struct mv88e6xxx_bus_ops *smi_ops;
 728         struct mii_bus *bus;
 729         int sw_addr;
 730
 731         /* Handles automatic disabling and re-enabling of the PHY
 732          * polling unit.
 733          */
 734         const struct mv88e6xxx_bus_ops *phy_ops;
 735         struct mutex            ppu_mutex;
 736         int                     ppu_disabled;
 737         struct work_struct      ppu_work;
 738         struct timer_list       ppu_timer;
 739
 740         /* This mutex serialises access to the statistics unit.
 741          * Hold this mutex over snapshot + dump sequences.
 742          */
 743         struct mutex    stats_mutex;
 744
 745         struct mv88e6xxx_priv_port      ports[DSA_MAX_PORTS];
 746
 747         /* A switch may have a GPIO line tied to its reset pin. Parse
 748          * this from the device tree, and use it before performing
 749          * switch soft reset.
 750          */
 751         struct gpio_desc *reset;
 752
 753         /* set to size of eeprom if supported by the switch */
 754         int             eeprom_len;
 755
 756         /* Device node for the MDIO bus */
 757         struct device_node *mdio_np;
 758
 759         /* And the MDIO bus itself */
 760         struct mii_bus *mdio_bus;
 761
 762         /* There can be two interrupt controllers, which are chained
 763          * off a GPIO as interrupt source
 764          */
 765         struct mv88e6xxx_irq g1_irq;
 766         struct mv88e6xxx_irq g2_irq;
 767         int irq;
 768         int device_irq;
 769 };
 770
 771 struct mv88e6xxx_bus_ops {
 772         int (*read)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 773         int (*write)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 774 };
 775
 776 struct mv88e6xxx_ops {
 777         int (*get_eeprom)(struct mv88e6xxx_chip *chip,
 778                           struct ethtool_eeprom *eeprom, u8 *data);
 779         int (*set_eeprom)(struct mv88e6xxx_chip *chip,
 780                           struct ethtool_eeprom *eeprom, u8 *data);
 781
 782         int (*set_switch_mac)(struct mv88e6xxx_chip *chip, u8 *addr);
 783
 784         int (*phy_read)(struct mv88e6xxx_chip *chip, int addr, int reg,
 785                         u16 *val);
 786         int (*phy_write)(struct mv88e6xxx_chip *chip, int addr, int reg,
 787                          u16 val);
 788
 789         /* RGMII Receive/Transmit Timing Control
 790          * Add delay on PHY_INTERFACE_MODE_RGMII_*ID, no delay otherwise.
 791          */
 792         int (*port_set_rgmii_delay)(struct mv88e6xxx_chip *chip, int port,
 793                                     phy_interface_t mode);
 794
 795 #define LINK_FORCED_DOWN        0
 796 #define LINK_FORCED_UP          1
 797 #define LINK_UNFORCED           -2
 798
 799         /* Port's MAC link state
 800          * Use LINK_FORCED_UP or LINK_FORCED_DOWN to force link up or down,
 801          * or LINK_UNFORCED for normal link detection.
 802          */
 803         int (*port_set_link)(struct mv88e6xxx_chip *chip, int port, int link);
 804
 805 #define DUPLEX_UNFORCED         -2
 806
 807         /* Port's MAC duplex mode
 808          *
 809          * Use DUPLEX_HALF or DUPLEX_FULL to force half or full duplex,
 810          * or DUPLEX_UNFORCED for normal duplex detection.
 811          */
 812         int (*port_set_duplex)(struct mv88e6xxx_chip *chip, int port, int dup);
 813
 814 #define SPEED_MAX               INT_MAX
 815 #define SPEED_UNFORCED          -2
 816
 817         /* Port's MAC speed (in Mbps)
 818          *
 819          * Depending on the chip, 10, 100, 200, 1000, 2500, 10000 are valid.
 820          * Use SPEED_UNFORCED for normal detection, SPEED_MAX for max value.
 821          */
 822         int (*port_set_speed)(struct mv88e6xxx_chip *chip, int port, int speed);
 823
 824         int (*port_tag_remap)(struct mv88e6xxx_chip *chip, int port);
 825
 826         /* Snapshot the statistics for a port. The statistics can then
 827          * be read back a leisure but still with a consistent view.
 828          */
 829         int (*stats_snapshot)(struct mv88e6xxx_chip *chip, int port);
 830
 831         /* Set the histogram mode for statistics, when the control registers
 832          * are separated out of the STATS_OP register.
 833          */
 834         int (*stats_set_histogram)(struct mv88e6xxx_chip *chip);
 835
 836         /* Return the number of strings describing statistics */
 837         int (*stats_get_sset_count)(struct mv88e6xxx_chip *chip);
 838         void (*stats_get_strings)(struct mv88e6xxx_chip *chip,  uint8_t *data);
 839         void (*stats_get_stats)(struct mv88e6xxx_chip *chip,  int port,
 840                                 uint64_t *data);
 841         int (*g1_set_cpu_port)(struct mv88e6xxx_chip *chip, int port);
 842         int (*g1_set_egress_port)(struct mv88e6xxx_chip *chip, int port);
 843 };
 844
 845 #define STATS_TYPE_PORT         BIT(0)
 846 #define STATS_TYPE_BANK0        BIT(1)
 847 #define STATS_TYPE_BANK1        BIT(2)
 848
 849 struct mv88e6xxx_hw_stat {
 850         char string[ETH_GSTRING_LEN];
 851         int sizeof_stat;
 852         int reg;
 853         int type;
 854 };
 855
 856 static inline bool mv88e6xxx_has(struct mv88e6xxx_chip *chip,
 857                                  unsigned long flags)
 858 {
 859         return (chip->info->flags & flags) == flags;
 860 }
 861
 862 static inline unsigned int mv88e6xxx_num_databases(struct mv88e6xxx_chip *chip)
 863 {
 864         return chip->info->num_databases;
 865 }
 866
 867 static inline unsigned int mv88e6xxx_num_ports(struct mv88e6xxx_chip *chip)
 868 {
 869         return chip->info->num_ports;
 870 }
 871
 872 int mv88e6xxx_read(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 873 int mv88e6xxx_write(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 874 int mv88e6xxx_update(struct mv88e6xxx_chip *chip, int addr, int reg,
 875                      u16 update);
 876 int mv88e6xxx_wait(struct mv88e6xxx_chip *chip, int addr, int reg, u16 mask);
 877
 878 #endif