drivers/net/ethernet/atheros/atl1c/atl1c_hw.h

   1 /*
   2  * Copyright(c) 2008 - 2009 Atheros Corporation. All rights reserved.
   3  *
   4  * Derived from Intel e1000 driver
   5  * Copyright(c) 1999 - 2005 Intel Corporation. All rights reserved.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License as published by the Free
   9  * Software Foundation; either version 2 of the License, or (at your option)
  10  * any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program; if not, write to the Free Software Foundation, Inc., 59
  19  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  20  */
  21
  22 #ifndef _ATL1C_HW_H_
  23 #define _ATL1C_HW_H_
  24
  25 #include <linux/types.h>
  26 #include <linux/mii.h>
  27
  28 #define FIELD_GETX(_x, _name)   ((_x) >> (_name##_SHIFT) & (_name##_MASK))
  29 #define FIELD_SETX(_x, _name, _v) \
  30 (((_x) & ~((_name##_MASK) << (_name##_SHIFT))) |\
  31 (((_v) & (_name##_MASK)) << (_name##_SHIFT)))
  32 #define FIELDX(_name, _v) (((_v) & (_name##_MASK)) << (_name##_SHIFT))
  33
  34 struct atl1c_adapter;
  35 struct atl1c_hw;
  36
  37 /* function prototype */
  38 void atl1c_phy_disable(struct atl1c_hw *hw);
  39 void atl1c_hw_set_mac_addr(struct atl1c_hw *hw);
  40 int atl1c_phy_reset(struct atl1c_hw *hw);
  41 int atl1c_read_mac_addr(struct atl1c_hw *hw);
  42 int atl1c_get_speed_and_duplex(struct atl1c_hw *hw, u16 *speed, u16 *duplex);
  43 u32 atl1c_hash_mc_addr(struct atl1c_hw *hw, u8 *mc_addr);
  44 void atl1c_hash_set(struct atl1c_hw *hw, u32 hash_value);
  45 int atl1c_read_phy_reg(struct atl1c_hw *hw, u16 reg_addr, u16 *phy_data);
  46 int atl1c_write_phy_reg(struct atl1c_hw *hw, u32 reg_addr, u16 phy_data);
  47 bool atl1c_read_eeprom(struct atl1c_hw *hw, u32 offset, u32 *p_value);
  48 int atl1c_phy_init(struct atl1c_hw *hw);
  49 int atl1c_check_eeprom_exist(struct atl1c_hw *hw);
  50 int atl1c_restart_autoneg(struct atl1c_hw *hw);
  51 int atl1c_phy_power_saving(struct atl1c_hw *hw);
  52 /* register definition */
  53 #define REG_DEVICE_CAP                  0x5C
  54 #define DEVICE_CAP_MAX_PAYLOAD_MASK     0x7
  55 #define DEVICE_CAP_MAX_PAYLOAD_SHIFT    0
  56
  57 #define DEVICE_CTRL_MAXRRS_MIN          2
  58
  59 #define REG_LINK_CTRL                   0x68
  60 #define LINK_CTRL_L0S_EN                0x01
  61 #define LINK_CTRL_L1_EN                 0x02
  62 #define LINK_CTRL_EXT_SYNC              0x80
  63
  64 #define REG_DEV_SERIALNUM_CTRL          0x200
  65 #define REG_DEV_MAC_SEL_MASK            0x0 /* 0:EUI; 1:MAC */
  66 #define REG_DEV_MAC_SEL_SHIFT           0
  67 #define REG_DEV_SERIAL_NUM_EN_MASK      0x1
  68 #define REG_DEV_SERIAL_NUM_EN_SHIFT     1
  69
  70 #define REG_TWSI_CTRL                   0x218
  71 #define TWSI_CTRL_LD_OFFSET_MASK        0xFF
  72 #define TWSI_CTRL_LD_OFFSET_SHIFT       0
  73 #define TWSI_CTRL_LD_SLV_ADDR_MASK      0x7
  74 #define TWSI_CTRL_LD_SLV_ADDR_SHIFT     8
  75 #define TWSI_CTRL_SW_LDSTART            0x800
  76 #define TWSI_CTRL_HW_LDSTART            0x1000
  77 #define TWSI_CTRL_SMB_SLV_ADDR_MASK     0x7F
  78 #define TWSI_CTRL_SMB_SLV_ADDR_SHIFT    15
  79 #define TWSI_CTRL_LD_EXIST              0x400000
  80 #define TWSI_CTRL_READ_FREQ_SEL_MASK    0x3
  81 #define TWSI_CTRL_READ_FREQ_SEL_SHIFT   23
  82 #define TWSI_CTRL_FREQ_SEL_100K         0
  83 #define TWSI_CTRL_FREQ_SEL_200K         1
  84 #define TWSI_CTRL_FREQ_SEL_300K         2
  85 #define TWSI_CTRL_FREQ_SEL_400K         3
  86 #define TWSI_CTRL_SMB_SLV_ADDR
  87 #define TWSI_CTRL_WRITE_FREQ_SEL_MASK   0x3
  88 #define TWSI_CTRL_WRITE_FREQ_SEL_SHIFT  24
  89
  90
  91 #define REG_PCIE_DEV_MISC_CTRL          0x21C
  92 #define PCIE_DEV_MISC_EXT_PIPE          0x2
  93 #define PCIE_DEV_MISC_RETRY_BUFDIS      0x1
  94 #define PCIE_DEV_MISC_SPIROM_EXIST      0x4
  95 #define PCIE_DEV_MISC_SERDES_ENDIAN     0x8
  96 #define PCIE_DEV_MISC_SERDES_SEL_DIN    0x10
  97
  98 #define REG_PCIE_PHYMISC                0x1000
  99 #define PCIE_PHYMISC_FORCE_RCV_DET      BIT(2)
 100 #define PCIE_PHYMISC_NFTS_MASK          0xFFUL
 101 #define PCIE_PHYMISC_NFTS_SHIFT         16
 102
 103 #define REG_PCIE_PHYMISC2               0x1004
 104 #define PCIE_PHYMISC2_L0S_TH_MASK       0x3UL
 105 #define PCIE_PHYMISC2_L0S_TH_SHIFT      18
 106 #define L2CB1_PCIE_PHYMISC2_L0S_TH      3
 107 #define PCIE_PHYMISC2_CDR_BW_MASK       0x3UL
 108 #define PCIE_PHYMISC2_CDR_BW_SHIFT      16
 109 #define L2CB1_PCIE_PHYMISC2_CDR_BW      3
 110
 111 #define REG_TWSI_DEBUG                  0x1108
 112 #define TWSI_DEBUG_DEV_EXIST            0x20000000
 113
 114 #define REG_DMA_DBG                     0x1114
 115 #define DMA_DBG_VENDOR_MSG              BIT(0)
 116
 117 #define REG_EEPROM_CTRL                 0x12C0
 118 #define EEPROM_CTRL_DATA_HI_MASK        0xFFFF
 119 #define EEPROM_CTRL_DATA_HI_SHIFT       0
 120 #define EEPROM_CTRL_ADDR_MASK           0x3FF
 121 #define EEPROM_CTRL_ADDR_SHIFT          16
 122 #define EEPROM_CTRL_ACK                 0x40000000
 123 #define EEPROM_CTRL_RW                  0x80000000
 124
 125 #define REG_EEPROM_DATA_LO              0x12C4
 126
 127 #define REG_OTP_CTRL                    0x12F0
 128 #define OTP_CTRL_CLK_EN                 0x0002
 129
 130 #define REG_PM_CTRL                     0x12F8
 131 #define PM_CTRL_HOTRST                  BIT(31)
 132 #define PM_CTRL_MAC_ASPM_CHK            BIT(30) /* L0s/L1 dis by MAC based on
 133                                                  * thrghput(setting in 15A0) */
 134 #define PM_CTRL_SA_DLY_EN               BIT(29)
 135 #define PM_CTRL_L0S_BUFSRX_EN           BIT(28)
 136 #define PM_CTRL_LCKDET_TIMER_MASK       0xFUL
 137 #define PM_CTRL_LCKDET_TIMER_SHIFT      24
 138 #define PM_CTRL_LCKDET_TIMER_DEF        0xC
 139 #define PM_CTRL_PM_REQ_TIMER_MASK       0xFUL
 140 #define PM_CTRL_PM_REQ_TIMER_SHIFT      20      /* pm_request_l1 time > @
 141                                                  * ->L0s not L1 */
 142 #define PM_CTRL_PM_REQ_TO_DEF           0xC
 143 #define PMCTRL_TXL1_AFTER_L0S           BIT(19) /* l1dv2.0+ */
 144 #define L1D_PMCTRL_L1_ENTRY_TM_MASK     7UL     /* l1dv2.0+, 3bits */
 145 #define L1D_PMCTRL_L1_ENTRY_TM_SHIFT    16
 146 #define L1D_PMCTRL_L1_ENTRY_TM_DIS      0
 147 #define L1D_PMCTRL_L1_ENTRY_TM_2US      1
 148 #define L1D_PMCTRL_L1_ENTRY_TM_4US      2
 149 #define L1D_PMCTRL_L1_ENTRY_TM_8US      3
 150 #define L1D_PMCTRL_L1_ENTRY_TM_16US     4
 151 #define L1D_PMCTRL_L1_ENTRY_TM_24US     5
 152 #define L1D_PMCTRL_L1_ENTRY_TM_32US     6
 153 #define L1D_PMCTRL_L1_ENTRY_TM_63US     7
 154 #define PM_CTRL_L1_ENTRY_TIMER_MASK     0xFUL  /* l1C 4bits */
 155 #define PM_CTRL_L1_ENTRY_TIMER_SHIFT    16
 156 #define L2CB1_PM_CTRL_L1_ENTRY_TM       7
 157 #define L1C_PM_CTRL_L1_ENTRY_TM         0xF
 158 #define PM_CTRL_RCVR_WT_TIMER           BIT(15) /* 1:1us, 0:2ms */
 159 #define PM_CTRL_CLK_PWM_VER1_1          BIT(14) /* 0:1.0a,1:1.1 */
 160 #define PM_CTRL_CLK_SWH_L1              BIT(13) /* en pcie clk sw in L1 */
 161 #define PM_CTRL_ASPM_L0S_EN             BIT(12)
 162 #define PM_CTRL_RXL1_AFTER_L0S          BIT(11) /* l1dv2.0+ */
 163 #define L1D_PMCTRL_L0S_TIMER_MASK       7UL     /* l1d2.0+, 3bits*/
 164 #define L1D_PMCTRL_L0S_TIMER_SHIFT      8
 165 #define PM_CTRL_L0S_ENTRY_TIMER_MASK    0xFUL   /* l1c, 4bits */
 166 #define PM_CTRL_L0S_ENTRY_TIMER_SHIFT   8
 167 #define PM_CTRL_SERDES_BUFS_RX_L1_EN    BIT(7)
 168 #define PM_CTRL_SERDES_PD_EX_L1         BIT(6)  /* power down serdes rx */
 169 #define PM_CTRL_SERDES_PLL_L1_EN        BIT(5)
 170 #define PM_CTRL_SERDES_L1_EN            BIT(4)
 171 #define PM_CTRL_ASPM_L1_EN              BIT(3)
 172 #define PM_CTRL_CLK_REQ_EN              BIT(2)
 173 #define PM_CTRL_RBER_EN                 BIT(1)
 174 #define PM_CTRL_SPRSDWER_EN             BIT(0)
 175
 176 #define REG_LTSSM_ID_CTRL               0x12FC
 177 #define LTSSM_ID_EN_WRO                 0x1000
 178
 179
 180 /* Selene Master Control Register */
 181 #define REG_MASTER_CTRL                 0x1400
 182 #define MASTER_CTRL_OTP_SEL             BIT(31)
 183 #define MASTER_DEV_NUM_MASK             0x7FUL
 184 #define MASTER_DEV_NUM_SHIFT            24
 185 #define MASTER_REV_NUM_MASK             0xFFUL
 186 #define MASTER_REV_NUM_SHIFT            16
 187 #define MASTER_CTRL_INT_RDCLR           BIT(14)
 188 #define MASTER_CTRL_CLK_SEL_DIS         BIT(12) /* 1:alwys sel pclk from
 189                                                  * serdes, not sw to 25M */
 190 #define MASTER_CTRL_RX_ITIMER_EN        BIT(11) /* IRQ MODURATION FOR RX */
 191 #define MASTER_CTRL_TX_ITIMER_EN        BIT(10) /* MODURATION FOR TX/RX */
 192 #define MASTER_CTRL_MANU_INT            BIT(9)  /* SOFT MANUAL INT */
 193 #define MASTER_CTRL_MANUTIMER_EN        BIT(8)
 194 #define MASTER_CTRL_SA_TIMER_EN         BIT(7)  /* SYS ALIVE TIMER EN */
 195 #define MASTER_CTRL_OOB_DIS             BIT(6)  /* OUT OF BOX DIS */
 196 #define MASTER_CTRL_WAKEN_25M           BIT(5)  /* WAKE WO. PCIE CLK */
 197 #define MASTER_CTRL_BERT_START          BIT(4)
 198 #define MASTER_PCIE_TSTMOD_MASK         3UL
 199 #define MASTER_PCIE_TSTMOD_SHIFT        2
 200 #define MASTER_PCIE_RST                 BIT(1)
 201 #define MASTER_CTRL_SOFT_RST            BIT(0)  /* RST MAC & DMA */
 202 #define DMA_MAC_RST_TO                  50
 203
 204 /* Timer Initial Value Register */
 205 #define REG_MANUAL_TIMER_INIT           0x1404
 206
 207 /* IRQ ModeratorTimer Initial Value Register */
 208 #define REG_IRQ_MODRT_TIMER_INIT        0x1408
 209 #define IRQ_MODRT_TIMER_MASK            0xffff
 210 #define IRQ_MODRT_TX_TIMER_SHIFT        0
 211 #define IRQ_MODRT_RX_TIMER_SHIFT        16
 212
 213 #define REG_GPHY_CTRL                   0x140C
 214 #define GPHY_CTRL_EXT_RESET             0x1
 215 #define GPHY_CTRL_RTL_MODE              0x2
 216 #define GPHY_CTRL_LED_MODE              0x4
 217 #define GPHY_CTRL_ANEG_NOW              0x8
 218 #define GPHY_CTRL_REV_ANEG              0x10
 219 #define GPHY_CTRL_GATE_25M_EN           0x20
 220 #define GPHY_CTRL_LPW_EXIT              0x40
 221 #define GPHY_CTRL_PHY_IDDQ              0x80
 222 #define GPHY_CTRL_PHY_IDDQ_DIS          0x100
 223 #define GPHY_CTRL_GIGA_DIS              0x200
 224 #define GPHY_CTRL_HIB_EN                0x400
 225 #define GPHY_CTRL_HIB_PULSE             0x800
 226 #define GPHY_CTRL_SEL_ANA_RST           0x1000
 227 #define GPHY_CTRL_PHY_PLL_ON            0x2000
 228 #define GPHY_CTRL_PWDOWN_HW             0x4000
 229 #define GPHY_CTRL_PHY_PLL_BYPASS        0x8000
 230
 231 #define GPHY_CTRL_DEFAULT (              \
 232                 GPHY_CTRL_SEL_ANA_RST   |\
 233                 GPHY_CTRL_HIB_PULSE     |\
 234                 GPHY_CTRL_HIB_EN)
 235
 236 #define GPHY_CTRL_PW_WOL_DIS (           \
 237                 GPHY_CTRL_SEL_ANA_RST   |\
 238                 GPHY_CTRL_HIB_PULSE     |\
 239                 GPHY_CTRL_HIB_EN        |\
 240                 GPHY_CTRL_PWDOWN_HW     |\
 241                 GPHY_CTRL_PHY_IDDQ)
 242
 243 #define GPHY_CTRL_POWER_SAVING (        \
 244                 GPHY_CTRL_SEL_ANA_RST   |\
 245                 GPHY_CTRL_HIB_EN        |\
 246                 GPHY_CTRL_HIB_PULSE     |\
 247                 GPHY_CTRL_PWDOWN_HW     |\
 248                 GPHY_CTRL_PHY_IDDQ)
 249
 250 /* Block IDLE Status Register */
 251 #define REG_IDLE_STATUS                 0x1410
 252 #define IDLE_STATUS_SFORCE_MASK         0xFUL
 253 #define IDLE_STATUS_SFORCE_SHIFT        14
 254 #define IDLE_STATUS_CALIB_DONE          BIT(13)
 255 #define IDLE_STATUS_CALIB_RES_MASK      0x1FUL
 256 #define IDLE_STATUS_CALIB_RES_SHIFT     8
 257 #define IDLE_STATUS_CALIBERR_MASK       0xFUL
 258 #define IDLE_STATUS_CALIBERR_SHIFT      4
 259 #define IDLE_STATUS_TXQ_BUSY            BIT(3)
 260 #define IDLE_STATUS_RXQ_BUSY            BIT(2)
 261 #define IDLE_STATUS_TXMAC_BUSY          BIT(1)
 262 #define IDLE_STATUS_RXMAC_BUSY          BIT(0)
 263 #define IDLE_STATUS_MASK                (\
 264         IDLE_STATUS_TXQ_BUSY            |\
 265         IDLE_STATUS_RXQ_BUSY            |\
 266         IDLE_STATUS_TXMAC_BUSY          |\
 267         IDLE_STATUS_RXMAC_BUSY)
 268
 269 /* MDIO Control Register */
 270 #define REG_MDIO_CTRL                   0x1414
 271 #define MDIO_DATA_MASK                  0xffff  /* On MDIO write, the 16-bit
 272                                                  * control data to write to PHY
 273                                                  * MII management register */
 274 #define MDIO_DATA_SHIFT                 0       /* On MDIO read, the 16-bit
 275                                                  * status data that was read
 276                                                  * from the PHY MII management register */
 277 #define MDIO_REG_ADDR_MASK              0x1f    /* MDIO register address */
 278 #define MDIO_REG_ADDR_SHIFT             16
 279 #define MDIO_RW                         0x200000  /* 1: read, 0: write */
 280 #define MDIO_SUP_PREAMBLE               0x400000  /* Suppress preamble */
 281 #define MDIO_START                      0x800000  /* Write 1 to initiate the MDIO
 282                                                    * master. And this bit is self
 283                                                    * cleared after one cycle */
 284 #define MDIO_CLK_SEL_SHIFT              24
 285 #define MDIO_CLK_25_4                   0
 286 #define MDIO_CLK_25_6                   2
 287 #define MDIO_CLK_25_8                   3
 288 #define MDIO_CLK_25_10                  4
 289 #define MDIO_CLK_25_14                  5
 290 #define MDIO_CLK_25_20                  6
 291 #define MDIO_CLK_25_28                  7
 292 #define MDIO_BUSY                       0x8000000
 293 #define MDIO_AP_EN                      0x10000000
 294 #define MDIO_WAIT_TIMES                 10
 295
 296 /* BIST Control and Status Register0 (for the Packet Memory) */
 297 #define REG_BIST0_CTRL                  0x141c
 298 #define BIST0_NOW                       0x1
 299 #define BIST0_SRAM_FAIL                 0x2 /* 1: The SRAM failure is
 300                                              * un-repairable  because
 301                                              * it has address decoder
 302                                              * failure or more than 1 cell
 303                                              * stuck-to-x failure */
 304 #define BIST0_FUSE_FLAG                 0x4
 305
 306 /* BIST Control and Status Register1(for the retry buffer of PCI Express) */
 307 #define REG_BIST1_CTRL                  0x1420
 308 #define BIST1_NOW                       0x1
 309 #define BIST1_SRAM_FAIL                 0x2
 310 #define BIST1_FUSE_FLAG                 0x4
 311
 312 /* SerDes Lock Detect Control and Status Register */
 313 #define REG_SERDES_LOCK                 0x1424
 314 #define SERDES_LOCK_DETECT              0x1  /* SerDes lock detected. This signal
 315                                               * comes from Analog SerDes */
 316 #define SERDES_LOCK_DETECT_EN           0x2  /* 1: Enable SerDes Lock detect function */
 317 #define SERDES_LOCK_STS_SELFB_PLL_SHIFT 0xE
 318 #define SERDES_LOCK_STS_SELFB_PLL_MASK  0x3
 319 #define SERDES_OVCLK_18_25              0x0
 320 #define SERDES_OVCLK_12_18              0x1
 321 #define SERDES_OVCLK_0_4                0x2
 322 #define SERDES_OVCLK_4_12               0x3
 323 #define SERDES_MAC_CLK_SLOWDOWN         0x20000
 324 #define SERDES_PYH_CLK_SLOWDOWN         0x40000
 325
 326 /* MAC Control Register  */
 327 #define REG_MAC_CTRL                    0x1480
 328 #define MAC_CTRL_TX_EN                  0x1
 329 #define MAC_CTRL_RX_EN                  0x2
 330 #define MAC_CTRL_TX_FLOW                0x4
 331 #define MAC_CTRL_RX_FLOW                0x8
 332 #define MAC_CTRL_LOOPBACK               0x10
 333 #define MAC_CTRL_DUPLX                  0x20
 334 #define MAC_CTRL_ADD_CRC                0x40
 335 #define MAC_CTRL_PAD                    0x80
 336 #define MAC_CTRL_LENCHK                 0x100
 337 #define MAC_CTRL_HUGE_EN                0x200
 338 #define MAC_CTRL_PRMLEN_SHIFT           10
 339 #define MAC_CTRL_PRMLEN_MASK            0xf
 340 #define MAC_CTRL_RMV_VLAN               0x4000
 341 #define MAC_CTRL_PROMIS_EN              0x8000
 342 #define MAC_CTRL_TX_PAUSE               0x10000
 343 #define MAC_CTRL_SCNT                   0x20000
 344 #define MAC_CTRL_SRST_TX                0x40000
 345 #define MAC_CTRL_TX_SIMURST             0x80000
 346 #define MAC_CTRL_SPEED_SHIFT            20
 347 #define MAC_CTRL_SPEED_MASK             0x3
 348 #define MAC_CTRL_DBG_TX_BKPRESURE       0x400000
 349 #define MAC_CTRL_TX_HUGE                0x800000
 350 #define MAC_CTRL_RX_CHKSUM_EN           0x1000000
 351 #define MAC_CTRL_MC_ALL_EN              0x2000000
 352 #define MAC_CTRL_BC_EN                  0x4000000
 353 #define MAC_CTRL_DBG                    0x8000000
 354 #define MAC_CTRL_SINGLE_PAUSE_EN        0x10000000
 355 #define MAC_CTRL_HASH_ALG_CRC32         0x20000000
 356 #define MAC_CTRL_SPEED_MODE_SW          0x40000000
 357
 358 /* MAC IPG/IFG Control Register  */
 359 #define REG_MAC_IPG_IFG                 0x1484
 360 #define MAC_IPG_IFG_IPGT_SHIFT          0       /* Desired back to back
 361                                                  * inter-packet gap. The
 362                                                  * default is 96-bit time */
 363 #define MAC_IPG_IFG_IPGT_MASK           0x7f
 364 #define MAC_IPG_IFG_MIFG_SHIFT          8       /* Minimum number of IFG to
 365                                                  * enforce in between RX frames */
 366 #define MAC_IPG_IFG_MIFG_MASK           0xff    /* Frame gap below such IFP is dropped */
 367 #define MAC_IPG_IFG_IPGR1_SHIFT         16      /* 64bit Carrier-Sense window */
 368 #define MAC_IPG_IFG_IPGR1_MASK          0x7f
 369 #define MAC_IPG_IFG_IPGR2_SHIFT         24      /* 96-bit IPG window */
 370 #define MAC_IPG_IFG_IPGR2_MASK          0x7f
 371
 372 /* MAC STATION ADDRESS  */
 373 #define REG_MAC_STA_ADDR                0x1488
 374
 375 /* Hash table for multicast address */
 376 #define REG_RX_HASH_TABLE               0x1490
 377
 378 /* MAC Half-Duplex Control Register */
 379 #define REG_MAC_HALF_DUPLX_CTRL         0x1498
 380 #define MAC_HALF_DUPLX_CTRL_LCOL_SHIFT  0      /* Collision Window */
 381 #define MAC_HALF_DUPLX_CTRL_LCOL_MASK   0x3ff
 382 #define MAC_HALF_DUPLX_CTRL_RETRY_SHIFT 12
 383 #define MAC_HALF_DUPLX_CTRL_RETRY_MASK  0xf
 384 #define MAC_HALF_DUPLX_CTRL_EXC_DEF_EN  0x10000
 385 #define MAC_HALF_DUPLX_CTRL_NO_BACK_C   0x20000
 386 #define MAC_HALF_DUPLX_CTRL_NO_BACK_P   0x40000 /* No back-off on backpressure,
 387                                                  * immediately start the
 388                                                  * transmission after back pressure */
 389 #define MAC_HALF_DUPLX_CTRL_ABEBE        0x80000 /* 1: Alternative Binary Exponential Back-off Enabled */
 390 #define MAC_HALF_DUPLX_CTRL_ABEBT_SHIFT  20      /* Maximum binary exponential number */
 391 #define MAC_HALF_DUPLX_CTRL_ABEBT_MASK   0xf
 392 #define MAC_HALF_DUPLX_CTRL_JAMIPG_SHIFT 24      /* IPG to start JAM for collision based flow control in half-duplex */
 393 #define MAC_HALF_DUPLX_CTRL_JAMIPG_MASK  0xf     /* mode. In unit of 8-bit time */
 394
 395 /* Maximum Frame Length Control Register   */
 396 #define REG_MTU                         0x149c
 397
 398 /* Wake-On-Lan control register */
 399 #define REG_WOL_CTRL                    0x14a0
 400 #define WOL_PT7_MATCH                   BIT(31)
 401 #define WOL_PT6_MATCH                   BIT(30)
 402 #define WOL_PT5_MATCH                   BIT(29)
 403 #define WOL_PT4_MATCH                   BIT(28)
 404 #define WOL_PT3_MATCH                   BIT(27)
 405 #define WOL_PT2_MATCH                   BIT(26)
 406 #define WOL_PT1_MATCH                   BIT(25)
 407 #define WOL_PT0_MATCH                   BIT(24)
 408 #define WOL_PT7_EN                      BIT(23)
 409 #define WOL_PT6_EN                      BIT(22)
 410 #define WOL_PT5_EN                      BIT(21)
 411 #define WOL_PT4_EN                      BIT(20)
 412 #define WOL_PT3_EN                      BIT(19)
 413 #define WOL_PT2_EN                      BIT(18)
 414 #define WOL_PT1_EN                      BIT(17)
 415 #define WOL_PT0_EN                      BIT(16)
 416 #define WOL_LNKCHG_ST                   BIT(10)
 417 #define WOL_MAGIC_ST                    BIT(9)
 418 #define WOL_PATTERN_ST                  BIT(8)
 419 #define WOL_OOB_EN                      BIT(6)
 420 #define WOL_LINK_CHG_PME_EN             BIT(5)
 421 #define WOL_LINK_CHG_EN                 BIT(4)
 422 #define WOL_MAGIC_PME_EN                BIT(3)
 423 #define WOL_MAGIC_EN                    BIT(2)
 424 #define WOL_PATTERN_PME_EN              BIT(1)
 425 #define WOL_PATTERN_EN                  BIT(0)
 426
 427 /* WOL Length ( 2 DWORD ) */
 428 #define REG_WOL_PTLEN1                  0x14A4
 429 #define WOL_PTLEN1_3_MASK               0xFFUL
 430 #define WOL_PTLEN1_3_SHIFT              24
 431 #define WOL_PTLEN1_2_MASK               0xFFUL
 432 #define WOL_PTLEN1_2_SHIFT              16
 433 #define WOL_PTLEN1_1_MASK               0xFFUL
 434 #define WOL_PTLEN1_1_SHIFT              8
 435 #define WOL_PTLEN1_0_MASK               0xFFUL
 436 #define WOL_PTLEN1_0_SHIFT              0
 437
 438 #define REG_WOL_PTLEN2                  0x14A8
 439 #define WOL_PTLEN2_7_MASK               0xFFUL
 440 #define WOL_PTLEN2_7_SHIFT              24
 441 #define WOL_PTLEN2_6_MASK               0xFFUL
 442 #define WOL_PTLEN2_6_SHIFT              16
 443 #define WOL_PTLEN2_5_MASK               0xFFUL
 444 #define WOL_PTLEN2_5_SHIFT              8
 445 #define WOL_PTLEN2_4_MASK               0xFFUL
 446 #define WOL_PTLEN2_4_SHIFT              0
 447
 448 /* Internal SRAM Partition Register */
 449 #define RFDX_HEAD_ADDR_MASK             0x03FF
 450 #define RFDX_HARD_ADDR_SHIFT            0
 451 #define RFDX_TAIL_ADDR_MASK             0x03FF
 452 #define RFDX_TAIL_ADDR_SHIFT            16
 453
 454 #define REG_SRAM_RFD0_INFO              0x1500
 455 #define REG_SRAM_RFD1_INFO              0x1504
 456 #define REG_SRAM_RFD2_INFO              0x1508
 457 #define REG_SRAM_RFD3_INFO              0x150C
 458
 459 #define REG_RFD_NIC_LEN                 0x1510 /* In 8-bytes */
 460 #define RFD_NIC_LEN_MASK                0x03FF
 461
 462 #define REG_SRAM_TRD_ADDR               0x1518
 463 #define TPD_HEAD_ADDR_MASK              0x03FF
 464 #define TPD_HEAD_ADDR_SHIFT             0
 465 #define TPD_TAIL_ADDR_MASK              0x03FF
 466 #define TPD_TAIL_ADDR_SHIFT             16
 467
 468 #define REG_SRAM_TRD_LEN                0x151C /* In 8-bytes */
 469 #define TPD_NIC_LEN_MASK                0x03FF
 470
 471 #define REG_SRAM_RXF_ADDR               0x1520
 472 #define REG_SRAM_RXF_LEN                0x1524
 473 #define REG_SRAM_TXF_ADDR               0x1528
 474 #define REG_SRAM_TXF_LEN                0x152C
 475 #define REG_SRAM_TCPH_ADDR              0x1530
 476 #define REG_SRAM_PKTH_ADDR              0x1532
 477
 478 /*
 479  * Load Ptr Register
 480  * Software sets this bit after the initialization of the head and tail */
 481 #define REG_LOAD_PTR                    0x1534
 482
 483 /*
 484  * addresses of all descriptors, as well as the following descriptor
 485  * control register, which triggers each function block to load the head
 486  * pointer to prepare for the operation. This bit is then self-cleared
 487  * after one cycle.
 488  */
 489 #define REG_RX_BASE_ADDR_HI             0x1540
 490 #define REG_TX_BASE_ADDR_HI             0x1544
 491 #define REG_RFD0_HEAD_ADDR_LO           0x1550
 492 #define REG_RFD_RING_SIZE               0x1560
 493 #define RFD_RING_SIZE_MASK              0x0FFF
 494 #define REG_RX_BUF_SIZE                 0x1564
 495 #define RX_BUF_SIZE_MASK                0xFFFF
 496 #define REG_RRD0_HEAD_ADDR_LO           0x1568
 497 #define REG_RRD_RING_SIZE               0x1578
 498 #define RRD_RING_SIZE_MASK              0x0FFF
 499 #define REG_TPD_PRI1_ADDR_LO            0x157C
 500 #define REG_TPD_PRI0_ADDR_LO            0x1580
 501 #define REG_TPD_RING_SIZE               0x1584
 502 #define TPD_RING_SIZE_MASK              0xFFFF
 503
 504 /* TXQ Control Register */
 505 #define REG_TXQ_CTRL                    0x1590
 506 #define TXQ_TXF_BURST_NUM_MASK          0xFFFFUL
 507 #define TXQ_TXF_BURST_NUM_SHIFT         16
 508 #define L1C_TXQ_TXF_BURST_PREF          0x200
 509 #define L2CB_TXQ_TXF_BURST_PREF         0x40
 510 #define TXQ_CTRL_PEDING_CLR             BIT(8)
 511 #define TXQ_CTRL_LS_8023_EN             BIT(7)
 512 #define TXQ_CTRL_ENH_MODE               BIT(6)
 513 #define TXQ_CTRL_EN                     BIT(5)
 514 #define TXQ_CTRL_IP_OPTION_EN           BIT(4)
 515 #define TXQ_NUM_TPD_BURST_MASK          0xFUL
 516 #define TXQ_NUM_TPD_BURST_SHIFT         0
 517 #define TXQ_NUM_TPD_BURST_DEF           5
 518 #define TXQ_CFGV                        (\
 519         FIELDX(TXQ_NUM_TPD_BURST, TXQ_NUM_TPD_BURST_DEF) |\
 520         TXQ_CTRL_ENH_MODE |\
 521         TXQ_CTRL_LS_8023_EN |\
 522         TXQ_CTRL_IP_OPTION_EN)
 523 #define L1C_TXQ_CFGV                    (\
 524         TXQ_CFGV |\
 525         FIELDX(TXQ_TXF_BURST_NUM, L1C_TXQ_TXF_BURST_PREF))
 526 #define L2CB_TXQ_CFGV                   (\
 527         TXQ_CFGV |\
 528         FIELDX(TXQ_TXF_BURST_NUM, L2CB_TXQ_TXF_BURST_PREF))
 529
 530
 531 /* Jumbo packet Threshold for task offload */
 532 #define REG_TX_TSO_OFFLOAD_THRESH       0x1594 /* In 8-bytes */
 533 #define TX_TSO_OFFLOAD_THRESH_MASK      0x07FF
 534 #define MAX_TSO_FRAME_SIZE              (7*1024)
 535
 536 #define REG_TXF_WATER_MARK              0x1598 /* In 8-bytes */
 537 #define TXF_WATER_MARK_MASK             0x0FFF
 538 #define TXF_LOW_WATER_MARK_SHIFT        0
 539 #define TXF_HIGH_WATER_MARK_SHIFT       16
 540 #define TXQ_CTRL_BURST_MODE_EN          0x80000000
 541
 542 #define REG_THRUPUT_MON_CTRL            0x159C
 543 #define THRUPUT_MON_RATE_MASK           0x3
 544 #define THRUPUT_MON_RATE_SHIFT          0
 545 #define THRUPUT_MON_EN                  0x80
 546
 547 /* RXQ Control Register */
 548 #define REG_RXQ_CTRL                    0x15A0
 549 #define ASPM_THRUPUT_LIMIT_MASK         0x3
 550 #define ASPM_THRUPUT_LIMIT_SHIFT        0
 551 #define ASPM_THRUPUT_LIMIT_NO           0x00
 552 #define ASPM_THRUPUT_LIMIT_1M           0x01
 553 #define ASPM_THRUPUT_LIMIT_10M          0x02
 554 #define ASPM_THRUPUT_LIMIT_100M         0x03
 555 #define IPV6_CHKSUM_CTRL_EN             BIT(7)
 556 #define RXQ_RFD_BURST_NUM_MASK          0x003F
 557 #define RXQ_RFD_BURST_NUM_SHIFT         20
 558 #define RXQ_NUM_RFD_PREF_DEF            8
 559 #define RSS_MODE_MASK                   3UL
 560 #define RSS_MODE_SHIFT                  26
 561 #define RSS_MODE_DIS                    0
 562 #define RSS_MODE_SQSI                   1
 563 #define RSS_MODE_MQSI                   2
 564 #define RSS_MODE_MQMI                   3
 565 #define RSS_NIP_QUEUE_SEL               BIT(28) /* 0:q0, 1:table */
 566 #define RRS_HASH_CTRL_EN                BIT(29)
 567 #define RX_CUT_THRU_EN                  BIT(30)
 568 #define RXQ_CTRL_EN                     BIT(31)
 569
 570 #define REG_RFD_FREE_THRESH             0x15A4
 571 #define RFD_FREE_THRESH_MASK            0x003F
 572 #define RFD_FREE_HI_THRESH_SHIFT        0
 573 #define RFD_FREE_LO_THRESH_SHIFT        6
 574
 575 /* RXF flow control register */
 576 #define REG_RXQ_RXF_PAUSE_THRESH        0x15A8
 577 #define RXQ_RXF_PAUSE_TH_HI_SHIFT       0
 578 #define RXQ_RXF_PAUSE_TH_HI_MASK        0x0FFF
 579 #define RXQ_RXF_PAUSE_TH_LO_SHIFT       16
 580 #define RXQ_RXF_PAUSE_TH_LO_MASK        0x0FFF
 581
 582 #define REG_RXD_DMA_CTRL                0x15AC
 583 #define RXD_DMA_THRESH_MASK             0x0FFF  /* In 8-bytes */
 584 #define RXD_DMA_THRESH_SHIFT            0
 585 #define RXD_DMA_DOWN_TIMER_MASK         0xFFFF
 586 #define RXD_DMA_DOWN_TIMER_SHIFT        16
 587
 588 /* DMA Engine Control Register */
 589 #define REG_DMA_CTRL                    0x15C0
 590 #define DMA_CTRL_SMB_NOW                BIT(31)
 591 #define DMA_CTRL_WPEND_CLR              BIT(30)
 592 #define DMA_CTRL_RPEND_CLR              BIT(29)
 593 #define DMA_CTRL_WDLY_CNT_MASK          0xFUL
 594 #define DMA_CTRL_WDLY_CNT_SHIFT         16
 595 #define DMA_CTRL_WDLY_CNT_DEF           4
 596 #define DMA_CTRL_RDLY_CNT_MASK          0x1FUL
 597 #define DMA_CTRL_RDLY_CNT_SHIFT         11
 598 #define DMA_CTRL_RDLY_CNT_DEF           15
 599 #define DMA_CTRL_RREQ_PRI_DATA          BIT(10)      /* 0:tpd, 1:data */
 600 #define DMA_CTRL_WREQ_BLEN_MASK         7UL
 601 #define DMA_CTRL_WREQ_BLEN_SHIFT        7
 602 #define DMA_CTRL_RREQ_BLEN_MASK         7UL
 603 #define DMA_CTRL_RREQ_BLEN_SHIFT        4
 604 #define L1C_CTRL_DMA_RCB_LEN128         BIT(3)   /* 0:64bytes,1:128bytes */
 605 #define DMA_CTRL_RORDER_MODE_MASK       7UL
 606 #define DMA_CTRL_RORDER_MODE_SHIFT      0
 607 #define DMA_CTRL_RORDER_MODE_OUT        4
 608 #define DMA_CTRL_RORDER_MODE_ENHANCE    2
 609 #define DMA_CTRL_RORDER_MODE_IN         1
 610
 611 /* INT-triggle/SMB Control Register */
 612 #define REG_SMB_STAT_TIMER              0x15C4  /* 2us resolution */
 613 #define SMB_STAT_TIMER_MASK             0xFFFFFF
 614 #define REG_TINT_TPD_THRESH             0x15C8 /* tpd th to trig intrrupt */
 615
 616 /* Mail box */
 617 #define MB_RFDX_PROD_IDX_MASK           0xFFFF
 618 #define REG_MB_RFD0_PROD_IDX            0x15E0
 619
 620 #define REG_TPD_PRI1_PIDX               0x15F0  /* 16bit,hi-tpd producer idx */
 621 #define REG_TPD_PRI0_PIDX               0x15F2  /* 16bit,lo-tpd producer idx */
 622 #define REG_TPD_PRI1_CIDX               0x15F4  /* 16bit,hi-tpd consumer idx */
 623 #define REG_TPD_PRI0_CIDX               0x15F6  /* 16bit,lo-tpd consumer idx */
 624
 625 #define REG_MB_RFD01_CONS_IDX           0x15F8
 626 #define MB_RFD0_CONS_IDX_MASK           0x0000FFFF
 627 #define MB_RFD1_CONS_IDX_MASK           0xFFFF0000
 628
 629 /* Interrupt Status Register */
 630 #define REG_ISR                         0x1600
 631 #define ISR_SMB                         0x00000001
 632 #define ISR_TIMER                       0x00000002
 633 /*
 634  * Software manual interrupt, for debug. Set when SW_MAN_INT_EN is set
 635  * in Table 51 Selene Master Control Register (Offset 0x1400).
 636  */
 637 #define ISR_MANUAL                      0x00000004
 638 #define ISR_HW_RXF_OV                   0x00000008 /* RXF overflow interrupt */
 639 #define ISR_RFD0_UR                     0x00000010 /* RFD0 under run */
 640 #define ISR_RFD1_UR                     0x00000020
 641 #define ISR_RFD2_UR                     0x00000040
 642 #define ISR_RFD3_UR                     0x00000080
 643 #define ISR_TXF_UR                      0x00000100
 644 #define ISR_DMAR_TO_RST                 0x00000200
 645 #define ISR_DMAW_TO_RST                 0x00000400
 646 #define ISR_TX_CREDIT                   0x00000800
 647 #define ISR_GPHY                        0x00001000
 648 /* GPHY low power state interrupt */
 649 #define ISR_GPHY_LPW                    0x00002000
 650 #define ISR_TXQ_TO_RST                  0x00004000
 651 #define ISR_TX_PKT                      0x00008000
 652 #define ISR_RX_PKT_0                    0x00010000
 653 #define ISR_RX_PKT_1                    0x00020000
 654 #define ISR_RX_PKT_2                    0x00040000
 655 #define ISR_RX_PKT_3                    0x00080000
 656 #define ISR_MAC_RX                      0x00100000
 657 #define ISR_MAC_TX                      0x00200000
 658 #define ISR_UR_DETECTED                 0x00400000
 659 #define ISR_FERR_DETECTED               0x00800000
 660 #define ISR_NFERR_DETECTED              0x01000000
 661 #define ISR_CERR_DETECTED               0x02000000
 662 #define ISR_PHY_LINKDOWN                0x04000000
 663 #define ISR_DIS_INT                     0x80000000
 664
 665 /* Interrupt Mask Register */
 666 #define REG_IMR                         0x1604
 667
 668 #define IMR_NORMAL_MASK         (\
 669                 ISR_MANUAL      |\
 670                 ISR_HW_RXF_OV   |\
 671                 ISR_RFD0_UR     |\
 672                 ISR_TXF_UR      |\
 673                 ISR_DMAR_TO_RST |\
 674                 ISR_TXQ_TO_RST  |\
 675                 ISR_DMAW_TO_RST |\
 676                 ISR_GPHY        |\
 677                 ISR_TX_PKT      |\
 678                 ISR_RX_PKT_0    |\
 679                 ISR_GPHY_LPW    |\
 680                 ISR_PHY_LINKDOWN)
 681
 682 #define ISR_RX_PKT      (\
 683         ISR_RX_PKT_0    |\
 684         ISR_RX_PKT_1    |\
 685         ISR_RX_PKT_2    |\
 686         ISR_RX_PKT_3)
 687
 688 #define ISR_OVER        (\
 689         ISR_RFD0_UR     |\
 690         ISR_RFD1_UR     |\
 691         ISR_RFD2_UR     |\
 692         ISR_RFD3_UR     |\
 693         ISR_HW_RXF_OV   |\
 694         ISR_TXF_UR)
 695
 696 #define ISR_ERROR       (\
 697         ISR_DMAR_TO_RST |\
 698         ISR_TXQ_TO_RST  |\
 699         ISR_DMAW_TO_RST |\
 700         ISR_PHY_LINKDOWN)
 701
 702 #define REG_INT_RETRIG_TIMER            0x1608
 703 #define INT_RETRIG_TIMER_MASK           0xFFFF
 704
 705 #define REG_MAC_RX_STATUS_BIN           0x1700
 706 #define REG_MAC_RX_STATUS_END           0x175c
 707 #define REG_MAC_TX_STATUS_BIN           0x1760
 708 #define REG_MAC_TX_STATUS_END           0x17c0
 709
 710 #define REG_CLK_GATING_CTRL             0x1814
 711 #define CLK_GATING_DMAW_EN              0x0001
 712 #define CLK_GATING_DMAR_EN              0x0002
 713 #define CLK_GATING_TXQ_EN               0x0004
 714 #define CLK_GATING_RXQ_EN               0x0008
 715 #define CLK_GATING_TXMAC_EN             0x0010
 716 #define CLK_GATING_RXMAC_EN             0x0020
 717
 718 #define CLK_GATING_EN_ALL       (CLK_GATING_DMAW_EN |\
 719                                  CLK_GATING_DMAR_EN |\
 720                                  CLK_GATING_TXQ_EN  |\
 721                                  CLK_GATING_RXQ_EN  |\
 722                                  CLK_GATING_TXMAC_EN|\
 723                                  CLK_GATING_RXMAC_EN)
 724
 725 /* DEBUG ADDR */
 726 #define REG_DEBUG_DATA0                 0x1900
 727 #define REG_DEBUG_DATA1                 0x1904
 728
 729 #define L1D_MPW_PHYID1                  0xD01C  /* V7 */
 730 #define L1D_MPW_PHYID2                  0xD01D  /* V1-V6 */
 731 #define L1D_MPW_PHYID3                  0xD01E  /* V8 */
 732
 733
 734 /* Autoneg Advertisement Register */
 735 #define ADVERTISE_DEFAULT_CAP \
 736         (ADVERTISE_ALL | ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM)
 737
 738 /* 1000BASE-T Control Register */
 739 #define GIGA_CR_1000T_REPEATER_DTE      0x0400  /* 1=Repeater/switch device port 0=DTE device */
 740
 741 #define GIGA_CR_1000T_MS_VALUE          0x0800  /* 1=Configure PHY as Master 0=Configure PHY as Slave */
 742 #define GIGA_CR_1000T_MS_ENABLE         0x1000  /* 1=Master/Slave manual config value 0=Automatic Master/Slave config */
 743 #define GIGA_CR_1000T_TEST_MODE_NORMAL  0x0000  /* Normal Operation */
 744 #define GIGA_CR_1000T_TEST_MODE_1       0x2000  /* Transmit Waveform test */
 745 #define GIGA_CR_1000T_TEST_MODE_2       0x4000  /* Master Transmit Jitter test */
 746 #define GIGA_CR_1000T_TEST_MODE_3       0x6000  /* Slave Transmit Jitter test */
 747 #define GIGA_CR_1000T_TEST_MODE_4       0x8000  /* Transmitter Distortion test */
 748 #define GIGA_CR_1000T_SPEED_MASK        0x0300
 749 #define GIGA_CR_1000T_DEFAULT_CAP       0x0300
 750
 751 /* PHY Specific Status Register */
 752 #define MII_GIGA_PSSR                   0x11
 753 #define GIGA_PSSR_SPD_DPLX_RESOLVED     0x0800  /* 1=Speed & Duplex resolved */
 754 #define GIGA_PSSR_DPLX                  0x2000  /* 1=Duplex 0=Half Duplex */
 755 #define GIGA_PSSR_SPEED                 0xC000  /* Speed, bits 14:15 */
 756 #define GIGA_PSSR_10MBS                 0x0000  /* 00=10Mbs */
 757 #define GIGA_PSSR_100MBS                0x4000  /* 01=100Mbs */
 758 #define GIGA_PSSR_1000MBS               0x8000  /* 10=1000Mbs */
 759
 760 /* PHY Interrupt Enable Register */
 761 #define MII_IER                         0x12
 762 #define IER_LINK_UP                     0x0400
 763 #define IER_LINK_DOWN                   0x0800
 764
 765 /* PHY Interrupt Status Register */
 766 #define MII_ISR                         0x13
 767 #define ISR_LINK_UP                     0x0400
 768 #define ISR_LINK_DOWN                   0x0800
 769
 770 /* Cable-Detect-Test Control Register */
 771 #define MII_CDTC                        0x16
 772 #define CDTC_EN_OFF                     0   /* sc */
 773 #define CDTC_EN_BITS                    1
 774 #define CDTC_PAIR_OFF                   8
 775 #define CDTC_PAIR_BIT                   2
 776
 777 /* Cable-Detect-Test Status Register */
 778 #define MII_CDTS                        0x1C
 779 #define CDTS_STATUS_OFF                 8
 780 #define CDTS_STATUS_BITS                2
 781 #define CDTS_STATUS_NORMAL              0
 782 #define CDTS_STATUS_SHORT               1
 783 #define CDTS_STATUS_OPEN                2
 784 #define CDTS_STATUS_INVALID             3
 785
 786 #define MII_DBG_ADDR                    0x1D
 787 #define MII_DBG_DATA                    0x1E
 788
 789 #define MII_ANA_CTRL_0                  0x0
 790 #define ANA_RESTART_CAL                 0x0001
 791 #define ANA_MANUL_SWICH_ON_SHIFT        0x1
 792 #define ANA_MANUL_SWICH_ON_MASK         0xF
 793 #define ANA_MAN_ENABLE                  0x0020
 794 #define ANA_SEL_HSP                     0x0040
 795 #define ANA_EN_HB                       0x0080
 796 #define ANA_EN_HBIAS                    0x0100
 797 #define ANA_OEN_125M                    0x0200
 798 #define ANA_EN_LCKDT                    0x0400
 799 #define ANA_LCKDT_PHY                   0x0800
 800 #define ANA_AFE_MODE                    0x1000
 801 #define ANA_VCO_SLOW                    0x2000
 802 #define ANA_VCO_FAST                    0x4000
 803 #define ANA_SEL_CLK125M_DSP             0x8000
 804
 805 #define MII_ANA_CTRL_4                  0x4
 806 #define ANA_IECHO_ADJ_MASK              0xF
 807 #define ANA_IECHO_ADJ_3_SHIFT           0
 808 #define ANA_IECHO_ADJ_2_SHIFT           4
 809 #define ANA_IECHO_ADJ_1_SHIFT           8
 810 #define ANA_IECHO_ADJ_0_SHIFT           12
 811
 812 #define MII_ANA_CTRL_5                  0x5
 813 #define ANA_SERDES_CDR_BW_SHIFT         0
 814 #define ANA_SERDES_CDR_BW_MASK          0x3
 815 #define ANA_MS_PAD_DBG                  0x0004
 816 #define ANA_SPEEDUP_DBG                 0x0008
 817 #define ANA_SERDES_TH_LOS_SHIFT         4
 818 #define ANA_SERDES_TH_LOS_MASK          0x3
 819 #define ANA_SERDES_EN_DEEM              0x0040
 820 #define ANA_SERDES_TXELECIDLE           0x0080
 821 #define ANA_SERDES_BEACON               0x0100
 822 #define ANA_SERDES_HALFTXDR             0x0200
 823 #define ANA_SERDES_SEL_HSP              0x0400
 824 #define ANA_SERDES_EN_PLL               0x0800
 825 #define ANA_SERDES_EN                   0x1000
 826 #define ANA_SERDES_EN_LCKDT             0x2000
 827
 828 #define MII_ANA_CTRL_11                 0xB
 829 #define ANA_PS_HIB_EN                   0x8000
 830
 831 #define MII_ANA_CTRL_18                 0x12
 832 #define ANA_TEST_MODE_10BT_01SHIFT      0
 833 #define ANA_TEST_MODE_10BT_01MASK       0x3
 834 #define ANA_LOOP_SEL_10BT               0x0004
 835 #define ANA_RGMII_MODE_SW               0x0008
 836 #define ANA_EN_LONGECABLE               0x0010
 837 #define ANA_TEST_MODE_10BT_2            0x0020
 838 #define ANA_EN_10BT_IDLE                0x0400
 839 #define ANA_EN_MASK_TB                  0x0800
 840 #define ANA_TRIGGER_SEL_TIMER_SHIFT     12
 841 #define ANA_TRIGGER_SEL_TIMER_MASK      0x3
 842 #define ANA_INTERVAL_SEL_TIMER_SHIFT    14
 843 #define ANA_INTERVAL_SEL_TIMER_MASK     0x3
 844
 845 #define MII_ANA_CTRL_41                 0x29
 846 #define ANA_TOP_PS_EN                   0x8000
 847
 848 #define MII_ANA_CTRL_54                 0x36
 849 #define ANA_LONG_CABLE_TH_100_SHIFT     0
 850 #define ANA_LONG_CABLE_TH_100_MASK      0x3F
 851 #define ANA_DESERVED                    0x0040
 852 #define ANA_EN_LIT_CH                   0x0080
 853 #define ANA_SHORT_CABLE_TH_100_SHIFT    8
 854 #define ANA_SHORT_CABLE_TH_100_MASK     0x3F
 855 #define ANA_BP_BAD_LINK_ACCUM           0x4000
 856 #define ANA_BP_SMALL_BW                 0x8000
 857
 858 #endif /*_ATL1C_HW_H_*/