drivers/net/ethernet/intel/ixgbe/ixgbe_82598.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2012 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 #include <linux/pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/sched.h>
  31
  32 #include "ixgbe.h"
  33 #include "ixgbe_phy.h"
  34
  35 #define IXGBE_82598_MAX_TX_QUEUES 32
  36 #define IXGBE_82598_MAX_RX_QUEUES 64
  37 #define IXGBE_82598_RAR_ENTRIES   16
  38 #define IXGBE_82598_MC_TBL_SIZE  128
  39 #define IXGBE_82598_VFT_TBL_SIZE 128
  40 #define IXGBE_82598_RX_PB_SIZE   512
  41
  42 static s32 ixgbe_setup_copper_link_82598(struct ixgbe_hw *hw,
  43                                          ixgbe_link_speed speed,
  44                                          bool autoneg,
  45                                          bool autoneg_wait_to_complete);
  46 static s32 ixgbe_read_i2c_eeprom_82598(struct ixgbe_hw *hw, u8 byte_offset,
  47                                        u8 *eeprom_data);
  48
  49 /**
  50  *  ixgbe_set_pcie_completion_timeout - set pci-e completion timeout
  51  *  @hw: pointer to the HW structure
  52  *
  53  *  The defaults for 82598 should be in the range of 50us to 50ms,
  54  *  however the hardware default for these parts is 500us to 1ms which is less
  55  *  than the 10ms recommended by the pci-e spec.  To address this we need to
  56  *  increase the value to either 10ms to 250ms for capability version 1 config,
  57  *  or 16ms to 55ms for version 2.
  58  **/
  59 static void ixgbe_set_pcie_completion_timeout(struct ixgbe_hw *hw)
  60 {
  61         struct ixgbe_adapter *adapter = hw->back;
  62         u32 gcr = IXGBE_READ_REG(hw, IXGBE_GCR);
  63         u16 pcie_devctl2;
  64
  65         /* only take action if timeout value is defaulted to 0 */
  66         if (gcr & IXGBE_GCR_CMPL_TMOUT_MASK)
  67                 goto out;
  68
  69         /*
  70          * if capababilities version is type 1 we can write the
  71          * timeout of 10ms to 250ms through the GCR register
  72          */
  73         if (!(gcr & IXGBE_GCR_CAP_VER2)) {
  74                 gcr |= IXGBE_GCR_CMPL_TMOUT_10ms;
  75                 goto out;
  76         }
  77
  78         /*
  79          * for version 2 capabilities we need to write the config space
  80          * directly in order to set the completion timeout value for
  81          * 16ms to 55ms
  82          */
  83         pci_read_config_word(adapter->pdev,
  84                              IXGBE_PCI_DEVICE_CONTROL2, &pcie_devctl2);
  85         pcie_devctl2 |= IXGBE_PCI_DEVICE_CONTROL2_16ms;
  86         pci_write_config_word(adapter->pdev,
  87                               IXGBE_PCI_DEVICE_CONTROL2, pcie_devctl2);
  88 out:
  89         /* disable completion timeout resend */
  90         gcr &= ~IXGBE_GCR_CMPL_TMOUT_RESEND;
  91         IXGBE_WRITE_REG(hw, IXGBE_GCR, gcr);
  92 }
  93
  94 static s32 ixgbe_get_invariants_82598(struct ixgbe_hw *hw)
  95 {
  96         struct ixgbe_mac_info *mac = &hw->mac;
  97
  98         /* Call PHY identify routine to get the phy type */
  99         ixgbe_identify_phy_generic(hw);
 100
 101         mac->mcft_size = IXGBE_82598_MC_TBL_SIZE;
 102         mac->vft_size = IXGBE_82598_VFT_TBL_SIZE;
 103         mac->num_rar_entries = IXGBE_82598_RAR_ENTRIES;
 104         mac->max_rx_queues = IXGBE_82598_MAX_RX_QUEUES;
 105         mac->max_tx_queues = IXGBE_82598_MAX_TX_QUEUES;
 106         mac->max_msix_vectors = ixgbe_get_pcie_msix_count_generic(hw);
 107
 108         return 0;
 109 }
 110
 111 /**
 112  *  ixgbe_init_phy_ops_82598 - PHY/SFP specific init
 113  *  @hw: pointer to hardware structure
 114  *
 115  *  Initialize any function pointers that were not able to be
 116  *  set during get_invariants because the PHY/SFP type was
 117  *  not known.  Perform the SFP init if necessary.
 118  *
 119  **/
 120 static s32 ixgbe_init_phy_ops_82598(struct ixgbe_hw *hw)
 121 {
 122         struct ixgbe_mac_info *mac = &hw->mac;
 123         struct ixgbe_phy_info *phy = &hw->phy;
 124         s32 ret_val = 0;
 125         u16 list_offset, data_offset;
 126
 127         /* Identify the PHY */
 128         phy->ops.identify(hw);
 129
 130         /* Overwrite the link function pointers if copper PHY */
 131         if (mac->ops.get_media_type(hw) == ixgbe_media_type_copper) {
 132                 mac->ops.setup_link = &ixgbe_setup_copper_link_82598;
 133                 mac->ops.get_link_capabilities =
 134                         &ixgbe_get_copper_link_capabilities_generic;
 135         }
 136
 137         switch (hw->phy.type) {
 138         case ixgbe_phy_tn:
 139                 phy->ops.setup_link = &ixgbe_setup_phy_link_tnx;
 140                 phy->ops.check_link = &ixgbe_check_phy_link_tnx;
 141                 phy->ops.get_firmware_version =
 142                              &ixgbe_get_phy_firmware_version_tnx;
 143                 break;
 144         case ixgbe_phy_nl:
 145                 phy->ops.reset = &ixgbe_reset_phy_nl;
 146
 147                 /* Call SFP+ identify routine to get the SFP+ module type */
 148                 ret_val = phy->ops.identify_sfp(hw);
 149                 if (ret_val != 0)
 150                         goto out;
 151                 else if (hw->phy.sfp_type == ixgbe_sfp_type_unknown) {
 152                         ret_val = IXGBE_ERR_SFP_NOT_SUPPORTED;
 153                         goto out;
 154                 }
 155
 156                 /* Check to see if SFP+ module is supported */
 157                 ret_val = ixgbe_get_sfp_init_sequence_offsets(hw,
 158                                                             &list_offset,
 159                                                             &data_offset);
 160                 if (ret_val != 0) {
 161                         ret_val = IXGBE_ERR_SFP_NOT_SUPPORTED;
 162                         goto out;
 163                 }
 164                 break;
 165         default:
 166                 break;
 167         }
 168
 169 out:
 170         return ret_val;
 171 }
 172
 173 /**
 174  *  ixgbe_start_hw_82598 - Prepare hardware for Tx/Rx
 175  *  @hw: pointer to hardware structure
 176  *
 177  *  Starts the hardware using the generic start_hw function.
 178  *  Disables relaxed ordering Then set pcie completion timeout
 179  *
 180  **/
 181 static s32 ixgbe_start_hw_82598(struct ixgbe_hw *hw)
 182 {
 183         u32 regval;
 184         u32 i;
 185         s32 ret_val = 0;
 186
 187         ret_val = ixgbe_start_hw_generic(hw);
 188
 189         /* Disable relaxed ordering */
 190         for (i = 0; ((i < hw->mac.max_tx_queues) &&
 191              (i < IXGBE_DCA_MAX_QUEUES_82598)); i++) {
 192                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_TXCTRL(i));
 193                 regval &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
 194                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL(i), regval);
 195         }
 196
 197         for (i = 0; ((i < hw->mac.max_rx_queues) &&
 198              (i < IXGBE_DCA_MAX_QUEUES_82598)); i++) {
 199                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_RXCTRL(i));
 200                 regval &= ~(IXGBE_DCA_RXCTRL_DATA_WRO_EN |
 201                             IXGBE_DCA_RXCTRL_HEAD_WRO_EN);
 202                 IXGBE_WRITE_REG(hw, IXGBE_DCA_RXCTRL(i), regval);
 203         }
 204
 205         hw->mac.rx_pb_size = IXGBE_82598_RX_PB_SIZE;
 206
 207         /* set the completion timeout for interface */
 208         if (ret_val == 0)
 209                 ixgbe_set_pcie_completion_timeout(hw);
 210
 211         return ret_val;
 212 }
 213
 214 /**
 215  *  ixgbe_get_link_capabilities_82598 - Determines link capabilities
 216  *  @hw: pointer to hardware structure
 217  *  @speed: pointer to link speed
 218  *  @autoneg: boolean auto-negotiation value
 219  *
 220  *  Determines the link capabilities by reading the AUTOC register.
 221  **/
 222 static s32 ixgbe_get_link_capabilities_82598(struct ixgbe_hw *hw,
 223                                              ixgbe_link_speed *speed,
 224                                              bool *autoneg)
 225 {
 226         s32 status = 0;
 227         u32 autoc = 0;
 228
 229         /*
 230          * Determine link capabilities based on the stored value of AUTOC,
 231          * which represents EEPROM defaults.  If AUTOC value has not been
 232          * stored, use the current register value.
 233          */
 234         if (hw->mac.orig_link_settings_stored)
 235                 autoc = hw->mac.orig_autoc;
 236         else
 237                 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 238
 239         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
 240         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
 241                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 242                 *autoneg = false;
 243                 break;
 244
 245         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
 246                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 247                 *autoneg = false;
 248                 break;
 249
 250         case IXGBE_AUTOC_LMS_1G_AN:
 251                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 252                 *autoneg = true;
 253                 break;
 254
 255         case IXGBE_AUTOC_LMS_KX4_AN:
 256         case IXGBE_AUTOC_LMS_KX4_AN_1G_AN:
 257                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
 258                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 259                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 260                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 261                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 262                 *autoneg = true;
 263                 break;
 264
 265         default:
 266                 status = IXGBE_ERR_LINK_SETUP;
 267                 break;
 268         }
 269
 270         return status;
 271 }
 272
 273 /**
 274  *  ixgbe_get_media_type_82598 - Determines media type
 275  *  @hw: pointer to hardware structure
 276  *
 277  *  Returns the media type (fiber, copper, backplane)
 278  **/
 279 static enum ixgbe_media_type ixgbe_get_media_type_82598(struct ixgbe_hw *hw)
 280 {
 281         enum ixgbe_media_type media_type;
 282
 283         /* Detect if there is a copper PHY attached. */
 284         switch (hw->phy.type) {
 285         case ixgbe_phy_cu_unknown:
 286         case ixgbe_phy_tn:
 287                 media_type = ixgbe_media_type_copper;
 288                 goto out;
 289         default:
 290                 break;
 291         }
 292
 293         /* Media type for I82598 is based on device ID */
 294         switch (hw->device_id) {
 295         case IXGBE_DEV_ID_82598:
 296         case IXGBE_DEV_ID_82598_BX:
 297                 /* Default device ID is mezzanine card KX/KX4 */
 298                 media_type = ixgbe_media_type_backplane;
 299                 break;
 300         case IXGBE_DEV_ID_82598AF_DUAL_PORT:
 301         case IXGBE_DEV_ID_82598AF_SINGLE_PORT:
 302         case IXGBE_DEV_ID_82598_DA_DUAL_PORT:
 303         case IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM:
 304         case IXGBE_DEV_ID_82598EB_XF_LR:
 305         case IXGBE_DEV_ID_82598EB_SFP_LOM:
 306                 media_type = ixgbe_media_type_fiber;
 307                 break;
 308         case IXGBE_DEV_ID_82598EB_CX4:
 309         case IXGBE_DEV_ID_82598_CX4_DUAL_PORT:
 310                 media_type = ixgbe_media_type_cx4;
 311                 break;
 312         case IXGBE_DEV_ID_82598AT:
 313         case IXGBE_DEV_ID_82598AT2:
 314                 media_type = ixgbe_media_type_copper;
 315                 break;
 316         default:
 317                 media_type = ixgbe_media_type_unknown;
 318                 break;
 319         }
 320 out:
 321         return media_type;
 322 }
 323
 324 /**
 325  *  ixgbe_fc_enable_82598 - Enable flow control
 326  *  @hw: pointer to hardware structure
 327  *  @packetbuf_num: packet buffer number (0-7)
 328  *
 329  *  Enable flow control according to the current settings.
 330  **/
 331 static s32 ixgbe_fc_enable_82598(struct ixgbe_hw *hw, s32 packetbuf_num)
 332 {
 333         s32 ret_val = 0;
 334         u32 fctrl_reg;
 335         u32 rmcs_reg;
 336         u32 reg;
 337         u32 link_speed = 0;
 338         bool link_up;
 339
 340 #ifdef CONFIG_DCB
 341         if (hw->fc.requested_mode == ixgbe_fc_pfc)
 342                 goto out;
 343
 344 #endif /* CONFIG_DCB */
 345         /*
 346          * On 82598 having Rx FC on causes resets while doing 1G
 347          * so if it's on turn it off once we know link_speed. For
 348          * more details see 82598 Specification update.
 349          */
 350         hw->mac.ops.check_link(hw, &link_speed, &link_up, false);
 351         if (link_up && link_speed == IXGBE_LINK_SPEED_1GB_FULL) {
 352                 switch (hw->fc.requested_mode) {
 353                 case ixgbe_fc_full:
 354                         hw->fc.requested_mode = ixgbe_fc_tx_pause;
 355                         break;
 356                 case ixgbe_fc_rx_pause:
 357                         hw->fc.requested_mode = ixgbe_fc_none;
 358                         break;
 359                 default:
 360                         /* no change */
 361                         break;
 362                 }
 363         }
 364
 365         /* Negotiate the fc mode to use */
 366         ixgbe_fc_autoneg(hw);
 367
 368         /* Disable any previous flow control settings */
 369         fctrl_reg = IXGBE_READ_REG(hw, IXGBE_FCTRL);
 370         fctrl_reg &= ~(IXGBE_FCTRL_RFCE | IXGBE_FCTRL_RPFCE);
 371
 372         rmcs_reg = IXGBE_READ_REG(hw, IXGBE_RMCS);
 373         rmcs_reg &= ~(IXGBE_RMCS_TFCE_PRIORITY | IXGBE_RMCS_TFCE_802_3X);
 374
 375         /*
 376          * The possible values of fc.current_mode are:
 377          * 0: Flow control is completely disabled
 378          * 1: Rx flow control is enabled (we can receive pause frames,
 379          *    but not send pause frames).
 380          * 2: Tx flow control is enabled (we can send pause frames but
 381          *     we do not support receiving pause frames).
 382          * 3: Both Rx and Tx flow control (symmetric) are enabled.
 383 #ifdef CONFIG_DCB
 384          * 4: Priority Flow Control is enabled.
 385 #endif
 386          * other: Invalid.
 387          */
 388         switch (hw->fc.current_mode) {
 389         case ixgbe_fc_none:
 390                 /*
 391                  * Flow control is disabled by software override or autoneg.
 392                  * The code below will actually disable it in the HW.
 393                  */
 394                 break;
 395         case ixgbe_fc_rx_pause:
 396                 /*
 397                  * Rx Flow control is enabled and Tx Flow control is
 398                  * disabled by software override. Since there really
 399                  * isn't a way to advertise that we are capable of RX
 400                  * Pause ONLY, we will advertise that we support both
 401                  * symmetric and asymmetric Rx PAUSE.  Later, we will
 402                  * disable the adapter's ability to send PAUSE frames.
 403                  */
 404                 fctrl_reg |= IXGBE_FCTRL_RFCE;
 405                 break;
 406         case ixgbe_fc_tx_pause:
 407                 /*
 408                  * Tx Flow control is enabled, and Rx Flow control is
 409                  * disabled by software override.
 410                  */
 411                 rmcs_reg |= IXGBE_RMCS_TFCE_802_3X;
 412                 break;
 413         case ixgbe_fc_full:
 414                 /* Flow control (both Rx and Tx) is enabled by SW override. */
 415                 fctrl_reg |= IXGBE_FCTRL_RFCE;
 416                 rmcs_reg |= IXGBE_RMCS_TFCE_802_3X;
 417                 break;
 418 #ifdef CONFIG_DCB
 419         case ixgbe_fc_pfc:
 420                 goto out;
 421                 break;
 422 #endif /* CONFIG_DCB */
 423         default:
 424                 hw_dbg(hw, "Flow control param set incorrectly\n");
 425                 ret_val = IXGBE_ERR_CONFIG;
 426                 goto out;
 427                 break;
 428         }
 429
 430         /* Set 802.3x based flow control settings. */
 431         fctrl_reg |= IXGBE_FCTRL_DPF;
 432         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl_reg);
 433         IXGBE_WRITE_REG(hw, IXGBE_RMCS, rmcs_reg);
 434
 435         /* Set up and enable Rx high/low water mark thresholds, enable XON. */
 436         if (hw->fc.current_mode & ixgbe_fc_tx_pause) {
 437                 reg = hw->fc.low_water << 6;
 438                 if (hw->fc.send_xon)
 439                         reg |= IXGBE_FCRTL_XONE;
 440
 441                 IXGBE_WRITE_REG(hw, IXGBE_FCRTL(packetbuf_num), reg);
 442
 443                 reg = hw->fc.high_water[packetbuf_num] << 6;
 444                 reg |= IXGBE_FCRTH_FCEN;
 445
 446                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH(packetbuf_num), reg);
 447         }
 448
 449         /* Configure pause time (2 TCs per register) */
 450         reg = IXGBE_READ_REG(hw, IXGBE_FCTTV(packetbuf_num / 2));
 451         if ((packetbuf_num & 1) == 0)
 452                 reg = (reg & 0xFFFF0000) | hw->fc.pause_time;
 453         else
 454                 reg = (reg & 0x0000FFFF) | (hw->fc.pause_time << 16);
 455         IXGBE_WRITE_REG(hw, IXGBE_FCTTV(packetbuf_num / 2), reg);
 456
 457         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, (hw->fc.pause_time >> 1));
 458
 459 out:
 460         return ret_val;
 461 }
 462
 463 /**
 464  *  ixgbe_start_mac_link_82598 - Configures MAC link settings
 465  *  @hw: pointer to hardware structure
 466  *
 467  *  Configures link settings based on values in the ixgbe_hw struct.
 468  *  Restarts the link.  Performs autonegotiation if needed.
 469  **/
 470 static s32 ixgbe_start_mac_link_82598(struct ixgbe_hw *hw,
 471                                       bool autoneg_wait_to_complete)
 472 {
 473         u32 autoc_reg;
 474         u32 links_reg;
 475         u32 i;
 476         s32 status = 0;
 477
 478         /* Restart link */
 479         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 480         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
 481         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
 482
 483         /* Only poll for autoneg to complete if specified to do so */
 484         if (autoneg_wait_to_complete) {
 485                 if ((autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 486                      IXGBE_AUTOC_LMS_KX4_AN ||
 487                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 488                      IXGBE_AUTOC_LMS_KX4_AN_1G_AN) {
 489                         links_reg = 0; /* Just in case Autoneg time = 0 */
 490                         for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 491                                 links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 492                                 if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 493                                         break;
 494                                 msleep(100);
 495                         }
 496                         if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 497                                 status = IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 498                                 hw_dbg(hw, "Autonegotiation did not complete.\n");
 499                         }
 500                 }
 501         }
 502
 503         /* Add delay to filter out noises during initial link setup */
 504         msleep(50);
 505
 506         return status;
 507 }
 508
 509 /**
 510  *  ixgbe_validate_link_ready - Function looks for phy link
 511  *  @hw: pointer to hardware structure
 512  *
 513  *  Function indicates success when phy link is available. If phy is not ready
 514  *  within 5 seconds of MAC indicating link, the function returns error.
 515  **/
 516 static s32 ixgbe_validate_link_ready(struct ixgbe_hw *hw)
 517 {
 518         u32 timeout;
 519         u16 an_reg;
 520
 521         if (hw->device_id != IXGBE_DEV_ID_82598AT2)
 522                 return 0;
 523
 524         for (timeout = 0;
 525              timeout < IXGBE_VALIDATE_LINK_READY_TIMEOUT; timeout++) {
 526                 hw->phy.ops.read_reg(hw, MDIO_STAT1, MDIO_MMD_AN, &an_reg);
 527
 528                 if ((an_reg & MDIO_AN_STAT1_COMPLETE) &&
 529                     (an_reg & MDIO_STAT1_LSTATUS))
 530                         break;
 531
 532                 msleep(100);
 533         }
 534
 535         if (timeout == IXGBE_VALIDATE_LINK_READY_TIMEOUT) {
 536                 hw_dbg(hw, "Link was indicated but link is down\n");
 537                 return IXGBE_ERR_LINK_SETUP;
 538         }
 539
 540         return 0;
 541 }
 542
 543 /**
 544  *  ixgbe_check_mac_link_82598 - Get link/speed status
 545  *  @hw: pointer to hardware structure
 546  *  @speed: pointer to link speed
 547  *  @link_up: true is link is up, false otherwise
 548  *  @link_up_wait_to_complete: bool used to wait for link up or not
 549  *
 550  *  Reads the links register to determine if link is up and the current speed
 551  **/
 552 static s32 ixgbe_check_mac_link_82598(struct ixgbe_hw *hw,
 553                                       ixgbe_link_speed *speed, bool *link_up,
 554                                       bool link_up_wait_to_complete)
 555 {
 556         u32 links_reg;
 557         u32 i;
 558         u16 link_reg, adapt_comp_reg;
 559
 560         /*
 561          * SERDES PHY requires us to read link status from register 0xC79F.
 562          * Bit 0 set indicates link is up/ready; clear indicates link down.
 563          * 0xC00C is read to check that the XAUI lanes are active.  Bit 0
 564          * clear indicates active; set indicates inactive.
 565          */
 566         if (hw->phy.type == ixgbe_phy_nl) {
 567                 hw->phy.ops.read_reg(hw, 0xC79F, MDIO_MMD_PMAPMD, &link_reg);
 568                 hw->phy.ops.read_reg(hw, 0xC79F, MDIO_MMD_PMAPMD, &link_reg);
 569                 hw->phy.ops.read_reg(hw, 0xC00C, MDIO_MMD_PMAPMD,
 570                                      &adapt_comp_reg);
 571                 if (link_up_wait_to_complete) {
 572                         for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
 573                                 if ((link_reg & 1) &&
 574                                     ((adapt_comp_reg & 1) == 0)) {
 575                                         *link_up = true;
 576                                         break;
 577                                 } else {
 578                                         *link_up = false;
 579                                 }
 580                                 msleep(100);
 581                                 hw->phy.ops.read_reg(hw, 0xC79F,
 582                                                      MDIO_MMD_PMAPMD,
 583                                                      &link_reg);
 584                                 hw->phy.ops.read_reg(hw, 0xC00C,
 585                                                      MDIO_MMD_PMAPMD,
 586                                                      &adapt_comp_reg);
 587                         }
 588                 } else {
 589                         if ((link_reg & 1) && ((adapt_comp_reg & 1) == 0))
 590                                 *link_up = true;
 591                         else
 592                                 *link_up = false;
 593                 }
 594
 595                 if (!*link_up)
 596                         goto out;
 597         }
 598
 599         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 600         if (link_up_wait_to_complete) {
 601                 for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
 602                         if (links_reg & IXGBE_LINKS_UP) {
 603                                 *link_up = true;
 604                                 break;
 605                         } else {
 606                                 *link_up = false;
 607                         }
 608                         msleep(100);
 609                         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 610                 }
 611         } else {
 612                 if (links_reg & IXGBE_LINKS_UP)
 613                         *link_up = true;
 614                 else
 615                         *link_up = false;
 616         }
 617
 618         if (links_reg & IXGBE_LINKS_SPEED)
 619                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 620         else
 621                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 622
 623         if ((hw->device_id == IXGBE_DEV_ID_82598AT2) && *link_up &&
 624             (ixgbe_validate_link_ready(hw) != 0))
 625                 *link_up = false;
 626
 627 out:
 628         return 0;
 629 }
 630
 631 /**
 632  *  ixgbe_setup_mac_link_82598 - Set MAC link speed
 633  *  @hw: pointer to hardware structure
 634  *  @speed: new link speed
 635  *  @autoneg: true if auto-negotiation enabled
 636  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 637  *
 638  *  Set the link speed in the AUTOC register and restarts link.
 639  **/
 640 static s32 ixgbe_setup_mac_link_82598(struct ixgbe_hw *hw,
 641                                            ixgbe_link_speed speed, bool autoneg,
 642                                            bool autoneg_wait_to_complete)
 643 {
 644         s32              status            = 0;
 645         ixgbe_link_speed link_capabilities = IXGBE_LINK_SPEED_UNKNOWN;
 646         u32              curr_autoc        = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 647         u32              autoc             = curr_autoc;
 648         u32              link_mode         = autoc & IXGBE_AUTOC_LMS_MASK;
 649
 650         /* Check to see if speed passed in is supported. */
 651         ixgbe_get_link_capabilities_82598(hw, &link_capabilities, &autoneg);
 652         speed &= link_capabilities;
 653
 654         if (speed == IXGBE_LINK_SPEED_UNKNOWN)
 655                 status = IXGBE_ERR_LINK_SETUP;
 656
 657         /* Set KX4/KX support according to speed requested */
 658         else if (link_mode == IXGBE_AUTOC_LMS_KX4_AN ||
 659                  link_mode == IXGBE_AUTOC_LMS_KX4_AN_1G_AN) {
 660                 autoc &= ~IXGBE_AUTOC_KX4_KX_SUPP_MASK;
 661                 if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 662                         autoc |= IXGBE_AUTOC_KX4_SUPP;
 663                 if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 664                         autoc |= IXGBE_AUTOC_KX_SUPP;
 665                 if (autoc != curr_autoc)
 666                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc);
 667         }
 668
 669         if (status == 0) {
 670                 /*
 671                  * Setup and restart the link based on the new values in
 672                  * ixgbe_hw This will write the AUTOC register based on the new
 673                  * stored values
 674                  */
 675                 status = ixgbe_start_mac_link_82598(hw,
 676                                                     autoneg_wait_to_complete);
 677         }
 678
 679         return status;
 680 }
 681
 682
 683 /**
 684  *  ixgbe_setup_copper_link_82598 - Set the PHY autoneg advertised field
 685  *  @hw: pointer to hardware structure
 686  *  @speed: new link speed
 687  *  @autoneg: true if autonegotiation enabled
 688  *  @autoneg_wait_to_complete: true if waiting is needed to complete
 689  *
 690  *  Sets the link speed in the AUTOC register in the MAC and restarts link.
 691  **/
 692 static s32 ixgbe_setup_copper_link_82598(struct ixgbe_hw *hw,
 693                                                ixgbe_link_speed speed,
 694                                                bool autoneg,
 695                                                bool autoneg_wait_to_complete)
 696 {
 697         s32 status;
 698
 699         /* Setup the PHY according to input speed */
 700         status = hw->phy.ops.setup_link_speed(hw, speed, autoneg,
 701                                               autoneg_wait_to_complete);
 702         /* Set up MAC */
 703         ixgbe_start_mac_link_82598(hw, autoneg_wait_to_complete);
 704
 705         return status;
 706 }
 707
 708 /**
 709  *  ixgbe_reset_hw_82598 - Performs hardware reset
 710  *  @hw: pointer to hardware structure
 711  *
 712  *  Resets the hardware by resetting the transmit and receive units, masks and
 713  *  clears all interrupts, performing a PHY reset, and performing a link (MAC)
 714  *  reset.
 715  **/
 716 static s32 ixgbe_reset_hw_82598(struct ixgbe_hw *hw)
 717 {
 718         s32 status = 0;
 719         s32 phy_status = 0;
 720         u32 ctrl;
 721         u32 gheccr;
 722         u32 i;
 723         u32 autoc;
 724         u8  analog_val;
 725
 726         /* Call adapter stop to disable tx/rx and clear interrupts */
 727         status = hw->mac.ops.stop_adapter(hw);
 728         if (status != 0)
 729                 goto reset_hw_out;
 730
 731         /*
 732          * Power up the Atlas Tx lanes if they are currently powered down.
 733          * Atlas Tx lanes are powered down for MAC loopback tests, but
 734          * they are not automatically restored on reset.
 735          */
 736         hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK, &analog_val);
 737         if (analog_val & IXGBE_ATLAS_PDN_TX_REG_EN) {
 738                 /* Enable Tx Atlas so packets can be transmitted again */
 739                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK,
 740                                              &analog_val);
 741                 analog_val &= ~IXGBE_ATLAS_PDN_TX_REG_EN;
 742                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK,
 743                                               analog_val);
 744
 745                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_10G,
 746                                              &analog_val);
 747                 analog_val &= ~IXGBE_ATLAS_PDN_TX_10G_QL_ALL;
 748                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_10G,
 749                                               analog_val);
 750
 751                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_1G,
 752                                              &analog_val);
 753                 analog_val &= ~IXGBE_ATLAS_PDN_TX_1G_QL_ALL;
 754                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_1G,
 755                                               analog_val);
 756
 757                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_AN,
 758                                              &analog_val);
 759                 analog_val &= ~IXGBE_ATLAS_PDN_TX_AN_QL_ALL;
 760                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_AN,
 761                                               analog_val);
 762         }
 763
 764         /* Reset PHY */
 765         if (hw->phy.reset_disable == false) {
 766                 /* PHY ops must be identified and initialized prior to reset */
 767
 768                 /* Init PHY and function pointers, perform SFP setup */
 769                 phy_status = hw->phy.ops.init(hw);
 770                 if (phy_status == IXGBE_ERR_SFP_NOT_SUPPORTED)
 771                         goto reset_hw_out;
 772                 if (phy_status == IXGBE_ERR_SFP_NOT_PRESENT)
 773                         goto mac_reset_top;
 774
 775                 hw->phy.ops.reset(hw);
 776         }
 777
 778 mac_reset_top:
 779         /*
 780          * Issue global reset to the MAC.  This needs to be a SW reset.
 781          * If link reset is used, it might reset the MAC when mng is using it
 782          */
 783         ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL) | IXGBE_CTRL_RST;
 784         IXGBE_WRITE_REG(hw, IXGBE_CTRL, ctrl);
 785         IXGBE_WRITE_FLUSH(hw);
 786
 787         /* Poll for reset bit to self-clear indicating reset is complete */
 788         for (i = 0; i < 10; i++) {
 789                 udelay(1);
 790                 ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
 791                 if (!(ctrl & IXGBE_CTRL_RST))
 792                         break;
 793         }
 794         if (ctrl & IXGBE_CTRL_RST) {
 795                 status = IXGBE_ERR_RESET_FAILED;
 796                 hw_dbg(hw, "Reset polling failed to complete.\n");
 797         }
 798
 799         msleep(50);
 800
 801         /*
 802          * Double resets are required for recovery from certain error
 803          * conditions.  Between resets, it is necessary to stall to allow time
 804          * for any pending HW events to complete.
 805          */
 806         if (hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED) {
 807                 hw->mac.flags &= ~IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
 808                 goto mac_reset_top;
 809         }
 810
 811         gheccr = IXGBE_READ_REG(hw, IXGBE_GHECCR);
 812         gheccr &= ~((1 << 21) | (1 << 18) | (1 << 9) | (1 << 6));
 813         IXGBE_WRITE_REG(hw, IXGBE_GHECCR, gheccr);
 814
 815         /*
 816          * Store the original AUTOC value if it has not been
 817          * stored off yet.  Otherwise restore the stored original
 818          * AUTOC value since the reset operation sets back to deaults.
 819          */
 820         autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 821         if (hw->mac.orig_link_settings_stored == false) {
 822                 hw->mac.orig_autoc = autoc;
 823                 hw->mac.orig_link_settings_stored = true;
 824         } else if (autoc != hw->mac.orig_autoc) {
 825                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, hw->mac.orig_autoc);
 826         }
 827
 828         /* Store the permanent mac address */
 829         hw->mac.ops.get_mac_addr(hw, hw->mac.perm_addr);
 830
 831         /*
 832          * Store MAC address from RAR0, clear receive address registers, and
 833          * clear the multicast table
 834          */
 835         hw->mac.ops.init_rx_addrs(hw);
 836
 837 reset_hw_out:
 838         if (phy_status)
 839                 status = phy_status;
 840
 841         return status;
 842 }
 843
 844 /**
 845  *  ixgbe_set_vmdq_82598 - Associate a VMDq set index with a rx address
 846  *  @hw: pointer to hardware struct
 847  *  @rar: receive address register index to associate with a VMDq index
 848  *  @vmdq: VMDq set index
 849  **/
 850 static s32 ixgbe_set_vmdq_82598(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
 851 {
 852         u32 rar_high;
 853         u32 rar_entries = hw->mac.num_rar_entries;
 854
 855         /* Make sure we are using a valid rar index range */
 856         if (rar >= rar_entries) {
 857                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
 858                 return IXGBE_ERR_INVALID_ARGUMENT;
 859         }
 860
 861         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(rar));
 862         rar_high &= ~IXGBE_RAH_VIND_MASK;
 863         rar_high |= ((vmdq << IXGBE_RAH_VIND_SHIFT) & IXGBE_RAH_VIND_MASK);
 864         IXGBE_WRITE_REG(hw, IXGBE_RAH(rar), rar_high);
 865         return 0;
 866 }
 867
 868 /**
 869  *  ixgbe_clear_vmdq_82598 - Disassociate a VMDq set index from an rx address
 870  *  @hw: pointer to hardware struct
 871  *  @rar: receive address register index to associate with a VMDq index
 872  *  @vmdq: VMDq clear index (not used in 82598, but elsewhere)
 873  **/
 874 static s32 ixgbe_clear_vmdq_82598(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
 875 {
 876         u32 rar_high;
 877         u32 rar_entries = hw->mac.num_rar_entries;
 878
 879
 880         /* Make sure we are using a valid rar index range */
 881         if (rar >= rar_entries) {
 882                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
 883                 return IXGBE_ERR_INVALID_ARGUMENT;
 884         }
 885
 886         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(rar));
 887         if (rar_high & IXGBE_RAH_VIND_MASK) {
 888                 rar_high &= ~IXGBE_RAH_VIND_MASK;
 889                 IXGBE_WRITE_REG(hw, IXGBE_RAH(rar), rar_high);
 890         }
 891
 892         return 0;
 893 }
 894
 895 /**
 896  *  ixgbe_set_vfta_82598 - Set VLAN filter table
 897  *  @hw: pointer to hardware structure
 898  *  @vlan: VLAN id to write to VLAN filter
 899  *  @vind: VMDq output index that maps queue to VLAN id in VFTA
 900  *  @vlan_on: boolean flag to turn on/off VLAN in VFTA
 901  *
 902  *  Turn on/off specified VLAN in the VLAN filter table.
 903  **/
 904 static s32 ixgbe_set_vfta_82598(struct ixgbe_hw *hw, u32 vlan, u32 vind,
 905                                 bool vlan_on)
 906 {
 907         u32 regindex;
 908         u32 bitindex;
 909         u32 bits;
 910         u32 vftabyte;
 911
 912         if (vlan > 4095)
 913                 return IXGBE_ERR_PARAM;
 914
 915         /* Determine 32-bit word position in array */
 916         regindex = (vlan >> 5) & 0x7F;   /* upper seven bits */
 917
 918         /* Determine the location of the (VMD) queue index */
 919         vftabyte =  ((vlan >> 3) & 0x03); /* bits (4:3) indicating byte array */
 920         bitindex = (vlan & 0x7) << 2;    /* lower 3 bits indicate nibble */
 921
 922         /* Set the nibble for VMD queue index */
 923         bits = IXGBE_READ_REG(hw, IXGBE_VFTAVIND(vftabyte, regindex));
 924         bits &= (~(0x0F << bitindex));
 925         bits |= (vind << bitindex);
 926         IXGBE_WRITE_REG(hw, IXGBE_VFTAVIND(vftabyte, regindex), bits);
 927
 928         /* Determine the location of the bit for this VLAN id */
 929         bitindex = vlan & 0x1F;   /* lower five bits */
 930
 931         bits = IXGBE_READ_REG(hw, IXGBE_VFTA(regindex));
 932         if (vlan_on)
 933                 /* Turn on this VLAN id */
 934                 bits |= (1 << bitindex);
 935         else
 936                 /* Turn off this VLAN id */
 937                 bits &= ~(1 << bitindex);
 938         IXGBE_WRITE_REG(hw, IXGBE_VFTA(regindex), bits);
 939
 940         return 0;
 941 }
 942
 943 /**
 944  *  ixgbe_clear_vfta_82598 - Clear VLAN filter table
 945  *  @hw: pointer to hardware structure
 946  *
 947  *  Clears the VLAN filer table, and the VMDq index associated with the filter
 948  **/
 949 static s32 ixgbe_clear_vfta_82598(struct ixgbe_hw *hw)
 950 {
 951         u32 offset;
 952         u32 vlanbyte;
 953
 954         for (offset = 0; offset < hw->mac.vft_size; offset++)
 955                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(offset), 0);
 956
 957         for (vlanbyte = 0; vlanbyte < 4; vlanbyte++)
 958                 for (offset = 0; offset < hw->mac.vft_size; offset++)
 959                         IXGBE_WRITE_REG(hw, IXGBE_VFTAVIND(vlanbyte, offset),
 960                                         0);
 961
 962         return 0;
 963 }
 964
 965 /**
 966  *  ixgbe_read_analog_reg8_82598 - Reads 8 bit Atlas analog register
 967  *  @hw: pointer to hardware structure
 968  *  @reg: analog register to read
 969  *  @val: read value
 970  *
 971  *  Performs read operation to Atlas analog register specified.
 972  **/
 973 static s32 ixgbe_read_analog_reg8_82598(struct ixgbe_hw *hw, u32 reg, u8 *val)
 974 {
 975         u32  atlas_ctl;
 976
 977         IXGBE_WRITE_REG(hw, IXGBE_ATLASCTL,
 978                         IXGBE_ATLASCTL_WRITE_CMD | (reg << 8));
 979         IXGBE_WRITE_FLUSH(hw);
 980         udelay(10);
 981         atlas_ctl = IXGBE_READ_REG(hw, IXGBE_ATLASCTL);
 982         *val = (u8)atlas_ctl;
 983
 984         return 0;
 985 }
 986
 987 /**
 988  *  ixgbe_write_analog_reg8_82598 - Writes 8 bit Atlas analog register
 989  *  @hw: pointer to hardware structure
 990  *  @reg: atlas register to write
 991  *  @val: value to write
 992  *
 993  *  Performs write operation to Atlas analog register specified.
 994  **/
 995 static s32 ixgbe_write_analog_reg8_82598(struct ixgbe_hw *hw, u32 reg, u8 val)
 996 {
 997         u32  atlas_ctl;
 998
 999         atlas_ctl = (reg << 8) | val;
1000         IXGBE_WRITE_REG(hw, IXGBE_ATLASCTL, atlas_ctl);
1001         IXGBE_WRITE_FLUSH(hw);
1002         udelay(10);
1003
1004         return 0;
1005 }
1006
1007 /**
1008  *  ixgbe_read_i2c_eeprom_82598 - Reads 8 bit word over I2C interface.
1009  *  @hw: pointer to hardware structure
1010  *  @byte_offset: EEPROM byte offset to read
1011  *  @eeprom_data: value read
1012  *
1013  *  Performs 8 byte read operation to SFP module's EEPROM over I2C interface.
1014  **/
1015 static s32 ixgbe_read_i2c_eeprom_82598(struct ixgbe_hw *hw, u8 byte_offset,
1016                                        u8 *eeprom_data)
1017 {
1018         s32 status = 0;
1019         u16 sfp_addr = 0;
1020         u16 sfp_data = 0;
1021         u16 sfp_stat = 0;
1022         u32 i;
1023
1024         if (hw->phy.type == ixgbe_phy_nl) {
1025                 /*
1026                  * phy SDA/SCL registers are at addresses 0xC30A to
1027                  * 0xC30D.  These registers are used to talk to the SFP+
1028                  * module's EEPROM through the SDA/SCL (I2C) interface.
1029                  */
1030                 sfp_addr = (IXGBE_I2C_EEPROM_DEV_ADDR << 8) + byte_offset;
1031                 sfp_addr = (sfp_addr | IXGBE_I2C_EEPROM_READ_MASK);
1032                 hw->phy.ops.write_reg(hw,
1033                                       IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR,
1034                                       MDIO_MMD_PMAPMD,
1035                                       sfp_addr);
1036
1037                 /* Poll status */
1038                 for (i = 0; i < 100; i++) {
1039                         hw->phy.ops.read_reg(hw,
1040                                              IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT,
1041                                              MDIO_MMD_PMAPMD,
1042                                              &sfp_stat);
1043                         sfp_stat = sfp_stat & IXGBE_I2C_EEPROM_STATUS_MASK;
1044                         if (sfp_stat != IXGBE_I2C_EEPROM_STATUS_IN_PROGRESS)
1045                                 break;
1046                         usleep_range(10000, 20000);
1047                 }
1048
1049                 if (sfp_stat != IXGBE_I2C_EEPROM_STATUS_PASS) {
1050                         hw_dbg(hw, "EEPROM read did not pass.\n");
1051                         status = IXGBE_ERR_SFP_NOT_PRESENT;
1052                         goto out;
1053                 }
1054
1055                 /* Read data */
1056                 hw->phy.ops.read_reg(hw, IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA,
1057                                      MDIO_MMD_PMAPMD, &sfp_data);
1058
1059                 *eeprom_data = (u8)(sfp_data >> 8);
1060         } else {
1061                 status = IXGBE_ERR_PHY;
1062                 goto out;
1063         }
1064
1065 out:
1066         return status;
1067 }
1068
1069 /**
1070  *  ixgbe_get_supported_physical_layer_82598 - Returns physical layer type
1071  *  @hw: pointer to hardware structure
1072  *
1073  *  Determines physical layer capabilities of the current configuration.
1074  **/
1075 static u32 ixgbe_get_supported_physical_layer_82598(struct ixgbe_hw *hw)
1076 {
1077         u32 physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1078         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1079         u32 pma_pmd_10g = autoc & IXGBE_AUTOC_10G_PMA_PMD_MASK;
1080         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
1081         u16 ext_ability = 0;
1082
1083         hw->phy.ops.identify(hw);
1084
1085         /* Copper PHY must be checked before AUTOC LMS to determine correct
1086          * physical layer because 10GBase-T PHYs use LMS = KX4/KX */
1087         switch (hw->phy.type) {
1088         case ixgbe_phy_tn:
1089         case ixgbe_phy_cu_unknown:
1090                 hw->phy.ops.read_reg(hw, MDIO_PMA_EXTABLE,
1091                 MDIO_MMD_PMAPMD, &ext_ability);
1092                 if (ext_ability & MDIO_PMA_EXTABLE_10GBT)
1093                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_T;
1094                 if (ext_ability & MDIO_PMA_EXTABLE_1000BT)
1095                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_T;
1096                 if (ext_ability & MDIO_PMA_EXTABLE_100BTX)
1097                         physical_layer |= IXGBE_PHYSICAL_LAYER_100BASE_TX;
1098                 goto out;
1099         default:
1100                 break;
1101         }
1102
1103         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
1104         case IXGBE_AUTOC_LMS_1G_AN:
1105         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
1106                 if (pma_pmd_1g == IXGBE_AUTOC_1G_KX)
1107                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_KX;
1108                 else
1109                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_BX;
1110                 break;
1111         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
1112                 if (pma_pmd_10g == IXGBE_AUTOC_10G_CX4)
1113                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_CX4;
1114                 else if (pma_pmd_10g == IXGBE_AUTOC_10G_KX4)
1115                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1116                 else /* XAUI */
1117                         physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1118                 break;
1119         case IXGBE_AUTOC_LMS_KX4_AN:
1120         case IXGBE_AUTOC_LMS_KX4_AN_1G_AN:
1121                 if (autoc & IXGBE_AUTOC_KX_SUPP)
1122                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_KX;
1123                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
1124                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1125                 break;
1126         default:
1127                 break;
1128         }
1129
1130         if (hw->phy.type == ixgbe_phy_nl) {
1131                 hw->phy.ops.identify_sfp(hw);
1132
1133                 switch (hw->phy.sfp_type) {
1134                 case ixgbe_sfp_type_da_cu:
1135                         physical_layer = IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU;
1136                         break;
1137                 case ixgbe_sfp_type_sr:
1138                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_SR;
1139                         break;
1140                 case ixgbe_sfp_type_lr:
1141                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_LR;
1142                         break;
1143                 default:
1144                         physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1145                         break;
1146                 }
1147         }
1148
1149         switch (hw->device_id) {
1150         case IXGBE_DEV_ID_82598_DA_DUAL_PORT:
1151                 physical_layer = IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU;
1152                 break;
1153         case IXGBE_DEV_ID_82598AF_DUAL_PORT:
1154         case IXGBE_DEV_ID_82598AF_SINGLE_PORT:
1155         case IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM:
1156                 physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_SR;
1157                 break;
1158         case IXGBE_DEV_ID_82598EB_XF_LR:
1159                 physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_LR;
1160                 break;
1161         default:
1162                 break;
1163         }
1164
1165 out:
1166         return physical_layer;
1167 }
1168
1169 /**
1170  *  ixgbe_set_lan_id_multi_port_pcie_82598 - Set LAN id for PCIe multiple
1171  *  port devices.
1172  *  @hw: pointer to the HW structure
1173  *
1174  *  Calls common function and corrects issue with some single port devices
1175  *  that enable LAN1 but not LAN0.
1176  **/
1177 static void ixgbe_set_lan_id_multi_port_pcie_82598(struct ixgbe_hw *hw)
1178 {
1179         struct ixgbe_bus_info *bus = &hw->bus;
1180         u16 pci_gen = 0;
1181         u16 pci_ctrl2 = 0;
1182
1183         ixgbe_set_lan_id_multi_port_pcie(hw);
1184
1185         /* check if LAN0 is disabled */
1186         hw->eeprom.ops.read(hw, IXGBE_PCIE_GENERAL_PTR, &pci_gen);
1187         if ((pci_gen != 0) && (pci_gen != 0xFFFF)) {
1188
1189                 hw->eeprom.ops.read(hw, pci_gen + IXGBE_PCIE_CTRL2, &pci_ctrl2);
1190
1191                 /* if LAN0 is completely disabled force function to 0 */
1192                 if ((pci_ctrl2 & IXGBE_PCIE_CTRL2_LAN_DISABLE) &&
1193                     !(pci_ctrl2 & IXGBE_PCIE_CTRL2_DISABLE_SELECT) &&
1194                     !(pci_ctrl2 & IXGBE_PCIE_CTRL2_DUMMY_ENABLE)) {
1195
1196                         bus->func = 0;
1197                 }
1198         }
1199 }
1200
1201 /**
1202  * ixgbe_set_rxpba_82598 - Configure packet buffers
1203  * @hw: pointer to hardware structure
1204  * @dcb_config: pointer to ixgbe_dcb_config structure
1205  *
1206  * Configure packet buffers.
1207  */
1208 static void ixgbe_set_rxpba_82598(struct ixgbe_hw *hw, int num_pb, u32 headroom,
1209                                   int strategy)
1210 {
1211         u32 rxpktsize = IXGBE_RXPBSIZE_64KB;
1212         u8  i = 0;
1213
1214         if (!num_pb)
1215                 return;
1216
1217         /* Setup Rx packet buffer sizes */
1218         switch (strategy) {
1219         case PBA_STRATEGY_WEIGHTED:
1220                 /* Setup the first four at 80KB */
1221                 rxpktsize = IXGBE_RXPBSIZE_80KB;
1222                 for (; i < 4; i++)
1223                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
1224                 /* Setup the last four at 48KB...don't re-init i */
1225                 rxpktsize = IXGBE_RXPBSIZE_48KB;
1226                 /* Fall Through */
1227         case PBA_STRATEGY_EQUAL:
1228         default:
1229                 /* Divide the remaining Rx packet buffer evenly among the TCs */
1230                 for (; i < IXGBE_MAX_PACKET_BUFFERS; i++)
1231                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
1232                 break;
1233         }
1234
1235         /* Setup Tx packet buffer sizes */
1236         for (i = 0; i < IXGBE_MAX_PACKET_BUFFERS; i++)
1237                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), IXGBE_TXPBSIZE_40KB);
1238
1239         return;
1240 }
1241
1242 static struct ixgbe_mac_operations mac_ops_82598 = {
1243         .init_hw                = &ixgbe_init_hw_generic,
1244         .reset_hw               = &ixgbe_reset_hw_82598,
1245         .start_hw               = &ixgbe_start_hw_82598,
1246         .clear_hw_cntrs         = &ixgbe_clear_hw_cntrs_generic,
1247         .get_media_type         = &ixgbe_get_media_type_82598,
1248         .get_supported_physical_layer = &ixgbe_get_supported_physical_layer_82598,
1249         .enable_rx_dma          = &ixgbe_enable_rx_dma_generic,
1250         .get_mac_addr           = &ixgbe_get_mac_addr_generic,
1251         .stop_adapter           = &ixgbe_stop_adapter_generic,
1252         .get_bus_info           = &ixgbe_get_bus_info_generic,
1253         .set_lan_id             = &ixgbe_set_lan_id_multi_port_pcie_82598,
1254         .read_analog_reg8       = &ixgbe_read_analog_reg8_82598,
1255         .write_analog_reg8      = &ixgbe_write_analog_reg8_82598,
1256         .setup_link             = &ixgbe_setup_mac_link_82598,
1257         .set_rxpba              = &ixgbe_set_rxpba_82598,
1258         .check_link             = &ixgbe_check_mac_link_82598,
1259         .get_link_capabilities  = &ixgbe_get_link_capabilities_82598,
1260         .led_on                 = &ixgbe_led_on_generic,
1261         .led_off                = &ixgbe_led_off_generic,
1262         .blink_led_start        = &ixgbe_blink_led_start_generic,
1263         .blink_led_stop         = &ixgbe_blink_led_stop_generic,
1264         .set_rar                = &ixgbe_set_rar_generic,
1265         .clear_rar              = &ixgbe_clear_rar_generic,
1266         .set_vmdq               = &ixgbe_set_vmdq_82598,
1267         .clear_vmdq             = &ixgbe_clear_vmdq_82598,
1268         .init_rx_addrs          = &ixgbe_init_rx_addrs_generic,
1269         .update_mc_addr_list    = &ixgbe_update_mc_addr_list_generic,
1270         .enable_mc              = &ixgbe_enable_mc_generic,
1271         .disable_mc             = &ixgbe_disable_mc_generic,
1272         .clear_vfta             = &ixgbe_clear_vfta_82598,
1273         .set_vfta               = &ixgbe_set_vfta_82598,
1274         .fc_enable              = &ixgbe_fc_enable_82598,
1275         .set_fw_drv_ver         = NULL,
1276         .acquire_swfw_sync      = &ixgbe_acquire_swfw_sync,
1277         .release_swfw_sync      = &ixgbe_release_swfw_sync,
1278         .get_thermal_sensor_data = NULL,
1279         .init_thermal_sensor_thresh = NULL,
1280 };
1281
1282 static struct ixgbe_eeprom_operations eeprom_ops_82598 = {
1283         .init_params            = &ixgbe_init_eeprom_params_generic,
1284         .read                   = &ixgbe_read_eerd_generic,
1285         .write                  = &ixgbe_write_eeprom_generic,
1286         .write_buffer           = &ixgbe_write_eeprom_buffer_bit_bang_generic,
1287         .read_buffer            = &ixgbe_read_eerd_buffer_generic,
1288         .calc_checksum          = &ixgbe_calc_eeprom_checksum_generic,
1289         .validate_checksum      = &ixgbe_validate_eeprom_checksum_generic,
1290         .update_checksum        = &ixgbe_update_eeprom_checksum_generic,
1291 };
1292
1293 static struct ixgbe_phy_operations phy_ops_82598 = {
1294         .identify               = &ixgbe_identify_phy_generic,
1295         .identify_sfp           = &ixgbe_identify_sfp_module_generic,
1296         .init                   = &ixgbe_init_phy_ops_82598,
1297         .reset                  = &ixgbe_reset_phy_generic,
1298         .read_reg               = &ixgbe_read_phy_reg_generic,
1299         .write_reg              = &ixgbe_write_phy_reg_generic,
1300         .setup_link             = &ixgbe_setup_phy_link_generic,
1301         .setup_link_speed       = &ixgbe_setup_phy_link_speed_generic,
1302         .read_i2c_eeprom        = &ixgbe_read_i2c_eeprom_82598,
1303         .check_overtemp   = &ixgbe_tn_check_overtemp,
1304 };
1305
1306 struct ixgbe_info ixgbe_82598_info = {
1307         .mac                    = ixgbe_mac_82598EB,
1308         .get_invariants         = &ixgbe_get_invariants_82598,
1309         .mac_ops                = &mac_ops_82598,
1310         .eeprom_ops             = &eeprom_ops_82598,
1311         .phy_ops                = &phy_ops_82598,
1312 };
1313