drivers/net/ethernet/mellanox/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/etherdevice.h>
  36 #include <linux/mlx4/cmd.h>
  37 #include <linux/module.h>
  38 #include <linux/cache.h>
  39
  40 #include "fw.h"
  41 #include "icm.h"
  42
  43 enum {
  44         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  45         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  46         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  47 };
  48
  49 extern void __buggy_use_of_MLX4_GET(void);
  50 extern void __buggy_use_of_MLX4_PUT(void);
  51
  52 static bool enable_qos;
  53 module_param(enable_qos, bool, 0444);
  54 MODULE_PARM_DESC(enable_qos, "Enable Quality of Service support in the HCA (default: off)");
  55
  56 #define MLX4_GET(dest, source, offset)                                \
  57         do {                                                          \
  58                 void *__p = (char *) (source) + (offset);             \
  59                 switch (sizeof (dest)) {                              \
  60                 case 1: (dest) = *(u8 *) __p;       break;            \
  61                 case 2: (dest) = be16_to_cpup(__p); break;            \
  62                 case 4: (dest) = be32_to_cpup(__p); break;            \
  63                 case 8: (dest) = be64_to_cpup(__p); break;            \
  64                 default: __buggy_use_of_MLX4_GET();                   \
  65                 }                                                     \
  66         } while (0)
  67
  68 #define MLX4_PUT(dest, source, offset)                                \
  69         do {                                                          \
  70                 void *__d = ((char *) (dest) + (offset));             \
  71                 switch (sizeof(source)) {                             \
  72                 case 1: *(u8 *) __d = (source);                break; \
  73                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  74                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  75                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  76                 default: __buggy_use_of_MLX4_PUT();                   \
  77                 }                                                     \
  78         } while (0)
  79
  80 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  81 {
  82         static const char *fname[] = {
  83                 [ 0] = "RC transport",
  84                 [ 1] = "UC transport",
  85                 [ 2] = "UD transport",
  86                 [ 3] = "XRC transport",
  87                 [ 4] = "reliable multicast",
  88                 [ 5] = "FCoIB support",
  89                 [ 6] = "SRQ support",
  90                 [ 7] = "IPoIB checksum offload",
  91                 [ 8] = "P_Key violation counter",
  92                 [ 9] = "Q_Key violation counter",
  93                 [10] = "VMM",
  94                 [12] = "Dual Port Different Protocol (DPDP) support",
  95                 [15] = "Big LSO headers",
  96                 [16] = "MW support",
  97                 [17] = "APM support",
  98                 [18] = "Atomic ops support",
  99                 [19] = "Raw multicast support",
 100                 [20] = "Address vector port checking support",
 101                 [21] = "UD multicast support",
 102                 [24] = "Demand paging support",
 103                 [25] = "Router support",
 104                 [30] = "IBoE support",
 105                 [32] = "Unicast loopback support",
 106                 [34] = "FCS header control",
 107                 [38] = "Wake On LAN support",
 108                 [40] = "UDP RSS support",
 109                 [41] = "Unicast VEP steering support",
 110                 [42] = "Multicast VEP steering support",
 111                 [48] = "Counters support",
 112                 [53] = "Port ETS Scheduler support",
 113                 [55] = "Port link type sensing support",
 114                 [59] = "Port management change event support",
 115                 [61] = "64 byte EQE support",
 116                 [62] = "64 byte CQE support",
 117         };
 118         int i;
 119
 120         mlx4_dbg(dev, "DEV_CAP flags:\n");
 121         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 122                 if (fname[i] && (flags & (1LL << i)))
 123                         mlx4_dbg(dev, "    %s\n", fname[i]);
 124 }
 125
 126 static void dump_dev_cap_flags2(struct mlx4_dev *dev, u64 flags)
 127 {
 128         static const char * const fname[] = {
 129                 [0] = "RSS support",
 130                 [1] = "RSS Toeplitz Hash Function support",
 131                 [2] = "RSS XOR Hash Function support",
 132                 [3] = "Device manage flow steering support",
 133                 [4] = "Automatic mac reassignment support"
 134         };
 135         int i;
 136
 137         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 138                 if (fname[i] && (flags & (1LL << i)))
 139                         mlx4_dbg(dev, "    %s\n", fname[i]);
 140 }
 141
 142 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 143 {
 144         struct mlx4_cmd_mailbox *mailbox;
 145         u32 *inbox;
 146         int err = 0;
 147
 148 #define MOD_STAT_CFG_IN_SIZE            0x100
 149
 150 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 151 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 152
 153         mailbox = mlx4_alloc_cmd_mailbox(dev);
 154         if (IS_ERR(mailbox))
 155                 return PTR_ERR(mailbox);
 156         inbox = mailbox->buf;
 157
 158         memset(inbox, 0, MOD_STAT_CFG_IN_SIZE);
 159
 160         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 161         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 162
 163         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 164                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 165
 166         mlx4_free_cmd_mailbox(dev, mailbox);
 167         return err;
 168 }
 169
 170 int mlx4_QUERY_FUNC_CAP_wrapper(struct mlx4_dev *dev, int slave,
 171                                 struct mlx4_vhcr *vhcr,
 172                                 struct mlx4_cmd_mailbox *inbox,
 173                                 struct mlx4_cmd_mailbox *outbox,
 174                                 struct mlx4_cmd_info *cmd)
 175 {
 176         u8      field;
 177         u32     size;
 178         int     err = 0;
 179
 180 #define QUERY_FUNC_CAP_FLAGS_OFFSET             0x0
 181 #define QUERY_FUNC_CAP_NUM_PORTS_OFFSET         0x1
 182 #define QUERY_FUNC_CAP_PF_BHVR_OFFSET           0x4
 183 #define QUERY_FUNC_CAP_FMR_OFFSET               0x8
 184 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET          0x10
 185 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET          0x14
 186 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET         0x18
 187 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET         0x20
 188 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET         0x24
 189 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET         0x28
 190 #define QUERY_FUNC_CAP_MAX_EQ_OFFSET            0x2c
 191 #define QUERY_FUNC_CAP_RESERVED_EQ_OFFSET       0x30
 192
 193 #define QUERY_FUNC_CAP_FMR_FLAG                 0x80
 194 #define QUERY_FUNC_CAP_FLAG_RDMA                0x40
 195 #define QUERY_FUNC_CAP_FLAG_ETH                 0x80
 196
 197 /* when opcode modifier = 1 */
 198 #define QUERY_FUNC_CAP_PHYS_PORT_OFFSET         0x3
 199 #define QUERY_FUNC_CAP_RDMA_PROPS_OFFSET        0x8
 200 #define QUERY_FUNC_CAP_ETH_PROPS_OFFSET         0xc
 201
 202 #define QUERY_FUNC_CAP_QP0_TUNNEL               0x10
 203 #define QUERY_FUNC_CAP_QP0_PROXY                0x14
 204 #define QUERY_FUNC_CAP_QP1_TUNNEL               0x18
 205 #define QUERY_FUNC_CAP_QP1_PROXY                0x1c
 206
 207 #define QUERY_FUNC_CAP_ETH_PROPS_FORCE_MAC      0x40
 208 #define QUERY_FUNC_CAP_ETH_PROPS_FORCE_VLAN     0x80
 209
 210 #define QUERY_FUNC_CAP_RDMA_PROPS_FORCE_PHY_WQE_GID 0x80
 211
 212         if (vhcr->op_modifier == 1) {
 213                 field = 0;
 214                 /* ensure force vlan and force mac bits are not set */
 215                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_ETH_PROPS_OFFSET);
 216                 /* ensure that phy_wqe_gid bit is not set */
 217                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_RDMA_PROPS_OFFSET);
 218
 219                 field = vhcr->in_modifier; /* phys-port = logical-port */
 220                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 221
 222                 /* size is now the QP number */
 223                 size = dev->phys_caps.base_tunnel_sqpn + 8 * slave + field - 1;
 224                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP0_TUNNEL);
 225
 226                 size += 2;
 227                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP1_TUNNEL);
 228
 229                 size = dev->phys_caps.base_proxy_sqpn + 8 * slave + field - 1;
 230                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP0_PROXY);
 231
 232                 size += 2;
 233                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP1_PROXY);
 234
 235         } else if (vhcr->op_modifier == 0) {
 236                 /* enable rdma and ethernet interfaces */
 237                 field = (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA);
 238                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS_OFFSET);
 239
 240                 field = dev->caps.num_ports;
 241                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 242
 243                 size = dev->caps.function_caps; /* set PF behaviours */
 244                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 245
 246                 field = 0; /* protected FMR support not available as yet */
 247                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FMR_OFFSET);
 248
 249                 size = dev->caps.num_qps;
 250                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 251
 252                 size = dev->caps.num_srqs;
 253                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 254
 255                 size = dev->caps.num_cqs;
 256                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 257
 258                 size = dev->caps.num_eqs;
 259                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 260
 261                 size = dev->caps.reserved_eqs;
 262                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 263
 264                 size = dev->caps.num_mpts;
 265                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 266
 267                 size = dev->caps.num_mtts;
 268                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 269
 270                 size = dev->caps.num_mgms + dev->caps.num_amgms;
 271                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 272
 273         } else
 274                 err = -EINVAL;
 275
 276         return err;
 277 }
 278
 279 int mlx4_QUERY_FUNC_CAP(struct mlx4_dev *dev, u32 gen_or_port,
 280                         struct mlx4_func_cap *func_cap)
 281 {
 282         struct mlx4_cmd_mailbox *mailbox;
 283         u32                     *outbox;
 284         u8                      field, op_modifier;
 285         u32                     size;
 286         int                     err = 0;
 287
 288         op_modifier = !!gen_or_port; /* 0 = general, 1 = logical port */
 289
 290         mailbox = mlx4_alloc_cmd_mailbox(dev);
 291         if (IS_ERR(mailbox))
 292                 return PTR_ERR(mailbox);
 293
 294         err = mlx4_cmd_box(dev, 0, mailbox->dma, gen_or_port, op_modifier,
 295                            MLX4_CMD_QUERY_FUNC_CAP,
 296                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
 297         if (err)
 298                 goto out;
 299
 300         outbox = mailbox->buf;
 301
 302         if (!op_modifier) {
 303                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS_OFFSET);
 304                 if (!(field & (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA))) {
 305                         mlx4_err(dev, "The host supports neither eth nor rdma interfaces\n");
 306                         err = -EPROTONOSUPPORT;
 307                         goto out;
 308                 }
 309                 func_cap->flags = field;
 310
 311                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 312                 func_cap->num_ports = field;
 313
 314                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 315                 func_cap->pf_context_behaviour = size;
 316
 317                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 318                 func_cap->qp_quota = size & 0xFFFFFF;
 319
 320                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 321                 func_cap->srq_quota = size & 0xFFFFFF;
 322
 323                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 324                 func_cap->cq_quota = size & 0xFFFFFF;
 325
 326                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 327                 func_cap->max_eq = size & 0xFFFFFF;
 328
 329                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 330                 func_cap->reserved_eq = size & 0xFFFFFF;
 331
 332                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 333                 func_cap->mpt_quota = size & 0xFFFFFF;
 334
 335                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 336                 func_cap->mtt_quota = size & 0xFFFFFF;
 337
 338                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 339                 func_cap->mcg_quota = size & 0xFFFFFF;
 340                 goto out;
 341         }
 342
 343         /* logical port query */
 344         if (gen_or_port > dev->caps.num_ports) {
 345                 err = -EINVAL;
 346                 goto out;
 347         }
 348
 349         if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_ETH) {
 350                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_ETH_PROPS_OFFSET);
 351                 if (field & QUERY_FUNC_CAP_ETH_PROPS_FORCE_VLAN) {
 352                         mlx4_err(dev, "VLAN is enforced on this port\n");
 353                         err = -EPROTONOSUPPORT;
 354                         goto out;
 355                 }
 356
 357                 if (field & QUERY_FUNC_CAP_ETH_PROPS_FORCE_MAC) {
 358                         mlx4_err(dev, "Force mac is enabled on this port\n");
 359                         err = -EPROTONOSUPPORT;
 360                         goto out;
 361                 }
 362         } else if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_IB) {
 363                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_RDMA_PROPS_OFFSET);
 364                 if (field & QUERY_FUNC_CAP_RDMA_PROPS_FORCE_PHY_WQE_GID) {
 365                         mlx4_err(dev, "phy_wqe_gid is "
 366                                  "enforced on this ib port\n");
 367                         err = -EPROTONOSUPPORT;
 368                         goto out;
 369                 }
 370         }
 371
 372         MLX4_GET(field, outbox, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 373         func_cap->physical_port = field;
 374         if (func_cap->physical_port != gen_or_port) {
 375                 err = -ENOSYS;
 376                 goto out;
 377         }
 378
 379         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_TUNNEL);
 380         func_cap->qp0_tunnel_qpn = size & 0xFFFFFF;
 381
 382         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_PROXY);
 383         func_cap->qp0_proxy_qpn = size & 0xFFFFFF;
 384
 385         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_TUNNEL);
 386         func_cap->qp1_tunnel_qpn = size & 0xFFFFFF;
 387
 388         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_PROXY);
 389         func_cap->qp1_proxy_qpn = size & 0xFFFFFF;
 390
 391         /* All other resources are allocated by the master, but we still report
 392          * 'num' and 'reserved' capabilities as follows:
 393          * - num remains the maximum resource index
 394          * - 'num - reserved' is the total available objects of a resource, but
 395          *   resource indices may be less than 'reserved'
 396          * TODO: set per-resource quotas */
 397
 398 out:
 399         mlx4_free_cmd_mailbox(dev, mailbox);
 400
 401         return err;
 402 }
 403
 404 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 405 {
 406         struct mlx4_cmd_mailbox *mailbox;
 407         u32 *outbox;
 408         u8 field;
 409         u32 field32, flags, ext_flags;
 410         u16 size;
 411         u16 stat_rate;
 412         int err;
 413         int i;
 414
 415 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 416 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 417 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 418 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 419 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 420 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 421 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 422 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 423 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 424 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 425 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 426 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 427 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 428 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 429 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 430 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 431 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 432 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 433 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 434 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 435 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 436 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 437 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 438 #define QUERY_DEV_CAP_RSS_OFFSET                0x2e
 439 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 440 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 441 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 442 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 443 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 444 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 445 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 446 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 447 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 448 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 449 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 450 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 451 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 452 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 453 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 454 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 455 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 456 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 457 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 458 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 459 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 460 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 461 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 462 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 463 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 464 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 465 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 466 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 467 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 468 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
 469 #define QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET     0x76
 470 #define QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET       0x77
 471 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 472 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 473 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 474 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 475 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 476 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 477 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 478 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 479 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 480 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 481 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 482 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 483 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 484 #define QUERY_DEV_CAP_FW_REASSIGN_MAC           0x9d
 485
 486         dev_cap->flags2 = 0;
 487         mailbox = mlx4_alloc_cmd_mailbox(dev);
 488         if (IS_ERR(mailbox))
 489                 return PTR_ERR(mailbox);
 490         outbox = mailbox->buf;
 491
 492         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 493                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 494         if (err)
 495                 goto out;
 496
 497         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 498         dev_cap->reserved_qps = 1 << (field & 0xf);
 499         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 500         dev_cap->max_qps = 1 << (field & 0x1f);
 501         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 502         dev_cap->reserved_srqs = 1 << (field >> 4);
 503         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 504         dev_cap->max_srqs = 1 << (field & 0x1f);
 505         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 506         dev_cap->max_cq_sz = 1 << field;
 507         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 508         dev_cap->reserved_cqs = 1 << (field & 0xf);
 509         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 510         dev_cap->max_cqs = 1 << (field & 0x1f);
 511         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 512         dev_cap->max_mpts = 1 << (field & 0x3f);
 513         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 514         dev_cap->reserved_eqs = field & 0xf;
 515         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 516         dev_cap->max_eqs = 1 << (field & 0xf);
 517         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 518         dev_cap->reserved_mtts = 1 << (field >> 4);
 519         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 520         dev_cap->max_mrw_sz = 1 << field;
 521         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 522         dev_cap->reserved_mrws = 1 << (field & 0xf);
 523         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 524         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 525         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 526         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 527         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 528         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 529         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 530         field &= 0x1f;
 531         if (!field)
 532                 dev_cap->max_gso_sz = 0;
 533         else
 534                 dev_cap->max_gso_sz = 1 << field;
 535
 536         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSS_OFFSET);
 537         if (field & 0x20)
 538                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_XOR;
 539         if (field & 0x10)
 540                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_TOP;
 541         field &= 0xf;
 542         if (field) {
 543                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS;
 544                 dev_cap->max_rss_tbl_sz = 1 << field;
 545         } else
 546                 dev_cap->max_rss_tbl_sz = 0;
 547         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 548         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 549         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 550         dev_cap->local_ca_ack_delay = field & 0x1f;
 551         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 552         dev_cap->num_ports = field & 0xf;
 553         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 554         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 555         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 556         if (field & 0x80)
 557                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FS_EN;
 558         dev_cap->fs_log_max_ucast_qp_range_size = field & 0x1f;
 559         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET);
 560         dev_cap->fs_max_num_qp_per_entry = field;
 561         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 562         dev_cap->stat_rate_support = stat_rate;
 563         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 564         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 565         dev_cap->flags = flags | (u64)ext_flags << 32;
 566         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 567         dev_cap->reserved_uars = field >> 4;
 568         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 569         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 570         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 571         dev_cap->min_page_sz = 1 << field;
 572
 573         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 574         if (field & 0x80) {
 575                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 576                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 577                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 578                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
 579                         field = 3;
 580                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 581                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 582                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 583         } else {
 584                 dev_cap->bf_reg_size = 0;
 585                 mlx4_dbg(dev, "BlueFlame not available\n");
 586         }
 587
 588         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 589         dev_cap->max_sq_sg = field;
 590         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 591         dev_cap->max_sq_desc_sz = size;
 592
 593         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 594         dev_cap->max_qp_per_mcg = 1 << field;
 595         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 596         dev_cap->reserved_mgms = field & 0xf;
 597         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 598         dev_cap->max_mcgs = 1 << field;
 599         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 600         dev_cap->reserved_pds = field >> 4;
 601         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 602         dev_cap->max_pds = 1 << (field & 0x3f);
 603         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 604         dev_cap->reserved_xrcds = field >> 4;
 605         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_XRC_OFFSET);
 606         dev_cap->max_xrcds = 1 << (field & 0x1f);
 607
 608         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 609         dev_cap->rdmarc_entry_sz = size;
 610         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 611         dev_cap->qpc_entry_sz = size;
 612         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 613         dev_cap->aux_entry_sz = size;
 614         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 615         dev_cap->altc_entry_sz = size;
 616         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 617         dev_cap->eqc_entry_sz = size;
 618         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 619         dev_cap->cqc_entry_sz = size;
 620         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 621         dev_cap->srq_entry_sz = size;
 622         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 623         dev_cap->cmpt_entry_sz = size;
 624         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 625         dev_cap->mtt_entry_sz = size;
 626         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 627         dev_cap->dmpt_entry_sz = size;
 628
 629         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 630         dev_cap->max_srq_sz = 1 << field;
 631         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 632         dev_cap->max_qp_sz = 1 << field;
 633         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 634         dev_cap->resize_srq = field & 1;
 635         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 636         dev_cap->max_rq_sg = field;
 637         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 638         dev_cap->max_rq_desc_sz = size;
 639
 640         MLX4_GET(dev_cap->bmme_flags, outbox,
 641                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 642         MLX4_GET(dev_cap->reserved_lkey, outbox,
 643                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 644         MLX4_GET(field, outbox, QUERY_DEV_CAP_FW_REASSIGN_MAC);
 645         if (field & 1<<6)
 646                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAGS2_REASSIGN_MAC_EN;
 647         MLX4_GET(dev_cap->max_icm_sz, outbox,
 648                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 649         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
 650                 MLX4_GET(dev_cap->max_counters, outbox,
 651                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
 652
 653         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 654                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 655                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 656                         dev_cap->max_vl[i]         = field >> 4;
 657                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 658                         dev_cap->ib_mtu[i]         = field >> 4;
 659                         dev_cap->max_port_width[i] = field & 0xf;
 660                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 661                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
 662                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 663                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 664                 }
 665         } else {
 666 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
 667 #define QUERY_PORT_MTU_OFFSET                   0x01
 668 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
 669 #define QUERY_PORT_WIDTH_OFFSET                 0x06
 670 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
 671 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
 672 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
 673 #define QUERY_PORT_MAC_OFFSET                   0x10
 674 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
 675 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
 676 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
 677
 678                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 679                         err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 0, MLX4_CMD_QUERY_PORT,
 680                                            MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 681                         if (err)
 682                                 goto out;
 683
 684                         MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 685                         dev_cap->supported_port_types[i] = field & 3;
 686                         dev_cap->suggested_type[i] = (field >> 3) & 1;
 687                         dev_cap->default_sense[i] = (field >> 4) & 1;
 688                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
 689                         dev_cap->ib_mtu[i]         = field & 0xf;
 690                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
 691                         dev_cap->max_port_width[i] = field & 0xf;
 692                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
 693                         dev_cap->max_gids[i]       = 1 << (field >> 4);
 694                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 695                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
 696                         dev_cap->max_vl[i]         = field & 0xf;
 697                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
 698                         dev_cap->log_max_macs[i]  = field & 0xf;
 699                         dev_cap->log_max_vlans[i] = field >> 4;
 700                         MLX4_GET(dev_cap->eth_mtu[i], outbox, QUERY_PORT_ETH_MTU_OFFSET);
 701                         MLX4_GET(dev_cap->def_mac[i], outbox, QUERY_PORT_MAC_OFFSET);
 702                         MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
 703                         dev_cap->trans_type[i] = field32 >> 24;
 704                         dev_cap->vendor_oui[i] = field32 & 0xffffff;
 705                         MLX4_GET(dev_cap->wavelength[i], outbox, QUERY_PORT_WAVELENGTH_OFFSET);
 706                         MLX4_GET(dev_cap->trans_code[i], outbox, QUERY_PORT_TRANS_CODE_OFFSET);
 707                 }
 708         }
 709
 710         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
 711                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
 712
 713         /*
 714          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 715          * we can't use any EQs whose doorbell falls on that page,
 716          * even if the EQ itself isn't reserved.
 717          */
 718         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 719                                     dev_cap->reserved_eqs);
 720
 721         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 722                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 723         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 724                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 725         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 726                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 727         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 728                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 729         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 730                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 731         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 732                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 733         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 734                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 735         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 736                  dev_cap->max_pds, dev_cap->reserved_mgms);
 737         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 738                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 739         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 740                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
 741                  dev_cap->max_port_width[1]);
 742         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 743                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 744         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 745                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 746         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
 747         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
 748         mlx4_dbg(dev, "Max RSS Table size: %d\n", dev_cap->max_rss_tbl_sz);
 749
 750         dump_dev_cap_flags(dev, dev_cap->flags);
 751         dump_dev_cap_flags2(dev, dev_cap->flags2);
 752
 753 out:
 754         mlx4_free_cmd_mailbox(dev, mailbox);
 755         return err;
 756 }
 757
 758 int mlx4_QUERY_DEV_CAP_wrapper(struct mlx4_dev *dev, int slave,
 759                                struct mlx4_vhcr *vhcr,
 760                                struct mlx4_cmd_mailbox *inbox,
 761                                struct mlx4_cmd_mailbox *outbox,
 762                                struct mlx4_cmd_info *cmd)
 763 {
 764         u64     flags;
 765         int     err = 0;
 766         u8      field;
 767         u32     bmme_flags;
 768
 769         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 770                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 771         if (err)
 772                 return err;
 773
 774         /* add port mng change event capability and disable mw type 1
 775          * unconditionally to slaves
 776          */
 777         MLX4_GET(flags, outbox->buf, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 778         flags |= MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV;
 779         flags &= ~MLX4_DEV_CAP_FLAG_MEM_WINDOW;
 780         MLX4_PUT(outbox->buf, flags, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 781
 782         /* For guests, report Blueflame disabled */
 783         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_BF_OFFSET);
 784         field &= 0x7f;
 785         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_BF_OFFSET);
 786
 787         /* For guests, disable mw type 2 */
 788         MLX4_GET(bmme_flags, outbox, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 789         bmme_flags &= ~MLX4_BMME_FLAG_TYPE_2_WIN;
 790         MLX4_PUT(outbox->buf, bmme_flags, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 791
 792         /* turn off device-managed steering capability if not enabled */
 793         if (dev->caps.steering_mode != MLX4_STEERING_MODE_DEVICE_MANAGED) {
 794                 MLX4_GET(field, outbox->buf,
 795                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 796                 field &= 0x7f;
 797                 MLX4_PUT(outbox->buf, field,
 798                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 799         }
 800         return 0;
 801 }
 802
 803 int mlx4_QUERY_PORT_wrapper(struct mlx4_dev *dev, int slave,
 804                             struct mlx4_vhcr *vhcr,
 805                             struct mlx4_cmd_mailbox *inbox,
 806                             struct mlx4_cmd_mailbox *outbox,
 807                             struct mlx4_cmd_info *cmd)
 808 {
 809         u64 def_mac;
 810         u8 port_type;
 811         u16 short_field;
 812         int err;
 813
 814 #define MLX4_VF_PORT_NO_LINK_SENSE_MASK 0xE0
 815 #define QUERY_PORT_CUR_MAX_PKEY_OFFSET  0x0c
 816 #define QUERY_PORT_CUR_MAX_GID_OFFSET   0x0e
 817
 818         err = mlx4_cmd_box(dev, 0, outbox->dma, vhcr->in_modifier, 0,
 819                            MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
 820                            MLX4_CMD_NATIVE);
 821
 822         if (!err && dev->caps.function != slave) {
 823                 /* set slave default_mac address */
 824                 MLX4_GET(def_mac, outbox->buf, QUERY_PORT_MAC_OFFSET);
 825                 def_mac += slave << 8;
 826                 MLX4_PUT(outbox->buf, def_mac, QUERY_PORT_MAC_OFFSET);
 827
 828                 /* get port type - currently only eth is enabled */
 829                 MLX4_GET(port_type, outbox->buf,
 830                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 831
 832                 /* No link sensing allowed */
 833                 port_type &= MLX4_VF_PORT_NO_LINK_SENSE_MASK;
 834                 /* set port type to currently operating port type */
 835                 port_type |= (dev->caps.port_type[vhcr->in_modifier] & 0x3);
 836
 837                 MLX4_PUT(outbox->buf, port_type,
 838                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 839
 840                 short_field = 1; /* slave max gids */
 841                 MLX4_PUT(outbox->buf, short_field,
 842                          QUERY_PORT_CUR_MAX_GID_OFFSET);
 843
 844                 short_field = dev->caps.pkey_table_len[vhcr->in_modifier];
 845                 MLX4_PUT(outbox->buf, short_field,
 846                          QUERY_PORT_CUR_MAX_PKEY_OFFSET);
 847         }
 848
 849         return err;
 850 }
 851
 852 int mlx4_get_slave_pkey_gid_tbl_len(struct mlx4_dev *dev, u8 port,
 853                                     int *gid_tbl_len, int *pkey_tbl_len)
 854 {
 855         struct mlx4_cmd_mailbox *mailbox;
 856         u32                     *outbox;
 857         u16                     field;
 858         int                     err;
 859
 860         mailbox = mlx4_alloc_cmd_mailbox(dev);
 861         if (IS_ERR(mailbox))
 862                 return PTR_ERR(mailbox);
 863
 864         err =  mlx4_cmd_box(dev, 0, mailbox->dma, port, 0,
 865                             MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
 866                             MLX4_CMD_WRAPPED);
 867         if (err)
 868                 goto out;
 869
 870         outbox = mailbox->buf;
 871
 872         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_GID_OFFSET);
 873         *gid_tbl_len = field;
 874
 875         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_PKEY_OFFSET);
 876         *pkey_tbl_len = field;
 877
 878 out:
 879         mlx4_free_cmd_mailbox(dev, mailbox);
 880         return err;
 881 }
 882 EXPORT_SYMBOL(mlx4_get_slave_pkey_gid_tbl_len);
 883
 884 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
 885 {
 886         struct mlx4_cmd_mailbox *mailbox;
 887         struct mlx4_icm_iter iter;
 888         __be64 *pages;
 889         int lg;
 890         int nent = 0;
 891         int i;
 892         int err = 0;
 893         int ts = 0, tc = 0;
 894
 895         mailbox = mlx4_alloc_cmd_mailbox(dev);
 896         if (IS_ERR(mailbox))
 897                 return PTR_ERR(mailbox);
 898         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
 899         pages = mailbox->buf;
 900
 901         for (mlx4_icm_first(icm, &iter);
 902              !mlx4_icm_last(&iter);
 903              mlx4_icm_next(&iter)) {
 904                 /*
 905                  * We have to pass pages that are aligned to their
 906                  * size, so find the least significant 1 in the
 907                  * address or size and use that as our log2 size.
 908                  */
 909                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
 910                 if (lg < MLX4_ICM_PAGE_SHIFT) {
 911                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
 912                                    MLX4_ICM_PAGE_SIZE,
 913                                    (unsigned long long) mlx4_icm_addr(&iter),
 914                                    mlx4_icm_size(&iter));
 915                         err = -EINVAL;
 916                         goto out;
 917                 }
 918
 919                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
 920                         if (virt != -1) {
 921                                 pages[nent * 2] = cpu_to_be64(virt);
 922                                 virt += 1 << lg;
 923                         }
 924
 925                         pages[nent * 2 + 1] =
 926                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
 927                                             (lg - MLX4_ICM_PAGE_SHIFT));
 928                         ts += 1 << (lg - 10);
 929                         ++tc;
 930
 931                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
 932                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 933                                                 MLX4_CMD_TIME_CLASS_B,
 934                                                 MLX4_CMD_NATIVE);
 935                                 if (err)
 936                                         goto out;
 937                                 nent = 0;
 938                         }
 939                 }
 940         }
 941
 942         if (nent)
 943                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 944                                MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 945         if (err)
 946                 goto out;
 947
 948         switch (op) {
 949         case MLX4_CMD_MAP_FA:
 950                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
 951                 break;
 952         case MLX4_CMD_MAP_ICM_AUX:
 953                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
 954                 break;
 955         case MLX4_CMD_MAP_ICM:
 956                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
 957                           tc, ts, (unsigned long long) virt - (ts << 10));
 958                 break;
 959         }
 960
 961 out:
 962         mlx4_free_cmd_mailbox(dev, mailbox);
 963         return err;
 964 }
 965
 966 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
 967 {
 968         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
 969 }
 970
 971 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
 972 {
 973         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA,
 974                         MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 975 }
 976
 977
 978 int mlx4_RUN_FW(struct mlx4_dev *dev)
 979 {
 980         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW,
 981                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 982 }
 983
 984 int mlx4_QUERY_FW(struct mlx4_dev *dev)
 985 {
 986         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
 987         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
 988         struct mlx4_cmd_mailbox *mailbox;
 989         u32 *outbox;
 990         int err = 0;
 991         u64 fw_ver;
 992         u16 cmd_if_rev;
 993         u8 lg;
 994
 995 #define QUERY_FW_OUT_SIZE             0x100
 996 #define QUERY_FW_VER_OFFSET            0x00
 997 #define QUERY_FW_PPF_ID                0x09
 998 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
 999 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
1000 #define QUERY_FW_ERR_START_OFFSET      0x30
1001 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
1002 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
1003
1004 #define QUERY_FW_SIZE_OFFSET           0x00
1005 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
1006 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
1007
1008 #define QUERY_FW_COMM_BASE_OFFSET      0x40
1009 #define QUERY_FW_COMM_BAR_OFFSET       0x48
1010
1011         mailbox = mlx4_alloc_cmd_mailbox(dev);
1012         if (IS_ERR(mailbox))
1013                 return PTR_ERR(mailbox);
1014         outbox = mailbox->buf;
1015
1016         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1017                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1018         if (err)
1019                 goto out;
1020
1021         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
1022         /*
1023          * FW subminor version is at more significant bits than minor
1024          * version, so swap here.
1025          */
1026         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
1027                 ((fw_ver & 0xffff0000ull) >> 16) |
1028                 ((fw_ver & 0x0000ffffull) << 16);
1029
1030         MLX4_GET(lg, outbox, QUERY_FW_PPF_ID);
1031         dev->caps.function = lg;
1032
1033         if (mlx4_is_slave(dev))
1034                 goto out;
1035
1036
1037         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
1038         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
1039             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
1040                 mlx4_err(dev, "Installed FW has unsupported "
1041                          "command interface revision %d.\n",
1042                          cmd_if_rev);
1043                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
1044                          (int) (dev->caps.fw_ver >> 32),
1045                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
1046                          (int) dev->caps.fw_ver & 0xffff);
1047                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
1048                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
1049                 err = -ENODEV;
1050                 goto out;
1051         }
1052
1053         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
1054                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
1055
1056         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
1057         cmd->max_cmds = 1 << lg;
1058
1059         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
1060                  (int) (dev->caps.fw_ver >> 32),
1061                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
1062                  (int) dev->caps.fw_ver & 0xffff,
1063                  cmd_if_rev, cmd->max_cmds);
1064
1065         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
1066         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
1067         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
1068         fw->catas_bar = (fw->catas_bar >> 6) * 2;
1069
1070         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
1071                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
1072
1073         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
1074         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
1075         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
1076         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
1077
1078         MLX4_GET(fw->comm_base, outbox, QUERY_FW_COMM_BASE_OFFSET);
1079         MLX4_GET(fw->comm_bar,  outbox, QUERY_FW_COMM_BAR_OFFSET);
1080         fw->comm_bar = (fw->comm_bar >> 6) * 2;
1081         mlx4_dbg(dev, "Communication vector bar:%d offset:0x%llx\n",
1082                  fw->comm_bar, fw->comm_base);
1083         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
1084
1085         /*
1086          * Round up number of system pages needed in case
1087          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1088          */
1089         fw->fw_pages =
1090                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1091                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1092
1093         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
1094                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
1095
1096 out:
1097         mlx4_free_cmd_mailbox(dev, mailbox);
1098         return err;
1099 }
1100
1101 int mlx4_QUERY_FW_wrapper(struct mlx4_dev *dev, int slave,
1102                           struct mlx4_vhcr *vhcr,
1103                           struct mlx4_cmd_mailbox *inbox,
1104                           struct mlx4_cmd_mailbox *outbox,
1105                           struct mlx4_cmd_info *cmd)
1106 {
1107         u8 *outbuf;
1108         int err;
1109
1110         outbuf = outbox->buf;
1111         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1112                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1113         if (err)
1114                 return err;
1115
1116         /* for slaves, set pci PPF ID to invalid and zero out everything
1117          * else except FW version */
1118         outbuf[0] = outbuf[1] = 0;
1119         memset(&outbuf[8], 0, QUERY_FW_OUT_SIZE - 8);
1120         outbuf[QUERY_FW_PPF_ID] = MLX4_INVALID_SLAVE_ID;
1121
1122         return 0;
1123 }
1124
1125 static void get_board_id(void *vsd, char *board_id)
1126 {
1127         int i;
1128
1129 #define VSD_OFFSET_SIG1         0x00
1130 #define VSD_OFFSET_SIG2         0xde
1131 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
1132 #define VSD_OFFSET_TS_BOARD_ID  0x20
1133
1134 #define VSD_SIGNATURE_TOPSPIN   0x5ad
1135
1136         memset(board_id, 0, MLX4_BOARD_ID_LEN);
1137
1138         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
1139             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
1140                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
1141         } else {
1142                 /*
1143                  * The board ID is a string but the firmware byte
1144                  * swaps each 4-byte word before passing it back to
1145                  * us.  Therefore we need to swab it before printing.
1146                  */
1147                 for (i = 0; i < 4; ++i)
1148                         ((u32 *) board_id)[i] =
1149                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
1150         }
1151 }
1152
1153 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
1154 {
1155         struct mlx4_cmd_mailbox *mailbox;
1156         u32 *outbox;
1157         int err;
1158
1159 #define QUERY_ADAPTER_OUT_SIZE             0x100
1160 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
1161 #define QUERY_ADAPTER_VSD_OFFSET           0x20
1162
1163         mailbox = mlx4_alloc_cmd_mailbox(dev);
1164         if (IS_ERR(mailbox))
1165                 return PTR_ERR(mailbox);
1166         outbox = mailbox->buf;
1167
1168         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
1169                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1170         if (err)
1171                 goto out;
1172
1173         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
1174
1175         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
1176                      adapter->board_id);
1177
1178 out:
1179         mlx4_free_cmd_mailbox(dev, mailbox);
1180         return err;
1181 }
1182
1183 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
1184 {
1185         struct mlx4_cmd_mailbox *mailbox;
1186         __be32 *inbox;
1187         int err;
1188
1189 #define INIT_HCA_IN_SIZE                 0x200
1190 #define INIT_HCA_VERSION_OFFSET          0x000
1191 #define  INIT_HCA_VERSION                2
1192 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
1193 #define INIT_HCA_FLAGS_OFFSET            0x014
1194 #define INIT_HCA_QPC_OFFSET              0x020
1195 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
1196 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
1197 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
1198 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
1199 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
1200 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
1201 #define  INIT_HCA_EQE_CQE_OFFSETS        (INIT_HCA_QPC_OFFSET + 0x38)
1202 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
1203 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
1204 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
1205 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
1206 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
1207 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
1208 #define INIT_HCA_MCAST_OFFSET            0x0c0
1209 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
1210 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
1211 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
1212 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
1213 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
1214 #define  INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN       0x6
1215 #define  INIT_HCA_FS_PARAM_OFFSET         0x1d0
1216 #define  INIT_HCA_FS_BASE_OFFSET          (INIT_HCA_FS_PARAM_OFFSET + 0x00)
1217 #define  INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x12)
1218 #define  INIT_HCA_FS_LOG_TABLE_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x1b)
1219 #define  INIT_HCA_FS_ETH_BITS_OFFSET      (INIT_HCA_FS_PARAM_OFFSET + 0x21)
1220 #define  INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET (INIT_HCA_FS_PARAM_OFFSET + 0x22)
1221 #define  INIT_HCA_FS_IB_BITS_OFFSET       (INIT_HCA_FS_PARAM_OFFSET + 0x25)
1222 #define  INIT_HCA_FS_IB_NUM_ADDRS_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x26)
1223 #define INIT_HCA_TPT_OFFSET              0x0f0
1224 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
1225 #define  INIT_HCA_TPT_MW_OFFSET          (INIT_HCA_TPT_OFFSET + 0x08)
1226 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
1227 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
1228 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
1229 #define INIT_HCA_UAR_OFFSET              0x120
1230 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
1231 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
1232
1233         mailbox = mlx4_alloc_cmd_mailbox(dev);
1234         if (IS_ERR(mailbox))
1235                 return PTR_ERR(mailbox);
1236         inbox = mailbox->buf;
1237
1238         memset(inbox, 0, INIT_HCA_IN_SIZE);
1239
1240         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
1241
1242         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
1243                 (ilog2(cache_line_size()) - 4) << 5;
1244
1245 #if defined(__LITTLE_ENDIAN)
1246         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
1247 #elif defined(__BIG_ENDIAN)
1248         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
1249 #else
1250 #error Host endianness not defined
1251 #endif
1252         /* Check port for UD address vector: */
1253         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
1254
1255         /* Enable IPoIB checksumming if we can: */
1256         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
1257                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
1258
1259         /* Enable QoS support if module parameter set */
1260         if (enable_qos)
1261                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
1262
1263         /* enable counters */
1264         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1265                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
1266
1267         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1268         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_EQE) {
1269                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 29);
1270                 dev->caps.eqe_size   = 64;
1271                 dev->caps.eqe_factor = 1;
1272         } else {
1273                 dev->caps.eqe_size   = 32;
1274                 dev->caps.eqe_factor = 0;
1275         }
1276
1277         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_CQE) {
1278                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 30);
1279                 dev->caps.cqe_size   = 64;
1280                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_64B_CQE;
1281         } else {
1282                 dev->caps.cqe_size   = 32;
1283         }
1284
1285         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1286
1287         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
1288         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
1289         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
1290         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
1291         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
1292         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
1293         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
1294         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
1295         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
1296         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
1297         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
1298         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
1299
1300         /* steering attributes */
1301         if (dev->caps.steering_mode ==
1302             MLX4_STEERING_MODE_DEVICE_MANAGED) {
1303                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |=
1304                         cpu_to_be32(1 <<
1305                                     INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN);
1306
1307                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_FS_BASE_OFFSET);
1308                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1309                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1310                 MLX4_PUT(inbox, param->log_mc_table_sz,
1311                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1312                 /* Enable Ethernet flow steering
1313                  * with udp unicast and tcp unicast
1314                  */
1315                 MLX4_PUT(inbox, (u8) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1316                          INIT_HCA_FS_ETH_BITS_OFFSET);
1317                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1318                          INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET);
1319                 /* Enable IPoIB flow steering
1320                  * with udp unicast and tcp unicast
1321                  */
1322                 MLX4_PUT(inbox, (u8) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1323                          INIT_HCA_FS_IB_BITS_OFFSET);
1324                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1325                          INIT_HCA_FS_IB_NUM_ADDRS_OFFSET);
1326         } else {
1327                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_MC_BASE_OFFSET);
1328                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1329                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1330                 MLX4_PUT(inbox, param->log_mc_hash_sz,
1331                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1332                 MLX4_PUT(inbox, param->log_mc_table_sz,
1333                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1334                 if (dev->caps.steering_mode == MLX4_STEERING_MODE_B0)
1335                         MLX4_PUT(inbox, (u8) (1 << 3),
1336                                  INIT_HCA_UC_STEERING_OFFSET);
1337         }
1338
1339         /* TPT attributes */
1340
1341         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
1342         MLX4_PUT(inbox, param->mw_enabled, INIT_HCA_TPT_MW_OFFSET);
1343         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
1344         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
1345         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
1346
1347         /* UAR attributes */
1348
1349         MLX4_PUT(inbox, param->uar_page_sz,     INIT_HCA_UAR_PAGE_SZ_OFFSET);
1350         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
1351
1352         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 10000,
1353                        MLX4_CMD_NATIVE);
1354
1355         if (err)
1356                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
1357
1358         mlx4_free_cmd_mailbox(dev, mailbox);
1359         return err;
1360 }
1361
1362 int mlx4_QUERY_HCA(struct mlx4_dev *dev,
1363                    struct mlx4_init_hca_param *param)
1364 {
1365         struct mlx4_cmd_mailbox *mailbox;
1366         __be32 *outbox;
1367         u32 dword_field;
1368         int err;
1369         u8 byte_field;
1370
1371 #define QUERY_HCA_GLOBAL_CAPS_OFFSET    0x04
1372
1373         mailbox = mlx4_alloc_cmd_mailbox(dev);
1374         if (IS_ERR(mailbox))
1375                 return PTR_ERR(mailbox);
1376         outbox = mailbox->buf;
1377
1378         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
1379                            MLX4_CMD_QUERY_HCA,
1380                            MLX4_CMD_TIME_CLASS_B,
1381                            !mlx4_is_slave(dev));
1382         if (err)
1383                 goto out;
1384
1385         MLX4_GET(param->global_caps, outbox, QUERY_HCA_GLOBAL_CAPS_OFFSET);
1386
1387         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1388
1389         MLX4_GET(param->qpc_base,      outbox, INIT_HCA_QPC_BASE_OFFSET);
1390         MLX4_GET(param->log_num_qps,   outbox, INIT_HCA_LOG_QP_OFFSET);
1391         MLX4_GET(param->srqc_base,     outbox, INIT_HCA_SRQC_BASE_OFFSET);
1392         MLX4_GET(param->log_num_srqs,  outbox, INIT_HCA_LOG_SRQ_OFFSET);
1393         MLX4_GET(param->cqc_base,      outbox, INIT_HCA_CQC_BASE_OFFSET);
1394         MLX4_GET(param->log_num_cqs,   outbox, INIT_HCA_LOG_CQ_OFFSET);
1395         MLX4_GET(param->altc_base,     outbox, INIT_HCA_ALTC_BASE_OFFSET);
1396         MLX4_GET(param->auxc_base,     outbox, INIT_HCA_AUXC_BASE_OFFSET);
1397         MLX4_GET(param->eqc_base,      outbox, INIT_HCA_EQC_BASE_OFFSET);
1398         MLX4_GET(param->log_num_eqs,   outbox, INIT_HCA_LOG_EQ_OFFSET);
1399         MLX4_GET(param->rdmarc_base,   outbox, INIT_HCA_RDMARC_BASE_OFFSET);
1400         MLX4_GET(param->log_rd_per_qp, outbox, INIT_HCA_LOG_RD_OFFSET);
1401
1402         MLX4_GET(dword_field, outbox, INIT_HCA_FLAGS_OFFSET);
1403         if (dword_field & (1 << INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN)) {
1404                 param->steering_mode = MLX4_STEERING_MODE_DEVICE_MANAGED;
1405         } else {
1406                 MLX4_GET(byte_field, outbox, INIT_HCA_UC_STEERING_OFFSET);
1407                 if (byte_field & 0x8)
1408                         param->steering_mode = MLX4_STEERING_MODE_B0;
1409                 else
1410                         param->steering_mode = MLX4_STEERING_MODE_A0;
1411         }
1412         /* steering attributes */
1413         if (param->steering_mode == MLX4_STEERING_MODE_DEVICE_MANAGED) {
1414                 MLX4_GET(param->mc_base, outbox, INIT_HCA_FS_BASE_OFFSET);
1415                 MLX4_GET(param->log_mc_entry_sz, outbox,
1416                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1417                 MLX4_GET(param->log_mc_table_sz, outbox,
1418                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1419         } else {
1420                 MLX4_GET(param->mc_base, outbox, INIT_HCA_MC_BASE_OFFSET);
1421                 MLX4_GET(param->log_mc_entry_sz, outbox,
1422                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1423                 MLX4_GET(param->log_mc_hash_sz,  outbox,
1424                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1425                 MLX4_GET(param->log_mc_table_sz, outbox,
1426                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1427         }
1428
1429         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1430         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_OFFSETS);
1431         if (byte_field & 0x20) /* 64-bytes eqe enabled */
1432                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_EQE_ENABLED;
1433         if (byte_field & 0x40) /* 64-bytes cqe enabled */
1434                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_CQE_ENABLED;
1435
1436         /* TPT attributes */
1437
1438         MLX4_GET(param->dmpt_base,  outbox, INIT_HCA_DMPT_BASE_OFFSET);
1439         MLX4_GET(param->mw_enabled, outbox, INIT_HCA_TPT_MW_OFFSET);
1440         MLX4_GET(param->log_mpt_sz, outbox, INIT_HCA_LOG_MPT_SZ_OFFSET);
1441         MLX4_GET(param->mtt_base,   outbox, INIT_HCA_MTT_BASE_OFFSET);
1442         MLX4_GET(param->cmpt_base,  outbox, INIT_HCA_CMPT_BASE_OFFSET);
1443
1444         /* UAR attributes */
1445
1446         MLX4_GET(param->uar_page_sz, outbox, INIT_HCA_UAR_PAGE_SZ_OFFSET);
1447         MLX4_GET(param->log_uar_sz, outbox, INIT_HCA_LOG_UAR_SZ_OFFSET);
1448
1449 out:
1450         mlx4_free_cmd_mailbox(dev, mailbox);
1451
1452         return err;
1453 }
1454
1455 /* for IB-type ports only in SRIOV mode. Checks that both proxy QP0
1456  * and real QP0 are active, so that the paravirtualized QP0 is ready
1457  * to operate */
1458 static int check_qp0_state(struct mlx4_dev *dev, int function, int port)
1459 {
1460         struct mlx4_priv *priv = mlx4_priv(dev);
1461         /* irrelevant if not infiniband */
1462         if (priv->mfunc.master.qp0_state[port].proxy_qp0_active &&
1463             priv->mfunc.master.qp0_state[port].qp0_active)
1464                 return 1;
1465         return 0;
1466 }
1467
1468 int mlx4_INIT_PORT_wrapper(struct mlx4_dev *dev, int slave,
1469                            struct mlx4_vhcr *vhcr,
1470                            struct mlx4_cmd_mailbox *inbox,
1471                            struct mlx4_cmd_mailbox *outbox,
1472                            struct mlx4_cmd_info *cmd)
1473 {
1474         struct mlx4_priv *priv = mlx4_priv(dev);
1475         int port = vhcr->in_modifier;
1476         int err;
1477
1478         if (priv->mfunc.master.slave_state[slave].init_port_mask & (1 << port))
1479                 return 0;
1480
1481         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
1482                 /* Enable port only if it was previously disabled */
1483                 if (!priv->mfunc.master.init_port_ref[port]) {
1484                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1485                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1486                         if (err)
1487                                 return err;
1488                 }
1489                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1490         } else {
1491                 if (slave == mlx4_master_func_num(dev)) {
1492                         if (check_qp0_state(dev, slave, port) &&
1493                             !priv->mfunc.master.qp0_state[port].port_active) {
1494                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1495                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1496                                 if (err)
1497                                         return err;
1498                                 priv->mfunc.master.qp0_state[port].port_active = 1;
1499                                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1500                         }
1501                 } else
1502                         priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1503         }
1504         ++priv->mfunc.master.init_port_ref[port];
1505         return 0;
1506 }
1507
1508 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
1509 {
1510         struct mlx4_cmd_mailbox *mailbox;
1511         u32 *inbox;
1512         int err;
1513         u32 flags;
1514         u16 field;
1515
1516         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
1517 #define INIT_PORT_IN_SIZE          256
1518 #define INIT_PORT_FLAGS_OFFSET     0x00
1519 #define INIT_PORT_FLAG_SIG         (1 << 18)
1520 #define INIT_PORT_FLAG_NG          (1 << 17)
1521 #define INIT_PORT_FLAG_G0          (1 << 16)
1522 #define INIT_PORT_VL_SHIFT         4
1523 #define INIT_PORT_PORT_WIDTH_SHIFT 8
1524 #define INIT_PORT_MTU_OFFSET       0x04
1525 #define INIT_PORT_MAX_GID_OFFSET   0x06
1526 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
1527 #define INIT_PORT_GUID0_OFFSET     0x10
1528 #define INIT_PORT_NODE_GUID_OFFSET 0x18
1529 #define INIT_PORT_SI_GUID_OFFSET   0x20
1530
1531                 mailbox = mlx4_alloc_cmd_mailbox(dev);
1532                 if (IS_ERR(mailbox))
1533                         return PTR_ERR(mailbox);
1534                 inbox = mailbox->buf;
1535
1536                 memset(inbox, 0, INIT_PORT_IN_SIZE);
1537
1538                 flags = 0;
1539                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
1540                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
1541                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
1542
1543                 field = 128 << dev->caps.ib_mtu_cap[port];
1544                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
1545                 field = dev->caps.gid_table_len[port];
1546                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
1547                 field = dev->caps.pkey_table_len[port];
1548                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
1549
1550                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
1551                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1552
1553                 mlx4_free_cmd_mailbox(dev, mailbox);
1554         } else
1555                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1556                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
1557
1558         return err;
1559 }
1560 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
1561
1562 int mlx4_CLOSE_PORT_wrapper(struct mlx4_dev *dev, int slave,
1563                             struct mlx4_vhcr *vhcr,
1564                             struct mlx4_cmd_mailbox *inbox,
1565                             struct mlx4_cmd_mailbox *outbox,
1566                             struct mlx4_cmd_info *cmd)
1567 {
1568         struct mlx4_priv *priv = mlx4_priv(dev);
1569         int port = vhcr->in_modifier;
1570         int err;
1571
1572         if (!(priv->mfunc.master.slave_state[slave].init_port_mask &
1573             (1 << port)))
1574                 return 0;
1575
1576         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
1577                 if (priv->mfunc.master.init_port_ref[port] == 1) {
1578                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
1579                                        1000, MLX4_CMD_NATIVE);
1580                         if (err)
1581                                 return err;
1582                 }
1583                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1584         } else {
1585                 /* infiniband port */
1586                 if (slave == mlx4_master_func_num(dev)) {
1587                         if (!priv->mfunc.master.qp0_state[port].qp0_active &&
1588                             priv->mfunc.master.qp0_state[port].port_active) {
1589                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
1590                                                1000, MLX4_CMD_NATIVE);
1591                                 if (err)
1592                                         return err;
1593                                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1594                                 priv->mfunc.master.qp0_state[port].port_active = 0;
1595                         }
1596                 } else
1597                         priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1598         }
1599         --priv->mfunc.master.init_port_ref[port];
1600         return 0;
1601 }
1602
1603 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
1604 {
1605         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000,
1606                         MLX4_CMD_WRAPPED);
1607 }
1608 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
1609
1610 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
1611 {
1612         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000,
1613                         MLX4_CMD_NATIVE);
1614 }
1615
1616 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
1617 {
1618         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
1619                                MLX4_CMD_SET_ICM_SIZE,
1620                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1621         if (ret)
1622                 return ret;
1623
1624         /*
1625          * Round up number of system pages needed in case
1626          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1627          */
1628         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1629                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1630
1631         return 0;
1632 }
1633
1634 int mlx4_NOP(struct mlx4_dev *dev)
1635 {
1636         /* Input modifier of 0x1f means "finish as soon as possible." */
1637         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100, MLX4_CMD_NATIVE);
1638 }
1639
1640 #define MLX4_WOL_SETUP_MODE (5 << 28)
1641 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
1642 {
1643         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
1644
1645         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
1646                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
1647                             MLX4_CMD_NATIVE);
1648 }
1649 EXPORT_SYMBOL_GPL(mlx4_wol_read);
1650
1651 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
1652 {
1653         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
1654
1655         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
1656                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1657 }
1658 EXPORT_SYMBOL_GPL(mlx4_wol_write);