drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/rhashtable.h>
  48 #include <net/switchdev.h>
  49 #include "wq.h"
  50 #include "mlx5_core.h"
  51 #include "en_stats.h"
  52
  53 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  54
  55 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  56
  57 #define MLX5E_HW2SW_MTU(priv, hwmtu) ((hwmtu) - ((priv)->hard_mtu))
  58 #define MLX5E_SW2HW_MTU(priv, swmtu) ((swmtu) + ((priv)->hard_mtu))
  59
  60 #define MLX5E_MAX_NUM_TC        8
  61
  62 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  63 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  64 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  65
  66 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  67 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  68 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  69
  70 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  71 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x3
  72 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  73
  74 #define MLX5_RX_HEADROOM NET_SKB_PAD
  75 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  76                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  77
  78 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  79         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  80 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  81         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  82 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  83 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  84
  85 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  86 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  87                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  88 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  89 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  90                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  91
  92 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  93 #define MLX5E_REQUIRED_MTTS(wqes)               \
  94         (wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  95 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) - 1 <= U16_MAX)
  96
  97 #define MLX5_UMR_ALIGN                          (2048)
  98 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
  99
 100 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 101 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 102 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 103
 104 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 105 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 106 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 107 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 108 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 109 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 110 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 111
 112 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 113 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 114 #define MLX5E_MIN_NUM_CHANNELS         0x1
 115 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 116 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 117 #define MLX5E_TX_CQ_POLL_BUDGET        128
 118 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 119
 120 #define MLX5E_ICOSQ_MAX_WQEBBS \
 121         (DIV_ROUND_UP(sizeof(struct mlx5e_umr_wqe), MLX5_SEND_WQE_BB))
 122
 123 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 124 #define MLX5E_XDP_TX_DS_COUNT \
 125         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 126
 127 #define MLX5E_NUM_MAIN_GROUPS 9
 128
 129 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 130 {
 131         switch (wq_type) {
 132         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 133                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 134                              wq_size / 2);
 135         default:
 136                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 137                              wq_size / 2);
 138         }
 139 }
 140
 141 static inline int mlx5_min_log_rq_size(int wq_type)
 142 {
 143         switch (wq_type) {
 144         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 145                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 146         default:
 147                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 148         }
 149 }
 150
 151 static inline int mlx5_max_log_rq_size(int wq_type)
 152 {
 153         switch (wq_type) {
 154         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 155                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 156         default:
 157                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 158         }
 159 }
 160
 161 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 162 {
 163         return is_kdump_kernel() ?
 164                 MLX5E_MIN_NUM_CHANNELS :
 165                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 166                       MLX5E_MAX_NUM_CHANNELS);
 167 }
 168
 169 struct mlx5e_tx_wqe {
 170         struct mlx5_wqe_ctrl_seg ctrl;
 171         struct mlx5_wqe_eth_seg  eth;
 172 };
 173
 174 struct mlx5e_rx_wqe {
 175         struct mlx5_wqe_srq_next_seg  next;
 176         struct mlx5_wqe_data_seg      data;
 177 };
 178
 179 struct mlx5e_umr_wqe {
 180         struct mlx5_wqe_ctrl_seg       ctrl;
 181         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 182         struct mlx5_mkey_seg           mkc;
 183         struct mlx5_wqe_data_seg       data;
 184 };
 185
 186 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 187
 188 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 189         "rx_cqe_moder",
 190         "rx_cqe_compress",
 191 };
 192
 193 enum mlx5e_priv_flag {
 194         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 195         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 1),
 196 };
 197
 198 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 199         do {                                                    \
 200                 if (enable)                                     \
 201                         (params)->pflags |= (pflag);            \
 202                 else                                            \
 203                         (params)->pflags &= ~(pflag);           \
 204         } while (0)
 205
 206 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 207
 208 #ifdef CONFIG_MLX5_CORE_EN_DCB
 209 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 210 #endif
 211
 212 struct mlx5e_cq_moder {
 213         u16 usec;
 214         u16 pkts;
 215 };
 216
 217 struct mlx5e_params {
 218         u8  log_sq_size;
 219         u8  rq_wq_type;
 220         u16 rq_headroom;
 221         u8  mpwqe_log_stride_sz;
 222         u8  mpwqe_log_num_strides;
 223         u8  log_rq_size;
 224         u16 num_channels;
 225         u8  num_tc;
 226         u8  rx_cq_period_mode;
 227         bool rx_cqe_compress_def;
 228         struct mlx5e_cq_moder rx_cq_moderation;
 229         struct mlx5e_cq_moder tx_cq_moderation;
 230         bool lro_en;
 231         u32 lro_wqe_sz;
 232         u16 tx_max_inline;
 233         u8  tx_min_inline_mode;
 234         u8  rss_hfunc;
 235         u8  toeplitz_hash_key[40];
 236         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 237         bool vlan_strip_disable;
 238         bool scatter_fcs_en;
 239         bool rx_am_enabled;
 240         u32 lro_timeout;
 241         u32 pflags;
 242         struct bpf_prog *xdp_prog;
 243 };
 244
 245 #ifdef CONFIG_MLX5_CORE_EN_DCB
 246 struct mlx5e_cee_config {
 247         /* bw pct for priority group */
 248         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 249         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 250         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 251         bool                       pfc_enable;
 252 };
 253
 254 enum {
 255         MLX5_DCB_CHG_RESET,
 256         MLX5_DCB_NO_CHG,
 257         MLX5_DCB_CHG_NO_RESET,
 258 };
 259
 260 struct mlx5e_dcbx {
 261         enum mlx5_dcbx_oper_mode   mode;
 262         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 263
 264         /* The only setting that cannot be read from FW */
 265         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 266         u8                         cap;
 267 };
 268 #endif
 269
 270 #define MAX_PIN_NUM     8
 271 struct mlx5e_pps {
 272         u8                         pin_caps[MAX_PIN_NUM];
 273         struct work_struct         out_work;
 274         u64                        start[MAX_PIN_NUM];
 275         u8                         enabled;
 276 };
 277
 278 struct mlx5e_tstamp {
 279         rwlock_t                   lock;
 280         struct cyclecounter        cycles;
 281         struct timecounter         clock;
 282         struct hwtstamp_config     hwtstamp_config;
 283         u32                        nominal_c_mult;
 284         unsigned long              overflow_period;
 285         struct delayed_work        overflow_work;
 286         struct mlx5_core_dev      *mdev;
 287         struct ptp_clock          *ptp;
 288         struct ptp_clock_info      ptp_info;
 289         struct mlx5e_pps           pps_info;
 290 };
 291
 292 enum {
 293         MLX5E_RQ_STATE_ENABLED,
 294         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
 295         MLX5E_RQ_STATE_AM,
 296 };
 297
 298 struct mlx5e_cq {
 299         /* data path - accessed per cqe */
 300         struct mlx5_cqwq           wq;
 301
 302         /* data path - accessed per napi poll */
 303         u16                        event_ctr;
 304         struct napi_struct        *napi;
 305         struct mlx5_core_cq        mcq;
 306         struct mlx5e_channel      *channel;
 307
 308         /* cqe decompression */
 309         struct mlx5_cqe64          title;
 310         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 311         u8                         mini_arr_idx;
 312         u16                        decmprs_left;
 313         u16                        decmprs_wqe_counter;
 314
 315         /* control */
 316         struct mlx5_core_dev      *mdev;
 317         struct mlx5_frag_wq_ctrl   wq_ctrl;
 318 } ____cacheline_aligned_in_smp;
 319
 320 struct mlx5e_tx_wqe_info {
 321         struct sk_buff *skb;
 322         u32 num_bytes;
 323         u8  num_wqebbs;
 324         u8  num_dma;
 325 };
 326
 327 enum mlx5e_dma_map_type {
 328         MLX5E_DMA_MAP_SINGLE,
 329         MLX5E_DMA_MAP_PAGE
 330 };
 331
 332 struct mlx5e_sq_dma {
 333         dma_addr_t              addr;
 334         u32                     size;
 335         enum mlx5e_dma_map_type type;
 336 };
 337
 338 enum {
 339         MLX5E_SQ_STATE_ENABLED,
 340         MLX5E_SQ_STATE_IPSEC,
 341 };
 342
 343 struct mlx5e_sq_wqe_info {
 344         u8  opcode;
 345         u8  num_wqebbs;
 346 };
 347
 348 struct mlx5e_txqsq {
 349         /* data path */
 350
 351         /* dirtied @completion */
 352         u16                        cc;
 353         u32                        dma_fifo_cc;
 354
 355         /* dirtied @xmit */
 356         u16                        pc ____cacheline_aligned_in_smp;
 357         u32                        dma_fifo_pc;
 358         struct mlx5e_sq_stats      stats;
 359
 360         struct mlx5e_cq            cq;
 361
 362         /* write@xmit, read@completion */
 363         struct {
 364                 struct mlx5e_sq_dma       *dma_fifo;
 365                 struct mlx5e_tx_wqe_info  *wqe_info;
 366         } db;
 367
 368         /* read only */
 369         struct mlx5_wq_cyc         wq;
 370         u32                        dma_fifo_mask;
 371         void __iomem              *uar_map;
 372         struct netdev_queue       *txq;
 373         u32                        sqn;
 374         u16                        max_inline;
 375         u8                         min_inline_mode;
 376         u16                        edge;
 377         struct device             *pdev;
 378         struct mlx5e_tstamp       *tstamp;
 379         __be32                     mkey_be;
 380         unsigned long              state;
 381
 382         /* control path */
 383         struct mlx5_wq_ctrl        wq_ctrl;
 384         struct mlx5e_channel      *channel;
 385         int                        txq_ix;
 386         u32                        rate_limit;
 387 } ____cacheline_aligned_in_smp;
 388
 389 struct mlx5e_xdpsq {
 390         /* data path */
 391
 392         /* dirtied @rx completion */
 393         u16                        cc;
 394         u16                        pc;
 395
 396         struct mlx5e_cq            cq;
 397
 398         /* write@xmit, read@completion */
 399         struct {
 400                 struct mlx5e_dma_info     *di;
 401                 bool                       doorbell;
 402         } db;
 403
 404         /* read only */
 405         struct mlx5_wq_cyc         wq;
 406         void __iomem              *uar_map;
 407         u32                        sqn;
 408         struct device             *pdev;
 409         __be32                     mkey_be;
 410         u8                         min_inline_mode;
 411         unsigned long              state;
 412
 413         /* control path */
 414         struct mlx5_wq_ctrl        wq_ctrl;
 415         struct mlx5e_channel      *channel;
 416 } ____cacheline_aligned_in_smp;
 417
 418 struct mlx5e_icosq {
 419         /* data path */
 420
 421         /* dirtied @completion */
 422         u16                        cc;
 423
 424         /* dirtied @xmit */
 425         u16                        pc ____cacheline_aligned_in_smp;
 426         u32                        dma_fifo_pc;
 427         u16                        prev_cc;
 428
 429         struct mlx5e_cq            cq;
 430
 431         /* write@xmit, read@completion */
 432         struct {
 433                 struct mlx5e_sq_wqe_info *ico_wqe;
 434         } db;
 435
 436         /* read only */
 437         struct mlx5_wq_cyc         wq;
 438         void __iomem              *uar_map;
 439         u32                        sqn;
 440         u16                        edge;
 441         struct device             *pdev;
 442         __be32                     mkey_be;
 443         unsigned long              state;
 444
 445         /* control path */
 446         struct mlx5_wq_ctrl        wq_ctrl;
 447         struct mlx5e_channel      *channel;
 448 } ____cacheline_aligned_in_smp;
 449
 450 static inline bool
 451 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 452 {
 453         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
 454 }
 455
 456 struct mlx5e_dma_info {
 457         struct page     *page;
 458         dma_addr_t      addr;
 459 };
 460
 461 struct mlx5e_wqe_frag_info {
 462         struct mlx5e_dma_info di;
 463         u32 offset;
 464 };
 465
 466 struct mlx5e_umr_dma_info {
 467         __be64                *mtt;
 468         dma_addr_t             mtt_addr;
 469         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 470         struct mlx5e_umr_wqe   wqe;
 471 };
 472
 473 struct mlx5e_mpw_info {
 474         struct mlx5e_umr_dma_info umr;
 475         u16 consumed_strides;
 476         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 477 };
 478
 479 struct mlx5e_rx_am_stats {
 480         int ppms; /* packets per msec */
 481         int bpms; /* bytes per msec */
 482         int epms; /* events per msec */
 483 };
 484
 485 struct mlx5e_rx_am_sample {
 486         ktime_t time;
 487         u32     pkt_ctr;
 488         u32     byte_ctr;
 489         u16     event_ctr;
 490 };
 491
 492 struct mlx5e_rx_am { /* Adaptive Moderation */
 493         u8                                      state;
 494         struct mlx5e_rx_am_stats                prev_stats;
 495         struct mlx5e_rx_am_sample               start_sample;
 496         struct work_struct                      work;
 497         u8                                      profile_ix;
 498         u8                                      mode;
 499         u8                                      tune_state;
 500         u8                                      steps_right;
 501         u8                                      steps_left;
 502         u8                                      tired;
 503 };
 504
 505 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 506  * or a MPWQE (for striding rq).
 507  */
 508 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 509                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 510 #define MLX5E_CACHE_SIZE        (2 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 511 struct mlx5e_page_cache {
 512         u32 head;
 513         u32 tail;
 514         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 515 };
 516
 517 struct mlx5e_rq;
 518 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 519 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq*, struct mlx5e_rx_wqe*, u16);
 520 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 521
 522 struct mlx5e_rq {
 523         /* data path */
 524         struct mlx5_wq_ll      wq;
 525
 526         union {
 527                 struct {
 528                         struct mlx5e_wqe_frag_info *frag_info;
 529                         u32 frag_sz;    /* max possible skb frag_sz */
 530                         bool page_reuse;
 531                         bool xdp_xmit;
 532                 } wqe;
 533                 struct {
 534                         struct mlx5e_mpw_info *info;
 535                         void                  *mtt_no_align;
 536                 } mpwqe;
 537         };
 538         struct {
 539                 u8             page_order;
 540                 u32            wqe_sz;    /* wqe data buffer size */
 541                 u8             map_dir;   /* dma map direction */
 542         } buff;
 543         __be32                 mkey_be;
 544
 545         struct device         *pdev;
 546         struct net_device     *netdev;
 547         struct mlx5e_tstamp   *tstamp;
 548         struct mlx5e_rq_stats  stats;
 549         struct mlx5e_cq        cq;
 550         struct mlx5e_page_cache page_cache;
 551
 552         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 553         mlx5e_fp_alloc_wqe     alloc_wqe;
 554         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 555
 556         unsigned long          state;
 557         int                    ix;
 558         u16                    rx_headroom;
 559
 560         struct mlx5e_rx_am     am; /* Adaptive Moderation */
 561
 562         /* XDP */
 563         struct bpf_prog       *xdp_prog;
 564         struct mlx5e_xdpsq     xdpsq;
 565
 566         /* control */
 567         struct mlx5_wq_ctrl    wq_ctrl;
 568         u8                     wq_type;
 569         u32                    mpwqe_stride_sz;
 570         u32                    mpwqe_num_strides;
 571         u32                    rqn;
 572         struct mlx5e_channel  *channel;
 573         struct mlx5_core_dev  *mdev;
 574         struct mlx5_core_mkey  umr_mkey;
 575 } ____cacheline_aligned_in_smp;
 576
 577 enum channel_flags {
 578         MLX5E_CHANNEL_NAPI_SCHED = 1,
 579 };
 580
 581 struct mlx5e_channel {
 582         /* data path */
 583         struct mlx5e_rq            rq;
 584         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 585         struct mlx5e_icosq         icosq;   /* internal control operations */
 586         bool                       xdp;
 587         struct napi_struct         napi;
 588         struct device             *pdev;
 589         struct net_device         *netdev;
 590         __be32                     mkey_be;
 591         u8                         num_tc;
 592         unsigned long              flags;
 593
 594         /* control */
 595         struct mlx5e_priv         *priv;
 596         struct mlx5_core_dev      *mdev;
 597         struct mlx5e_tstamp       *tstamp;
 598         int                        ix;
 599         int                        cpu;
 600 };
 601
 602 struct mlx5e_channels {
 603         struct mlx5e_channel **c;
 604         unsigned int           num;
 605         struct mlx5e_params    params;
 606 };
 607
 608 enum mlx5e_traffic_types {
 609         MLX5E_TT_IPV4_TCP,
 610         MLX5E_TT_IPV6_TCP,
 611         MLX5E_TT_IPV4_UDP,
 612         MLX5E_TT_IPV6_UDP,
 613         MLX5E_TT_IPV4_IPSEC_AH,
 614         MLX5E_TT_IPV6_IPSEC_AH,
 615         MLX5E_TT_IPV4_IPSEC_ESP,
 616         MLX5E_TT_IPV6_IPSEC_ESP,
 617         MLX5E_TT_IPV4,
 618         MLX5E_TT_IPV6,
 619         MLX5E_TT_ANY,
 620         MLX5E_NUM_TT,
 621         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 622 };
 623
 624 enum {
 625         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 626         MLX5E_STATE_OPENED,
 627         MLX5E_STATE_DESTROYING,
 628 };
 629
 630 struct mlx5e_vxlan_db {
 631         spinlock_t                      lock; /* protect vxlan table */
 632         struct radix_tree_root          tree;
 633 };
 634
 635 struct mlx5e_l2_rule {
 636         u8  addr[ETH_ALEN + 2];
 637         struct mlx5_flow_handle *rule;
 638 };
 639
 640 struct mlx5e_flow_table {
 641         int num_groups;
 642         struct mlx5_flow_table *t;
 643         struct mlx5_flow_group **g;
 644 };
 645
 646 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 647
 648 struct mlx5e_tc_table {
 649         struct mlx5_flow_table          *t;
 650
 651         struct rhashtable_params        ht_params;
 652         struct rhashtable               ht;
 653
 654         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 655 };
 656
 657 struct mlx5e_vlan_table {
 658         struct mlx5e_flow_table         ft;
 659         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 660         struct mlx5_flow_handle *active_vlans_rule[VLAN_N_VID];
 661         struct mlx5_flow_handle *untagged_rule;
 662         struct mlx5_flow_handle *any_cvlan_rule;
 663         struct mlx5_flow_handle *any_svlan_rule;
 664         bool                    filter_disabled;
 665 };
 666
 667 struct mlx5e_l2_table {
 668         struct mlx5e_flow_table    ft;
 669         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 670         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 671         struct mlx5e_l2_rule       broadcast;
 672         struct mlx5e_l2_rule       allmulti;
 673         struct mlx5e_l2_rule       promisc;
 674         bool                       broadcast_enabled;
 675         bool                       allmulti_enabled;
 676         bool                       promisc_enabled;
 677 };
 678
 679 /* L3/L4 traffic type classifier */
 680 struct mlx5e_ttc_table {
 681         struct mlx5e_flow_table  ft;
 682         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 683 };
 684
 685 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 686 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 687 struct arfs_table {
 688         struct mlx5e_flow_table  ft;
 689         struct mlx5_flow_handle  *default_rule;
 690         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 691 };
 692
 693 enum  arfs_type {
 694         ARFS_IPV4_TCP,
 695         ARFS_IPV6_TCP,
 696         ARFS_IPV4_UDP,
 697         ARFS_IPV6_UDP,
 698         ARFS_NUM_TYPES,
 699 };
 700
 701 struct mlx5e_arfs_tables {
 702         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 703         /* Protect aRFS rules list */
 704         spinlock_t                     arfs_lock;
 705         struct list_head               rules;
 706         int                            last_filter_id;
 707         struct workqueue_struct        *wq;
 708 };
 709
 710 /* NIC prio FTS */
 711 enum {
 712         MLX5E_VLAN_FT_LEVEL = 0,
 713         MLX5E_L2_FT_LEVEL,
 714         MLX5E_TTC_FT_LEVEL,
 715         MLX5E_ARFS_FT_LEVEL
 716 };
 717
 718 struct mlx5e_ethtool_table {
 719         struct mlx5_flow_table *ft;
 720         int                    num_rules;
 721 };
 722
 723 #define ETHTOOL_NUM_L3_L4_FTS 7
 724 #define ETHTOOL_NUM_L2_FTS 4
 725
 726 struct mlx5e_ethtool_steering {
 727         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 728         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 729         struct list_head                rules;
 730         int                             tot_num_rules;
 731 };
 732
 733 struct mlx5e_flow_steering {
 734         struct mlx5_flow_namespace      *ns;
 735         struct mlx5e_ethtool_steering   ethtool;
 736         struct mlx5e_tc_table           tc;
 737         struct mlx5e_vlan_table         vlan;
 738         struct mlx5e_l2_table           l2;
 739         struct mlx5e_ttc_table          ttc;
 740         struct mlx5e_arfs_tables        arfs;
 741 };
 742
 743 struct mlx5e_rqt {
 744         u32              rqtn;
 745         bool             enabled;
 746 };
 747
 748 struct mlx5e_tir {
 749         u32               tirn;
 750         struct mlx5e_rqt  rqt;
 751         struct list_head  list;
 752 };
 753
 754 enum {
 755         MLX5E_TC_PRIO = 0,
 756         MLX5E_NIC_PRIO
 757 };
 758
 759 struct mlx5e_priv {
 760         /* priv data path fields - start */
 761         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 762         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 763         /* priv data path fields - end */
 764
 765         unsigned long              state;
 766         struct mutex               state_lock; /* Protects Interface state */
 767         struct mlx5e_rq            drop_rq;
 768
 769         struct mlx5e_channels      channels;
 770         u32                        tisn[MLX5E_MAX_NUM_TC];
 771         struct mlx5e_rqt           indir_rqt;
 772         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 773         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 774         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 775         int                        hard_mtu;
 776
 777         struct mlx5e_flow_steering fs;
 778         struct mlx5e_vxlan_db      vxlan;
 779
 780         struct workqueue_struct    *wq;
 781         struct work_struct         update_carrier_work;
 782         struct work_struct         set_rx_mode_work;
 783         struct work_struct         tx_timeout_work;
 784         struct delayed_work        update_stats_work;
 785
 786         struct mlx5_core_dev      *mdev;
 787         struct net_device         *netdev;
 788         struct mlx5e_stats         stats;
 789         struct mlx5e_tstamp        tstamp;
 790         u16 q_counter;
 791 #ifdef CONFIG_MLX5_CORE_EN_DCB
 792         struct mlx5e_dcbx          dcbx;
 793 #endif
 794
 795         const struct mlx5e_profile *profile;
 796         void                      *ppriv;
 797 #ifdef CONFIG_MLX5_EN_IPSEC
 798         struct mlx5e_ipsec        *ipsec;
 799 #endif
 800 };
 801
 802 struct mlx5e_profile {
 803         void    (*init)(struct mlx5_core_dev *mdev,
 804                         struct net_device *netdev,
 805                         const struct mlx5e_profile *profile, void *ppriv);
 806         void    (*cleanup)(struct mlx5e_priv *priv);
 807         int     (*init_rx)(struct mlx5e_priv *priv);
 808         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 809         int     (*init_tx)(struct mlx5e_priv *priv);
 810         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 811         void    (*enable)(struct mlx5e_priv *priv);
 812         void    (*disable)(struct mlx5e_priv *priv);
 813         void    (*update_stats)(struct mlx5e_priv *priv);
 814         void    (*update_carrier)(struct mlx5e_priv *priv);
 815         int     (*max_nch)(struct mlx5_core_dev *mdev);
 816         struct {
 817                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 818                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 819         } rx_handlers;
 820         int     max_tc;
 821 };
 822
 823 void mlx5e_build_ptys2ethtool_map(void);
 824
 825 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 826                        void *accel_priv, select_queue_fallback_t fallback);
 827 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 828
 829 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 830 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 831 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 832 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 833 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 834 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 835 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 836 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 837
 838 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 839                         bool recycle);
 840 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 841 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 842 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 843 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 844 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 845 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 846 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 847 void mlx5e_post_rx_mpwqe(struct mlx5e_rq *rq);
 848 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 849
 850 void mlx5e_rx_am(struct mlx5e_rq *rq);
 851 void mlx5e_rx_am_work(struct work_struct *work);
 852 struct mlx5e_cq_moder mlx5e_am_get_def_profile(u8 rx_cq_period_mode);
 853
 854 void mlx5e_update_stats(struct mlx5e_priv *priv, bool full);
 855
 856 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 857 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 858 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 859 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 860 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 861 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 862                      u64 *buf);
 863 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 864                            int location);
 865 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 866                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 867 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 868                                struct ethtool_rx_flow_spec *fs);
 869 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 870                               int location);
 871 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 872 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 873 void mlx5e_set_rx_mode_work(struct work_struct *work);
 874
 875 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 876                         struct skb_shared_hwtstamps *hwts);
 877 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 878 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 879 void mlx5e_pps_event_handler(struct mlx5e_priv *priv,
 880                              struct ptp_clock_event *event);
 881 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 882 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 883 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 884
 885 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 886                           u16 vid);
 887 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 888                            u16 vid);
 889 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 890 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 891
 892 struct mlx5e_redirect_rqt_param {
 893         bool is_rss;
 894         union {
 895                 u32 rqn; /* Direct RQN (Non-RSS) */
 896                 struct {
 897                         u8 hfunc;
 898                         struct mlx5e_channels *channels;
 899                 } rss; /* RSS data */
 900         };
 901 };
 902
 903 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 904                        struct mlx5e_redirect_rqt_param rrp);
 905 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 906                                     enum mlx5e_traffic_types tt,
 907                                     void *tirc);
 908
 909 int mlx5e_open_locked(struct net_device *netdev);
 910 int mlx5e_close_locked(struct net_device *netdev);
 911
 912 int mlx5e_open_channels(struct mlx5e_priv *priv,
 913                         struct mlx5e_channels *chs);
 914 void mlx5e_close_channels(struct mlx5e_channels *chs);
 915
 916 /* Function pointer to be used to modify WH settings while
 917  * switching channels
 918  */
 919 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 920 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 921                                 struct mlx5e_channels *new_chs,
 922                                 mlx5e_fp_hw_modify hw_modify);
 923 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 924 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 925
 926 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
 927                                    u32 *indirection_rqt, int len,
 928                                    int num_channels);
 929 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 930
 931 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 932                                  u8 cq_period_mode);
 933 void mlx5e_set_rq_type_params(struct mlx5_core_dev *mdev,
 934                               struct mlx5e_params *params, u8 rq_type);
 935
 936 static inline
 937 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 938 {
 939         u16                         pi   = *pc & wq->sz_m1;
 940         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 941         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 942
 943         memset(cseg, 0, sizeof(*cseg));
 944
 945         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 946         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 947
 948         (*pc)++;
 949
 950         return wqe;
 951 }
 952
 953 static inline
 954 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 955                      void __iomem *uar_map,
 956                      struct mlx5_wqe_ctrl_seg *ctrl)
 957 {
 958         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 959         /* ensure wqe is visible to device before updating doorbell record */
 960         dma_wmb();
 961
 962         *wq->db = cpu_to_be32(pc);
 963
 964         /* ensure doorbell record is visible to device before ringing the
 965          * doorbell
 966          */
 967         wmb();
 968
 969         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
 970 }
 971
 972 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 973 {
 974         struct mlx5_core_cq *mcq;
 975
 976         mcq = &cq->mcq;
 977         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 978 }
 979
 980 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
 981 {
 982         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
 983 }
 984
 985 extern const struct ethtool_ops mlx5e_ethtool_ops;
 986 #ifdef CONFIG_MLX5_CORE_EN_DCB
 987 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 988 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 989 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 990 #endif
 991
 992 #ifndef CONFIG_RFS_ACCEL
 993 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 994 {
 995         return 0;
 996 }
 997
 998 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
 999
1000 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1001 {
1002         return -EOPNOTSUPP;
1003 }
1004
1005 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1006 {
1007         return -EOPNOTSUPP;
1008 }
1009 #else
1010 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1011 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1012 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1013 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1014 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1015                         u16 rxq_index, u32 flow_id);
1016 #endif
1017
1018 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
1019 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1020                      struct mlx5e_tir *tir, u32 *in, int inlen);
1021 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1022                        struct mlx5e_tir *tir);
1023 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1024 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1025 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1026
1027 /* common netdev helpers */
1028 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1029
1030 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1031 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1032
1033 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1034 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1035 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1036 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1037 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1038
1039 int mlx5e_create_ttc_table(struct mlx5e_priv *priv);
1040 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv);
1041
1042 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1043                      u32 underlay_qpn, u32 *tisn);
1044 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1045
1046 int mlx5e_create_tises(struct mlx5e_priv *priv);
1047 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1048 int mlx5e_close(struct net_device *netdev);
1049 int mlx5e_open(struct net_device *netdev);
1050 void mlx5e_update_stats_work(struct work_struct *work);
1051 u32 mlx5e_choose_lro_timeout(struct mlx5_core_dev *mdev, u32 wanted_timeout);
1052
1053 /* ethtool helpers */
1054 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1055                                struct ethtool_drvinfo *drvinfo);
1056 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1057                                uint32_t stringset, uint8_t *data);
1058 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1059 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1060                                      struct ethtool_stats *stats, u64 *data);
1061 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1062                                  struct ethtool_ringparam *param);
1063 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1064                                 struct ethtool_ringparam *param);
1065 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1066                                 struct ethtool_channels *ch);
1067 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1068                                struct ethtool_channels *ch);
1069 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1070                                struct ethtool_coalesce *coal);
1071 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1072                                struct ethtool_coalesce *coal);
1073 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1074                               struct ethtool_ts_info *info);
1075 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1076                                struct ethtool_flash *flash);
1077
1078 /* mlx5e generic netdev management API */
1079 struct net_device*
1080 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1081                     void *ppriv);
1082 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1083 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1084 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1085 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1086                             struct mlx5e_params *params,
1087                             u16 max_channels);
1088
1089 #endif /* __MLX5_EN_H__ */