drivers/net/ethernet/mellanox/mlxsw/reg.h

   1 /*
   2  * drivers/net/ethernet/mellanox/mlxsw/reg.h
   3  * Copyright (c) 2015 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2015-2016 Ido Schimmel <idosch@mellanox.com>
   5  * Copyright (c) 2015 Elad Raz <eladr@mellanox.com>
   6  * Copyright (c) 2015-2016 Jiri Pirko <jiri@mellanox.com>
   7  * Copyright (c) 2016 Yotam Gigi <yotamg@mellanox.com>
   8  *
   9  * Redistribution and use in source and binary forms, with or without
  10  * modification, are permitted provided that the following conditions are met:
  11  *
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  * 3. Neither the names of the copyright holders nor the names of its
  18  *    contributors may be used to endorse or promote products derived from
  19  *    this software without specific prior written permission.
  20  *
  21  * Alternatively, this software may be distributed under the terms of the
  22  * GNU General Public License ("GPL") version 2 as published by the Free
  23  * Software Foundation.
  24  *
  25  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  26  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  27  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  28  * ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  29  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  30  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  31  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  32  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  33  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  34  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  35  * POSSIBILITY OF SUCH DAMAGE.
  36  */
  37
  38 #ifndef _MLXSW_REG_H
  39 #define _MLXSW_REG_H
  40
  41 #include <linux/string.h>
  42 #include <linux/bitops.h>
  43 #include <linux/if_vlan.h>
  44
  45 #include "item.h"
  46 #include "port.h"
  47
  48 struct mlxsw_reg_info {
  49         u16 id;
  50         u16 len; /* In u8 */
  51 };
  52
  53 #define MLXSW_REG(type) (&mlxsw_reg_##type)
  54 #define MLXSW_REG_LEN(type) MLXSW_REG(type)->len
  55 #define MLXSW_REG_ZERO(type, payload) memset(payload, 0, MLXSW_REG(type)->len)
  56
  57 /* SGCR - Switch General Configuration Register
  58  * --------------------------------------------
  59  * This register is used for configuration of the switch capabilities.
  60  */
  61 #define MLXSW_REG_SGCR_ID 0x2000
  62 #define MLXSW_REG_SGCR_LEN 0x10
  63
  64 static const struct mlxsw_reg_info mlxsw_reg_sgcr = {
  65         .id = MLXSW_REG_SGCR_ID,
  66         .len = MLXSW_REG_SGCR_LEN,
  67 };
  68
  69 /* reg_sgcr_llb
  70  * Link Local Broadcast (Default=0)
  71  * When set, all Link Local packets (224.0.0.X) will be treated as broadcast
  72  * packets and ignore the IGMP snooping entries.
  73  * Access: RW
  74  */
  75 MLXSW_ITEM32(reg, sgcr, llb, 0x04, 0, 1);
  76
  77 static inline void mlxsw_reg_sgcr_pack(char *payload, bool llb)
  78 {
  79         MLXSW_REG_ZERO(sgcr, payload);
  80         mlxsw_reg_sgcr_llb_set(payload, !!llb);
  81 }
  82
  83 /* SPAD - Switch Physical Address Register
  84  * ---------------------------------------
  85  * The SPAD register configures the switch physical MAC address.
  86  */
  87 #define MLXSW_REG_SPAD_ID 0x2002
  88 #define MLXSW_REG_SPAD_LEN 0x10
  89
  90 static const struct mlxsw_reg_info mlxsw_reg_spad = {
  91         .id = MLXSW_REG_SPAD_ID,
  92         .len = MLXSW_REG_SPAD_LEN,
  93 };
  94
  95 /* reg_spad_base_mac
  96  * Base MAC address for the switch partitions.
  97  * Per switch partition MAC address is equal to:
  98  * base_mac + swid
  99  * Access: RW
 100  */
 101 MLXSW_ITEM_BUF(reg, spad, base_mac, 0x02, 6);
 102
 103 /* SMID - Switch Multicast ID
 104  * --------------------------
 105  * The MID record maps from a MID (Multicast ID), which is a unique identifier
 106  * of the multicast group within the stacking domain, into a list of local
 107  * ports into which the packet is replicated.
 108  */
 109 #define MLXSW_REG_SMID_ID 0x2007
 110 #define MLXSW_REG_SMID_LEN 0x240
 111
 112 static const struct mlxsw_reg_info mlxsw_reg_smid = {
 113         .id = MLXSW_REG_SMID_ID,
 114         .len = MLXSW_REG_SMID_LEN,
 115 };
 116
 117 /* reg_smid_swid
 118  * Switch partition ID.
 119  * Access: Index
 120  */
 121 MLXSW_ITEM32(reg, smid, swid, 0x00, 24, 8);
 122
 123 /* reg_smid_mid
 124  * Multicast identifier - global identifier that represents the multicast group
 125  * across all devices.
 126  * Access: Index
 127  */
 128 MLXSW_ITEM32(reg, smid, mid, 0x00, 0, 16);
 129
 130 /* reg_smid_port
 131  * Local port memebership (1 bit per port).
 132  * Access: RW
 133  */
 134 MLXSW_ITEM_BIT_ARRAY(reg, smid, port, 0x20, 0x20, 1);
 135
 136 /* reg_smid_port_mask
 137  * Local port mask (1 bit per port).
 138  * Access: W
 139  */
 140 MLXSW_ITEM_BIT_ARRAY(reg, smid, port_mask, 0x220, 0x20, 1);
 141
 142 static inline void mlxsw_reg_smid_pack(char *payload, u16 mid,
 143                                        u8 port, bool set)
 144 {
 145         MLXSW_REG_ZERO(smid, payload);
 146         mlxsw_reg_smid_swid_set(payload, 0);
 147         mlxsw_reg_smid_mid_set(payload, mid);
 148         mlxsw_reg_smid_port_set(payload, port, set);
 149         mlxsw_reg_smid_port_mask_set(payload, port, 1);
 150 }
 151
 152 /* SSPR - Switch System Port Record Register
 153  * -----------------------------------------
 154  * Configures the system port to local port mapping.
 155  */
 156 #define MLXSW_REG_SSPR_ID 0x2008
 157 #define MLXSW_REG_SSPR_LEN 0x8
 158
 159 static const struct mlxsw_reg_info mlxsw_reg_sspr = {
 160         .id = MLXSW_REG_SSPR_ID,
 161         .len = MLXSW_REG_SSPR_LEN,
 162 };
 163
 164 /* reg_sspr_m
 165  * Master - if set, then the record describes the master system port.
 166  * This is needed in case a local port is mapped into several system ports
 167  * (for multipathing). That number will be reported as the source system
 168  * port when packets are forwarded to the CPU. Only one master port is allowed
 169  * per local port.
 170  *
 171  * Note: Must be set for Spectrum.
 172  * Access: RW
 173  */
 174 MLXSW_ITEM32(reg, sspr, m, 0x00, 31, 1);
 175
 176 /* reg_sspr_local_port
 177  * Local port number.
 178  *
 179  * Access: RW
 180  */
 181 MLXSW_ITEM32(reg, sspr, local_port, 0x00, 16, 8);
 182
 183 /* reg_sspr_sub_port
 184  * Virtual port within the physical port.
 185  * Should be set to 0 when virtual ports are not enabled on the port.
 186  *
 187  * Access: RW
 188  */
 189 MLXSW_ITEM32(reg, sspr, sub_port, 0x00, 8, 8);
 190
 191 /* reg_sspr_system_port
 192  * Unique identifier within the stacking domain that represents all the ports
 193  * that are available in the system (external ports).
 194  *
 195  * Currently, only single-ASIC configurations are supported, so we default to
 196  * 1:1 mapping between system ports and local ports.
 197  * Access: Index
 198  */
 199 MLXSW_ITEM32(reg, sspr, system_port, 0x04, 0, 16);
 200
 201 static inline void mlxsw_reg_sspr_pack(char *payload, u8 local_port)
 202 {
 203         MLXSW_REG_ZERO(sspr, payload);
 204         mlxsw_reg_sspr_m_set(payload, 1);
 205         mlxsw_reg_sspr_local_port_set(payload, local_port);
 206         mlxsw_reg_sspr_sub_port_set(payload, 0);
 207         mlxsw_reg_sspr_system_port_set(payload, local_port);
 208 }
 209
 210 /* SFDAT - Switch Filtering Database Aging Time
 211  * --------------------------------------------
 212  * Controls the Switch aging time. Aging time is able to be set per Switch
 213  * Partition.
 214  */
 215 #define MLXSW_REG_SFDAT_ID 0x2009
 216 #define MLXSW_REG_SFDAT_LEN 0x8
 217
 218 static const struct mlxsw_reg_info mlxsw_reg_sfdat = {
 219         .id = MLXSW_REG_SFDAT_ID,
 220         .len = MLXSW_REG_SFDAT_LEN,
 221 };
 222
 223 /* reg_sfdat_swid
 224  * Switch partition ID.
 225  * Access: Index
 226  */
 227 MLXSW_ITEM32(reg, sfdat, swid, 0x00, 24, 8);
 228
 229 /* reg_sfdat_age_time
 230  * Aging time in seconds
 231  * Min - 10 seconds
 232  * Max - 1,000,000 seconds
 233  * Default is 300 seconds.
 234  * Access: RW
 235  */
 236 MLXSW_ITEM32(reg, sfdat, age_time, 0x04, 0, 20);
 237
 238 static inline void mlxsw_reg_sfdat_pack(char *payload, u32 age_time)
 239 {
 240         MLXSW_REG_ZERO(sfdat, payload);
 241         mlxsw_reg_sfdat_swid_set(payload, 0);
 242         mlxsw_reg_sfdat_age_time_set(payload, age_time);
 243 }
 244
 245 /* SFD - Switch Filtering Database
 246  * -------------------------------
 247  * The following register defines the access to the filtering database.
 248  * The register supports querying, adding, removing and modifying the database.
 249  * The access is optimized for bulk updates in which case more than one
 250  * FDB record is present in the same command.
 251  */
 252 #define MLXSW_REG_SFD_ID 0x200A
 253 #define MLXSW_REG_SFD_BASE_LEN 0x10 /* base length, without records */
 254 #define MLXSW_REG_SFD_REC_LEN 0x10 /* record length */
 255 #define MLXSW_REG_SFD_REC_MAX_COUNT 64
 256 #define MLXSW_REG_SFD_LEN (MLXSW_REG_SFD_BASE_LEN +     \
 257                            MLXSW_REG_SFD_REC_LEN * MLXSW_REG_SFD_REC_MAX_COUNT)
 258
 259 static const struct mlxsw_reg_info mlxsw_reg_sfd = {
 260         .id = MLXSW_REG_SFD_ID,
 261         .len = MLXSW_REG_SFD_LEN,
 262 };
 263
 264 /* reg_sfd_swid
 265  * Switch partition ID for queries. Reserved on Write.
 266  * Access: Index
 267  */
 268 MLXSW_ITEM32(reg, sfd, swid, 0x00, 24, 8);
 269
 270 enum mlxsw_reg_sfd_op {
 271         /* Dump entire FDB a (process according to record_locator) */
 272         MLXSW_REG_SFD_OP_QUERY_DUMP = 0,
 273         /* Query records by {MAC, VID/FID} value */
 274         MLXSW_REG_SFD_OP_QUERY_QUERY = 1,
 275         /* Query and clear activity. Query records by {MAC, VID/FID} value */
 276         MLXSW_REG_SFD_OP_QUERY_QUERY_AND_CLEAR_ACTIVITY = 2,
 277         /* Test. Response indicates if each of the records could be
 278          * added to the FDB.
 279          */
 280         MLXSW_REG_SFD_OP_WRITE_TEST = 0,
 281         /* Add/modify. Aged-out records cannot be added. This command removes
 282          * the learning notification of the {MAC, VID/FID}. Response includes
 283          * the entries that were added to the FDB.
 284          */
 285         MLXSW_REG_SFD_OP_WRITE_EDIT = 1,
 286         /* Remove record by {MAC, VID/FID}. This command also removes
 287          * the learning notification and aged-out notifications
 288          * of the {MAC, VID/FID}. The response provides current (pre-removal)
 289          * entries as non-aged-out.
 290          */
 291         MLXSW_REG_SFD_OP_WRITE_REMOVE = 2,
 292         /* Remove learned notification by {MAC, VID/FID}. The response provides
 293          * the removed learning notification.
 294          */
 295         MLXSW_REG_SFD_OP_WRITE_REMOVE_NOTIFICATION = 2,
 296 };
 297
 298 /* reg_sfd_op
 299  * Operation.
 300  * Access: OP
 301  */
 302 MLXSW_ITEM32(reg, sfd, op, 0x04, 30, 2);
 303
 304 /* reg_sfd_record_locator
 305  * Used for querying the FDB. Use record_locator=0 to initiate the
 306  * query. When a record is returned, a new record_locator is
 307  * returned to be used in the subsequent query.
 308  * Reserved for database update.
 309  * Access: Index
 310  */
 311 MLXSW_ITEM32(reg, sfd, record_locator, 0x04, 0, 30);
 312
 313 /* reg_sfd_num_rec
 314  * Request: Number of records to read/add/modify/remove
 315  * Response: Number of records read/added/replaced/removed
 316  * See above description for more details.
 317  * Ranges 0..64
 318  * Access: RW
 319  */
 320 MLXSW_ITEM32(reg, sfd, num_rec, 0x08, 0, 8);
 321
 322 static inline void mlxsw_reg_sfd_pack(char *payload, enum mlxsw_reg_sfd_op op,
 323                                       u32 record_locator)
 324 {
 325         MLXSW_REG_ZERO(sfd, payload);
 326         mlxsw_reg_sfd_op_set(payload, op);
 327         mlxsw_reg_sfd_record_locator_set(payload, record_locator);
 328 }
 329
 330 /* reg_sfd_rec_swid
 331  * Switch partition ID.
 332  * Access: Index
 333  */
 334 MLXSW_ITEM32_INDEXED(reg, sfd, rec_swid, MLXSW_REG_SFD_BASE_LEN, 24, 8,
 335                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 336
 337 enum mlxsw_reg_sfd_rec_type {
 338         MLXSW_REG_SFD_REC_TYPE_UNICAST = 0x0,
 339         MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG = 0x1,
 340         MLXSW_REG_SFD_REC_TYPE_MULTICAST = 0x2,
 341 };
 342
 343 /* reg_sfd_rec_type
 344  * FDB record type.
 345  * Access: RW
 346  */
 347 MLXSW_ITEM32_INDEXED(reg, sfd, rec_type, MLXSW_REG_SFD_BASE_LEN, 20, 4,
 348                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 349
 350 enum mlxsw_reg_sfd_rec_policy {
 351         /* Replacement disabled, aging disabled. */
 352         MLXSW_REG_SFD_REC_POLICY_STATIC_ENTRY = 0,
 353         /* (mlag remote): Replacement enabled, aging disabled,
 354          * learning notification enabled on this port.
 355          */
 356         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_MLAG = 1,
 357         /* (ingress device): Replacement enabled, aging enabled. */
 358         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_INGRESS = 3,
 359 };
 360
 361 /* reg_sfd_rec_policy
 362  * Policy.
 363  * Access: RW
 364  */
 365 MLXSW_ITEM32_INDEXED(reg, sfd, rec_policy, MLXSW_REG_SFD_BASE_LEN, 18, 2,
 366                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 367
 368 /* reg_sfd_rec_a
 369  * Activity. Set for new static entries. Set for static entries if a frame SMAC
 370  * lookup hits on the entry.
 371  * To clear the a bit, use "query and clear activity" op.
 372  * Access: RO
 373  */
 374 MLXSW_ITEM32_INDEXED(reg, sfd, rec_a, MLXSW_REG_SFD_BASE_LEN, 16, 1,
 375                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 376
 377 /* reg_sfd_rec_mac
 378  * MAC address.
 379  * Access: Index
 380  */
 381 MLXSW_ITEM_BUF_INDEXED(reg, sfd, rec_mac, MLXSW_REG_SFD_BASE_LEN, 6,
 382                        MLXSW_REG_SFD_REC_LEN, 0x02);
 383
 384 enum mlxsw_reg_sfd_rec_action {
 385         /* forward */
 386         MLXSW_REG_SFD_REC_ACTION_NOP = 0,
 387         /* forward and trap, trap_id is FDB_TRAP */
 388         MLXSW_REG_SFD_REC_ACTION_MIRROR_TO_CPU = 1,
 389         /* trap and do not forward, trap_id is FDB_TRAP */
 390         MLXSW_REG_SFD_REC_ACTION_TRAP = 2,
 391         /* forward to IP router */
 392         MLXSW_REG_SFD_REC_ACTION_FORWARD_IP_ROUTER = 3,
 393         MLXSW_REG_SFD_REC_ACTION_DISCARD_ERROR = 15,
 394 };
 395
 396 /* reg_sfd_rec_action
 397  * Action to apply on the packet.
 398  * Note: Dynamic entries can only be configured with NOP action.
 399  * Access: RW
 400  */
 401 MLXSW_ITEM32_INDEXED(reg, sfd, rec_action, MLXSW_REG_SFD_BASE_LEN, 28, 4,
 402                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 403
 404 /* reg_sfd_uc_sub_port
 405  * VEPA channel on local port.
 406  * Valid only if local port is a non-stacking port. Must be 0 if multichannel
 407  * VEPA is not enabled.
 408  * Access: RW
 409  */
 410 MLXSW_ITEM32_INDEXED(reg, sfd, uc_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 411                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 412
 413 /* reg_sfd_uc_fid_vid
 414  * Filtering ID or VLAN ID
 415  * For SwitchX and SwitchX-2:
 416  * - Dynamic entries (policy 2,3) use FID
 417  * - Static entries (policy 0) use VID
 418  * - When independent learning is configured, VID=FID
 419  * For Spectrum: use FID for both Dynamic and Static entries.
 420  * VID should not be used.
 421  * Access: Index
 422  */
 423 MLXSW_ITEM32_INDEXED(reg, sfd, uc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 424                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 425
 426 /* reg_sfd_uc_system_port
 427  * Unique port identifier for the final destination of the packet.
 428  * Access: RW
 429  */
 430 MLXSW_ITEM32_INDEXED(reg, sfd, uc_system_port, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 431                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 432
 433 static inline void mlxsw_reg_sfd_rec_pack(char *payload, int rec_index,
 434                                           enum mlxsw_reg_sfd_rec_type rec_type,
 435                                           const char *mac,
 436                                           enum mlxsw_reg_sfd_rec_action action)
 437 {
 438         u8 num_rec = mlxsw_reg_sfd_num_rec_get(payload);
 439
 440         if (rec_index >= num_rec)
 441                 mlxsw_reg_sfd_num_rec_set(payload, rec_index + 1);
 442         mlxsw_reg_sfd_rec_swid_set(payload, rec_index, 0);
 443         mlxsw_reg_sfd_rec_type_set(payload, rec_index, rec_type);
 444         mlxsw_reg_sfd_rec_mac_memcpy_to(payload, rec_index, mac);
 445         mlxsw_reg_sfd_rec_action_set(payload, rec_index, action);
 446 }
 447
 448 static inline void mlxsw_reg_sfd_uc_pack(char *payload, int rec_index,
 449                                          enum mlxsw_reg_sfd_rec_policy policy,
 450                                          const char *mac, u16 fid_vid,
 451                                          enum mlxsw_reg_sfd_rec_action action,
 452                                          u8 local_port)
 453 {
 454         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 455                                MLXSW_REG_SFD_REC_TYPE_UNICAST, mac, action);
 456         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 457         mlxsw_reg_sfd_uc_sub_port_set(payload, rec_index, 0);
 458         mlxsw_reg_sfd_uc_fid_vid_set(payload, rec_index, fid_vid);
 459         mlxsw_reg_sfd_uc_system_port_set(payload, rec_index, local_port);
 460 }
 461
 462 static inline void mlxsw_reg_sfd_uc_unpack(char *payload, int rec_index,
 463                                            char *mac, u16 *p_fid_vid,
 464                                            u8 *p_local_port)
 465 {
 466         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 467         *p_fid_vid = mlxsw_reg_sfd_uc_fid_vid_get(payload, rec_index);
 468         *p_local_port = mlxsw_reg_sfd_uc_system_port_get(payload, rec_index);
 469 }
 470
 471 /* reg_sfd_uc_lag_sub_port
 472  * LAG sub port.
 473  * Must be 0 if multichannel VEPA is not enabled.
 474  * Access: RW
 475  */
 476 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 477                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 478
 479 /* reg_sfd_uc_lag_fid_vid
 480  * Filtering ID or VLAN ID
 481  * For SwitchX and SwitchX-2:
 482  * - Dynamic entries (policy 2,3) use FID
 483  * - Static entries (policy 0) use VID
 484  * - When independent learning is configured, VID=FID
 485  * For Spectrum: use FID for both Dynamic and Static entries.
 486  * VID should not be used.
 487  * Access: Index
 488  */
 489 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 490                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 491
 492 /* reg_sfd_uc_lag_lag_vid
 493  * Indicates VID in case of vFIDs. Reserved for FIDs.
 494  * Access: RW
 495  */
 496 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_vid, MLXSW_REG_SFD_BASE_LEN, 16, 12,
 497                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 498
 499 /* reg_sfd_uc_lag_lag_id
 500  * LAG Identifier - pointer into the LAG descriptor table.
 501  * Access: RW
 502  */
 503 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_id, MLXSW_REG_SFD_BASE_LEN, 0, 10,
 504                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 505
 506 static inline void
 507 mlxsw_reg_sfd_uc_lag_pack(char *payload, int rec_index,
 508                           enum mlxsw_reg_sfd_rec_policy policy,
 509                           const char *mac, u16 fid_vid,
 510                           enum mlxsw_reg_sfd_rec_action action, u16 lag_vid,
 511                           u16 lag_id)
 512 {
 513         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 514                                MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG,
 515                                mac, action);
 516         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 517         mlxsw_reg_sfd_uc_lag_sub_port_set(payload, rec_index, 0);
 518         mlxsw_reg_sfd_uc_lag_fid_vid_set(payload, rec_index, fid_vid);
 519         mlxsw_reg_sfd_uc_lag_lag_vid_set(payload, rec_index, lag_vid);
 520         mlxsw_reg_sfd_uc_lag_lag_id_set(payload, rec_index, lag_id);
 521 }
 522
 523 static inline void mlxsw_reg_sfd_uc_lag_unpack(char *payload, int rec_index,
 524                                                char *mac, u16 *p_vid,
 525                                                u16 *p_lag_id)
 526 {
 527         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 528         *p_vid = mlxsw_reg_sfd_uc_lag_fid_vid_get(payload, rec_index);
 529         *p_lag_id = mlxsw_reg_sfd_uc_lag_lag_id_get(payload, rec_index);
 530 }
 531
 532 /* reg_sfd_mc_pgi
 533  *
 534  * Multicast port group index - index into the port group table.
 535  * Value 0x1FFF indicates the pgi should point to the MID entry.
 536  * For Spectrum this value must be set to 0x1FFF
 537  * Access: RW
 538  */
 539 MLXSW_ITEM32_INDEXED(reg, sfd, mc_pgi, MLXSW_REG_SFD_BASE_LEN, 16, 13,
 540                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 541
 542 /* reg_sfd_mc_fid_vid
 543  *
 544  * Filtering ID or VLAN ID
 545  * Access: Index
 546  */
 547 MLXSW_ITEM32_INDEXED(reg, sfd, mc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 548                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 549
 550 /* reg_sfd_mc_mid
 551  *
 552  * Multicast identifier - global identifier that represents the multicast
 553  * group across all devices.
 554  * Access: RW
 555  */
 556 MLXSW_ITEM32_INDEXED(reg, sfd, mc_mid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 557                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 558
 559 static inline void
 560 mlxsw_reg_sfd_mc_pack(char *payload, int rec_index,
 561                       const char *mac, u16 fid_vid,
 562                       enum mlxsw_reg_sfd_rec_action action, u16 mid)
 563 {
 564         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 565                                MLXSW_REG_SFD_REC_TYPE_MULTICAST, mac, action);
 566         mlxsw_reg_sfd_mc_pgi_set(payload, rec_index, 0x1FFF);
 567         mlxsw_reg_sfd_mc_fid_vid_set(payload, rec_index, fid_vid);
 568         mlxsw_reg_sfd_mc_mid_set(payload, rec_index, mid);
 569 }
 570
 571 /* SFN - Switch FDB Notification Register
 572  * -------------------------------------------
 573  * The switch provides notifications on newly learned FDB entries and
 574  * aged out entries. The notifications can be polled by software.
 575  */
 576 #define MLXSW_REG_SFN_ID 0x200B
 577 #define MLXSW_REG_SFN_BASE_LEN 0x10 /* base length, without records */
 578 #define MLXSW_REG_SFN_REC_LEN 0x10 /* record length */
 579 #define MLXSW_REG_SFN_REC_MAX_COUNT 64
 580 #define MLXSW_REG_SFN_LEN (MLXSW_REG_SFN_BASE_LEN +     \
 581                            MLXSW_REG_SFN_REC_LEN * MLXSW_REG_SFN_REC_MAX_COUNT)
 582
 583 static const struct mlxsw_reg_info mlxsw_reg_sfn = {
 584         .id = MLXSW_REG_SFN_ID,
 585         .len = MLXSW_REG_SFN_LEN,
 586 };
 587
 588 /* reg_sfn_swid
 589  * Switch partition ID.
 590  * Access: Index
 591  */
 592 MLXSW_ITEM32(reg, sfn, swid, 0x00, 24, 8);
 593
 594 /* reg_sfn_num_rec
 595  * Request: Number of learned notifications and aged-out notification
 596  * records requested.
 597  * Response: Number of notification records returned (must be smaller
 598  * than or equal to the value requested)
 599  * Ranges 0..64
 600  * Access: OP
 601  */
 602 MLXSW_ITEM32(reg, sfn, num_rec, 0x04, 0, 8);
 603
 604 static inline void mlxsw_reg_sfn_pack(char *payload)
 605 {
 606         MLXSW_REG_ZERO(sfn, payload);
 607         mlxsw_reg_sfn_swid_set(payload, 0);
 608         mlxsw_reg_sfn_num_rec_set(payload, MLXSW_REG_SFN_REC_MAX_COUNT);
 609 }
 610
 611 /* reg_sfn_rec_swid
 612  * Switch partition ID.
 613  * Access: RO
 614  */
 615 MLXSW_ITEM32_INDEXED(reg, sfn, rec_swid, MLXSW_REG_SFN_BASE_LEN, 24, 8,
 616                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 617
 618 enum mlxsw_reg_sfn_rec_type {
 619         /* MAC addresses learned on a regular port. */
 620         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC = 0x5,
 621         /* MAC addresses learned on a LAG port. */
 622         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC_LAG = 0x6,
 623         /* Aged-out MAC address on a regular port. */
 624         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC = 0x7,
 625         /* Aged-out MAC address on a LAG port. */
 626         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC_LAG = 0x8,
 627 };
 628
 629 /* reg_sfn_rec_type
 630  * Notification record type.
 631  * Access: RO
 632  */
 633 MLXSW_ITEM32_INDEXED(reg, sfn, rec_type, MLXSW_REG_SFN_BASE_LEN, 20, 4,
 634                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 635
 636 /* reg_sfn_rec_mac
 637  * MAC address.
 638  * Access: RO
 639  */
 640 MLXSW_ITEM_BUF_INDEXED(reg, sfn, rec_mac, MLXSW_REG_SFN_BASE_LEN, 6,
 641                        MLXSW_REG_SFN_REC_LEN, 0x02);
 642
 643 /* reg_sfn_mac_sub_port
 644  * VEPA channel on the local port.
 645  * 0 if multichannel VEPA is not enabled.
 646  * Access: RO
 647  */
 648 MLXSW_ITEM32_INDEXED(reg, sfn, mac_sub_port, MLXSW_REG_SFN_BASE_LEN, 16, 8,
 649                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 650
 651 /* reg_sfn_mac_fid
 652  * Filtering identifier.
 653  * Access: RO
 654  */
 655 MLXSW_ITEM32_INDEXED(reg, sfn, mac_fid, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 656                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 657
 658 /* reg_sfn_mac_system_port
 659  * Unique port identifier for the final destination of the packet.
 660  * Access: RO
 661  */
 662 MLXSW_ITEM32_INDEXED(reg, sfn, mac_system_port, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 663                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 664
 665 static inline void mlxsw_reg_sfn_mac_unpack(char *payload, int rec_index,
 666                                             char *mac, u16 *p_vid,
 667                                             u8 *p_local_port)
 668 {
 669         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 670         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 671         *p_local_port = mlxsw_reg_sfn_mac_system_port_get(payload, rec_index);
 672 }
 673
 674 /* reg_sfn_mac_lag_lag_id
 675  * LAG ID (pointer into the LAG descriptor table).
 676  * Access: RO
 677  */
 678 MLXSW_ITEM32_INDEXED(reg, sfn, mac_lag_lag_id, MLXSW_REG_SFN_BASE_LEN, 0, 10,
 679                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 680
 681 static inline void mlxsw_reg_sfn_mac_lag_unpack(char *payload, int rec_index,
 682                                                 char *mac, u16 *p_vid,
 683                                                 u16 *p_lag_id)
 684 {
 685         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 686         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 687         *p_lag_id = mlxsw_reg_sfn_mac_lag_lag_id_get(payload, rec_index);
 688 }
 689
 690 /* SPMS - Switch Port MSTP/RSTP State Register
 691  * -------------------------------------------
 692  * Configures the spanning tree state of a physical port.
 693  */
 694 #define MLXSW_REG_SPMS_ID 0x200D
 695 #define MLXSW_REG_SPMS_LEN 0x404
 696
 697 static const struct mlxsw_reg_info mlxsw_reg_spms = {
 698         .id = MLXSW_REG_SPMS_ID,
 699         .len = MLXSW_REG_SPMS_LEN,
 700 };
 701
 702 /* reg_spms_local_port
 703  * Local port number.
 704  * Access: Index
 705  */
 706 MLXSW_ITEM32(reg, spms, local_port, 0x00, 16, 8);
 707
 708 enum mlxsw_reg_spms_state {
 709         MLXSW_REG_SPMS_STATE_NO_CHANGE,
 710         MLXSW_REG_SPMS_STATE_DISCARDING,
 711         MLXSW_REG_SPMS_STATE_LEARNING,
 712         MLXSW_REG_SPMS_STATE_FORWARDING,
 713 };
 714
 715 /* reg_spms_state
 716  * Spanning tree state of each VLAN ID (VID) of the local port.
 717  * 0 - Do not change spanning tree state (used only when writing).
 718  * 1 - Discarding. No learning or forwarding to/from this port (default).
 719  * 2 - Learning. Port is learning, but not forwarding.
 720  * 3 - Forwarding. Port is learning and forwarding.
 721  * Access: RW
 722  */
 723 MLXSW_ITEM_BIT_ARRAY(reg, spms, state, 0x04, 0x400, 2);
 724
 725 static inline void mlxsw_reg_spms_pack(char *payload, u8 local_port)
 726 {
 727         MLXSW_REG_ZERO(spms, payload);
 728         mlxsw_reg_spms_local_port_set(payload, local_port);
 729 }
 730
 731 static inline void mlxsw_reg_spms_vid_pack(char *payload, u16 vid,
 732                                            enum mlxsw_reg_spms_state state)
 733 {
 734         mlxsw_reg_spms_state_set(payload, vid, state);
 735 }
 736
 737 /* SPVID - Switch Port VID
 738  * -----------------------
 739  * The switch port VID configures the default VID for a port.
 740  */
 741 #define MLXSW_REG_SPVID_ID 0x200E
 742 #define MLXSW_REG_SPVID_LEN 0x08
 743
 744 static const struct mlxsw_reg_info mlxsw_reg_spvid = {
 745         .id = MLXSW_REG_SPVID_ID,
 746         .len = MLXSW_REG_SPVID_LEN,
 747 };
 748
 749 /* reg_spvid_local_port
 750  * Local port number.
 751  * Access: Index
 752  */
 753 MLXSW_ITEM32(reg, spvid, local_port, 0x00, 16, 8);
 754
 755 /* reg_spvid_sub_port
 756  * Virtual port within the physical port.
 757  * Should be set to 0 when virtual ports are not enabled on the port.
 758  * Access: Index
 759  */
 760 MLXSW_ITEM32(reg, spvid, sub_port, 0x00, 8, 8);
 761
 762 /* reg_spvid_pvid
 763  * Port default VID
 764  * Access: RW
 765  */
 766 MLXSW_ITEM32(reg, spvid, pvid, 0x04, 0, 12);
 767
 768 static inline void mlxsw_reg_spvid_pack(char *payload, u8 local_port, u16 pvid)
 769 {
 770         MLXSW_REG_ZERO(spvid, payload);
 771         mlxsw_reg_spvid_local_port_set(payload, local_port);
 772         mlxsw_reg_spvid_pvid_set(payload, pvid);
 773 }
 774
 775 /* SPVM - Switch Port VLAN Membership
 776  * ----------------------------------
 777  * The Switch Port VLAN Membership register configures the VLAN membership
 778  * of a port in a VLAN denoted by VID. VLAN membership is managed per
 779  * virtual port. The register can be used to add and remove VID(s) from a port.
 780  */
 781 #define MLXSW_REG_SPVM_ID 0x200F
 782 #define MLXSW_REG_SPVM_BASE_LEN 0x04 /* base length, without records */
 783 #define MLXSW_REG_SPVM_REC_LEN 0x04 /* record length */
 784 #define MLXSW_REG_SPVM_REC_MAX_COUNT 256
 785 #define MLXSW_REG_SPVM_LEN (MLXSW_REG_SPVM_BASE_LEN +   \
 786                     MLXSW_REG_SPVM_REC_LEN * MLXSW_REG_SPVM_REC_MAX_COUNT)
 787
 788 static const struct mlxsw_reg_info mlxsw_reg_spvm = {
 789         .id = MLXSW_REG_SPVM_ID,
 790         .len = MLXSW_REG_SPVM_LEN,
 791 };
 792
 793 /* reg_spvm_pt
 794  * Priority tagged. If this bit is set, packets forwarded to the port with
 795  * untagged VLAN membership (u bit is set) will be tagged with priority tag
 796  * (VID=0)
 797  * Access: RW
 798  */
 799 MLXSW_ITEM32(reg, spvm, pt, 0x00, 31, 1);
 800
 801 /* reg_spvm_pte
 802  * Priority Tagged Update Enable. On Write operations, if this bit is cleared,
 803  * the pt bit will NOT be updated. To update the pt bit, pte must be set.
 804  * Access: WO
 805  */
 806 MLXSW_ITEM32(reg, spvm, pte, 0x00, 30, 1);
 807
 808 /* reg_spvm_local_port
 809  * Local port number.
 810  * Access: Index
 811  */
 812 MLXSW_ITEM32(reg, spvm, local_port, 0x00, 16, 8);
 813
 814 /* reg_spvm_sub_port
 815  * Virtual port within the physical port.
 816  * Should be set to 0 when virtual ports are not enabled on the port.
 817  * Access: Index
 818  */
 819 MLXSW_ITEM32(reg, spvm, sub_port, 0x00, 8, 8);
 820
 821 /* reg_spvm_num_rec
 822  * Number of records to update. Each record contains: i, e, u, vid.
 823  * Access: OP
 824  */
 825 MLXSW_ITEM32(reg, spvm, num_rec, 0x00, 0, 8);
 826
 827 /* reg_spvm_rec_i
 828  * Ingress membership in VLAN ID.
 829  * Access: Index
 830  */
 831 MLXSW_ITEM32_INDEXED(reg, spvm, rec_i,
 832                      MLXSW_REG_SPVM_BASE_LEN, 14, 1,
 833                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 834
 835 /* reg_spvm_rec_e
 836  * Egress membership in VLAN ID.
 837  * Access: Index
 838  */
 839 MLXSW_ITEM32_INDEXED(reg, spvm, rec_e,
 840                      MLXSW_REG_SPVM_BASE_LEN, 13, 1,
 841                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 842
 843 /* reg_spvm_rec_u
 844  * Untagged - port is an untagged member - egress transmission uses untagged
 845  * frames on VID<n>
 846  * Access: Index
 847  */
 848 MLXSW_ITEM32_INDEXED(reg, spvm, rec_u,
 849                      MLXSW_REG_SPVM_BASE_LEN, 12, 1,
 850                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 851
 852 /* reg_spvm_rec_vid
 853  * Egress membership in VLAN ID.
 854  * Access: Index
 855  */
 856 MLXSW_ITEM32_INDEXED(reg, spvm, rec_vid,
 857                      MLXSW_REG_SPVM_BASE_LEN, 0, 12,
 858                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 859
 860 static inline void mlxsw_reg_spvm_pack(char *payload, u8 local_port,
 861                                        u16 vid_begin, u16 vid_end,
 862                                        bool is_member, bool untagged)
 863 {
 864         int size = vid_end - vid_begin + 1;
 865         int i;
 866
 867         MLXSW_REG_ZERO(spvm, payload);
 868         mlxsw_reg_spvm_local_port_set(payload, local_port);
 869         mlxsw_reg_spvm_num_rec_set(payload, size);
 870
 871         for (i = 0; i < size; i++) {
 872                 mlxsw_reg_spvm_rec_i_set(payload, i, is_member);
 873                 mlxsw_reg_spvm_rec_e_set(payload, i, is_member);
 874                 mlxsw_reg_spvm_rec_u_set(payload, i, untagged);
 875                 mlxsw_reg_spvm_rec_vid_set(payload, i, vid_begin + i);
 876         }
 877 }
 878
 879 /* SPAFT - Switch Port Acceptable Frame Types
 880  * ------------------------------------------
 881  * The Switch Port Acceptable Frame Types register configures the frame
 882  * admittance of the port.
 883  */
 884 #define MLXSW_REG_SPAFT_ID 0x2010
 885 #define MLXSW_REG_SPAFT_LEN 0x08
 886
 887 static const struct mlxsw_reg_info mlxsw_reg_spaft = {
 888         .id = MLXSW_REG_SPAFT_ID,
 889         .len = MLXSW_REG_SPAFT_LEN,
 890 };
 891
 892 /* reg_spaft_local_port
 893  * Local port number.
 894  * Access: Index
 895  *
 896  * Note: CPU port is not supported (all tag types are allowed).
 897  */
 898 MLXSW_ITEM32(reg, spaft, local_port, 0x00, 16, 8);
 899
 900 /* reg_spaft_sub_port
 901  * Virtual port within the physical port.
 902  * Should be set to 0 when virtual ports are not enabled on the port.
 903  * Access: RW
 904  */
 905 MLXSW_ITEM32(reg, spaft, sub_port, 0x00, 8, 8);
 906
 907 /* reg_spaft_allow_untagged
 908  * When set, untagged frames on the ingress are allowed (default).
 909  * Access: RW
 910  */
 911 MLXSW_ITEM32(reg, spaft, allow_untagged, 0x04, 31, 1);
 912
 913 /* reg_spaft_allow_prio_tagged
 914  * When set, priority tagged frames on the ingress are allowed (default).
 915  * Access: RW
 916  */
 917 MLXSW_ITEM32(reg, spaft, allow_prio_tagged, 0x04, 30, 1);
 918
 919 /* reg_spaft_allow_tagged
 920  * When set, tagged frames on the ingress are allowed (default).
 921  * Access: RW
 922  */
 923 MLXSW_ITEM32(reg, spaft, allow_tagged, 0x04, 29, 1);
 924
 925 static inline void mlxsw_reg_spaft_pack(char *payload, u8 local_port,
 926                                         bool allow_untagged)
 927 {
 928         MLXSW_REG_ZERO(spaft, payload);
 929         mlxsw_reg_spaft_local_port_set(payload, local_port);
 930         mlxsw_reg_spaft_allow_untagged_set(payload, allow_untagged);
 931         mlxsw_reg_spaft_allow_prio_tagged_set(payload, true);
 932         mlxsw_reg_spaft_allow_tagged_set(payload, true);
 933 }
 934
 935 /* SFGC - Switch Flooding Group Configuration
 936  * ------------------------------------------
 937  * The following register controls the association of flooding tables and MIDs
 938  * to packet types used for flooding.
 939  */
 940 #define MLXSW_REG_SFGC_ID 0x2011
 941 #define MLXSW_REG_SFGC_LEN 0x10
 942
 943 static const struct mlxsw_reg_info mlxsw_reg_sfgc = {
 944         .id = MLXSW_REG_SFGC_ID,
 945         .len = MLXSW_REG_SFGC_LEN,
 946 };
 947
 948 enum mlxsw_reg_sfgc_type {
 949         MLXSW_REG_SFGC_TYPE_BROADCAST,
 950         MLXSW_REG_SFGC_TYPE_UNKNOWN_UNICAST,
 951         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV4,
 952         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV6,
 953         MLXSW_REG_SFGC_TYPE_RESERVED,
 954         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_NON_IP,
 955         MLXSW_REG_SFGC_TYPE_IPV4_LINK_LOCAL,
 956         MLXSW_REG_SFGC_TYPE_IPV6_ALL_HOST,
 957         MLXSW_REG_SFGC_TYPE_MAX,
 958 };
 959
 960 /* reg_sfgc_type
 961  * The traffic type to reach the flooding table.
 962  * Access: Index
 963  */
 964 MLXSW_ITEM32(reg, sfgc, type, 0x00, 0, 4);
 965
 966 enum mlxsw_reg_sfgc_bridge_type {
 967         MLXSW_REG_SFGC_BRIDGE_TYPE_1Q_FID = 0,
 968         MLXSW_REG_SFGC_BRIDGE_TYPE_VFID = 1,
 969 };
 970
 971 /* reg_sfgc_bridge_type
 972  * Access: Index
 973  *
 974  * Note: SwitchX-2 only supports 802.1Q mode.
 975  */
 976 MLXSW_ITEM32(reg, sfgc, bridge_type, 0x04, 24, 3);
 977
 978 enum mlxsw_flood_table_type {
 979         MLXSW_REG_SFGC_TABLE_TYPE_VID = 1,
 980         MLXSW_REG_SFGC_TABLE_TYPE_SINGLE = 2,
 981         MLXSW_REG_SFGC_TABLE_TYPE_ANY = 0,
 982         MLXSW_REG_SFGC_TABLE_TYPE_FID_OFFEST = 3,
 983         MLXSW_REG_SFGC_TABLE_TYPE_FID = 4,
 984 };
 985
 986 /* reg_sfgc_table_type
 987  * See mlxsw_flood_table_type
 988  * Access: RW
 989  *
 990  * Note: FID offset and FID types are not supported in SwitchX-2.
 991  */
 992 MLXSW_ITEM32(reg, sfgc, table_type, 0x04, 16, 3);
 993
 994 /* reg_sfgc_flood_table
 995  * Flooding table index to associate with the specific type on the specific
 996  * switch partition.
 997  * Access: RW
 998  */
 999 MLXSW_ITEM32(reg, sfgc, flood_table, 0x04, 0, 6);
1000
1001 /* reg_sfgc_mid
1002  * The multicast ID for the swid. Not supported for Spectrum
1003  * Access: RW
1004  */
1005 MLXSW_ITEM32(reg, sfgc, mid, 0x08, 0, 16);
1006
1007 /* reg_sfgc_counter_set_type
1008  * Counter Set Type for flow counters.
1009  * Access: RW
1010  */
1011 MLXSW_ITEM32(reg, sfgc, counter_set_type, 0x0C, 24, 8);
1012
1013 /* reg_sfgc_counter_index
1014  * Counter Index for flow counters.
1015  * Access: RW
1016  */
1017 MLXSW_ITEM32(reg, sfgc, counter_index, 0x0C, 0, 24);
1018
1019 static inline void
1020 mlxsw_reg_sfgc_pack(char *payload, enum mlxsw_reg_sfgc_type type,
1021                     enum mlxsw_reg_sfgc_bridge_type bridge_type,
1022                     enum mlxsw_flood_table_type table_type,
1023                     unsigned int flood_table)
1024 {
1025         MLXSW_REG_ZERO(sfgc, payload);
1026         mlxsw_reg_sfgc_type_set(payload, type);
1027         mlxsw_reg_sfgc_bridge_type_set(payload, bridge_type);
1028         mlxsw_reg_sfgc_table_type_set(payload, table_type);
1029         mlxsw_reg_sfgc_flood_table_set(payload, flood_table);
1030         mlxsw_reg_sfgc_mid_set(payload, MLXSW_PORT_MID);
1031 }
1032
1033 /* SFTR - Switch Flooding Table Register
1034  * -------------------------------------
1035  * The switch flooding table is used for flooding packet replication. The table
1036  * defines a bit mask of ports for packet replication.
1037  */
1038 #define MLXSW_REG_SFTR_ID 0x2012
1039 #define MLXSW_REG_SFTR_LEN 0x420
1040
1041 static const struct mlxsw_reg_info mlxsw_reg_sftr = {
1042         .id = MLXSW_REG_SFTR_ID,
1043         .len = MLXSW_REG_SFTR_LEN,
1044 };
1045
1046 /* reg_sftr_swid
1047  * Switch partition ID with which to associate the port.
1048  * Access: Index
1049  */
1050 MLXSW_ITEM32(reg, sftr, swid, 0x00, 24, 8);
1051
1052 /* reg_sftr_flood_table
1053  * Flooding table index to associate with the specific type on the specific
1054  * switch partition.
1055  * Access: Index
1056  */
1057 MLXSW_ITEM32(reg, sftr, flood_table, 0x00, 16, 6);
1058
1059 /* reg_sftr_index
1060  * Index. Used as an index into the Flooding Table in case the table is
1061  * configured to use VID / FID or FID Offset.
1062  * Access: Index
1063  */
1064 MLXSW_ITEM32(reg, sftr, index, 0x00, 0, 16);
1065
1066 /* reg_sftr_table_type
1067  * See mlxsw_flood_table_type
1068  * Access: RW
1069  */
1070 MLXSW_ITEM32(reg, sftr, table_type, 0x04, 16, 3);
1071
1072 /* reg_sftr_range
1073  * Range of entries to update
1074  * Access: Index
1075  */
1076 MLXSW_ITEM32(reg, sftr, range, 0x04, 0, 16);
1077
1078 /* reg_sftr_port
1079  * Local port membership (1 bit per port).
1080  * Access: RW
1081  */
1082 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port, 0x20, 0x20, 1);
1083
1084 /* reg_sftr_cpu_port_mask
1085  * CPU port mask (1 bit per port).
1086  * Access: W
1087  */
1088 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port_mask, 0x220, 0x20, 1);
1089
1090 static inline void mlxsw_reg_sftr_pack(char *payload,
1091                                        unsigned int flood_table,
1092                                        unsigned int index,
1093                                        enum mlxsw_flood_table_type table_type,
1094                                        unsigned int range, u8 port, bool set)
1095 {
1096         MLXSW_REG_ZERO(sftr, payload);
1097         mlxsw_reg_sftr_swid_set(payload, 0);
1098         mlxsw_reg_sftr_flood_table_set(payload, flood_table);
1099         mlxsw_reg_sftr_index_set(payload, index);
1100         mlxsw_reg_sftr_table_type_set(payload, table_type);
1101         mlxsw_reg_sftr_range_set(payload, range);
1102         mlxsw_reg_sftr_port_set(payload, port, set);
1103         mlxsw_reg_sftr_port_mask_set(payload, port, 1);
1104 }
1105
1106 /* SFDF - Switch Filtering DB Flush
1107  * --------------------------------
1108  * The switch filtering DB flush register is used to flush the FDB.
1109  * Note that FDB notifications are flushed as well.
1110  */
1111 #define MLXSW_REG_SFDF_ID 0x2013
1112 #define MLXSW_REG_SFDF_LEN 0x14
1113
1114 static const struct mlxsw_reg_info mlxsw_reg_sfdf = {
1115         .id = MLXSW_REG_SFDF_ID,
1116         .len = MLXSW_REG_SFDF_LEN,
1117 };
1118
1119 /* reg_sfdf_swid
1120  * Switch partition ID.
1121  * Access: Index
1122  */
1123 MLXSW_ITEM32(reg, sfdf, swid, 0x00, 24, 8);
1124
1125 enum mlxsw_reg_sfdf_flush_type {
1126         MLXSW_REG_SFDF_FLUSH_PER_SWID,
1127         MLXSW_REG_SFDF_FLUSH_PER_FID,
1128         MLXSW_REG_SFDF_FLUSH_PER_PORT,
1129         MLXSW_REG_SFDF_FLUSH_PER_PORT_AND_FID,
1130         MLXSW_REG_SFDF_FLUSH_PER_LAG,
1131         MLXSW_REG_SFDF_FLUSH_PER_LAG_AND_FID,
1132 };
1133
1134 /* reg_sfdf_flush_type
1135  * Flush type.
1136  * 0 - All SWID dynamic entries are flushed.
1137  * 1 - All FID dynamic entries are flushed.
1138  * 2 - All dynamic entries pointing to port are flushed.
1139  * 3 - All FID dynamic entries pointing to port are flushed.
1140  * 4 - All dynamic entries pointing to LAG are flushed.
1141  * 5 - All FID dynamic entries pointing to LAG are flushed.
1142  * Access: RW
1143  */
1144 MLXSW_ITEM32(reg, sfdf, flush_type, 0x04, 28, 4);
1145
1146 /* reg_sfdf_flush_static
1147  * Static.
1148  * 0 - Flush only dynamic entries.
1149  * 1 - Flush both dynamic and static entries.
1150  * Access: RW
1151  */
1152 MLXSW_ITEM32(reg, sfdf, flush_static, 0x04, 24, 1);
1153
1154 static inline void mlxsw_reg_sfdf_pack(char *payload,
1155                                        enum mlxsw_reg_sfdf_flush_type type)
1156 {
1157         MLXSW_REG_ZERO(sfdf, payload);
1158         mlxsw_reg_sfdf_flush_type_set(payload, type);
1159         mlxsw_reg_sfdf_flush_static_set(payload, true);
1160 }
1161
1162 /* reg_sfdf_fid
1163  * FID to flush.
1164  * Access: RW
1165  */
1166 MLXSW_ITEM32(reg, sfdf, fid, 0x0C, 0, 16);
1167
1168 /* reg_sfdf_system_port
1169  * Port to flush.
1170  * Access: RW
1171  */
1172 MLXSW_ITEM32(reg, sfdf, system_port, 0x0C, 0, 16);
1173
1174 /* reg_sfdf_port_fid_system_port
1175  * Port to flush, pointed to by FID.
1176  * Access: RW
1177  */
1178 MLXSW_ITEM32(reg, sfdf, port_fid_system_port, 0x08, 0, 16);
1179
1180 /* reg_sfdf_lag_id
1181  * LAG ID to flush.
1182  * Access: RW
1183  */
1184 MLXSW_ITEM32(reg, sfdf, lag_id, 0x0C, 0, 10);
1185
1186 /* reg_sfdf_lag_fid_lag_id
1187  * LAG ID to flush, pointed to by FID.
1188  * Access: RW
1189  */
1190 MLXSW_ITEM32(reg, sfdf, lag_fid_lag_id, 0x08, 0, 10);
1191
1192 /* SLDR - Switch LAG Descriptor Register
1193  * -----------------------------------------
1194  * The switch LAG descriptor register is populated by LAG descriptors.
1195  * Each LAG descriptor is indexed by lag_id. The LAG ID runs from 0 to
1196  * max_lag-1.
1197  */
1198 #define MLXSW_REG_SLDR_ID 0x2014
1199 #define MLXSW_REG_SLDR_LEN 0x0C /* counting in only one port in list */
1200
1201 static const struct mlxsw_reg_info mlxsw_reg_sldr = {
1202         .id = MLXSW_REG_SLDR_ID,
1203         .len = MLXSW_REG_SLDR_LEN,
1204 };
1205
1206 enum mlxsw_reg_sldr_op {
1207         /* Indicates a creation of a new LAG-ID, lag_id must be valid */
1208         MLXSW_REG_SLDR_OP_LAG_CREATE,
1209         MLXSW_REG_SLDR_OP_LAG_DESTROY,
1210         /* Ports that appear in the list have the Distributor enabled */
1211         MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST,
1212         /* Removes ports from the disributor list */
1213         MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST,
1214 };
1215
1216 /* reg_sldr_op
1217  * Operation.
1218  * Access: RW
1219  */
1220 MLXSW_ITEM32(reg, sldr, op, 0x00, 29, 3);
1221
1222 /* reg_sldr_lag_id
1223  * LAG identifier. The lag_id is the index into the LAG descriptor table.
1224  * Access: Index
1225  */
1226 MLXSW_ITEM32(reg, sldr, lag_id, 0x00, 0, 10);
1227
1228 static inline void mlxsw_reg_sldr_lag_create_pack(char *payload, u8 lag_id)
1229 {
1230         MLXSW_REG_ZERO(sldr, payload);
1231         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_CREATE);
1232         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1233 }
1234
1235 static inline void mlxsw_reg_sldr_lag_destroy_pack(char *payload, u8 lag_id)
1236 {
1237         MLXSW_REG_ZERO(sldr, payload);
1238         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_DESTROY);
1239         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1240 }
1241
1242 /* reg_sldr_num_ports
1243  * The number of member ports of the LAG.
1244  * Reserved for Create / Destroy operations
1245  * For Add / Remove operations - indicates the number of ports in the list.
1246  * Access: RW
1247  */
1248 MLXSW_ITEM32(reg, sldr, num_ports, 0x04, 24, 8);
1249
1250 /* reg_sldr_system_port
1251  * System port.
1252  * Access: RW
1253  */
1254 MLXSW_ITEM32_INDEXED(reg, sldr, system_port, 0x08, 0, 16, 4, 0, false);
1255
1256 static inline void mlxsw_reg_sldr_lag_add_port_pack(char *payload, u8 lag_id,
1257                                                     u8 local_port)
1258 {
1259         MLXSW_REG_ZERO(sldr, payload);
1260         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST);
1261         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1262         mlxsw_reg_sldr_num_ports_set(payload, 1);
1263         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1264 }
1265
1266 static inline void mlxsw_reg_sldr_lag_remove_port_pack(char *payload, u8 lag_id,
1267                                                        u8 local_port)
1268 {
1269         MLXSW_REG_ZERO(sldr, payload);
1270         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST);
1271         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1272         mlxsw_reg_sldr_num_ports_set(payload, 1);
1273         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1274 }
1275
1276 /* SLCR - Switch LAG Configuration 2 Register
1277  * -------------------------------------------
1278  * The Switch LAG Configuration register is used for configuring the
1279  * LAG properties of the switch.
1280  */
1281 #define MLXSW_REG_SLCR_ID 0x2015
1282 #define MLXSW_REG_SLCR_LEN 0x10
1283
1284 static const struct mlxsw_reg_info mlxsw_reg_slcr = {
1285         .id = MLXSW_REG_SLCR_ID,
1286         .len = MLXSW_REG_SLCR_LEN,
1287 };
1288
1289 enum mlxsw_reg_slcr_pp {
1290         /* Global Configuration (for all ports) */
1291         MLXSW_REG_SLCR_PP_GLOBAL,
1292         /* Per port configuration, based on local_port field */
1293         MLXSW_REG_SLCR_PP_PER_PORT,
1294 };
1295
1296 /* reg_slcr_pp
1297  * Per Port Configuration
1298  * Note: Reading at Global mode results in reading port 1 configuration.
1299  * Access: Index
1300  */
1301 MLXSW_ITEM32(reg, slcr, pp, 0x00, 24, 1);
1302
1303 /* reg_slcr_local_port
1304  * Local port number
1305  * Supported from CPU port
1306  * Not supported from router port
1307  * Reserved when pp = Global Configuration
1308  * Access: Index
1309  */
1310 MLXSW_ITEM32(reg, slcr, local_port, 0x00, 16, 8);
1311
1312 enum mlxsw_reg_slcr_type {
1313         MLXSW_REG_SLCR_TYPE_CRC, /* default */
1314         MLXSW_REG_SLCR_TYPE_XOR,
1315         MLXSW_REG_SLCR_TYPE_RANDOM,
1316 };
1317
1318 /* reg_slcr_type
1319  * Hash type
1320  * Access: RW
1321  */
1322 MLXSW_ITEM32(reg, slcr, type, 0x00, 0, 4);
1323
1324 /* Ingress port */
1325 #define MLXSW_REG_SLCR_LAG_HASH_IN_PORT         BIT(0)
1326 /* SMAC - for IPv4 and IPv6 packets */
1327 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_IP         BIT(1)
1328 /* SMAC - for non-IP packets */
1329 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP      BIT(2)
1330 #define MLXSW_REG_SLCR_LAG_HASH_SMAC \
1331         (MLXSW_REG_SLCR_LAG_HASH_SMAC_IP | \
1332          MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP)
1333 /* DMAC - for IPv4 and IPv6 packets */
1334 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_IP         BIT(3)
1335 /* DMAC - for non-IP packets */
1336 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP      BIT(4)
1337 #define MLXSW_REG_SLCR_LAG_HASH_DMAC \
1338         (MLXSW_REG_SLCR_LAG_HASH_DMAC_IP | \
1339          MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP)
1340 /* Ethertype - for IPv4 and IPv6 packets */
1341 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP    BIT(5)
1342 /* Ethertype - for non-IP packets */
1343 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP BIT(6)
1344 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE \
1345         (MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP | \
1346          MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP)
1347 /* VLAN ID - for IPv4 and IPv6 packets */
1348 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_IP       BIT(7)
1349 /* VLAN ID - for non-IP packets */
1350 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP    BIT(8)
1351 #define MLXSW_REG_SLCR_LAG_HASH_VLANID \
1352         (MLXSW_REG_SLCR_LAG_HASH_VLANID_IP | \
1353          MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP)
1354 /* Source IP address (can be IPv4 or IPv6) */
1355 #define MLXSW_REG_SLCR_LAG_HASH_SIP             BIT(9)
1356 /* Destination IP address (can be IPv4 or IPv6) */
1357 #define MLXSW_REG_SLCR_LAG_HASH_DIP             BIT(10)
1358 /* TCP/UDP source port */
1359 #define MLXSW_REG_SLCR_LAG_HASH_SPORT           BIT(11)
1360 /* TCP/UDP destination port*/
1361 #define MLXSW_REG_SLCR_LAG_HASH_DPORT           BIT(12)
1362 /* IPv4 Protocol/IPv6 Next Header */
1363 #define MLXSW_REG_SLCR_LAG_HASH_IPPROTO         BIT(13)
1364 /* IPv6 Flow label */
1365 #define MLXSW_REG_SLCR_LAG_HASH_FLOWLABEL       BIT(14)
1366 /* SID - FCoE source ID */
1367 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_SID        BIT(15)
1368 /* DID - FCoE destination ID */
1369 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_DID        BIT(16)
1370 /* OXID - FCoE originator exchange ID */
1371 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_OXID       BIT(17)
1372 /* Destination QP number - for RoCE packets */
1373 #define MLXSW_REG_SLCR_LAG_HASH_ROCE_DQP        BIT(19)
1374
1375 /* reg_slcr_lag_hash
1376  * LAG hashing configuration. This is a bitmask, in which each set
1377  * bit includes the corresponding item in the LAG hash calculation.
1378  * The default lag_hash contains SMAC, DMAC, VLANID and
1379  * Ethertype (for all packet types).
1380  * Access: RW
1381  */
1382 MLXSW_ITEM32(reg, slcr, lag_hash, 0x04, 0, 20);
1383
1384 static inline void mlxsw_reg_slcr_pack(char *payload, u16 lag_hash)
1385 {
1386         MLXSW_REG_ZERO(slcr, payload);
1387         mlxsw_reg_slcr_pp_set(payload, MLXSW_REG_SLCR_PP_GLOBAL);
1388         mlxsw_reg_slcr_type_set(payload, MLXSW_REG_SLCR_TYPE_XOR);
1389         mlxsw_reg_slcr_lag_hash_set(payload, lag_hash);
1390 }
1391
1392 /* SLCOR - Switch LAG Collector Register
1393  * -------------------------------------
1394  * The Switch LAG Collector register controls the Local Port membership
1395  * in a LAG and enablement of the collector.
1396  */
1397 #define MLXSW_REG_SLCOR_ID 0x2016
1398 #define MLXSW_REG_SLCOR_LEN 0x10
1399
1400 static const struct mlxsw_reg_info mlxsw_reg_slcor = {
1401         .id = MLXSW_REG_SLCOR_ID,
1402         .len = MLXSW_REG_SLCOR_LEN,
1403 };
1404
1405 enum mlxsw_reg_slcor_col {
1406         /* Port is added with collector disabled */
1407         MLXSW_REG_SLCOR_COL_LAG_ADD_PORT,
1408         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED,
1409         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_DISABLED,
1410         MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT,
1411 };
1412
1413 /* reg_slcor_col
1414  * Collector configuration
1415  * Access: RW
1416  */
1417 MLXSW_ITEM32(reg, slcor, col, 0x00, 30, 2);
1418
1419 /* reg_slcor_local_port
1420  * Local port number
1421  * Not supported for CPU port
1422  * Access: Index
1423  */
1424 MLXSW_ITEM32(reg, slcor, local_port, 0x00, 16, 8);
1425
1426 /* reg_slcor_lag_id
1427  * LAG Identifier. Index into the LAG descriptor table.
1428  * Access: Index
1429  */
1430 MLXSW_ITEM32(reg, slcor, lag_id, 0x00, 0, 10);
1431
1432 /* reg_slcor_port_index
1433  * Port index in the LAG list. Only valid on Add Port to LAG col.
1434  * Valid range is from 0 to cap_max_lag_members-1
1435  * Access: RW
1436  */
1437 MLXSW_ITEM32(reg, slcor, port_index, 0x04, 0, 10);
1438
1439 static inline void mlxsw_reg_slcor_pack(char *payload,
1440                                         u8 local_port, u16 lag_id,
1441                                         enum mlxsw_reg_slcor_col col)
1442 {
1443         MLXSW_REG_ZERO(slcor, payload);
1444         mlxsw_reg_slcor_col_set(payload, col);
1445         mlxsw_reg_slcor_local_port_set(payload, local_port);
1446         mlxsw_reg_slcor_lag_id_set(payload, lag_id);
1447 }
1448
1449 static inline void mlxsw_reg_slcor_port_add_pack(char *payload,
1450                                                  u8 local_port, u16 lag_id,
1451                                                  u8 port_index)
1452 {
1453         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1454                              MLXSW_REG_SLCOR_COL_LAG_ADD_PORT);
1455         mlxsw_reg_slcor_port_index_set(payload, port_index);
1456 }
1457
1458 static inline void mlxsw_reg_slcor_port_remove_pack(char *payload,
1459                                                     u8 local_port, u16 lag_id)
1460 {
1461         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1462                              MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT);
1463 }
1464
1465 static inline void mlxsw_reg_slcor_col_enable_pack(char *payload,
1466                                                    u8 local_port, u16 lag_id)
1467 {
1468         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1469                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1470 }
1471
1472 static inline void mlxsw_reg_slcor_col_disable_pack(char *payload,
1473                                                     u8 local_port, u16 lag_id)
1474 {
1475         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1476                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1477 }
1478
1479 /* SPMLR - Switch Port MAC Learning Register
1480  * -----------------------------------------
1481  * Controls the Switch MAC learning policy per port.
1482  */
1483 #define MLXSW_REG_SPMLR_ID 0x2018
1484 #define MLXSW_REG_SPMLR_LEN 0x8
1485
1486 static const struct mlxsw_reg_info mlxsw_reg_spmlr = {
1487         .id = MLXSW_REG_SPMLR_ID,
1488         .len = MLXSW_REG_SPMLR_LEN,
1489 };
1490
1491 /* reg_spmlr_local_port
1492  * Local port number.
1493  * Access: Index
1494  */
1495 MLXSW_ITEM32(reg, spmlr, local_port, 0x00, 16, 8);
1496
1497 /* reg_spmlr_sub_port
1498  * Virtual port within the physical port.
1499  * Should be set to 0 when virtual ports are not enabled on the port.
1500  * Access: Index
1501  */
1502 MLXSW_ITEM32(reg, spmlr, sub_port, 0x00, 8, 8);
1503
1504 enum mlxsw_reg_spmlr_learn_mode {
1505         MLXSW_REG_SPMLR_LEARN_MODE_DISABLE = 0,
1506         MLXSW_REG_SPMLR_LEARN_MODE_ENABLE = 2,
1507         MLXSW_REG_SPMLR_LEARN_MODE_SEC = 3,
1508 };
1509
1510 /* reg_spmlr_learn_mode
1511  * Learning mode on the port.
1512  * 0 - Learning disabled.
1513  * 2 - Learning enabled.
1514  * 3 - Security mode.
1515  *
1516  * In security mode the switch does not learn MACs on the port, but uses the
1517  * SMAC to see if it exists on another ingress port. If so, the packet is
1518  * classified as a bad packet and is discarded unless the software registers
1519  * to receive port security error packets usign HPKT.
1520  */
1521 MLXSW_ITEM32(reg, spmlr, learn_mode, 0x04, 30, 2);
1522
1523 static inline void mlxsw_reg_spmlr_pack(char *payload, u8 local_port,
1524                                         enum mlxsw_reg_spmlr_learn_mode mode)
1525 {
1526         MLXSW_REG_ZERO(spmlr, payload);
1527         mlxsw_reg_spmlr_local_port_set(payload, local_port);
1528         mlxsw_reg_spmlr_sub_port_set(payload, 0);
1529         mlxsw_reg_spmlr_learn_mode_set(payload, mode);
1530 }
1531
1532 /* SVFA - Switch VID to FID Allocation Register
1533  * --------------------------------------------
1534  * Controls the VID to FID mapping and {Port, VID} to FID mapping for
1535  * virtualized ports.
1536  */
1537 #define MLXSW_REG_SVFA_ID 0x201C
1538 #define MLXSW_REG_SVFA_LEN 0x10
1539
1540 static const struct mlxsw_reg_info mlxsw_reg_svfa = {
1541         .id = MLXSW_REG_SVFA_ID,
1542         .len = MLXSW_REG_SVFA_LEN,
1543 };
1544
1545 /* reg_svfa_swid
1546  * Switch partition ID.
1547  * Access: Index
1548  */
1549 MLXSW_ITEM32(reg, svfa, swid, 0x00, 24, 8);
1550
1551 /* reg_svfa_local_port
1552  * Local port number.
1553  * Access: Index
1554  *
1555  * Note: Reserved for 802.1Q FIDs.
1556  */
1557 MLXSW_ITEM32(reg, svfa, local_port, 0x00, 16, 8);
1558
1559 enum mlxsw_reg_svfa_mt {
1560         MLXSW_REG_SVFA_MT_VID_TO_FID,
1561         MLXSW_REG_SVFA_MT_PORT_VID_TO_FID,
1562 };
1563
1564 /* reg_svfa_mapping_table
1565  * Mapping table:
1566  * 0 - VID to FID
1567  * 1 - {Port, VID} to FID
1568  * Access: Index
1569  *
1570  * Note: Reserved for SwitchX-2.
1571  */
1572 MLXSW_ITEM32(reg, svfa, mapping_table, 0x00, 8, 3);
1573
1574 /* reg_svfa_v
1575  * Valid.
1576  * Valid if set.
1577  * Access: RW
1578  *
1579  * Note: Reserved for SwitchX-2.
1580  */
1581 MLXSW_ITEM32(reg, svfa, v, 0x00, 0, 1);
1582
1583 /* reg_svfa_fid
1584  * Filtering ID.
1585  * Access: RW
1586  */
1587 MLXSW_ITEM32(reg, svfa, fid, 0x04, 16, 16);
1588
1589 /* reg_svfa_vid
1590  * VLAN ID.
1591  * Access: Index
1592  */
1593 MLXSW_ITEM32(reg, svfa, vid, 0x04, 0, 12);
1594
1595 /* reg_svfa_counter_set_type
1596  * Counter set type for flow counters.
1597  * Access: RW
1598  *
1599  * Note: Reserved for SwitchX-2.
1600  */
1601 MLXSW_ITEM32(reg, svfa, counter_set_type, 0x08, 24, 8);
1602
1603 /* reg_svfa_counter_index
1604  * Counter index for flow counters.
1605  * Access: RW
1606  *
1607  * Note: Reserved for SwitchX-2.
1608  */
1609 MLXSW_ITEM32(reg, svfa, counter_index, 0x08, 0, 24);
1610
1611 static inline void mlxsw_reg_svfa_pack(char *payload, u8 local_port,
1612                                        enum mlxsw_reg_svfa_mt mt, bool valid,
1613                                        u16 fid, u16 vid)
1614 {
1615         MLXSW_REG_ZERO(svfa, payload);
1616         local_port = mt == MLXSW_REG_SVFA_MT_VID_TO_FID ? 0 : local_port;
1617         mlxsw_reg_svfa_swid_set(payload, 0);
1618         mlxsw_reg_svfa_local_port_set(payload, local_port);
1619         mlxsw_reg_svfa_mapping_table_set(payload, mt);
1620         mlxsw_reg_svfa_v_set(payload, valid);
1621         mlxsw_reg_svfa_fid_set(payload, fid);
1622         mlxsw_reg_svfa_vid_set(payload, vid);
1623 }
1624
1625 /* SVPE - Switch Virtual-Port Enabling Register
1626  * --------------------------------------------
1627  * Enables port virtualization.
1628  */
1629 #define MLXSW_REG_SVPE_ID 0x201E
1630 #define MLXSW_REG_SVPE_LEN 0x4
1631
1632 static const struct mlxsw_reg_info mlxsw_reg_svpe = {
1633         .id = MLXSW_REG_SVPE_ID,
1634         .len = MLXSW_REG_SVPE_LEN,
1635 };
1636
1637 /* reg_svpe_local_port
1638  * Local port number
1639  * Access: Index
1640  *
1641  * Note: CPU port is not supported (uses VLAN mode only).
1642  */
1643 MLXSW_ITEM32(reg, svpe, local_port, 0x00, 16, 8);
1644
1645 /* reg_svpe_vp_en
1646  * Virtual port enable.
1647  * 0 - Disable, VLAN mode (VID to FID).
1648  * 1 - Enable, Virtual port mode ({Port, VID} to FID).
1649  * Access: RW
1650  */
1651 MLXSW_ITEM32(reg, svpe, vp_en, 0x00, 8, 1);
1652
1653 static inline void mlxsw_reg_svpe_pack(char *payload, u8 local_port,
1654                                        bool enable)
1655 {
1656         MLXSW_REG_ZERO(svpe, payload);
1657         mlxsw_reg_svpe_local_port_set(payload, local_port);
1658         mlxsw_reg_svpe_vp_en_set(payload, enable);
1659 }
1660
1661 /* SFMR - Switch FID Management Register
1662  * -------------------------------------
1663  * Creates and configures FIDs.
1664  */
1665 #define MLXSW_REG_SFMR_ID 0x201F
1666 #define MLXSW_REG_SFMR_LEN 0x18
1667
1668 static const struct mlxsw_reg_info mlxsw_reg_sfmr = {
1669         .id = MLXSW_REG_SFMR_ID,
1670         .len = MLXSW_REG_SFMR_LEN,
1671 };
1672
1673 enum mlxsw_reg_sfmr_op {
1674         MLXSW_REG_SFMR_OP_CREATE_FID,
1675         MLXSW_REG_SFMR_OP_DESTROY_FID,
1676 };
1677
1678 /* reg_sfmr_op
1679  * Operation.
1680  * 0 - Create or edit FID.
1681  * 1 - Destroy FID.
1682  * Access: WO
1683  */
1684 MLXSW_ITEM32(reg, sfmr, op, 0x00, 24, 4);
1685
1686 /* reg_sfmr_fid
1687  * Filtering ID.
1688  * Access: Index
1689  */
1690 MLXSW_ITEM32(reg, sfmr, fid, 0x00, 0, 16);
1691
1692 /* reg_sfmr_fid_offset
1693  * FID offset.
1694  * Used to point into the flooding table selected by SFGC register if
1695  * the table is of type FID-Offset. Otherwise, this field is reserved.
1696  * Access: RW
1697  */
1698 MLXSW_ITEM32(reg, sfmr, fid_offset, 0x08, 0, 16);
1699
1700 /* reg_sfmr_vtfp
1701  * Valid Tunnel Flood Pointer.
1702  * If not set, then nve_tunnel_flood_ptr is reserved and considered NULL.
1703  * Access: RW
1704  *
1705  * Note: Reserved for 802.1Q FIDs.
1706  */
1707 MLXSW_ITEM32(reg, sfmr, vtfp, 0x0C, 31, 1);
1708
1709 /* reg_sfmr_nve_tunnel_flood_ptr
1710  * Underlay Flooding and BC Pointer.
1711  * Used as a pointer to the first entry of the group based link lists of
1712  * flooding or BC entries (for NVE tunnels).
1713  * Access: RW
1714  */
1715 MLXSW_ITEM32(reg, sfmr, nve_tunnel_flood_ptr, 0x0C, 0, 24);
1716
1717 /* reg_sfmr_vv
1718  * VNI Valid.
1719  * If not set, then vni is reserved.
1720  * Access: RW
1721  *
1722  * Note: Reserved for 802.1Q FIDs.
1723  */
1724 MLXSW_ITEM32(reg, sfmr, vv, 0x10, 31, 1);
1725
1726 /* reg_sfmr_vni
1727  * Virtual Network Identifier.
1728  * Access: RW
1729  *
1730  * Note: A given VNI can only be assigned to one FID.
1731  */
1732 MLXSW_ITEM32(reg, sfmr, vni, 0x10, 0, 24);
1733
1734 static inline void mlxsw_reg_sfmr_pack(char *payload,
1735                                        enum mlxsw_reg_sfmr_op op, u16 fid,
1736                                        u16 fid_offset)
1737 {
1738         MLXSW_REG_ZERO(sfmr, payload);
1739         mlxsw_reg_sfmr_op_set(payload, op);
1740         mlxsw_reg_sfmr_fid_set(payload, fid);
1741         mlxsw_reg_sfmr_fid_offset_set(payload, fid_offset);
1742         mlxsw_reg_sfmr_vtfp_set(payload, false);
1743         mlxsw_reg_sfmr_vv_set(payload, false);
1744 }
1745
1746 /* SPVMLR - Switch Port VLAN MAC Learning Register
1747  * -----------------------------------------------
1748  * Controls the switch MAC learning policy per {Port, VID}.
1749  */
1750 #define MLXSW_REG_SPVMLR_ID 0x2020
1751 #define MLXSW_REG_SPVMLR_BASE_LEN 0x04 /* base length, without records */
1752 #define MLXSW_REG_SPVMLR_REC_LEN 0x04 /* record length */
1753 #define MLXSW_REG_SPVMLR_REC_MAX_COUNT 256
1754 #define MLXSW_REG_SPVMLR_LEN (MLXSW_REG_SPVMLR_BASE_LEN + \
1755                               MLXSW_REG_SPVMLR_REC_LEN * \
1756                               MLXSW_REG_SPVMLR_REC_MAX_COUNT)
1757
1758 static const struct mlxsw_reg_info mlxsw_reg_spvmlr = {
1759         .id = MLXSW_REG_SPVMLR_ID,
1760         .len = MLXSW_REG_SPVMLR_LEN,
1761 };
1762
1763 /* reg_spvmlr_local_port
1764  * Local ingress port.
1765  * Access: Index
1766  *
1767  * Note: CPU port is not supported.
1768  */
1769 MLXSW_ITEM32(reg, spvmlr, local_port, 0x00, 16, 8);
1770
1771 /* reg_spvmlr_num_rec
1772  * Number of records to update.
1773  * Access: OP
1774  */
1775 MLXSW_ITEM32(reg, spvmlr, num_rec, 0x00, 0, 8);
1776
1777 /* reg_spvmlr_rec_learn_enable
1778  * 0 - Disable learning for {Port, VID}.
1779  * 1 - Enable learning for {Port, VID}.
1780  * Access: RW
1781  */
1782 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_learn_enable, MLXSW_REG_SPVMLR_BASE_LEN,
1783                      31, 1, MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1784
1785 /* reg_spvmlr_rec_vid
1786  * VLAN ID to be added/removed from port or for querying.
1787  * Access: Index
1788  */
1789 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_vid, MLXSW_REG_SPVMLR_BASE_LEN, 0, 12,
1790                      MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1791
1792 static inline void mlxsw_reg_spvmlr_pack(char *payload, u8 local_port,
1793                                          u16 vid_begin, u16 vid_end,
1794                                          bool learn_enable)
1795 {
1796         int num_rec = vid_end - vid_begin + 1;
1797         int i;
1798
1799         WARN_ON(num_rec < 1 || num_rec > MLXSW_REG_SPVMLR_REC_MAX_COUNT);
1800
1801         MLXSW_REG_ZERO(spvmlr, payload);
1802         mlxsw_reg_spvmlr_local_port_set(payload, local_port);
1803         mlxsw_reg_spvmlr_num_rec_set(payload, num_rec);
1804
1805         for (i = 0; i < num_rec; i++) {
1806                 mlxsw_reg_spvmlr_rec_learn_enable_set(payload, i, learn_enable);
1807                 mlxsw_reg_spvmlr_rec_vid_set(payload, i, vid_begin + i);
1808         }
1809 }
1810
1811 /* QTCT - QoS Switch Traffic Class Table
1812  * -------------------------------------
1813  * Configures the mapping between the packet switch priority and the
1814  * traffic class on the transmit port.
1815  */
1816 #define MLXSW_REG_QTCT_ID 0x400A
1817 #define MLXSW_REG_QTCT_LEN 0x08
1818
1819 static const struct mlxsw_reg_info mlxsw_reg_qtct = {
1820         .id = MLXSW_REG_QTCT_ID,
1821         .len = MLXSW_REG_QTCT_LEN,
1822 };
1823
1824 /* reg_qtct_local_port
1825  * Local port number.
1826  * Access: Index
1827  *
1828  * Note: CPU port is not supported.
1829  */
1830 MLXSW_ITEM32(reg, qtct, local_port, 0x00, 16, 8);
1831
1832 /* reg_qtct_sub_port
1833  * Virtual port within the physical port.
1834  * Should be set to 0 when virtual ports are not enabled on the port.
1835  * Access: Index
1836  */
1837 MLXSW_ITEM32(reg, qtct, sub_port, 0x00, 8, 8);
1838
1839 /* reg_qtct_switch_prio
1840  * Switch priority.
1841  * Access: Index
1842  */
1843 MLXSW_ITEM32(reg, qtct, switch_prio, 0x00, 0, 4);
1844
1845 /* reg_qtct_tclass
1846  * Traffic class.
1847  * Default values:
1848  * switch_prio 0 : tclass 1
1849  * switch_prio 1 : tclass 0
1850  * switch_prio i : tclass i, for i > 1
1851  * Access: RW
1852  */
1853 MLXSW_ITEM32(reg, qtct, tclass, 0x04, 0, 4);
1854
1855 static inline void mlxsw_reg_qtct_pack(char *payload, u8 local_port,
1856                                        u8 switch_prio, u8 tclass)
1857 {
1858         MLXSW_REG_ZERO(qtct, payload);
1859         mlxsw_reg_qtct_local_port_set(payload, local_port);
1860         mlxsw_reg_qtct_switch_prio_set(payload, switch_prio);
1861         mlxsw_reg_qtct_tclass_set(payload, tclass);
1862 }
1863
1864 /* QEEC - QoS ETS Element Configuration Register
1865  * ---------------------------------------------
1866  * Configures the ETS elements.
1867  */
1868 #define MLXSW_REG_QEEC_ID 0x400D
1869 #define MLXSW_REG_QEEC_LEN 0x1C
1870
1871 static const struct mlxsw_reg_info mlxsw_reg_qeec = {
1872         .id = MLXSW_REG_QEEC_ID,
1873         .len = MLXSW_REG_QEEC_LEN,
1874 };
1875
1876 /* reg_qeec_local_port
1877  * Local port number.
1878  * Access: Index
1879  *
1880  * Note: CPU port is supported.
1881  */
1882 MLXSW_ITEM32(reg, qeec, local_port, 0x00, 16, 8);
1883
1884 enum mlxsw_reg_qeec_hr {
1885         MLXSW_REG_QEEC_HIERARCY_PORT,
1886         MLXSW_REG_QEEC_HIERARCY_GROUP,
1887         MLXSW_REG_QEEC_HIERARCY_SUBGROUP,
1888         MLXSW_REG_QEEC_HIERARCY_TC,
1889 };
1890
1891 /* reg_qeec_element_hierarchy
1892  * 0 - Port
1893  * 1 - Group
1894  * 2 - Subgroup
1895  * 3 - Traffic Class
1896  * Access: Index
1897  */
1898 MLXSW_ITEM32(reg, qeec, element_hierarchy, 0x04, 16, 4);
1899
1900 /* reg_qeec_element_index
1901  * The index of the element in the hierarchy.
1902  * Access: Index
1903  */
1904 MLXSW_ITEM32(reg, qeec, element_index, 0x04, 0, 8);
1905
1906 /* reg_qeec_next_element_index
1907  * The index of the next (lower) element in the hierarchy.
1908  * Access: RW
1909  *
1910  * Note: Reserved for element_hierarchy 0.
1911  */
1912 MLXSW_ITEM32(reg, qeec, next_element_index, 0x08, 0, 8);
1913
1914 enum {
1915         MLXSW_REG_QEEC_BYTES_MODE,
1916         MLXSW_REG_QEEC_PACKETS_MODE,
1917 };
1918
1919 /* reg_qeec_pb
1920  * Packets or bytes mode.
1921  * 0 - Bytes mode
1922  * 1 - Packets mode
1923  * Access: RW
1924  *
1925  * Note: Used for max shaper configuration. For Spectrum, packets mode
1926  * is supported only for traffic classes of CPU port.
1927  */
1928 MLXSW_ITEM32(reg, qeec, pb, 0x0C, 28, 1);
1929
1930 /* reg_qeec_mase
1931  * Max shaper configuration enable. Enables configuration of the max
1932  * shaper on this ETS element.
1933  * 0 - Disable
1934  * 1 - Enable
1935  * Access: RW
1936  */
1937 MLXSW_ITEM32(reg, qeec, mase, 0x10, 31, 1);
1938
1939 /* A large max rate will disable the max shaper. */
1940 #define MLXSW_REG_QEEC_MAS_DIS  200000000       /* Kbps */
1941
1942 /* reg_qeec_max_shaper_rate
1943  * Max shaper information rate.
1944  * For CPU port, can only be configured for port hierarchy.
1945  * When in bytes mode, value is specified in units of 1000bps.
1946  * Access: RW
1947  */
1948 MLXSW_ITEM32(reg, qeec, max_shaper_rate, 0x10, 0, 28);
1949
1950 /* reg_qeec_de
1951  * DWRR configuration enable. Enables configuration of the dwrr and
1952  * dwrr_weight.
1953  * 0 - Disable
1954  * 1 - Enable
1955  * Access: RW
1956  */
1957 MLXSW_ITEM32(reg, qeec, de, 0x18, 31, 1);
1958
1959 /* reg_qeec_dwrr
1960  * Transmission selection algorithm to use on the link going down from
1961  * the ETS element.
1962  * 0 - Strict priority
1963  * 1 - DWRR
1964  * Access: RW
1965  */
1966 MLXSW_ITEM32(reg, qeec, dwrr, 0x18, 15, 1);
1967
1968 /* reg_qeec_dwrr_weight
1969  * DWRR weight on the link going down from the ETS element. The
1970  * percentage of bandwidth guaranteed to an ETS element within
1971  * its hierarchy. The sum of all weights across all ETS elements
1972  * within one hierarchy should be equal to 100. Reserved when
1973  * transmission selection algorithm is strict priority.
1974  * Access: RW
1975  */
1976 MLXSW_ITEM32(reg, qeec, dwrr_weight, 0x18, 0, 8);
1977
1978 static inline void mlxsw_reg_qeec_pack(char *payload, u8 local_port,
1979                                        enum mlxsw_reg_qeec_hr hr, u8 index,
1980                                        u8 next_index)
1981 {
1982         MLXSW_REG_ZERO(qeec, payload);
1983         mlxsw_reg_qeec_local_port_set(payload, local_port);
1984         mlxsw_reg_qeec_element_hierarchy_set(payload, hr);
1985         mlxsw_reg_qeec_element_index_set(payload, index);
1986         mlxsw_reg_qeec_next_element_index_set(payload, next_index);
1987 }
1988
1989 /* PMLP - Ports Module to Local Port Register
1990  * ------------------------------------------
1991  * Configures the assignment of modules to local ports.
1992  */
1993 #define MLXSW_REG_PMLP_ID 0x5002
1994 #define MLXSW_REG_PMLP_LEN 0x40
1995
1996 static const struct mlxsw_reg_info mlxsw_reg_pmlp = {
1997         .id = MLXSW_REG_PMLP_ID,
1998         .len = MLXSW_REG_PMLP_LEN,
1999 };
2000
2001 /* reg_pmlp_rxtx
2002  * 0 - Tx value is used for both Tx and Rx.
2003  * 1 - Rx value is taken from a separte field.
2004  * Access: RW
2005  */
2006 MLXSW_ITEM32(reg, pmlp, rxtx, 0x00, 31, 1);
2007
2008 /* reg_pmlp_local_port
2009  * Local port number.
2010  * Access: Index
2011  */
2012 MLXSW_ITEM32(reg, pmlp, local_port, 0x00, 16, 8);
2013
2014 /* reg_pmlp_width
2015  * 0 - Unmap local port.
2016  * 1 - Lane 0 is used.
2017  * 2 - Lanes 0 and 1 are used.
2018  * 4 - Lanes 0, 1, 2 and 3 are used.
2019  * Access: RW
2020  */
2021 MLXSW_ITEM32(reg, pmlp, width, 0x00, 0, 8);
2022
2023 /* reg_pmlp_module
2024  * Module number.
2025  * Access: RW
2026  */
2027 MLXSW_ITEM32_INDEXED(reg, pmlp, module, 0x04, 0, 8, 0x04, 0x00, false);
2028
2029 /* reg_pmlp_tx_lane
2030  * Tx Lane. When rxtx field is cleared, this field is used for Rx as well.
2031  * Access: RW
2032  */
2033 MLXSW_ITEM32_INDEXED(reg, pmlp, tx_lane, 0x04, 16, 2, 0x04, 0x00, false);
2034
2035 /* reg_pmlp_rx_lane
2036  * Rx Lane. When rxtx field is cleared, this field is ignored and Rx lane is
2037  * equal to Tx lane.
2038  * Access: RW
2039  */
2040 MLXSW_ITEM32_INDEXED(reg, pmlp, rx_lane, 0x04, 24, 2, 0x04, 0x00, false);
2041
2042 static inline void mlxsw_reg_pmlp_pack(char *payload, u8 local_port)
2043 {
2044         MLXSW_REG_ZERO(pmlp, payload);
2045         mlxsw_reg_pmlp_local_port_set(payload, local_port);
2046 }
2047
2048 /* PMTU - Port MTU Register
2049  * ------------------------
2050  * Configures and reports the port MTU.
2051  */
2052 #define MLXSW_REG_PMTU_ID 0x5003
2053 #define MLXSW_REG_PMTU_LEN 0x10
2054
2055 static const struct mlxsw_reg_info mlxsw_reg_pmtu = {
2056         .id = MLXSW_REG_PMTU_ID,
2057         .len = MLXSW_REG_PMTU_LEN,
2058 };
2059
2060 /* reg_pmtu_local_port
2061  * Local port number.
2062  * Access: Index
2063  */
2064 MLXSW_ITEM32(reg, pmtu, local_port, 0x00, 16, 8);
2065
2066 /* reg_pmtu_max_mtu
2067  * Maximum MTU.
2068  * When port type (e.g. Ethernet) is configured, the relevant MTU is
2069  * reported, otherwise the minimum between the max_mtu of the different
2070  * types is reported.
2071  * Access: RO
2072  */
2073 MLXSW_ITEM32(reg, pmtu, max_mtu, 0x04, 16, 16);
2074
2075 /* reg_pmtu_admin_mtu
2076  * MTU value to set port to. Must be smaller or equal to max_mtu.
2077  * Note: If port type is Infiniband, then port must be disabled, when its
2078  * MTU is set.
2079  * Access: RW
2080  */
2081 MLXSW_ITEM32(reg, pmtu, admin_mtu, 0x08, 16, 16);
2082
2083 /* reg_pmtu_oper_mtu
2084  * The actual MTU configured on the port. Packets exceeding this size
2085  * will be dropped.
2086  * Note: In Ethernet and FC oper_mtu == admin_mtu, however, in Infiniband
2087  * oper_mtu might be smaller than admin_mtu.
2088  * Access: RO
2089  */
2090 MLXSW_ITEM32(reg, pmtu, oper_mtu, 0x0C, 16, 16);
2091
2092 static inline void mlxsw_reg_pmtu_pack(char *payload, u8 local_port,
2093                                        u16 new_mtu)
2094 {
2095         MLXSW_REG_ZERO(pmtu, payload);
2096         mlxsw_reg_pmtu_local_port_set(payload, local_port);
2097         mlxsw_reg_pmtu_max_mtu_set(payload, 0);
2098         mlxsw_reg_pmtu_admin_mtu_set(payload, new_mtu);
2099         mlxsw_reg_pmtu_oper_mtu_set(payload, 0);
2100 }
2101
2102 /* PTYS - Port Type and Speed Register
2103  * -----------------------------------
2104  * Configures and reports the port speed type.
2105  *
2106  * Note: When set while the link is up, the changes will not take effect
2107  * until the port transitions from down to up state.
2108  */
2109 #define MLXSW_REG_PTYS_ID 0x5004
2110 #define MLXSW_REG_PTYS_LEN 0x40
2111
2112 static const struct mlxsw_reg_info mlxsw_reg_ptys = {
2113         .id = MLXSW_REG_PTYS_ID,
2114         .len = MLXSW_REG_PTYS_LEN,
2115 };
2116
2117 /* reg_ptys_local_port
2118  * Local port number.
2119  * Access: Index
2120  */
2121 MLXSW_ITEM32(reg, ptys, local_port, 0x00, 16, 8);
2122
2123 #define MLXSW_REG_PTYS_PROTO_MASK_ETH   BIT(2)
2124
2125 /* reg_ptys_proto_mask
2126  * Protocol mask. Indicates which protocol is used.
2127  * 0 - Infiniband.
2128  * 1 - Fibre Channel.
2129  * 2 - Ethernet.
2130  * Access: Index
2131  */
2132 MLXSW_ITEM32(reg, ptys, proto_mask, 0x00, 0, 3);
2133
2134 #define MLXSW_REG_PTYS_ETH_SPEED_SGMII                  BIT(0)
2135 #define MLXSW_REG_PTYS_ETH_SPEED_1000BASE_KX            BIT(1)
2136 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CX4            BIT(2)
2137 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KX4            BIT(3)
2138 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KR             BIT(4)
2139 #define MLXSW_REG_PTYS_ETH_SPEED_20GBASE_KR2            BIT(5)
2140 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_CR4            BIT(6)
2141 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_KR4            BIT(7)
2142 #define MLXSW_REG_PTYS_ETH_SPEED_56GBASE_R4             BIT(8)
2143 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CR             BIT(12)
2144 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_SR             BIT(13)
2145 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_ER_LR          BIT(14)
2146 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_SR4            BIT(15)
2147 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_LR4_ER4        BIT(16)
2148 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR4            BIT(19)
2149 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_CR4           BIT(20)
2150 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_SR4           BIT(21)
2151 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_KR4           BIT(22)
2152 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_LR4_ER4       BIT(23)
2153 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_TX             BIT(24)
2154 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_T              BIT(25)
2155 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_T              BIT(26)
2156 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_CR             BIT(27)
2157 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_KR             BIT(28)
2158 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_SR             BIT(29)
2159 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_CR2            BIT(30)
2160 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR2            BIT(31)
2161
2162 /* reg_ptys_eth_proto_cap
2163  * Ethernet port supported speeds and protocols.
2164  * Access: RO
2165  */
2166 MLXSW_ITEM32(reg, ptys, eth_proto_cap, 0x0C, 0, 32);
2167
2168 /* reg_ptys_eth_proto_admin
2169  * Speed and protocol to set port to.
2170  * Access: RW
2171  */
2172 MLXSW_ITEM32(reg, ptys, eth_proto_admin, 0x18, 0, 32);
2173
2174 /* reg_ptys_eth_proto_oper
2175  * The current speed and protocol configured for the port.
2176  * Access: RO
2177  */
2178 MLXSW_ITEM32(reg, ptys, eth_proto_oper, 0x24, 0, 32);
2179
2180 static inline void mlxsw_reg_ptys_pack(char *payload, u8 local_port,
2181                                        u32 proto_admin)
2182 {
2183         MLXSW_REG_ZERO(ptys, payload);
2184         mlxsw_reg_ptys_local_port_set(payload, local_port);
2185         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
2186         mlxsw_reg_ptys_eth_proto_admin_set(payload, proto_admin);
2187 }
2188
2189 static inline void mlxsw_reg_ptys_unpack(char *payload, u32 *p_eth_proto_cap,
2190                                          u32 *p_eth_proto_adm,
2191                                          u32 *p_eth_proto_oper)
2192 {
2193         if (p_eth_proto_cap)
2194                 *p_eth_proto_cap = mlxsw_reg_ptys_eth_proto_cap_get(payload);
2195         if (p_eth_proto_adm)
2196                 *p_eth_proto_adm = mlxsw_reg_ptys_eth_proto_admin_get(payload);
2197         if (p_eth_proto_oper)
2198                 *p_eth_proto_oper = mlxsw_reg_ptys_eth_proto_oper_get(payload);
2199 }
2200
2201 /* PPAD - Port Physical Address Register
2202  * -------------------------------------
2203  * The PPAD register configures the per port physical MAC address.
2204  */
2205 #define MLXSW_REG_PPAD_ID 0x5005
2206 #define MLXSW_REG_PPAD_LEN 0x10
2207
2208 static const struct mlxsw_reg_info mlxsw_reg_ppad = {
2209         .id = MLXSW_REG_PPAD_ID,
2210         .len = MLXSW_REG_PPAD_LEN,
2211 };
2212
2213 /* reg_ppad_single_base_mac
2214  * 0: base_mac, local port should be 0 and mac[7:0] is
2215  * reserved. HW will set incremental
2216  * 1: single_mac - mac of the local_port
2217  * Access: RW
2218  */
2219 MLXSW_ITEM32(reg, ppad, single_base_mac, 0x00, 28, 1);
2220
2221 /* reg_ppad_local_port
2222  * port number, if single_base_mac = 0 then local_port is reserved
2223  * Access: RW
2224  */
2225 MLXSW_ITEM32(reg, ppad, local_port, 0x00, 16, 8);
2226
2227 /* reg_ppad_mac
2228  * If single_base_mac = 0 - base MAC address, mac[7:0] is reserved.
2229  * If single_base_mac = 1 - the per port MAC address
2230  * Access: RW
2231  */
2232 MLXSW_ITEM_BUF(reg, ppad, mac, 0x02, 6);
2233
2234 static inline void mlxsw_reg_ppad_pack(char *payload, bool single_base_mac,
2235                                        u8 local_port)
2236 {
2237         MLXSW_REG_ZERO(ppad, payload);
2238         mlxsw_reg_ppad_single_base_mac_set(payload, !!single_base_mac);
2239         mlxsw_reg_ppad_local_port_set(payload, local_port);
2240 }
2241
2242 /* PAOS - Ports Administrative and Operational Status Register
2243  * -----------------------------------------------------------
2244  * Configures and retrieves per port administrative and operational status.
2245  */
2246 #define MLXSW_REG_PAOS_ID 0x5006
2247 #define MLXSW_REG_PAOS_LEN 0x10
2248
2249 static const struct mlxsw_reg_info mlxsw_reg_paos = {
2250         .id = MLXSW_REG_PAOS_ID,
2251         .len = MLXSW_REG_PAOS_LEN,
2252 };
2253
2254 /* reg_paos_swid
2255  * Switch partition ID with which to associate the port.
2256  * Note: while external ports uses unique local port numbers (and thus swid is
2257  * redundant), router ports use the same local port number where swid is the
2258  * only indication for the relevant port.
2259  * Access: Index
2260  */
2261 MLXSW_ITEM32(reg, paos, swid, 0x00, 24, 8);
2262
2263 /* reg_paos_local_port
2264  * Local port number.
2265  * Access: Index
2266  */
2267 MLXSW_ITEM32(reg, paos, local_port, 0x00, 16, 8);
2268
2269 /* reg_paos_admin_status
2270  * Port administrative state (the desired state of the port):
2271  * 1 - Up.
2272  * 2 - Down.
2273  * 3 - Up once. This means that in case of link failure, the port won't go
2274  *     into polling mode, but will wait to be re-enabled by software.
2275  * 4 - Disabled by system. Can only be set by hardware.
2276  * Access: RW
2277  */
2278 MLXSW_ITEM32(reg, paos, admin_status, 0x00, 8, 4);
2279
2280 /* reg_paos_oper_status
2281  * Port operational state (the current state):
2282  * 1 - Up.
2283  * 2 - Down.
2284  * 3 - Down by port failure. This means that the device will not let the
2285  *     port up again until explicitly specified by software.
2286  * Access: RO
2287  */
2288 MLXSW_ITEM32(reg, paos, oper_status, 0x00, 0, 4);
2289
2290 /* reg_paos_ase
2291  * Admin state update enabled.
2292  * Access: WO
2293  */
2294 MLXSW_ITEM32(reg, paos, ase, 0x04, 31, 1);
2295
2296 /* reg_paos_ee
2297  * Event update enable. If this bit is set, event generation will be
2298  * updated based on the e field.
2299  * Access: WO
2300  */
2301 MLXSW_ITEM32(reg, paos, ee, 0x04, 30, 1);
2302
2303 /* reg_paos_e
2304  * Event generation on operational state change:
2305  * 0 - Do not generate event.
2306  * 1 - Generate Event.
2307  * 2 - Generate Single Event.
2308  * Access: RW
2309  */
2310 MLXSW_ITEM32(reg, paos, e, 0x04, 0, 2);
2311
2312 static inline void mlxsw_reg_paos_pack(char *payload, u8 local_port,
2313                                        enum mlxsw_port_admin_status status)
2314 {
2315         MLXSW_REG_ZERO(paos, payload);
2316         mlxsw_reg_paos_swid_set(payload, 0);
2317         mlxsw_reg_paos_local_port_set(payload, local_port);
2318         mlxsw_reg_paos_admin_status_set(payload, status);
2319         mlxsw_reg_paos_oper_status_set(payload, 0);
2320         mlxsw_reg_paos_ase_set(payload, 1);
2321         mlxsw_reg_paos_ee_set(payload, 1);
2322         mlxsw_reg_paos_e_set(payload, 1);
2323 }
2324
2325 /* PFCC - Ports Flow Control Configuration Register
2326  * ------------------------------------------------
2327  * Configures and retrieves the per port flow control configuration.
2328  */
2329 #define MLXSW_REG_PFCC_ID 0x5007
2330 #define MLXSW_REG_PFCC_LEN 0x20
2331
2332 static const struct mlxsw_reg_info mlxsw_reg_pfcc = {
2333         .id = MLXSW_REG_PFCC_ID,
2334         .len = MLXSW_REG_PFCC_LEN,
2335 };
2336
2337 /* reg_pfcc_local_port
2338  * Local port number.
2339  * Access: Index
2340  */
2341 MLXSW_ITEM32(reg, pfcc, local_port, 0x00, 16, 8);
2342
2343 /* reg_pfcc_pnat
2344  * Port number access type. Determines the way local_port is interpreted:
2345  * 0 - Local port number.
2346  * 1 - IB / label port number.
2347  * Access: Index
2348  */
2349 MLXSW_ITEM32(reg, pfcc, pnat, 0x00, 14, 2);
2350
2351 /* reg_pfcc_shl_cap
2352  * Send to higher layers capabilities:
2353  * 0 - No capability of sending Pause and PFC frames to higher layers.
2354  * 1 - Device has capability of sending Pause and PFC frames to higher
2355  *     layers.
2356  * Access: RO
2357  */
2358 MLXSW_ITEM32(reg, pfcc, shl_cap, 0x00, 1, 1);
2359
2360 /* reg_pfcc_shl_opr
2361  * Send to higher layers operation:
2362  * 0 - Pause and PFC frames are handled by the port (default).
2363  * 1 - Pause and PFC frames are handled by the port and also sent to
2364  *     higher layers. Only valid if shl_cap = 1.
2365  * Access: RW
2366  */
2367 MLXSW_ITEM32(reg, pfcc, shl_opr, 0x00, 0, 1);
2368
2369 /* reg_pfcc_ppan
2370  * Pause policy auto negotiation.
2371  * 0 - Disabled. Generate / ignore Pause frames based on pptx / pprtx.
2372  * 1 - Enabled. When auto-negotiation is performed, set the Pause policy
2373  *     based on the auto-negotiation resolution.
2374  * Access: RW
2375  *
2376  * Note: The auto-negotiation advertisement is set according to pptx and
2377  * pprtx. When PFC is set on Tx / Rx, ppan must be set to 0.
2378  */
2379 MLXSW_ITEM32(reg, pfcc, ppan, 0x04, 28, 4);
2380
2381 /* reg_pfcc_prio_mask_tx
2382  * Bit per priority indicating if Tx flow control policy should be
2383  * updated based on bit pfctx.
2384  * Access: WO
2385  */
2386 MLXSW_ITEM32(reg, pfcc, prio_mask_tx, 0x04, 16, 8);
2387
2388 /* reg_pfcc_prio_mask_rx
2389  * Bit per priority indicating if Rx flow control policy should be
2390  * updated based on bit pfcrx.
2391  * Access: WO
2392  */
2393 MLXSW_ITEM32(reg, pfcc, prio_mask_rx, 0x04, 0, 8);
2394
2395 /* reg_pfcc_pptx
2396  * Admin Pause policy on Tx.
2397  * 0 - Never generate Pause frames (default).
2398  * 1 - Generate Pause frames according to Rx buffer threshold.
2399  * Access: RW
2400  */
2401 MLXSW_ITEM32(reg, pfcc, pptx, 0x08, 31, 1);
2402
2403 /* reg_pfcc_aptx
2404  * Active (operational) Pause policy on Tx.
2405  * 0 - Never generate Pause frames.
2406  * 1 - Generate Pause frames according to Rx buffer threshold.
2407  * Access: RO
2408  */
2409 MLXSW_ITEM32(reg, pfcc, aptx, 0x08, 30, 1);
2410
2411 /* reg_pfcc_pfctx
2412  * Priority based flow control policy on Tx[7:0]. Per-priority bit mask:
2413  * 0 - Never generate priority Pause frames on the specified priority
2414  *     (default).
2415  * 1 - Generate priority Pause frames according to Rx buffer threshold on
2416  *     the specified priority.
2417  * Access: RW
2418  *
2419  * Note: pfctx and pptx must be mutually exclusive.
2420  */
2421 MLXSW_ITEM32(reg, pfcc, pfctx, 0x08, 16, 8);
2422
2423 /* reg_pfcc_pprx
2424  * Admin Pause policy on Rx.
2425  * 0 - Ignore received Pause frames (default).
2426  * 1 - Respect received Pause frames.
2427  * Access: RW
2428  */
2429 MLXSW_ITEM32(reg, pfcc, pprx, 0x0C, 31, 1);
2430
2431 /* reg_pfcc_aprx
2432  * Active (operational) Pause policy on Rx.
2433  * 0 - Ignore received Pause frames.
2434  * 1 - Respect received Pause frames.
2435  * Access: RO
2436  */
2437 MLXSW_ITEM32(reg, pfcc, aprx, 0x0C, 30, 1);
2438
2439 /* reg_pfcc_pfcrx
2440  * Priority based flow control policy on Rx[7:0]. Per-priority bit mask:
2441  * 0 - Ignore incoming priority Pause frames on the specified priority
2442  *     (default).
2443  * 1 - Respect incoming priority Pause frames on the specified priority.
2444  * Access: RW
2445  */
2446 MLXSW_ITEM32(reg, pfcc, pfcrx, 0x0C, 16, 8);
2447
2448 #define MLXSW_REG_PFCC_ALL_PRIO 0xFF
2449
2450 static inline void mlxsw_reg_pfcc_prio_pack(char *payload, u8 pfc_en)
2451 {
2452         mlxsw_reg_pfcc_prio_mask_tx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
2453         mlxsw_reg_pfcc_prio_mask_rx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
2454         mlxsw_reg_pfcc_pfctx_set(payload, pfc_en);
2455         mlxsw_reg_pfcc_pfcrx_set(payload, pfc_en);
2456 }
2457
2458 static inline void mlxsw_reg_pfcc_pack(char *payload, u8 local_port)
2459 {
2460         MLXSW_REG_ZERO(pfcc, payload);
2461         mlxsw_reg_pfcc_local_port_set(payload, local_port);
2462 }
2463
2464 /* PPCNT - Ports Performance Counters Register
2465  * -------------------------------------------
2466  * The PPCNT register retrieves per port performance counters.
2467  */
2468 #define MLXSW_REG_PPCNT_ID 0x5008
2469 #define MLXSW_REG_PPCNT_LEN 0x100
2470
2471 static const struct mlxsw_reg_info mlxsw_reg_ppcnt = {
2472         .id = MLXSW_REG_PPCNT_ID,
2473         .len = MLXSW_REG_PPCNT_LEN,
2474 };
2475
2476 /* reg_ppcnt_swid
2477  * For HCA: must be always 0.
2478  * Switch partition ID to associate port with.
2479  * Switch partitions are numbered from 0 to 7 inclusively.
2480  * Switch partition 254 indicates stacking ports.
2481  * Switch partition 255 indicates all switch partitions.
2482  * Only valid on Set() operation with local_port=255.
2483  * Access: Index
2484  */
2485 MLXSW_ITEM32(reg, ppcnt, swid, 0x00, 24, 8);
2486
2487 /* reg_ppcnt_local_port
2488  * Local port number.
2489  * 255 indicates all ports on the device, and is only allowed
2490  * for Set() operation.
2491  * Access: Index
2492  */
2493 MLXSW_ITEM32(reg, ppcnt, local_port, 0x00, 16, 8);
2494
2495 /* reg_ppcnt_pnat
2496  * Port number access type:
2497  * 0 - Local port number
2498  * 1 - IB port number
2499  * Access: Index
2500  */
2501 MLXSW_ITEM32(reg, ppcnt, pnat, 0x00, 14, 2);
2502
2503 enum mlxsw_reg_ppcnt_grp {
2504         MLXSW_REG_PPCNT_IEEE_8023_CNT = 0x0,
2505         MLXSW_REG_PPCNT_PRIO_CNT = 0x10,
2506 };
2507
2508 /* reg_ppcnt_grp
2509  * Performance counter group.
2510  * Group 63 indicates all groups. Only valid on Set() operation with
2511  * clr bit set.
2512  * 0x0: IEEE 802.3 Counters
2513  * 0x1: RFC 2863 Counters
2514  * 0x2: RFC 2819 Counters
2515  * 0x3: RFC 3635 Counters
2516  * 0x5: Ethernet Extended Counters
2517  * 0x8: Link Level Retransmission Counters
2518  * 0x10: Per Priority Counters
2519  * 0x11: Per Traffic Class Counters
2520  * 0x12: Physical Layer Counters
2521  * Access: Index
2522  */
2523 MLXSW_ITEM32(reg, ppcnt, grp, 0x00, 0, 6);
2524
2525 /* reg_ppcnt_clr
2526  * Clear counters. Setting the clr bit will reset the counter value
2527  * for all counters in the counter group. This bit can be set
2528  * for both Set() and Get() operation.
2529  * Access: OP
2530  */
2531 MLXSW_ITEM32(reg, ppcnt, clr, 0x04, 31, 1);
2532
2533 /* reg_ppcnt_prio_tc
2534  * Priority for counter set that support per priority, valid values: 0-7.
2535  * Traffic class for counter set that support per traffic class,
2536  * valid values: 0- cap_max_tclass-1 .
2537  * For HCA: cap_max_tclass is always 8.
2538  * Otherwise must be 0.
2539  * Access: Index
2540  */
2541 MLXSW_ITEM32(reg, ppcnt, prio_tc, 0x04, 0, 5);
2542
2543 /* Ethernet IEEE 802.3 Counter Group */
2544
2545 /* reg_ppcnt_a_frames_transmitted_ok
2546  * Access: RO
2547  */
2548 MLXSW_ITEM64(reg, ppcnt, a_frames_transmitted_ok,
2549              0x08 + 0x00, 0, 64);
2550
2551 /* reg_ppcnt_a_frames_received_ok
2552  * Access: RO
2553  */
2554 MLXSW_ITEM64(reg, ppcnt, a_frames_received_ok,
2555              0x08 + 0x08, 0, 64);
2556
2557 /* reg_ppcnt_a_frame_check_sequence_errors
2558  * Access: RO
2559  */
2560 MLXSW_ITEM64(reg, ppcnt, a_frame_check_sequence_errors,
2561              0x08 + 0x10, 0, 64);
2562
2563 /* reg_ppcnt_a_alignment_errors
2564  * Access: RO
2565  */
2566 MLXSW_ITEM64(reg, ppcnt, a_alignment_errors,
2567              0x08 + 0x18, 0, 64);
2568
2569 /* reg_ppcnt_a_octets_transmitted_ok
2570  * Access: RO
2571  */
2572 MLXSW_ITEM64(reg, ppcnt, a_octets_transmitted_ok,
2573              0x08 + 0x20, 0, 64);
2574
2575 /* reg_ppcnt_a_octets_received_ok
2576  * Access: RO
2577  */
2578 MLXSW_ITEM64(reg, ppcnt, a_octets_received_ok,
2579              0x08 + 0x28, 0, 64);
2580
2581 /* reg_ppcnt_a_multicast_frames_xmitted_ok
2582  * Access: RO
2583  */
2584 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_xmitted_ok,
2585              0x08 + 0x30, 0, 64);
2586
2587 /* reg_ppcnt_a_broadcast_frames_xmitted_ok
2588  * Access: RO
2589  */
2590 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_xmitted_ok,
2591              0x08 + 0x38, 0, 64);
2592
2593 /* reg_ppcnt_a_multicast_frames_received_ok
2594  * Access: RO
2595  */
2596 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_received_ok,
2597              0x08 + 0x40, 0, 64);
2598
2599 /* reg_ppcnt_a_broadcast_frames_received_ok
2600  * Access: RO
2601  */
2602 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_received_ok,
2603              0x08 + 0x48, 0, 64);
2604
2605 /* reg_ppcnt_a_in_range_length_errors
2606  * Access: RO
2607  */
2608 MLXSW_ITEM64(reg, ppcnt, a_in_range_length_errors,
2609              0x08 + 0x50, 0, 64);
2610
2611 /* reg_ppcnt_a_out_of_range_length_field
2612  * Access: RO
2613  */
2614 MLXSW_ITEM64(reg, ppcnt, a_out_of_range_length_field,
2615              0x08 + 0x58, 0, 64);
2616
2617 /* reg_ppcnt_a_frame_too_long_errors
2618  * Access: RO
2619  */
2620 MLXSW_ITEM64(reg, ppcnt, a_frame_too_long_errors,
2621              0x08 + 0x60, 0, 64);
2622
2623 /* reg_ppcnt_a_symbol_error_during_carrier
2624  * Access: RO
2625  */
2626 MLXSW_ITEM64(reg, ppcnt, a_symbol_error_during_carrier,
2627              0x08 + 0x68, 0, 64);
2628
2629 /* reg_ppcnt_a_mac_control_frames_transmitted
2630  * Access: RO
2631  */
2632 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_transmitted,
2633              0x08 + 0x70, 0, 64);
2634
2635 /* reg_ppcnt_a_mac_control_frames_received
2636  * Access: RO
2637  */
2638 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_received,
2639              0x08 + 0x78, 0, 64);
2640
2641 /* reg_ppcnt_a_unsupported_opcodes_received
2642  * Access: RO
2643  */
2644 MLXSW_ITEM64(reg, ppcnt, a_unsupported_opcodes_received,
2645              0x08 + 0x80, 0, 64);
2646
2647 /* reg_ppcnt_a_pause_mac_ctrl_frames_received
2648  * Access: RO
2649  */
2650 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_received,
2651              0x08 + 0x88, 0, 64);
2652
2653 /* reg_ppcnt_a_pause_mac_ctrl_frames_transmitted
2654  * Access: RO
2655  */
2656 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_transmitted,
2657              0x08 + 0x90, 0, 64);
2658
2659 /* Ethernet Per Priority Group Counters */
2660
2661 /* reg_ppcnt_rx_octets
2662  * Access: RO
2663  */
2664 MLXSW_ITEM64(reg, ppcnt, rx_octets, 0x08 + 0x00, 0, 64);
2665
2666 /* reg_ppcnt_rx_frames
2667  * Access: RO
2668  */
2669 MLXSW_ITEM64(reg, ppcnt, rx_frames, 0x08 + 0x20, 0, 64);
2670
2671 /* reg_ppcnt_tx_octets
2672  * Access: RO
2673  */
2674 MLXSW_ITEM64(reg, ppcnt, tx_octets, 0x08 + 0x28, 0, 64);
2675
2676 /* reg_ppcnt_tx_frames
2677  * Access: RO
2678  */
2679 MLXSW_ITEM64(reg, ppcnt, tx_frames, 0x08 + 0x48, 0, 64);
2680
2681 /* reg_ppcnt_rx_pause
2682  * Access: RO
2683  */
2684 MLXSW_ITEM64(reg, ppcnt, rx_pause, 0x08 + 0x50, 0, 64);
2685
2686 /* reg_ppcnt_rx_pause_duration
2687  * Access: RO
2688  */
2689 MLXSW_ITEM64(reg, ppcnt, rx_pause_duration, 0x08 + 0x58, 0, 64);
2690
2691 /* reg_ppcnt_tx_pause
2692  * Access: RO
2693  */
2694 MLXSW_ITEM64(reg, ppcnt, tx_pause, 0x08 + 0x60, 0, 64);
2695
2696 /* reg_ppcnt_tx_pause_duration
2697  * Access: RO
2698  */
2699 MLXSW_ITEM64(reg, ppcnt, tx_pause_duration, 0x08 + 0x68, 0, 64);
2700
2701 /* reg_ppcnt_rx_pause_transition
2702  * Access: RO
2703  */
2704 MLXSW_ITEM64(reg, ppcnt, tx_pause_transition, 0x08 + 0x70, 0, 64);
2705
2706 static inline void mlxsw_reg_ppcnt_pack(char *payload, u8 local_port,
2707                                         enum mlxsw_reg_ppcnt_grp grp,
2708                                         u8 prio_tc)
2709 {
2710         MLXSW_REG_ZERO(ppcnt, payload);
2711         mlxsw_reg_ppcnt_swid_set(payload, 0);
2712         mlxsw_reg_ppcnt_local_port_set(payload, local_port);
2713         mlxsw_reg_ppcnt_pnat_set(payload, 0);
2714         mlxsw_reg_ppcnt_grp_set(payload, grp);
2715         mlxsw_reg_ppcnt_clr_set(payload, 0);
2716         mlxsw_reg_ppcnt_prio_tc_set(payload, prio_tc);
2717 }
2718
2719 /* PPTB - Port Prio To Buffer Register
2720  * -----------------------------------
2721  * Configures the switch priority to buffer table.
2722  */
2723 #define MLXSW_REG_PPTB_ID 0x500B
2724 #define MLXSW_REG_PPTB_LEN 0x0C
2725
2726 static const struct mlxsw_reg_info mlxsw_reg_pptb = {
2727         .id = MLXSW_REG_PPTB_ID,
2728         .len = MLXSW_REG_PPTB_LEN,
2729 };
2730
2731 enum {
2732         MLXSW_REG_PPTB_MM_UM,
2733         MLXSW_REG_PPTB_MM_UNICAST,
2734         MLXSW_REG_PPTB_MM_MULTICAST,
2735 };
2736
2737 /* reg_pptb_mm
2738  * Mapping mode.
2739  * 0 - Map both unicast and multicast packets to the same buffer.
2740  * 1 - Map only unicast packets.
2741  * 2 - Map only multicast packets.
2742  * Access: Index
2743  *
2744  * Note: SwitchX-2 only supports the first option.
2745  */
2746 MLXSW_ITEM32(reg, pptb, mm, 0x00, 28, 2);
2747
2748 /* reg_pptb_local_port
2749  * Local port number.
2750  * Access: Index
2751  */
2752 MLXSW_ITEM32(reg, pptb, local_port, 0x00, 16, 8);
2753
2754 /* reg_pptb_um
2755  * Enables the update of the untagged_buf field.
2756  * Access: RW
2757  */
2758 MLXSW_ITEM32(reg, pptb, um, 0x00, 8, 1);
2759
2760 /* reg_pptb_pm
2761  * Enables the update of the prio_to_buff field.
2762  * Bit <i> is a flag for updating the mapping for switch priority <i>.
2763  * Access: RW
2764  */
2765 MLXSW_ITEM32(reg, pptb, pm, 0x00, 0, 8);
2766
2767 /* reg_pptb_prio_to_buff
2768  * Mapping of switch priority <i> to one of the allocated receive port
2769  * buffers.
2770  * Access: RW
2771  */
2772 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff, 0x04, 0x04, 4);
2773
2774 /* reg_pptb_pm_msb
2775  * Enables the update of the prio_to_buff field.
2776  * Bit <i> is a flag for updating the mapping for switch priority <i+8>.
2777  * Access: RW
2778  */
2779 MLXSW_ITEM32(reg, pptb, pm_msb, 0x08, 24, 8);
2780
2781 /* reg_pptb_untagged_buff
2782  * Mapping of untagged frames to one of the allocated receive port buffers.
2783  * Access: RW
2784  *
2785  * Note: In SwitchX-2 this field must be mapped to buffer 8. Reserved for
2786  * Spectrum, as it maps untagged packets based on the default switch priority.
2787  */
2788 MLXSW_ITEM32(reg, pptb, untagged_buff, 0x08, 0, 4);
2789
2790 #define MLXSW_REG_PPTB_ALL_PRIO 0xFF
2791
2792 static inline void mlxsw_reg_pptb_pack(char *payload, u8 local_port)
2793 {
2794         MLXSW_REG_ZERO(pptb, payload);
2795         mlxsw_reg_pptb_mm_set(payload, MLXSW_REG_PPTB_MM_UM);
2796         mlxsw_reg_pptb_local_port_set(payload, local_port);
2797         mlxsw_reg_pptb_pm_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
2798 }
2799
2800 /* PBMC - Port Buffer Management Control Register
2801  * ----------------------------------------------
2802  * The PBMC register configures and retrieves the port packet buffer
2803  * allocation for different Prios, and the Pause threshold management.
2804  */
2805 #define MLXSW_REG_PBMC_ID 0x500C
2806 #define MLXSW_REG_PBMC_LEN 0x6C
2807
2808 static const struct mlxsw_reg_info mlxsw_reg_pbmc = {
2809         .id = MLXSW_REG_PBMC_ID,
2810         .len = MLXSW_REG_PBMC_LEN,
2811 };
2812
2813 /* reg_pbmc_local_port
2814  * Local port number.
2815  * Access: Index
2816  */
2817 MLXSW_ITEM32(reg, pbmc, local_port, 0x00, 16, 8);
2818
2819 /* reg_pbmc_xoff_timer_value
2820  * When device generates a pause frame, it uses this value as the pause
2821  * timer (time for the peer port to pause in quota-512 bit time).
2822  * Access: RW
2823  */
2824 MLXSW_ITEM32(reg, pbmc, xoff_timer_value, 0x04, 16, 16);
2825
2826 /* reg_pbmc_xoff_refresh
2827  * The time before a new pause frame should be sent to refresh the pause RW
2828  * state. Using the same units as xoff_timer_value above (in quota-512 bit
2829  * time).
2830  * Access: RW
2831  */
2832 MLXSW_ITEM32(reg, pbmc, xoff_refresh, 0x04, 0, 16);
2833
2834 #define MLXSW_REG_PBMC_PORT_SHARED_BUF_IDX 11
2835
2836 /* reg_pbmc_buf_lossy
2837  * The field indicates if the buffer is lossy.
2838  * 0 - Lossless
2839  * 1 - Lossy
2840  * Access: RW
2841  */
2842 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_lossy, 0x0C, 25, 1, 0x08, 0x00, false);
2843
2844 /* reg_pbmc_buf_epsb
2845  * Eligible for Port Shared buffer.
2846  * If epsb is set, packets assigned to buffer are allowed to insert the port
2847  * shared buffer.
2848  * When buf_lossy is MLXSW_REG_PBMC_LOSSY_LOSSY this field is reserved.
2849  * Access: RW
2850  */
2851 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_epsb, 0x0C, 24, 1, 0x08, 0x00, false);
2852
2853 /* reg_pbmc_buf_size
2854  * The part of the packet buffer array is allocated for the specific buffer.
2855  * Units are represented in cells.
2856  * Access: RW
2857  */
2858 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_size, 0x0C, 0, 16, 0x08, 0x00, false);
2859
2860 /* reg_pbmc_buf_xoff_threshold
2861  * Once the amount of data in the buffer goes above this value, device
2862  * starts sending PFC frames for all priorities associated with the
2863  * buffer. Units are represented in cells. Reserved in case of lossy
2864  * buffer.
2865  * Access: RW
2866  *
2867  * Note: In Spectrum, reserved for buffer[9].
2868  */
2869 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xoff_threshold, 0x0C, 16, 16,
2870                      0x08, 0x04, false);
2871
2872 /* reg_pbmc_buf_xon_threshold
2873  * When the amount of data in the buffer goes below this value, device
2874  * stops sending PFC frames for the priorities associated with the
2875  * buffer. Units are represented in cells. Reserved in case of lossy
2876  * buffer.
2877  * Access: RW
2878  *
2879  * Note: In Spectrum, reserved for buffer[9].
2880  */
2881 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xon_threshold, 0x0C, 0, 16,
2882                      0x08, 0x04, false);
2883
2884 static inline void mlxsw_reg_pbmc_pack(char *payload, u8 local_port,
2885                                        u16 xoff_timer_value, u16 xoff_refresh)
2886 {
2887         MLXSW_REG_ZERO(pbmc, payload);
2888         mlxsw_reg_pbmc_local_port_set(payload, local_port);
2889         mlxsw_reg_pbmc_xoff_timer_value_set(payload, xoff_timer_value);
2890         mlxsw_reg_pbmc_xoff_refresh_set(payload, xoff_refresh);
2891 }
2892
2893 static inline void mlxsw_reg_pbmc_lossy_buffer_pack(char *payload,
2894                                                     int buf_index,
2895                                                     u16 size)
2896 {
2897         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 1);
2898         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
2899         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
2900 }
2901
2902 static inline void mlxsw_reg_pbmc_lossless_buffer_pack(char *payload,
2903                                                        int buf_index, u16 size,
2904                                                        u16 threshold)
2905 {
2906         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 0);
2907         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
2908         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
2909         mlxsw_reg_pbmc_buf_xoff_threshold_set(payload, buf_index, threshold);
2910         mlxsw_reg_pbmc_buf_xon_threshold_set(payload, buf_index, threshold);
2911 }
2912
2913 /* PSPA - Port Switch Partition Allocation
2914  * ---------------------------------------
2915  * Controls the association of a port with a switch partition and enables
2916  * configuring ports as stacking ports.
2917  */
2918 #define MLXSW_REG_PSPA_ID 0x500D
2919 #define MLXSW_REG_PSPA_LEN 0x8
2920
2921 static const struct mlxsw_reg_info mlxsw_reg_pspa = {
2922         .id = MLXSW_REG_PSPA_ID,
2923         .len = MLXSW_REG_PSPA_LEN,
2924 };
2925
2926 /* reg_pspa_swid
2927  * Switch partition ID.
2928  * Access: RW
2929  */
2930 MLXSW_ITEM32(reg, pspa, swid, 0x00, 24, 8);
2931
2932 /* reg_pspa_local_port
2933  * Local port number.
2934  * Access: Index
2935  */
2936 MLXSW_ITEM32(reg, pspa, local_port, 0x00, 16, 8);
2937
2938 /* reg_pspa_sub_port
2939  * Virtual port within the local port. Set to 0 when virtual ports are
2940  * disabled on the local port.
2941  * Access: Index
2942  */
2943 MLXSW_ITEM32(reg, pspa, sub_port, 0x00, 8, 8);
2944
2945 static inline void mlxsw_reg_pspa_pack(char *payload, u8 swid, u8 local_port)
2946 {
2947         MLXSW_REG_ZERO(pspa, payload);
2948         mlxsw_reg_pspa_swid_set(payload, swid);
2949         mlxsw_reg_pspa_local_port_set(payload, local_port);
2950         mlxsw_reg_pspa_sub_port_set(payload, 0);
2951 }
2952
2953 /* HTGT - Host Trap Group Table
2954  * ----------------------------
2955  * Configures the properties for forwarding to CPU.
2956  */
2957 #define MLXSW_REG_HTGT_ID 0x7002
2958 #define MLXSW_REG_HTGT_LEN 0x100
2959
2960 static const struct mlxsw_reg_info mlxsw_reg_htgt = {
2961         .id = MLXSW_REG_HTGT_ID,
2962         .len = MLXSW_REG_HTGT_LEN,
2963 };
2964
2965 /* reg_htgt_swid
2966  * Switch partition ID.
2967  * Access: Index
2968  */
2969 MLXSW_ITEM32(reg, htgt, swid, 0x00, 24, 8);
2970
2971 #define MLXSW_REG_HTGT_PATH_TYPE_LOCAL 0x0      /* For locally attached CPU */
2972
2973 /* reg_htgt_type
2974  * CPU path type.
2975  * Access: RW
2976  */
2977 MLXSW_ITEM32(reg, htgt, type, 0x00, 8, 4);
2978
2979 enum mlxsw_reg_htgt_trap_group {
2980         MLXSW_REG_HTGT_TRAP_GROUP_EMAD,
2981         MLXSW_REG_HTGT_TRAP_GROUP_RX,
2982         MLXSW_REG_HTGT_TRAP_GROUP_CTRL,
2983 };
2984
2985 /* reg_htgt_trap_group
2986  * Trap group number. User defined number specifying which trap groups
2987  * should be forwarded to the CPU. The mapping between trap IDs and trap
2988  * groups is configured using HPKT register.
2989  * Access: Index
2990  */
2991 MLXSW_ITEM32(reg, htgt, trap_group, 0x00, 0, 8);
2992
2993 enum {
2994         MLXSW_REG_HTGT_POLICER_DISABLE,
2995         MLXSW_REG_HTGT_POLICER_ENABLE,
2996 };
2997
2998 /* reg_htgt_pide
2999  * Enable policer ID specified using 'pid' field.
3000  * Access: RW
3001  */
3002 MLXSW_ITEM32(reg, htgt, pide, 0x04, 15, 1);
3003
3004 /* reg_htgt_pid
3005  * Policer ID for the trap group.
3006  * Access: RW
3007  */
3008 MLXSW_ITEM32(reg, htgt, pid, 0x04, 0, 8);
3009
3010 #define MLXSW_REG_HTGT_TRAP_TO_CPU 0x0
3011
3012 /* reg_htgt_mirror_action
3013  * Mirror action to use.
3014  * 0 - Trap to CPU.
3015  * 1 - Trap to CPU and mirror to a mirroring agent.
3016  * 2 - Mirror to a mirroring agent and do not trap to CPU.
3017  * Access: RW
3018  *
3019  * Note: Mirroring to a mirroring agent is only supported in Spectrum.
3020  */
3021 MLXSW_ITEM32(reg, htgt, mirror_action, 0x08, 8, 2);
3022
3023 /* reg_htgt_mirroring_agent
3024  * Mirroring agent.
3025  * Access: RW
3026  */
3027 MLXSW_ITEM32(reg, htgt, mirroring_agent, 0x08, 0, 3);
3028
3029 /* reg_htgt_priority
3030  * Trap group priority.
3031  * In case a packet matches multiple classification rules, the packet will
3032  * only be trapped once, based on the trap ID associated with the group (via
3033  * register HPKT) with the highest priority.
3034  * Supported values are 0-7, with 7 represnting the highest priority.
3035  * Access: RW
3036  *
3037  * Note: In SwitchX-2 this field is ignored and the priority value is replaced
3038  * by the 'trap_group' field.
3039  */
3040 MLXSW_ITEM32(reg, htgt, priority, 0x0C, 0, 4);
3041
3042 /* reg_htgt_local_path_cpu_tclass
3043  * CPU ingress traffic class for the trap group.
3044  * Access: RW
3045  */
3046 MLXSW_ITEM32(reg, htgt, local_path_cpu_tclass, 0x10, 16, 6);
3047
3048 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_EMAD      0x15
3049 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_RX        0x14
3050 #define MLXSW_REG_HTGT_LOCAL_PATH_RDQ_CTRL      0x13
3051
3052 /* reg_htgt_local_path_rdq
3053  * Receive descriptor queue (RDQ) to use for the trap group.
3054  * Access: RW
3055  */
3056 MLXSW_ITEM32(reg, htgt, local_path_rdq, 0x10, 0, 6);
3057
3058 static inline void mlxsw_reg_htgt_pack(char *payload,
3059                                        enum mlxsw_reg_htgt_trap_group group)
3060 {
3061         u8 swid, rdq;
3062
3063         MLXSW_REG_ZERO(htgt, payload);
3064         switch (group) {
3065         case MLXSW_REG_HTGT_TRAP_GROUP_EMAD:
3066                 swid = MLXSW_PORT_SWID_ALL_SWIDS;
3067                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_EMAD;
3068                 break;
3069         case MLXSW_REG_HTGT_TRAP_GROUP_RX:
3070                 swid = 0;
3071                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_RX;
3072                 break;
3073         case MLXSW_REG_HTGT_TRAP_GROUP_CTRL:
3074                 swid = 0;
3075                 rdq = MLXSW_REG_HTGT_LOCAL_PATH_RDQ_CTRL;
3076                 break;
3077         }
3078         mlxsw_reg_htgt_swid_set(payload, swid);
3079         mlxsw_reg_htgt_type_set(payload, MLXSW_REG_HTGT_PATH_TYPE_LOCAL);
3080         mlxsw_reg_htgt_trap_group_set(payload, group);
3081         mlxsw_reg_htgt_pide_set(payload, MLXSW_REG_HTGT_POLICER_DISABLE);
3082         mlxsw_reg_htgt_pid_set(payload, 0);
3083         mlxsw_reg_htgt_mirror_action_set(payload, MLXSW_REG_HTGT_TRAP_TO_CPU);
3084         mlxsw_reg_htgt_mirroring_agent_set(payload, 0);
3085         mlxsw_reg_htgt_priority_set(payload, 0);
3086         mlxsw_reg_htgt_local_path_cpu_tclass_set(payload, 7);
3087         mlxsw_reg_htgt_local_path_rdq_set(payload, rdq);
3088 }
3089
3090 /* HPKT - Host Packet Trap
3091  * -----------------------
3092  * Configures trap IDs inside trap groups.
3093  */
3094 #define MLXSW_REG_HPKT_ID 0x7003
3095 #define MLXSW_REG_HPKT_LEN 0x10
3096
3097 static const struct mlxsw_reg_info mlxsw_reg_hpkt = {
3098         .id = MLXSW_REG_HPKT_ID,
3099         .len = MLXSW_REG_HPKT_LEN,
3100 };
3101
3102 enum {
3103         MLXSW_REG_HPKT_ACK_NOT_REQUIRED,
3104         MLXSW_REG_HPKT_ACK_REQUIRED,
3105 };
3106
3107 /* reg_hpkt_ack
3108  * Require acknowledgements from the host for events.
3109  * If set, then the device will wait for the event it sent to be acknowledged
3110  * by the host. This option is only relevant for event trap IDs.
3111  * Access: RW
3112  *
3113  * Note: Currently not supported by firmware.
3114  */
3115 MLXSW_ITEM32(reg, hpkt, ack, 0x00, 24, 1);
3116
3117 enum mlxsw_reg_hpkt_action {
3118         MLXSW_REG_HPKT_ACTION_FORWARD,
3119         MLXSW_REG_HPKT_ACTION_TRAP_TO_CPU,
3120         MLXSW_REG_HPKT_ACTION_MIRROR_TO_CPU,
3121         MLXSW_REG_HPKT_ACTION_DISCARD,
3122         MLXSW_REG_HPKT_ACTION_SOFT_DISCARD,
3123         MLXSW_REG_HPKT_ACTION_TRAP_AND_SOFT_DISCARD,
3124 };
3125
3126 /* reg_hpkt_action
3127  * Action to perform on packet when trapped.
3128  * 0 - No action. Forward to CPU based on switching rules.
3129  * 1 - Trap to CPU (CPU receives sole copy).
3130  * 2 - Mirror to CPU (CPU receives a replica of the packet).
3131  * 3 - Discard.
3132  * 4 - Soft discard (allow other traps to act on the packet).
3133  * 5 - Trap and soft discard (allow other traps to overwrite this trap).
3134  * Access: RW
3135  *
3136  * Note: Must be set to 0 (forward) for event trap IDs, as they are already
3137  * addressed to the CPU.
3138  */
3139 MLXSW_ITEM32(reg, hpkt, action, 0x00, 20, 3);
3140
3141 /* reg_hpkt_trap_group
3142  * Trap group to associate the trap with.
3143  * Access: RW
3144  */
3145 MLXSW_ITEM32(reg, hpkt, trap_group, 0x00, 12, 6);
3146
3147 /* reg_hpkt_trap_id
3148  * Trap ID.
3149  * Access: Index
3150  *
3151  * Note: A trap ID can only be associated with a single trap group. The device
3152  * will associate the trap ID with the last trap group configured.
3153  */
3154 MLXSW_ITEM32(reg, hpkt, trap_id, 0x00, 0, 9);
3155
3156 enum {
3157         MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT,
3158         MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER,
3159         MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER,
3160 };
3161
3162 /* reg_hpkt_ctrl
3163  * Configure dedicated buffer resources for control packets.
3164  * 0 - Keep factory defaults.
3165  * 1 - Do not use control buffer for this trap ID.
3166  * 2 - Use control buffer for this trap ID.
3167  * Access: RW
3168  */
3169 MLXSW_ITEM32(reg, hpkt, ctrl, 0x04, 16, 2);
3170
3171 static inline void mlxsw_reg_hpkt_pack(char *payload, u8 action, u16 trap_id)
3172 {
3173         enum mlxsw_reg_htgt_trap_group trap_group;
3174
3175         MLXSW_REG_ZERO(hpkt, payload);
3176         mlxsw_reg_hpkt_ack_set(payload, MLXSW_REG_HPKT_ACK_NOT_REQUIRED);
3177         mlxsw_reg_hpkt_action_set(payload, action);
3178         switch (trap_id) {
3179         case MLXSW_TRAP_ID_ETHEMAD:
3180         case MLXSW_TRAP_ID_PUDE:
3181                 trap_group = MLXSW_REG_HTGT_TRAP_GROUP_EMAD;
3182                 break;
3183         default:
3184                 trap_group = MLXSW_REG_HTGT_TRAP_GROUP_RX;
3185                 break;
3186         }
3187         mlxsw_reg_hpkt_trap_group_set(payload, trap_group);
3188         mlxsw_reg_hpkt_trap_id_set(payload, trap_id);
3189         mlxsw_reg_hpkt_ctrl_set(payload, MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT);
3190 }
3191
3192 /* RGCR - Router General Configuration Register
3193  * --------------------------------------------
3194  * The register is used for setting up the router configuration.
3195  */
3196 #define MLXSW_REG_RGCR_ID 0x8001
3197 #define MLXSW_REG_RGCR_LEN 0x28
3198
3199 static const struct mlxsw_reg_info mlxsw_reg_rgcr = {
3200         .id = MLXSW_REG_RGCR_ID,
3201         .len = MLXSW_REG_RGCR_LEN,
3202 };
3203
3204 /* reg_rgcr_ipv4_en
3205  * IPv4 router enable.
3206  * Access: RW
3207  */
3208 MLXSW_ITEM32(reg, rgcr, ipv4_en, 0x00, 31, 1);
3209
3210 /* reg_rgcr_ipv6_en
3211  * IPv6 router enable.
3212  * Access: RW
3213  */
3214 MLXSW_ITEM32(reg, rgcr, ipv6_en, 0x00, 30, 1);
3215
3216 /* reg_rgcr_max_router_interfaces
3217  * Defines the maximum number of active router interfaces for all virtual
3218  * routers.
3219  * Access: RW
3220  */
3221 MLXSW_ITEM32(reg, rgcr, max_router_interfaces, 0x10, 0, 16);
3222
3223 /* reg_rgcr_usp
3224  * Update switch priority and packet color.
3225  * 0 - Preserve the value of Switch Priority and packet color.
3226  * 1 - Recalculate the value of Switch Priority and packet color.
3227  * Access: RW
3228  *
3229  * Note: Not supported by SwitchX and SwitchX-2.
3230  */
3231 MLXSW_ITEM32(reg, rgcr, usp, 0x18, 20, 1);
3232
3233 /* reg_rgcr_pcp_rw
3234  * Indicates how to handle the pcp_rewrite_en value:
3235  * 0 - Preserve the value of pcp_rewrite_en.
3236  * 2 - Disable PCP rewrite.
3237  * 3 - Enable PCP rewrite.
3238  * Access: RW
3239  *
3240  * Note: Not supported by SwitchX and SwitchX-2.
3241  */
3242 MLXSW_ITEM32(reg, rgcr, pcp_rw, 0x18, 16, 2);
3243
3244 /* reg_rgcr_activity_dis
3245  * Activity disable:
3246  * 0 - Activity will be set when an entry is hit (default).
3247  * 1 - Activity will not be set when an entry is hit.
3248  *
3249  * Bit 0 - Disable activity bit in Router Algorithmic LPM Unicast Entry
3250  * (RALUE).
3251  * Bit 1 - Disable activity bit in Router Algorithmic LPM Unicast Host
3252  * Entry (RAUHT).
3253  * Bits 2:7 are reserved.
3254  * Access: RW
3255  *
3256  * Note: Not supported by SwitchX, SwitchX-2 and Switch-IB.
3257  */
3258 MLXSW_ITEM32(reg, rgcr, activity_dis, 0x20, 0, 8);
3259
3260 static inline void mlxsw_reg_rgcr_pack(char *payload, bool ipv4_en)
3261 {
3262         MLXSW_REG_ZERO(rgcr, payload);
3263         mlxsw_reg_rgcr_ipv4_en_set(payload, ipv4_en);
3264 }
3265
3266 /* RITR - Router Interface Table Register
3267  * --------------------------------------
3268  * The register is used to configure the router interface table.
3269  */
3270 #define MLXSW_REG_RITR_ID 0x8002
3271 #define MLXSW_REG_RITR_LEN 0x40
3272
3273 static const struct mlxsw_reg_info mlxsw_reg_ritr = {
3274         .id = MLXSW_REG_RITR_ID,
3275         .len = MLXSW_REG_RITR_LEN,
3276 };
3277
3278 /* reg_ritr_enable
3279  * Enables routing on the router interface.
3280  * Access: RW
3281  */
3282 MLXSW_ITEM32(reg, ritr, enable, 0x00, 31, 1);
3283
3284 /* reg_ritr_ipv4
3285  * IPv4 routing enable. Enables routing of IPv4 traffic on the router
3286  * interface.
3287  * Access: RW
3288  */
3289 MLXSW_ITEM32(reg, ritr, ipv4, 0x00, 29, 1);
3290
3291 /* reg_ritr_ipv6
3292  * IPv6 routing enable. Enables routing of IPv6 traffic on the router
3293  * interface.
3294  * Access: RW
3295  */
3296 MLXSW_ITEM32(reg, ritr, ipv6, 0x00, 28, 1);
3297
3298 enum mlxsw_reg_ritr_if_type {
3299         MLXSW_REG_RITR_VLAN_IF,
3300         MLXSW_REG_RITR_FID_IF,
3301         MLXSW_REG_RITR_SP_IF,
3302 };
3303
3304 /* reg_ritr_type
3305  * Router interface type.
3306  * 0 - VLAN interface.
3307  * 1 - FID interface.
3308  * 2 - Sub-port interface.
3309  * Access: RW
3310  */
3311 MLXSW_ITEM32(reg, ritr, type, 0x00, 23, 3);
3312
3313 enum {
3314         MLXSW_REG_RITR_RIF_CREATE,
3315         MLXSW_REG_RITR_RIF_DEL,
3316 };
3317
3318 /* reg_ritr_op
3319  * Opcode:
3320  * 0 - Create or edit RIF.
3321  * 1 - Delete RIF.
3322  * Reserved for SwitchX-2. For Spectrum, editing of interface properties
3323  * is not supported. An interface must be deleted and re-created in order
3324  * to update properties.
3325  * Access: WO
3326  */
3327 MLXSW_ITEM32(reg, ritr, op, 0x00, 20, 2);
3328
3329 /* reg_ritr_rif
3330  * Router interface index. A pointer to the Router Interface Table.
3331  * Access: Index
3332  */
3333 MLXSW_ITEM32(reg, ritr, rif, 0x00, 0, 16);
3334
3335 /* reg_ritr_ipv4_fe
3336  * IPv4 Forwarding Enable.
3337  * Enables routing of IPv4 traffic on the router interface. When disabled,
3338  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
3339  * Not supported in SwitchX-2.
3340  * Access: RW
3341  */
3342 MLXSW_ITEM32(reg, ritr, ipv4_fe, 0x04, 29, 1);
3343
3344 /* reg_ritr_ipv6_fe
3345  * IPv6 Forwarding Enable.
3346  * Enables routing of IPv6 traffic on the router interface. When disabled,
3347  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
3348  * Not supported in SwitchX-2.
3349  * Access: RW
3350  */
3351 MLXSW_ITEM32(reg, ritr, ipv6_fe, 0x04, 28, 1);
3352
3353 /* reg_ritr_virtual_router
3354  * Virtual router ID associated with the router interface.
3355  * Access: RW
3356  */
3357 MLXSW_ITEM32(reg, ritr, virtual_router, 0x04, 0, 16);
3358
3359 /* reg_ritr_mtu
3360  * Router interface MTU.
3361  * Access: RW
3362  */
3363 MLXSW_ITEM32(reg, ritr, mtu, 0x34, 0, 16);
3364
3365 /* reg_ritr_if_swid
3366  * Switch partition ID.
3367  * Access: RW
3368  */
3369 MLXSW_ITEM32(reg, ritr, if_swid, 0x08, 24, 8);
3370
3371 /* reg_ritr_if_mac
3372  * Router interface MAC address.
3373  * In Spectrum, all MAC addresses must have the same 38 MSBits.
3374  * Access: RW
3375  */
3376 MLXSW_ITEM_BUF(reg, ritr, if_mac, 0x12, 6);
3377
3378 /* VLAN Interface */
3379
3380 /* reg_ritr_vlan_if_vid
3381  * VLAN ID.
3382  * Access: RW
3383  */
3384 MLXSW_ITEM32(reg, ritr, vlan_if_vid, 0x08, 0, 12);
3385
3386 /* FID Interface */
3387
3388 /* reg_ritr_fid_if_fid
3389  * Filtering ID. Used to connect a bridge to the router. Only FIDs from
3390  * the vFID range are supported.
3391  * Access: RW
3392  */
3393 MLXSW_ITEM32(reg, ritr, fid_if_fid, 0x08, 0, 16);
3394
3395 static inline void mlxsw_reg_ritr_fid_set(char *payload,
3396                                           enum mlxsw_reg_ritr_if_type rif_type,
3397                                           u16 fid)
3398 {
3399         if (rif_type == MLXSW_REG_RITR_FID_IF)
3400                 mlxsw_reg_ritr_fid_if_fid_set(payload, fid);
3401         else
3402                 mlxsw_reg_ritr_vlan_if_vid_set(payload, fid);
3403 }
3404
3405 /* Sub-port Interface */
3406
3407 /* reg_ritr_sp_if_lag
3408  * LAG indication. When this bit is set the system_port field holds the
3409  * LAG identifier.
3410  * Access: RW
3411  */
3412 MLXSW_ITEM32(reg, ritr, sp_if_lag, 0x08, 24, 1);
3413
3414 /* reg_ritr_sp_system_port
3415  * Port unique indentifier. When lag bit is set, this field holds the
3416  * lag_id in bits 0:9.
3417  * Access: RW
3418  */
3419 MLXSW_ITEM32(reg, ritr, sp_if_system_port, 0x08, 0, 16);
3420
3421 /* reg_ritr_sp_if_vid
3422  * VLAN ID.
3423  * Access: RW
3424  */
3425 MLXSW_ITEM32(reg, ritr, sp_if_vid, 0x18, 0, 12);
3426
3427 static inline void mlxsw_reg_ritr_rif_pack(char *payload, u16 rif)
3428 {
3429         MLXSW_REG_ZERO(ritr, payload);
3430         mlxsw_reg_ritr_rif_set(payload, rif);
3431 }
3432
3433 static inline void mlxsw_reg_ritr_sp_if_pack(char *payload, bool lag,
3434                                              u16 system_port, u16 vid)
3435 {
3436         mlxsw_reg_ritr_sp_if_lag_set(payload, lag);
3437         mlxsw_reg_ritr_sp_if_system_port_set(payload, system_port);
3438         mlxsw_reg_ritr_sp_if_vid_set(payload, vid);
3439 }
3440
3441 static inline void mlxsw_reg_ritr_pack(char *payload, bool enable,
3442                                        enum mlxsw_reg_ritr_if_type type,
3443                                        u16 rif, u16 mtu, const char *mac)
3444 {
3445         bool op = enable ? MLXSW_REG_RITR_RIF_CREATE : MLXSW_REG_RITR_RIF_DEL;
3446
3447         MLXSW_REG_ZERO(ritr, payload);
3448         mlxsw_reg_ritr_enable_set(payload, enable);
3449         mlxsw_reg_ritr_ipv4_set(payload, 1);
3450         mlxsw_reg_ritr_type_set(payload, type);
3451         mlxsw_reg_ritr_op_set(payload, op);
3452         mlxsw_reg_ritr_rif_set(payload, rif);
3453         mlxsw_reg_ritr_ipv4_fe_set(payload, 1);
3454         mlxsw_reg_ritr_mtu_set(payload, mtu);
3455         mlxsw_reg_ritr_if_mac_memcpy_to(payload, mac);
3456 }
3457
3458 /* RATR - Router Adjacency Table Register
3459  * --------------------------------------
3460  * The RATR register is used to configure the Router Adjacency (next-hop)
3461  * Table.
3462  */
3463 #define MLXSW_REG_RATR_ID 0x8008
3464 #define MLXSW_REG_RATR_LEN 0x2C
3465
3466 static const struct mlxsw_reg_info mlxsw_reg_ratr = {
3467         .id = MLXSW_REG_RATR_ID,
3468         .len = MLXSW_REG_RATR_LEN,
3469 };
3470
3471 enum mlxsw_reg_ratr_op {
3472         /* Read */
3473         MLXSW_REG_RATR_OP_QUERY_READ = 0,
3474         /* Read and clear activity */
3475         MLXSW_REG_RATR_OP_QUERY_READ_CLEAR = 2,
3476         /* Write Adjacency entry */
3477         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY = 1,
3478         /* Write Adjacency entry only if the activity is cleared.
3479          * The write may not succeed if the activity is set. There is not
3480          * direct feedback if the write has succeeded or not, however
3481          * the get will reveal the actual entry (SW can compare the get
3482          * response to the set command).
3483          */
3484         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY_ON_ACTIVITY = 3,
3485 };
3486
3487 /* reg_ratr_op
3488  * Note that Write operation may also be used for updating
3489  * counter_set_type and counter_index. In this case all other
3490  * fields must not be updated.
3491  * Access: OP
3492  */
3493 MLXSW_ITEM32(reg, ratr, op, 0x00, 28, 4);
3494
3495 /* reg_ratr_v
3496  * Valid bit. Indicates if the adjacency entry is valid.
3497  * Note: the device may need some time before reusing an invalidated
3498  * entry. During this time the entry can not be reused. It is
3499  * recommended to use another entry before reusing an invalidated
3500  * entry (e.g. software can put it at the end of the list for
3501  * reusing). Trying to access an invalidated entry not yet cleared
3502  * by the device results with failure indicating "Try Again" status.
3503  * When valid is '0' then egress_router_interface,trap_action,
3504  * adjacency_parameters and counters are reserved
3505  * Access: RW
3506  */
3507 MLXSW_ITEM32(reg, ratr, v, 0x00, 24, 1);
3508
3509 /* reg_ratr_a
3510  * Activity. Set for new entries. Set if a packet lookup has hit on
3511  * the specific entry. To clear the a bit, use "clear activity".
3512  * Access: RO
3513  */
3514 MLXSW_ITEM32(reg, ratr, a, 0x00, 16, 1);
3515
3516 /* reg_ratr_adjacency_index_low
3517  * Bits 15:0 of index into the adjacency table.
3518  * For SwitchX and SwitchX-2, the adjacency table is linear and
3519  * used for adjacency entries only.
3520  * For Spectrum, the index is to the KVD linear.
3521  * Access: Index
3522  */
3523 MLXSW_ITEM32(reg, ratr, adjacency_index_low, 0x04, 0, 16);
3524
3525 /* reg_ratr_egress_router_interface
3526  * Range is 0 .. cap_max_router_interfaces - 1
3527  * Access: RW
3528  */
3529 MLXSW_ITEM32(reg, ratr, egress_router_interface, 0x08, 0, 16);
3530
3531 enum mlxsw_reg_ratr_trap_action {
3532         MLXSW_REG_RATR_TRAP_ACTION_NOP,
3533         MLXSW_REG_RATR_TRAP_ACTION_TRAP,
3534         MLXSW_REG_RATR_TRAP_ACTION_MIRROR_TO_CPU,
3535         MLXSW_REG_RATR_TRAP_ACTION_MIRROR,
3536         MLXSW_REG_RATR_TRAP_ACTION_DISCARD_ERRORS,
3537 };
3538
3539 /* reg_ratr_trap_action
3540  * see mlxsw_reg_ratr_trap_action
3541  * Access: RW
3542  */
3543 MLXSW_ITEM32(reg, ratr, trap_action, 0x0C, 28, 4);
3544
3545 enum mlxsw_reg_ratr_trap_id {
3546         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS0 = 0,
3547         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS1 = 1,
3548 };
3549
3550 /* reg_ratr_adjacency_index_high
3551  * Bits 23:16 of the adjacency_index.
3552  * Access: Index
3553  */
3554 MLXSW_ITEM32(reg, ratr, adjacency_index_high, 0x0C, 16, 8);
3555
3556 /* reg_ratr_trap_id
3557  * Trap ID to be reported to CPU.
3558  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
3559  * For trap_action of NOP, MIRROR and DISCARD_ERROR
3560  * Access: RW
3561  */
3562 MLXSW_ITEM32(reg, ratr, trap_id, 0x0C, 0, 8);
3563
3564 /* reg_ratr_eth_destination_mac
3565  * MAC address of the destination next-hop.
3566  * Access: RW
3567  */
3568 MLXSW_ITEM_BUF(reg, ratr, eth_destination_mac, 0x12, 6);
3569
3570 static inline void
3571 mlxsw_reg_ratr_pack(char *payload,
3572                     enum mlxsw_reg_ratr_op op, bool valid,
3573                     u32 adjacency_index, u16 egress_rif)
3574 {
3575         MLXSW_REG_ZERO(ratr, payload);
3576         mlxsw_reg_ratr_op_set(payload, op);
3577         mlxsw_reg_ratr_v_set(payload, valid);
3578         mlxsw_reg_ratr_adjacency_index_low_set(payload, adjacency_index);
3579         mlxsw_reg_ratr_adjacency_index_high_set(payload, adjacency_index >> 16);
3580         mlxsw_reg_ratr_egress_router_interface_set(payload, egress_rif);
3581 }
3582
3583 static inline void mlxsw_reg_ratr_eth_entry_pack(char *payload,
3584                                                  const char *dest_mac)
3585 {
3586         mlxsw_reg_ratr_eth_destination_mac_memcpy_to(payload, dest_mac);
3587 }
3588
3589 /* RALTA - Router Algorithmic LPM Tree Allocation Register
3590  * -------------------------------------------------------
3591  * RALTA is used to allocate the LPM trees of the SHSPM method.
3592  */
3593 #define MLXSW_REG_RALTA_ID 0x8010
3594 #define MLXSW_REG_RALTA_LEN 0x04
3595
3596 static const struct mlxsw_reg_info mlxsw_reg_ralta = {
3597         .id = MLXSW_REG_RALTA_ID,
3598         .len = MLXSW_REG_RALTA_LEN,
3599 };
3600
3601 /* reg_ralta_op
3602  * opcode (valid for Write, must be 0 on Read)
3603  * 0 - allocate a tree
3604  * 1 - deallocate a tree
3605  * Access: OP
3606  */
3607 MLXSW_ITEM32(reg, ralta, op, 0x00, 28, 2);
3608
3609 enum mlxsw_reg_ralxx_protocol {
3610         MLXSW_REG_RALXX_PROTOCOL_IPV4,
3611         MLXSW_REG_RALXX_PROTOCOL_IPV6,
3612 };
3613
3614 /* reg_ralta_protocol
3615  * Protocol.
3616  * Deallocation opcode: Reserved.
3617  * Access: RW
3618  */
3619 MLXSW_ITEM32(reg, ralta, protocol, 0x00, 24, 4);
3620
3621 /* reg_ralta_tree_id
3622  * An identifier (numbered from 1..cap_shspm_max_trees-1) representing
3623  * the tree identifier (managed by software).
3624  * Note that tree_id 0 is allocated for a default-route tree.
3625  * Access: Index
3626  */
3627 MLXSW_ITEM32(reg, ralta, tree_id, 0x00, 0, 8);
3628
3629 static inline void mlxsw_reg_ralta_pack(char *payload, bool alloc,
3630                                         enum mlxsw_reg_ralxx_protocol protocol,
3631                                         u8 tree_id)
3632 {
3633         MLXSW_REG_ZERO(ralta, payload);
3634         mlxsw_reg_ralta_op_set(payload, !alloc);
3635         mlxsw_reg_ralta_protocol_set(payload, protocol);
3636         mlxsw_reg_ralta_tree_id_set(payload, tree_id);
3637 }
3638
3639 /* RALST - Router Algorithmic LPM Structure Tree Register
3640  * ------------------------------------------------------
3641  * RALST is used to set and query the structure of an LPM tree.
3642  * The structure of the tree must be sorted as a sorted binary tree, while
3643  * each node is a bin that is tagged as the length of the prefixes the lookup
3644  * will refer to. Therefore, bin X refers to a set of entries with prefixes
3645  * of X bits to match with the destination address. The bin 0 indicates
3646  * the default action, when there is no match of any prefix.
3647  */
3648 #define MLXSW_REG_RALST_ID 0x8011
3649 #define MLXSW_REG_RALST_LEN 0x104
3650
3651 static const struct mlxsw_reg_info mlxsw_reg_ralst = {
3652         .id = MLXSW_REG_RALST_ID,
3653         .len = MLXSW_REG_RALST_LEN,
3654 };
3655
3656 /* reg_ralst_root_bin
3657  * The bin number of the root bin.
3658  * 0<root_bin=<(length of IP address)
3659  * For a default-route tree configure 0xff
3660  * Access: RW
3661  */
3662 MLXSW_ITEM32(reg, ralst, root_bin, 0x00, 16, 8);
3663
3664 /* reg_ralst_tree_id
3665  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
3666  * Access: Index
3667  */
3668 MLXSW_ITEM32(reg, ralst, tree_id, 0x00, 0, 8);
3669
3670 #define MLXSW_REG_RALST_BIN_NO_CHILD 0xff
3671 #define MLXSW_REG_RALST_BIN_OFFSET 0x04
3672 #define MLXSW_REG_RALST_BIN_COUNT 128
3673
3674 /* reg_ralst_left_child_bin
3675  * Holding the children of the bin according to the stored tree's structure.
3676  * For trees composed of less than 4 blocks, the bins in excess are reserved.
3677  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
3678  * Access: RW
3679  */
3680 MLXSW_ITEM16_INDEXED(reg, ralst, left_child_bin, 0x04, 8, 8, 0x02, 0x00, false);
3681
3682 /* reg_ralst_right_child_bin
3683  * Holding the children of the bin according to the stored tree's structure.
3684  * For trees composed of less than 4 blocks, the bins in excess are reserved.
3685  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
3686  * Access: RW
3687  */
3688 MLXSW_ITEM16_INDEXED(reg, ralst, right_child_bin, 0x04, 0, 8, 0x02, 0x00,
3689                      false);
3690
3691 static inline void mlxsw_reg_ralst_pack(char *payload, u8 root_bin, u8 tree_id)
3692 {
3693         MLXSW_REG_ZERO(ralst, payload);
3694
3695         /* Initialize all bins to have no left or right child */
3696         memset(payload + MLXSW_REG_RALST_BIN_OFFSET,
3697                MLXSW_REG_RALST_BIN_NO_CHILD, MLXSW_REG_RALST_BIN_COUNT * 2);
3698
3699         mlxsw_reg_ralst_root_bin_set(payload, root_bin);
3700         mlxsw_reg_ralst_tree_id_set(payload, tree_id);
3701 }
3702
3703 static inline void mlxsw_reg_ralst_bin_pack(char *payload, u8 bin_number,
3704                                             u8 left_child_bin,
3705                                             u8 right_child_bin)
3706 {
3707         int bin_index = bin_number - 1;
3708
3709         mlxsw_reg_ralst_left_child_bin_set(payload, bin_index, left_child_bin);
3710         mlxsw_reg_ralst_right_child_bin_set(payload, bin_index,
3711                                             right_child_bin);
3712 }
3713
3714 /* RALTB - Router Algorithmic LPM Tree Binding Register
3715  * ----------------------------------------------------
3716  * RALTB is used to bind virtual router and protocol to an allocated LPM tree.
3717  */
3718 #define MLXSW_REG_RALTB_ID 0x8012
3719 #define MLXSW_REG_RALTB_LEN 0x04
3720
3721 static const struct mlxsw_reg_info mlxsw_reg_raltb = {
3722         .id = MLXSW_REG_RALTB_ID,
3723         .len = MLXSW_REG_RALTB_LEN,
3724 };
3725
3726 /* reg_raltb_virtual_router
3727  * Virtual Router ID
3728  * Range is 0..cap_max_virtual_routers-1
3729  * Access: Index
3730  */
3731 MLXSW_ITEM32(reg, raltb, virtual_router, 0x00, 16, 16);
3732
3733 /* reg_raltb_protocol
3734  * Protocol.
3735  * Access: Index
3736  */
3737 MLXSW_ITEM32(reg, raltb, protocol, 0x00, 12, 4);
3738
3739 /* reg_raltb_tree_id
3740  * Tree to be used for the {virtual_router, protocol}
3741  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
3742  * By default, all Unicast IPv4 and IPv6 are bound to tree_id 0.
3743  * Access: RW
3744  */
3745 MLXSW_ITEM32(reg, raltb, tree_id, 0x00, 0, 8);
3746
3747 static inline void mlxsw_reg_raltb_pack(char *payload, u16 virtual_router,
3748                                         enum mlxsw_reg_ralxx_protocol protocol,
3749                                         u8 tree_id)
3750 {
3751         MLXSW_REG_ZERO(raltb, payload);
3752         mlxsw_reg_raltb_virtual_router_set(payload, virtual_router);
3753         mlxsw_reg_raltb_protocol_set(payload, protocol);
3754         mlxsw_reg_raltb_tree_id_set(payload, tree_id);
3755 }
3756
3757 /* RALUE - Router Algorithmic LPM Unicast Entry Register
3758  * -----------------------------------------------------
3759  * RALUE is used to configure and query LPM entries that serve
3760  * the Unicast protocols.
3761  */
3762 #define MLXSW_REG_RALUE_ID 0x8013
3763 #define MLXSW_REG_RALUE_LEN 0x38
3764
3765 static const struct mlxsw_reg_info mlxsw_reg_ralue = {
3766         .id = MLXSW_REG_RALUE_ID,
3767         .len = MLXSW_REG_RALUE_LEN,
3768 };
3769
3770 /* reg_ralue_protocol
3771  * Protocol.
3772  * Access: Index
3773  */
3774 MLXSW_ITEM32(reg, ralue, protocol, 0x00, 24, 4);
3775
3776 enum mlxsw_reg_ralue_op {
3777         /* Read operation. If entry doesn't exist, the operation fails. */
3778         MLXSW_REG_RALUE_OP_QUERY_READ = 0,
3779         /* Clear on read operation. Used to read entry and
3780          * clear Activity bit.
3781          */
3782         MLXSW_REG_RALUE_OP_QUERY_CLEAR = 1,
3783         /* Write operation. Used to write a new entry to the table. All RW
3784          * fields are written for new entry. Activity bit is set
3785          * for new entries.
3786          */
3787         MLXSW_REG_RALUE_OP_WRITE_WRITE = 0,
3788         /* Update operation. Used to update an existing route entry and
3789          * only update the RW fields that are detailed in the field
3790          * op_u_mask. If entry doesn't exist, the operation fails.
3791          */
3792         MLXSW_REG_RALUE_OP_WRITE_UPDATE = 1,
3793         /* Clear activity. The Activity bit (the field a) is cleared
3794          * for the entry.
3795          */
3796         MLXSW_REG_RALUE_OP_WRITE_CLEAR = 2,
3797         /* Delete operation. Used to delete an existing entry. If entry
3798          * doesn't exist, the operation fails.
3799          */
3800         MLXSW_REG_RALUE_OP_WRITE_DELETE = 3,
3801 };
3802
3803 /* reg_ralue_op
3804  * Operation.
3805  * Access: OP
3806  */
3807 MLXSW_ITEM32(reg, ralue, op, 0x00, 20, 3);
3808
3809 /* reg_ralue_a
3810  * Activity. Set for new entries. Set if a packet lookup has hit on the
3811  * specific entry, only if the entry is a route. To clear the a bit, use
3812  * "clear activity" op.
3813  * Enabled by activity_dis in RGCR
3814  * Access: RO
3815  */
3816 MLXSW_ITEM32(reg, ralue, a, 0x00, 16, 1);
3817
3818 /* reg_ralue_virtual_router
3819  * Virtual Router ID
3820  * Range is 0..cap_max_virtual_routers-1
3821  * Access: Index
3822  */
3823 MLXSW_ITEM32(reg, ralue, virtual_router, 0x04, 16, 16);
3824
3825 #define MLXSW_REG_RALUE_OP_U_MASK_ENTRY_TYPE    BIT(0)
3826 #define MLXSW_REG_RALUE_OP_U_MASK_BMP_LEN       BIT(1)
3827 #define MLXSW_REG_RALUE_OP_U_MASK_ACTION        BIT(2)
3828
3829 /* reg_ralue_op_u_mask
3830  * opcode update mask.
3831  * On read operation, this field is reserved.
3832  * This field is valid for update opcode, otherwise - reserved.
3833  * This field is a bitmask of the fields that should be updated.
3834  * Access: WO
3835  */
3836 MLXSW_ITEM32(reg, ralue, op_u_mask, 0x04, 8, 3);
3837
3838 /* reg_ralue_prefix_len
3839  * Number of bits in the prefix of the LPM route.
3840  * Note that for IPv6 prefixes, if prefix_len>64 the entry consumes
3841  * two entries in the physical HW table.
3842  * Access: Index
3843  */
3844 MLXSW_ITEM32(reg, ralue, prefix_len, 0x08, 0, 8);
3845
3846 /* reg_ralue_dip*
3847  * The prefix of the route or of the marker that the object of the LPM
3848  * is compared with. The most significant bits of the dip are the prefix.
3849  * The list significant bits must be '0' if the prefix_len is smaller
3850  * than 128 for IPv6 or smaller than 32 for IPv4.
3851  * IPv4 address uses bits dip[31:0] and bits dip[127:32] are reserved.
3852  * Access: Index
3853  */
3854 MLXSW_ITEM32(reg, ralue, dip4, 0x18, 0, 32);
3855
3856 enum mlxsw_reg_ralue_entry_type {
3857         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_ENTRY = 1,
3858         MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY = 2,
3859         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_AND_ROUTE_ENTRY = 3,
3860 };
3861
3862 /* reg_ralue_entry_type
3863  * Entry type.
3864  * Note - for Marker entries, the action_type and action fields are reserved.
3865  * Access: RW
3866  */
3867 MLXSW_ITEM32(reg, ralue, entry_type, 0x1C, 30, 2);
3868
3869 /* reg_ralue_bmp_len
3870  * The best match prefix length in the case that there is no match for
3871  * longer prefixes.
3872  * If (entry_type != MARKER_ENTRY), bmp_len must be equal to prefix_len
3873  * Note for any update operation with entry_type modification this
3874  * field must be set.
3875  * Access: RW
3876  */
3877 MLXSW_ITEM32(reg, ralue, bmp_len, 0x1C, 16, 8);
3878
3879 enum mlxsw_reg_ralue_action_type {
3880         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE,
3881         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL,
3882         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME,
3883 };
3884
3885 /* reg_ralue_action_type
3886  * Action Type
3887  * Indicates how the IP address is connected.
3888  * It can be connected to a local subnet through local_erif or can be
3889  * on a remote subnet connected through a next-hop router,
3890  * or transmitted to the CPU.
3891  * Reserved when entry_type = MARKER_ENTRY
3892  * Access: RW
3893  */
3894 MLXSW_ITEM32(reg, ralue, action_type, 0x1C, 0, 2);
3895
3896 enum mlxsw_reg_ralue_trap_action {
3897         MLXSW_REG_RALUE_TRAP_ACTION_NOP,
3898         MLXSW_REG_RALUE_TRAP_ACTION_TRAP,
3899         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR_TO_CPU,
3900         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR,
3901         MLXSW_REG_RALUE_TRAP_ACTION_DISCARD_ERROR,
3902 };
3903
3904 /* reg_ralue_trap_action
3905  * Trap action.
3906  * For IP2ME action, only NOP and MIRROR are possible.
3907  * Access: RW
3908  */
3909 MLXSW_ITEM32(reg, ralue, trap_action, 0x20, 28, 4);
3910
3911 /* reg_ralue_trap_id
3912  * Trap ID to be reported to CPU.
3913  * Trap ID is RTR_INGRESS0 or RTR_INGRESS1.
3914  * For trap_action of NOP, MIRROR and DISCARD_ERROR, trap_id is reserved.
3915  * Access: RW
3916  */
3917 MLXSW_ITEM32(reg, ralue, trap_id, 0x20, 0, 9);
3918
3919 /* reg_ralue_adjacency_index
3920  * Points to the first entry of the group-based ECMP.
3921  * Only relevant in case of REMOTE action.
3922  * Access: RW
3923  */
3924 MLXSW_ITEM32(reg, ralue, adjacency_index, 0x24, 0, 24);
3925
3926 /* reg_ralue_ecmp_size
3927  * Amount of sequential entries starting
3928  * from the adjacency_index (the number of ECMPs).
3929  * The valid range is 1-64, 512, 1024, 2048 and 4096.
3930  * Reserved when trap_action is TRAP or DISCARD_ERROR.
3931  * Only relevant in case of REMOTE action.
3932  * Access: RW
3933  */
3934 MLXSW_ITEM32(reg, ralue, ecmp_size, 0x28, 0, 13);
3935
3936 /* reg_ralue_local_erif
3937  * Egress Router Interface.
3938  * Only relevant in case of LOCAL action.
3939  * Access: RW
3940  */
3941 MLXSW_ITEM32(reg, ralue, local_erif, 0x24, 0, 16);
3942
3943 /* reg_ralue_v
3944  * Valid bit for the tunnel_ptr field.
3945  * If valid = 0 then trap to CPU as IP2ME trap ID.
3946  * If valid = 1 and the packet format allows NVE or IPinIP tunnel
3947  * decapsulation then tunnel decapsulation is done.
3948  * If valid = 1 and packet format does not allow NVE or IPinIP tunnel
3949  * decapsulation then trap as IP2ME trap ID.
3950  * Only relevant in case of IP2ME action.
3951  * Access: RW
3952  */
3953 MLXSW_ITEM32(reg, ralue, v, 0x24, 31, 1);
3954
3955 /* reg_ralue_tunnel_ptr
3956  * Tunnel Pointer for NVE or IPinIP tunnel decapsulation.
3957  * For Spectrum, pointer to KVD Linear.
3958  * Only relevant in case of IP2ME action.
3959  * Access: RW
3960  */
3961 MLXSW_ITEM32(reg, ralue, tunnel_ptr, 0x24, 0, 24);
3962
3963 static inline void mlxsw_reg_ralue_pack(char *payload,
3964                                         enum mlxsw_reg_ralxx_protocol protocol,
3965                                         enum mlxsw_reg_ralue_op op,
3966                                         u16 virtual_router, u8 prefix_len)
3967 {
3968         MLXSW_REG_ZERO(ralue, payload);
3969         mlxsw_reg_ralue_protocol_set(payload, protocol);
3970         mlxsw_reg_ralue_virtual_router_set(payload, virtual_router);
3971         mlxsw_reg_ralue_prefix_len_set(payload, prefix_len);
3972         mlxsw_reg_ralue_entry_type_set(payload,
3973                                        MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY);
3974         mlxsw_reg_ralue_bmp_len_set(payload, prefix_len);
3975 }
3976
3977 static inline void mlxsw_reg_ralue_pack4(char *payload,
3978                                          enum mlxsw_reg_ralxx_protocol protocol,
3979                                          enum mlxsw_reg_ralue_op op,
3980                                          u16 virtual_router, u8 prefix_len,
3981                                          u32 dip)
3982 {
3983         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
3984         mlxsw_reg_ralue_dip4_set(payload, dip);
3985 }
3986
3987 static inline void
3988 mlxsw_reg_ralue_act_remote_pack(char *payload,
3989                                 enum mlxsw_reg_ralue_trap_action trap_action,
3990                                 u16 trap_id, u32 adjacency_index, u16 ecmp_size)
3991 {
3992         mlxsw_reg_ralue_action_type_set(payload,
3993                                         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE);
3994         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
3995         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
3996         mlxsw_reg_ralue_adjacency_index_set(payload, adjacency_index);
3997         mlxsw_reg_ralue_ecmp_size_set(payload, ecmp_size);
3998 }
3999
4000 static inline void
4001 mlxsw_reg_ralue_act_local_pack(char *payload,
4002                                enum mlxsw_reg_ralue_trap_action trap_action,
4003                                u16 trap_id, u16 local_erif)
4004 {
4005         mlxsw_reg_ralue_action_type_set(payload,
4006                                         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL);
4007         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
4008         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
4009         mlxsw_reg_ralue_local_erif_set(payload, local_erif);
4010 }
4011
4012 static inline void
4013 mlxsw_reg_ralue_act_ip2me_pack(char *payload)
4014 {
4015         mlxsw_reg_ralue_action_type_set(payload,
4016                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
4017 }
4018
4019 /* RAUHT - Router Algorithmic LPM Unicast Host Table Register
4020  * ----------------------------------------------------------
4021  * The RAUHT register is used to configure and query the Unicast Host table in
4022  * devices that implement the Algorithmic LPM.
4023  */
4024 #define MLXSW_REG_RAUHT_ID 0x8014
4025 #define MLXSW_REG_RAUHT_LEN 0x74
4026
4027 static const struct mlxsw_reg_info mlxsw_reg_rauht = {
4028         .id = MLXSW_REG_RAUHT_ID,
4029         .len = MLXSW_REG_RAUHT_LEN,
4030 };
4031
4032 enum mlxsw_reg_rauht_type {
4033         MLXSW_REG_RAUHT_TYPE_IPV4,
4034         MLXSW_REG_RAUHT_TYPE_IPV6,
4035 };
4036
4037 /* reg_rauht_type
4038  * Access: Index
4039  */
4040 MLXSW_ITEM32(reg, rauht, type, 0x00, 24, 2);
4041
4042 enum mlxsw_reg_rauht_op {
4043         MLXSW_REG_RAUHT_OP_QUERY_READ = 0,
4044         /* Read operation */
4045         MLXSW_REG_RAUHT_OP_QUERY_CLEAR_ON_READ = 1,
4046         /* Clear on read operation. Used to read entry and clear
4047          * activity bit.
4048          */
4049         MLXSW_REG_RAUHT_OP_WRITE_ADD = 0,
4050         /* Add. Used to write a new entry to the table. All R/W fields are
4051          * relevant for new entry. Activity bit is set for new entries.
4052          */
4053         MLXSW_REG_RAUHT_OP_WRITE_UPDATE = 1,
4054         /* Update action. Used to update an existing route entry and
4055          * only update the following fields:
4056          * trap_action, trap_id, mac, counter_set_type, counter_index
4057          */
4058         MLXSW_REG_RAUHT_OP_WRITE_CLEAR_ACTIVITY = 2,
4059         /* Clear activity. A bit is cleared for the entry. */
4060         MLXSW_REG_RAUHT_OP_WRITE_DELETE = 3,
4061         /* Delete entry */
4062         MLXSW_REG_RAUHT_OP_WRITE_DELETE_ALL = 4,
4063         /* Delete all host entries on a RIF. In this command, dip
4064          * field is reserved.
4065          */
4066 };
4067
4068 /* reg_rauht_op
4069  * Access: OP
4070  */
4071 MLXSW_ITEM32(reg, rauht, op, 0x00, 20, 3);
4072
4073 /* reg_rauht_a
4074  * Activity. Set for new entries. Set if a packet lookup has hit on
4075  * the specific entry.
4076  * To clear the a bit, use "clear activity" op.
4077  * Enabled by activity_dis in RGCR
4078  * Access: RO
4079  */
4080 MLXSW_ITEM32(reg, rauht, a, 0x00, 16, 1);
4081
4082 /* reg_rauht_rif
4083  * Router Interface
4084  * Access: Index
4085  */
4086 MLXSW_ITEM32(reg, rauht, rif, 0x00, 0, 16);
4087
4088 /* reg_rauht_dip*
4089  * Destination address.
4090  * Access: Index
4091  */
4092 MLXSW_ITEM32(reg, rauht, dip4, 0x1C, 0x0, 32);
4093
4094 enum mlxsw_reg_rauht_trap_action {
4095         MLXSW_REG_RAUHT_TRAP_ACTION_NOP,
4096         MLXSW_REG_RAUHT_TRAP_ACTION_TRAP,
4097         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR_TO_CPU,
4098         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR,
4099         MLXSW_REG_RAUHT_TRAP_ACTION_DISCARD_ERRORS,
4100 };
4101
4102 /* reg_rauht_trap_action
4103  * Access: RW
4104  */
4105 MLXSW_ITEM32(reg, rauht, trap_action, 0x60, 28, 4);
4106
4107 enum mlxsw_reg_rauht_trap_id {
4108         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS0,
4109         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS1,
4110 };
4111
4112 /* reg_rauht_trap_id
4113  * Trap ID to be reported to CPU.
4114  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
4115  * For trap_action of NOP, MIRROR and DISCARD_ERROR,
4116  * trap_id is reserved.
4117  * Access: RW
4118  */
4119 MLXSW_ITEM32(reg, rauht, trap_id, 0x60, 0, 9);
4120
4121 /* reg_rauht_counter_set_type
4122  * Counter set type for flow counters
4123  * Access: RW
4124  */
4125 MLXSW_ITEM32(reg, rauht, counter_set_type, 0x68, 24, 8);
4126
4127 /* reg_rauht_counter_index
4128  * Counter index for flow counters
4129  * Access: RW
4130  */
4131 MLXSW_ITEM32(reg, rauht, counter_index, 0x68, 0, 24);
4132
4133 /* reg_rauht_mac
4134  * MAC address.
4135  * Access: RW
4136  */
4137 MLXSW_ITEM_BUF(reg, rauht, mac, 0x6E, 6);
4138
4139 static inline void mlxsw_reg_rauht_pack(char *payload,
4140                                         enum mlxsw_reg_rauht_op op, u16 rif,
4141                                         const char *mac)
4142 {
4143         MLXSW_REG_ZERO(rauht, payload);
4144         mlxsw_reg_rauht_op_set(payload, op);
4145         mlxsw_reg_rauht_rif_set(payload, rif);
4146         mlxsw_reg_rauht_mac_memcpy_to(payload, mac);
4147 }
4148
4149 static inline void mlxsw_reg_rauht_pack4(char *payload,
4150                                          enum mlxsw_reg_rauht_op op, u16 rif,
4151                                          const char *mac, u32 dip)
4152 {
4153         mlxsw_reg_rauht_pack(payload, op, rif, mac);
4154         mlxsw_reg_rauht_dip4_set(payload, dip);
4155 }
4156
4157 /* RAUHTD - Router Algorithmic LPM Unicast Host Table Dump Register
4158  * ----------------------------------------------------------------
4159  * The RAUHTD register allows dumping entries from the Router Unicast Host
4160  * Table. For a given session an entry is dumped no more than one time. The
4161  * first RAUHTD access after reset is a new session. A session ends when the
4162  * num_rec response is smaller than num_rec request or for IPv4 when the
4163  * num_entries is smaller than 4. The clear activity affect the current session
4164  * or the last session if a new session has not started.
4165  */
4166 #define MLXSW_REG_RAUHTD_ID 0x8018
4167 #define MLXSW_REG_RAUHTD_BASE_LEN 0x20
4168 #define MLXSW_REG_RAUHTD_REC_LEN 0x20
4169 #define MLXSW_REG_RAUHTD_REC_MAX_NUM 32
4170 #define MLXSW_REG_RAUHTD_LEN (MLXSW_REG_RAUHTD_BASE_LEN + \
4171                 MLXSW_REG_RAUHTD_REC_MAX_NUM * MLXSW_REG_RAUHTD_REC_LEN)
4172 #define MLXSW_REG_RAUHTD_IPV4_ENT_PER_REC 4
4173
4174 static const struct mlxsw_reg_info mlxsw_reg_rauhtd = {
4175         .id = MLXSW_REG_RAUHTD_ID,
4176         .len = MLXSW_REG_RAUHTD_LEN,
4177 };
4178
4179 #define MLXSW_REG_RAUHTD_FILTER_A BIT(0)
4180 #define MLXSW_REG_RAUHTD_FILTER_RIF BIT(3)
4181
4182 /* reg_rauhtd_filter_fields
4183  * if a bit is '0' then the relevant field is ignored and dump is done
4184  * regardless of the field value
4185  * Bit0 - filter by activity: entry_a
4186  * Bit3 - filter by entry rip: entry_rif
4187  * Access: Index
4188  */
4189 MLXSW_ITEM32(reg, rauhtd, filter_fields, 0x00, 0, 8);
4190
4191 enum mlxsw_reg_rauhtd_op {
4192         MLXSW_REG_RAUHTD_OP_DUMP,
4193         MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR,
4194 };
4195
4196 /* reg_rauhtd_op
4197  * Access: OP
4198  */
4199 MLXSW_ITEM32(reg, rauhtd, op, 0x04, 24, 2);
4200
4201 /* reg_rauhtd_num_rec
4202  * At request: number of records requested
4203  * At response: number of records dumped
4204  * For IPv4, each record has 4 entries at request and up to 4 entries
4205  * at response
4206  * Range is 0..MLXSW_REG_RAUHTD_REC_MAX_NUM
4207  * Access: Index
4208  */
4209 MLXSW_ITEM32(reg, rauhtd, num_rec, 0x04, 0, 8);
4210
4211 /* reg_rauhtd_entry_a
4212  * Dump only if activity has value of entry_a
4213  * Reserved if filter_fields bit0 is '0'
4214  * Access: Index
4215  */
4216 MLXSW_ITEM32(reg, rauhtd, entry_a, 0x08, 16, 1);
4217
4218 enum mlxsw_reg_rauhtd_type {
4219         MLXSW_REG_RAUHTD_TYPE_IPV4,
4220         MLXSW_REG_RAUHTD_TYPE_IPV6,
4221 };
4222
4223 /* reg_rauhtd_type
4224  * Dump only if record type is:
4225  * 0 - IPv4
4226  * 1 - IPv6
4227  * Access: Index
4228  */
4229 MLXSW_ITEM32(reg, rauhtd, type, 0x08, 0, 4);
4230
4231 /* reg_rauhtd_entry_rif
4232  * Dump only if RIF has value of entry_rif
4233  * Reserved if filter_fields bit3 is '0'
4234  * Access: Index
4235  */
4236 MLXSW_ITEM32(reg, rauhtd, entry_rif, 0x0C, 0, 16);
4237
4238 static inline void mlxsw_reg_rauhtd_pack(char *payload,
4239                                          enum mlxsw_reg_rauhtd_type type)
4240 {
4241         MLXSW_REG_ZERO(rauhtd, payload);
4242         mlxsw_reg_rauhtd_filter_fields_set(payload, MLXSW_REG_RAUHTD_FILTER_A);
4243         mlxsw_reg_rauhtd_op_set(payload, MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR);
4244         mlxsw_reg_rauhtd_num_rec_set(payload, MLXSW_REG_RAUHTD_REC_MAX_NUM);
4245         mlxsw_reg_rauhtd_entry_a_set(payload, 1);
4246         mlxsw_reg_rauhtd_type_set(payload, type);
4247 }
4248
4249 /* reg_rauhtd_ipv4_rec_num_entries
4250  * Number of valid entries in this record:
4251  * 0 - 1 valid entry
4252  * 1 - 2 valid entries
4253  * 2 - 3 valid entries
4254  * 3 - 4 valid entries
4255  * Access: RO
4256  */
4257 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_rec_num_entries,
4258                      MLXSW_REG_RAUHTD_BASE_LEN, 28, 2,
4259                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
4260
4261 /* reg_rauhtd_rec_type
4262  * Record type.
4263  * 0 - IPv4
4264  * 1 - IPv6
4265  * Access: RO
4266  */
4267 MLXSW_ITEM32_INDEXED(reg, rauhtd, rec_type, MLXSW_REG_RAUHTD_BASE_LEN, 24, 2,
4268                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
4269
4270 #define MLXSW_REG_RAUHTD_IPV4_ENT_LEN 0x8
4271
4272 /* reg_rauhtd_ipv4_ent_a
4273  * Activity. Set for new entries. Set if a packet lookup has hit on the
4274  * specific entry.
4275  * Access: RO
4276  */
4277 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
4278                      MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
4279
4280 /* reg_rauhtd_ipv4_ent_rif
4281  * Router interface.
4282  * Access: RO
4283  */
4284 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
4285                      16, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
4286
4287 /* reg_rauhtd_ipv4_ent_dip
4288  * Destination IPv4 address.
4289  * Access: RO
4290  */
4291 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN, 0,
4292                      32, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x04, false);
4293
4294 static inline void mlxsw_reg_rauhtd_ent_ipv4_unpack(char *payload,
4295                                                     int ent_index, u16 *p_rif,
4296                                                     u32 *p_dip)
4297 {
4298         *p_rif = mlxsw_reg_rauhtd_ipv4_ent_rif_get(payload, ent_index);
4299         *p_dip = mlxsw_reg_rauhtd_ipv4_ent_dip_get(payload, ent_index);
4300 }
4301
4302 /* MFCR - Management Fan Control Register
4303  * --------------------------------------
4304  * This register controls the settings of the Fan Speed PWM mechanism.
4305  */
4306 #define MLXSW_REG_MFCR_ID 0x9001
4307 #define MLXSW_REG_MFCR_LEN 0x08
4308
4309 static const struct mlxsw_reg_info mlxsw_reg_mfcr = {
4310         .id = MLXSW_REG_MFCR_ID,
4311         .len = MLXSW_REG_MFCR_LEN,
4312 };
4313
4314 enum mlxsw_reg_mfcr_pwm_frequency {
4315         MLXSW_REG_MFCR_PWM_FEQ_11HZ = 0x00,
4316         MLXSW_REG_MFCR_PWM_FEQ_14_7HZ = 0x01,
4317         MLXSW_REG_MFCR_PWM_FEQ_22_1HZ = 0x02,
4318         MLXSW_REG_MFCR_PWM_FEQ_1_4KHZ = 0x40,
4319         MLXSW_REG_MFCR_PWM_FEQ_5KHZ = 0x41,
4320         MLXSW_REG_MFCR_PWM_FEQ_20KHZ = 0x42,
4321         MLXSW_REG_MFCR_PWM_FEQ_22_5KHZ = 0x43,
4322         MLXSW_REG_MFCR_PWM_FEQ_25KHZ = 0x44,
4323 };
4324
4325 /* reg_mfcr_pwm_frequency
4326  * Controls the frequency of the PWM signal.
4327  * Access: RW
4328  */
4329 MLXSW_ITEM32(reg, mfcr, pwm_frequency, 0x00, 0, 6);
4330
4331 #define MLXSW_MFCR_TACHOS_MAX 10
4332
4333 /* reg_mfcr_tacho_active
4334  * Indicates which of the tachometer is active (bit per tachometer).
4335  * Access: RO
4336  */
4337 MLXSW_ITEM32(reg, mfcr, tacho_active, 0x04, 16, MLXSW_MFCR_TACHOS_MAX);
4338
4339 #define MLXSW_MFCR_PWMS_MAX 5
4340
4341 /* reg_mfcr_pwm_active
4342  * Indicates which of the PWM control is active (bit per PWM).
4343  * Access: RO
4344  */
4345 MLXSW_ITEM32(reg, mfcr, pwm_active, 0x04, 0, MLXSW_MFCR_PWMS_MAX);
4346
4347 static inline void
4348 mlxsw_reg_mfcr_pack(char *payload,
4349                     enum mlxsw_reg_mfcr_pwm_frequency pwm_frequency)
4350 {
4351         MLXSW_REG_ZERO(mfcr, payload);
4352         mlxsw_reg_mfcr_pwm_frequency_set(payload, pwm_frequency);
4353 }
4354
4355 static inline void
4356 mlxsw_reg_mfcr_unpack(char *payload,
4357                       enum mlxsw_reg_mfcr_pwm_frequency *p_pwm_frequency,
4358                       u16 *p_tacho_active, u8 *p_pwm_active)
4359 {
4360         *p_pwm_frequency = mlxsw_reg_mfcr_pwm_frequency_get(payload);
4361         *p_tacho_active = mlxsw_reg_mfcr_tacho_active_get(payload);
4362         *p_pwm_active = mlxsw_reg_mfcr_pwm_active_get(payload);
4363 }
4364
4365 /* MFSC - Management Fan Speed Control Register
4366  * --------------------------------------------
4367  * This register controls the settings of the Fan Speed PWM mechanism.
4368  */
4369 #define MLXSW_REG_MFSC_ID 0x9002
4370 #define MLXSW_REG_MFSC_LEN 0x08
4371
4372 static const struct mlxsw_reg_info mlxsw_reg_mfsc = {
4373         .id = MLXSW_REG_MFSC_ID,
4374         .len = MLXSW_REG_MFSC_LEN,
4375 };
4376
4377 /* reg_mfsc_pwm
4378  * Fan pwm to control / monitor.
4379  * Access: Index
4380  */
4381 MLXSW_ITEM32(reg, mfsc, pwm, 0x00, 24, 3);
4382
4383 /* reg_mfsc_pwm_duty_cycle
4384  * Controls the duty cycle of the PWM. Value range from 0..255 to
4385  * represent duty cycle of 0%...100%.
4386  * Access: RW
4387  */
4388 MLXSW_ITEM32(reg, mfsc, pwm_duty_cycle, 0x04, 0, 8);
4389
4390 static inline void mlxsw_reg_mfsc_pack(char *payload, u8 pwm,
4391                                        u8 pwm_duty_cycle)
4392 {
4393         MLXSW_REG_ZERO(mfsc, payload);
4394         mlxsw_reg_mfsc_pwm_set(payload, pwm);
4395         mlxsw_reg_mfsc_pwm_duty_cycle_set(payload, pwm_duty_cycle);
4396 }
4397
4398 /* MFSM - Management Fan Speed Measurement
4399  * ---------------------------------------
4400  * This register controls the settings of the Tacho measurements and
4401  * enables reading the Tachometer measurements.
4402  */
4403 #define MLXSW_REG_MFSM_ID 0x9003
4404 #define MLXSW_REG_MFSM_LEN 0x08
4405
4406 static const struct mlxsw_reg_info mlxsw_reg_mfsm = {
4407         .id = MLXSW_REG_MFSM_ID,
4408         .len = MLXSW_REG_MFSM_LEN,
4409 };
4410
4411 /* reg_mfsm_tacho
4412  * Fan tachometer index.
4413  * Access: Index
4414  */
4415 MLXSW_ITEM32(reg, mfsm, tacho, 0x00, 24, 4);
4416
4417 /* reg_mfsm_rpm
4418  * Fan speed (round per minute).
4419  * Access: RO
4420  */
4421 MLXSW_ITEM32(reg, mfsm, rpm, 0x04, 0, 16);
4422
4423 static inline void mlxsw_reg_mfsm_pack(char *payload, u8 tacho)
4424 {
4425         MLXSW_REG_ZERO(mfsm, payload);
4426         mlxsw_reg_mfsm_tacho_set(payload, tacho);
4427 }
4428
4429 /* MTCAP - Management Temperature Capabilities
4430  * -------------------------------------------
4431  * This register exposes the capabilities of the device and
4432  * system temperature sensing.
4433  */
4434 #define MLXSW_REG_MTCAP_ID 0x9009
4435 #define MLXSW_REG_MTCAP_LEN 0x08
4436
4437 static const struct mlxsw_reg_info mlxsw_reg_mtcap = {
4438         .id = MLXSW_REG_MTCAP_ID,
4439         .len = MLXSW_REG_MTCAP_LEN,
4440 };
4441
4442 /* reg_mtcap_sensor_count
4443  * Number of sensors supported by the device.
4444  * This includes the QSFP module sensors (if exists in the QSFP module).
4445  * Access: RO
4446  */
4447 MLXSW_ITEM32(reg, mtcap, sensor_count, 0x00, 0, 7);
4448
4449 /* MTMP - Management Temperature
4450  * -----------------------------
4451  * This register controls the settings of the temperature measurements
4452  * and enables reading the temperature measurements. Note that temperature
4453  * is in 0.125 degrees Celsius.
4454  */
4455 #define MLXSW_REG_MTMP_ID 0x900A
4456 #define MLXSW_REG_MTMP_LEN 0x20
4457
4458 static const struct mlxsw_reg_info mlxsw_reg_mtmp = {
4459         .id = MLXSW_REG_MTMP_ID,
4460         .len = MLXSW_REG_MTMP_LEN,
4461 };
4462
4463 /* reg_mtmp_sensor_index
4464  * Sensors index to access.
4465  * 64-127 of sensor_index are mapped to the SFP+/QSFP modules sequentially
4466  * (module 0 is mapped to sensor_index 64).
4467  * Access: Index
4468  */
4469 MLXSW_ITEM32(reg, mtmp, sensor_index, 0x00, 0, 7);
4470
4471 /* Convert to milli degrees Celsius */
4472 #define MLXSW_REG_MTMP_TEMP_TO_MC(val) (val * 125)
4473
4474 /* reg_mtmp_temperature
4475  * Temperature reading from the sensor. Reading is in 0.125 Celsius
4476  * degrees units.
4477  * Access: RO
4478  */
4479 MLXSW_ITEM32(reg, mtmp, temperature, 0x04, 0, 16);
4480
4481 /* reg_mtmp_mte
4482  * Max Temperature Enable - enables measuring the max temperature on a sensor.
4483  * Access: RW
4484  */
4485 MLXSW_ITEM32(reg, mtmp, mte, 0x08, 31, 1);
4486
4487 /* reg_mtmp_mtr
4488  * Max Temperature Reset - clears the value of the max temperature register.
4489  * Access: WO
4490  */
4491 MLXSW_ITEM32(reg, mtmp, mtr, 0x08, 30, 1);
4492
4493 /* reg_mtmp_max_temperature
4494  * The highest measured temperature from the sensor.
4495  * When the bit mte is cleared, the field max_temperature is reserved.
4496  * Access: RO
4497  */
4498 MLXSW_ITEM32(reg, mtmp, max_temperature, 0x08, 0, 16);
4499
4500 #define MLXSW_REG_MTMP_SENSOR_NAME_SIZE 8
4501
4502 /* reg_mtmp_sensor_name
4503  * Sensor Name
4504  * Access: RO
4505  */
4506 MLXSW_ITEM_BUF(reg, mtmp, sensor_name, 0x18, MLXSW_REG_MTMP_SENSOR_NAME_SIZE);
4507
4508 static inline void mlxsw_reg_mtmp_pack(char *payload, u8 sensor_index,
4509                                        bool max_temp_enable,
4510                                        bool max_temp_reset)
4511 {
4512         MLXSW_REG_ZERO(mtmp, payload);
4513         mlxsw_reg_mtmp_sensor_index_set(payload, sensor_index);
4514         mlxsw_reg_mtmp_mte_set(payload, max_temp_enable);
4515         mlxsw_reg_mtmp_mtr_set(payload, max_temp_reset);
4516 }
4517
4518 static inline void mlxsw_reg_mtmp_unpack(char *payload, unsigned int *p_temp,
4519                                          unsigned int *p_max_temp,
4520                                          char *sensor_name)
4521 {
4522         u16 temp;
4523
4524         if (p_temp) {
4525                 temp = mlxsw_reg_mtmp_temperature_get(payload);
4526                 *p_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
4527         }
4528         if (p_max_temp) {
4529                 temp = mlxsw_reg_mtmp_max_temperature_get(payload);
4530                 *p_max_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
4531         }
4532         if (sensor_name)
4533                 mlxsw_reg_mtmp_sensor_name_memcpy_from(payload, sensor_name);
4534 }
4535
4536 /* MLCR - Management LED Control Register
4537  * --------------------------------------
4538  * Controls the system LEDs.
4539  */
4540 #define MLXSW_REG_MLCR_ID 0x902B
4541 #define MLXSW_REG_MLCR_LEN 0x0C
4542
4543 static const struct mlxsw_reg_info mlxsw_reg_mlcr = {
4544         .id = MLXSW_REG_MLCR_ID,
4545         .len = MLXSW_REG_MLCR_LEN,
4546 };
4547
4548 /* reg_mlcr_local_port
4549  * Local port number.
4550  * Access: RW
4551  */
4552 MLXSW_ITEM32(reg, mlcr, local_port, 0x00, 16, 8);
4553
4554 #define MLXSW_REG_MLCR_DURATION_MAX 0xFFFF
4555
4556 /* reg_mlcr_beacon_duration
4557  * Duration of the beacon to be active, in seconds.
4558  * 0x0 - Will turn off the beacon.
4559  * 0xFFFF - Will turn on the beacon until explicitly turned off.
4560  * Access: RW
4561  */
4562 MLXSW_ITEM32(reg, mlcr, beacon_duration, 0x04, 0, 16);
4563
4564 /* reg_mlcr_beacon_remain
4565  * Remaining duration of the beacon, in seconds.
4566  * 0xFFFF indicates an infinite amount of time.
4567  * Access: RO
4568  */
4569 MLXSW_ITEM32(reg, mlcr, beacon_remain, 0x08, 0, 16);
4570
4571 static inline void mlxsw_reg_mlcr_pack(char *payload, u8 local_port,
4572                                        bool active)
4573 {
4574         MLXSW_REG_ZERO(mlcr, payload);
4575         mlxsw_reg_mlcr_local_port_set(payload, local_port);
4576         mlxsw_reg_mlcr_beacon_duration_set(payload, active ?
4577                                            MLXSW_REG_MLCR_DURATION_MAX : 0);
4578 }
4579
4580 /* SBPR - Shared Buffer Pools Register
4581  * -----------------------------------
4582  * The SBPR configures and retrieves the shared buffer pools and configuration.
4583  */
4584 #define MLXSW_REG_SBPR_ID 0xB001
4585 #define MLXSW_REG_SBPR_LEN 0x14
4586
4587 static const struct mlxsw_reg_info mlxsw_reg_sbpr = {
4588         .id = MLXSW_REG_SBPR_ID,
4589         .len = MLXSW_REG_SBPR_LEN,
4590 };
4591
4592 /* shared direstion enum for SBPR, SBCM, SBPM */
4593 enum mlxsw_reg_sbxx_dir {
4594         MLXSW_REG_SBXX_DIR_INGRESS,
4595         MLXSW_REG_SBXX_DIR_EGRESS,
4596 };
4597
4598 /* reg_sbpr_dir
4599  * Direction.
4600  * Access: Index
4601  */
4602 MLXSW_ITEM32(reg, sbpr, dir, 0x00, 24, 2);
4603
4604 /* reg_sbpr_pool
4605  * Pool index.
4606  * Access: Index
4607  */
4608 MLXSW_ITEM32(reg, sbpr, pool, 0x00, 0, 4);
4609
4610 /* reg_sbpr_size
4611  * Pool size in buffer cells.
4612  * Access: RW
4613  */
4614 MLXSW_ITEM32(reg, sbpr, size, 0x04, 0, 24);
4615
4616 enum mlxsw_reg_sbpr_mode {
4617         MLXSW_REG_SBPR_MODE_STATIC,
4618         MLXSW_REG_SBPR_MODE_DYNAMIC,
4619 };
4620
4621 /* reg_sbpr_mode
4622  * Pool quota calculation mode.
4623  * Access: RW
4624  */
4625 MLXSW_ITEM32(reg, sbpr, mode, 0x08, 0, 4);
4626
4627 static inline void mlxsw_reg_sbpr_pack(char *payload, u8 pool,
4628                                        enum mlxsw_reg_sbxx_dir dir,
4629                                        enum mlxsw_reg_sbpr_mode mode, u32 size)
4630 {
4631         MLXSW_REG_ZERO(sbpr, payload);
4632         mlxsw_reg_sbpr_pool_set(payload, pool);
4633         mlxsw_reg_sbpr_dir_set(payload, dir);
4634         mlxsw_reg_sbpr_mode_set(payload, mode);
4635         mlxsw_reg_sbpr_size_set(payload, size);
4636 }
4637
4638 /* SBCM - Shared Buffer Class Management Register
4639  * ----------------------------------------------
4640  * The SBCM register configures and retrieves the shared buffer allocation
4641  * and configuration according to Port-PG, including the binding to pool
4642  * and definition of the associated quota.
4643  */
4644 #define MLXSW_REG_SBCM_ID 0xB002
4645 #define MLXSW_REG_SBCM_LEN 0x28
4646
4647 static const struct mlxsw_reg_info mlxsw_reg_sbcm = {
4648         .id = MLXSW_REG_SBCM_ID,
4649         .len = MLXSW_REG_SBCM_LEN,
4650 };
4651
4652 /* reg_sbcm_local_port
4653  * Local port number.
4654  * For Ingress: excludes CPU port and Router port
4655  * For Egress: excludes IP Router
4656  * Access: Index
4657  */
4658 MLXSW_ITEM32(reg, sbcm, local_port, 0x00, 16, 8);
4659
4660 /* reg_sbcm_pg_buff
4661  * PG buffer - Port PG (dir=ingress) / traffic class (dir=egress)
4662  * For PG buffer: range is 0..cap_max_pg_buffers - 1
4663  * For traffic class: range is 0..cap_max_tclass - 1
4664  * Note that when traffic class is in MC aware mode then the traffic
4665  * classes which are MC aware cannot be configured.
4666  * Access: Index
4667  */
4668 MLXSW_ITEM32(reg, sbcm, pg_buff, 0x00, 8, 6);
4669
4670 /* reg_sbcm_dir
4671  * Direction.
4672  * Access: Index
4673  */
4674 MLXSW_ITEM32(reg, sbcm, dir, 0x00, 0, 2);
4675
4676 /* reg_sbcm_min_buff
4677  * Minimum buffer size for the limiter, in cells.
4678  * Access: RW
4679  */
4680 MLXSW_ITEM32(reg, sbcm, min_buff, 0x18, 0, 24);
4681
4682 /* shared max_buff limits for dynamic threshold for SBCM, SBPM */
4683 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MIN 1
4684 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MAX 14
4685
4686 /* reg_sbcm_max_buff
4687  * When the pool associated to the port-pg/tclass is configured to
4688  * static, Maximum buffer size for the limiter configured in cells.
4689  * When the pool associated to the port-pg/tclass is configured to
4690  * dynamic, the max_buff holds the "alpha" parameter, supporting
4691  * the following values:
4692  * 0: 0
4693  * i: (1/128)*2^(i-1), for i=1..14
4694  * 0xFF: Infinity
4695  * Access: RW
4696  */
4697 MLXSW_ITEM32(reg, sbcm, max_buff, 0x1C, 0, 24);
4698
4699 /* reg_sbcm_pool
4700  * Association of the port-priority to a pool.
4701  * Access: RW
4702  */
4703 MLXSW_ITEM32(reg, sbcm, pool, 0x24, 0, 4);
4704
4705 static inline void mlxsw_reg_sbcm_pack(char *payload, u8 local_port, u8 pg_buff,
4706                                        enum mlxsw_reg_sbxx_dir dir,
4707                                        u32 min_buff, u32 max_buff, u8 pool)
4708 {
4709         MLXSW_REG_ZERO(sbcm, payload);
4710         mlxsw_reg_sbcm_local_port_set(payload, local_port);
4711         mlxsw_reg_sbcm_pg_buff_set(payload, pg_buff);
4712         mlxsw_reg_sbcm_dir_set(payload, dir);
4713         mlxsw_reg_sbcm_min_buff_set(payload, min_buff);
4714         mlxsw_reg_sbcm_max_buff_set(payload, max_buff);
4715         mlxsw_reg_sbcm_pool_set(payload, pool);
4716 }
4717
4718 /* SBPM - Shared Buffer Port Management Register
4719  * ---------------------------------------------
4720  * The SBPM register configures and retrieves the shared buffer allocation
4721  * and configuration according to Port-Pool, including the definition
4722  * of the associated quota.
4723  */
4724 #define MLXSW_REG_SBPM_ID 0xB003
4725 #define MLXSW_REG_SBPM_LEN 0x28
4726
4727 static const struct mlxsw_reg_info mlxsw_reg_sbpm = {
4728         .id = MLXSW_REG_SBPM_ID,
4729         .len = MLXSW_REG_SBPM_LEN,
4730 };
4731
4732 /* reg_sbpm_local_port
4733  * Local port number.
4734  * For Ingress: excludes CPU port and Router port
4735  * For Egress: excludes IP Router
4736  * Access: Index
4737  */
4738 MLXSW_ITEM32(reg, sbpm, local_port, 0x00, 16, 8);
4739
4740 /* reg_sbpm_pool
4741  * The pool associated to quota counting on the local_port.
4742  * Access: Index
4743  */
4744 MLXSW_ITEM32(reg, sbpm, pool, 0x00, 8, 4);
4745
4746 /* reg_sbpm_dir
4747  * Direction.
4748  * Access: Index
4749  */
4750 MLXSW_ITEM32(reg, sbpm, dir, 0x00, 0, 2);
4751
4752 /* reg_sbpm_buff_occupancy
4753  * Current buffer occupancy in cells.
4754  * Access: RO
4755  */
4756 MLXSW_ITEM32(reg, sbpm, buff_occupancy, 0x10, 0, 24);
4757
4758 /* reg_sbpm_clr
4759  * Clear Max Buffer Occupancy
4760  * When this bit is set, max_buff_occupancy field is cleared (and a
4761  * new max value is tracked from the time the clear was performed).
4762  * Access: OP
4763  */
4764 MLXSW_ITEM32(reg, sbpm, clr, 0x14, 31, 1);
4765
4766 /* reg_sbpm_max_buff_occupancy
4767  * Maximum value of buffer occupancy in cells monitored. Cleared by
4768  * writing to the clr field.
4769  * Access: RO
4770  */
4771 MLXSW_ITEM32(reg, sbpm, max_buff_occupancy, 0x14, 0, 24);
4772
4773 /* reg_sbpm_min_buff
4774  * Minimum buffer size for the limiter, in cells.
4775  * Access: RW
4776  */
4777 MLXSW_ITEM32(reg, sbpm, min_buff, 0x18, 0, 24);
4778
4779 /* reg_sbpm_max_buff
4780  * When the pool associated to the port-pg/tclass is configured to
4781  * static, Maximum buffer size for the limiter configured in cells.
4782  * When the pool associated to the port-pg/tclass is configured to
4783  * dynamic, the max_buff holds the "alpha" parameter, supporting
4784  * the following values:
4785  * 0: 0
4786  * i: (1/128)*2^(i-1), for i=1..14
4787  * 0xFF: Infinity
4788  * Access: RW
4789  */
4790 MLXSW_ITEM32(reg, sbpm, max_buff, 0x1C, 0, 24);
4791
4792 static inline void mlxsw_reg_sbpm_pack(char *payload, u8 local_port, u8 pool,
4793                                        enum mlxsw_reg_sbxx_dir dir, bool clr,
4794                                        u32 min_buff, u32 max_buff)
4795 {
4796         MLXSW_REG_ZERO(sbpm, payload);
4797         mlxsw_reg_sbpm_local_port_set(payload, local_port);
4798         mlxsw_reg_sbpm_pool_set(payload, pool);
4799         mlxsw_reg_sbpm_dir_set(payload, dir);
4800         mlxsw_reg_sbpm_clr_set(payload, clr);
4801         mlxsw_reg_sbpm_min_buff_set(payload, min_buff);
4802         mlxsw_reg_sbpm_max_buff_set(payload, max_buff);
4803 }
4804
4805 static inline void mlxsw_reg_sbpm_unpack(char *payload, u32 *p_buff_occupancy,
4806                                          u32 *p_max_buff_occupancy)
4807 {
4808         *p_buff_occupancy = mlxsw_reg_sbpm_buff_occupancy_get(payload);
4809         *p_max_buff_occupancy = mlxsw_reg_sbpm_max_buff_occupancy_get(payload);
4810 }
4811
4812 /* SBMM - Shared Buffer Multicast Management Register
4813  * --------------------------------------------------
4814  * The SBMM register configures and retrieves the shared buffer allocation
4815  * and configuration for MC packets according to Switch-Priority, including
4816  * the binding to pool and definition of the associated quota.
4817  */
4818 #define MLXSW_REG_SBMM_ID 0xB004
4819 #define MLXSW_REG_SBMM_LEN 0x28
4820
4821 static const struct mlxsw_reg_info mlxsw_reg_sbmm = {
4822         .id = MLXSW_REG_SBMM_ID,
4823         .len = MLXSW_REG_SBMM_LEN,
4824 };
4825
4826 /* reg_sbmm_prio
4827  * Switch Priority.
4828  * Access: Index
4829  */
4830 MLXSW_ITEM32(reg, sbmm, prio, 0x00, 8, 4);
4831
4832 /* reg_sbmm_min_buff
4833  * Minimum buffer size for the limiter, in cells.
4834  * Access: RW
4835  */
4836 MLXSW_ITEM32(reg, sbmm, min_buff, 0x18, 0, 24);
4837
4838 /* reg_sbmm_max_buff
4839  * When the pool associated to the port-pg/tclass is configured to
4840  * static, Maximum buffer size for the limiter configured in cells.
4841  * When the pool associated to the port-pg/tclass is configured to
4842  * dynamic, the max_buff holds the "alpha" parameter, supporting
4843  * the following values:
4844  * 0: 0
4845  * i: (1/128)*2^(i-1), for i=1..14
4846  * 0xFF: Infinity
4847  * Access: RW
4848  */
4849 MLXSW_ITEM32(reg, sbmm, max_buff, 0x1C, 0, 24);
4850
4851 /* reg_sbmm_pool
4852  * Association of the port-priority to a pool.
4853  * Access: RW
4854  */
4855 MLXSW_ITEM32(reg, sbmm, pool, 0x24, 0, 4);
4856
4857 static inline void mlxsw_reg_sbmm_pack(char *payload, u8 prio, u32 min_buff,
4858                                        u32 max_buff, u8 pool)
4859 {
4860         MLXSW_REG_ZERO(sbmm, payload);
4861         mlxsw_reg_sbmm_prio_set(payload, prio);
4862         mlxsw_reg_sbmm_min_buff_set(payload, min_buff);
4863         mlxsw_reg_sbmm_max_buff_set(payload, max_buff);
4864         mlxsw_reg_sbmm_pool_set(payload, pool);
4865 }
4866
4867 /* SBSR - Shared Buffer Status Register
4868  * ------------------------------------
4869  * The SBSR register retrieves the shared buffer occupancy according to
4870  * Port-Pool. Note that this register enables reading a large amount of data.
4871  * It is the user's responsibility to limit the amount of data to ensure the
4872  * response can match the maximum transfer unit. In case the response exceeds
4873  * the maximum transport unit, it will be truncated with no special notice.
4874  */
4875 #define MLXSW_REG_SBSR_ID 0xB005
4876 #define MLXSW_REG_SBSR_BASE_LEN 0x5C /* base length, without records */
4877 #define MLXSW_REG_SBSR_REC_LEN 0x8 /* record length */
4878 #define MLXSW_REG_SBSR_REC_MAX_COUNT 120
4879 #define MLXSW_REG_SBSR_LEN (MLXSW_REG_SBSR_BASE_LEN +   \
4880                             MLXSW_REG_SBSR_REC_LEN *    \
4881                             MLXSW_REG_SBSR_REC_MAX_COUNT)
4882
4883 static const struct mlxsw_reg_info mlxsw_reg_sbsr = {
4884         .id = MLXSW_REG_SBSR_ID,
4885         .len = MLXSW_REG_SBSR_LEN,
4886 };
4887
4888 /* reg_sbsr_clr
4889  * Clear Max Buffer Occupancy. When this bit is set, the max_buff_occupancy
4890  * field is cleared (and a new max value is tracked from the time the clear
4891  * was performed).
4892  * Access: OP
4893  */
4894 MLXSW_ITEM32(reg, sbsr, clr, 0x00, 31, 1);
4895
4896 /* reg_sbsr_ingress_port_mask
4897  * Bit vector for all ingress network ports.
4898  * Indicates which of the ports (for which the relevant bit is set)
4899  * are affected by the set operation. Configuration of any other port
4900  * does not change.
4901  * Access: Index
4902  */
4903 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, ingress_port_mask, 0x10, 0x20, 1);
4904
4905 /* reg_sbsr_pg_buff_mask
4906  * Bit vector for all switch priority groups.
4907  * Indicates which of the priorities (for which the relevant bit is set)
4908  * are affected by the set operation. Configuration of any other priority
4909  * does not change.
4910  * Range is 0..cap_max_pg_buffers - 1
4911  * Access: Index
4912  */
4913 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, pg_buff_mask, 0x30, 0x4, 1);
4914
4915 /* reg_sbsr_egress_port_mask
4916  * Bit vector for all egress network ports.
4917  * Indicates which of the ports (for which the relevant bit is set)
4918  * are affected by the set operation. Configuration of any other port
4919  * does not change.
4920  * Access: Index
4921  */
4922 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, egress_port_mask, 0x34, 0x20, 1);
4923
4924 /* reg_sbsr_tclass_mask
4925  * Bit vector for all traffic classes.
4926  * Indicates which of the traffic classes (for which the relevant bit is
4927  * set) are affected by the set operation. Configuration of any other
4928  * traffic class does not change.
4929  * Range is 0..cap_max_tclass - 1
4930  * Access: Index
4931  */
4932 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, tclass_mask, 0x54, 0x8, 1);
4933
4934 static inline void mlxsw_reg_sbsr_pack(char *payload, bool clr)
4935 {
4936         MLXSW_REG_ZERO(sbsr, payload);
4937         mlxsw_reg_sbsr_clr_set(payload, clr);
4938 }
4939
4940 /* reg_sbsr_rec_buff_occupancy
4941  * Current buffer occupancy in cells.
4942  * Access: RO
4943  */
4944 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
4945                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x00, false);
4946
4947 /* reg_sbsr_rec_max_buff_occupancy
4948  * Maximum value of buffer occupancy in cells monitored. Cleared by
4949  * writing to the clr field.
4950  * Access: RO
4951  */
4952 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_max_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
4953                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x04, false);
4954
4955 static inline void mlxsw_reg_sbsr_rec_unpack(char *payload, int rec_index,
4956                                              u32 *p_buff_occupancy,
4957                                              u32 *p_max_buff_occupancy)
4958 {
4959         *p_buff_occupancy =
4960                 mlxsw_reg_sbsr_rec_buff_occupancy_get(payload, rec_index);
4961         *p_max_buff_occupancy =
4962                 mlxsw_reg_sbsr_rec_max_buff_occupancy_get(payload, rec_index);
4963 }
4964
4965 static inline const char *mlxsw_reg_id_str(u16 reg_id)
4966 {
4967         switch (reg_id) {
4968         case MLXSW_REG_SGCR_ID:
4969                 return "SGCR";
4970         case MLXSW_REG_SPAD_ID:
4971                 return "SPAD";
4972         case MLXSW_REG_SMID_ID:
4973                 return "SMID";
4974         case MLXSW_REG_SSPR_ID:
4975                 return "SSPR";
4976         case MLXSW_REG_SFDAT_ID:
4977                 return "SFDAT";
4978         case MLXSW_REG_SFD_ID:
4979                 return "SFD";
4980         case MLXSW_REG_SFN_ID:
4981                 return "SFN";
4982         case MLXSW_REG_SPMS_ID:
4983                 return "SPMS";
4984         case MLXSW_REG_SPVID_ID:
4985                 return "SPVID";
4986         case MLXSW_REG_SPVM_ID:
4987                 return "SPVM";
4988         case MLXSW_REG_SPAFT_ID:
4989                 return "SPAFT";
4990         case MLXSW_REG_SFGC_ID:
4991                 return "SFGC";
4992         case MLXSW_REG_SFTR_ID:
4993                 return "SFTR";
4994         case MLXSW_REG_SFDF_ID:
4995                 return "SFDF";
4996         case MLXSW_REG_SLDR_ID:
4997                 return "SLDR";
4998         case MLXSW_REG_SLCR_ID:
4999                 return "SLCR";
5000         case MLXSW_REG_SLCOR_ID:
5001                 return "SLCOR";
5002         case MLXSW_REG_SPMLR_ID:
5003                 return "SPMLR";
5004         case MLXSW_REG_SVFA_ID:
5005                 return "SVFA";
5006         case MLXSW_REG_SVPE_ID:
5007                 return "SVPE";
5008         case MLXSW_REG_SFMR_ID:
5009                 return "SFMR";
5010         case MLXSW_REG_SPVMLR_ID:
5011                 return "SPVMLR";
5012         case MLXSW_REG_QTCT_ID:
5013                 return "QTCT";
5014         case MLXSW_REG_QEEC_ID:
5015                 return "QEEC";
5016         case MLXSW_REG_PMLP_ID:
5017                 return "PMLP";
5018         case MLXSW_REG_PMTU_ID:
5019                 return "PMTU";
5020         case MLXSW_REG_PTYS_ID:
5021                 return "PTYS";
5022         case MLXSW_REG_PPAD_ID:
5023                 return "PPAD";
5024         case MLXSW_REG_PAOS_ID:
5025                 return "PAOS";
5026         case MLXSW_REG_PFCC_ID:
5027                 return "PFCC";
5028         case MLXSW_REG_PPCNT_ID:
5029                 return "PPCNT";
5030         case MLXSW_REG_PPTB_ID:
5031                 return "PPTB";
5032         case MLXSW_REG_PBMC_ID:
5033                 return "PBMC";
5034         case MLXSW_REG_PSPA_ID:
5035                 return "PSPA";
5036         case MLXSW_REG_HTGT_ID:
5037                 return "HTGT";
5038         case MLXSW_REG_HPKT_ID:
5039                 return "HPKT";
5040         case MLXSW_REG_RGCR_ID:
5041                 return "RGCR";
5042         case MLXSW_REG_RITR_ID:
5043                 return "RITR";
5044         case MLXSW_REG_RATR_ID:
5045                 return "RATR";
5046         case MLXSW_REG_RALTA_ID:
5047                 return "RALTA";
5048         case MLXSW_REG_RALST_ID:
5049                 return "RALST";
5050         case MLXSW_REG_RALTB_ID:
5051                 return "RALTB";
5052         case MLXSW_REG_RALUE_ID:
5053                 return "RALUE";
5054         case MLXSW_REG_RAUHT_ID:
5055                 return "RAUHT";
5056         case MLXSW_REG_RAUHTD_ID:
5057                 return "RAUHTD";
5058         case MLXSW_REG_MFCR_ID:
5059                 return "MFCR";
5060         case MLXSW_REG_MFSC_ID:
5061                 return "MFSC";
5062         case MLXSW_REG_MFSM_ID:
5063                 return "MFSM";
5064         case MLXSW_REG_MTCAP_ID:
5065                 return "MTCAP";
5066         case MLXSW_REG_MTMP_ID:
5067                 return "MTMP";
5068         case MLXSW_REG_MLCR_ID:
5069                 return "MLCR";
5070         case MLXSW_REG_SBPR_ID:
5071                 return "SBPR";
5072         case MLXSW_REG_SBCM_ID:
5073                 return "SBCM";
5074         case MLXSW_REG_SBPM_ID:
5075                 return "SBPM";
5076         case MLXSW_REG_SBMM_ID:
5077                 return "SBMM";
5078         case MLXSW_REG_SBSR_ID:
5079                 return "SBSR";
5080         default:
5081                 return "*UNKNOWN*";
5082         }
5083 }
5084
5085 /* PUDE - Port Up / Down Event
5086  * ---------------------------
5087  * Reports the operational state change of a port.
5088  */
5089 #define MLXSW_REG_PUDE_LEN 0x10
5090
5091 /* reg_pude_swid
5092  * Switch partition ID with which to associate the port.
5093  * Access: Index
5094  */
5095 MLXSW_ITEM32(reg, pude, swid, 0x00, 24, 8);
5096
5097 /* reg_pude_local_port
5098  * Local port number.
5099  * Access: Index
5100  */
5101 MLXSW_ITEM32(reg, pude, local_port, 0x00, 16, 8);
5102
5103 /* reg_pude_admin_status
5104  * Port administrative state (the desired state).
5105  * 1 - Up.
5106  * 2 - Down.
5107  * 3 - Up once. This means that in case of link failure, the port won't go
5108  *     into polling mode, but will wait to be re-enabled by software.
5109  * 4 - Disabled by system. Can only be set by hardware.
5110  * Access: RO
5111  */
5112 MLXSW_ITEM32(reg, pude, admin_status, 0x00, 8, 4);
5113
5114 /* reg_pude_oper_status
5115  * Port operatioanl state.
5116  * 1 - Up.
5117  * 2 - Down.
5118  * 3 - Down by port failure. This means that the device will not let the
5119  *     port up again until explicitly specified by software.
5120  * Access: RO
5121  */
5122 MLXSW_ITEM32(reg, pude, oper_status, 0x00, 0, 4);
5123
5124 #endif