drivers/net/ixgbe/ixgbe_82598.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2010 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 #include <linux/pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/sched.h>
  31
  32 #include "ixgbe.h"
  33 #include "ixgbe_phy.h"
  34
  35 #define IXGBE_82598_MAX_TX_QUEUES 32
  36 #define IXGBE_82598_MAX_RX_QUEUES 64
  37 #define IXGBE_82598_RAR_ENTRIES   16
  38 #define IXGBE_82598_MC_TBL_SIZE  128
  39 #define IXGBE_82598_VFT_TBL_SIZE 128
  40
  41 static s32 ixgbe_setup_copper_link_82598(struct ixgbe_hw *hw,
  42                                          ixgbe_link_speed speed,
  43                                          bool autoneg,
  44                                          bool autoneg_wait_to_complete);
  45 static s32 ixgbe_read_i2c_eeprom_82598(struct ixgbe_hw *hw, u8 byte_offset,
  46                                        u8 *eeprom_data);
  47
  48 /**
  49  *  ixgbe_set_pcie_completion_timeout - set pci-e completion timeout
  50  *  @hw: pointer to the HW structure
  51  *
  52  *  The defaults for 82598 should be in the range of 50us to 50ms,
  53  *  however the hardware default for these parts is 500us to 1ms which is less
  54  *  than the 10ms recommended by the pci-e spec.  To address this we need to
  55  *  increase the value to either 10ms to 250ms for capability version 1 config,
  56  *  or 16ms to 55ms for version 2.
  57  **/
  58 static void ixgbe_set_pcie_completion_timeout(struct ixgbe_hw *hw)
  59 {
  60         struct ixgbe_adapter *adapter = hw->back;
  61         u32 gcr = IXGBE_READ_REG(hw, IXGBE_GCR);
  62         u16 pcie_devctl2;
  63
  64         /* only take action if timeout value is defaulted to 0 */
  65         if (gcr & IXGBE_GCR_CMPL_TMOUT_MASK)
  66                 goto out;
  67
  68         /*
  69          * if capababilities version is type 1 we can write the
  70          * timeout of 10ms to 250ms through the GCR register
  71          */
  72         if (!(gcr & IXGBE_GCR_CAP_VER2)) {
  73                 gcr |= IXGBE_GCR_CMPL_TMOUT_10ms;
  74                 goto out;
  75         }
  76
  77         /*
  78          * for version 2 capabilities we need to write the config space
  79          * directly in order to set the completion timeout value for
  80          * 16ms to 55ms
  81          */
  82         pci_read_config_word(adapter->pdev,
  83                              IXGBE_PCI_DEVICE_CONTROL2, &pcie_devctl2);
  84         pcie_devctl2 |= IXGBE_PCI_DEVICE_CONTROL2_16ms;
  85         pci_write_config_word(adapter->pdev,
  86                               IXGBE_PCI_DEVICE_CONTROL2, pcie_devctl2);
  87 out:
  88         /* disable completion timeout resend */
  89         gcr &= ~IXGBE_GCR_CMPL_TMOUT_RESEND;
  90         IXGBE_WRITE_REG(hw, IXGBE_GCR, gcr);
  91 }
  92
  93 /**
  94  *  ixgbe_get_pcie_msix_count_82598 - Gets MSI-X vector count
  95  *  @hw: pointer to hardware structure
  96  *
  97  *  Read PCIe configuration space, and get the MSI-X vector count from
  98  *  the capabilities table.
  99  **/
 100 static u16 ixgbe_get_pcie_msix_count_82598(struct ixgbe_hw *hw)
 101 {
 102         struct ixgbe_adapter *adapter = hw->back;
 103         u16 msix_count;
 104         pci_read_config_word(adapter->pdev, IXGBE_PCIE_MSIX_82598_CAPS,
 105                              &msix_count);
 106         msix_count &= IXGBE_PCIE_MSIX_TBL_SZ_MASK;
 107
 108         /* MSI-X count is zero-based in HW, so increment to give proper value */
 109         msix_count++;
 110
 111         return msix_count;
 112 }
 113
 114 /**
 115  */
 116 static s32 ixgbe_get_invariants_82598(struct ixgbe_hw *hw)
 117 {
 118         struct ixgbe_mac_info *mac = &hw->mac;
 119
 120         /* Call PHY identify routine to get the phy type */
 121         ixgbe_identify_phy_generic(hw);
 122
 123         mac->mcft_size = IXGBE_82598_MC_TBL_SIZE;
 124         mac->vft_size = IXGBE_82598_VFT_TBL_SIZE;
 125         mac->num_rar_entries = IXGBE_82598_RAR_ENTRIES;
 126         mac->max_rx_queues = IXGBE_82598_MAX_RX_QUEUES;
 127         mac->max_tx_queues = IXGBE_82598_MAX_TX_QUEUES;
 128         mac->max_msix_vectors = ixgbe_get_pcie_msix_count_82598(hw);
 129
 130         return 0;
 131 }
 132
 133 /**
 134  *  ixgbe_init_phy_ops_82598 - PHY/SFP specific init
 135  *  @hw: pointer to hardware structure
 136  *
 137  *  Initialize any function pointers that were not able to be
 138  *  set during get_invariants because the PHY/SFP type was
 139  *  not known.  Perform the SFP init if necessary.
 140  *
 141  **/
 142 static s32 ixgbe_init_phy_ops_82598(struct ixgbe_hw *hw)
 143 {
 144         struct ixgbe_mac_info *mac = &hw->mac;
 145         struct ixgbe_phy_info *phy = &hw->phy;
 146         s32 ret_val = 0;
 147         u16 list_offset, data_offset;
 148
 149         /* Identify the PHY */
 150         phy->ops.identify(hw);
 151
 152         /* Overwrite the link function pointers if copper PHY */
 153         if (mac->ops.get_media_type(hw) == ixgbe_media_type_copper) {
 154                 mac->ops.setup_link = &ixgbe_setup_copper_link_82598;
 155                 mac->ops.get_link_capabilities =
 156                         &ixgbe_get_copper_link_capabilities_generic;
 157         }
 158
 159         switch (hw->phy.type) {
 160         case ixgbe_phy_tn:
 161                 phy->ops.check_link = &ixgbe_check_phy_link_tnx;
 162                 phy->ops.get_firmware_version =
 163                              &ixgbe_get_phy_firmware_version_tnx;
 164                 break;
 165         case ixgbe_phy_nl:
 166                 phy->ops.reset = &ixgbe_reset_phy_nl;
 167
 168                 /* Call SFP+ identify routine to get the SFP+ module type */
 169                 ret_val = phy->ops.identify_sfp(hw);
 170                 if (ret_val != 0)
 171                         goto out;
 172                 else if (hw->phy.sfp_type == ixgbe_sfp_type_unknown) {
 173                         ret_val = IXGBE_ERR_SFP_NOT_SUPPORTED;
 174                         goto out;
 175                 }
 176
 177                 /* Check to see if SFP+ module is supported */
 178                 ret_val = ixgbe_get_sfp_init_sequence_offsets(hw,
 179                                                             &list_offset,
 180                                                             &data_offset);
 181                 if (ret_val != 0) {
 182                         ret_val = IXGBE_ERR_SFP_NOT_SUPPORTED;
 183                         goto out;
 184                 }
 185                 break;
 186         default:
 187                 break;
 188         }
 189
 190 out:
 191         return ret_val;
 192 }
 193
 194 /**
 195  *  ixgbe_start_hw_82598 - Prepare hardware for Tx/Rx
 196  *  @hw: pointer to hardware structure
 197  *
 198  *  Starts the hardware using the generic start_hw function.
 199  *  Then set pcie completion timeout
 200  **/
 201 static s32 ixgbe_start_hw_82598(struct ixgbe_hw *hw)
 202 {
 203         s32 ret_val = 0;
 204
 205         ret_val = ixgbe_start_hw_generic(hw);
 206
 207         /* set the completion timeout for interface */
 208         if (ret_val == 0)
 209                 ixgbe_set_pcie_completion_timeout(hw);
 210
 211         return ret_val;
 212 }
 213
 214 /**
 215  *  ixgbe_get_link_capabilities_82598 - Determines link capabilities
 216  *  @hw: pointer to hardware structure
 217  *  @speed: pointer to link speed
 218  *  @autoneg: boolean auto-negotiation value
 219  *
 220  *  Determines the link capabilities by reading the AUTOC register.
 221  **/
 222 static s32 ixgbe_get_link_capabilities_82598(struct ixgbe_hw *hw,
 223                                              ixgbe_link_speed *speed,
 224                                              bool *autoneg)
 225 {
 226         s32 status = 0;
 227         u32 autoc = 0;
 228
 229         /*
 230          * Determine link capabilities based on the stored value of AUTOC,
 231          * which represents EEPROM defaults.  If AUTOC value has not been
 232          * stored, use the current register value.
 233          */
 234         if (hw->mac.orig_link_settings_stored)
 235                 autoc = hw->mac.orig_autoc;
 236         else
 237                 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 238
 239         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
 240         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
 241                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 242                 *autoneg = false;
 243                 break;
 244
 245         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
 246                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 247                 *autoneg = false;
 248                 break;
 249
 250         case IXGBE_AUTOC_LMS_1G_AN:
 251                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 252                 *autoneg = true;
 253                 break;
 254
 255         case IXGBE_AUTOC_LMS_KX4_AN:
 256         case IXGBE_AUTOC_LMS_KX4_AN_1G_AN:
 257                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
 258                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 259                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 260                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 261                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 262                 *autoneg = true;
 263                 break;
 264
 265         default:
 266                 status = IXGBE_ERR_LINK_SETUP;
 267                 break;
 268         }
 269
 270         return status;
 271 }
 272
 273 /**
 274  *  ixgbe_get_media_type_82598 - Determines media type
 275  *  @hw: pointer to hardware structure
 276  *
 277  *  Returns the media type (fiber, copper, backplane)
 278  **/
 279 static enum ixgbe_media_type ixgbe_get_media_type_82598(struct ixgbe_hw *hw)
 280 {
 281         enum ixgbe_media_type media_type;
 282
 283         /* Media type for I82598 is based on device ID */
 284         switch (hw->device_id) {
 285         case IXGBE_DEV_ID_82598:
 286         case IXGBE_DEV_ID_82598_BX:
 287                 media_type = ixgbe_media_type_backplane;
 288                 break;
 289         case IXGBE_DEV_ID_82598AF_DUAL_PORT:
 290         case IXGBE_DEV_ID_82598AF_SINGLE_PORT:
 291         case IXGBE_DEV_ID_82598_DA_DUAL_PORT:
 292         case IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM:
 293         case IXGBE_DEV_ID_82598EB_XF_LR:
 294         case IXGBE_DEV_ID_82598EB_SFP_LOM:
 295                 media_type = ixgbe_media_type_fiber;
 296                 break;
 297         case IXGBE_DEV_ID_82598EB_CX4:
 298         case IXGBE_DEV_ID_82598_CX4_DUAL_PORT:
 299                 media_type = ixgbe_media_type_cx4;
 300                 break;
 301         case IXGBE_DEV_ID_82598AT:
 302         case IXGBE_DEV_ID_82598AT2:
 303                 media_type = ixgbe_media_type_copper;
 304                 break;
 305         default:
 306                 media_type = ixgbe_media_type_unknown;
 307                 break;
 308         }
 309
 310         return media_type;
 311 }
 312
 313 /**
 314  *  ixgbe_fc_enable_82598 - Enable flow control
 315  *  @hw: pointer to hardware structure
 316  *  @packetbuf_num: packet buffer number (0-7)
 317  *
 318  *  Enable flow control according to the current settings.
 319  **/
 320 static s32 ixgbe_fc_enable_82598(struct ixgbe_hw *hw, s32 packetbuf_num)
 321 {
 322         s32 ret_val = 0;
 323         u32 fctrl_reg;
 324         u32 rmcs_reg;
 325         u32 reg;
 326         u32 rx_pba_size;
 327         u32 link_speed = 0;
 328         bool link_up;
 329
 330 #ifdef CONFIG_DCB
 331         if (hw->fc.requested_mode == ixgbe_fc_pfc)
 332                 goto out;
 333
 334 #endif /* CONFIG_DCB */
 335         /*
 336          * On 82598 having Rx FC on causes resets while doing 1G
 337          * so if it's on turn it off once we know link_speed. For
 338          * more details see 82598 Specification update.
 339          */
 340         hw->mac.ops.check_link(hw, &link_speed, &link_up, false);
 341         if (link_up && link_speed == IXGBE_LINK_SPEED_1GB_FULL) {
 342                 switch (hw->fc.requested_mode) {
 343                 case ixgbe_fc_full:
 344                         hw->fc.requested_mode = ixgbe_fc_tx_pause;
 345                         break;
 346                 case ixgbe_fc_rx_pause:
 347                         hw->fc.requested_mode = ixgbe_fc_none;
 348                         break;
 349                 default:
 350                         /* no change */
 351                         break;
 352                 }
 353         }
 354
 355         /* Negotiate the fc mode to use */
 356         ret_val = ixgbe_fc_autoneg(hw);
 357         if (ret_val)
 358                 goto out;
 359
 360         /* Disable any previous flow control settings */
 361         fctrl_reg = IXGBE_READ_REG(hw, IXGBE_FCTRL);
 362         fctrl_reg &= ~(IXGBE_FCTRL_RFCE | IXGBE_FCTRL_RPFCE);
 363
 364         rmcs_reg = IXGBE_READ_REG(hw, IXGBE_RMCS);
 365         rmcs_reg &= ~(IXGBE_RMCS_TFCE_PRIORITY | IXGBE_RMCS_TFCE_802_3X);
 366
 367         /*
 368          * The possible values of fc.current_mode are:
 369          * 0: Flow control is completely disabled
 370          * 1: Rx flow control is enabled (we can receive pause frames,
 371          *    but not send pause frames).
 372          * 2: Tx flow control is enabled (we can send pause frames but
 373          *     we do not support receiving pause frames).
 374          * 3: Both Rx and Tx flow control (symmetric) are enabled.
 375          * other: Invalid.
 376 #ifdef CONFIG_DCB
 377          * 4: Priority Flow Control is enabled.
 378 #endif
 379          */
 380         switch (hw->fc.current_mode) {
 381         case ixgbe_fc_none:
 382                 /*
 383                  * Flow control is disabled by software override or autoneg.
 384                  * The code below will actually disable it in the HW.
 385                  */
 386                 break;
 387         case ixgbe_fc_rx_pause:
 388                 /*
 389                  * Rx Flow control is enabled and Tx Flow control is
 390                  * disabled by software override. Since there really
 391                  * isn't a way to advertise that we are capable of RX
 392                  * Pause ONLY, we will advertise that we support both
 393                  * symmetric and asymmetric Rx PAUSE.  Later, we will
 394                  * disable the adapter's ability to send PAUSE frames.
 395                  */
 396                 fctrl_reg |= IXGBE_FCTRL_RFCE;
 397                 break;
 398         case ixgbe_fc_tx_pause:
 399                 /*
 400                  * Tx Flow control is enabled, and Rx Flow control is
 401                  * disabled by software override.
 402                  */
 403                 rmcs_reg |= IXGBE_RMCS_TFCE_802_3X;
 404                 break;
 405         case ixgbe_fc_full:
 406                 /* Flow control (both Rx and Tx) is enabled by SW override. */
 407                 fctrl_reg |= IXGBE_FCTRL_RFCE;
 408                 rmcs_reg |= IXGBE_RMCS_TFCE_802_3X;
 409                 break;
 410 #ifdef CONFIG_DCB
 411         case ixgbe_fc_pfc:
 412                 goto out;
 413                 break;
 414 #endif /* CONFIG_DCB */
 415         default:
 416                 hw_dbg(hw, "Flow control param set incorrectly\n");
 417                 ret_val = IXGBE_ERR_CONFIG;
 418                 goto out;
 419                 break;
 420         }
 421
 422         /* Set 802.3x based flow control settings. */
 423         fctrl_reg |= IXGBE_FCTRL_DPF;
 424         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl_reg);
 425         IXGBE_WRITE_REG(hw, IXGBE_RMCS, rmcs_reg);
 426
 427         /* Set up and enable Rx high/low water mark thresholds, enable XON. */
 428         if (hw->fc.current_mode & ixgbe_fc_tx_pause) {
 429                 rx_pba_size = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(packetbuf_num));
 430                 rx_pba_size >>= IXGBE_RXPBSIZE_SHIFT;
 431
 432                 reg = (rx_pba_size - hw->fc.low_water) << 6;
 433                 if (hw->fc.send_xon)
 434                         reg |= IXGBE_FCRTL_XONE;
 435                 IXGBE_WRITE_REG(hw, IXGBE_FCRTL(packetbuf_num), reg);
 436
 437                 reg = (rx_pba_size - hw->fc.high_water) << 10;
 438                 reg |= IXGBE_FCRTH_FCEN;
 439
 440                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH(packetbuf_num), reg);
 441         }
 442
 443         /* Configure pause time (2 TCs per register) */
 444         reg = IXGBE_READ_REG(hw, IXGBE_FCTTV(packetbuf_num / 2));
 445         if ((packetbuf_num & 1) == 0)
 446                 reg = (reg & 0xFFFF0000) | hw->fc.pause_time;
 447         else
 448                 reg = (reg & 0x0000FFFF) | (hw->fc.pause_time << 16);
 449         IXGBE_WRITE_REG(hw, IXGBE_FCTTV(packetbuf_num / 2), reg);
 450
 451         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, (hw->fc.pause_time >> 1));
 452
 453 out:
 454         return ret_val;
 455 }
 456
 457 /**
 458  *  ixgbe_start_mac_link_82598 - Configures MAC link settings
 459  *  @hw: pointer to hardware structure
 460  *
 461  *  Configures link settings based on values in the ixgbe_hw struct.
 462  *  Restarts the link.  Performs autonegotiation if needed.
 463  **/
 464 static s32 ixgbe_start_mac_link_82598(struct ixgbe_hw *hw,
 465                                       bool autoneg_wait_to_complete)
 466 {
 467         u32 autoc_reg;
 468         u32 links_reg;
 469         u32 i;
 470         s32 status = 0;
 471
 472         /* Restart link */
 473         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 474         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
 475         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
 476
 477         /* Only poll for autoneg to complete if specified to do so */
 478         if (autoneg_wait_to_complete) {
 479                 if ((autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 480                      IXGBE_AUTOC_LMS_KX4_AN ||
 481                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 482                      IXGBE_AUTOC_LMS_KX4_AN_1G_AN) {
 483                         links_reg = 0; /* Just in case Autoneg time = 0 */
 484                         for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 485                                 links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 486                                 if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 487                                         break;
 488                                 msleep(100);
 489                         }
 490                         if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 491                                 status = IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 492                                 hw_dbg(hw, "Autonegotiation did not complete.\n");
 493                         }
 494                 }
 495         }
 496
 497         /* Add delay to filter out noises during initial link setup */
 498         msleep(50);
 499
 500         return status;
 501 }
 502
 503 /**
 504  *  ixgbe_validate_link_ready - Function looks for phy link
 505  *  @hw: pointer to hardware structure
 506  *
 507  *  Function indicates success when phy link is available. If phy is not ready
 508  *  within 5 seconds of MAC indicating link, the function returns error.
 509  **/
 510 static s32 ixgbe_validate_link_ready(struct ixgbe_hw *hw)
 511 {
 512         u32 timeout;
 513         u16 an_reg;
 514
 515         if (hw->device_id != IXGBE_DEV_ID_82598AT2)
 516                 return 0;
 517
 518         for (timeout = 0;
 519              timeout < IXGBE_VALIDATE_LINK_READY_TIMEOUT; timeout++) {
 520                 hw->phy.ops.read_reg(hw, MDIO_STAT1, MDIO_MMD_AN, &an_reg);
 521
 522                 if ((an_reg & MDIO_AN_STAT1_COMPLETE) &&
 523                     (an_reg & MDIO_STAT1_LSTATUS))
 524                         break;
 525
 526                 msleep(100);
 527         }
 528
 529         if (timeout == IXGBE_VALIDATE_LINK_READY_TIMEOUT) {
 530                 hw_dbg(hw, "Link was indicated but link is down\n");
 531                 return IXGBE_ERR_LINK_SETUP;
 532         }
 533
 534         return 0;
 535 }
 536
 537 /**
 538  *  ixgbe_check_mac_link_82598 - Get link/speed status
 539  *  @hw: pointer to hardware structure
 540  *  @speed: pointer to link speed
 541  *  @link_up: true is link is up, false otherwise
 542  *  @link_up_wait_to_complete: bool used to wait for link up or not
 543  *
 544  *  Reads the links register to determine if link is up and the current speed
 545  **/
 546 static s32 ixgbe_check_mac_link_82598(struct ixgbe_hw *hw,
 547                                       ixgbe_link_speed *speed, bool *link_up,
 548                                       bool link_up_wait_to_complete)
 549 {
 550         u32 links_reg;
 551         u32 i;
 552         u16 link_reg, adapt_comp_reg;
 553
 554         /*
 555          * SERDES PHY requires us to read link status from register 0xC79F.
 556          * Bit 0 set indicates link is up/ready; clear indicates link down.
 557          * 0xC00C is read to check that the XAUI lanes are active.  Bit 0
 558          * clear indicates active; set indicates inactive.
 559          */
 560         if (hw->phy.type == ixgbe_phy_nl) {
 561                 hw->phy.ops.read_reg(hw, 0xC79F, MDIO_MMD_PMAPMD, &link_reg);
 562                 hw->phy.ops.read_reg(hw, 0xC79F, MDIO_MMD_PMAPMD, &link_reg);
 563                 hw->phy.ops.read_reg(hw, 0xC00C, MDIO_MMD_PMAPMD,
 564                                      &adapt_comp_reg);
 565                 if (link_up_wait_to_complete) {
 566                         for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
 567                                 if ((link_reg & 1) &&
 568                                     ((adapt_comp_reg & 1) == 0)) {
 569                                         *link_up = true;
 570                                         break;
 571                                 } else {
 572                                         *link_up = false;
 573                                 }
 574                                 msleep(100);
 575                                 hw->phy.ops.read_reg(hw, 0xC79F,
 576                                                      MDIO_MMD_PMAPMD,
 577                                                      &link_reg);
 578                                 hw->phy.ops.read_reg(hw, 0xC00C,
 579                                                      MDIO_MMD_PMAPMD,
 580                                                      &adapt_comp_reg);
 581                         }
 582                 } else {
 583                         if ((link_reg & 1) && ((adapt_comp_reg & 1) == 0))
 584                                 *link_up = true;
 585                         else
 586                                 *link_up = false;
 587                 }
 588
 589                 if (*link_up == false)
 590                         goto out;
 591         }
 592
 593         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 594         if (link_up_wait_to_complete) {
 595                 for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
 596                         if (links_reg & IXGBE_LINKS_UP) {
 597                                 *link_up = true;
 598                                 break;
 599                         } else {
 600                                 *link_up = false;
 601                         }
 602                         msleep(100);
 603                         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 604                 }
 605         } else {
 606                 if (links_reg & IXGBE_LINKS_UP)
 607                         *link_up = true;
 608                 else
 609                         *link_up = false;
 610         }
 611
 612         if (links_reg & IXGBE_LINKS_SPEED)
 613                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 614         else
 615                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 616
 617         if ((hw->device_id == IXGBE_DEV_ID_82598AT2) && (*link_up == true) &&
 618             (ixgbe_validate_link_ready(hw) != 0))
 619                 *link_up = false;
 620
 621         /* if link is down, zero out the current_mode */
 622         if (*link_up == false) {
 623                 hw->fc.current_mode = ixgbe_fc_none;
 624                 hw->fc.fc_was_autonegged = false;
 625         }
 626 out:
 627         return 0;
 628 }
 629
 630 /**
 631  *  ixgbe_setup_mac_link_82598 - Set MAC link speed
 632  *  @hw: pointer to hardware structure
 633  *  @speed: new link speed
 634  *  @autoneg: true if auto-negotiation enabled
 635  *  @autoneg_wait_to_complete: true if waiting is needed to complete
 636  *
 637  *  Set the link speed in the AUTOC register and restarts link.
 638  **/
 639 static s32 ixgbe_setup_mac_link_82598(struct ixgbe_hw *hw,
 640                                            ixgbe_link_speed speed, bool autoneg,
 641                                            bool autoneg_wait_to_complete)
 642 {
 643         s32              status            = 0;
 644         ixgbe_link_speed link_capabilities = IXGBE_LINK_SPEED_UNKNOWN;
 645         u32              curr_autoc        = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 646         u32              autoc             = curr_autoc;
 647         u32              link_mode         = autoc & IXGBE_AUTOC_LMS_MASK;
 648
 649         /* Check to see if speed passed in is supported. */
 650         ixgbe_get_link_capabilities_82598(hw, &link_capabilities, &autoneg);
 651         speed &= link_capabilities;
 652
 653         if (speed == IXGBE_LINK_SPEED_UNKNOWN)
 654                 status = IXGBE_ERR_LINK_SETUP;
 655
 656         /* Set KX4/KX support according to speed requested */
 657         else if (link_mode == IXGBE_AUTOC_LMS_KX4_AN ||
 658                  link_mode == IXGBE_AUTOC_LMS_KX4_AN_1G_AN) {
 659                 autoc &= ~IXGBE_AUTOC_KX4_KX_SUPP_MASK;
 660                 if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 661                         autoc |= IXGBE_AUTOC_KX4_SUPP;
 662                 if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 663                         autoc |= IXGBE_AUTOC_KX_SUPP;
 664                 if (autoc != curr_autoc)
 665                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc);
 666         }
 667
 668         if (status == 0) {
 669                 /*
 670                  * Setup and restart the link based on the new values in
 671                  * ixgbe_hw This will write the AUTOC register based on the new
 672                  * stored values
 673                  */
 674                 status = ixgbe_start_mac_link_82598(hw, autoneg_wait_to_complete);
 675         }
 676
 677         return status;
 678 }
 679
 680
 681 /**
 682  *  ixgbe_setup_copper_link_82598 - Set the PHY autoneg advertised field
 683  *  @hw: pointer to hardware structure
 684  *  @speed: new link speed
 685  *  @autoneg: true if autonegotiation enabled
 686  *  @autoneg_wait_to_complete: true if waiting is needed to complete
 687  *
 688  *  Sets the link speed in the AUTOC register in the MAC and restarts link.
 689  **/
 690 static s32 ixgbe_setup_copper_link_82598(struct ixgbe_hw *hw,
 691                                                ixgbe_link_speed speed,
 692                                                bool autoneg,
 693                                                bool autoneg_wait_to_complete)
 694 {
 695         s32 status;
 696
 697         /* Setup the PHY according to input speed */
 698         status = hw->phy.ops.setup_link_speed(hw, speed, autoneg,
 699                                               autoneg_wait_to_complete);
 700         /* Set up MAC */
 701         ixgbe_start_mac_link_82598(hw, autoneg_wait_to_complete);
 702
 703         return status;
 704 }
 705
 706 /**
 707  *  ixgbe_reset_hw_82598 - Performs hardware reset
 708  *  @hw: pointer to hardware structure
 709  *
 710  *  Resets the hardware by resetting the transmit and receive units, masks and
 711  *  clears all interrupts, performing a PHY reset, and performing a link (MAC)
 712  *  reset.
 713  **/
 714 static s32 ixgbe_reset_hw_82598(struct ixgbe_hw *hw)
 715 {
 716         s32 status = 0;
 717         s32 phy_status = 0;
 718         u32 ctrl;
 719         u32 gheccr;
 720         u32 i;
 721         u32 autoc;
 722         u8  analog_val;
 723
 724         /* Call adapter stop to disable tx/rx and clear interrupts */
 725         hw->mac.ops.stop_adapter(hw);
 726
 727         /*
 728          * Power up the Atlas Tx lanes if they are currently powered down.
 729          * Atlas Tx lanes are powered down for MAC loopback tests, but
 730          * they are not automatically restored on reset.
 731          */
 732         hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK, &analog_val);
 733         if (analog_val & IXGBE_ATLAS_PDN_TX_REG_EN) {
 734                 /* Enable Tx Atlas so packets can be transmitted again */
 735                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK,
 736                                              &analog_val);
 737                 analog_val &= ~IXGBE_ATLAS_PDN_TX_REG_EN;
 738                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_LPBK,
 739                                               analog_val);
 740
 741                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_10G,
 742                                              &analog_val);
 743                 analog_val &= ~IXGBE_ATLAS_PDN_TX_10G_QL_ALL;
 744                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_10G,
 745                                               analog_val);
 746
 747                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_1G,
 748                                              &analog_val);
 749                 analog_val &= ~IXGBE_ATLAS_PDN_TX_1G_QL_ALL;
 750                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_1G,
 751                                               analog_val);
 752
 753                 hw->mac.ops.read_analog_reg8(hw, IXGBE_ATLAS_PDN_AN,
 754                                              &analog_val);
 755                 analog_val &= ~IXGBE_ATLAS_PDN_TX_AN_QL_ALL;
 756                 hw->mac.ops.write_analog_reg8(hw, IXGBE_ATLAS_PDN_AN,
 757                                               analog_val);
 758         }
 759
 760         /* Reset PHY */
 761         if (hw->phy.reset_disable == false) {
 762                 /* PHY ops must be identified and initialized prior to reset */
 763
 764                 /* Init PHY and function pointers, perform SFP setup */
 765                 phy_status = hw->phy.ops.init(hw);
 766                 if (phy_status == IXGBE_ERR_SFP_NOT_SUPPORTED)
 767                         goto reset_hw_out;
 768                 else if (phy_status == IXGBE_ERR_SFP_NOT_PRESENT)
 769                         goto no_phy_reset;
 770
 771                 hw->phy.ops.reset(hw);
 772         }
 773
 774 no_phy_reset:
 775         /*
 776          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 777          * access and verify no pending requests before reset
 778          */
 779         ixgbe_disable_pcie_master(hw);
 780
 781 mac_reset_top:
 782         /*
 783          * Issue global reset to the MAC.  This needs to be a SW reset.
 784          * If link reset is used, it might reset the MAC when mng is using it
 785          */
 786         ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
 787         IXGBE_WRITE_REG(hw, IXGBE_CTRL, (ctrl | IXGBE_CTRL_RST));
 788         IXGBE_WRITE_FLUSH(hw);
 789
 790         /* Poll for reset bit to self-clear indicating reset is complete */
 791         for (i = 0; i < 10; i++) {
 792                 udelay(1);
 793                 ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
 794                 if (!(ctrl & IXGBE_CTRL_RST))
 795                         break;
 796         }
 797         if (ctrl & IXGBE_CTRL_RST) {
 798                 status = IXGBE_ERR_RESET_FAILED;
 799                 hw_dbg(hw, "Reset polling failed to complete.\n");
 800         }
 801
 802         /*
 803          * Double resets are required for recovery from certain error
 804          * conditions.  Between resets, it is necessary to stall to allow time
 805          * for any pending HW events to complete.  We use 1usec since that is
 806          * what is needed for ixgbe_disable_pcie_master().  The second reset
 807          * then clears out any effects of those events.
 808          */
 809         if (hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED) {
 810                 hw->mac.flags &= ~IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
 811                 udelay(1);
 812                 goto mac_reset_top;
 813         }
 814
 815         msleep(50);
 816
 817         gheccr = IXGBE_READ_REG(hw, IXGBE_GHECCR);
 818         gheccr &= ~((1 << 21) | (1 << 18) | (1 << 9) | (1 << 6));
 819         IXGBE_WRITE_REG(hw, IXGBE_GHECCR, gheccr);
 820
 821         /*
 822          * Store the original AUTOC value if it has not been
 823          * stored off yet.  Otherwise restore the stored original
 824          * AUTOC value since the reset operation sets back to deaults.
 825          */
 826         autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 827         if (hw->mac.orig_link_settings_stored == false) {
 828                 hw->mac.orig_autoc = autoc;
 829                 hw->mac.orig_link_settings_stored = true;
 830         } else if (autoc != hw->mac.orig_autoc) {
 831                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, hw->mac.orig_autoc);
 832         }
 833
 834         /*
 835          * Store MAC address from RAR0, clear receive address registers, and
 836          * clear the multicast table
 837          */
 838         hw->mac.ops.init_rx_addrs(hw);
 839
 840         /* Store the permanent mac address */
 841         hw->mac.ops.get_mac_addr(hw, hw->mac.perm_addr);
 842
 843 reset_hw_out:
 844         if (phy_status)
 845                 status = phy_status;
 846
 847         return status;
 848 }
 849
 850 /**
 851  *  ixgbe_set_vmdq_82598 - Associate a VMDq set index with a rx address
 852  *  @hw: pointer to hardware struct
 853  *  @rar: receive address register index to associate with a VMDq index
 854  *  @vmdq: VMDq set index
 855  **/
 856 static s32 ixgbe_set_vmdq_82598(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
 857 {
 858         u32 rar_high;
 859         u32 rar_entries = hw->mac.num_rar_entries;
 860
 861         /* Make sure we are using a valid rar index range */
 862         if (rar >= rar_entries) {
 863                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
 864                 return IXGBE_ERR_INVALID_ARGUMENT;
 865         }
 866
 867         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(rar));
 868         rar_high &= ~IXGBE_RAH_VIND_MASK;
 869         rar_high |= ((vmdq << IXGBE_RAH_VIND_SHIFT) & IXGBE_RAH_VIND_MASK);
 870         IXGBE_WRITE_REG(hw, IXGBE_RAH(rar), rar_high);
 871         return 0;
 872 }
 873
 874 /**
 875  *  ixgbe_clear_vmdq_82598 - Disassociate a VMDq set index from an rx address
 876  *  @hw: pointer to hardware struct
 877  *  @rar: receive address register index to associate with a VMDq index
 878  *  @vmdq: VMDq clear index (not used in 82598, but elsewhere)
 879  **/
 880 static s32 ixgbe_clear_vmdq_82598(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
 881 {
 882         u32 rar_high;
 883         u32 rar_entries = hw->mac.num_rar_entries;
 884
 885
 886         /* Make sure we are using a valid rar index range */
 887         if (rar >= rar_entries) {
 888                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
 889                 return IXGBE_ERR_INVALID_ARGUMENT;
 890         }
 891
 892         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(rar));
 893         if (rar_high & IXGBE_RAH_VIND_MASK) {
 894                 rar_high &= ~IXGBE_RAH_VIND_MASK;
 895                 IXGBE_WRITE_REG(hw, IXGBE_RAH(rar), rar_high);
 896         }
 897
 898         return 0;
 899 }
 900
 901 /**
 902  *  ixgbe_set_vfta_82598 - Set VLAN filter table
 903  *  @hw: pointer to hardware structure
 904  *  @vlan: VLAN id to write to VLAN filter
 905  *  @vind: VMDq output index that maps queue to VLAN id in VFTA
 906  *  @vlan_on: boolean flag to turn on/off VLAN in VFTA
 907  *
 908  *  Turn on/off specified VLAN in the VLAN filter table.
 909  **/
 910 static s32 ixgbe_set_vfta_82598(struct ixgbe_hw *hw, u32 vlan, u32 vind,
 911                                 bool vlan_on)
 912 {
 913         u32 regindex;
 914         u32 bitindex;
 915         u32 bits;
 916         u32 vftabyte;
 917
 918         if (vlan > 4095)
 919                 return IXGBE_ERR_PARAM;
 920
 921         /* Determine 32-bit word position in array */
 922         regindex = (vlan >> 5) & 0x7F;   /* upper seven bits */
 923
 924         /* Determine the location of the (VMD) queue index */
 925         vftabyte =  ((vlan >> 3) & 0x03); /* bits (4:3) indicating byte array */
 926         bitindex = (vlan & 0x7) << 2;    /* lower 3 bits indicate nibble */
 927
 928         /* Set the nibble for VMD queue index */
 929         bits = IXGBE_READ_REG(hw, IXGBE_VFTAVIND(vftabyte, regindex));
 930         bits &= (~(0x0F << bitindex));
 931         bits |= (vind << bitindex);
 932         IXGBE_WRITE_REG(hw, IXGBE_VFTAVIND(vftabyte, regindex), bits);
 933
 934         /* Determine the location of the bit for this VLAN id */
 935         bitindex = vlan & 0x1F;   /* lower five bits */
 936
 937         bits = IXGBE_READ_REG(hw, IXGBE_VFTA(regindex));
 938         if (vlan_on)
 939                 /* Turn on this VLAN id */
 940                 bits |= (1 << bitindex);
 941         else
 942                 /* Turn off this VLAN id */
 943                 bits &= ~(1 << bitindex);
 944         IXGBE_WRITE_REG(hw, IXGBE_VFTA(regindex), bits);
 945
 946         return 0;
 947 }
 948
 949 /**
 950  *  ixgbe_clear_vfta_82598 - Clear VLAN filter table
 951  *  @hw: pointer to hardware structure
 952  *
 953  *  Clears the VLAN filer table, and the VMDq index associated with the filter
 954  **/
 955 static s32 ixgbe_clear_vfta_82598(struct ixgbe_hw *hw)
 956 {
 957         u32 offset;
 958         u32 vlanbyte;
 959
 960         for (offset = 0; offset < hw->mac.vft_size; offset++)
 961                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(offset), 0);
 962
 963         for (vlanbyte = 0; vlanbyte < 4; vlanbyte++)
 964                 for (offset = 0; offset < hw->mac.vft_size; offset++)
 965                         IXGBE_WRITE_REG(hw, IXGBE_VFTAVIND(vlanbyte, offset),
 966                                         0);
 967
 968         return 0;
 969 }
 970
 971 /**
 972  *  ixgbe_read_analog_reg8_82598 - Reads 8 bit Atlas analog register
 973  *  @hw: pointer to hardware structure
 974  *  @reg: analog register to read
 975  *  @val: read value
 976  *
 977  *  Performs read operation to Atlas analog register specified.
 978  **/
 979 static s32 ixgbe_read_analog_reg8_82598(struct ixgbe_hw *hw, u32 reg, u8 *val)
 980 {
 981         u32  atlas_ctl;
 982
 983         IXGBE_WRITE_REG(hw, IXGBE_ATLASCTL,
 984                         IXGBE_ATLASCTL_WRITE_CMD | (reg << 8));
 985         IXGBE_WRITE_FLUSH(hw);
 986         udelay(10);
 987         atlas_ctl = IXGBE_READ_REG(hw, IXGBE_ATLASCTL);
 988         *val = (u8)atlas_ctl;
 989
 990         return 0;
 991 }
 992
 993 /**
 994  *  ixgbe_write_analog_reg8_82598 - Writes 8 bit Atlas analog register
 995  *  @hw: pointer to hardware structure
 996  *  @reg: atlas register to write
 997  *  @val: value to write
 998  *
 999  *  Performs write operation to Atlas analog register specified.
1000  **/
1001 static s32 ixgbe_write_analog_reg8_82598(struct ixgbe_hw *hw, u32 reg, u8 val)
1002 {
1003         u32  atlas_ctl;
1004
1005         atlas_ctl = (reg << 8) | val;
1006         IXGBE_WRITE_REG(hw, IXGBE_ATLASCTL, atlas_ctl);
1007         IXGBE_WRITE_FLUSH(hw);
1008         udelay(10);
1009
1010         return 0;
1011 }
1012
1013 /**
1014  *  ixgbe_read_i2c_eeprom_82598 - Reads 8 bit word over I2C interface.
1015  *  @hw: pointer to hardware structure
1016  *  @byte_offset: EEPROM byte offset to read
1017  *  @eeprom_data: value read
1018  *
1019  *  Performs 8 byte read operation to SFP module's EEPROM over I2C interface.
1020  **/
1021 static s32 ixgbe_read_i2c_eeprom_82598(struct ixgbe_hw *hw, u8 byte_offset,
1022                                        u8 *eeprom_data)
1023 {
1024         s32 status = 0;
1025         u16 sfp_addr = 0;
1026         u16 sfp_data = 0;
1027         u16 sfp_stat = 0;
1028         u32 i;
1029
1030         if (hw->phy.type == ixgbe_phy_nl) {
1031                 /*
1032                  * phy SDA/SCL registers are at addresses 0xC30A to
1033                  * 0xC30D.  These registers are used to talk to the SFP+
1034                  * module's EEPROM through the SDA/SCL (I2C) interface.
1035                  */
1036                 sfp_addr = (IXGBE_I2C_EEPROM_DEV_ADDR << 8) + byte_offset;
1037                 sfp_addr = (sfp_addr | IXGBE_I2C_EEPROM_READ_MASK);
1038                 hw->phy.ops.write_reg(hw,
1039                                       IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR,
1040                                       MDIO_MMD_PMAPMD,
1041                                       sfp_addr);
1042
1043                 /* Poll status */
1044                 for (i = 0; i < 100; i++) {
1045                         hw->phy.ops.read_reg(hw,
1046                                              IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT,
1047                                              MDIO_MMD_PMAPMD,
1048                                              &sfp_stat);
1049                         sfp_stat = sfp_stat & IXGBE_I2C_EEPROM_STATUS_MASK;
1050                         if (sfp_stat != IXGBE_I2C_EEPROM_STATUS_IN_PROGRESS)
1051                                 break;
1052                         msleep(10);
1053                 }
1054
1055                 if (sfp_stat != IXGBE_I2C_EEPROM_STATUS_PASS) {
1056                         hw_dbg(hw, "EEPROM read did not pass.\n");
1057                         status = IXGBE_ERR_SFP_NOT_PRESENT;
1058                         goto out;
1059                 }
1060
1061                 /* Read data */
1062                 hw->phy.ops.read_reg(hw, IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA,
1063                                      MDIO_MMD_PMAPMD, &sfp_data);
1064
1065                 *eeprom_data = (u8)(sfp_data >> 8);
1066         } else {
1067                 status = IXGBE_ERR_PHY;
1068                 goto out;
1069         }
1070
1071 out:
1072         return status;
1073 }
1074
1075 /**
1076  *  ixgbe_get_supported_physical_layer_82598 - Returns physical layer type
1077  *  @hw: pointer to hardware structure
1078  *
1079  *  Determines physical layer capabilities of the current configuration.
1080  **/
1081 static u32 ixgbe_get_supported_physical_layer_82598(struct ixgbe_hw *hw)
1082 {
1083         u32 physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1084         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1085         u32 pma_pmd_10g = autoc & IXGBE_AUTOC_10G_PMA_PMD_MASK;
1086         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
1087         u16 ext_ability = 0;
1088
1089         hw->phy.ops.identify(hw);
1090
1091         /* Copper PHY must be checked before AUTOC LMS to determine correct
1092          * physical layer because 10GBase-T PHYs use LMS = KX4/KX */
1093         if (hw->phy.type == ixgbe_phy_tn ||
1094             hw->phy.type == ixgbe_phy_cu_unknown) {
1095                 hw->phy.ops.read_reg(hw, MDIO_PMA_EXTABLE, MDIO_MMD_PMAPMD,
1096                                      &ext_ability);
1097                 if (ext_ability & MDIO_PMA_EXTABLE_10GBT)
1098                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_T;
1099                 if (ext_ability & MDIO_PMA_EXTABLE_1000BT)
1100                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_T;
1101                 if (ext_ability & MDIO_PMA_EXTABLE_100BTX)
1102                         physical_layer |= IXGBE_PHYSICAL_LAYER_100BASE_TX;
1103                 goto out;
1104         }
1105
1106         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
1107         case IXGBE_AUTOC_LMS_1G_AN:
1108         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
1109                 if (pma_pmd_1g == IXGBE_AUTOC_1G_KX)
1110                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_KX;
1111                 else
1112                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_BX;
1113                 break;
1114         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
1115                 if (pma_pmd_10g == IXGBE_AUTOC_10G_CX4)
1116                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_CX4;
1117                 else if (pma_pmd_10g == IXGBE_AUTOC_10G_KX4)
1118                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1119                 else /* XAUI */
1120                         physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1121                 break;
1122         case IXGBE_AUTOC_LMS_KX4_AN:
1123         case IXGBE_AUTOC_LMS_KX4_AN_1G_AN:
1124                 if (autoc & IXGBE_AUTOC_KX_SUPP)
1125                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_KX;
1126                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
1127                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
1128                 break;
1129         default:
1130                 break;
1131         }
1132
1133         if (hw->phy.type == ixgbe_phy_nl) {
1134                 hw->phy.ops.identify_sfp(hw);
1135
1136                 switch (hw->phy.sfp_type) {
1137                 case ixgbe_sfp_type_da_cu:
1138                         physical_layer = IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU;
1139                         break;
1140                 case ixgbe_sfp_type_sr:
1141                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_SR;
1142                         break;
1143                 case ixgbe_sfp_type_lr:
1144                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_LR;
1145                         break;
1146                 default:
1147                         physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
1148                         break;
1149                 }
1150         }
1151
1152         switch (hw->device_id) {
1153         case IXGBE_DEV_ID_82598_DA_DUAL_PORT:
1154                 physical_layer = IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU;
1155                 break;
1156         case IXGBE_DEV_ID_82598AF_DUAL_PORT:
1157         case IXGBE_DEV_ID_82598AF_SINGLE_PORT:
1158         case IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM:
1159                 physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_SR;
1160                 break;
1161         case IXGBE_DEV_ID_82598EB_XF_LR:
1162                 physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_LR;
1163                 break;
1164         default:
1165                 break;
1166         }
1167
1168 out:
1169         return physical_layer;
1170 }
1171
1172 static struct ixgbe_mac_operations mac_ops_82598 = {
1173         .init_hw                = &ixgbe_init_hw_generic,
1174         .reset_hw               = &ixgbe_reset_hw_82598,
1175         .start_hw               = &ixgbe_start_hw_82598,
1176         .clear_hw_cntrs         = &ixgbe_clear_hw_cntrs_generic,
1177         .get_media_type         = &ixgbe_get_media_type_82598,
1178         .get_supported_physical_layer = &ixgbe_get_supported_physical_layer_82598,
1179         .enable_rx_dma          = &ixgbe_enable_rx_dma_generic,
1180         .get_mac_addr           = &ixgbe_get_mac_addr_generic,
1181         .stop_adapter           = &ixgbe_stop_adapter_generic,
1182         .get_bus_info           = &ixgbe_get_bus_info_generic,
1183         .set_lan_id             = &ixgbe_set_lan_id_multi_port_pcie,
1184         .read_analog_reg8       = &ixgbe_read_analog_reg8_82598,
1185         .write_analog_reg8      = &ixgbe_write_analog_reg8_82598,
1186         .setup_link             = &ixgbe_setup_mac_link_82598,
1187         .check_link             = &ixgbe_check_mac_link_82598,
1188         .get_link_capabilities  = &ixgbe_get_link_capabilities_82598,
1189         .led_on                 = &ixgbe_led_on_generic,
1190         .led_off                = &ixgbe_led_off_generic,
1191         .blink_led_start        = &ixgbe_blink_led_start_generic,
1192         .blink_led_stop         = &ixgbe_blink_led_stop_generic,
1193         .set_rar                = &ixgbe_set_rar_generic,
1194         .clear_rar              = &ixgbe_clear_rar_generic,
1195         .set_vmdq               = &ixgbe_set_vmdq_82598,
1196         .clear_vmdq             = &ixgbe_clear_vmdq_82598,
1197         .init_rx_addrs          = &ixgbe_init_rx_addrs_generic,
1198         .update_mc_addr_list    = &ixgbe_update_mc_addr_list_generic,
1199         .enable_mc              = &ixgbe_enable_mc_generic,
1200         .disable_mc             = &ixgbe_disable_mc_generic,
1201         .clear_vfta             = &ixgbe_clear_vfta_82598,
1202         .set_vfta               = &ixgbe_set_vfta_82598,
1203         .fc_enable              = &ixgbe_fc_enable_82598,
1204 };
1205
1206 static struct ixgbe_eeprom_operations eeprom_ops_82598 = {
1207         .init_params            = &ixgbe_init_eeprom_params_generic,
1208         .read                   = &ixgbe_read_eerd_generic,
1209         .calc_checksum          = &ixgbe_calc_eeprom_checksum_generic,
1210         .validate_checksum      = &ixgbe_validate_eeprom_checksum_generic,
1211         .update_checksum        = &ixgbe_update_eeprom_checksum_generic,
1212 };
1213
1214 static struct ixgbe_phy_operations phy_ops_82598 = {
1215         .identify               = &ixgbe_identify_phy_generic,
1216         .identify_sfp           = &ixgbe_identify_sfp_module_generic,
1217         .init                   = &ixgbe_init_phy_ops_82598,
1218         .reset                  = &ixgbe_reset_phy_generic,
1219         .read_reg               = &ixgbe_read_phy_reg_generic,
1220         .write_reg              = &ixgbe_write_phy_reg_generic,
1221         .setup_link             = &ixgbe_setup_phy_link_generic,
1222         .setup_link_speed       = &ixgbe_setup_phy_link_speed_generic,
1223         .read_i2c_eeprom        = &ixgbe_read_i2c_eeprom_82598,
1224         .check_overtemp   = &ixgbe_tn_check_overtemp,
1225 };
1226
1227 struct ixgbe_info ixgbe_82598_info = {
1228         .mac                    = ixgbe_mac_82598EB,
1229         .get_invariants         = &ixgbe_get_invariants_82598,
1230         .mac_ops                = &mac_ops_82598,
1231         .eeprom_ops             = &eeprom_ops_82598,
1232         .phy_ops                = &phy_ops_82598,
1233 };
1234