drivers/net/pcnet.c

   1 /*
   2  * (C) Copyright 2002 Wolfgang Grandegger, wg@denx.de.
   3  *
   4  * This driver for AMD PCnet network controllers is derived from the
   5  * Linux driver pcnet32.c written 1996-1999 by Thomas Bogendoerfer.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <malloc.h>
  12 #include <net.h>
  13 #include <netdev.h>
  14 #include <asm/io.h>
  15 #include <pci.h>
  16
  17 #define PCNET_DEBUG_LEVEL       0       /* 0=off, 1=init, 2=rx/tx */
  18
  19 #define PCNET_DEBUG1(fmt,args...)       \
  20         debug_cond(PCNET_DEBUG_LEVEL > 0, fmt ,##args)
  21 #define PCNET_DEBUG2(fmt,args...)       \
  22         debug_cond(PCNET_DEBUG_LEVEL > 1, fmt ,##args)
  23
  24 #if !defined(CONF_PCNET_79C973) && defined(CONF_PCNET_79C975)
  25 #error "Macro for PCnet chip version is not defined!"
  26 #endif
  27
  28 /*
  29  * Set the number of Tx and Rx buffers, using Log_2(# buffers).
  30  * Reasonable default values are 4 Tx buffers, and 16 Rx buffers.
  31  * That translates to 2 (4 == 2^^2) and 4 (16 == 2^^4).
  32  */
  33 #define PCNET_LOG_TX_BUFFERS    0
  34 #define PCNET_LOG_RX_BUFFERS    2
  35
  36 #define TX_RING_SIZE            (1 << (PCNET_LOG_TX_BUFFERS))
  37 #define TX_RING_LEN_BITS        ((PCNET_LOG_TX_BUFFERS) << 12)
  38
  39 #define RX_RING_SIZE            (1 << (PCNET_LOG_RX_BUFFERS))
  40 #define RX_RING_LEN_BITS        ((PCNET_LOG_RX_BUFFERS) << 4)
  41
  42 #define PKT_BUF_SZ              1544
  43
  44 /* The PCNET Rx and Tx ring descriptors. */
  45 struct pcnet_rx_head {
  46         u32 base;
  47         s16 buf_length;
  48         s16 status;
  49         u32 msg_length;
  50         u32 reserved;
  51 };
  52
  53 struct pcnet_tx_head {
  54         u32 base;
  55         s16 length;
  56         s16 status;
  57         u32 misc;
  58         u32 reserved;
  59 };
  60
  61 /* The PCNET 32-Bit initialization block, described in databook. */
  62 struct pcnet_init_block {
  63         u16 mode;
  64         u16 tlen_rlen;
  65         u8 phys_addr[6];
  66         u16 reserved;
  67         u32 filter[2];
  68         /* Receive and transmit ring base, along with extra bits. */
  69         u32 rx_ring;
  70         u32 tx_ring;
  71         u32 reserved2;
  72 };
  73
  74 struct pcnet_uncached_priv {
  75         struct pcnet_rx_head rx_ring[RX_RING_SIZE];
  76         struct pcnet_tx_head tx_ring[TX_RING_SIZE];
  77         struct pcnet_init_block init_block;
  78 };
  79
  80 typedef struct pcnet_priv {
  81         struct pcnet_uncached_priv *uc;
  82         /* Receive Buffer space */
  83         unsigned char rx_buf[RX_RING_SIZE][PKT_BUF_SZ + 4];
  84         int cur_rx;
  85         int cur_tx;
  86 } pcnet_priv_t;
  87
  88 static pcnet_priv_t *lp;
  89
  90 /* Offsets from base I/O address for WIO mode */
  91 #define PCNET_RDP               0x10
  92 #define PCNET_RAP               0x12
  93 #define PCNET_RESET             0x14
  94 #define PCNET_BDP               0x16
  95
  96 static u16 pcnet_read_csr(struct eth_device *dev, int index)
  97 {
  98         outw(index, dev->iobase + PCNET_RAP);
  99         return inw(dev->iobase + PCNET_RDP);
 100 }
 101
 102 static void pcnet_write_csr(struct eth_device *dev, int index, u16 val)
 103 {
 104         outw(index, dev->iobase + PCNET_RAP);
 105         outw(val, dev->iobase + PCNET_RDP);
 106 }
 107
 108 static u16 pcnet_read_bcr(struct eth_device *dev, int index)
 109 {
 110         outw(index, dev->iobase + PCNET_RAP);
 111         return inw(dev->iobase + PCNET_BDP);
 112 }
 113
 114 static void pcnet_write_bcr(struct eth_device *dev, int index, u16 val)
 115 {
 116         outw(index, dev->iobase + PCNET_RAP);
 117         outw(val, dev->iobase + PCNET_BDP);
 118 }
 119
 120 static void pcnet_reset(struct eth_device *dev)
 121 {
 122         inw(dev->iobase + PCNET_RESET);
 123 }
 124
 125 static int pcnet_check(struct eth_device *dev)
 126 {
 127         outw(88, dev->iobase + PCNET_RAP);
 128         return inw(dev->iobase + PCNET_RAP) == 88;
 129 }
 130
 131 static int pcnet_init (struct eth_device *dev, bd_t * bis);
 132 static int pcnet_send(struct eth_device *dev, void *packet, int length);
 133 static int pcnet_recv (struct eth_device *dev);
 134 static void pcnet_halt (struct eth_device *dev);
 135 static int pcnet_probe (struct eth_device *dev, bd_t * bis, int dev_num);
 136
 137 #define PCI_TO_MEM(d, a) pci_virt_to_mem((pci_dev_t)d->priv, (a))
 138 #define PCI_TO_MEM_LE(d,a) (u32)(cpu_to_le32(PCI_TO_MEM(d,a)))
 139
 140 static struct pci_device_id supported[] = {
 141         {PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_LANCE},
 142         {}
 143 };
 144
 145
 146 int pcnet_initialize(bd_t *bis)
 147 {
 148         pci_dev_t devbusfn;
 149         struct eth_device *dev;
 150         u16 command, status;
 151         int dev_nr = 0;
 152
 153         PCNET_DEBUG1("\npcnet_initialize...\n");
 154
 155         for (dev_nr = 0;; dev_nr++) {
 156
 157                 /*
 158                  * Find the PCnet PCI device(s).
 159                  */
 160                 devbusfn = pci_find_devices(supported, dev_nr);
 161                 if (devbusfn < 0)
 162                         break;
 163
 164                 /*
 165                  * Allocate and pre-fill the device structure.
 166                  */
 167                 dev = (struct eth_device *)malloc(sizeof(*dev));
 168                 if (!dev) {
 169                         printf("pcnet: Can not allocate memory\n");
 170                         break;
 171                 }
 172                 memset(dev, 0, sizeof(*dev));
 173                 dev->priv = (void *)devbusfn;
 174                 sprintf(dev->name, "pcnet#%d", dev_nr);
 175
 176                 /*
 177                  * Setup the PCI device.
 178                  */
 179                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_0,
 180                                       (unsigned int *)&dev->iobase);
 181                 dev->iobase = pci_io_to_phys(devbusfn, dev->iobase);
 182                 dev->iobase &= ~0xf;
 183
 184                 PCNET_DEBUG1("%s: devbusfn=0x%x iobase=0x%x: ",
 185                              dev->name, devbusfn, dev->iobase);
 186
 187                 command = PCI_COMMAND_IO | PCI_COMMAND_MASTER;
 188                 pci_write_config_word(devbusfn, PCI_COMMAND, command);
 189                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 190                 if ((status & command) != command) {
 191                         printf("%s: Couldn't enable IO access or Bus Mastering\n",
 192                                dev->name);
 193                         free(dev);
 194                         continue;
 195                 }
 196
 197                 pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER, 0x40);
 198
 199                 /*
 200                  * Probe the PCnet chip.
 201                  */
 202                 if (pcnet_probe(dev, bis, dev_nr) < 0) {
 203                         free(dev);
 204                         continue;
 205                 }
 206
 207                 /*
 208                  * Setup device structure and register the driver.
 209                  */
 210                 dev->init = pcnet_init;
 211                 dev->halt = pcnet_halt;
 212                 dev->send = pcnet_send;
 213                 dev->recv = pcnet_recv;
 214
 215                 eth_register(dev);
 216         }
 217
 218         udelay(10 * 1000);
 219
 220         return dev_nr;
 221 }
 222
 223 static int pcnet_probe(struct eth_device *dev, bd_t *bis, int dev_nr)
 224 {
 225         int chip_version;
 226         char *chipname;
 227
 228 #ifdef PCNET_HAS_PROM
 229         int i;
 230 #endif
 231
 232         /* Reset the PCnet controller */
 233         pcnet_reset(dev);
 234
 235         /* Check if register access is working */
 236         if (pcnet_read_csr(dev, 0) != 4 || !pcnet_check(dev)) {
 237                 printf("%s: CSR register access check failed\n", dev->name);
 238                 return -1;
 239         }
 240
 241         /* Identify the chip */
 242         chip_version =
 243                 pcnet_read_csr(dev, 88) | (pcnet_read_csr(dev, 89) << 16);
 244         if ((chip_version & 0xfff) != 0x003)
 245                 return -1;
 246         chip_version = (chip_version >> 12) & 0xffff;
 247         switch (chip_version) {
 248         case 0x2621:
 249                 chipname = "PCnet/PCI II 79C970A";      /* PCI */
 250                 break;
 251 #ifdef CONFIG_PCNET_79C973
 252         case 0x2625:
 253                 chipname = "PCnet/FAST III 79C973";     /* PCI */
 254                 break;
 255 #endif
 256 #ifdef CONFIG_PCNET_79C975
 257         case 0x2627:
 258                 chipname = "PCnet/FAST III 79C975";     /* PCI */
 259                 break;
 260 #endif
 261         default:
 262                 printf("%s: PCnet version %#x not supported\n",
 263                        dev->name, chip_version);
 264                 return -1;
 265         }
 266
 267         PCNET_DEBUG1("AMD %s\n", chipname);
 268
 269 #ifdef PCNET_HAS_PROM
 270         /*
 271          * In most chips, after a chip reset, the ethernet address is read from
 272          * the station address PROM at the base address and programmed into the
 273          * "Physical Address Registers" CSR12-14.
 274          */
 275         for (i = 0; i < 3; i++) {
 276                 unsigned int val;
 277
 278                 val = pcnet_read_csr(dev, i + 12) & 0x0ffff;
 279                 /* There may be endianness issues here. */
 280                 dev->enetaddr[2 * i] = val & 0x0ff;
 281                 dev->enetaddr[2 * i + 1] = (val >> 8) & 0x0ff;
 282         }
 283 #endif /* PCNET_HAS_PROM */
 284
 285         return 0;
 286 }
 287
 288 static int pcnet_init(struct eth_device *dev, bd_t *bis)
 289 {
 290         struct pcnet_uncached_priv *uc;
 291         int i, val;
 292         u32 addr;
 293
 294         PCNET_DEBUG1("%s: pcnet_init...\n", dev->name);
 295
 296         /* Switch pcnet to 32bit mode */
 297         pcnet_write_bcr(dev, 20, 2);
 298
 299         /* Set/reset autoselect bit */
 300         val = pcnet_read_bcr(dev, 2) & ~2;
 301         val |= 2;
 302         pcnet_write_bcr(dev, 2, val);
 303
 304         /* Enable auto negotiate, setup, disable fd */
 305         val = pcnet_read_bcr(dev, 32) & ~0x98;
 306         val |= 0x20;
 307         pcnet_write_bcr(dev, 32, val);
 308
 309         /*
 310          * Enable NOUFLO on supported controllers, with the transmit
 311          * start point set to the full packet. This will cause entire
 312          * packets to be buffered by the ethernet controller before
 313          * transmission, eliminating underflows which are common on
 314          * slower devices. Controllers which do not support NOUFLO will
 315          * simply be left with a larger transmit FIFO threshold.
 316          */
 317         val = pcnet_read_bcr(dev, 18);
 318         val |= 1 << 11;
 319         pcnet_write_bcr(dev, 18, val);
 320         val = pcnet_read_csr(dev, 80);
 321         val |= 0x3 << 10;
 322         pcnet_write_csr(dev, 80, val);
 323
 324         /*
 325          * We only maintain one structure because the drivers will never
 326          * be used concurrently. In 32bit mode the RX and TX ring entries
 327          * must be aligned on 16-byte boundaries.
 328          */
 329         if (lp == NULL) {
 330                 addr = (u32)malloc(sizeof(pcnet_priv_t) + 0x10);
 331                 addr = (addr + 0xf) & ~0xf;
 332                 lp = (pcnet_priv_t *)addr;
 333
 334                 addr = (u32)memalign(ARCH_DMA_MINALIGN, sizeof(*lp->uc));
 335                 flush_dcache_range(addr, addr + sizeof(*lp->uc));
 336                 addr = UNCACHED_SDRAM(addr);
 337                 lp->uc = (struct pcnet_uncached_priv *)addr;
 338         }
 339
 340         uc = lp->uc;
 341
 342         uc->init_block.mode = cpu_to_le16(0x0000);
 343         uc->init_block.filter[0] = 0x00000000;
 344         uc->init_block.filter[1] = 0x00000000;
 345
 346         /*
 347          * Initialize the Rx ring.
 348          */
 349         lp->cur_rx = 0;
 350         for (i = 0; i < RX_RING_SIZE; i++) {
 351                 uc->rx_ring[i].base = PCI_TO_MEM_LE(dev, lp->rx_buf[i]);
 352                 uc->rx_ring[i].buf_length = cpu_to_le16(-PKT_BUF_SZ);
 353                 uc->rx_ring[i].status = cpu_to_le16(0x8000);
 354                 PCNET_DEBUG1
 355                         ("Rx%d: base=0x%x buf_length=0x%hx status=0x%hx\n", i,
 356                          uc->rx_ring[i].base, uc->rx_ring[i].buf_length,
 357                          uc->rx_ring[i].status);
 358         }
 359
 360         /*
 361          * Initialize the Tx ring. The Tx buffer address is filled in as
 362          * needed, but we do need to clear the upper ownership bit.
 363          */
 364         lp->cur_tx = 0;
 365         for (i = 0; i < TX_RING_SIZE; i++) {
 366                 uc->tx_ring[i].base = 0;
 367                 uc->tx_ring[i].status = 0;
 368         }
 369
 370         /*
 371          * Setup Init Block.
 372          */
 373         PCNET_DEBUG1("Init block at 0x%p: MAC", &lp->uc->init_block);
 374
 375         for (i = 0; i < 6; i++) {
 376                 lp->uc->init_block.phys_addr[i] = dev->enetaddr[i];
 377                 PCNET_DEBUG1(" %02x", lp->uc->init_block.phys_addr[i]);
 378         }
 379
 380         uc->init_block.tlen_rlen = cpu_to_le16(TX_RING_LEN_BITS |
 381                                                RX_RING_LEN_BITS);
 382         uc->init_block.rx_ring = PCI_TO_MEM_LE(dev, uc->rx_ring);
 383         uc->init_block.tx_ring = PCI_TO_MEM_LE(dev, uc->tx_ring);
 384
 385         PCNET_DEBUG1("\ntlen_rlen=0x%x rx_ring=0x%x tx_ring=0x%x\n",
 386                      uc->init_block.tlen_rlen,
 387                      uc->init_block.rx_ring, uc->init_block.tx_ring);
 388
 389         /*
 390          * Tell the controller where the Init Block is located.
 391          */
 392         barrier();
 393         addr = PCI_TO_MEM(dev, &lp->uc->init_block);
 394         pcnet_write_csr(dev, 1, addr & 0xffff);
 395         pcnet_write_csr(dev, 2, (addr >> 16) & 0xffff);
 396
 397         pcnet_write_csr(dev, 4, 0x0915);
 398         pcnet_write_csr(dev, 0, 0x0001);        /* start */
 399
 400         /* Wait for Init Done bit */
 401         for (i = 10000; i > 0; i--) {
 402                 if (pcnet_read_csr(dev, 0) & 0x0100)
 403                         break;
 404                 udelay(10);
 405         }
 406         if (i <= 0) {
 407                 printf("%s: TIMEOUT: controller init failed\n", dev->name);
 408                 pcnet_reset(dev);
 409                 return -1;
 410         }
 411
 412         /*
 413          * Finally start network controller operation.
 414          */
 415         pcnet_write_csr(dev, 0, 0x0002);
 416
 417         return 0;
 418 }
 419
 420 static int pcnet_send(struct eth_device *dev, void *packet, int pkt_len)
 421 {
 422         int i, status;
 423         struct pcnet_tx_head *entry = &lp->uc->tx_ring[lp->cur_tx];
 424
 425         PCNET_DEBUG2("Tx%d: %d bytes from 0x%p ", lp->cur_tx, pkt_len,
 426                      packet);
 427
 428         flush_dcache_range((unsigned long)packet,
 429                            (unsigned long)packet + pkt_len);
 430
 431         /* Wait for completion by testing the OWN bit */
 432         for (i = 1000; i > 0; i--) {
 433                 status = le16_to_cpu(entry->status);
 434                 if ((status & 0x8000) == 0)
 435                         break;
 436                 udelay(100);
 437                 PCNET_DEBUG2(".");
 438         }
 439         if (i <= 0) {
 440                 printf("%s: TIMEOUT: Tx%d failed (status = 0x%x)\n",
 441                        dev->name, lp->cur_tx, status);
 442                 pkt_len = 0;
 443                 goto failure;
 444         }
 445
 446         /*
 447          * Setup Tx ring. Caution: the write order is important here,
 448          * set the status with the "ownership" bits last.
 449          */
 450         status = 0x8300;
 451         entry->length = cpu_to_le16(-pkt_len);
 452         entry->misc = 0x00000000;
 453         entry->base = PCI_TO_MEM_LE(dev, packet);
 454         entry->status = cpu_to_le16(status);
 455
 456         /* Trigger an immediate send poll. */
 457         pcnet_write_csr(dev, 0, 0x0008);
 458
 459       failure:
 460         if (++lp->cur_tx >= TX_RING_SIZE)
 461                 lp->cur_tx = 0;
 462
 463         PCNET_DEBUG2("done\n");
 464         return pkt_len;
 465 }
 466
 467 static int pcnet_recv (struct eth_device *dev)
 468 {
 469         struct pcnet_rx_head *entry;
 470         int pkt_len = 0;
 471         u16 status;
 472
 473         while (1) {
 474                 entry = &lp->uc->rx_ring[lp->cur_rx];
 475                 /*
 476                  * If we own the next entry, it's a new packet. Send it up.
 477                  */
 478                 status = le16_to_cpu(entry->status);
 479                 if ((status & 0x8000) != 0)
 480                         break;
 481                 status >>= 8;
 482
 483                 if (status != 0x03) {   /* There was an error. */
 484                         printf("%s: Rx%d", dev->name, lp->cur_rx);
 485                         PCNET_DEBUG1(" (status=0x%x)", status);
 486                         if (status & 0x20)
 487                                 printf(" Frame");
 488                         if (status & 0x10)
 489                                 printf(" Overflow");
 490                         if (status & 0x08)
 491                                 printf(" CRC");
 492                         if (status & 0x04)
 493                                 printf(" Fifo");
 494                         printf(" Error\n");
 495                         entry->status &= le16_to_cpu(0x03ff);
 496
 497                 } else {
 498                         pkt_len = (le32_to_cpu(entry->msg_length) & 0xfff) - 4;
 499                         if (pkt_len < 60) {
 500                                 printf("%s: Rx%d: invalid packet length %d\n",
 501                                        dev->name, lp->cur_rx, pkt_len);
 502                         } else {
 503                                 invalidate_dcache_range(
 504                                         (unsigned long)lp->rx_buf[lp->cur_rx],
 505                                         (unsigned long)lp->rx_buf[lp->cur_rx] +
 506                                         pkt_len);
 507                                 NetReceive(lp->rx_buf[lp->cur_rx], pkt_len);
 508                                 PCNET_DEBUG2("Rx%d: %d bytes from 0x%p\n",
 509                                              lp->cur_rx, pkt_len,
 510                                              lp->rx_buf[lp->cur_rx]);
 511                         }
 512                 }
 513                 entry->status |= cpu_to_le16(0x8000);
 514
 515                 if (++lp->cur_rx >= RX_RING_SIZE)
 516                         lp->cur_rx = 0;
 517         }
 518         return pkt_len;
 519 }
 520
 521 static void pcnet_halt(struct eth_device *dev)
 522 {
 523         int i;
 524
 525         PCNET_DEBUG1("%s: pcnet_halt...\n", dev->name);
 526
 527         /* Reset the PCnet controller */
 528         pcnet_reset(dev);
 529
 530         /* Wait for Stop bit */
 531         for (i = 1000; i > 0; i--) {
 532                 if (pcnet_read_csr(dev, 0) & 0x4)
 533                         break;
 534                 udelay(10);
 535         }
 536         if (i <= 0)
 537                 printf("%s: TIMEOUT: controller reset failed\n", dev->name);
 538 }