drivers/net/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  */
  26
  27 #include <linux/config.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/moduleparam.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/if_vlan.h>
  36 #include <linux/ip.h>
  37 #include <linux/delay.h>
  38 #include <linux/crc32.h>
  39 #include <linux/dma-mapping.h>
  40 #include <linux/mii.h>
  41 #include <asm/irq.h>
  42
  43 #include "skge.h"
  44
  45 #define DRV_NAME                "skge"
  46 #define DRV_VERSION             "1.3"
  47 #define PFX                     DRV_NAME " "
  48
  49 #define DEFAULT_TX_RING_SIZE    128
  50 #define DEFAULT_RX_RING_SIZE    512
  51 #define MAX_TX_RING_SIZE        1024
  52 #define MAX_RX_RING_SIZE        4096
  53 #define RX_COPY_THRESHOLD       128
  54 #define RX_BUF_SIZE             1536
  55 #define PHY_RETRIES             1000
  56 #define ETH_JUMBO_MTU           9000
  57 #define TX_WATCHDOG             (5 * HZ)
  58 #define NAPI_WEIGHT             64
  59 #define BLINK_MS                250
  60
  61 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  62 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
  63 MODULE_LICENSE("GPL");
  64 MODULE_VERSION(DRV_VERSION);
  65
  66 static const u32 default_msg
  67         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
  68           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
  69
  70 static int debug = -1;  /* defaults above */
  71 module_param(debug, int, 0);
  72 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  73
  74 static const struct pci_device_id skge_id_table[] = {
  75         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
  76         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
  77         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
  78         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
  79         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
  80         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
  81         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
  82         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
  83         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
  84         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015, },
  85         { 0 }
  86 };
  87 MODULE_DEVICE_TABLE(pci, skge_id_table);
  88
  89 static int skge_up(struct net_device *dev);
  90 static int skge_down(struct net_device *dev);
  91 static void skge_phy_reset(struct skge_port *skge);
  92 static void skge_tx_clean(struct skge_port *skge);
  93 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  94 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  95 static void genesis_get_stats(struct skge_port *skge, u64 *data);
  96 static void yukon_get_stats(struct skge_port *skge, u64 *data);
  97 static void yukon_init(struct skge_hw *hw, int port);
  98 static void genesis_mac_init(struct skge_hw *hw, int port);
  99 static void genesis_link_up(struct skge_port *skge);
 100
 101 /* Avoid conditionals by using array */
 102 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 103 static const int rxqaddr[] = { Q_R1, Q_R2 };
 104 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 105 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 106 static const u32 portirqmask[] = { IS_PORT_1, IS_PORT_2 };
 107
 108 static int skge_get_regs_len(struct net_device *dev)
 109 {
 110         return 0x4000;
 111 }
 112
 113 /*
 114  * Returns copy of whole control register region
 115  * Note: skip RAM address register because accessing it will
 116  *       cause bus hangs!
 117  */
 118 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 119                           void *p)
 120 {
 121         const struct skge_port *skge = netdev_priv(dev);
 122         const void __iomem *io = skge->hw->regs;
 123
 124         regs->version = 1;
 125         memset(p, 0, regs->len);
 126         memcpy_fromio(p, io, B3_RAM_ADDR);
 127
 128         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
 129                       regs->len - B3_RI_WTO_R1);
 130 }
 131
 132 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
 133 static int wol_supported(const struct skge_hw *hw)
 134 {
 135         return !((hw->chip_id == CHIP_ID_GENESIS ||
 136                   (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)));
 137 }
 138
 139 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 140 {
 141         struct skge_port *skge = netdev_priv(dev);
 142
 143         wol->supported = wol_supported(skge->hw) ? WAKE_MAGIC : 0;
 144         wol->wolopts = skge->wol ? WAKE_MAGIC : 0;
 145 }
 146
 147 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 148 {
 149         struct skge_port *skge = netdev_priv(dev);
 150         struct skge_hw *hw = skge->hw;
 151
 152         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
 153                 return -EOPNOTSUPP;
 154
 155         if (wol->wolopts == WAKE_MAGIC && !wol_supported(hw))
 156                 return -EOPNOTSUPP;
 157
 158         skge->wol = wol->wolopts == WAKE_MAGIC;
 159
 160         if (skge->wol) {
 161                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
 162
 163                 skge_write16(hw, WOL_CTRL_STAT,
 164                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
 165                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
 166         } else
 167                 skge_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
 168
 169         return 0;
 170 }
 171
 172 /* Determine supported/advertised modes based on hardware.
 173  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
 174  */
 175 static u32 skge_supported_modes(const struct skge_hw *hw)
 176 {
 177         u32 supported;
 178
 179         if (hw->copper) {
 180                 supported = SUPPORTED_10baseT_Half
 181                         | SUPPORTED_10baseT_Full
 182                         | SUPPORTED_100baseT_Half
 183                         | SUPPORTED_100baseT_Full
 184                         | SUPPORTED_1000baseT_Half
 185                         | SUPPORTED_1000baseT_Full
 186                         | SUPPORTED_Autoneg| SUPPORTED_TP;
 187
 188                 if (hw->chip_id == CHIP_ID_GENESIS)
 189                         supported &= ~(SUPPORTED_10baseT_Half
 190                                              | SUPPORTED_10baseT_Full
 191                                              | SUPPORTED_100baseT_Half
 192                                              | SUPPORTED_100baseT_Full);
 193
 194                 else if (hw->chip_id == CHIP_ID_YUKON)
 195                         supported &= ~SUPPORTED_1000baseT_Half;
 196         } else
 197                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
 198                         | SUPPORTED_Autoneg;
 199
 200         return supported;
 201 }
 202
 203 static int skge_get_settings(struct net_device *dev,
 204                              struct ethtool_cmd *ecmd)
 205 {
 206         struct skge_port *skge = netdev_priv(dev);
 207         struct skge_hw *hw = skge->hw;
 208
 209         ecmd->transceiver = XCVR_INTERNAL;
 210         ecmd->supported = skge_supported_modes(hw);
 211
 212         if (hw->copper) {
 213                 ecmd->port = PORT_TP;
 214                 ecmd->phy_address = hw->phy_addr;
 215         } else
 216                 ecmd->port = PORT_FIBRE;
 217
 218         ecmd->advertising = skge->advertising;
 219         ecmd->autoneg = skge->autoneg;
 220         ecmd->speed = skge->speed;
 221         ecmd->duplex = skge->duplex;
 222         return 0;
 223 }
 224
 225 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 226 {
 227         struct skge_port *skge = netdev_priv(dev);
 228         const struct skge_hw *hw = skge->hw;
 229         u32 supported = skge_supported_modes(hw);
 230
 231         if (ecmd->autoneg == AUTONEG_ENABLE) {
 232                 ecmd->advertising = supported;
 233                 skge->duplex = -1;
 234                 skge->speed = -1;
 235         } else {
 236                 u32 setting;
 237
 238                 switch (ecmd->speed) {
 239                 case SPEED_1000:
 240                         if (ecmd->duplex == DUPLEX_FULL)
 241                                 setting = SUPPORTED_1000baseT_Full;
 242                         else if (ecmd->duplex == DUPLEX_HALF)
 243                                 setting = SUPPORTED_1000baseT_Half;
 244                         else
 245                                 return -EINVAL;
 246                         break;
 247                 case SPEED_100:
 248                         if (ecmd->duplex == DUPLEX_FULL)
 249                                 setting = SUPPORTED_100baseT_Full;
 250                         else if (ecmd->duplex == DUPLEX_HALF)
 251                                 setting = SUPPORTED_100baseT_Half;
 252                         else
 253                                 return -EINVAL;
 254                         break;
 255
 256                 case SPEED_10:
 257                         if (ecmd->duplex == DUPLEX_FULL)
 258                                 setting = SUPPORTED_10baseT_Full;
 259                         else if (ecmd->duplex == DUPLEX_HALF)
 260                                 setting = SUPPORTED_10baseT_Half;
 261                         else
 262                                 return -EINVAL;
 263                         break;
 264                 default:
 265                         return -EINVAL;
 266                 }
 267
 268                 if ((setting & supported) == 0)
 269                         return -EINVAL;
 270
 271                 skge->speed = ecmd->speed;
 272                 skge->duplex = ecmd->duplex;
 273         }
 274
 275         skge->autoneg = ecmd->autoneg;
 276         skge->advertising = ecmd->advertising;
 277
 278         if (netif_running(dev))
 279                 skge_phy_reset(skge);
 280
 281         return (0);
 282 }
 283
 284 static void skge_get_drvinfo(struct net_device *dev,
 285                              struct ethtool_drvinfo *info)
 286 {
 287         struct skge_port *skge = netdev_priv(dev);
 288
 289         strcpy(info->driver, DRV_NAME);
 290         strcpy(info->version, DRV_VERSION);
 291         strcpy(info->fw_version, "N/A");
 292         strcpy(info->bus_info, pci_name(skge->hw->pdev));
 293 }
 294
 295 static const struct skge_stat {
 296         char       name[ETH_GSTRING_LEN];
 297         u16        xmac_offset;
 298         u16        gma_offset;
 299 } skge_stats[] = {
 300         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 301         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 302
 303         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 304         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 305         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 306         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 307         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 308         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 309         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 310         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 311
 312         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 313         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 314         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 315         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 316         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 317         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 318
 319         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 320         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 321         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 322         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 323         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 324 };
 325
 326 static int skge_get_stats_count(struct net_device *dev)
 327 {
 328         return ARRAY_SIZE(skge_stats);
 329 }
 330
 331 static void skge_get_ethtool_stats(struct net_device *dev,
 332                                    struct ethtool_stats *stats, u64 *data)
 333 {
 334         struct skge_port *skge = netdev_priv(dev);
 335
 336         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 337                 genesis_get_stats(skge, data);
 338         else
 339                 yukon_get_stats(skge, data);
 340 }
 341
 342 /* Use hardware MIB variables for critical path statistics and
 343  * transmit feedback not reported at interrupt.
 344  * Other errors are accounted for in interrupt handler.
 345  */
 346 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 347 {
 348         struct skge_port *skge = netdev_priv(dev);
 349         u64 data[ARRAY_SIZE(skge_stats)];
 350
 351         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 352                 genesis_get_stats(skge, data);
 353         else
 354                 yukon_get_stats(skge, data);
 355
 356         skge->net_stats.tx_bytes = data[0];
 357         skge->net_stats.rx_bytes = data[1];
 358         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
 359         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
 360         skge->net_stats.multicast = data[5] + data[7];
 361         skge->net_stats.collisions = data[10];
 362         skge->net_stats.tx_aborted_errors = data[12];
 363
 364         return &skge->net_stats;
 365 }
 366
 367 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 368 {
 369         int i;
 370
 371         switch (stringset) {
 372         case ETH_SS_STATS:
 373                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 374                         memcpy(data + i * ETH_GSTRING_LEN,
 375                                skge_stats[i].name, ETH_GSTRING_LEN);
 376                 break;
 377         }
 378 }
 379
 380 static void skge_get_ring_param(struct net_device *dev,
 381                                 struct ethtool_ringparam *p)
 382 {
 383         struct skge_port *skge = netdev_priv(dev);
 384
 385         p->rx_max_pending = MAX_RX_RING_SIZE;
 386         p->tx_max_pending = MAX_TX_RING_SIZE;
 387         p->rx_mini_max_pending = 0;
 388         p->rx_jumbo_max_pending = 0;
 389
 390         p->rx_pending = skge->rx_ring.count;
 391         p->tx_pending = skge->tx_ring.count;
 392         p->rx_mini_pending = 0;
 393         p->rx_jumbo_pending = 0;
 394 }
 395
 396 static int skge_set_ring_param(struct net_device *dev,
 397                                struct ethtool_ringparam *p)
 398 {
 399         struct skge_port *skge = netdev_priv(dev);
 400         int err;
 401
 402         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 403             p->tx_pending == 0 || p->tx_pending > MAX_TX_RING_SIZE)
 404                 return -EINVAL;
 405
 406         skge->rx_ring.count = p->rx_pending;
 407         skge->tx_ring.count = p->tx_pending;
 408
 409         if (netif_running(dev)) {
 410                 skge_down(dev);
 411                 err = skge_up(dev);
 412                 if (err)
 413                         dev_close(dev);
 414                 else
 415                         dev->set_multicast_list(dev);
 416         }
 417
 418         return 0;
 419 }
 420
 421 static u32 skge_get_msglevel(struct net_device *netdev)
 422 {
 423         struct skge_port *skge = netdev_priv(netdev);
 424         return skge->msg_enable;
 425 }
 426
 427 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 428 {
 429         struct skge_port *skge = netdev_priv(netdev);
 430         skge->msg_enable = value;
 431 }
 432
 433 static int skge_nway_reset(struct net_device *dev)
 434 {
 435         struct skge_port *skge = netdev_priv(dev);
 436
 437         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 438                 return -EINVAL;
 439
 440         skge_phy_reset(skge);
 441         return 0;
 442 }
 443
 444 static int skge_set_sg(struct net_device *dev, u32 data)
 445 {
 446         struct skge_port *skge = netdev_priv(dev);
 447         struct skge_hw *hw = skge->hw;
 448
 449         if (hw->chip_id == CHIP_ID_GENESIS && data)
 450                 return -EOPNOTSUPP;
 451         return ethtool_op_set_sg(dev, data);
 452 }
 453
 454 static int skge_set_tx_csum(struct net_device *dev, u32 data)
 455 {
 456         struct skge_port *skge = netdev_priv(dev);
 457         struct skge_hw *hw = skge->hw;
 458
 459         if (hw->chip_id == CHIP_ID_GENESIS && data)
 460                 return -EOPNOTSUPP;
 461
 462         return ethtool_op_set_tx_csum(dev, data);
 463 }
 464
 465 static u32 skge_get_rx_csum(struct net_device *dev)
 466 {
 467         struct skge_port *skge = netdev_priv(dev);
 468
 469         return skge->rx_csum;
 470 }
 471
 472 /* Only Yukon supports checksum offload. */
 473 static int skge_set_rx_csum(struct net_device *dev, u32 data)
 474 {
 475         struct skge_port *skge = netdev_priv(dev);
 476
 477         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
 478                 return -EOPNOTSUPP;
 479
 480         skge->rx_csum = data;
 481         return 0;
 482 }
 483
 484 static void skge_get_pauseparam(struct net_device *dev,
 485                                 struct ethtool_pauseparam *ecmd)
 486 {
 487         struct skge_port *skge = netdev_priv(dev);
 488
 489         ecmd->tx_pause = (skge->flow_control == FLOW_MODE_LOC_SEND)
 490                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 491         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_REM_SEND)
 492                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 493
 494         ecmd->autoneg = skge->autoneg;
 495 }
 496
 497 static int skge_set_pauseparam(struct net_device *dev,
 498                                struct ethtool_pauseparam *ecmd)
 499 {
 500         struct skge_port *skge = netdev_priv(dev);
 501
 502         skge->autoneg = ecmd->autoneg;
 503         if (ecmd->rx_pause && ecmd->tx_pause)
 504                 skge->flow_control = FLOW_MODE_SYMMETRIC;
 505         else if (ecmd->rx_pause && !ecmd->tx_pause)
 506                 skge->flow_control = FLOW_MODE_REM_SEND;
 507         else if (!ecmd->rx_pause && ecmd->tx_pause)
 508                 skge->flow_control = FLOW_MODE_LOC_SEND;
 509         else
 510                 skge->flow_control = FLOW_MODE_NONE;
 511
 512         if (netif_running(dev))
 513                 skge_phy_reset(skge);
 514         return 0;
 515 }
 516
 517 /* Chip internal frequency for clock calculations */
 518 static inline u32 hwkhz(const struct skge_hw *hw)
 519 {
 520         if (hw->chip_id == CHIP_ID_GENESIS)
 521                 return 53215; /* or:  53.125 MHz */
 522         else
 523                 return 78215; /* or:  78.125 MHz */
 524 }
 525
 526 /* Chip HZ to microseconds */
 527 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 528 {
 529         return (ticks * 1000) / hwkhz(hw);
 530 }
 531
 532 /* Microseconds to chip HZ */
 533 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 534 {
 535         return hwkhz(hw) * usec / 1000;
 536 }
 537
 538 static int skge_get_coalesce(struct net_device *dev,
 539                              struct ethtool_coalesce *ecmd)
 540 {
 541         struct skge_port *skge = netdev_priv(dev);
 542         struct skge_hw *hw = skge->hw;
 543         int port = skge->port;
 544
 545         ecmd->rx_coalesce_usecs = 0;
 546         ecmd->tx_coalesce_usecs = 0;
 547
 548         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 549                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 550                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 551
 552                 if (msk & rxirqmask[port])
 553                         ecmd->rx_coalesce_usecs = delay;
 554                 if (msk & txirqmask[port])
 555                         ecmd->tx_coalesce_usecs = delay;
 556         }
 557
 558         return 0;
 559 }
 560
 561 /* Note: interrupt timer is per board, but can turn on/off per port */
 562 static int skge_set_coalesce(struct net_device *dev,
 563                              struct ethtool_coalesce *ecmd)
 564 {
 565         struct skge_port *skge = netdev_priv(dev);
 566         struct skge_hw *hw = skge->hw;
 567         int port = skge->port;
 568         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 569         u32 delay = 25;
 570
 571         if (ecmd->rx_coalesce_usecs == 0)
 572                 msk &= ~rxirqmask[port];
 573         else if (ecmd->rx_coalesce_usecs < 25 ||
 574                  ecmd->rx_coalesce_usecs > 33333)
 575                 return -EINVAL;
 576         else {
 577                 msk |= rxirqmask[port];
 578                 delay = ecmd->rx_coalesce_usecs;
 579         }
 580
 581         if (ecmd->tx_coalesce_usecs == 0)
 582                 msk &= ~txirqmask[port];
 583         else if (ecmd->tx_coalesce_usecs < 25 ||
 584                  ecmd->tx_coalesce_usecs > 33333)
 585                 return -EINVAL;
 586         else {
 587                 msk |= txirqmask[port];
 588                 delay = min(delay, ecmd->rx_coalesce_usecs);
 589         }
 590
 591         skge_write32(hw, B2_IRQM_MSK, msk);
 592         if (msk == 0)
 593                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 594         else {
 595                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 596                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 597         }
 598         return 0;
 599 }
 600
 601 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 602 static void skge_led(struct skge_port *skge, enum led_mode mode)
 603 {
 604         struct skge_hw *hw = skge->hw;
 605         int port = skge->port;
 606
 607         spin_lock_bh(&hw->phy_lock);
 608         if (hw->chip_id == CHIP_ID_GENESIS) {
 609                 switch (mode) {
 610                 case LED_MODE_OFF:
 611                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 612                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 613                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 614                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 615                         break;
 616
 617                 case LED_MODE_ON:
 618                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 619                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 620
 621                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 622                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 623
 624                         break;
 625
 626                 case LED_MODE_TST:
 627                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 628                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 629                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 630
 631                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 632                         break;
 633                 }
 634         } else {
 635                 switch (mode) {
 636                 case LED_MODE_OFF:
 637                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 638                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 639                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 640                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 641                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 642                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 643                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 644                         break;
 645                 case LED_MODE_ON:
 646                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 647                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 648                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 649                                      PHY_M_LEDC_TX_CTRL |
 650                                      PHY_M_LEDC_DP_CTRL);
 651
 652                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 653                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 654                                      (skge->speed == SPEED_100 ?
 655                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 656                         break;
 657                 case LED_MODE_TST:
 658                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 659                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 660                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 661                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 662                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 663                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 664                                      PHY_M_LED_MO_RX(MO_LED_ON));
 665                 }
 666         }
 667         spin_unlock_bh(&hw->phy_lock);
 668 }
 669
 670 /* blink LED's for finding board */
 671 static int skge_phys_id(struct net_device *dev, u32 data)
 672 {
 673         struct skge_port *skge = netdev_priv(dev);
 674         unsigned long ms;
 675         enum led_mode mode = LED_MODE_TST;
 676
 677         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
 678                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
 679         else
 680                 ms = data * 1000;
 681
 682         while (ms > 0) {
 683                 skge_led(skge, mode);
 684                 mode ^= LED_MODE_TST;
 685
 686                 if (msleep_interruptible(BLINK_MS))
 687                         break;
 688                 ms -= BLINK_MS;
 689         }
 690
 691         /* back to regular LED state */
 692         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
 693
 694         return 0;
 695 }
 696
 697 static struct ethtool_ops skge_ethtool_ops = {
 698         .get_settings   = skge_get_settings,
 699         .set_settings   = skge_set_settings,
 700         .get_drvinfo    = skge_get_drvinfo,
 701         .get_regs_len   = skge_get_regs_len,
 702         .get_regs       = skge_get_regs,
 703         .get_wol        = skge_get_wol,
 704         .set_wol        = skge_set_wol,
 705         .get_msglevel   = skge_get_msglevel,
 706         .set_msglevel   = skge_set_msglevel,
 707         .nway_reset     = skge_nway_reset,
 708         .get_link       = ethtool_op_get_link,
 709         .get_ringparam  = skge_get_ring_param,
 710         .set_ringparam  = skge_set_ring_param,
 711         .get_pauseparam = skge_get_pauseparam,
 712         .set_pauseparam = skge_set_pauseparam,
 713         .get_coalesce   = skge_get_coalesce,
 714         .set_coalesce   = skge_set_coalesce,
 715         .get_sg         = ethtool_op_get_sg,
 716         .set_sg         = skge_set_sg,
 717         .get_tx_csum    = ethtool_op_get_tx_csum,
 718         .set_tx_csum    = skge_set_tx_csum,
 719         .get_rx_csum    = skge_get_rx_csum,
 720         .set_rx_csum    = skge_set_rx_csum,
 721         .get_strings    = skge_get_strings,
 722         .phys_id        = skge_phys_id,
 723         .get_stats_count = skge_get_stats_count,
 724         .get_ethtool_stats = skge_get_ethtool_stats,
 725         .get_perm_addr  = ethtool_op_get_perm_addr,
 726 };
 727
 728 /*
 729  * Allocate ring elements and chain them together
 730  * One-to-one association of board descriptors with ring elements
 731  */
 732 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u64 base)
 733 {
 734         struct skge_tx_desc *d;
 735         struct skge_element *e;
 736         int i;
 737
 738         ring->start = kmalloc(sizeof(*e)*ring->count, GFP_KERNEL);
 739         if (!ring->start)
 740                 return -ENOMEM;
 741
 742         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 743                 e->desc = d;
 744                 e->skb = NULL;
 745                 if (i == ring->count - 1) {
 746                         e->next = ring->start;
 747                         d->next_offset = base;
 748                 } else {
 749                         e->next = e + 1;
 750                         d->next_offset = base + (i+1) * sizeof(*d);
 751                 }
 752         }
 753         ring->to_use = ring->to_clean = ring->start;
 754
 755         return 0;
 756 }
 757
 758 /* Allocate and setup a new buffer for receiving */
 759 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
 760                           struct sk_buff *skb, unsigned int bufsize)
 761 {
 762         struct skge_rx_desc *rd = e->desc;
 763         u64 map;
 764
 765         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 766                              PCI_DMA_FROMDEVICE);
 767
 768         rd->dma_lo = map;
 769         rd->dma_hi = map >> 32;
 770         e->skb = skb;
 771         rd->csum1_start = ETH_HLEN;
 772         rd->csum2_start = ETH_HLEN;
 773         rd->csum1 = 0;
 774         rd->csum2 = 0;
 775
 776         wmb();
 777
 778         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 779         pci_unmap_addr_set(e, mapaddr, map);
 780         pci_unmap_len_set(e, maplen, bufsize);
 781 }
 782
 783 /* Resume receiving using existing skb,
 784  * Note: DMA address is not changed by chip.
 785  *       MTU not changed while receiver active.
 786  */
 787 static void skge_rx_reuse(struct skge_element *e, unsigned int size)
 788 {
 789         struct skge_rx_desc *rd = e->desc;
 790
 791         rd->csum2 = 0;
 792         rd->csum2_start = ETH_HLEN;
 793
 794         wmb();
 795
 796         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 797 }
 798
 799
 800 /* Free all  buffers in receive ring, assumes receiver stopped */
 801 static void skge_rx_clean(struct skge_port *skge)
 802 {
 803         struct skge_hw *hw = skge->hw;
 804         struct skge_ring *ring = &skge->rx_ring;
 805         struct skge_element *e;
 806
 807         e = ring->start;
 808         do {
 809                 struct skge_rx_desc *rd = e->desc;
 810                 rd->control = 0;
 811                 if (e->skb) {
 812                         pci_unmap_single(hw->pdev,
 813                                          pci_unmap_addr(e, mapaddr),
 814                                          pci_unmap_len(e, maplen),
 815                                          PCI_DMA_FROMDEVICE);
 816                         dev_kfree_skb(e->skb);
 817                         e->skb = NULL;
 818                 }
 819         } while ((e = e->next) != ring->start);
 820 }
 821
 822
 823 /* Allocate buffers for receive ring
 824  * For receive:  to_clean is next received frame.
 825  */
 826 static int skge_rx_fill(struct skge_port *skge)
 827 {
 828         struct skge_ring *ring = &skge->rx_ring;
 829         struct skge_element *e;
 830
 831         e = ring->start;
 832         do {
 833                 struct sk_buff *skb;
 834
 835                 skb = dev_alloc_skb(skge->rx_buf_size + NET_IP_ALIGN);
 836                 if (!skb)
 837                         return -ENOMEM;
 838
 839                 skb_reserve(skb, NET_IP_ALIGN);
 840                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
 841         } while ( (e = e->next) != ring->start);
 842
 843         ring->to_clean = ring->start;
 844         return 0;
 845 }
 846
 847 static void skge_link_up(struct skge_port *skge)
 848 {
 849         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
 850                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
 851
 852         netif_carrier_on(skge->netdev);
 853         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
 854                 netif_wake_queue(skge->netdev);
 855
 856         if (netif_msg_link(skge))
 857                 printk(KERN_INFO PFX
 858                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
 859                        skge->netdev->name, skge->speed,
 860                        skge->duplex == DUPLEX_FULL ? "full" : "half",
 861                        (skge->flow_control == FLOW_MODE_NONE) ? "none" :
 862                        (skge->flow_control == FLOW_MODE_LOC_SEND) ? "tx only" :
 863                        (skge->flow_control == FLOW_MODE_REM_SEND) ? "rx only" :
 864                        (skge->flow_control == FLOW_MODE_SYMMETRIC) ? "tx and rx" :
 865                        "unknown");
 866 }
 867
 868 static void skge_link_down(struct skge_port *skge)
 869 {
 870         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
 871         netif_carrier_off(skge->netdev);
 872         netif_stop_queue(skge->netdev);
 873
 874         if (netif_msg_link(skge))
 875                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
 876 }
 877
 878 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
 879 {
 880         int i;
 881
 882         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 883         xm_read16(hw, port, XM_PHY_DATA);
 884
 885         /* Need to wait for external PHY */
 886         for (i = 0; i < PHY_RETRIES; i++) {
 887                 udelay(1);
 888                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
 889                         goto ready;
 890         }
 891
 892         return -ETIMEDOUT;
 893  ready:
 894         *val = xm_read16(hw, port, XM_PHY_DATA);
 895
 896         return 0;
 897 }
 898
 899 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
 900 {
 901         u16 v = 0;
 902         if (__xm_phy_read(hw, port, reg, &v))
 903                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
 904                        hw->dev[port]->name);
 905         return v;
 906 }
 907
 908 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
 909 {
 910         int i;
 911
 912         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 913         for (i = 0; i < PHY_RETRIES; i++) {
 914                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 915                         goto ready;
 916                 udelay(1);
 917         }
 918         return -EIO;
 919
 920  ready:
 921         xm_write16(hw, port, XM_PHY_DATA, val);
 922         return 0;
 923 }
 924
 925 static void genesis_init(struct skge_hw *hw)
 926 {
 927         /* set blink source counter */
 928         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
 929         skge_write8(hw, B2_BSC_CTRL, BSC_START);
 930
 931         /* configure mac arbiter */
 932         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 933
 934         /* configure mac arbiter timeout values */
 935         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
 936         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
 937         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
 938         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
 939
 940         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 941         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 942         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 943         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 944
 945         /* configure packet arbiter timeout */
 946         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
 947         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
 948         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
 949         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
 950         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
 951 }
 952
 953 static void genesis_reset(struct skge_hw *hw, int port)
 954 {
 955         const u8 zero[8]  = { 0 };
 956
 957         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 958
 959         /* reset the statistics module */
 960         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
 961         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
 962         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
 963         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
 964         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
 965
 966         /* disable Broadcom PHY IRQ */
 967         xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
 968
 969         xm_outhash(hw, port, XM_HSM, zero);
 970 }
 971
 972
 973 /* Convert mode to MII values  */
 974 static const u16 phy_pause_map[] = {
 975         [FLOW_MODE_NONE] =      0,
 976         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
 977         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
 978         [FLOW_MODE_REM_SEND]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
 979 };
 980
 981
 982 /* Check status of Broadcom phy link */
 983 static void bcom_check_link(struct skge_hw *hw, int port)
 984 {
 985         struct net_device *dev = hw->dev[port];
 986         struct skge_port *skge = netdev_priv(dev);
 987         u16 status;
 988
 989         /* read twice because of latch */
 990         (void) xm_phy_read(hw, port, PHY_BCOM_STAT);
 991         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
 992
 993         if ((status & PHY_ST_LSYNC) == 0) {
 994                 u16 cmd = xm_read16(hw, port, XM_MMU_CMD);
 995                 cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
 996                 xm_write16(hw, port, XM_MMU_CMD, cmd);
 997                 /* dummy read to ensure writing */
 998                 (void) xm_read16(hw, port, XM_MMU_CMD);
 999
1000                 if (netif_carrier_ok(dev))
1001                         skge_link_down(skge);
1002         } else {
1003                 if (skge->autoneg == AUTONEG_ENABLE &&
1004                     (status & PHY_ST_AN_OVER)) {
1005                         u16 lpa = xm_phy_read(hw, port, PHY_BCOM_AUNE_LP);
1006                         u16 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1007
1008                         if (lpa & PHY_B_AN_RF) {
1009                                 printk(KERN_NOTICE PFX "%s: remote fault\n",
1010                                        dev->name);
1011                                 return;
1012                         }
1013
1014                         /* Check Duplex mismatch */
1015                         switch (aux & PHY_B_AS_AN_RES_MSK) {
1016                         case PHY_B_RES_1000FD:
1017                                 skge->duplex = DUPLEX_FULL;
1018                                 break;
1019                         case PHY_B_RES_1000HD:
1020                                 skge->duplex = DUPLEX_HALF;
1021                                 break;
1022                         default:
1023                                 printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1024                                        dev->name);
1025                                 return;
1026                         }
1027
1028
1029                         /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1030                         switch (aux & PHY_B_AS_PAUSE_MSK) {
1031                         case PHY_B_AS_PAUSE_MSK:
1032                                 skge->flow_control = FLOW_MODE_SYMMETRIC;
1033                                 break;
1034                         case PHY_B_AS_PRR:
1035                                 skge->flow_control = FLOW_MODE_REM_SEND;
1036                                 break;
1037                         case PHY_B_AS_PRT:
1038                                 skge->flow_control = FLOW_MODE_LOC_SEND;
1039                                 break;
1040                         default:
1041                                 skge->flow_control = FLOW_MODE_NONE;
1042                         }
1043
1044                         skge->speed = SPEED_1000;
1045                 }
1046
1047                 if (!netif_carrier_ok(dev))
1048                         genesis_link_up(skge);
1049         }
1050 }
1051
1052 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1053  * Phy on for 100 or 10Mbit operation
1054  */
1055 static void bcom_phy_init(struct skge_port *skge, int jumbo)
1056 {
1057         struct skge_hw *hw = skge->hw;
1058         int port = skge->port;
1059         int i;
1060         u16 id1, r, ext, ctl;
1061
1062         /* magic workaround patterns for Broadcom */
1063         static const struct {
1064                 u16 reg;
1065                 u16 val;
1066         } A1hack[] = {
1067                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1068                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1069                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1070                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1071         }, C0hack[] = {
1072                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1073                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1074         };
1075
1076         /* read Id from external PHY (all have the same address) */
1077         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1078
1079         /* Optimize MDIO transfer by suppressing preamble. */
1080         r = xm_read16(hw, port, XM_MMU_CMD);
1081         r |=  XM_MMU_NO_PRE;
1082         xm_write16(hw, port, XM_MMU_CMD,r);
1083
1084         switch (id1) {
1085         case PHY_BCOM_ID1_C0:
1086                 /*
1087                  * Workaround BCOM Errata for the C0 type.
1088                  * Write magic patterns to reserved registers.
1089                  */
1090                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1091                         xm_phy_write(hw, port,
1092                                      C0hack[i].reg, C0hack[i].val);
1093
1094                 break;
1095         case PHY_BCOM_ID1_A1:
1096                 /*
1097                  * Workaround BCOM Errata for the A1 type.
1098                  * Write magic patterns to reserved registers.
1099                  */
1100                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1101                         xm_phy_write(hw, port,
1102                                      A1hack[i].reg, A1hack[i].val);
1103                 break;
1104         }
1105
1106         /*
1107          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1108          * Disable Power Management after reset.
1109          */
1110         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1111         r |= PHY_B_AC_DIS_PM;
1112         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1113
1114         /* Dummy read */
1115         xm_read16(hw, port, XM_ISRC);
1116
1117         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1118         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1119
1120         if (skge->autoneg == AUTONEG_ENABLE) {
1121                 /*
1122                  * Workaround BCOM Errata #1 for the C5 type.
1123                  * 1000Base-T Link Acquisition Failure in Slave Mode
1124                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1125                  */
1126                 u16 adv = PHY_B_1000C_RD;
1127                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1128                         adv |= PHY_B_1000C_AHD;
1129                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1130                         adv |= PHY_B_1000C_AFD;
1131                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1132
1133                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1134         } else {
1135                 if (skge->duplex == DUPLEX_FULL)
1136                         ctl |= PHY_CT_DUP_MD;
1137                 /* Force to slave */
1138                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1139         }
1140
1141         /* Set autonegotiation pause parameters */
1142         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1143                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1144
1145         /* Handle Jumbo frames */
1146         if (jumbo) {
1147                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1148                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1149
1150                 ext |= PHY_B_PEC_HIGH_LA;
1151
1152         }
1153
1154         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1155         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1156
1157         /* Use link status change interrupt */
1158         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1159
1160         bcom_check_link(hw, port);
1161 }
1162
1163 static void genesis_mac_init(struct skge_hw *hw, int port)
1164 {
1165         struct net_device *dev = hw->dev[port];
1166         struct skge_port *skge = netdev_priv(dev);
1167         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1168         int i;
1169         u32 r;
1170         const u8 zero[6]  = { 0 };
1171
1172         /* Clear MIB counters */
1173         xm_write16(hw, port, XM_STAT_CMD,
1174                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1175         /* Clear two times according to Errata #3 */
1176         xm_write16(hw, port, XM_STAT_CMD,
1177                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1178
1179         /* Unreset the XMAC. */
1180         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1181
1182         /*
1183          * Perform additional initialization for external PHYs,
1184          * namely for the 1000baseTX cards that use the XMAC's
1185          * GMII mode.
1186          */
1187         /* Take external Phy out of reset */
1188         r = skge_read32(hw, B2_GP_IO);
1189         if (port == 0)
1190                 r |= GP_DIR_0|GP_IO_0;
1191         else
1192                 r |= GP_DIR_2|GP_IO_2;
1193
1194         skge_write32(hw, B2_GP_IO, r);
1195         skge_read32(hw, B2_GP_IO);
1196
1197         /* Enable GMII interface */
1198         xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1199
1200         bcom_phy_init(skge, jumbo);
1201
1202         /* Set Station Address */
1203         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1204
1205         /* We don't use match addresses so clear */
1206         for (i = 1; i < 16; i++)
1207                 xm_outaddr(hw, port, XM_EXM(i), zero);
1208
1209         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1210         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1211
1212         /* We don't need the FCS appended to the packet. */
1213         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1214         if (jumbo)
1215                 r |= XM_RX_BIG_PK_OK;
1216
1217         if (skge->duplex == DUPLEX_HALF) {
1218                 /*
1219                  * If in manual half duplex mode the other side might be in
1220                  * full duplex mode, so ignore if a carrier extension is not seen
1221                  * on frames received
1222                  */
1223                 r |= XM_RX_DIS_CEXT;
1224         }
1225         xm_write16(hw, port, XM_RX_CMD, r);
1226
1227
1228         /* We want short frames padded to 60 bytes. */
1229         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1230
1231         /*
1232          * Bump up the transmit threshold. This helps hold off transmit
1233          * underruns when we're blasting traffic from both ports at once.
1234          */
1235         xm_write16(hw, port, XM_TX_THR, 512);
1236
1237         /*
1238          * Enable the reception of all error frames. This is is
1239          * a necessary evil due to the design of the XMAC. The
1240          * XMAC's receive FIFO is only 8K in size, however jumbo
1241          * frames can be up to 9000 bytes in length. When bad
1242          * frame filtering is enabled, the XMAC's RX FIFO operates
1243          * in 'store and forward' mode. For this to work, the
1244          * entire frame has to fit into the FIFO, but that means
1245          * that jumbo frames larger than 8192 bytes will be
1246          * truncated. Disabling all bad frame filtering causes
1247          * the RX FIFO to operate in streaming mode, in which
1248          * case the XMAC will start transferring frames out of the
1249          * RX FIFO as soon as the FIFO threshold is reached.
1250          */
1251         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1252
1253
1254         /*
1255          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1256          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1257          *        and 'Octets Rx OK Hi Cnt Ov'.
1258          */
1259         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1260
1261         /*
1262          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1263          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1264          *        and 'Octets Tx OK Hi Cnt Ov'.
1265          */
1266         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1267
1268         /* Configure MAC arbiter */
1269         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1270
1271         /* configure timeout values */
1272         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1273         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1274         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1275         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1276
1277         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1278         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1279         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1280         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1281
1282         /* Configure Rx MAC FIFO */
1283         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1284         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1285         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1286
1287         /* Configure Tx MAC FIFO */
1288         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1289         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1290         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1291
1292         if (jumbo) {
1293                 /* Enable frame flushing if jumbo frames used */
1294                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1295         } else {
1296                 /* enable timeout timers if normal frames */
1297                 skge_write16(hw, B3_PA_CTRL,
1298                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1299         }
1300 }
1301
1302 static void genesis_stop(struct skge_port *skge)
1303 {
1304         struct skge_hw *hw = skge->hw;
1305         int port = skge->port;
1306         u32 reg;
1307
1308         genesis_reset(hw, port);
1309
1310         /* Clear Tx packet arbiter timeout IRQ */
1311         skge_write16(hw, B3_PA_CTRL,
1312                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1313
1314         /*
1315          * If the transfer sticks at the MAC the STOP command will not
1316          * terminate if we don't flush the XMAC's transmit FIFO !
1317          */
1318         xm_write32(hw, port, XM_MODE,
1319                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1320
1321
1322         /* Reset the MAC */
1323         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1324
1325         /* For external PHYs there must be special handling */
1326         reg = skge_read32(hw, B2_GP_IO);
1327         if (port == 0) {
1328                 reg |= GP_DIR_0;
1329                 reg &= ~GP_IO_0;
1330         } else {
1331                 reg |= GP_DIR_2;
1332                 reg &= ~GP_IO_2;
1333         }
1334         skge_write32(hw, B2_GP_IO, reg);
1335         skge_read32(hw, B2_GP_IO);
1336
1337         xm_write16(hw, port, XM_MMU_CMD,
1338                         xm_read16(hw, port, XM_MMU_CMD)
1339                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1340
1341         xm_read16(hw, port, XM_MMU_CMD);
1342 }
1343
1344
1345 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1346 {
1347         struct skge_hw *hw = skge->hw;
1348         int port = skge->port;
1349         int i;
1350         unsigned long timeout = jiffies + HZ;
1351
1352         xm_write16(hw, port,
1353                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1354
1355         /* wait for update to complete */
1356         while (xm_read16(hw, port, XM_STAT_CMD)
1357                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1358                 if (time_after(jiffies, timeout))
1359                         break;
1360                 udelay(10);
1361         }
1362
1363         /* special case for 64 bit octet counter */
1364         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1365                 | xm_read32(hw, port, XM_TXO_OK_LO);
1366         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1367                 | xm_read32(hw, port, XM_RXO_OK_LO);
1368
1369         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1370                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1371 }
1372
1373 static void genesis_mac_intr(struct skge_hw *hw, int port)
1374 {
1375         struct skge_port *skge = netdev_priv(hw->dev[port]);
1376         u16 status = xm_read16(hw, port, XM_ISRC);
1377
1378         if (netif_msg_intr(skge))
1379                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1380                        skge->netdev->name, status);
1381
1382         if (status & XM_IS_TXF_UR) {
1383                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1384                 ++skge->net_stats.tx_fifo_errors;
1385         }
1386         if (status & XM_IS_RXF_OV) {
1387                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1388                 ++skge->net_stats.rx_fifo_errors;
1389         }
1390 }
1391
1392 static void genesis_link_up(struct skge_port *skge)
1393 {
1394         struct skge_hw *hw = skge->hw;
1395         int port = skge->port;
1396         u16 cmd;
1397         u32 mode, msk;
1398
1399         cmd = xm_read16(hw, port, XM_MMU_CMD);
1400
1401         /*
1402          * enabling pause frame reception is required for 1000BT
1403          * because the XMAC is not reset if the link is going down
1404          */
1405         if (skge->flow_control == FLOW_MODE_NONE ||
1406             skge->flow_control == FLOW_MODE_LOC_SEND)
1407                 /* Disable Pause Frame Reception */
1408                 cmd |= XM_MMU_IGN_PF;
1409         else
1410                 /* Enable Pause Frame Reception */
1411                 cmd &= ~XM_MMU_IGN_PF;
1412
1413         xm_write16(hw, port, XM_MMU_CMD, cmd);
1414
1415         mode = xm_read32(hw, port, XM_MODE);
1416         if (skge->flow_control == FLOW_MODE_SYMMETRIC ||
1417             skge->flow_control == FLOW_MODE_LOC_SEND) {
1418                 /*
1419                  * Configure Pause Frame Generation
1420                  * Use internal and external Pause Frame Generation.
1421                  * Sending pause frames is edge triggered.
1422                  * Send a Pause frame with the maximum pause time if
1423                  * internal oder external FIFO full condition occurs.
1424                  * Send a zero pause time frame to re-start transmission.
1425                  */
1426                 /* XM_PAUSE_DA = '010000C28001' (default) */
1427                 /* XM_MAC_PTIME = 0xffff (maximum) */
1428                 /* remember this value is defined in big endian (!) */
1429                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1430
1431                 mode |= XM_PAUSE_MODE;
1432                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1433         } else {
1434                 /*
1435                  * disable pause frame generation is required for 1000BT
1436                  * because the XMAC is not reset if the link is going down
1437                  */
1438                 /* Disable Pause Mode in Mode Register */
1439                 mode &= ~XM_PAUSE_MODE;
1440
1441                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1442         }
1443
1444         xm_write32(hw, port, XM_MODE, mode);
1445
1446         msk = XM_DEF_MSK;
1447         /* disable GP0 interrupt bit for external Phy */
1448         msk |= XM_IS_INP_ASS;
1449
1450         xm_write16(hw, port, XM_IMSK, msk);
1451         xm_read16(hw, port, XM_ISRC);
1452
1453         /* get MMU Command Reg. */
1454         cmd = xm_read16(hw, port, XM_MMU_CMD);
1455         if (skge->duplex == DUPLEX_FULL)
1456                 cmd |= XM_MMU_GMII_FD;
1457
1458         /*
1459          * Workaround BCOM Errata (#10523) for all BCom Phys
1460          * Enable Power Management after link up
1461          */
1462         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1463                      xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1464                      & ~PHY_B_AC_DIS_PM);
1465         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1466
1467         /* enable Rx/Tx */
1468         xm_write16(hw, port, XM_MMU_CMD,
1469                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1470         skge_link_up(skge);
1471 }
1472
1473
1474 static inline void bcom_phy_intr(struct skge_port *skge)
1475 {
1476         struct skge_hw *hw = skge->hw;
1477         int port = skge->port;
1478         u16 isrc;
1479
1480         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1481         if (netif_msg_intr(skge))
1482                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1483                        skge->netdev->name, isrc);
1484
1485         if (isrc & PHY_B_IS_PSE)
1486                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1487                        hw->dev[port]->name);
1488
1489         /* Workaround BCom Errata:
1490          *      enable and disable loopback mode if "NO HCD" occurs.
1491          */
1492         if (isrc & PHY_B_IS_NO_HDCL) {
1493                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1494                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1495                                   ctrl | PHY_CT_LOOP);
1496                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1497                                   ctrl & ~PHY_CT_LOOP);
1498         }
1499
1500         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1501                 bcom_check_link(hw, port);
1502
1503 }
1504
1505 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1506 {
1507         int i;
1508
1509         gma_write16(hw, port, GM_SMI_DATA, val);
1510         gma_write16(hw, port, GM_SMI_CTRL,
1511                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1512         for (i = 0; i < PHY_RETRIES; i++) {
1513                 udelay(1);
1514
1515                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1516                         return 0;
1517         }
1518
1519         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1520                hw->dev[port]->name);
1521         return -EIO;
1522 }
1523
1524 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1525 {
1526         int i;
1527
1528         gma_write16(hw, port, GM_SMI_CTRL,
1529                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1530                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1531
1532         for (i = 0; i < PHY_RETRIES; i++) {
1533                 udelay(1);
1534                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1535                         goto ready;
1536         }
1537
1538         return -ETIMEDOUT;
1539  ready:
1540         *val = gma_read16(hw, port, GM_SMI_DATA);
1541         return 0;
1542 }
1543
1544 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1545 {
1546         u16 v = 0;
1547         if (__gm_phy_read(hw, port, reg, &v))
1548                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1549                hw->dev[port]->name);
1550         return v;
1551 }
1552
1553 /* Marvell Phy Initialization */
1554 static void yukon_init(struct skge_hw *hw, int port)
1555 {
1556         struct skge_port *skge = netdev_priv(hw->dev[port]);
1557         u16 ctrl, ct1000, adv;
1558
1559         if (skge->autoneg == AUTONEG_ENABLE) {
1560                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1561
1562                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1563                           PHY_M_EC_MAC_S_MSK);
1564                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1565
1566                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1567
1568                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1569         }
1570
1571         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1572         if (skge->autoneg == AUTONEG_DISABLE)
1573                 ctrl &= ~PHY_CT_ANE;
1574
1575         ctrl |= PHY_CT_RESET;
1576         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1577
1578         ctrl = 0;
1579         ct1000 = 0;
1580         adv = PHY_AN_CSMA;
1581
1582         if (skge->autoneg == AUTONEG_ENABLE) {
1583                 if (hw->copper) {
1584                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1585                                 ct1000 |= PHY_M_1000C_AFD;
1586                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1587                                 ct1000 |= PHY_M_1000C_AHD;
1588                         if (skge->advertising & ADVERTISED_100baseT_Full)
1589                                 adv |= PHY_M_AN_100_FD;
1590                         if (skge->advertising & ADVERTISED_100baseT_Half)
1591                                 adv |= PHY_M_AN_100_HD;
1592                         if (skge->advertising & ADVERTISED_10baseT_Full)
1593                                 adv |= PHY_M_AN_10_FD;
1594                         if (skge->advertising & ADVERTISED_10baseT_Half)
1595                                 adv |= PHY_M_AN_10_HD;
1596                 } else  /* special defines for FIBER (88E1011S only) */
1597                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
1598
1599                 /* Set Flow-control capabilities */
1600                 adv |= phy_pause_map[skge->flow_control];
1601
1602                 /* Restart Auto-negotiation */
1603                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1604         } else {
1605                 /* forced speed/duplex settings */
1606                 ct1000 = PHY_M_1000C_MSE;
1607
1608                 if (skge->duplex == DUPLEX_FULL)
1609                         ctrl |= PHY_CT_DUP_MD;
1610
1611                 switch (skge->speed) {
1612                 case SPEED_1000:
1613                         ctrl |= PHY_CT_SP1000;
1614                         break;
1615                 case SPEED_100:
1616                         ctrl |= PHY_CT_SP100;
1617                         break;
1618                 }
1619
1620                 ctrl |= PHY_CT_RESET;
1621         }
1622
1623         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1624
1625         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1626         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1627
1628         /* Enable phy interrupt on autonegotiation complete (or link up) */
1629         if (skge->autoneg == AUTONEG_ENABLE)
1630                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1631         else
1632                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1633 }
1634
1635 static void yukon_reset(struct skge_hw *hw, int port)
1636 {
1637         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1638         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1639         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1640         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1641         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1642
1643         gma_write16(hw, port, GM_RX_CTRL,
1644                          gma_read16(hw, port, GM_RX_CTRL)
1645                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1646 }
1647
1648 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1649 static int is_yukon_lite_a0(struct skge_hw *hw)
1650 {
1651         u32 reg;
1652         int ret;
1653
1654         if (hw->chip_id != CHIP_ID_YUKON)
1655                 return 0;
1656
1657         reg = skge_read32(hw, B2_FAR);
1658         skge_write8(hw, B2_FAR + 3, 0xff);
1659         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1660         skge_write32(hw, B2_FAR, reg);
1661         return ret;
1662 }
1663
1664 static void yukon_mac_init(struct skge_hw *hw, int port)
1665 {
1666         struct skge_port *skge = netdev_priv(hw->dev[port]);
1667         int i;
1668         u32 reg;
1669         const u8 *addr = hw->dev[port]->dev_addr;
1670
1671         /* WA code for COMA mode -- set PHY reset */
1672         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1673             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1674                 reg = skge_read32(hw, B2_GP_IO);
1675                 reg |= GP_DIR_9 | GP_IO_9;
1676                 skge_write32(hw, B2_GP_IO, reg);
1677         }
1678
1679         /* hard reset */
1680         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1681         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1682
1683         /* WA code for COMA mode -- clear PHY reset */
1684         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1685             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1686                 reg = skge_read32(hw, B2_GP_IO);
1687                 reg |= GP_DIR_9;
1688                 reg &= ~GP_IO_9;
1689                 skge_write32(hw, B2_GP_IO, reg);
1690         }
1691
1692         /* Set hardware config mode */
1693         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1694                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1695         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1696
1697         /* Clear GMC reset */
1698         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1699         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1700         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1701
1702         if (skge->autoneg == AUTONEG_DISABLE) {
1703                 reg = GM_GPCR_AU_ALL_DIS;
1704                 gma_write16(hw, port, GM_GP_CTRL,
1705                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1706
1707                 switch (skge->speed) {
1708                 case SPEED_1000:
1709                         reg &= ~GM_GPCR_SPEED_100;
1710                         reg |= GM_GPCR_SPEED_1000;
1711                         break;
1712                 case SPEED_100:
1713                         reg &= ~GM_GPCR_SPEED_1000;
1714                         reg |= GM_GPCR_SPEED_100;
1715                         break;
1716                 case SPEED_10:
1717                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1718                         break;
1719                 }
1720
1721                 if (skge->duplex == DUPLEX_FULL)
1722                         reg |= GM_GPCR_DUP_FULL;
1723         } else
1724                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1725
1726         switch (skge->flow_control) {
1727         case FLOW_MODE_NONE:
1728                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1729                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1730                 break;
1731         case FLOW_MODE_LOC_SEND:
1732                 /* disable Rx flow-control */
1733                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1734         }
1735
1736         gma_write16(hw, port, GM_GP_CTRL, reg);
1737         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
1738
1739         yukon_init(hw, port);
1740
1741         /* MIB clear */
1742         reg = gma_read16(hw, port, GM_PHY_ADDR);
1743         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1744
1745         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1746                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1747         gma_write16(hw, port, GM_PHY_ADDR, reg);
1748
1749         /* transmit control */
1750         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1751
1752         /* receive control reg: unicast + multicast + no FCS  */
1753         gma_write16(hw, port, GM_RX_CTRL,
1754                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1755
1756         /* transmit flow control */
1757         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1758
1759         /* transmit parameter */
1760         gma_write16(hw, port, GM_TX_PARAM,
1761                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1762                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1763                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
1764
1765         /* serial mode register */
1766         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1767         if (hw->dev[port]->mtu > 1500)
1768                 reg |= GM_SMOD_JUMBO_ENA;
1769
1770         gma_write16(hw, port, GM_SERIAL_MODE, reg);
1771
1772         /* physical address: used for pause frames */
1773         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
1774         /* virtual address for data */
1775         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
1776
1777         /* enable interrupt mask for counter overflows */
1778         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
1779         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
1780         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
1781
1782         /* Initialize Mac Fifo */
1783
1784         /* Configure Rx MAC FIFO */
1785         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
1786         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
1787
1788         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
1789         if (is_yukon_lite_a0(hw))
1790                 reg &= ~GMF_RX_F_FL_ON;
1791
1792         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
1793         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
1794         /*
1795          * because Pause Packet Truncation in GMAC is not working
1796          * we have to increase the Flush Threshold to 64 bytes
1797          * in order to flush pause packets in Rx FIFO on Yukon-1
1798          */
1799         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
1800
1801         /* Configure Tx MAC FIFO */
1802         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1803         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1804 }
1805
1806 /* Go into power down mode */
1807 static void yukon_suspend(struct skge_hw *hw, int port)
1808 {
1809         u16 ctrl;
1810
1811         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
1812         ctrl |= PHY_M_PC_POL_R_DIS;
1813         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
1814
1815         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1816         ctrl |= PHY_CT_RESET;
1817         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1818
1819         /* switch IEEE compatible power down mode on */
1820         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1821         ctrl |= PHY_CT_PDOWN;
1822         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1823 }
1824
1825 static void yukon_stop(struct skge_port *skge)
1826 {
1827         struct skge_hw *hw = skge->hw;
1828         int port = skge->port;
1829
1830         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1831         yukon_reset(hw, port);
1832
1833         gma_write16(hw, port, GM_GP_CTRL,
1834                          gma_read16(hw, port, GM_GP_CTRL)
1835                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
1836         gma_read16(hw, port, GM_GP_CTRL);
1837
1838         yukon_suspend(hw, port);
1839
1840         /* set GPHY Control reset */
1841         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1842         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1843 }
1844
1845 static void yukon_get_stats(struct skge_port *skge, u64 *data)
1846 {
1847         struct skge_hw *hw = skge->hw;
1848         int port = skge->port;
1849         int i;
1850
1851         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
1852                 | gma_read32(hw, port, GM_TXO_OK_LO);
1853         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
1854                 | gma_read32(hw, port, GM_RXO_OK_LO);
1855
1856         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1857                 data[i] = gma_read32(hw, port,
1858                                           skge_stats[i].gma_offset);
1859 }
1860
1861 static void yukon_mac_intr(struct skge_hw *hw, int port)
1862 {
1863         struct net_device *dev = hw->dev[port];
1864         struct skge_port *skge = netdev_priv(dev);
1865         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
1866
1867         if (netif_msg_intr(skge))
1868                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1869                        dev->name, status);
1870
1871         if (status & GM_IS_RX_FF_OR) {
1872                 ++skge->net_stats.rx_fifo_errors;
1873                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
1874         }
1875
1876         if (status & GM_IS_TX_FF_UR) {
1877                 ++skge->net_stats.tx_fifo_errors;
1878                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
1879         }
1880
1881 }
1882
1883 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
1884 {
1885         switch (aux & PHY_M_PS_SPEED_MSK) {
1886         case PHY_M_PS_SPEED_1000:
1887                 return SPEED_1000;
1888         case PHY_M_PS_SPEED_100:
1889                 return SPEED_100;
1890         default:
1891                 return SPEED_10;
1892         }
1893 }
1894
1895 static void yukon_link_up(struct skge_port *skge)
1896 {
1897         struct skge_hw *hw = skge->hw;
1898         int port = skge->port;
1899         u16 reg;
1900
1901         /* Enable Transmit FIFO Underrun */
1902         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1903
1904         reg = gma_read16(hw, port, GM_GP_CTRL);
1905         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
1906                 reg |= GM_GPCR_DUP_FULL;
1907
1908         /* enable Rx/Tx */
1909         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1910         gma_write16(hw, port, GM_GP_CTRL, reg);
1911
1912         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1913         skge_link_up(skge);
1914 }
1915
1916 static void yukon_link_down(struct skge_port *skge)
1917 {
1918         struct skge_hw *hw = skge->hw;
1919         int port = skge->port;
1920         u16 ctrl;
1921
1922         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1923
1924         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1925         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1926         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1927
1928         if (skge->flow_control == FLOW_MODE_REM_SEND) {
1929                 /* restore Asymmetric Pause bit */
1930                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1931                                   gm_phy_read(hw, port,
1932                                                    PHY_MARV_AUNE_ADV)
1933                                   | PHY_M_AN_ASP);
1934
1935         }
1936
1937         skge_link_down(skge);
1938
1939         yukon_init(hw, port);
1940 }
1941
1942 static void yukon_phy_intr(struct skge_port *skge)
1943 {
1944         struct skge_hw *hw = skge->hw;
1945         int port = skge->port;
1946         const char *reason = NULL;
1947         u16 istatus, phystat;
1948
1949         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1950         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1951
1952         if (netif_msg_intr(skge))
1953                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
1954                        skge->netdev->name, istatus, phystat);
1955
1956         if (istatus & PHY_M_IS_AN_COMPL) {
1957                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
1958                     & PHY_M_AN_RF) {
1959                         reason = "remote fault";
1960                         goto failed;
1961                 }
1962
1963                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1964                         reason = "master/slave fault";
1965                         goto failed;
1966                 }
1967
1968                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
1969                         reason = "speed/duplex";
1970                         goto failed;
1971                 }
1972
1973                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
1974                         ? DUPLEX_FULL : DUPLEX_HALF;
1975                 skge->speed = yukon_speed(hw, phystat);
1976
1977                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1978                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
1979                 case PHY_M_PS_PAUSE_MSK:
1980                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1981                         break;
1982                 case PHY_M_PS_RX_P_EN:
1983                         skge->flow_control = FLOW_MODE_REM_SEND;
1984                         break;
1985                 case PHY_M_PS_TX_P_EN:
1986                         skge->flow_control = FLOW_MODE_LOC_SEND;
1987                         break;
1988                 default:
1989                         skge->flow_control = FLOW_MODE_NONE;
1990                 }
1991
1992                 if (skge->flow_control == FLOW_MODE_NONE ||
1993                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
1994                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1995                 else
1996                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1997                 yukon_link_up(skge);
1998                 return;
1999         }
2000
2001         if (istatus & PHY_M_IS_LSP_CHANGE)
2002                 skge->speed = yukon_speed(hw, phystat);
2003
2004         if (istatus & PHY_M_IS_DUP_CHANGE)
2005                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2006         if (istatus & PHY_M_IS_LST_CHANGE) {
2007                 if (phystat & PHY_M_PS_LINK_UP)
2008                         yukon_link_up(skge);
2009                 else
2010                         yukon_link_down(skge);
2011         }
2012         return;
2013  failed:
2014         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2015                skge->netdev->name, reason);
2016
2017         /* XXX restart autonegotiation? */
2018 }
2019
2020 static void skge_phy_reset(struct skge_port *skge)
2021 {
2022         struct skge_hw *hw = skge->hw;
2023         int port = skge->port;
2024
2025         netif_stop_queue(skge->netdev);
2026         netif_carrier_off(skge->netdev);
2027
2028         spin_lock_bh(&hw->phy_lock);
2029         if (hw->chip_id == CHIP_ID_GENESIS)
2030                 genesis_mac_init(hw, port);
2031         else
2032                 yukon_init(hw, port);
2033         spin_unlock_bh(&hw->phy_lock);
2034 }
2035
2036 /* Basic MII support */
2037 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2038 {
2039         struct mii_ioctl_data *data = if_mii(ifr);
2040         struct skge_port *skge = netdev_priv(dev);
2041         struct skge_hw *hw = skge->hw;
2042         int err = -EOPNOTSUPP;
2043
2044         if (!netif_running(dev))
2045                 return -ENODEV; /* Phy still in reset */
2046
2047         switch(cmd) {
2048         case SIOCGMIIPHY:
2049                 data->phy_id = hw->phy_addr;
2050
2051                 /* fallthru */
2052         case SIOCGMIIREG: {
2053                 u16 val = 0;
2054                 spin_lock_bh(&hw->phy_lock);
2055                 if (hw->chip_id == CHIP_ID_GENESIS)
2056                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2057                 else
2058                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2059                 spin_unlock_bh(&hw->phy_lock);
2060                 data->val_out = val;
2061                 break;
2062         }
2063
2064         case SIOCSMIIREG:
2065                 if (!capable(CAP_NET_ADMIN))
2066                         return -EPERM;
2067
2068                 spin_lock_bh(&hw->phy_lock);
2069                 if (hw->chip_id == CHIP_ID_GENESIS)
2070                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2071                                    data->val_in);
2072                 else
2073                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2074                                    data->val_in);
2075                 spin_unlock_bh(&hw->phy_lock);
2076                 break;
2077         }
2078         return err;
2079 }
2080
2081 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2082 {
2083         u32 end;
2084
2085         start /= 8;
2086         len /= 8;
2087         end = start + len - 1;
2088
2089         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2090         skge_write32(hw, RB_ADDR(q, RB_START), start);
2091         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2092         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2093         skge_write32(hw, RB_ADDR(q, RB_END), end);
2094
2095         if (q == Q_R1 || q == Q_R2) {
2096                 /* Set thresholds on receive queue's */
2097                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2098                              start + (2*len)/3);
2099                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2100                              start + (len/3));
2101         } else {
2102                 /* Enable store & forward on Tx queue's because
2103                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2104                  */
2105                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2106         }
2107
2108         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2109 }
2110
2111 /* Setup Bus Memory Interface */
2112 static void skge_qset(struct skge_port *skge, u16 q,
2113                       const struct skge_element *e)
2114 {
2115         struct skge_hw *hw = skge->hw;
2116         u32 watermark = 0x600;
2117         u64 base = skge->dma + (e->desc - skge->mem);
2118
2119         /* optimization to reduce window on 32bit/33mhz */
2120         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2121                 watermark /= 2;
2122
2123         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2124         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2125         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2126         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2127 }
2128
2129 static int skge_up(struct net_device *dev)
2130 {
2131         struct skge_port *skge = netdev_priv(dev);
2132         struct skge_hw *hw = skge->hw;
2133         int port = skge->port;
2134         u32 chunk, ram_addr;
2135         size_t rx_size, tx_size;
2136         int err;
2137
2138         if (netif_msg_ifup(skge))
2139                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2140
2141         if (dev->mtu > RX_BUF_SIZE)
2142                 skge->rx_buf_size = dev->mtu + ETH_HLEN + NET_IP_ALIGN;
2143         else
2144                 skge->rx_buf_size = RX_BUF_SIZE;
2145
2146
2147         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2148         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2149         skge->mem_size = tx_size + rx_size;
2150         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2151         if (!skge->mem)
2152                 return -ENOMEM;
2153
2154         memset(skge->mem, 0, skge->mem_size);
2155
2156         if ((err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma)))
2157                 goto free_pci_mem;
2158
2159         err = skge_rx_fill(skge);
2160         if (err)
2161                 goto free_rx_ring;
2162
2163         if ((err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2164                                    skge->dma + rx_size)))
2165                 goto free_rx_ring;
2166
2167         skge->tx_avail = skge->tx_ring.count - 1;
2168
2169         /* Enable IRQ from port */
2170         hw->intr_mask |= portirqmask[port];
2171         skge_write32(hw, B0_IMSK, hw->intr_mask);
2172
2173         /* Initialize MAC */
2174         spin_lock_bh(&hw->phy_lock);
2175         if (hw->chip_id == CHIP_ID_GENESIS)
2176                 genesis_mac_init(hw, port);
2177         else
2178                 yukon_mac_init(hw, port);
2179         spin_unlock_bh(&hw->phy_lock);
2180
2181         /* Configure RAMbuffers */
2182         chunk = hw->ram_size / ((hw->ports + 1)*2);
2183         ram_addr = hw->ram_offset + 2 * chunk * port;
2184
2185         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2186         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2187
2188         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2189         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2190         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2191
2192         /* Start receiver BMU */
2193         wmb();
2194         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2195         skge_led(skge, LED_MODE_ON);
2196
2197         return 0;
2198
2199  free_rx_ring:
2200         skge_rx_clean(skge);
2201         kfree(skge->rx_ring.start);
2202  free_pci_mem:
2203         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2204         skge->mem = NULL;
2205
2206         return err;
2207 }
2208
2209 static int skge_down(struct net_device *dev)
2210 {
2211         struct skge_port *skge = netdev_priv(dev);
2212         struct skge_hw *hw = skge->hw;
2213         int port = skge->port;
2214
2215         if (skge->mem == NULL)
2216                 return 0;
2217
2218         if (netif_msg_ifdown(skge))
2219                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2220
2221         netif_stop_queue(dev);
2222
2223         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2224         if (hw->chip_id == CHIP_ID_GENESIS)
2225                 genesis_stop(skge);
2226         else
2227                 yukon_stop(skge);
2228
2229         hw->intr_mask &= ~portirqmask[skge->port];
2230         skge_write32(hw, B0_IMSK, hw->intr_mask);
2231
2232         /* Stop transmitter */
2233         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2234         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2235                      RB_RST_SET|RB_DIS_OP_MD);
2236
2237
2238         /* Disable Force Sync bit and Enable Alloc bit */
2239         skge_write8(hw, SK_REG(port, TXA_CTRL),
2240                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2241
2242         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2243         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2244         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2245
2246         /* Reset PCI FIFO */
2247         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2248         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2249
2250         /* Reset the RAM Buffer async Tx queue */
2251         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2252         /* stop receiver */
2253         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2254         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2255                      RB_RST_SET|RB_DIS_OP_MD);
2256         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2257
2258         if (hw->chip_id == CHIP_ID_GENESIS) {
2259                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2260                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2261         } else {
2262                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2263                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2264         }
2265
2266         skge_led(skge, LED_MODE_OFF);
2267
2268         skge_tx_clean(skge);
2269         skge_rx_clean(skge);
2270
2271         kfree(skge->rx_ring.start);
2272         kfree(skge->tx_ring.start);
2273         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2274         skge->mem = NULL;
2275         return 0;
2276 }
2277
2278 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2279 {
2280         struct skge_port *skge = netdev_priv(dev);
2281         struct skge_hw *hw = skge->hw;
2282         struct skge_ring *ring = &skge->tx_ring;
2283         struct skge_element *e;
2284         struct skge_tx_desc *td;
2285         int i;
2286         u32 control, len;
2287         u64 map;
2288         unsigned long flags;
2289
2290         skb = skb_padto(skb, ETH_ZLEN);
2291         if (!skb)
2292                 return NETDEV_TX_OK;
2293
2294         local_irq_save(flags);
2295         if (!spin_trylock(&skge->tx_lock)) {
2296                 /* Collision - tell upper layer to requeue */
2297                 local_irq_restore(flags);
2298                 return NETDEV_TX_LOCKED;
2299         }
2300
2301         if (unlikely(skge->tx_avail < skb_shinfo(skb)->nr_frags +1)) {
2302                 if (!netif_queue_stopped(dev)) {
2303                         netif_stop_queue(dev);
2304
2305                         printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
2306                                dev->name);
2307                 }
2308                 spin_unlock_irqrestore(&skge->tx_lock, flags);
2309                 return NETDEV_TX_BUSY;
2310         }
2311
2312         e = ring->to_use;
2313         td = e->desc;
2314         e->skb = skb;
2315         len = skb_headlen(skb);
2316         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2317         pci_unmap_addr_set(e, mapaddr, map);
2318         pci_unmap_len_set(e, maplen, len);
2319
2320         td->dma_lo = map;
2321         td->dma_hi = map >> 32;
2322
2323         if (skb->ip_summed == CHECKSUM_HW) {
2324                 int offset = skb->h.raw - skb->data;
2325
2326                 /* This seems backwards, but it is what the sk98lin
2327                  * does.  Looks like hardware is wrong?
2328                  */
2329                 if (skb->h.ipiph->protocol == IPPROTO_UDP
2330                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2331                         control = BMU_TCP_CHECK;
2332                 else
2333                         control = BMU_UDP_CHECK;
2334
2335                 td->csum_offs = 0;
2336                 td->csum_start = offset;
2337                 td->csum_write = offset + skb->csum;
2338         } else
2339                 control = BMU_CHECK;
2340
2341         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2342                 control |= BMU_EOF| BMU_IRQ_EOF;
2343         else {
2344                 struct skge_tx_desc *tf = td;
2345
2346                 control |= BMU_STFWD;
2347                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2348                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2349
2350                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2351                                            frag->size, PCI_DMA_TODEVICE);
2352
2353                         e = e->next;
2354                         e->skb = NULL;
2355                         tf = e->desc;
2356                         tf->dma_lo = map;
2357                         tf->dma_hi = (u64) map >> 32;
2358                         pci_unmap_addr_set(e, mapaddr, map);
2359                         pci_unmap_len_set(e, maplen, frag->size);
2360
2361                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2362                 }
2363                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2364         }
2365         /* Make sure all the descriptors written */
2366         wmb();
2367         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2368         wmb();
2369
2370         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2371
2372         if (netif_msg_tx_queued(skge))
2373                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2374                        dev->name, e - ring->start, skb->len);
2375
2376         ring->to_use = e->next;
2377         skge->tx_avail -= skb_shinfo(skb)->nr_frags + 1;
2378         if (skge->tx_avail <= MAX_SKB_FRAGS + 1) {
2379                 pr_debug("%s: transmit queue full\n", dev->name);
2380                 netif_stop_queue(dev);
2381         }
2382
2383         dev->trans_start = jiffies;
2384         spin_unlock_irqrestore(&skge->tx_lock, flags);
2385
2386         return NETDEV_TX_OK;
2387 }
2388
2389 static inline void skge_tx_free(struct skge_hw *hw, struct skge_element *e)
2390 {
2391         /* This ring element can be skb or fragment */
2392         if (e->skb) {
2393                 pci_unmap_single(hw->pdev,
2394                                pci_unmap_addr(e, mapaddr),
2395                                pci_unmap_len(e, maplen),
2396                                PCI_DMA_TODEVICE);
2397                 dev_kfree_skb_any(e->skb);
2398                 e->skb = NULL;
2399         } else {
2400                 pci_unmap_page(hw->pdev,
2401                                pci_unmap_addr(e, mapaddr),
2402                                pci_unmap_len(e, maplen),
2403                                PCI_DMA_TODEVICE);
2404         }
2405 }
2406
2407 static void skge_tx_clean(struct skge_port *skge)
2408 {
2409         struct skge_ring *ring = &skge->tx_ring;
2410         struct skge_element *e;
2411         unsigned long flags;
2412
2413         spin_lock_irqsave(&skge->tx_lock, flags);
2414         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2415                 ++skge->tx_avail;
2416                 skge_tx_free(skge->hw, e);
2417         }
2418         ring->to_clean = e;
2419         spin_unlock_irqrestore(&skge->tx_lock, flags);
2420 }
2421
2422 static void skge_tx_timeout(struct net_device *dev)
2423 {
2424         struct skge_port *skge = netdev_priv(dev);
2425
2426         if (netif_msg_timer(skge))
2427                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2428
2429         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2430         skge_tx_clean(skge);
2431 }
2432
2433 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2434 {
2435         int err;
2436
2437         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2438                 return -EINVAL;
2439
2440         if (!netif_running(dev)) {
2441                 dev->mtu = new_mtu;
2442                 return 0;
2443         }
2444
2445         skge_down(dev);
2446
2447         dev->mtu = new_mtu;
2448
2449         err = skge_up(dev);
2450         if (err)
2451                 dev_close(dev);
2452
2453         return err;
2454 }
2455
2456 static void genesis_set_multicast(struct net_device *dev)
2457 {
2458         struct skge_port *skge = netdev_priv(dev);
2459         struct skge_hw *hw = skge->hw;
2460         int port = skge->port;
2461         int i, count = dev->mc_count;
2462         struct dev_mc_list *list = dev->mc_list;
2463         u32 mode;
2464         u8 filter[8];
2465
2466         mode = xm_read32(hw, port, XM_MODE);
2467         mode |= XM_MD_ENA_HASH;
2468         if (dev->flags & IFF_PROMISC)
2469                 mode |= XM_MD_ENA_PROM;
2470         else
2471                 mode &= ~XM_MD_ENA_PROM;
2472
2473         if (dev->flags & IFF_ALLMULTI)
2474                 memset(filter, 0xff, sizeof(filter));
2475         else {
2476                 memset(filter, 0, sizeof(filter));
2477                 for (i = 0; list && i < count; i++, list = list->next) {
2478                         u32 crc, bit;
2479                         crc = ether_crc_le(ETH_ALEN, list->dmi_addr);
2480                         bit = ~crc & 0x3f;
2481                         filter[bit/8] |= 1 << (bit%8);
2482                 }
2483         }
2484
2485         xm_write32(hw, port, XM_MODE, mode);
2486         xm_outhash(hw, port, XM_HSM, filter);
2487 }
2488
2489 static void yukon_set_multicast(struct net_device *dev)
2490 {
2491         struct skge_port *skge = netdev_priv(dev);
2492         struct skge_hw *hw = skge->hw;
2493         int port = skge->port;
2494         struct dev_mc_list *list = dev->mc_list;
2495         u16 reg;
2496         u8 filter[8];
2497
2498         memset(filter, 0, sizeof(filter));
2499
2500         reg = gma_read16(hw, port, GM_RX_CTRL);
2501         reg |= GM_RXCR_UCF_ENA;
2502
2503         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2504                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2505         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2506                 memset(filter, 0xff, sizeof(filter));
2507         else if (dev->mc_count == 0)            /* no multicast */
2508                 reg &= ~GM_RXCR_MCF_ENA;
2509         else {
2510                 int i;
2511                 reg |= GM_RXCR_MCF_ENA;
2512
2513                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2514                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2515                         filter[bit/8] |= 1 << (bit%8);
2516                 }
2517         }
2518
2519
2520         gma_write16(hw, port, GM_MC_ADDR_H1,
2521                          (u16)filter[0] | ((u16)filter[1] << 8));
2522         gma_write16(hw, port, GM_MC_ADDR_H2,
2523                          (u16)filter[2] | ((u16)filter[3] << 8));
2524         gma_write16(hw, port, GM_MC_ADDR_H3,
2525                          (u16)filter[4] | ((u16)filter[5] << 8));
2526         gma_write16(hw, port, GM_MC_ADDR_H4,
2527                          (u16)filter[6] | ((u16)filter[7] << 8));
2528
2529         gma_write16(hw, port, GM_RX_CTRL, reg);
2530 }
2531
2532 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
2533 {
2534         if (hw->chip_id == CHIP_ID_GENESIS)
2535                 return status >> XMR_FS_LEN_SHIFT;
2536         else
2537                 return status >> GMR_FS_LEN_SHIFT;
2538 }
2539
2540 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2541 {
2542         if (hw->chip_id == CHIP_ID_GENESIS)
2543                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2544         else
2545                 return (status & GMR_FS_ANY_ERR) ||
2546                         (status & GMR_FS_RX_OK) == 0;
2547 }
2548
2549
2550 /* Get receive buffer from descriptor.
2551  * Handles copy of small buffers and reallocation failures
2552  */
2553 static inline struct sk_buff *skge_rx_get(struct skge_port *skge,
2554                                           struct skge_element *e,
2555                                           u32 control, u32 status, u16 csum)
2556 {
2557         struct sk_buff *skb;
2558         u16 len = control & BMU_BBC;
2559
2560         if (unlikely(netif_msg_rx_status(skge)))
2561                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2562                        skge->netdev->name, e - skge->rx_ring.start,
2563                        status, len);
2564
2565         if (len > skge->rx_buf_size)
2566                 goto error;
2567
2568         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
2569                 goto error;
2570
2571         if (bad_phy_status(skge->hw, status))
2572                 goto error;
2573
2574         if (phy_length(skge->hw, status) != len)
2575                 goto error;
2576
2577         if (len < RX_COPY_THRESHOLD) {
2578                 skb = dev_alloc_skb(len + 2);
2579                 if (!skb)
2580                         goto resubmit;
2581
2582                 skb_reserve(skb, 2);
2583                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
2584                                             pci_unmap_addr(e, mapaddr),
2585                                             len, PCI_DMA_FROMDEVICE);
2586                 memcpy(skb->data, e->skb->data, len);
2587                 pci_dma_sync_single_for_device(skge->hw->pdev,
2588                                                pci_unmap_addr(e, mapaddr),
2589                                                len, PCI_DMA_FROMDEVICE);
2590                 skge_rx_reuse(e, skge->rx_buf_size);
2591         } else {
2592                 struct sk_buff *nskb;
2593                 nskb = dev_alloc_skb(skge->rx_buf_size + NET_IP_ALIGN);
2594                 if (!nskb)
2595                         goto resubmit;
2596
2597                 pci_unmap_single(skge->hw->pdev,
2598                                  pci_unmap_addr(e, mapaddr),
2599                                  pci_unmap_len(e, maplen),
2600                                  PCI_DMA_FROMDEVICE);
2601                 skb = e->skb;
2602                 prefetch(skb->data);
2603                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
2604         }
2605
2606         skb_put(skb, len);
2607         skb->dev = skge->netdev;
2608         if (skge->rx_csum) {
2609                 skb->csum = csum;
2610                 skb->ip_summed = CHECKSUM_HW;
2611         }
2612
2613         skb->protocol = eth_type_trans(skb, skge->netdev);
2614
2615         return skb;
2616 error:
2617
2618         if (netif_msg_rx_err(skge))
2619                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
2620                        skge->netdev->name, e - skge->rx_ring.start,
2621                        control, status);
2622
2623         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2624                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2625                         skge->net_stats.rx_length_errors++;
2626                 if (status & XMR_FS_FRA_ERR)
2627                         skge->net_stats.rx_frame_errors++;
2628                 if (status & XMR_FS_FCS_ERR)
2629                         skge->net_stats.rx_crc_errors++;
2630         } else {
2631                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2632                         skge->net_stats.rx_length_errors++;
2633                 if (status & GMR_FS_FRAGMENT)
2634                         skge->net_stats.rx_frame_errors++;
2635                 if (status & GMR_FS_CRC_ERR)
2636                         skge->net_stats.rx_crc_errors++;
2637         }
2638
2639 resubmit:
2640         skge_rx_reuse(e, skge->rx_buf_size);
2641         return NULL;
2642 }
2643
2644
2645 static int skge_poll(struct net_device *dev, int *budget)
2646 {
2647         struct skge_port *skge = netdev_priv(dev);
2648         struct skge_hw *hw = skge->hw;
2649         struct skge_ring *ring = &skge->rx_ring;
2650         struct skge_element *e;
2651         unsigned int to_do = min(dev->quota, *budget);
2652         unsigned int work_done = 0;
2653
2654         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
2655                 struct skge_rx_desc *rd = e->desc;
2656                 struct sk_buff *skb;
2657                 u32 control;
2658
2659                 rmb();
2660                 control = rd->control;
2661                 if (control & BMU_OWN)
2662                         break;
2663
2664                 skb = skge_rx_get(skge, e, control, rd->status,
2665                                   le16_to_cpu(rd->csum2));
2666                 if (likely(skb)) {
2667                         dev->last_rx = jiffies;
2668                         netif_receive_skb(skb);
2669
2670                         ++work_done;
2671                 } else
2672                         skge_rx_reuse(e, skge->rx_buf_size);
2673         }
2674         ring->to_clean = e;
2675
2676         /* restart receiver */
2677         wmb();
2678         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR),
2679                     CSR_START | CSR_IRQ_CL_F);
2680
2681         *budget -= work_done;
2682         dev->quota -= work_done;
2683
2684         if (work_done >=  to_do)
2685                 return 1; /* not done */
2686
2687         netif_rx_complete(dev);
2688         hw->intr_mask |= portirqmask[skge->port];
2689         skge_write32(hw, B0_IMSK, hw->intr_mask);
2690         skge_read32(hw, B0_IMSK);
2691
2692         return 0;
2693 }
2694
2695 static inline void skge_tx_intr(struct net_device *dev)
2696 {
2697         struct skge_port *skge = netdev_priv(dev);
2698         struct skge_hw *hw = skge->hw;
2699         struct skge_ring *ring = &skge->tx_ring;
2700         struct skge_element *e;
2701
2702         spin_lock(&skge->tx_lock);
2703         for (e = ring->to_clean; prefetch(e->next), e != ring->to_use; e = e->next) {
2704                 struct skge_tx_desc *td = e->desc;
2705                 u32 control;
2706
2707                 rmb();
2708                 control = td->control;
2709                 if (control & BMU_OWN)
2710                         break;
2711
2712                 if (unlikely(netif_msg_tx_done(skge)))
2713                         printk(KERN_DEBUG PFX "%s: tx done slot %td status 0x%x\n",
2714                                dev->name, e - ring->start, td->status);
2715
2716                 skge_tx_free(hw, e);
2717                 e->skb = NULL;
2718                 ++skge->tx_avail;
2719         }
2720         ring->to_clean = e;
2721         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2722
2723         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
2724                 netif_wake_queue(dev);
2725
2726         spin_unlock(&skge->tx_lock);
2727 }
2728
2729 /* Parity errors seem to happen when Genesis is connected to a switch
2730  * with no other ports present. Heartbeat error??
2731  */
2732 static void skge_mac_parity(struct skge_hw *hw, int port)
2733 {
2734         struct net_device *dev = hw->dev[port];
2735
2736         if (dev) {
2737                 struct skge_port *skge = netdev_priv(dev);
2738                 ++skge->net_stats.tx_heartbeat_errors;
2739         }
2740
2741         if (hw->chip_id == CHIP_ID_GENESIS)
2742                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
2743                              MFF_CLR_PERR);
2744         else
2745                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
2746                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
2747                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
2748                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
2749 }
2750
2751 static void skge_pci_clear(struct skge_hw *hw)
2752 {
2753         u16 status;
2754
2755         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2756         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2757         pci_write_config_word(hw->pdev, PCI_STATUS,
2758                               status | PCI_STATUS_ERROR_BITS);
2759         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2760 }
2761
2762 static void skge_mac_intr(struct skge_hw *hw, int port)
2763 {
2764         if (hw->chip_id == CHIP_ID_GENESIS)
2765                 genesis_mac_intr(hw, port);
2766         else
2767                 yukon_mac_intr(hw, port);
2768 }
2769
2770 /* Handle device specific framing and timeout interrupts */
2771 static void skge_error_irq(struct skge_hw *hw)
2772 {
2773         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2774
2775         if (hw->chip_id == CHIP_ID_GENESIS) {
2776                 /* clear xmac errors */
2777                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
2778                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
2779                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
2780                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
2781         } else {
2782                 /* Timestamp (unused) overflow */
2783                 if (hwstatus & IS_IRQ_TIST_OV)
2784                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2785         }
2786
2787         if (hwstatus & IS_RAM_RD_PAR) {
2788                 printk(KERN_ERR PFX "Ram read data parity error\n");
2789                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
2790         }
2791
2792         if (hwstatus & IS_RAM_WR_PAR) {
2793                 printk(KERN_ERR PFX "Ram write data parity error\n");
2794                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
2795         }
2796
2797         if (hwstatus & IS_M1_PAR_ERR)
2798                 skge_mac_parity(hw, 0);
2799
2800         if (hwstatus & IS_M2_PAR_ERR)
2801                 skge_mac_parity(hw, 1);
2802
2803         if (hwstatus & IS_R1_PAR_ERR)
2804                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
2805
2806         if (hwstatus & IS_R2_PAR_ERR)
2807                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
2808
2809         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
2810                 printk(KERN_ERR PFX "hardware error detected (status 0x%x)\n",
2811                        hwstatus);
2812
2813                 skge_pci_clear(hw);
2814
2815                 /* if error still set then just ignore it */
2816                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2817                 if (hwstatus & IS_IRQ_STAT) {
2818                         pr_debug("IRQ status %x: still set ignoring hardware errors\n",
2819                                hwstatus);
2820                         hw->intr_mask &= ~IS_HW_ERR;
2821                 }
2822         }
2823 }
2824
2825 /*
2826  * Interrupt from PHY are handled in tasklet (soft irq)
2827  * because accessing phy registers requires spin wait which might
2828  * cause excess interrupt latency.
2829  */
2830 static void skge_extirq(unsigned long data)
2831 {
2832         struct skge_hw *hw = (struct skge_hw *) data;
2833         int port;
2834
2835         spin_lock(&hw->phy_lock);
2836         for (port = 0; port < 2; port++) {
2837                 struct net_device *dev = hw->dev[port];
2838
2839                 if (dev && netif_running(dev)) {
2840                         struct skge_port *skge = netdev_priv(dev);
2841
2842                         if (hw->chip_id != CHIP_ID_GENESIS)
2843                                 yukon_phy_intr(skge);
2844                         else
2845                                 bcom_phy_intr(skge);
2846                 }
2847         }
2848         spin_unlock(&hw->phy_lock);
2849
2850         local_irq_disable();
2851         hw->intr_mask |= IS_EXT_REG;
2852         skge_write32(hw, B0_IMSK, hw->intr_mask);
2853         local_irq_enable();
2854 }
2855
2856 static inline void skge_wakeup(struct net_device *dev)
2857 {
2858         struct skge_port *skge = netdev_priv(dev);
2859
2860         prefetch(skge->rx_ring.to_clean);
2861         netif_rx_schedule(dev);
2862 }
2863
2864 static irqreturn_t skge_intr(int irq, void *dev_id, struct pt_regs *regs)
2865 {
2866         struct skge_hw *hw = dev_id;
2867         u32 status = skge_read32(hw, B0_SP_ISRC);
2868
2869         if (status == 0 || status == ~0) /* hotplug or shared irq */
2870                 return IRQ_NONE;
2871
2872         status &= hw->intr_mask;
2873         if (status & IS_R1_F) {
2874                 hw->intr_mask &= ~IS_R1_F;
2875                 skge_wakeup(hw->dev[0]);
2876         }
2877
2878         if (status & IS_R2_F) {
2879                 hw->intr_mask &= ~IS_R2_F;
2880                 skge_wakeup(hw->dev[1]);
2881         }
2882
2883         if (status & IS_XA1_F)
2884                 skge_tx_intr(hw->dev[0]);
2885
2886         if (status & IS_XA2_F)
2887                 skge_tx_intr(hw->dev[1]);
2888
2889         if (status & IS_PA_TO_RX1) {
2890                 struct skge_port *skge = netdev_priv(hw->dev[0]);
2891                 ++skge->net_stats.rx_over_errors;
2892                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
2893         }
2894
2895         if (status & IS_PA_TO_RX2) {
2896                 struct skge_port *skge = netdev_priv(hw->dev[1]);
2897                 ++skge->net_stats.rx_over_errors;
2898                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
2899         }
2900
2901         if (status & IS_PA_TO_TX1)
2902                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
2903
2904         if (status & IS_PA_TO_TX2)
2905                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
2906
2907         if (status & IS_MAC1)
2908                 skge_mac_intr(hw, 0);
2909
2910         if (status & IS_MAC2)
2911                 skge_mac_intr(hw, 1);
2912
2913         if (status & IS_HW_ERR)
2914                 skge_error_irq(hw);
2915
2916         if (status & IS_EXT_REG) {
2917                 hw->intr_mask &= ~IS_EXT_REG;
2918                 tasklet_schedule(&hw->ext_tasklet);
2919         }
2920
2921         skge_write32(hw, B0_IMSK, hw->intr_mask);
2922
2923         return IRQ_HANDLED;
2924 }
2925
2926 #ifdef CONFIG_NET_POLL_CONTROLLER
2927 static void skge_netpoll(struct net_device *dev)
2928 {
2929         struct skge_port *skge = netdev_priv(dev);
2930
2931         disable_irq(dev->irq);
2932         skge_intr(dev->irq, skge->hw, NULL);
2933         enable_irq(dev->irq);
2934 }
2935 #endif
2936
2937 static int skge_set_mac_address(struct net_device *dev, void *p)
2938 {
2939         struct skge_port *skge = netdev_priv(dev);
2940         struct skge_hw *hw = skge->hw;
2941         unsigned port = skge->port;
2942         const struct sockaddr *addr = p;
2943
2944         if (!is_valid_ether_addr(addr->sa_data))
2945                 return -EADDRNOTAVAIL;
2946
2947         spin_lock_bh(&hw->phy_lock);
2948         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2949         memcpy_toio(hw->regs + B2_MAC_1 + port*8,
2950                     dev->dev_addr, ETH_ALEN);
2951         memcpy_toio(hw->regs + B2_MAC_2 + port*8,
2952                     dev->dev_addr, ETH_ALEN);
2953
2954         if (hw->chip_id == CHIP_ID_GENESIS)
2955                 xm_outaddr(hw, port, XM_SA, dev->dev_addr);
2956         else {
2957                 gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2958                 gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2959         }
2960         spin_unlock_bh(&hw->phy_lock);
2961
2962         return 0;
2963 }
2964
2965 static const struct {
2966         u8 id;
2967         const char *name;
2968 } skge_chips[] = {
2969         { CHIP_ID_GENESIS,      "Genesis" },
2970         { CHIP_ID_YUKON,         "Yukon" },
2971         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
2972         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
2973 };
2974
2975 static const char *skge_board_name(const struct skge_hw *hw)
2976 {
2977         int i;
2978         static char buf[16];
2979
2980         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
2981                 if (skge_chips[i].id == hw->chip_id)
2982                         return skge_chips[i].name;
2983
2984         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
2985         return buf;
2986 }
2987
2988
2989 /*
2990  * Setup the board data structure, but don't bring up
2991  * the port(s)
2992  */
2993 static int skge_reset(struct skge_hw *hw)
2994 {
2995         u32 reg;
2996         u16 ctst;
2997         u8 t8, mac_cfg, pmd_type, phy_type;
2998         int i;
2999
3000         ctst = skge_read16(hw, B0_CTST);
3001
3002         /* do a SW reset */
3003         skge_write8(hw, B0_CTST, CS_RST_SET);
3004         skge_write8(hw, B0_CTST, CS_RST_CLR);
3005
3006         /* clear PCI errors, if any */
3007         skge_pci_clear(hw);
3008
3009         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3010
3011         /* restore CLK_RUN bits (for Yukon-Lite) */
3012         skge_write16(hw, B0_CTST,
3013                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3014
3015         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3016         phy_type = skge_read8(hw, B2_E_1) & 0xf;
3017         pmd_type = skge_read8(hw, B2_PMD_TYP);
3018         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3019
3020         switch (hw->chip_id) {
3021         case CHIP_ID_GENESIS:
3022                 switch (phy_type) {
3023                 case SK_PHY_BCOM:
3024                         hw->phy_addr = PHY_ADDR_BCOM;
3025                         break;
3026                 default:
3027                         printk(KERN_ERR PFX "%s: unsupported phy type 0x%x\n",
3028                                pci_name(hw->pdev), phy_type);
3029                         return -EOPNOTSUPP;
3030                 }
3031                 break;
3032
3033         case CHIP_ID_YUKON:
3034         case CHIP_ID_YUKON_LITE:
3035         case CHIP_ID_YUKON_LP:
3036                 if (phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3037                         hw->copper = 1;
3038
3039                 hw->phy_addr = PHY_ADDR_MARV;
3040                 break;
3041
3042         default:
3043                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
3044                        pci_name(hw->pdev), hw->chip_id);
3045                 return -EOPNOTSUPP;
3046         }
3047
3048         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3049         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3050         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3051
3052         /* read the adapters RAM size */
3053         t8 = skge_read8(hw, B2_E_0);
3054         if (hw->chip_id == CHIP_ID_GENESIS) {
3055                 if (t8 == 3) {
3056                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3057                         hw->ram_size = 0x100000;
3058                         hw->ram_offset = 0x80000;
3059                 } else
3060                         hw->ram_size = t8 * 512;
3061         }
3062         else if (t8 == 0)
3063                 hw->ram_size = 0x20000;
3064         else
3065                 hw->ram_size = t8 * 4096;
3066
3067         hw->intr_mask = IS_HW_ERR | IS_EXT_REG;
3068         if (hw->chip_id == CHIP_ID_GENESIS)
3069                 genesis_init(hw);
3070         else {
3071                 /* switch power to VCC (WA for VAUX problem) */
3072                 skge_write8(hw, B0_POWER_CTRL,
3073                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3074
3075                 /* avoid boards with stuck Hardware error bits */
3076                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3077                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3078                         printk(KERN_WARNING PFX "stuck hardware sensor bit\n");
3079                         hw->intr_mask &= ~IS_HW_ERR;
3080                 }
3081
3082                 /* Clear PHY COMA */
3083                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3084                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3085                 reg &= ~PCI_PHY_COMA;
3086                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3087                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3088
3089
3090                 for (i = 0; i < hw->ports; i++) {
3091                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3092                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3093                 }
3094         }
3095
3096         /* turn off hardware timer (unused) */
3097         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3098         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3099         skge_write8(hw, B0_LED, LED_STAT_ON);
3100
3101         /* enable the Tx Arbiters */
3102         for (i = 0; i < hw->ports; i++)
3103                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3104
3105         /* Initialize ram interface */
3106         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3107
3108         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3109         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3110         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3111         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3112         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3113         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3114         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3115         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3116         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3117         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3118         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3119         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3120
3121         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3122
3123         /* Set interrupt moderation for Transmit only
3124          * Receive interrupts avoided by NAPI
3125          */
3126         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3127         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3128         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3129
3130         skge_write32(hw, B0_IMSK, hw->intr_mask);
3131
3132         spin_lock_bh(&hw->phy_lock);
3133         for (i = 0; i < hw->ports; i++) {
3134                 if (hw->chip_id == CHIP_ID_GENESIS)
3135                         genesis_reset(hw, i);
3136                 else
3137                         yukon_reset(hw, i);
3138         }
3139         spin_unlock_bh(&hw->phy_lock);
3140
3141         return 0;
3142 }
3143
3144 /* Initialize network device */
3145 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3146                                        int highmem)
3147 {
3148         struct skge_port *skge;
3149         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3150
3151         if (!dev) {
3152                 printk(KERN_ERR "skge etherdev alloc failed");
3153                 return NULL;
3154         }
3155
3156         SET_MODULE_OWNER(dev);
3157         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3158         dev->open = skge_up;
3159         dev->stop = skge_down;
3160         dev->do_ioctl = skge_ioctl;
3161         dev->hard_start_xmit = skge_xmit_frame;
3162         dev->get_stats = skge_get_stats;
3163         if (hw->chip_id == CHIP_ID_GENESIS)
3164                 dev->set_multicast_list = genesis_set_multicast;
3165         else
3166                 dev->set_multicast_list = yukon_set_multicast;
3167
3168         dev->set_mac_address = skge_set_mac_address;
3169         dev->change_mtu = skge_change_mtu;
3170         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3171         dev->tx_timeout = skge_tx_timeout;
3172         dev->watchdog_timeo = TX_WATCHDOG;
3173         dev->poll = skge_poll;
3174         dev->weight = NAPI_WEIGHT;
3175 #ifdef CONFIG_NET_POLL_CONTROLLER
3176         dev->poll_controller = skge_netpoll;
3177 #endif
3178         dev->irq = hw->pdev->irq;
3179         dev->features = NETIF_F_LLTX;
3180         if (highmem)
3181                 dev->features |= NETIF_F_HIGHDMA;
3182
3183         skge = netdev_priv(dev);
3184         skge->netdev = dev;
3185         skge->hw = hw;
3186         skge->msg_enable = netif_msg_init(debug, default_msg);
3187         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3188         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3189
3190         /* Auto speed and flow control */
3191         skge->autoneg = AUTONEG_ENABLE;
3192         skge->flow_control = FLOW_MODE_SYMMETRIC;
3193         skge->duplex = -1;
3194         skge->speed = -1;
3195         skge->advertising = skge_supported_modes(hw);
3196
3197         hw->dev[port] = dev;
3198
3199         skge->port = port;
3200
3201         spin_lock_init(&skge->tx_lock);
3202
3203         if (hw->chip_id != CHIP_ID_GENESIS) {
3204                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3205                 skge->rx_csum = 1;
3206         }
3207
3208         /* read the mac address */
3209         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3210         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3211
3212         /* device is off until link detection */
3213         netif_carrier_off(dev);
3214         netif_stop_queue(dev);
3215
3216         return dev;
3217 }
3218
3219 static void __devinit skge_show_addr(struct net_device *dev)
3220 {
3221         const struct skge_port *skge = netdev_priv(dev);
3222
3223         if (netif_msg_probe(skge))
3224                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3225                        dev->name,
3226                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3227                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3228 }
3229
3230 static int __devinit skge_probe(struct pci_dev *pdev,
3231                                 const struct pci_device_id *ent)
3232 {
3233         struct net_device *dev, *dev1;
3234         struct skge_hw *hw;
3235         int err, using_dac = 0;
3236
3237         if ((err = pci_enable_device(pdev))) {
3238                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3239                        pci_name(pdev));
3240                 goto err_out;
3241         }
3242
3243         if ((err = pci_request_regions(pdev, DRV_NAME))) {
3244                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3245                        pci_name(pdev));
3246                 goto err_out_disable_pdev;
3247         }
3248
3249         pci_set_master(pdev);
3250
3251         if (!(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK)))
3252                 using_dac = 1;
3253         else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3254                 printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3255                        pci_name(pdev));
3256                 goto err_out_free_regions;
3257         }
3258
3259 #ifdef __BIG_ENDIAN
3260         /* byte swap descriptors in hardware */
3261         {
3262                 u32 reg;
3263
3264                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3265                 reg |= PCI_REV_DESC;
3266                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3267         }
3268 #endif
3269
3270         err = -ENOMEM;
3271         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3272         if (!hw) {
3273                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3274                        pci_name(pdev));
3275                 goto err_out_free_regions;
3276         }
3277
3278         hw->pdev = pdev;
3279         spin_lock_init(&hw->phy_lock);
3280         tasklet_init(&hw->ext_tasklet, skge_extirq, (unsigned long) hw);
3281
3282         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3283         if (!hw->regs) {
3284                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3285                        pci_name(pdev));
3286                 goto err_out_free_hw;
3287         }
3288
3289         if ((err = request_irq(pdev->irq, skge_intr, SA_SHIRQ, DRV_NAME, hw))) {
3290                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3291                        pci_name(pdev), pdev->irq);
3292                 goto err_out_iounmap;
3293         }
3294         pci_set_drvdata(pdev, hw);
3295
3296         err = skge_reset(hw);
3297         if (err)
3298                 goto err_out_free_irq;
3299
3300         printk(KERN_INFO PFX DRV_VERSION " addr 0x%lx irq %d chip %s rev %d\n",
3301                pci_resource_start(pdev, 0), pdev->irq,
3302                skge_board_name(hw), hw->chip_rev);
3303
3304         if ((dev = skge_devinit(hw, 0, using_dac)) == NULL)
3305                 goto err_out_led_off;
3306
3307         if ((err = register_netdev(dev))) {
3308                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3309                        pci_name(pdev));
3310                 goto err_out_free_netdev;
3311         }
3312
3313         skge_show_addr(dev);
3314
3315         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3316                 if (register_netdev(dev1) == 0)
3317                         skge_show_addr(dev1);
3318                 else {
3319                         /* Failure to register second port need not be fatal */
3320                         printk(KERN_WARNING PFX "register of second port failed\n");
3321                         hw->dev[1] = NULL;
3322                         free_netdev(dev1);
3323                 }
3324         }
3325
3326         return 0;
3327
3328 err_out_free_netdev:
3329         free_netdev(dev);
3330 err_out_led_off:
3331         skge_write16(hw, B0_LED, LED_STAT_OFF);
3332 err_out_free_irq:
3333         free_irq(pdev->irq, hw);
3334 err_out_iounmap:
3335         iounmap(hw->regs);
3336 err_out_free_hw:
3337         kfree(hw);
3338 err_out_free_regions:
3339         pci_release_regions(pdev);
3340 err_out_disable_pdev:
3341         pci_disable_device(pdev);
3342         pci_set_drvdata(pdev, NULL);
3343 err_out:
3344         return err;
3345 }
3346
3347 static void __devexit skge_remove(struct pci_dev *pdev)
3348 {
3349         struct skge_hw *hw  = pci_get_drvdata(pdev);
3350         struct net_device *dev0, *dev1;
3351
3352         if (!hw)
3353                 return;
3354
3355         if ((dev1 = hw->dev[1]))
3356                 unregister_netdev(dev1);
3357         dev0 = hw->dev[0];
3358         unregister_netdev(dev0);
3359
3360         skge_write32(hw, B0_IMSK, 0);
3361         skge_write16(hw, B0_LED, LED_STAT_OFF);
3362         skge_pci_clear(hw);
3363         skge_write8(hw, B0_CTST, CS_RST_SET);
3364
3365         tasklet_kill(&hw->ext_tasklet);
3366
3367         free_irq(pdev->irq, hw);
3368         pci_release_regions(pdev);
3369         pci_disable_device(pdev);
3370         if (dev1)
3371                 free_netdev(dev1);
3372         free_netdev(dev0);
3373
3374         iounmap(hw->regs);
3375         kfree(hw);
3376         pci_set_drvdata(pdev, NULL);
3377 }
3378
3379 #ifdef CONFIG_PM
3380 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
3381 {
3382         struct skge_hw *hw  = pci_get_drvdata(pdev);
3383         int i, wol = 0;
3384
3385         for (i = 0; i < 2; i++) {
3386                 struct net_device *dev = hw->dev[i];
3387
3388                 if (dev) {
3389                         struct skge_port *skge = netdev_priv(dev);
3390                         if (netif_running(dev)) {
3391                                 netif_carrier_off(dev);
3392                                 if (skge->wol)
3393                                         netif_stop_queue(dev);
3394                                 else
3395                                         skge_down(dev);
3396                         }
3397                         netif_device_detach(dev);
3398                         wol |= skge->wol;
3399                 }
3400         }
3401
3402         pci_save_state(pdev);
3403         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3404         pci_disable_device(pdev);
3405         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3406
3407         return 0;
3408 }
3409
3410 static int skge_resume(struct pci_dev *pdev)
3411 {
3412         struct skge_hw *hw  = pci_get_drvdata(pdev);
3413         int i;
3414
3415         pci_set_power_state(pdev, PCI_D0);
3416         pci_restore_state(pdev);
3417         pci_enable_wake(pdev, PCI_D0, 0);
3418
3419         skge_reset(hw);
3420
3421         for (i = 0; i < 2; i++) {
3422                 struct net_device *dev = hw->dev[i];
3423                 if (dev) {
3424                         netif_device_attach(dev);
3425                         if (netif_running(dev) && skge_up(dev))
3426                                 dev_close(dev);
3427                 }
3428         }
3429         return 0;
3430 }
3431 #endif
3432
3433 static struct pci_driver skge_driver = {
3434         .name =         DRV_NAME,
3435         .id_table =     skge_id_table,
3436         .probe =        skge_probe,
3437         .remove =       __devexit_p(skge_remove),
3438 #ifdef CONFIG_PM
3439         .suspend =      skge_suspend,
3440         .resume =       skge_resume,
3441 #endif
3442 };
3443
3444 static int __init skge_init_module(void)
3445 {
3446         return pci_module_init(&skge_driver);
3447 }
3448
3449 static void __exit skge_cleanup_module(void)
3450 {
3451         pci_unregister_driver(&skge_driver);
3452 }
3453
3454 module_init(skge_init_module);
3455 module_exit(skge_cleanup_module);