drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/ip.h>
  36 #include <linux/slab.h>
  37 #include <net/ip.h>
  38 #include <linux/tcp.h>
  39 #include <linux/in.h>
  40 #include <linux/delay.h>
  41 #include <linux/workqueue.h>
  42 #include <linux/if_vlan.h>
  43 #include <linux/prefetch.h>
  44 #include <linux/debugfs.h>
  45 #include <linux/mii.h>
  46
  47 #include <asm/irq.h>
  48
  49 #include "sky2.h"
  50
  51 #define DRV_NAME                "sky2"
  52 #define DRV_VERSION             "1.28"
  53
  54 /*
  55  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  56  * that are organized into three (receive, transmit, status) different rings
  57  * similar to Tigon3.
  58  */
  59
  60 #define RX_LE_SIZE              1024
  61 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  62 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  63 #define RX_DEF_PENDING          RX_MAX_PENDING
  64
  65 /* This is the worst case number of transmit list elements for a single skb:
  66    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  67 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  68 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  69 #define TX_MAX_PENDING          1024
  70 #define TX_DEF_PENDING          127
  71
  72 #define TX_WATCHDOG             (5 * HZ)
  73 #define NAPI_WEIGHT             64
  74 #define PHY_RETRIES             1000
  75
  76 #define SKY2_EEPROM_MAGIC       0x9955aabb
  77
  78 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  79
  80 static const u32 default_msg =
  81     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  82     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  83     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  84
  85 static int debug = -1;          /* defaults above */
  86 module_param(debug, int, 0);
  87 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  88
  89 static int copybreak __read_mostly = 128;
  90 module_param(copybreak, int, 0);
  91 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  92
  93 static int disable_msi = 0;
  94 module_param(disable_msi, int, 0);
  95 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  96
  97 static int legacy_pme = 0;
  98 module_param(legacy_pme, int, 0);
  99 MODULE_PARM_DESC(legacy_pme, "Legacy power management");
 100
 101 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 143         { 0 }
 144 };
 145
 146 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 147
 148 /* Avoid conditionals by using array */
 149 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 150 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 151 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 152
 153 static void sky2_set_multicast(struct net_device *dev);
 154
 155 /* Access to PHY via serial interconnect */
 156 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 157 {
 158         int i;
 159
 160         gma_write16(hw, port, GM_SMI_DATA, val);
 161         gma_write16(hw, port, GM_SMI_CTRL,
 162                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 163
 164         for (i = 0; i < PHY_RETRIES; i++) {
 165                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 166                 if (ctrl == 0xffff)
 167                         goto io_error;
 168
 169                 if (!(ctrl & GM_SMI_CT_BUSY))
 170                         return 0;
 171
 172                 udelay(10);
 173         }
 174
 175         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 176         return -ETIMEDOUT;
 177
 178 io_error:
 179         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 180         return -EIO;
 181 }
 182
 183 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 184 {
 185         int i;
 186
 187         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 188                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 189
 190         for (i = 0; i < PHY_RETRIES; i++) {
 191                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 192                 if (ctrl == 0xffff)
 193                         goto io_error;
 194
 195                 if (ctrl & GM_SMI_CT_RD_VAL) {
 196                         *val = gma_read16(hw, port, GM_SMI_DATA);
 197                         return 0;
 198                 }
 199
 200                 udelay(10);
 201         }
 202
 203         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 204         return -ETIMEDOUT;
 205 io_error:
 206         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 207         return -EIO;
 208 }
 209
 210 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 211 {
 212         u16 v;
 213         __gm_phy_read(hw, port, reg, &v);
 214         return v;
 215 }
 216
 217
 218 static void sky2_power_on(struct sky2_hw *hw)
 219 {
 220         /* switch power to VCC (WA for VAUX problem) */
 221         sky2_write8(hw, B0_POWER_CTRL,
 222                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 223
 224         /* disable Core Clock Division, */
 225         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 226
 227         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 228                 /* enable bits are inverted */
 229                 sky2_write8(hw, B2_Y2_CLK_GATE,
 230                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 231                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 232                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 233         else
 234                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 235
 236         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 237                 u32 reg;
 238
 239                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 240
 241                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 242                 /* set all bits to 0 except bits 15..12 and 8 */
 243                 reg &= P_ASPM_CONTROL_MSK;
 244                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 245
 246                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 247                 /* set all bits to 0 except bits 28 & 27 */
 248                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 249                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 250
 251                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 252
 253                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 254
 255                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 256                 reg = sky2_read32(hw, B2_GP_IO);
 257                 reg |= GLB_GPIO_STAT_RACE_DIS;
 258                 sky2_write32(hw, B2_GP_IO, reg);
 259
 260                 sky2_read32(hw, B2_GP_IO);
 261         }
 262
 263         /* Turn on "driver loaded" LED */
 264         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 265 }
 266
 267 static void sky2_power_aux(struct sky2_hw *hw)
 268 {
 269         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 270                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 271         else
 272                 /* enable bits are inverted */
 273                 sky2_write8(hw, B2_Y2_CLK_GATE,
 274                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 275                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 276                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 277
 278         /* switch power to VAUX if supported and PME from D3cold */
 279         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 280              pci_pme_capable(hw->pdev, PCI_D3cold))
 281                 sky2_write8(hw, B0_POWER_CTRL,
 282                             (PC_VAUX_ENA | PC_VCC_ENA |
 283                              PC_VAUX_ON | PC_VCC_OFF));
 284
 285         /* turn off "driver loaded LED" */
 286         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 287 }
 288
 289 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 290 {
 291         u16 reg;
 292
 293         /* disable all GMAC IRQ's */
 294         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 295
 296         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 297         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 298         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 300
 301         reg = gma_read16(hw, port, GM_RX_CTRL);
 302         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 303         gma_write16(hw, port, GM_RX_CTRL, reg);
 304 }
 305
 306 /* flow control to advertise bits */
 307 static const u16 copper_fc_adv[] = {
 308         [FC_NONE]       = 0,
 309         [FC_TX]         = PHY_M_AN_ASP,
 310         [FC_RX]         = PHY_M_AN_PC,
 311         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 312 };
 313
 314 /* flow control to advertise bits when using 1000BaseX */
 315 static const u16 fiber_fc_adv[] = {
 316         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 317         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 318         [FC_RX]   = PHY_M_P_SYM_MD_X,
 319         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 320 };
 321
 322 /* flow control to GMA disable bits */
 323 static const u16 gm_fc_disable[] = {
 324         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 325         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 326         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 327         [FC_BOTH] = 0,
 328 };
 329
 330
 331 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 332 {
 333         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 334         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 335
 336         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 337             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 338                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 339
 340                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 341                            PHY_M_EC_MAC_S_MSK);
 342                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 343
 344                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 345                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 346                         /* set downshift counter to 3x and enable downshift */
 347                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 348                 else
 349                         /* set master & slave downshift counter to 1x */
 350                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 351
 352                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 353         }
 354
 355         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 356         if (sky2_is_copper(hw)) {
 357                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 358                         /* enable automatic crossover */
 359                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 360
 361                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 362                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 363                                 u16 spec;
 364
 365                                 /* Enable Class A driver for FE+ A0 */
 366                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 367                                 spec |= PHY_M_FESC_SEL_CL_A;
 368                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 369                         }
 370                 } else {
 371                         /* disable energy detect */
 372                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 373
 374                         /* enable automatic crossover */
 375                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 376
 377                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 378                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 379                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 380                                 /* set downshift counter to 3x and enable downshift */
 381                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 382                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 383                         }
 384                 }
 385         } else {
 386                 /* workaround for deviation #4.88 (CRC errors) */
 387                 /* disable Automatic Crossover */
 388
 389                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 390         }
 391
 392         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 393
 394         /* special setup for PHY 88E1112 Fiber */
 395         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 396                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 397
 398                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 399                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 400                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 401                 ctrl &= ~PHY_M_MAC_MD_MSK;
 402                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 403                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 404
 405                 if (hw->pmd_type  == 'P') {
 406                         /* select page 1 to access Fiber registers */
 407                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 408
 409                         /* for SFP-module set SIGDET polarity to low */
 410                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 411                         ctrl |= PHY_M_FIB_SIGD_POL;
 412                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 413                 }
 414
 415                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 416         }
 417
 418         ctrl = PHY_CT_RESET;
 419         ct1000 = 0;
 420         adv = PHY_AN_CSMA;
 421         reg = 0;
 422
 423         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 424                 if (sky2_is_copper(hw)) {
 425                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 426                                 ct1000 |= PHY_M_1000C_AFD;
 427                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 428                                 ct1000 |= PHY_M_1000C_AHD;
 429                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 430                                 adv |= PHY_M_AN_100_FD;
 431                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 432                                 adv |= PHY_M_AN_100_HD;
 433                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 434                                 adv |= PHY_M_AN_10_FD;
 435                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 436                                 adv |= PHY_M_AN_10_HD;
 437
 438                 } else {        /* special defines for FIBER (88E1040S only) */
 439                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 440                                 adv |= PHY_M_AN_1000X_AFD;
 441                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 442                                 adv |= PHY_M_AN_1000X_AHD;
 443                 }
 444
 445                 /* Restart Auto-negotiation */
 446                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 447         } else {
 448                 /* forced speed/duplex settings */
 449                 ct1000 = PHY_M_1000C_MSE;
 450
 451                 /* Disable auto update for duplex flow control and duplex */
 452                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 453
 454                 switch (sky2->speed) {
 455                 case SPEED_1000:
 456                         ctrl |= PHY_CT_SP1000;
 457                         reg |= GM_GPCR_SPEED_1000;
 458                         break;
 459                 case SPEED_100:
 460                         ctrl |= PHY_CT_SP100;
 461                         reg |= GM_GPCR_SPEED_100;
 462                         break;
 463                 }
 464
 465                 if (sky2->duplex == DUPLEX_FULL) {
 466                         reg |= GM_GPCR_DUP_FULL;
 467                         ctrl |= PHY_CT_DUP_MD;
 468                 } else if (sky2->speed < SPEED_1000)
 469                         sky2->flow_mode = FC_NONE;
 470         }
 471
 472         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 473                 if (sky2_is_copper(hw))
 474                         adv |= copper_fc_adv[sky2->flow_mode];
 475                 else
 476                         adv |= fiber_fc_adv[sky2->flow_mode];
 477         } else {
 478                 reg |= GM_GPCR_AU_FCT_DIS;
 479                 reg |= gm_fc_disable[sky2->flow_mode];
 480
 481                 /* Forward pause packets to GMAC? */
 482                 if (sky2->flow_mode & FC_RX)
 483                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 484                 else
 485                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 486         }
 487
 488         gma_write16(hw, port, GM_GP_CTRL, reg);
 489
 490         if (hw->flags & SKY2_HW_GIGABIT)
 491                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 492
 493         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 494         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 495
 496         /* Setup Phy LED's */
 497         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 498         ledover = 0;
 499
 500         switch (hw->chip_id) {
 501         case CHIP_ID_YUKON_FE:
 502                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 503                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 504
 505                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 506
 507                 /* delete ACT LED control bits */
 508                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 509                 /* change ACT LED control to blink mode */
 510                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 511                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 512                 break;
 513
 514         case CHIP_ID_YUKON_FE_P:
 515                 /* Enable Link Partner Next Page */
 516                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 517                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 518
 519                 /* disable Energy Detect and enable scrambler */
 520                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 521                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 522
 523                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 524                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 525                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 526                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 527
 528                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 529                 break;
 530
 531         case CHIP_ID_YUKON_XL:
 532                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 533
 534                 /* select page 3 to access LED control register */
 535                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 536
 537                 /* set LED Function Control register */
 538                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 539                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 540                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 541                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 542                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 543
 544                 /* set Polarity Control register */
 545                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 546                              (PHY_M_POLC_LS1_P_MIX(4) |
 547                               PHY_M_POLC_IS0_P_MIX(4) |
 548                               PHY_M_POLC_LOS_CTRL(2) |
 549                               PHY_M_POLC_INIT_CTRL(2) |
 550                               PHY_M_POLC_STA1_CTRL(2) |
 551                               PHY_M_POLC_STA0_CTRL(2)));
 552
 553                 /* restore page register */
 554                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 555                 break;
 556
 557         case CHIP_ID_YUKON_EC_U:
 558         case CHIP_ID_YUKON_EX:
 559         case CHIP_ID_YUKON_SUPR:
 560                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 561
 562                 /* select page 3 to access LED control register */
 563                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 564
 565                 /* set LED Function Control register */
 566                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 567                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 568                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 569                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 570                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 571
 572                 /* set Blink Rate in LED Timer Control Register */
 573                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 574                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 575                 /* restore page register */
 576                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 577                 break;
 578
 579         default:
 580                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 581                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 582
 583                 /* turn off the Rx LED (LED_RX) */
 584                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 585         }
 586
 587         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 588                 /* apply fixes in PHY AFE */
 589                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 590
 591                 /* increase differential signal amplitude in 10BASE-T */
 592                 gm_phy_write(hw, port, 0x18, 0xaa99);
 593                 gm_phy_write(hw, port, 0x17, 0x2011);
 594
 595                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 596                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 597                         gm_phy_write(hw, port, 0x18, 0xa204);
 598                         gm_phy_write(hw, port, 0x17, 0x2002);
 599                 }
 600
 601                 /* set page register to 0 */
 602                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 603         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 604                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 605                 /* apply workaround for integrated resistors calibration */
 606                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 607                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 608         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 609                 /* apply fixes in PHY AFE */
 610                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 611
 612                 /* apply RDAC termination workaround */
 613                 gm_phy_write(hw, port, 24, 0x2800);
 614                 gm_phy_write(hw, port, 23, 0x2001);
 615
 616                 /* set page register back to 0 */
 617                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 618         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 619                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 620                 /* no effect on Yukon-XL */
 621                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 622
 623                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 624                     sky2->speed == SPEED_100) {
 625                         /* turn on 100 Mbps LED (LED_LINK100) */
 626                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 627                 }
 628
 629                 if (ledover)
 630                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 631
 632         }
 633
 634         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 635         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 636                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 637         else
 638                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 639 }
 640
 641 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 642 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 643
 644 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 645 {
 646         u32 reg1;
 647
 648         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 649         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 650         reg1 &= ~phy_power[port];
 651
 652         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 653                 reg1 |= coma_mode[port];
 654
 655         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 656         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 657         sky2_pci_read32(hw, PCI_DEV_REG1);
 658
 659         if (hw->chip_id == CHIP_ID_YUKON_FE)
 660                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 661         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 662                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 663 }
 664
 665 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 666 {
 667         u32 reg1;
 668         u16 ctrl;
 669
 670         /* release GPHY Control reset */
 671         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 672
 673         /* release GMAC reset */
 674         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 675
 676         if (hw->flags & SKY2_HW_NEWER_PHY) {
 677                 /* select page 2 to access MAC control register */
 678                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 679
 680                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 681                 /* allow GMII Power Down */
 682                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 683                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 684
 685                 /* set page register back to 0 */
 686                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 687         }
 688
 689         /* setup General Purpose Control Register */
 690         gma_write16(hw, port, GM_GP_CTRL,
 691                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 692                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 693                     GM_GPCR_AU_SPD_DIS);
 694
 695         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 696                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 697                         /* select page 2 to access MAC control register */
 698                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 699
 700                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 701                         /* enable Power Down */
 702                         ctrl |= PHY_M_PC_POW_D_ENA;
 703                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 704
 705                         /* set page register back to 0 */
 706                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 707                 }
 708
 709                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 710                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 711         }
 712
 713         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 714         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 715         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 716         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 717         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 718 }
 719
 720 /* Enable Rx/Tx */
 721 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 722 {
 723         struct sky2_hw *hw = sky2->hw;
 724         unsigned port = sky2->port;
 725         u16 reg;
 726
 727         reg = gma_read16(hw, port, GM_GP_CTRL);
 728         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 729         gma_write16(hw, port, GM_GP_CTRL, reg);
 730 }
 731
 732 /* Force a renegotiation */
 733 static void sky2_phy_reinit(struct sky2_port *sky2)
 734 {
 735         spin_lock_bh(&sky2->phy_lock);
 736         sky2_phy_init(sky2->hw, sky2->port);
 737         sky2_enable_rx_tx(sky2);
 738         spin_unlock_bh(&sky2->phy_lock);
 739 }
 740
 741 /* Put device in state to listen for Wake On Lan */
 742 static void sky2_wol_init(struct sky2_port *sky2)
 743 {
 744         struct sky2_hw *hw = sky2->hw;
 745         unsigned port = sky2->port;
 746         enum flow_control save_mode;
 747         u16 ctrl;
 748
 749         /* Bring hardware out of reset */
 750         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 751         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 752
 753         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 754         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 755
 756         /* Force to 10/100
 757          * sky2_reset will re-enable on resume
 758          */
 759         save_mode = sky2->flow_mode;
 760         ctrl = sky2->advertising;
 761
 762         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 763         sky2->flow_mode = FC_NONE;
 764
 765         spin_lock_bh(&sky2->phy_lock);
 766         sky2_phy_power_up(hw, port);
 767         sky2_phy_init(hw, port);
 768         spin_unlock_bh(&sky2->phy_lock);
 769
 770         sky2->flow_mode = save_mode;
 771         sky2->advertising = ctrl;
 772
 773         /* Set GMAC to no flow control and auto update for speed/duplex */
 774         gma_write16(hw, port, GM_GP_CTRL,
 775                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 776                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 777
 778         /* Set WOL address */
 779         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 780                     sky2->netdev->dev_addr, ETH_ALEN);
 781
 782         /* Turn on appropriate WOL control bits */
 783         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 784         ctrl = 0;
 785         if (sky2->wol & WAKE_PHY)
 786                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 787         else
 788                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 789
 790         if (sky2->wol & WAKE_MAGIC)
 791                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 792         else
 793                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 794
 795         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 796         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 797
 798         /* Disable PiG firmware */
 799         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 800
 801         /* Needed by some broken BIOSes, use PCI rather than PCI-e for WOL */
 802         if (legacy_pme) {
 803                 u32 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 804                 reg1 |= PCI_Y2_PME_LEGACY;
 805                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 806         }
 807
 808         /* block receiver */
 809         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 810 }
 811
 812 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 813 {
 814         struct net_device *dev = hw->dev[port];
 815
 816         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 817               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 818              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 819                 /* Yukon-Extreme B0 and further Extreme devices */
 820                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 821         } else if (dev->mtu > ETH_DATA_LEN) {
 822                 /* set Tx GMAC FIFO Almost Empty Threshold */
 823                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 824                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 825
 826                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 827         } else
 828                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 829 }
 830
 831 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 832 {
 833         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 834         u16 reg;
 835         u32 rx_reg;
 836         int i;
 837         const u8 *addr = hw->dev[port]->dev_addr;
 838
 839         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 840         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 841
 842         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 843
 844         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 845             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 846             port == 1) {
 847                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 848                 /* clear GMAC 1 Control reset */
 849                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 850                 do {
 851                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 852                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 853                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 854                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 855                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 856         }
 857
 858         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 859
 860         /* Enable Transmit FIFO Underrun */
 861         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 862
 863         spin_lock_bh(&sky2->phy_lock);
 864         sky2_phy_power_up(hw, port);
 865         sky2_phy_init(hw, port);
 866         spin_unlock_bh(&sky2->phy_lock);
 867
 868         /* MIB clear */
 869         reg = gma_read16(hw, port, GM_PHY_ADDR);
 870         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 871
 872         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 873                 gma_read16(hw, port, i);
 874         gma_write16(hw, port, GM_PHY_ADDR, reg);
 875
 876         /* transmit control */
 877         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 878
 879         /* receive control reg: unicast + multicast + no FCS  */
 880         gma_write16(hw, port, GM_RX_CTRL,
 881                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 882
 883         /* transmit flow control */
 884         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 885
 886         /* transmit parameter */
 887         gma_write16(hw, port, GM_TX_PARAM,
 888                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 889                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 890                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 891                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 892
 893         /* serial mode register */
 894         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 895                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 896
 897         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 898                 reg |= GM_SMOD_JUMBO_ENA;
 899
 900         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 901             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 902                 reg |= GM_NEW_FLOW_CTRL;
 903
 904         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 905
 906         /* virtual address for data */
 907         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 908
 909         /* physical address: used for pause frames */
 910         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 911
 912         /* ignore counter overflows */
 913         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 914         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 915         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 916
 917         /* Configure Rx MAC FIFO */
 918         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 919         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 920         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 921             hw->chip_id == CHIP_ID_YUKON_FE_P)
 922                 rx_reg |= GMF_RX_OVER_ON;
 923
 924         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 925
 926         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 927                 /* Hardware errata - clear flush mask */
 928                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 929         } else {
 930                 /* Flush Rx MAC FIFO on any flow control or error */
 931                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 932         }
 933
 934         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 935         reg = RX_GMF_FL_THR_DEF + 1;
 936         /* Another magic mystery workaround from sk98lin */
 937         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 938             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 939                 reg = 0x178;
 940         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 941
 942         /* Configure Tx MAC FIFO */
 943         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 944         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 945
 946         /* On chips without ram buffer, pause is controlled by MAC level */
 947         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 948                 /* Pause threshold is scaled by 8 in bytes */
 949                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 950                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 951                         reg = 1568 / 8;
 952                 else
 953                         reg = 1024 / 8;
 954                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 955                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 956
 957                 sky2_set_tx_stfwd(hw, port);
 958         }
 959
 960         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 961             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 962                 /* disable dynamic watermark */
 963                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 964                 reg &= ~TX_DYN_WM_ENA;
 965                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 966         }
 967 }
 968
 969 /* Assign Ram Buffer allocation to queue */
 970 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 971 {
 972         u32 end;
 973
 974         /* convert from K bytes to qwords used for hw register */
 975         start *= 1024/8;
 976         space *= 1024/8;
 977         end = start + space - 1;
 978
 979         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 980         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 981         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 982         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 983         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 984
 985         if (q == Q_R1 || q == Q_R2) {
 986                 u32 tp = space - space/4;
 987
 988                 /* On receive queue's set the thresholds
 989                  * give receiver priority when > 3/4 full
 990                  * send pause when down to 2K
 991                  */
 992                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 993                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 994
 995                 tp = space - 2048/8;
 996                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 997                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 998         } else {
 999                 /* Enable store & forward on Tx queue's because
1000                  * Tx FIFO is only 1K on Yukon
1001                  */
1002                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1003         }
1004
1005         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1006         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1007 }
1008
1009 /* Setup Bus Memory Interface */
1010 static void sky2_qset(struct sky2_hw *hw, u16 q)
1011 {
1012         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1013         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1014         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1015         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1016 }
1017
1018 /* Setup prefetch unit registers. This is the interface between
1019  * hardware and driver list elements
1020  */
1021 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1022                                dma_addr_t addr, u32 last)
1023 {
1024         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1025         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1026         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1027         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1028         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1029         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1030
1031         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1032 }
1033
1034 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1035 {
1036         struct sky2_tx_le *le = sky2->tx_le + *slot;
1037
1038         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1039         le->ctrl = 0;
1040         return le;
1041 }
1042
1043 static void tx_init(struct sky2_port *sky2)
1044 {
1045         struct sky2_tx_le *le;
1046
1047         sky2->tx_prod = sky2->tx_cons = 0;
1048         sky2->tx_tcpsum = 0;
1049         sky2->tx_last_mss = 0;
1050
1051         le = get_tx_le(sky2, &sky2->tx_prod);
1052         le->addr = 0;
1053         le->opcode = OP_ADDR64 | HW_OWNER;
1054         sky2->tx_last_upper = 0;
1055 }
1056
1057 /* Update chip's next pointer */
1058 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1059 {
1060         /* Make sure write' to descriptors are complete before we tell hardware */
1061         wmb();
1062         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1063
1064         /* Synchronize I/O on since next processor may write to tail */
1065         mmiowb();
1066 }
1067
1068
1069 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1070 {
1071         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1072         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1073         le->ctrl = 0;
1074         return le;
1075 }
1076
1077 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1078 {
1079         unsigned size;
1080
1081         /* Space needed for frame data + headers rounded up */
1082         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1083
1084         /* Stopping point for hardware truncation */
1085         return (size - 8) / sizeof(u32);
1086 }
1087
1088 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1089 {
1090         struct rx_ring_info *re;
1091         unsigned size;
1092
1093         /* Space needed for frame data + headers rounded up */
1094         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1095
1096         sky2->rx_nfrags = size >> PAGE_SHIFT;
1097         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1098
1099         /* Compute residue after pages */
1100         size -= sky2->rx_nfrags << PAGE_SHIFT;
1101
1102         /* Optimize to handle small packets and headers */
1103         if (size < copybreak)
1104                 size = copybreak;
1105         if (size < ETH_HLEN)
1106                 size = ETH_HLEN;
1107
1108         return size;
1109 }
1110
1111 /* Build description to hardware for one receive segment */
1112 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1113                         dma_addr_t map, unsigned len)
1114 {
1115         struct sky2_rx_le *le;
1116
1117         if (sizeof(dma_addr_t) > sizeof(u32)) {
1118                 le = sky2_next_rx(sky2);
1119                 le->addr = cpu_to_le32(upper_32_bits(map));
1120                 le->opcode = OP_ADDR64 | HW_OWNER;
1121         }
1122
1123         le = sky2_next_rx(sky2);
1124         le->addr = cpu_to_le32(lower_32_bits(map));
1125         le->length = cpu_to_le16(len);
1126         le->opcode = op | HW_OWNER;
1127 }
1128
1129 /* Build description to hardware for one possibly fragmented skb */
1130 static void sky2_rx_submit(struct sky2_port *sky2,
1131                            const struct rx_ring_info *re)
1132 {
1133         int i;
1134
1135         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1136
1137         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1138                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1139 }
1140
1141
1142 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1143                             unsigned size)
1144 {
1145         struct sk_buff *skb = re->skb;
1146         int i;
1147
1148         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1149         if (pci_dma_mapping_error(pdev, re->data_addr))
1150                 goto mapping_error;
1151
1152         dma_unmap_len_set(re, data_size, size);
1153
1154         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1155                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1156
1157                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1158                                                 frag->page_offset,
1159                                                 frag->size,
1160                                                 PCI_DMA_FROMDEVICE);
1161
1162                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1163                         goto map_page_error;
1164         }
1165         return 0;
1166
1167 map_page_error:
1168         while (--i >= 0) {
1169                 pci_unmap_page(pdev, re->frag_addr[i],
1170                                skb_shinfo(skb)->frags[i].size,
1171                                PCI_DMA_FROMDEVICE);
1172         }
1173
1174         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1175                          PCI_DMA_FROMDEVICE);
1176
1177 mapping_error:
1178         if (net_ratelimit())
1179                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1180                          skb->dev->name);
1181         return -EIO;
1182 }
1183
1184 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1185 {
1186         struct sk_buff *skb = re->skb;
1187         int i;
1188
1189         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1190                          PCI_DMA_FROMDEVICE);
1191
1192         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1193                 pci_unmap_page(pdev, re->frag_addr[i],
1194                                skb_shinfo(skb)->frags[i].size,
1195                                PCI_DMA_FROMDEVICE);
1196 }
1197
1198 /* Tell chip where to start receive checksum.
1199  * Actually has two checksums, but set both same to avoid possible byte
1200  * order problems.
1201  */
1202 static void rx_set_checksum(struct sky2_port *sky2)
1203 {
1204         struct sky2_rx_le *le = sky2_next_rx(sky2);
1205
1206         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1207         le->ctrl = 0;
1208         le->opcode = OP_TCPSTART | HW_OWNER;
1209
1210         sky2_write32(sky2->hw,
1211                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1212                      (sky2->netdev->features & NETIF_F_RXCSUM)
1213                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1214 }
1215
1216 /* Enable/disable receive hash calculation (RSS) */
1217 static void rx_set_rss(struct net_device *dev, u32 features)
1218 {
1219         struct sky2_port *sky2 = netdev_priv(dev);
1220         struct sky2_hw *hw = sky2->hw;
1221         int i, nkeys = 4;
1222
1223         /* Supports IPv6 and other modes */
1224         if (hw->flags & SKY2_HW_NEW_LE) {
1225                 nkeys = 10;
1226                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1227         }
1228
1229         /* Program RSS initial values */
1230         if (features & NETIF_F_RXHASH) {
1231                 u32 key[nkeys];
1232
1233                 get_random_bytes(key, nkeys * sizeof(u32));
1234                 for (i = 0; i < nkeys; i++)
1235                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1236                                      key[i]);
1237
1238                 /* Need to turn on (undocumented) flag to make hashing work  */
1239                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1240                              RX_STFW_ENA);
1241
1242                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1243                              BMU_ENA_RX_RSS_HASH);
1244         } else
1245                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1246                              BMU_DIS_RX_RSS_HASH);
1247 }
1248
1249 /*
1250  * The RX Stop command will not work for Yukon-2 if the BMU does not
1251  * reach the end of packet and since we can't make sure that we have
1252  * incoming data, we must reset the BMU while it is not doing a DMA
1253  * transfer. Since it is possible that the RX path is still active,
1254  * the RX RAM buffer will be stopped first, so any possible incoming
1255  * data will not trigger a DMA. After the RAM buffer is stopped, the
1256  * BMU is polled until any DMA in progress is ended and only then it
1257  * will be reset.
1258  */
1259 static void sky2_rx_stop(struct sky2_port *sky2)
1260 {
1261         struct sky2_hw *hw = sky2->hw;
1262         unsigned rxq = rxqaddr[sky2->port];
1263         int i;
1264
1265         /* disable the RAM Buffer receive queue */
1266         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1267
1268         for (i = 0; i < 0xffff; i++)
1269                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1270                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1271                         goto stopped;
1272
1273         netdev_warn(sky2->netdev, "receiver stop failed\n");
1274 stopped:
1275         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1276
1277         /* reset the Rx prefetch unit */
1278         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1279         mmiowb();
1280 }
1281
1282 /* Clean out receive buffer area, assumes receiver hardware stopped */
1283 static void sky2_rx_clean(struct sky2_port *sky2)
1284 {
1285         unsigned i;
1286
1287         memset(sky2->rx_le, 0, RX_LE_BYTES);
1288         for (i = 0; i < sky2->rx_pending; i++) {
1289                 struct rx_ring_info *re = sky2->rx_ring + i;
1290
1291                 if (re->skb) {
1292                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1293                         kfree_skb(re->skb);
1294                         re->skb = NULL;
1295                 }
1296         }
1297 }
1298
1299 /* Basic MII support */
1300 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1301 {
1302         struct mii_ioctl_data *data = if_mii(ifr);
1303         struct sky2_port *sky2 = netdev_priv(dev);
1304         struct sky2_hw *hw = sky2->hw;
1305         int err = -EOPNOTSUPP;
1306
1307         if (!netif_running(dev))
1308                 return -ENODEV; /* Phy still in reset */
1309
1310         switch (cmd) {
1311         case SIOCGMIIPHY:
1312                 data->phy_id = PHY_ADDR_MARV;
1313
1314                 /* fallthru */
1315         case SIOCGMIIREG: {
1316                 u16 val = 0;
1317
1318                 spin_lock_bh(&sky2->phy_lock);
1319                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1320                 spin_unlock_bh(&sky2->phy_lock);
1321
1322                 data->val_out = val;
1323                 break;
1324         }
1325
1326         case SIOCSMIIREG:
1327                 spin_lock_bh(&sky2->phy_lock);
1328                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1329                                    data->val_in);
1330                 spin_unlock_bh(&sky2->phy_lock);
1331                 break;
1332         }
1333         return err;
1334 }
1335
1336 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1337
1338 static void sky2_vlan_mode(struct net_device *dev, u32 features)
1339 {
1340         struct sky2_port *sky2 = netdev_priv(dev);
1341         struct sky2_hw *hw = sky2->hw;
1342         u16 port = sky2->port;
1343
1344         if (features & NETIF_F_HW_VLAN_RX)
1345                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1346                              RX_VLAN_STRIP_ON);
1347         else
1348                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1349                              RX_VLAN_STRIP_OFF);
1350
1351         if (features & NETIF_F_HW_VLAN_TX) {
1352                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1353                              TX_VLAN_TAG_ON);
1354
1355                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1356         } else {
1357                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1358                              TX_VLAN_TAG_OFF);
1359
1360                 /* Can't do transmit offload of vlan without hw vlan */
1361                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1362         }
1363 }
1364
1365 /* Amount of required worst case padding in rx buffer */
1366 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1367 {
1368         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1369 }
1370
1371 /*
1372  * Allocate an skb for receiving. If the MTU is large enough
1373  * make the skb non-linear with a fragment list of pages.
1374  */
1375 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1376 {
1377         struct sk_buff *skb;
1378         int i;
1379
1380         skb = netdev_alloc_skb(sky2->netdev,
1381                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1382         if (!skb)
1383                 goto nomem;
1384
1385         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1386                 unsigned char *start;
1387                 /*
1388                  * Workaround for a bug in FIFO that cause hang
1389                  * if the FIFO if the receive buffer is not 64 byte aligned.
1390                  * The buffer returned from netdev_alloc_skb is
1391                  * aligned except if slab debugging is enabled.
1392                  */
1393                 start = PTR_ALIGN(skb->data, 8);
1394                 skb_reserve(skb, start - skb->data);
1395         } else
1396                 skb_reserve(skb, NET_IP_ALIGN);
1397
1398         for (i = 0; i < sky2->rx_nfrags; i++) {
1399                 struct page *page = alloc_page(GFP_ATOMIC);
1400
1401                 if (!page)
1402                         goto free_partial;
1403                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1404         }
1405
1406         return skb;
1407 free_partial:
1408         kfree_skb(skb);
1409 nomem:
1410         return NULL;
1411 }
1412
1413 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1414 {
1415         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1416 }
1417
1418 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1419 {
1420         struct sky2_hw *hw = sky2->hw;
1421         unsigned i;
1422
1423         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1424
1425         /* Fill Rx ring */
1426         for (i = 0; i < sky2->rx_pending; i++) {
1427                 struct rx_ring_info *re = sky2->rx_ring + i;
1428
1429                 re->skb = sky2_rx_alloc(sky2);
1430                 if (!re->skb)
1431                         return -ENOMEM;
1432
1433                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1434                         dev_kfree_skb(re->skb);
1435                         re->skb = NULL;
1436                         return -ENOMEM;
1437                 }
1438         }
1439         return 0;
1440 }
1441
1442 /*
1443  * Setup receiver buffer pool.
1444  * Normal case this ends up creating one list element for skb
1445  * in the receive ring. Worst case if using large MTU and each
1446  * allocation falls on a different 64 bit region, that results
1447  * in 6 list elements per ring entry.
1448  * One element is used for checksum enable/disable, and one
1449  * extra to avoid wrap.
1450  */
1451 static void sky2_rx_start(struct sky2_port *sky2)
1452 {
1453         struct sky2_hw *hw = sky2->hw;
1454         struct rx_ring_info *re;
1455         unsigned rxq = rxqaddr[sky2->port];
1456         unsigned i, thresh;
1457
1458         sky2->rx_put = sky2->rx_next = 0;
1459         sky2_qset(hw, rxq);
1460
1461         /* On PCI express lowering the watermark gives better performance */
1462         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1463                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1464
1465         /* These chips have no ram buffer?
1466          * MAC Rx RAM Read is controlled by hardware */
1467         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1468             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1469                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1470
1471         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1472
1473         if (!(hw->flags & SKY2_HW_NEW_LE))
1474                 rx_set_checksum(sky2);
1475
1476         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1477                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1478
1479         /* submit Rx ring */
1480         for (i = 0; i < sky2->rx_pending; i++) {
1481                 re = sky2->rx_ring + i;
1482                 sky2_rx_submit(sky2, re);
1483         }
1484
1485         /*
1486          * The receiver hangs if it receives frames larger than the
1487          * packet buffer. As a workaround, truncate oversize frames, but
1488          * the register is limited to 9 bits, so if you do frames > 2052
1489          * you better get the MTU right!
1490          */
1491         thresh = sky2_get_rx_threshold(sky2);
1492         if (thresh > 0x1ff)
1493                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1494         else {
1495                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1496                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1497         }
1498
1499         /* Tell chip about available buffers */
1500         sky2_rx_update(sky2, rxq);
1501
1502         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1503             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1504                 /*
1505                  * Disable flushing of non ASF packets;
1506                  * must be done after initializing the BMUs;
1507                  * drivers without ASF support should do this too, otherwise
1508                  * it may happen that they cannot run on ASF devices;
1509                  * remember that the MAC FIFO isn't reset during initialization.
1510                  */
1511                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1512         }
1513
1514         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1515                 /* Enable RX Home Address & Routing Header checksum fix */
1516                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1517                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1518
1519                 /* Enable TX Home Address & Routing Header checksum fix */
1520                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1521                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1522         }
1523 }
1524
1525 static int sky2_alloc_buffers(struct sky2_port *sky2)
1526 {
1527         struct sky2_hw *hw = sky2->hw;
1528
1529         /* must be power of 2 */
1530         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1531                                            sky2->tx_ring_size *
1532                                            sizeof(struct sky2_tx_le),
1533                                            &sky2->tx_le_map);
1534         if (!sky2->tx_le)
1535                 goto nomem;
1536
1537         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1538                                 GFP_KERNEL);
1539         if (!sky2->tx_ring)
1540                 goto nomem;
1541
1542         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1543                                            &sky2->rx_le_map);
1544         if (!sky2->rx_le)
1545                 goto nomem;
1546         memset(sky2->rx_le, 0, RX_LE_BYTES);
1547
1548         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1549                                 GFP_KERNEL);
1550         if (!sky2->rx_ring)
1551                 goto nomem;
1552
1553         return sky2_alloc_rx_skbs(sky2);
1554 nomem:
1555         return -ENOMEM;
1556 }
1557
1558 static void sky2_free_buffers(struct sky2_port *sky2)
1559 {
1560         struct sky2_hw *hw = sky2->hw;
1561
1562         sky2_rx_clean(sky2);
1563
1564         if (sky2->rx_le) {
1565                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1566                                     sky2->rx_le, sky2->rx_le_map);
1567                 sky2->rx_le = NULL;
1568         }
1569         if (sky2->tx_le) {
1570                 pci_free_consistent(hw->pdev,
1571                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1572                                     sky2->tx_le, sky2->tx_le_map);
1573                 sky2->tx_le = NULL;
1574         }
1575         kfree(sky2->tx_ring);
1576         kfree(sky2->rx_ring);
1577
1578         sky2->tx_ring = NULL;
1579         sky2->rx_ring = NULL;
1580 }
1581
1582 static void sky2_hw_up(struct sky2_port *sky2)
1583 {
1584         struct sky2_hw *hw = sky2->hw;
1585         unsigned port = sky2->port;
1586         u32 ramsize;
1587         int cap;
1588         struct net_device *otherdev = hw->dev[sky2->port^1];
1589
1590         tx_init(sky2);
1591
1592         /*
1593          * On dual port PCI-X card, there is an problem where status
1594          * can be received out of order due to split transactions
1595          */
1596         if (otherdev && netif_running(otherdev) &&
1597             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1598                 u16 cmd;
1599
1600                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1601                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1602                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1603         }
1604
1605         sky2_mac_init(hw, port);
1606
1607         /* Register is number of 4K blocks on internal RAM buffer. */
1608         ramsize = sky2_read8(hw, B2_E_0) * 4;
1609         if (ramsize > 0) {
1610                 u32 rxspace;
1611
1612                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1613                 if (ramsize < 16)
1614                         rxspace = ramsize / 2;
1615                 else
1616                         rxspace = 8 + (2*(ramsize - 16))/3;
1617
1618                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1619                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1620
1621                 /* Make sure SyncQ is disabled */
1622                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1623                             RB_RST_SET);
1624         }
1625
1626         sky2_qset(hw, txqaddr[port]);
1627
1628         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1629         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1630                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1631
1632         /* Set almost empty threshold */
1633         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1634             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1635                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1636
1637         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1638                            sky2->tx_ring_size - 1);
1639
1640         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1641         netdev_update_features(sky2->netdev);
1642
1643         sky2_rx_start(sky2);
1644 }
1645
1646 /* Bring up network interface. */
1647 static int sky2_up(struct net_device *dev)
1648 {
1649         struct sky2_port *sky2 = netdev_priv(dev);
1650         struct sky2_hw *hw = sky2->hw;
1651         unsigned port = sky2->port;
1652         u32 imask;
1653         int err;
1654
1655         netif_carrier_off(dev);
1656
1657         err = sky2_alloc_buffers(sky2);
1658         if (err)
1659                 goto err_out;
1660
1661         sky2_hw_up(sky2);
1662
1663         /* Enable interrupts from phy/mac for port */
1664         imask = sky2_read32(hw, B0_IMSK);
1665         imask |= portirq_msk[port];
1666         sky2_write32(hw, B0_IMSK, imask);
1667         sky2_read32(hw, B0_IMSK);
1668
1669         netif_info(sky2, ifup, dev, "enabling interface\n");
1670
1671         return 0;
1672
1673 err_out:
1674         sky2_free_buffers(sky2);
1675         return err;
1676 }
1677
1678 /* Modular subtraction in ring */
1679 static inline int tx_inuse(const struct sky2_port *sky2)
1680 {
1681         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1682 }
1683
1684 /* Number of list elements available for next tx */
1685 static inline int tx_avail(const struct sky2_port *sky2)
1686 {
1687         return sky2->tx_pending - tx_inuse(sky2);
1688 }
1689
1690 /* Estimate of number of transmit list elements required */
1691 static unsigned tx_le_req(const struct sk_buff *skb)
1692 {
1693         unsigned count;
1694
1695         count = (skb_shinfo(skb)->nr_frags + 1)
1696                 * (sizeof(dma_addr_t) / sizeof(u32));
1697
1698         if (skb_is_gso(skb))
1699                 ++count;
1700         else if (sizeof(dma_addr_t) == sizeof(u32))
1701                 ++count;        /* possible vlan */
1702
1703         if (skb->ip_summed == CHECKSUM_PARTIAL)
1704                 ++count;
1705
1706         return count;
1707 }
1708
1709 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1710 {
1711         if (re->flags & TX_MAP_SINGLE)
1712                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1713                                  dma_unmap_len(re, maplen),
1714                                  PCI_DMA_TODEVICE);
1715         else if (re->flags & TX_MAP_PAGE)
1716                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1717                                dma_unmap_len(re, maplen),
1718                                PCI_DMA_TODEVICE);
1719         re->flags = 0;
1720 }
1721
1722 /*
1723  * Put one packet in ring for transmit.
1724  * A single packet can generate multiple list elements, and
1725  * the number of ring elements will probably be less than the number
1726  * of list elements used.
1727  */
1728 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1729                                    struct net_device *dev)
1730 {
1731         struct sky2_port *sky2 = netdev_priv(dev);
1732         struct sky2_hw *hw = sky2->hw;
1733         struct sky2_tx_le *le = NULL;
1734         struct tx_ring_info *re;
1735         unsigned i, len;
1736         dma_addr_t mapping;
1737         u32 upper;
1738         u16 slot;
1739         u16 mss;
1740         u8 ctrl;
1741
1742         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1743                 return NETDEV_TX_BUSY;
1744
1745         len = skb_headlen(skb);
1746         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1747
1748         if (pci_dma_mapping_error(hw->pdev, mapping))
1749                 goto mapping_error;
1750
1751         slot = sky2->tx_prod;
1752         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1753                      "tx queued, slot %u, len %d\n", slot, skb->len);
1754
1755         /* Send high bits if needed */
1756         upper = upper_32_bits(mapping);
1757         if (upper != sky2->tx_last_upper) {
1758                 le = get_tx_le(sky2, &slot);
1759                 le->addr = cpu_to_le32(upper);
1760                 sky2->tx_last_upper = upper;
1761                 le->opcode = OP_ADDR64 | HW_OWNER;
1762         }
1763
1764         /* Check for TCP Segmentation Offload */
1765         mss = skb_shinfo(skb)->gso_size;
1766         if (mss != 0) {
1767
1768                 if (!(hw->flags & SKY2_HW_NEW_LE))
1769                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1770
1771                 if (mss != sky2->tx_last_mss) {
1772                         le = get_tx_le(sky2, &slot);
1773                         le->addr = cpu_to_le32(mss);
1774
1775                         if (hw->flags & SKY2_HW_NEW_LE)
1776                                 le->opcode = OP_MSS | HW_OWNER;
1777                         else
1778                                 le->opcode = OP_LRGLEN | HW_OWNER;
1779                         sky2->tx_last_mss = mss;
1780                 }
1781         }
1782
1783         ctrl = 0;
1784
1785         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1786         if (vlan_tx_tag_present(skb)) {
1787                 if (!le) {
1788                         le = get_tx_le(sky2, &slot);
1789                         le->addr = 0;
1790                         le->opcode = OP_VLAN|HW_OWNER;
1791                 } else
1792                         le->opcode |= OP_VLAN;
1793                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1794                 ctrl |= INS_VLAN;
1795         }
1796
1797         /* Handle TCP checksum offload */
1798         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1799                 /* On Yukon EX (some versions) encoding change. */
1800                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1801                         ctrl |= CALSUM; /* auto checksum */
1802                 else {
1803                         const unsigned offset = skb_transport_offset(skb);
1804                         u32 tcpsum;
1805
1806                         tcpsum = offset << 16;                  /* sum start */
1807                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1808
1809                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1810                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1811                                 ctrl |= UDPTCP;
1812
1813                         if (tcpsum != sky2->tx_tcpsum) {
1814                                 sky2->tx_tcpsum = tcpsum;
1815
1816                                 le = get_tx_le(sky2, &slot);
1817                                 le->addr = cpu_to_le32(tcpsum);
1818                                 le->length = 0; /* initial checksum value */
1819                                 le->ctrl = 1;   /* one packet */
1820                                 le->opcode = OP_TCPLISW | HW_OWNER;
1821                         }
1822                 }
1823         }
1824
1825         re = sky2->tx_ring + slot;
1826         re->flags = TX_MAP_SINGLE;
1827         dma_unmap_addr_set(re, mapaddr, mapping);
1828         dma_unmap_len_set(re, maplen, len);
1829
1830         le = get_tx_le(sky2, &slot);
1831         le->addr = cpu_to_le32(lower_32_bits(mapping));
1832         le->length = cpu_to_le16(len);
1833         le->ctrl = ctrl;
1834         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1835
1836
1837         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1838                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1839
1840                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1841                                        frag->size, PCI_DMA_TODEVICE);
1842
1843                 if (pci_dma_mapping_error(hw->pdev, mapping))
1844                         goto mapping_unwind;
1845
1846                 upper = upper_32_bits(mapping);
1847                 if (upper != sky2->tx_last_upper) {
1848                         le = get_tx_le(sky2, &slot);
1849                         le->addr = cpu_to_le32(upper);
1850                         sky2->tx_last_upper = upper;
1851                         le->opcode = OP_ADDR64 | HW_OWNER;
1852                 }
1853
1854                 re = sky2->tx_ring + slot;
1855                 re->flags = TX_MAP_PAGE;
1856                 dma_unmap_addr_set(re, mapaddr, mapping);
1857                 dma_unmap_len_set(re, maplen, frag->size);
1858
1859                 le = get_tx_le(sky2, &slot);
1860                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1861                 le->length = cpu_to_le16(frag->size);
1862                 le->ctrl = ctrl;
1863                 le->opcode = OP_BUFFER | HW_OWNER;
1864         }
1865
1866         re->skb = skb;
1867         le->ctrl |= EOP;
1868
1869         sky2->tx_prod = slot;
1870
1871         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1872                 netif_stop_queue(dev);
1873
1874         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1875
1876         return NETDEV_TX_OK;
1877
1878 mapping_unwind:
1879         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1880                 re = sky2->tx_ring + i;
1881
1882                 sky2_tx_unmap(hw->pdev, re);
1883         }
1884
1885 mapping_error:
1886         if (net_ratelimit())
1887                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1888         dev_kfree_skb(skb);
1889         return NETDEV_TX_OK;
1890 }
1891
1892 /*
1893  * Free ring elements from starting at tx_cons until "done"
1894  *
1895  * NB:
1896  *  1. The hardware will tell us about partial completion of multi-part
1897  *     buffers so make sure not to free skb to early.
1898  *  2. This may run in parallel start_xmit because the it only
1899  *     looks at the tail of the queue of FIFO (tx_cons), not
1900  *     the head (tx_prod)
1901  */
1902 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1903 {
1904         struct net_device *dev = sky2->netdev;
1905         unsigned idx;
1906
1907         BUG_ON(done >= sky2->tx_ring_size);
1908
1909         for (idx = sky2->tx_cons; idx != done;
1910              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1911                 struct tx_ring_info *re = sky2->tx_ring + idx;
1912                 struct sk_buff *skb = re->skb;
1913
1914                 sky2_tx_unmap(sky2->hw->pdev, re);
1915
1916                 if (skb) {
1917                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
1918                                      "tx done %u\n", idx);
1919
1920                         u64_stats_update_begin(&sky2->tx_stats.syncp);
1921                         ++sky2->tx_stats.packets;
1922                         sky2->tx_stats.bytes += skb->len;
1923                         u64_stats_update_end(&sky2->tx_stats.syncp);
1924
1925                         re->skb = NULL;
1926                         dev_kfree_skb_any(skb);
1927
1928                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1929                 }
1930         }
1931
1932         sky2->tx_cons = idx;
1933         smp_mb();
1934 }
1935
1936 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1937 {
1938         /* Disable Force Sync bit and Enable Alloc bit */
1939         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1940                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1941
1942         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1943         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1944         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1945
1946         /* Reset the PCI FIFO of the async Tx queue */
1947         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1948                      BMU_RST_SET | BMU_FIFO_RST);
1949
1950         /* Reset the Tx prefetch units */
1951         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1952                      PREF_UNIT_RST_SET);
1953
1954         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1955         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1956 }
1957
1958 static void sky2_hw_down(struct sky2_port *sky2)
1959 {
1960         struct sky2_hw *hw = sky2->hw;
1961         unsigned port = sky2->port;
1962         u16 ctrl;
1963
1964         /* Force flow control off */
1965         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1966
1967         /* Stop transmitter */
1968         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1969         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1970
1971         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1972                      RB_RST_SET | RB_DIS_OP_MD);
1973
1974         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1975         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1976         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1977
1978         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1979
1980         /* Workaround shared GMAC reset */
1981         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1982               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1983                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1984
1985         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1986
1987         /* Force any delayed status interrrupt and NAPI */
1988         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1989         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1990         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1991         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1992
1993         sky2_rx_stop(sky2);
1994
1995         spin_lock_bh(&sky2->phy_lock);
1996         sky2_phy_power_down(hw, port);
1997         spin_unlock_bh(&sky2->phy_lock);
1998
1999         sky2_tx_reset(hw, port);
2000
2001         /* Free any pending frames stuck in HW queue */
2002         sky2_tx_complete(sky2, sky2->tx_prod);
2003 }
2004
2005 /* Network shutdown */
2006 static int sky2_down(struct net_device *dev)
2007 {
2008         struct sky2_port *sky2 = netdev_priv(dev);
2009         struct sky2_hw *hw = sky2->hw;
2010
2011         /* Never really got started! */
2012         if (!sky2->tx_le)
2013                 return 0;
2014
2015         netif_info(sky2, ifdown, dev, "disabling interface\n");
2016
2017         /* Disable port IRQ */
2018         sky2_write32(hw, B0_IMSK,
2019                      sky2_read32(hw, B0_IMSK) & ~portirq_msk[sky2->port]);
2020         sky2_read32(hw, B0_IMSK);
2021
2022         synchronize_irq(hw->pdev->irq);
2023         napi_synchronize(&hw->napi);
2024
2025         sky2_hw_down(sky2);
2026
2027         sky2_free_buffers(sky2);
2028
2029         return 0;
2030 }
2031
2032 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2033 {
2034         if (hw->flags & SKY2_HW_FIBRE_PHY)
2035                 return SPEED_1000;
2036
2037         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2038                 if (aux & PHY_M_PS_SPEED_100)
2039                         return SPEED_100;
2040                 else
2041                         return SPEED_10;
2042         }
2043
2044         switch (aux & PHY_M_PS_SPEED_MSK) {
2045         case PHY_M_PS_SPEED_1000:
2046                 return SPEED_1000;
2047         case PHY_M_PS_SPEED_100:
2048                 return SPEED_100;
2049         default:
2050                 return SPEED_10;
2051         }
2052 }
2053
2054 static void sky2_link_up(struct sky2_port *sky2)
2055 {
2056         struct sky2_hw *hw = sky2->hw;
2057         unsigned port = sky2->port;
2058         static const char *fc_name[] = {
2059                 [FC_NONE]       = "none",
2060                 [FC_TX]         = "tx",
2061                 [FC_RX]         = "rx",
2062                 [FC_BOTH]       = "both",
2063         };
2064
2065         sky2_enable_rx_tx(sky2);
2066
2067         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2068
2069         netif_carrier_on(sky2->netdev);
2070
2071         mod_timer(&hw->watchdog_timer, jiffies + 1);
2072
2073         /* Turn on link LED */
2074         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2075                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2076
2077         netif_info(sky2, link, sky2->netdev,
2078                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2079                    sky2->speed,
2080                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2081                    fc_name[sky2->flow_status]);
2082 }
2083
2084 static void sky2_link_down(struct sky2_port *sky2)
2085 {
2086         struct sky2_hw *hw = sky2->hw;
2087         unsigned port = sky2->port;
2088         u16 reg;
2089
2090         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2091
2092         reg = gma_read16(hw, port, GM_GP_CTRL);
2093         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2094         gma_write16(hw, port, GM_GP_CTRL, reg);
2095
2096         netif_carrier_off(sky2->netdev);
2097
2098         /* Turn off link LED */
2099         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2100
2101         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2102
2103         sky2_phy_init(hw, port);
2104 }
2105
2106 static enum flow_control sky2_flow(int rx, int tx)
2107 {
2108         if (rx)
2109                 return tx ? FC_BOTH : FC_RX;
2110         else
2111                 return tx ? FC_TX : FC_NONE;
2112 }
2113
2114 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2115 {
2116         struct sky2_hw *hw = sky2->hw;
2117         unsigned port = sky2->port;
2118         u16 advert, lpa;
2119
2120         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2121         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2122         if (lpa & PHY_M_AN_RF) {
2123                 netdev_err(sky2->netdev, "remote fault\n");
2124                 return -1;
2125         }
2126
2127         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2128                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2129                 return -1;
2130         }
2131
2132         sky2->speed = sky2_phy_speed(hw, aux);
2133         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2134
2135         /* Since the pause result bits seem to in different positions on
2136          * different chips. look at registers.
2137          */
2138         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2139                 /* Shift for bits in fiber PHY */
2140                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2141                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2142
2143                 if (advert & ADVERTISE_1000XPAUSE)
2144                         advert |= ADVERTISE_PAUSE_CAP;
2145                 if (advert & ADVERTISE_1000XPSE_ASYM)
2146                         advert |= ADVERTISE_PAUSE_ASYM;
2147                 if (lpa & LPA_1000XPAUSE)
2148                         lpa |= LPA_PAUSE_CAP;
2149                 if (lpa & LPA_1000XPAUSE_ASYM)
2150                         lpa |= LPA_PAUSE_ASYM;
2151         }
2152
2153         sky2->flow_status = FC_NONE;
2154         if (advert & ADVERTISE_PAUSE_CAP) {
2155                 if (lpa & LPA_PAUSE_CAP)
2156                         sky2->flow_status = FC_BOTH;
2157                 else if (advert & ADVERTISE_PAUSE_ASYM)
2158                         sky2->flow_status = FC_RX;
2159         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2160                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2161                         sky2->flow_status = FC_TX;
2162         }
2163
2164         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2165             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2166                 sky2->flow_status = FC_NONE;
2167
2168         if (sky2->flow_status & FC_TX)
2169                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2170         else
2171                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2172
2173         return 0;
2174 }
2175
2176 /* Interrupt from PHY */
2177 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2178 {
2179         struct net_device *dev = hw->dev[port];
2180         struct sky2_port *sky2 = netdev_priv(dev);
2181         u16 istatus, phystat;
2182
2183         if (!netif_running(dev))
2184                 return;
2185
2186         spin_lock(&sky2->phy_lock);
2187         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2188         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2189
2190         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2191                    istatus, phystat);
2192
2193         if (istatus & PHY_M_IS_AN_COMPL) {
2194                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2195                     !netif_carrier_ok(dev))
2196                         sky2_link_up(sky2);
2197                 goto out;
2198         }
2199
2200         if (istatus & PHY_M_IS_LSP_CHANGE)
2201                 sky2->speed = sky2_phy_speed(hw, phystat);
2202
2203         if (istatus & PHY_M_IS_DUP_CHANGE)
2204                 sky2->duplex =
2205                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2206
2207         if (istatus & PHY_M_IS_LST_CHANGE) {
2208                 if (phystat & PHY_M_PS_LINK_UP)
2209                         sky2_link_up(sky2);
2210                 else
2211                         sky2_link_down(sky2);
2212         }
2213 out:
2214         spin_unlock(&sky2->phy_lock);
2215 }
2216
2217 /* Special quick link interrupt (Yukon-2 Optima only) */
2218 static void sky2_qlink_intr(struct sky2_hw *hw)
2219 {
2220         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2221         u32 imask;
2222         u16 phy;
2223
2224         /* disable irq */
2225         imask = sky2_read32(hw, B0_IMSK);
2226         imask &= ~Y2_IS_PHY_QLNK;
2227         sky2_write32(hw, B0_IMSK, imask);
2228
2229         /* reset PHY Link Detect */
2230         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2231         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2232         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2233         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2234
2235         sky2_link_up(sky2);
2236 }
2237
2238 /* Transmit timeout is only called if we are running, carrier is up
2239  * and tx queue is full (stopped).
2240  */
2241 static void sky2_tx_timeout(struct net_device *dev)
2242 {
2243         struct sky2_port *sky2 = netdev_priv(dev);
2244         struct sky2_hw *hw = sky2->hw;
2245
2246         netif_err(sky2, timer, dev, "tx timeout\n");
2247
2248         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2249                       sky2->tx_cons, sky2->tx_prod,
2250                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2251                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2252
2253         /* can't restart safely under softirq */
2254         schedule_work(&hw->restart_work);
2255 }
2256
2257 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2258 {
2259         struct sky2_port *sky2 = netdev_priv(dev);
2260         struct sky2_hw *hw = sky2->hw;
2261         unsigned port = sky2->port;
2262         int err;
2263         u16 ctl, mode;
2264         u32 imask;
2265
2266         /* MTU size outside the spec */
2267         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2268                 return -EINVAL;
2269
2270         /* MTU > 1500 on yukon FE and FE+ not allowed */
2271         if (new_mtu > ETH_DATA_LEN &&
2272             (hw->chip_id == CHIP_ID_YUKON_FE ||
2273              hw->chip_id == CHIP_ID_YUKON_FE_P))
2274                 return -EINVAL;
2275
2276         if (!netif_running(dev)) {
2277                 dev->mtu = new_mtu;
2278                 netdev_update_features(dev);
2279                 return 0;
2280         }
2281
2282         imask = sky2_read32(hw, B0_IMSK);
2283         sky2_write32(hw, B0_IMSK, 0);
2284
2285         dev->trans_start = jiffies;     /* prevent tx timeout */
2286         napi_disable(&hw->napi);
2287         netif_tx_disable(dev);
2288
2289         synchronize_irq(hw->pdev->irq);
2290
2291         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2292                 sky2_set_tx_stfwd(hw, port);
2293
2294         ctl = gma_read16(hw, port, GM_GP_CTRL);
2295         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2296         sky2_rx_stop(sky2);
2297         sky2_rx_clean(sky2);
2298
2299         dev->mtu = new_mtu;
2300         netdev_update_features(dev);
2301
2302         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2303                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2304
2305         if (dev->mtu > ETH_DATA_LEN)
2306                 mode |= GM_SMOD_JUMBO_ENA;
2307
2308         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2309
2310         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2311
2312         err = sky2_alloc_rx_skbs(sky2);
2313         if (!err)
2314                 sky2_rx_start(sky2);
2315         else
2316                 sky2_rx_clean(sky2);
2317         sky2_write32(hw, B0_IMSK, imask);
2318
2319         sky2_read32(hw, B0_Y2_SP_LISR);
2320         napi_enable(&hw->napi);
2321
2322         if (err)
2323                 dev_close(dev);
2324         else {
2325                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2326
2327                 netif_wake_queue(dev);
2328         }
2329
2330         return err;
2331 }
2332
2333 /* For small just reuse existing skb for next receive */
2334 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2335                                     const struct rx_ring_info *re,
2336                                     unsigned length)
2337 {
2338         struct sk_buff *skb;
2339
2340         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2341         if (likely(skb)) {
2342                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2343                                             length, PCI_DMA_FROMDEVICE);
2344                 skb_copy_from_linear_data(re->skb, skb->data, length);
2345                 skb->ip_summed = re->skb->ip_summed;
2346                 skb->csum = re->skb->csum;
2347                 skb->rxhash = re->skb->rxhash;
2348
2349                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2350                                                length, PCI_DMA_FROMDEVICE);
2351                 re->skb->rxhash = 0;
2352                 re->skb->ip_summed = CHECKSUM_NONE;
2353                 skb_put(skb, length);
2354         }
2355         return skb;
2356 }
2357
2358 /* Adjust length of skb with fragments to match received data */
2359 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2360                           unsigned int length)
2361 {
2362         int i, num_frags;
2363         unsigned int size;
2364
2365         /* put header into skb */
2366         size = min(length, hdr_space);
2367         skb->tail += size;
2368         skb->len += size;
2369         length -= size;
2370
2371         num_frags = skb_shinfo(skb)->nr_frags;
2372         for (i = 0; i < num_frags; i++) {
2373                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2374
2375                 if (length == 0) {
2376                         /* don't need this page */
2377                         __free_page(frag->page);
2378                         --skb_shinfo(skb)->nr_frags;
2379                 } else {
2380                         size = min(length, (unsigned) PAGE_SIZE);
2381
2382                         frag->size = size;
2383                         skb->data_len += size;
2384                         skb->truesize += size;
2385                         skb->len += size;
2386                         length -= size;
2387                 }
2388         }
2389 }
2390
2391 /* Normal packet - take skb from ring element and put in a new one  */
2392 static struct sk_buff *receive_new(struct sky2_port *sky2,
2393                                    struct rx_ring_info *re,
2394                                    unsigned int length)
2395 {
2396         struct sk_buff *skb;
2397         struct rx_ring_info nre;
2398         unsigned hdr_space = sky2->rx_data_size;
2399
2400         nre.skb = sky2_rx_alloc(sky2);
2401         if (unlikely(!nre.skb))
2402                 goto nobuf;
2403
2404         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2405                 goto nomap;
2406
2407         skb = re->skb;
2408         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2409         prefetch(skb->data);
2410         *re = nre;
2411
2412         if (skb_shinfo(skb)->nr_frags)
2413                 skb_put_frags(skb, hdr_space, length);
2414         else
2415                 skb_put(skb, length);
2416         return skb;
2417
2418 nomap:
2419         dev_kfree_skb(nre.skb);
2420 nobuf:
2421         return NULL;
2422 }
2423
2424 /*
2425  * Receive one packet.
2426  * For larger packets, get new buffer.
2427  */
2428 static struct sk_buff *sky2_receive(struct net_device *dev,
2429                                     u16 length, u32 status)
2430 {
2431         struct sky2_port *sky2 = netdev_priv(dev);
2432         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2433         struct sk_buff *skb = NULL;
2434         u16 count = (status & GMR_FS_LEN) >> 16;
2435
2436         if (status & GMR_FS_VLAN)
2437                 count -= VLAN_HLEN;     /* Account for vlan tag */
2438
2439         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2440                      "rx slot %u status 0x%x len %d\n",
2441                      sky2->rx_next, status, length);
2442
2443         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2444         prefetch(sky2->rx_ring + sky2->rx_next);
2445
2446         /* This chip has hardware problems that generates bogus status.
2447          * So do only marginal checking and expect higher level protocols
2448          * to handle crap frames.
2449          */
2450         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2451             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2452             length != count)
2453                 goto okay;
2454
2455         if (status & GMR_FS_ANY_ERR)
2456                 goto error;
2457
2458         if (!(status & GMR_FS_RX_OK))
2459                 goto resubmit;
2460
2461         /* if length reported by DMA does not match PHY, packet was truncated */
2462         if (length != count)
2463                 goto error;
2464
2465 okay:
2466         if (length < copybreak)
2467                 skb = receive_copy(sky2, re, length);
2468         else
2469                 skb = receive_new(sky2, re, length);
2470
2471         dev->stats.rx_dropped += (skb == NULL);
2472
2473 resubmit:
2474         sky2_rx_submit(sky2, re);
2475
2476         return skb;
2477
2478 error:
2479         ++dev->stats.rx_errors;
2480
2481         if (net_ratelimit())
2482                 netif_info(sky2, rx_err, dev,
2483                            "rx error, status 0x%x length %d\n", status, length);
2484
2485         goto resubmit;
2486 }
2487
2488 /* Transmit complete */
2489 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2490 {
2491         struct sky2_port *sky2 = netdev_priv(dev);
2492
2493         if (netif_running(dev)) {
2494                 sky2_tx_complete(sky2, last);
2495
2496                 /* Wake unless it's detached, and called e.g. from sky2_down() */
2497                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2498                         netif_wake_queue(dev);
2499         }
2500 }
2501
2502 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2503                                u32 status, struct sk_buff *skb)
2504 {
2505         if (status & GMR_FS_VLAN)
2506                 __vlan_hwaccel_put_tag(skb, be16_to_cpu(sky2->rx_tag));
2507
2508         if (skb->ip_summed == CHECKSUM_NONE)
2509                 netif_receive_skb(skb);
2510         else
2511                 napi_gro_receive(&sky2->hw->napi, skb);
2512 }
2513
2514 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2515                                 unsigned packets, unsigned bytes)
2516 {
2517         struct net_device *dev = hw->dev[port];
2518         struct sky2_port *sky2 = netdev_priv(dev);
2519
2520         if (packets == 0)
2521                 return;
2522
2523         u64_stats_update_begin(&sky2->rx_stats.syncp);
2524         sky2->rx_stats.packets += packets;
2525         sky2->rx_stats.bytes += bytes;
2526         u64_stats_update_end(&sky2->rx_stats.syncp);
2527
2528         dev->last_rx = jiffies;
2529         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2530 }
2531
2532 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2533 {
2534         /* If this happens then driver assuming wrong format for chip type */
2535         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2536
2537         /* Both checksum counters are programmed to start at
2538          * the same offset, so unless there is a problem they
2539          * should match. This failure is an early indication that
2540          * hardware receive checksumming won't work.
2541          */
2542         if (likely((u16)(status >> 16) == (u16)status)) {
2543                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2544                 skb->ip_summed = CHECKSUM_COMPLETE;
2545                 skb->csum = le16_to_cpu(status);
2546         } else {
2547                 dev_notice(&sky2->hw->pdev->dev,
2548                            "%s: receive checksum problem (status = %#x)\n",
2549                            sky2->netdev->name, status);
2550
2551                 /* Disable checksum offload
2552                  * It will be reenabled on next ndo_set_features, but if it's
2553                  * really broken, will get disabled again
2554                  */
2555                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2556                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2557                              BMU_DIS_RX_CHKSUM);
2558         }
2559 }
2560
2561 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2562 {
2563         struct sk_buff *skb;
2564
2565         skb = sky2->rx_ring[sky2->rx_next].skb;
2566         skb->rxhash = le32_to_cpu(status);
2567 }
2568
2569 /* Process status response ring */
2570 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2571 {
2572         int work_done = 0;
2573         unsigned int total_bytes[2] = { 0 };
2574         unsigned int total_packets[2] = { 0 };
2575
2576         rmb();
2577         do {
2578                 struct sky2_port *sky2;
2579                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2580                 unsigned port;
2581                 struct net_device *dev;
2582                 struct sk_buff *skb;
2583                 u32 status;
2584                 u16 length;
2585                 u8 opcode = le->opcode;
2586
2587                 if (!(opcode & HW_OWNER))
2588                         break;
2589
2590                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2591
2592                 port = le->css & CSS_LINK_BIT;
2593                 dev = hw->dev[port];
2594                 sky2 = netdev_priv(dev);
2595                 length = le16_to_cpu(le->length);
2596                 status = le32_to_cpu(le->status);
2597
2598                 le->opcode = 0;
2599                 switch (opcode & ~HW_OWNER) {
2600                 case OP_RXSTAT:
2601                         total_packets[port]++;
2602                         total_bytes[port] += length;
2603
2604                         skb = sky2_receive(dev, length, status);
2605                         if (!skb)
2606                                 break;
2607
2608                         /* This chip reports checksum status differently */
2609                         if (hw->flags & SKY2_HW_NEW_LE) {
2610                                 if ((dev->features & NETIF_F_RXCSUM) &&
2611                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2612                                     (le->css & CSS_TCPUDPCSOK))
2613                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2614                                 else
2615                                         skb->ip_summed = CHECKSUM_NONE;
2616                         }
2617
2618                         skb->protocol = eth_type_trans(skb, dev);
2619
2620                         sky2_skb_rx(sky2, status, skb);
2621
2622                         /* Stop after net poll weight */
2623                         if (++work_done >= to_do)
2624                                 goto exit_loop;
2625                         break;
2626
2627                 case OP_RXVLAN:
2628                         sky2->rx_tag = length;
2629                         break;
2630
2631                 case OP_RXCHKSVLAN:
2632                         sky2->rx_tag = length;
2633                         /* fall through */
2634                 case OP_RXCHKS:
2635                         if (likely(dev->features & NETIF_F_RXCSUM))
2636                                 sky2_rx_checksum(sky2, status);
2637                         break;
2638
2639                 case OP_RSS_HASH:
2640                         sky2_rx_hash(sky2, status);
2641                         break;
2642
2643                 case OP_TXINDEXLE:
2644                         /* TX index reports status for both ports */
2645                         sky2_tx_done(hw->dev[0], status & 0xfff);
2646                         if (hw->dev[1])
2647                                 sky2_tx_done(hw->dev[1],
2648                                      ((status >> 24) & 0xff)
2649                                              | (u16)(length & 0xf) << 8);
2650                         break;
2651
2652                 default:
2653                         if (net_ratelimit())
2654                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2655                 }
2656         } while (hw->st_idx != idx);
2657
2658         /* Fully processed status ring so clear irq */
2659         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2660
2661 exit_loop:
2662         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2663         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2664
2665         return work_done;
2666 }
2667
2668 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2669 {
2670         struct net_device *dev = hw->dev[port];
2671
2672         if (net_ratelimit())
2673                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2674
2675         if (status & Y2_IS_PAR_RD1) {
2676                 if (net_ratelimit())
2677                         netdev_err(dev, "ram data read parity error\n");
2678                 /* Clear IRQ */
2679                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2680         }
2681
2682         if (status & Y2_IS_PAR_WR1) {
2683                 if (net_ratelimit())
2684                         netdev_err(dev, "ram data write parity error\n");
2685
2686                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2687         }
2688
2689         if (status & Y2_IS_PAR_MAC1) {
2690                 if (net_ratelimit())
2691                         netdev_err(dev, "MAC parity error\n");
2692                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2693         }
2694
2695         if (status & Y2_IS_PAR_RX1) {
2696                 if (net_ratelimit())
2697                         netdev_err(dev, "RX parity error\n");
2698                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2699         }
2700
2701         if (status & Y2_IS_TCP_TXA1) {
2702                 if (net_ratelimit())
2703                         netdev_err(dev, "TCP segmentation error\n");
2704                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2705         }
2706 }
2707
2708 static void sky2_hw_intr(struct sky2_hw *hw)
2709 {
2710         struct pci_dev *pdev = hw->pdev;
2711         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2712         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2713
2714         status &= hwmsk;
2715
2716         if (status & Y2_IS_TIST_OV)
2717                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2718
2719         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2720                 u16 pci_err;
2721
2722                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2723                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2724                 if (net_ratelimit())
2725                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2726                                 pci_err);
2727
2728                 sky2_pci_write16(hw, PCI_STATUS,
2729                                       pci_err | PCI_STATUS_ERROR_BITS);
2730                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2731         }
2732
2733         if (status & Y2_IS_PCI_EXP) {
2734                 /* PCI-Express uncorrectable Error occurred */
2735                 u32 err;
2736
2737                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2738                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2739                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2740                              0xfffffffful);
2741                 if (net_ratelimit())
2742                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2743
2744                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2745                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2746         }
2747
2748         if (status & Y2_HWE_L1_MASK)
2749                 sky2_hw_error(hw, 0, status);
2750         status >>= 8;
2751         if (status & Y2_HWE_L1_MASK)
2752                 sky2_hw_error(hw, 1, status);
2753 }
2754
2755 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2756 {
2757         struct net_device *dev = hw->dev[port];
2758         struct sky2_port *sky2 = netdev_priv(dev);
2759         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2760
2761         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2762
2763         if (status & GM_IS_RX_CO_OV)
2764                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2765
2766         if (status & GM_IS_TX_CO_OV)
2767                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2768
2769         if (status & GM_IS_RX_FF_OR) {
2770                 ++dev->stats.rx_fifo_errors;
2771                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2772         }
2773
2774         if (status & GM_IS_TX_FF_UR) {
2775                 ++dev->stats.tx_fifo_errors;
2776                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2777         }
2778 }
2779
2780 /* This should never happen it is a bug. */
2781 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2782 {
2783         struct net_device *dev = hw->dev[port];
2784         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2785
2786         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2787                 dev->name, (unsigned) q, (unsigned) idx,
2788                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2789
2790         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2791 }
2792
2793 static int sky2_rx_hung(struct net_device *dev)
2794 {
2795         struct sky2_port *sky2 = netdev_priv(dev);
2796         struct sky2_hw *hw = sky2->hw;
2797         unsigned port = sky2->port;
2798         unsigned rxq = rxqaddr[port];
2799         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2800         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2801         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2802         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2803
2804         /* If idle and MAC or PCI is stuck */
2805         if (sky2->check.last == dev->last_rx &&
2806             ((mac_rp == sky2->check.mac_rp &&
2807               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2808              /* Check if the PCI RX hang */
2809              (fifo_rp == sky2->check.fifo_rp &&
2810               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2811                 netdev_printk(KERN_DEBUG, dev,
2812                               "hung mac %d:%d fifo %d (%d:%d)\n",
2813                               mac_lev, mac_rp, fifo_lev,
2814                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2815                 return 1;
2816         } else {
2817                 sky2->check.last = dev->last_rx;
2818                 sky2->check.mac_rp = mac_rp;
2819                 sky2->check.mac_lev = mac_lev;
2820                 sky2->check.fifo_rp = fifo_rp;
2821                 sky2->check.fifo_lev = fifo_lev;
2822                 return 0;
2823         }
2824 }
2825
2826 static void sky2_watchdog(unsigned long arg)
2827 {
2828         struct sky2_hw *hw = (struct sky2_hw *) arg;
2829
2830         /* Check for lost IRQ once a second */
2831         if (sky2_read32(hw, B0_ISRC)) {
2832                 napi_schedule(&hw->napi);
2833         } else {
2834                 int i, active = 0;
2835
2836                 for (i = 0; i < hw->ports; i++) {
2837                         struct net_device *dev = hw->dev[i];
2838                         if (!netif_running(dev))
2839                                 continue;
2840                         ++active;
2841
2842                         /* For chips with Rx FIFO, check if stuck */
2843                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2844                              sky2_rx_hung(dev)) {
2845                                 netdev_info(dev, "receiver hang detected\n");
2846                                 schedule_work(&hw->restart_work);
2847                                 return;
2848                         }
2849                 }
2850
2851                 if (active == 0)
2852                         return;
2853         }
2854
2855         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2856 }
2857
2858 /* Hardware/software error handling */
2859 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2860 {
2861         if (net_ratelimit())
2862                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2863
2864         if (status & Y2_IS_HW_ERR)
2865                 sky2_hw_intr(hw);
2866
2867         if (status & Y2_IS_IRQ_MAC1)
2868                 sky2_mac_intr(hw, 0);
2869
2870         if (status & Y2_IS_IRQ_MAC2)
2871                 sky2_mac_intr(hw, 1);
2872
2873         if (status & Y2_IS_CHK_RX1)
2874                 sky2_le_error(hw, 0, Q_R1);
2875
2876         if (status & Y2_IS_CHK_RX2)
2877                 sky2_le_error(hw, 1, Q_R2);
2878
2879         if (status & Y2_IS_CHK_TXA1)
2880                 sky2_le_error(hw, 0, Q_XA1);
2881
2882         if (status & Y2_IS_CHK_TXA2)
2883                 sky2_le_error(hw, 1, Q_XA2);
2884 }
2885
2886 static int sky2_poll(struct napi_struct *napi, int work_limit)
2887 {
2888         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2889         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2890         int work_done = 0;
2891         u16 idx;
2892
2893         if (unlikely(status & Y2_IS_ERROR))
2894                 sky2_err_intr(hw, status);
2895
2896         if (status & Y2_IS_IRQ_PHY1)
2897                 sky2_phy_intr(hw, 0);
2898
2899         if (status & Y2_IS_IRQ_PHY2)
2900                 sky2_phy_intr(hw, 1);
2901
2902         if (status & Y2_IS_PHY_QLNK)
2903                 sky2_qlink_intr(hw);
2904
2905         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2906                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2907
2908                 if (work_done >= work_limit)
2909                         goto done;
2910         }
2911
2912         napi_complete(napi);
2913         sky2_read32(hw, B0_Y2_SP_LISR);
2914 done:
2915
2916         return work_done;
2917 }
2918
2919 static irqreturn_t sky2_intr(int irq, void *dev_id)
2920 {
2921         struct sky2_hw *hw = dev_id;
2922         u32 status;
2923
2924         /* Reading this mask interrupts as side effect */
2925         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2926         if (status == 0 || status == ~0)
2927                 return IRQ_NONE;
2928
2929         prefetch(&hw->st_le[hw->st_idx]);
2930
2931         napi_schedule(&hw->napi);
2932
2933         return IRQ_HANDLED;
2934 }
2935
2936 #ifdef CONFIG_NET_POLL_CONTROLLER
2937 static void sky2_netpoll(struct net_device *dev)
2938 {
2939         struct sky2_port *sky2 = netdev_priv(dev);
2940
2941         napi_schedule(&sky2->hw->napi);
2942 }
2943 #endif
2944
2945 /* Chip internal frequency for clock calculations */
2946 static u32 sky2_mhz(const struct sky2_hw *hw)
2947 {
2948         switch (hw->chip_id) {
2949         case CHIP_ID_YUKON_EC:
2950         case CHIP_ID_YUKON_EC_U:
2951         case CHIP_ID_YUKON_EX:
2952         case CHIP_ID_YUKON_SUPR:
2953         case CHIP_ID_YUKON_UL_2:
2954         case CHIP_ID_YUKON_OPT:
2955                 return 125;
2956
2957         case CHIP_ID_YUKON_FE:
2958                 return 100;
2959
2960         case CHIP_ID_YUKON_FE_P:
2961                 return 50;
2962
2963         case CHIP_ID_YUKON_XL:
2964                 return 156;
2965
2966         default:
2967                 BUG();
2968         }
2969 }
2970
2971 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2972 {
2973         return sky2_mhz(hw) * us;
2974 }
2975
2976 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2977 {
2978         return clk / sky2_mhz(hw);
2979 }
2980
2981
2982 static int __devinit sky2_init(struct sky2_hw *hw)
2983 {
2984         u8 t8;
2985
2986         /* Enable all clocks and check for bad PCI access */
2987         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2988
2989         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2990
2991         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2992         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2993
2994         switch (hw->chip_id) {
2995         case CHIP_ID_YUKON_XL:
2996                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2997                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
2998                         hw->flags |= SKY2_HW_RSS_BROKEN;
2999                 break;
3000
3001         case CHIP_ID_YUKON_EC_U:
3002                 hw->flags = SKY2_HW_GIGABIT
3003                         | SKY2_HW_NEWER_PHY
3004                         | SKY2_HW_ADV_POWER_CTL;
3005                 break;
3006
3007         case CHIP_ID_YUKON_EX:
3008                 hw->flags = SKY2_HW_GIGABIT
3009                         | SKY2_HW_NEWER_PHY
3010                         | SKY2_HW_NEW_LE
3011                         | SKY2_HW_ADV_POWER_CTL;
3012
3013                 /* New transmit checksum */
3014                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3015                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3016                 break;
3017
3018         case CHIP_ID_YUKON_EC:
3019                 /* This rev is really old, and requires untested workarounds */
3020                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3021                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3022                         return -EOPNOTSUPP;
3023                 }
3024                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3025                 break;
3026
3027         case CHIP_ID_YUKON_FE:
3028                 hw->flags = SKY2_HW_RSS_BROKEN;
3029                 break;
3030
3031         case CHIP_ID_YUKON_FE_P:
3032                 hw->flags = SKY2_HW_NEWER_PHY
3033                         | SKY2_HW_NEW_LE
3034                         | SKY2_HW_AUTO_TX_SUM
3035                         | SKY2_HW_ADV_POWER_CTL;
3036
3037                 /* The workaround for status conflicts VLAN tag detection. */
3038                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3039                         hw->flags |= SKY2_HW_VLAN_BROKEN;
3040                 break;
3041
3042         case CHIP_ID_YUKON_SUPR:
3043                 hw->flags = SKY2_HW_GIGABIT
3044                         | SKY2_HW_NEWER_PHY
3045                         | SKY2_HW_NEW_LE
3046                         | SKY2_HW_AUTO_TX_SUM
3047                         | SKY2_HW_ADV_POWER_CTL;
3048                 break;
3049
3050         case CHIP_ID_YUKON_UL_2:
3051                 hw->flags = SKY2_HW_GIGABIT
3052                         | SKY2_HW_ADV_POWER_CTL;
3053                 break;
3054
3055         case CHIP_ID_YUKON_OPT:
3056                 hw->flags = SKY2_HW_GIGABIT
3057                         | SKY2_HW_NEW_LE
3058                         | SKY2_HW_ADV_POWER_CTL;
3059                 break;
3060
3061         default:
3062                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3063                         hw->chip_id);
3064                 return -EOPNOTSUPP;
3065         }
3066
3067         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3068         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3069                 hw->flags |= SKY2_HW_FIBRE_PHY;
3070
3071         hw->ports = 1;
3072         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3073         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3074                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3075                         ++hw->ports;
3076         }
3077
3078         if (sky2_read8(hw, B2_E_0))
3079                 hw->flags |= SKY2_HW_RAM_BUFFER;
3080
3081         return 0;
3082 }
3083
3084 static void sky2_reset(struct sky2_hw *hw)
3085 {
3086         struct pci_dev *pdev = hw->pdev;
3087         u16 status;
3088         int i, cap;
3089         u32 hwe_mask = Y2_HWE_ALL_MASK;
3090
3091         /* disable ASF */
3092         if (hw->chip_id == CHIP_ID_YUKON_EX
3093             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3094                 sky2_write32(hw, CPU_WDOG, 0);
3095                 status = sky2_read16(hw, HCU_CCSR);
3096                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3097                             HCU_CCSR_UC_STATE_MSK);
3098                 /*
3099                  * CPU clock divider shouldn't be used because
3100                  * - ASF firmware may malfunction
3101                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3102                  */
3103                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3104                 sky2_write16(hw, HCU_CCSR, status);
3105                 sky2_write32(hw, CPU_WDOG, 0);
3106         } else
3107                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3108         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3109
3110         /* do a SW reset */
3111         sky2_write8(hw, B0_CTST, CS_RST_SET);
3112         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3113
3114         /* allow writes to PCI config */
3115         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3116
3117         /* clear PCI errors, if any */
3118         status = sky2_pci_read16(hw, PCI_STATUS);
3119         status |= PCI_STATUS_ERROR_BITS;
3120         sky2_pci_write16(hw, PCI_STATUS, status);
3121
3122         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3123
3124         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3125         if (cap) {
3126                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3127                              0xfffffffful);
3128
3129                 /* If error bit is stuck on ignore it */
3130                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3131                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3132                 else
3133                         hwe_mask |= Y2_IS_PCI_EXP;
3134         }
3135
3136         sky2_power_on(hw);
3137         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3138
3139         for (i = 0; i < hw->ports; i++) {
3140                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3141                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3142
3143                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3144                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3145                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3146                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3147                                      | GMC_BYP_RETR_ON);
3148
3149         }
3150
3151         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3152                 /* enable MACSec clock gating */
3153                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3154         }
3155
3156         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3157                 u16 reg;
3158                 u32 msk;
3159
3160                 if (hw->chip_rev == 0) {
3161                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3162                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3163
3164                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3165                         reg = 10;
3166                 } else {
3167                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3168                         reg = 3;
3169                 }
3170
3171                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3172
3173                 /* reset PHY Link Detect */
3174                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3175                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3176                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3177                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3178
3179
3180                 /* enable PHY Quick Link */
3181                 msk = sky2_read32(hw, B0_IMSK);
3182                 msk |= Y2_IS_PHY_QLNK;
3183                 sky2_write32(hw, B0_IMSK, msk);
3184
3185                 /* check if PSMv2 was running before */
3186                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3187                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3188                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3189                         /* restore the PCIe Link Control register */
3190                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3191                 }
3192                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3193
3194                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3195                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3196         }
3197
3198         /* Clear I2C IRQ noise */
3199         sky2_write32(hw, B2_I2C_IRQ, 1);
3200
3201         /* turn off hardware timer (unused) */
3202         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3203         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3204
3205         /* Turn off descriptor polling */
3206         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3207
3208         /* Turn off receive timestamp */
3209         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3210         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3211
3212         /* enable the Tx Arbiters */
3213         for (i = 0; i < hw->ports; i++)
3214                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3215
3216         /* Initialize ram interface */
3217         for (i = 0; i < hw->ports; i++) {
3218                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3219
3220                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3221                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3222                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3223                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3224                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3225                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3226                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3227                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3228                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3229                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3230                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3231                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3232         }
3233
3234         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3235
3236         for (i = 0; i < hw->ports; i++)
3237                 sky2_gmac_reset(hw, i);
3238
3239         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3240         hw->st_idx = 0;
3241
3242         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3243         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3244
3245         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3246         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3247
3248         /* Set the list last index */
3249         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3250
3251         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3252         sky2_write8(hw, STAT_FIFO_WM, 16);
3253
3254         /* set Status-FIFO ISR watermark */
3255         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3256                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3257         else
3258                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3259
3260         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3261         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3262         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3263
3264         /* enable status unit */
3265         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3266
3267         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3268         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3269         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3270 }
3271
3272 /* Take device down (offline).
3273  * Equivalent to doing dev_stop() but this does not
3274  * inform upper layers of the transition.
3275  */
3276 static void sky2_detach(struct net_device *dev)
3277 {
3278         if (netif_running(dev)) {
3279                 netif_tx_lock(dev);
3280                 netif_device_detach(dev);       /* stop txq */
3281                 netif_tx_unlock(dev);
3282                 sky2_down(dev);
3283         }
3284 }
3285
3286 /* Bring device back after doing sky2_detach */
3287 static int sky2_reattach(struct net_device *dev)
3288 {
3289         int err = 0;
3290
3291         if (netif_running(dev)) {
3292                 err = sky2_up(dev);
3293                 if (err) {
3294                         netdev_info(dev, "could not restart %d\n", err);
3295                         dev_close(dev);
3296                 } else {
3297                         netif_device_attach(dev);
3298                         sky2_set_multicast(dev);
3299                 }
3300         }
3301
3302         return err;
3303 }
3304
3305 static void sky2_all_down(struct sky2_hw *hw)
3306 {
3307         int i;
3308
3309         sky2_read32(hw, B0_IMSK);
3310         sky2_write32(hw, B0_IMSK, 0);
3311         synchronize_irq(hw->pdev->irq);
3312         napi_disable(&hw->napi);
3313
3314         for (i = 0; i < hw->ports; i++) {
3315                 struct net_device *dev = hw->dev[i];
3316                 struct sky2_port *sky2 = netdev_priv(dev);
3317
3318                 if (!netif_running(dev))
3319                         continue;
3320
3321                 netif_carrier_off(dev);
3322                 netif_tx_disable(dev);
3323                 sky2_hw_down(sky2);
3324         }
3325 }
3326
3327 static void sky2_all_up(struct sky2_hw *hw)
3328 {
3329         u32 imask = Y2_IS_BASE;
3330         int i;
3331
3332         for (i = 0; i < hw->ports; i++) {
3333                 struct net_device *dev = hw->dev[i];
3334                 struct sky2_port *sky2 = netdev_priv(dev);
3335
3336                 if (!netif_running(dev))
3337                         continue;
3338
3339                 sky2_hw_up(sky2);
3340                 sky2_set_multicast(dev);
3341                 imask |= portirq_msk[i];
3342                 netif_wake_queue(dev);
3343         }
3344
3345         sky2_write32(hw, B0_IMSK, imask);
3346         sky2_read32(hw, B0_IMSK);
3347
3348         sky2_read32(hw, B0_Y2_SP_LISR);
3349         napi_enable(&hw->napi);
3350 }
3351
3352 static void sky2_restart(struct work_struct *work)
3353 {
3354         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3355
3356         rtnl_lock();
3357
3358         sky2_all_down(hw);
3359         sky2_reset(hw);
3360         sky2_all_up(hw);
3361
3362         rtnl_unlock();
3363 }
3364
3365 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3366 {
3367         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3368 }
3369
3370 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3371 {
3372         const struct sky2_port *sky2 = netdev_priv(dev);
3373
3374         wol->supported = sky2_wol_supported(sky2->hw);
3375         wol->wolopts = sky2->wol;
3376 }
3377
3378 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3379 {
3380         struct sky2_port *sky2 = netdev_priv(dev);
3381         struct sky2_hw *hw = sky2->hw;
3382         bool enable_wakeup = false;
3383         int i;
3384
3385         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3386             !device_can_wakeup(&hw->pdev->dev))
3387                 return -EOPNOTSUPP;
3388
3389         sky2->wol = wol->wolopts;
3390
3391         for (i = 0; i < hw->ports; i++) {
3392                 struct net_device *dev = hw->dev[i];
3393                 struct sky2_port *sky2 = netdev_priv(dev);
3394
3395                 if (sky2->wol)
3396                         enable_wakeup = true;
3397         }
3398         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3399
3400         return 0;
3401 }
3402
3403 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3404 {
3405         if (sky2_is_copper(hw)) {
3406                 u32 modes = SUPPORTED_10baseT_Half
3407                         | SUPPORTED_10baseT_Full
3408                         | SUPPORTED_100baseT_Half
3409                         | SUPPORTED_100baseT_Full;
3410
3411                 if (hw->flags & SKY2_HW_GIGABIT)
3412                         modes |= SUPPORTED_1000baseT_Half
3413                                 | SUPPORTED_1000baseT_Full;
3414                 return modes;
3415         } else
3416                 return SUPPORTED_1000baseT_Half
3417                         | SUPPORTED_1000baseT_Full;
3418 }
3419
3420 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3421 {
3422         struct sky2_port *sky2 = netdev_priv(dev);
3423         struct sky2_hw *hw = sky2->hw;
3424
3425         ecmd->transceiver = XCVR_INTERNAL;
3426         ecmd->supported = sky2_supported_modes(hw);
3427         ecmd->phy_address = PHY_ADDR_MARV;
3428         if (sky2_is_copper(hw)) {
3429                 ecmd->port = PORT_TP;
3430                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3431                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3432         } else {
3433                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3434                 ecmd->port = PORT_FIBRE;
3435                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3436         }
3437
3438         ecmd->advertising = sky2->advertising;
3439         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3440                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3441         ecmd->duplex = sky2->duplex;
3442         return 0;
3443 }
3444
3445 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3446 {
3447         struct sky2_port *sky2 = netdev_priv(dev);
3448         const struct sky2_hw *hw = sky2->hw;
3449         u32 supported = sky2_supported_modes(hw);
3450
3451         if (ecmd->autoneg == AUTONEG_ENABLE) {
3452                 if (ecmd->advertising & ~supported)
3453                         return -EINVAL;
3454
3455                 if (sky2_is_copper(hw))
3456                         sky2->advertising = ecmd->advertising |
3457                                             ADVERTISED_TP |
3458                                             ADVERTISED_Autoneg;
3459                 else
3460                         sky2->advertising = ecmd->advertising |
3461                                             ADVERTISED_FIBRE |
3462                                             ADVERTISED_Autoneg;
3463
3464                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3465                 sky2->duplex = -1;
3466                 sky2->speed = -1;
3467         } else {
3468                 u32 setting;
3469                 u32 speed = ethtool_cmd_speed(ecmd);
3470
3471                 switch (speed) {
3472                 case SPEED_1000:
3473                         if (ecmd->duplex == DUPLEX_FULL)
3474                                 setting = SUPPORTED_1000baseT_Full;
3475                         else if (ecmd->duplex == DUPLEX_HALF)
3476                                 setting = SUPPORTED_1000baseT_Half;
3477                         else
3478                                 return -EINVAL;
3479                         break;
3480                 case SPEED_100:
3481                         if (ecmd->duplex == DUPLEX_FULL)
3482                                 setting = SUPPORTED_100baseT_Full;
3483                         else if (ecmd->duplex == DUPLEX_HALF)
3484                                 setting = SUPPORTED_100baseT_Half;
3485                         else
3486                                 return -EINVAL;
3487                         break;
3488
3489                 case SPEED_10:
3490                         if (ecmd->duplex == DUPLEX_FULL)
3491                                 setting = SUPPORTED_10baseT_Full;
3492                         else if (ecmd->duplex == DUPLEX_HALF)
3493                                 setting = SUPPORTED_10baseT_Half;
3494                         else
3495                                 return -EINVAL;
3496                         break;
3497                 default:
3498                         return -EINVAL;
3499                 }
3500
3501                 if ((setting & supported) == 0)
3502                         return -EINVAL;
3503
3504                 sky2->speed = speed;
3505                 sky2->duplex = ecmd->duplex;
3506                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3507         }
3508
3509         if (netif_running(dev)) {
3510                 sky2_phy_reinit(sky2);
3511                 sky2_set_multicast(dev);
3512         }
3513
3514         return 0;
3515 }
3516
3517 static void sky2_get_drvinfo(struct net_device *dev,
3518                              struct ethtool_drvinfo *info)
3519 {
3520         struct sky2_port *sky2 = netdev_priv(dev);
3521
3522         strcpy(info->driver, DRV_NAME);
3523         strcpy(info->version, DRV_VERSION);
3524         strcpy(info->fw_version, "N/A");
3525         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3526 }
3527
3528 static const struct sky2_stat {
3529         char name[ETH_GSTRING_LEN];
3530         u16 offset;
3531 } sky2_stats[] = {
3532         { "tx_bytes",      GM_TXO_OK_HI },
3533         { "rx_bytes",      GM_RXO_OK_HI },
3534         { "tx_broadcast",  GM_TXF_BC_OK },
3535         { "rx_broadcast",  GM_RXF_BC_OK },
3536         { "tx_multicast",  GM_TXF_MC_OK },
3537         { "rx_multicast",  GM_RXF_MC_OK },
3538         { "tx_unicast",    GM_TXF_UC_OK },
3539         { "rx_unicast",    GM_RXF_UC_OK },
3540         { "tx_mac_pause",  GM_TXF_MPAUSE },
3541         { "rx_mac_pause",  GM_RXF_MPAUSE },
3542         { "collisions",    GM_TXF_COL },
3543         { "late_collision",GM_TXF_LAT_COL },
3544         { "aborted",       GM_TXF_ABO_COL },
3545         { "single_collisions", GM_TXF_SNG_COL },
3546         { "multi_collisions", GM_TXF_MUL_COL },
3547
3548         { "rx_short",      GM_RXF_SHT },
3549         { "rx_runt",       GM_RXE_FRAG },
3550         { "rx_64_byte_packets", GM_RXF_64B },
3551         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3552         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3553         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3554         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3555         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3556         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3557         { "rx_too_long",   GM_RXF_LNG_ERR },
3558         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3559         { "rx_jabber",     GM_RXF_JAB_PKT },
3560         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3561
3562         { "tx_64_byte_packets", GM_TXF_64B },
3563         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3564         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3565         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3566         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3567         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3568         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3569         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3570 };
3571
3572 static u32 sky2_get_msglevel(struct net_device *netdev)
3573 {
3574         struct sky2_port *sky2 = netdev_priv(netdev);
3575         return sky2->msg_enable;
3576 }
3577
3578 static int sky2_nway_reset(struct net_device *dev)
3579 {
3580         struct sky2_port *sky2 = netdev_priv(dev);
3581
3582         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3583                 return -EINVAL;
3584
3585         sky2_phy_reinit(sky2);
3586         sky2_set_multicast(dev);
3587
3588         return 0;
3589 }
3590
3591 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3592 {
3593         struct sky2_hw *hw = sky2->hw;
3594         unsigned port = sky2->port;
3595         int i;
3596
3597         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3598         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3599
3600         for (i = 2; i < count; i++)
3601                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3602 }
3603
3604 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3605 {
3606         struct sky2_port *sky2 = netdev_priv(netdev);
3607         sky2->msg_enable = value;
3608 }
3609
3610 static int sky2_get_sset_count(struct net_device *dev, int sset)
3611 {
3612         switch (sset) {
3613         case ETH_SS_STATS:
3614                 return ARRAY_SIZE(sky2_stats);
3615         default:
3616                 return -EOPNOTSUPP;
3617         }
3618 }
3619
3620 static void sky2_get_ethtool_stats(struct net_device *dev,
3621                                    struct ethtool_stats *stats, u64 * data)
3622 {
3623         struct sky2_port *sky2 = netdev_priv(dev);
3624
3625         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3626 }
3627
3628 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3629 {
3630         int i;
3631
3632         switch (stringset) {
3633         case ETH_SS_STATS:
3634                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3635                         memcpy(data + i * ETH_GSTRING_LEN,
3636                                sky2_stats[i].name, ETH_GSTRING_LEN);
3637                 break;
3638         }
3639 }
3640
3641 static int sky2_set_mac_address(struct net_device *dev, void *p)
3642 {
3643         struct sky2_port *sky2 = netdev_priv(dev);
3644         struct sky2_hw *hw = sky2->hw;
3645         unsigned port = sky2->port;
3646         const struct sockaddr *addr = p;
3647
3648         if (!is_valid_ether_addr(addr->sa_data))
3649                 return -EADDRNOTAVAIL;
3650
3651         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3652         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3653                     dev->dev_addr, ETH_ALEN);
3654         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3655                     dev->dev_addr, ETH_ALEN);
3656
3657         /* virtual address for data */
3658         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3659
3660         /* physical address: used for pause frames */
3661         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3662
3663         return 0;
3664 }
3665
3666 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3667 {
3668         u32 bit;
3669
3670         bit = ether_crc(ETH_ALEN, addr) & 63;
3671         filter[bit >> 3] |= 1 << (bit & 7);
3672 }
3673
3674 static void sky2_set_multicast(struct net_device *dev)
3675 {
3676         struct sky2_port *sky2 = netdev_priv(dev);
3677         struct sky2_hw *hw = sky2->hw;
3678         unsigned port = sky2->port;
3679         struct netdev_hw_addr *ha;
3680         u16 reg;
3681         u8 filter[8];
3682         int rx_pause;
3683         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3684
3685         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3686         memset(filter, 0, sizeof(filter));
3687
3688         reg = gma_read16(hw, port, GM_RX_CTRL);
3689         reg |= GM_RXCR_UCF_ENA;
3690
3691         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3692                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3693         else if (dev->flags & IFF_ALLMULTI)
3694                 memset(filter, 0xff, sizeof(filter));
3695         else if (netdev_mc_empty(dev) && !rx_pause)
3696                 reg &= ~GM_RXCR_MCF_ENA;
3697         else {
3698                 reg |= GM_RXCR_MCF_ENA;
3699
3700                 if (rx_pause)
3701                         sky2_add_filter(filter, pause_mc_addr);
3702
3703                 netdev_for_each_mc_addr(ha, dev)
3704                         sky2_add_filter(filter, ha->addr);
3705         }
3706
3707         gma_write16(hw, port, GM_MC_ADDR_H1,
3708                     (u16) filter[0] | ((u16) filter[1] << 8));
3709         gma_write16(hw, port, GM_MC_ADDR_H2,
3710                     (u16) filter[2] | ((u16) filter[3] << 8));
3711         gma_write16(hw, port, GM_MC_ADDR_H3,
3712                     (u16) filter[4] | ((u16) filter[5] << 8));
3713         gma_write16(hw, port, GM_MC_ADDR_H4,
3714                     (u16) filter[6] | ((u16) filter[7] << 8));
3715
3716         gma_write16(hw, port, GM_RX_CTRL, reg);
3717 }
3718
3719 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3720                                                 struct rtnl_link_stats64 *stats)
3721 {
3722         struct sky2_port *sky2 = netdev_priv(dev);
3723         struct sky2_hw *hw = sky2->hw;
3724         unsigned port = sky2->port;
3725         unsigned int start;
3726         u64 _bytes, _packets;
3727
3728         do {
3729                 start = u64_stats_fetch_begin_bh(&sky2->rx_stats.syncp);
3730                 _bytes = sky2->rx_stats.bytes;
3731                 _packets = sky2->rx_stats.packets;
3732         } while (u64_stats_fetch_retry_bh(&sky2->rx_stats.syncp, start));
3733
3734         stats->rx_packets = _packets;
3735         stats->rx_bytes = _bytes;
3736
3737         do {
3738                 start = u64_stats_fetch_begin_bh(&sky2->tx_stats.syncp);
3739                 _bytes = sky2->tx_stats.bytes;
3740                 _packets = sky2->tx_stats.packets;
3741         } while (u64_stats_fetch_retry_bh(&sky2->tx_stats.syncp, start));
3742
3743         stats->tx_packets = _packets;
3744         stats->tx_bytes = _bytes;
3745
3746         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3747                 + get_stats32(hw, port, GM_RXF_BC_OK);
3748
3749         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3750
3751         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3752         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3753         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3754                 + get_stats32(hw, port, GM_RXE_FRAG);
3755         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3756
3757         stats->rx_dropped = dev->stats.rx_dropped;
3758         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3759         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3760
3761         return stats;
3762 }
3763
3764 /* Can have one global because blinking is controlled by
3765  * ethtool and that is always under RTNL mutex
3766  */
3767 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3768 {
3769         struct sky2_hw *hw = sky2->hw;
3770         unsigned port = sky2->port;
3771
3772         spin_lock_bh(&sky2->phy_lock);
3773         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3774             hw->chip_id == CHIP_ID_YUKON_EX ||
3775             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3776                 u16 pg;
3777                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3778                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3779
3780                 switch (mode) {
3781                 case MO_LED_OFF:
3782                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3783                                      PHY_M_LEDC_LOS_CTRL(8) |
3784                                      PHY_M_LEDC_INIT_CTRL(8) |
3785                                      PHY_M_LEDC_STA1_CTRL(8) |
3786                                      PHY_M_LEDC_STA0_CTRL(8));
3787                         break;
3788                 case MO_LED_ON:
3789                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3790                                      PHY_M_LEDC_LOS_CTRL(9) |
3791                                      PHY_M_LEDC_INIT_CTRL(9) |
3792                                      PHY_M_LEDC_STA1_CTRL(9) |
3793                                      PHY_M_LEDC_STA0_CTRL(9));
3794                         break;
3795                 case MO_LED_BLINK:
3796                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3797                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3798                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3799                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3800                                      PHY_M_LEDC_STA0_CTRL(0xa));
3801                         break;
3802                 case MO_LED_NORM:
3803                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3804                                      PHY_M_LEDC_LOS_CTRL(1) |
3805                                      PHY_M_LEDC_INIT_CTRL(8) |
3806                                      PHY_M_LEDC_STA1_CTRL(7) |
3807                                      PHY_M_LEDC_STA0_CTRL(7));
3808                 }
3809
3810                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3811         } else
3812                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3813                                      PHY_M_LED_MO_DUP(mode) |
3814                                      PHY_M_LED_MO_10(mode) |
3815                                      PHY_M_LED_MO_100(mode) |
3816                                      PHY_M_LED_MO_1000(mode) |
3817                                      PHY_M_LED_MO_RX(mode) |
3818                                      PHY_M_LED_MO_TX(mode));
3819
3820         spin_unlock_bh(&sky2->phy_lock);
3821 }
3822
3823 /* blink LED's for finding board */
3824 static int sky2_set_phys_id(struct net_device *dev,
3825                             enum ethtool_phys_id_state state)
3826 {
3827         struct sky2_port *sky2 = netdev_priv(dev);
3828
3829         switch (state) {
3830         case ETHTOOL_ID_ACTIVE:
3831                 return 1;       /* cycle on/off once per second */
3832         case ETHTOOL_ID_INACTIVE:
3833                 sky2_led(sky2, MO_LED_NORM);
3834                 break;
3835         case ETHTOOL_ID_ON:
3836                 sky2_led(sky2, MO_LED_ON);
3837                 break;
3838         case ETHTOOL_ID_OFF:
3839                 sky2_led(sky2, MO_LED_OFF);
3840                 break;
3841         }
3842
3843         return 0;
3844 }
3845
3846 static void sky2_get_pauseparam(struct net_device *dev,
3847                                 struct ethtool_pauseparam *ecmd)
3848 {
3849         struct sky2_port *sky2 = netdev_priv(dev);
3850
3851         switch (sky2->flow_mode) {
3852         case FC_NONE:
3853                 ecmd->tx_pause = ecmd->rx_pause = 0;
3854                 break;
3855         case FC_TX:
3856                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3857                 break;
3858         case FC_RX:
3859                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3860                 break;
3861         case FC_BOTH:
3862                 ecmd->tx_pause = ecmd->rx_pause = 1;
3863         }
3864
3865         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3866                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3867 }
3868
3869 static int sky2_set_pauseparam(struct net_device *dev,
3870                                struct ethtool_pauseparam *ecmd)
3871 {
3872         struct sky2_port *sky2 = netdev_priv(dev);
3873
3874         if (ecmd->autoneg == AUTONEG_ENABLE)
3875                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3876         else
3877                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3878
3879         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3880
3881         if (netif_running(dev))
3882                 sky2_phy_reinit(sky2);
3883
3884         return 0;
3885 }
3886
3887 static int sky2_get_coalesce(struct net_device *dev,
3888                              struct ethtool_coalesce *ecmd)
3889 {
3890         struct sky2_port *sky2 = netdev_priv(dev);
3891         struct sky2_hw *hw = sky2->hw;
3892
3893         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3894                 ecmd->tx_coalesce_usecs = 0;
3895         else {
3896                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3897                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3898         }
3899         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3900
3901         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3902                 ecmd->rx_coalesce_usecs = 0;
3903         else {
3904                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3905                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3906         }
3907         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3908
3909         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3910                 ecmd->rx_coalesce_usecs_irq = 0;
3911         else {
3912                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3913                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3914         }
3915
3916         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3917
3918         return 0;
3919 }
3920
3921 /* Note: this affect both ports */
3922 static int sky2_set_coalesce(struct net_device *dev,
3923                              struct ethtool_coalesce *ecmd)
3924 {
3925         struct sky2_port *sky2 = netdev_priv(dev);
3926         struct sky2_hw *hw = sky2->hw;
3927         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3928
3929         if (ecmd->tx_coalesce_usecs > tmax ||
3930             ecmd->rx_coalesce_usecs > tmax ||
3931             ecmd->rx_coalesce_usecs_irq > tmax)
3932                 return -EINVAL;
3933
3934         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3935                 return -EINVAL;
3936         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3937                 return -EINVAL;
3938         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
3939                 return -EINVAL;
3940
3941         if (ecmd->tx_coalesce_usecs == 0)
3942                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3943         else {
3944                 sky2_write32(hw, STAT_TX_TIMER_INI,
3945                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3946                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3947         }
3948         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3949
3950         if (ecmd->rx_coalesce_usecs == 0)
3951                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3952         else {
3953                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3954                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3955                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3956         }
3957         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3958
3959         if (ecmd->rx_coalesce_usecs_irq == 0)
3960                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3961         else {
3962                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3963                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3964                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3965         }
3966         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3967         return 0;
3968 }
3969
3970 static void sky2_get_ringparam(struct net_device *dev,
3971                                struct ethtool_ringparam *ering)
3972 {
3973         struct sky2_port *sky2 = netdev_priv(dev);
3974
3975         ering->rx_max_pending = RX_MAX_PENDING;
3976         ering->rx_mini_max_pending = 0;
3977         ering->rx_jumbo_max_pending = 0;
3978         ering->tx_max_pending = TX_MAX_PENDING;
3979
3980         ering->rx_pending = sky2->rx_pending;
3981         ering->rx_mini_pending = 0;
3982         ering->rx_jumbo_pending = 0;
3983         ering->tx_pending = sky2->tx_pending;
3984 }
3985
3986 static int sky2_set_ringparam(struct net_device *dev,
3987                               struct ethtool_ringparam *ering)
3988 {
3989         struct sky2_port *sky2 = netdev_priv(dev);
3990
3991         if (ering->rx_pending > RX_MAX_PENDING ||
3992             ering->rx_pending < 8 ||
3993             ering->tx_pending < TX_MIN_PENDING ||
3994             ering->tx_pending > TX_MAX_PENDING)
3995                 return -EINVAL;
3996
3997         sky2_detach(dev);
3998
3999         sky2->rx_pending = ering->rx_pending;
4000         sky2->tx_pending = ering->tx_pending;
4001         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
4002
4003         return sky2_reattach(dev);
4004 }
4005
4006 static int sky2_get_regs_len(struct net_device *dev)
4007 {
4008         return 0x4000;
4009 }
4010
4011 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4012 {
4013         /* This complicated switch statement is to make sure and
4014          * only access regions that are unreserved.
4015          * Some blocks are only valid on dual port cards.
4016          */
4017         switch (b) {
4018         /* second port */
4019         case 5:         /* Tx Arbiter 2 */
4020         case 9:         /* RX2 */
4021         case 14 ... 15: /* TX2 */
4022         case 17: case 19: /* Ram Buffer 2 */
4023         case 22 ... 23: /* Tx Ram Buffer 2 */
4024         case 25:        /* Rx MAC Fifo 1 */
4025         case 27:        /* Tx MAC Fifo 2 */
4026         case 31:        /* GPHY 2 */
4027         case 40 ... 47: /* Pattern Ram 2 */
4028         case 52: case 54: /* TCP Segmentation 2 */
4029         case 112 ... 116: /* GMAC 2 */
4030                 return hw->ports > 1;
4031
4032         case 0:         /* Control */
4033         case 2:         /* Mac address */
4034         case 4:         /* Tx Arbiter 1 */
4035         case 7:         /* PCI express reg */
4036         case 8:         /* RX1 */
4037         case 12 ... 13: /* TX1 */
4038         case 16: case 18:/* Rx Ram Buffer 1 */
4039         case 20 ... 21: /* Tx Ram Buffer 1 */
4040         case 24:        /* Rx MAC Fifo 1 */
4041         case 26:        /* Tx MAC Fifo 1 */
4042         case 28 ... 29: /* Descriptor and status unit */
4043         case 30:        /* GPHY 1*/
4044         case 32 ... 39: /* Pattern Ram 1 */
4045         case 48: case 50: /* TCP Segmentation 1 */
4046         case 56 ... 60: /* PCI space */
4047         case 80 ... 84: /* GMAC 1 */
4048                 return 1;
4049
4050         default:
4051                 return 0;
4052         }
4053 }
4054
4055 /*
4056  * Returns copy of control register region
4057  * Note: ethtool_get_regs always provides full size (16k) buffer
4058  */
4059 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4060                           void *p)
4061 {
4062         const struct sky2_port *sky2 = netdev_priv(dev);
4063         const void __iomem *io = sky2->hw->regs;
4064         unsigned int b;
4065
4066         regs->version = 1;
4067
4068         for (b = 0; b < 128; b++) {
4069                 /* skip poisonous diagnostic ram region in block 3 */
4070                 if (b == 3)
4071                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4072                 else if (sky2_reg_access_ok(sky2->hw, b))
4073                         memcpy_fromio(p, io, 128);
4074                 else
4075                         memset(p, 0, 128);
4076
4077                 p += 128;
4078                 io += 128;
4079         }
4080 }
4081
4082 static int sky2_get_eeprom_len(struct net_device *dev)
4083 {
4084         struct sky2_port *sky2 = netdev_priv(dev);
4085         struct sky2_hw *hw = sky2->hw;
4086         u16 reg2;
4087
4088         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4089         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4090 }
4091
4092 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4093 {
4094         unsigned long start = jiffies;
4095
4096         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4097                 /* Can take up to 10.6 ms for write */
4098                 if (time_after(jiffies, start + HZ/4)) {
4099                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4100                         return -ETIMEDOUT;
4101                 }
4102                 mdelay(1);
4103         }
4104
4105         return 0;
4106 }
4107
4108 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4109                          u16 offset, size_t length)
4110 {
4111         int rc = 0;
4112
4113         while (length > 0) {
4114                 u32 val;
4115
4116                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4117                 rc = sky2_vpd_wait(hw, cap, 0);
4118                 if (rc)
4119                         break;
4120
4121                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4122
4123                 memcpy(data, &val, min(sizeof(val), length));
4124                 offset += sizeof(u32);
4125                 data += sizeof(u32);
4126                 length -= sizeof(u32);
4127         }
4128
4129         return rc;
4130 }
4131
4132 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4133                           u16 offset, unsigned int length)
4134 {
4135         unsigned int i;
4136         int rc = 0;
4137
4138         for (i = 0; i < length; i += sizeof(u32)) {
4139                 u32 val = *(u32 *)(data + i);
4140
4141                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4142                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4143
4144                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4145                 if (rc)
4146                         break;
4147         }
4148         return rc;
4149 }
4150
4151 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4152                            u8 *data)
4153 {
4154         struct sky2_port *sky2 = netdev_priv(dev);
4155         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4156
4157         if (!cap)
4158                 return -EINVAL;
4159
4160         eeprom->magic = SKY2_EEPROM_MAGIC;
4161
4162         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4163 }
4164
4165 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4166                            u8 *data)
4167 {
4168         struct sky2_port *sky2 = netdev_priv(dev);
4169         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4170
4171         if (!cap)
4172                 return -EINVAL;
4173
4174         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4175                 return -EINVAL;
4176
4177         /* Partial writes not supported */
4178         if ((eeprom->offset & 3) || (eeprom->len & 3))
4179                 return -EINVAL;
4180
4181         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4182 }
4183
4184 static u32 sky2_fix_features(struct net_device *dev, u32 features)
4185 {
4186         const struct sky2_port *sky2 = netdev_priv(dev);
4187         const struct sky2_hw *hw = sky2->hw;
4188
4189         /* In order to do Jumbo packets on these chips, need to turn off the
4190          * transmit store/forward. Therefore checksum offload won't work.
4191          */
4192         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
4193                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4194
4195         return features;
4196 }
4197
4198 static int sky2_set_features(struct net_device *dev, u32 features)
4199 {
4200         struct sky2_port *sky2 = netdev_priv(dev);
4201         u32 changed = dev->features ^ features;
4202
4203         if (changed & NETIF_F_RXCSUM) {
4204                 u32 on = features & NETIF_F_RXCSUM;
4205                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4206                              on ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4207         }
4208
4209         if (changed & NETIF_F_RXHASH)
4210                 rx_set_rss(dev, features);
4211
4212         if (changed & (NETIF_F_HW_VLAN_TX|NETIF_F_HW_VLAN_RX))
4213                 sky2_vlan_mode(dev, features);
4214
4215         return 0;
4216 }
4217
4218 static const struct ethtool_ops sky2_ethtool_ops = {
4219         .get_settings   = sky2_get_settings,
4220         .set_settings   = sky2_set_settings,
4221         .get_drvinfo    = sky2_get_drvinfo,
4222         .get_wol        = sky2_get_wol,
4223         .set_wol        = sky2_set_wol,
4224         .get_msglevel   = sky2_get_msglevel,
4225         .set_msglevel   = sky2_set_msglevel,
4226         .nway_reset     = sky2_nway_reset,
4227         .get_regs_len   = sky2_get_regs_len,
4228         .get_regs       = sky2_get_regs,
4229         .get_link       = ethtool_op_get_link,
4230         .get_eeprom_len = sky2_get_eeprom_len,
4231         .get_eeprom     = sky2_get_eeprom,
4232         .set_eeprom     = sky2_set_eeprom,
4233         .get_strings    = sky2_get_strings,
4234         .get_coalesce   = sky2_get_coalesce,
4235         .set_coalesce   = sky2_set_coalesce,
4236         .get_ringparam  = sky2_get_ringparam,
4237         .set_ringparam  = sky2_set_ringparam,
4238         .get_pauseparam = sky2_get_pauseparam,
4239         .set_pauseparam = sky2_set_pauseparam,
4240         .set_phys_id    = sky2_set_phys_id,
4241         .get_sset_count = sky2_get_sset_count,
4242         .get_ethtool_stats = sky2_get_ethtool_stats,
4243 };
4244
4245 #ifdef CONFIG_SKY2_DEBUG
4246
4247 static struct dentry *sky2_debug;
4248
4249
4250 /*
4251  * Read and parse the first part of Vital Product Data
4252  */
4253 #define VPD_SIZE        128
4254 #define VPD_MAGIC       0x82
4255
4256 static const struct vpd_tag {
4257         char tag[2];
4258         char *label;
4259 } vpd_tags[] = {
4260         { "PN", "Part Number" },
4261         { "EC", "Engineering Level" },
4262         { "MN", "Manufacturer" },
4263         { "SN", "Serial Number" },
4264         { "YA", "Asset Tag" },
4265         { "VL", "First Error Log Message" },
4266         { "VF", "Second Error Log Message" },
4267         { "VB", "Boot Agent ROM Configuration" },
4268         { "VE", "EFI UNDI Configuration" },
4269 };
4270
4271 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4272 {
4273         size_t vpd_size;
4274         loff_t offs;
4275         u8 len;
4276         unsigned char *buf;
4277         u16 reg2;
4278
4279         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4280         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4281
4282         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4283         buf = kmalloc(vpd_size, GFP_KERNEL);
4284         if (!buf) {
4285                 seq_puts(seq, "no memory!\n");
4286                 return;
4287         }
4288
4289         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4290                 seq_puts(seq, "VPD read failed\n");
4291                 goto out;
4292         }
4293
4294         if (buf[0] != VPD_MAGIC) {
4295                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4296                 goto out;
4297         }
4298         len = buf[1];
4299         if (len == 0 || len > vpd_size - 4) {
4300                 seq_printf(seq, "Invalid id length: %d\n", len);
4301                 goto out;
4302         }
4303
4304         seq_printf(seq, "%.*s\n", len, buf + 3);
4305         offs = len + 3;
4306
4307         while (offs < vpd_size - 4) {
4308                 int i;
4309
4310                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4311                         break;
4312                 len = buf[offs + 2];
4313                 if (offs + len + 3 >= vpd_size)
4314                         break;
4315
4316                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4317                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4318                                 seq_printf(seq, " %s: %.*s\n",
4319                                            vpd_tags[i].label, len, buf + offs + 3);
4320                                 break;
4321                         }
4322                 }
4323                 offs += len + 3;
4324         }
4325 out:
4326         kfree(buf);
4327 }
4328
4329 static int sky2_debug_show(struct seq_file *seq, void *v)
4330 {
4331         struct net_device *dev = seq->private;
4332         const struct sky2_port *sky2 = netdev_priv(dev);
4333         struct sky2_hw *hw = sky2->hw;
4334         unsigned port = sky2->port;
4335         unsigned idx, last;
4336         int sop;
4337
4338         sky2_show_vpd(seq, hw);
4339
4340         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4341                    sky2_read32(hw, B0_ISRC),
4342                    sky2_read32(hw, B0_IMSK),
4343                    sky2_read32(hw, B0_Y2_SP_ICR));
4344
4345         if (!netif_running(dev)) {
4346                 seq_printf(seq, "network not running\n");
4347                 return 0;
4348         }
4349
4350         napi_disable(&hw->napi);
4351         last = sky2_read16(hw, STAT_PUT_IDX);
4352
4353         seq_printf(seq, "Status ring %u\n", hw->st_size);
4354         if (hw->st_idx == last)
4355                 seq_puts(seq, "Status ring (empty)\n");
4356         else {
4357                 seq_puts(seq, "Status ring\n");
4358                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4359                      idx = RING_NEXT(idx, hw->st_size)) {
4360                         const struct sky2_status_le *le = hw->st_le + idx;
4361                         seq_printf(seq, "[%d] %#x %d %#x\n",
4362                                    idx, le->opcode, le->length, le->status);
4363                 }
4364                 seq_puts(seq, "\n");
4365         }
4366
4367         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4368                    sky2->tx_cons, sky2->tx_prod,
4369                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4370                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4371
4372         /* Dump contents of tx ring */
4373         sop = 1;
4374         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4375              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4376                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4377                 u32 a = le32_to_cpu(le->addr);
4378
4379                 if (sop)
4380                         seq_printf(seq, "%u:", idx);
4381                 sop = 0;
4382
4383                 switch (le->opcode & ~HW_OWNER) {
4384                 case OP_ADDR64:
4385                         seq_printf(seq, " %#x:", a);
4386                         break;
4387                 case OP_LRGLEN:
4388                         seq_printf(seq, " mtu=%d", a);
4389                         break;
4390                 case OP_VLAN:
4391                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4392                         break;
4393                 case OP_TCPLISW:
4394                         seq_printf(seq, " csum=%#x", a);
4395                         break;
4396                 case OP_LARGESEND:
4397                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4398                         break;
4399                 case OP_PACKET:
4400                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4401                         break;
4402                 case OP_BUFFER:
4403                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4404                         break;
4405                 default:
4406                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4407                                    a, le16_to_cpu(le->length));
4408                 }
4409
4410                 if (le->ctrl & EOP) {
4411                         seq_putc(seq, '\n');
4412                         sop = 1;
4413                 }
4414         }
4415
4416         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4417                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4418                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4419                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4420
4421         sky2_read32(hw, B0_Y2_SP_LISR);
4422         napi_enable(&hw->napi);
4423         return 0;
4424 }
4425
4426 static int sky2_debug_open(struct inode *inode, struct file *file)
4427 {
4428         return single_open(file, sky2_debug_show, inode->i_private);
4429 }
4430
4431 static const struct file_operations sky2_debug_fops = {
4432         .owner          = THIS_MODULE,
4433         .open           = sky2_debug_open,
4434         .read           = seq_read,
4435         .llseek         = seq_lseek,
4436         .release        = single_release,
4437 };
4438
4439 /*
4440  * Use network device events to create/remove/rename
4441  * debugfs file entries
4442  */
4443 static int sky2_device_event(struct notifier_block *unused,
4444                              unsigned long event, void *ptr)
4445 {
4446         struct net_device *dev = ptr;
4447         struct sky2_port *sky2 = netdev_priv(dev);
4448
4449         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4450                 return NOTIFY_DONE;
4451
4452         switch (event) {
4453         case NETDEV_CHANGENAME:
4454                 if (sky2->debugfs) {
4455                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4456                                                        sky2_debug, dev->name);
4457                 }
4458                 break;
4459
4460         case NETDEV_GOING_DOWN:
4461                 if (sky2->debugfs) {
4462                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4463                         debugfs_remove(sky2->debugfs);
4464                         sky2->debugfs = NULL;
4465                 }
4466                 break;
4467
4468         case NETDEV_UP:
4469                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4470                                                     sky2_debug, dev,
4471                                                     &sky2_debug_fops);
4472                 if (IS_ERR(sky2->debugfs))
4473                         sky2->debugfs = NULL;
4474         }
4475
4476         return NOTIFY_DONE;
4477 }
4478
4479 static struct notifier_block sky2_notifier = {
4480         .notifier_call = sky2_device_event,
4481 };
4482
4483
4484 static __init void sky2_debug_init(void)
4485 {
4486         struct dentry *ent;
4487
4488         ent = debugfs_create_dir("sky2", NULL);
4489         if (!ent || IS_ERR(ent))
4490                 return;
4491
4492         sky2_debug = ent;
4493         register_netdevice_notifier(&sky2_notifier);
4494 }
4495
4496 static __exit void sky2_debug_cleanup(void)
4497 {
4498         if (sky2_debug) {
4499                 unregister_netdevice_notifier(&sky2_notifier);
4500                 debugfs_remove(sky2_debug);
4501                 sky2_debug = NULL;
4502         }
4503 }
4504
4505 #else
4506 #define sky2_debug_init()
4507 #define sky2_debug_cleanup()
4508 #endif
4509
4510 /* Two copies of network device operations to handle special case of
4511    not allowing netpoll on second port */
4512 static const struct net_device_ops sky2_netdev_ops[2] = {
4513   {
4514         .ndo_open               = sky2_up,
4515         .ndo_stop               = sky2_down,
4516         .ndo_start_xmit         = sky2_xmit_frame,
4517         .ndo_do_ioctl           = sky2_ioctl,
4518         .ndo_validate_addr      = eth_validate_addr,
4519         .ndo_set_mac_address    = sky2_set_mac_address,
4520         .ndo_set_multicast_list = sky2_set_multicast,
4521         .ndo_change_mtu         = sky2_change_mtu,
4522         .ndo_fix_features       = sky2_fix_features,
4523         .ndo_set_features       = sky2_set_features,
4524         .ndo_tx_timeout         = sky2_tx_timeout,
4525         .ndo_get_stats64        = sky2_get_stats,
4526 #ifdef CONFIG_NET_POLL_CONTROLLER
4527         .ndo_poll_controller    = sky2_netpoll,
4528 #endif
4529   },
4530   {
4531         .ndo_open               = sky2_up,
4532         .ndo_stop               = sky2_down,
4533         .ndo_start_xmit         = sky2_xmit_frame,
4534         .ndo_do_ioctl           = sky2_ioctl,
4535         .ndo_validate_addr      = eth_validate_addr,
4536         .ndo_set_mac_address    = sky2_set_mac_address,
4537         .ndo_set_multicast_list = sky2_set_multicast,
4538         .ndo_change_mtu         = sky2_change_mtu,
4539         .ndo_fix_features       = sky2_fix_features,
4540         .ndo_set_features       = sky2_set_features,
4541         .ndo_tx_timeout         = sky2_tx_timeout,
4542         .ndo_get_stats64        = sky2_get_stats,
4543   },
4544 };
4545
4546 /* Initialize network device */
4547 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4548                                                      unsigned port,
4549                                                      int highmem, int wol)
4550 {
4551         struct sky2_port *sky2;
4552         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4553
4554         if (!dev) {
4555                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4556                 return NULL;
4557         }
4558
4559         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4560         dev->irq = hw->pdev->irq;
4561         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4562         dev->watchdog_timeo = TX_WATCHDOG;
4563         dev->netdev_ops = &sky2_netdev_ops[port];
4564
4565         sky2 = netdev_priv(dev);
4566         sky2->netdev = dev;
4567         sky2->hw = hw;
4568         sky2->msg_enable = netif_msg_init(debug, default_msg);
4569
4570         /* Auto speed and flow control */
4571         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4572         if (hw->chip_id != CHIP_ID_YUKON_XL)
4573                 dev->hw_features |= NETIF_F_RXCSUM;
4574
4575         sky2->flow_mode = FC_BOTH;
4576
4577         sky2->duplex = -1;
4578         sky2->speed = -1;
4579         sky2->advertising = sky2_supported_modes(hw);
4580         sky2->wol = wol;
4581
4582         spin_lock_init(&sky2->phy_lock);
4583
4584         sky2->tx_pending = TX_DEF_PENDING;
4585         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4586         sky2->rx_pending = RX_DEF_PENDING;
4587
4588         hw->dev[port] = dev;
4589
4590         sky2->port = port;
4591
4592         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4593
4594         if (highmem)
4595                 dev->features |= NETIF_F_HIGHDMA;
4596
4597         /* Enable receive hashing unless hardware is known broken */
4598         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4599                 dev->hw_features |= NETIF_F_RXHASH;
4600
4601         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4602                 dev->hw_features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4603                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4604         }
4605
4606         dev->features |= dev->hw_features;
4607
4608         /* read the mac address */
4609         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4610         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4611
4612         return dev;
4613 }
4614
4615 static void __devinit sky2_show_addr(struct net_device *dev)
4616 {
4617         const struct sky2_port *sky2 = netdev_priv(dev);
4618
4619         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4620 }
4621
4622 /* Handle software interrupt used during MSI test */
4623 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4624 {
4625         struct sky2_hw *hw = dev_id;
4626         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4627
4628         if (status == 0)
4629                 return IRQ_NONE;
4630
4631         if (status & Y2_IS_IRQ_SW) {
4632                 hw->flags |= SKY2_HW_USE_MSI;
4633                 wake_up(&hw->msi_wait);
4634                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4635         }
4636         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4637
4638         return IRQ_HANDLED;
4639 }
4640
4641 /* Test interrupt path by forcing a a software IRQ */
4642 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4643 {
4644         struct pci_dev *pdev = hw->pdev;
4645         int err;
4646
4647         init_waitqueue_head(&hw->msi_wait);
4648
4649         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4650
4651         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4652         if (err) {
4653                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4654                 return err;
4655         }
4656
4657         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4658         sky2_read8(hw, B0_CTST);
4659
4660         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4661
4662         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4663                 /* MSI test failed, go back to INTx mode */
4664                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4665                          "switching to INTx mode.\n");
4666
4667                 err = -EOPNOTSUPP;
4668                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4669         }
4670
4671         sky2_write32(hw, B0_IMSK, 0);
4672         sky2_read32(hw, B0_IMSK);
4673
4674         free_irq(pdev->irq, hw);
4675
4676         return err;
4677 }
4678
4679 /* This driver supports yukon2 chipset only */
4680 static const char *sky2_name(u8 chipid, char *buf, int sz)
4681 {
4682         const char *name[] = {
4683                 "XL",           /* 0xb3 */
4684                 "EC Ultra",     /* 0xb4 */
4685                 "Extreme",      /* 0xb5 */
4686                 "EC",           /* 0xb6 */
4687                 "FE",           /* 0xb7 */
4688                 "FE+",          /* 0xb8 */
4689                 "Supreme",      /* 0xb9 */
4690                 "UL 2",         /* 0xba */
4691                 "Unknown",      /* 0xbb */
4692                 "Optima",       /* 0xbc */
4693         };
4694
4695         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4696                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4697         else
4698                 snprintf(buf, sz, "(chip %#x)", chipid);
4699         return buf;
4700 }
4701
4702 static int __devinit sky2_probe(struct pci_dev *pdev,
4703                                 const struct pci_device_id *ent)
4704 {
4705         struct net_device *dev;
4706         struct sky2_hw *hw;
4707         int err, using_dac = 0, wol_default;
4708         u32 reg;
4709         char buf1[16];
4710
4711         err = pci_enable_device(pdev);
4712         if (err) {
4713                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4714                 goto err_out;
4715         }
4716
4717         /* Get configuration information
4718          * Note: only regular PCI config access once to test for HW issues
4719          *       other PCI access through shared memory for speed and to
4720          *       avoid MMCONFIG problems.
4721          */
4722         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4723         if (err) {
4724                 dev_err(&pdev->dev, "PCI read config failed\n");
4725                 goto err_out;
4726         }
4727
4728         if (~reg == 0) {
4729                 dev_err(&pdev->dev, "PCI configuration read error\n");
4730                 goto err_out;
4731         }
4732
4733         err = pci_request_regions(pdev, DRV_NAME);
4734         if (err) {
4735                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4736                 goto err_out_disable;
4737         }
4738
4739         pci_set_master(pdev);
4740
4741         if (sizeof(dma_addr_t) > sizeof(u32) &&
4742             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4743                 using_dac = 1;
4744                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4745                 if (err < 0) {
4746                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4747                                 "for consistent allocations\n");
4748                         goto err_out_free_regions;
4749                 }
4750         } else {
4751                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4752                 if (err) {
4753                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4754                         goto err_out_free_regions;
4755                 }
4756         }
4757
4758
4759 #ifdef __BIG_ENDIAN
4760         /* The sk98lin vendor driver uses hardware byte swapping but
4761          * this driver uses software swapping.
4762          */
4763         reg &= ~PCI_REV_DESC;
4764         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4765         if (err) {
4766                 dev_err(&pdev->dev, "PCI write config failed\n");
4767                 goto err_out_free_regions;
4768         }
4769 #endif
4770
4771         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4772
4773         err = -ENOMEM;
4774
4775         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4776                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4777         if (!hw) {
4778                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4779                 goto err_out_free_regions;
4780         }
4781
4782         hw->pdev = pdev;
4783         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4784
4785         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4786         if (!hw->regs) {
4787                 dev_err(&pdev->dev, "cannot map device registers\n");
4788                 goto err_out_free_hw;
4789         }
4790
4791         err = sky2_init(hw);
4792         if (err)
4793                 goto err_out_iounmap;
4794
4795         /* ring for status responses */
4796         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4797         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4798                                          &hw->st_dma);
4799         if (!hw->st_le)
4800                 goto err_out_reset;
4801
4802         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4803                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4804
4805         sky2_reset(hw);
4806
4807         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4808         if (!dev) {
4809                 err = -ENOMEM;
4810                 goto err_out_free_pci;
4811         }
4812
4813         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4814                 err = sky2_test_msi(hw);
4815                 if (err == -EOPNOTSUPP)
4816                         pci_disable_msi(pdev);
4817                 else if (err)
4818                         goto err_out_free_netdev;
4819         }
4820
4821         err = register_netdev(dev);
4822         if (err) {
4823                 dev_err(&pdev->dev, "cannot register net device\n");
4824                 goto err_out_free_netdev;
4825         }
4826
4827         netif_carrier_off(dev);
4828
4829         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4830
4831         err = request_irq(pdev->irq, sky2_intr,
4832                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4833                           hw->irq_name, hw);
4834         if (err) {
4835                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4836                 goto err_out_unregister;
4837         }
4838         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4839         napi_enable(&hw->napi);
4840
4841         sky2_show_addr(dev);
4842
4843         if (hw->ports > 1) {
4844                 struct net_device *dev1;
4845
4846                 err = -ENOMEM;
4847                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4848                 if (dev1 && (err = register_netdev(dev1)) == 0)
4849                         sky2_show_addr(dev1);
4850                 else {
4851                         dev_warn(&pdev->dev,
4852                                  "register of second port failed (%d)\n", err);
4853                         hw->dev[1] = NULL;
4854                         hw->ports = 1;
4855                         if (dev1)
4856                                 free_netdev(dev1);
4857                 }
4858         }
4859
4860         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4861         INIT_WORK(&hw->restart_work, sky2_restart);
4862
4863         pci_set_drvdata(pdev, hw);
4864         pdev->d3_delay = 150;
4865
4866         return 0;
4867
4868 err_out_unregister:
4869         if (hw->flags & SKY2_HW_USE_MSI)
4870                 pci_disable_msi(pdev);
4871         unregister_netdev(dev);
4872 err_out_free_netdev:
4873         free_netdev(dev);
4874 err_out_free_pci:
4875         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4876                             hw->st_le, hw->st_dma);
4877 err_out_reset:
4878         sky2_write8(hw, B0_CTST, CS_RST_SET);
4879 err_out_iounmap:
4880         iounmap(hw->regs);
4881 err_out_free_hw:
4882         kfree(hw);
4883 err_out_free_regions:
4884         pci_release_regions(pdev);
4885 err_out_disable:
4886         pci_disable_device(pdev);
4887 err_out:
4888         pci_set_drvdata(pdev, NULL);
4889         return err;
4890 }
4891
4892 static void __devexit sky2_remove(struct pci_dev *pdev)
4893 {
4894         struct sky2_hw *hw = pci_get_drvdata(pdev);
4895         int i;
4896
4897         if (!hw)
4898                 return;
4899
4900         del_timer_sync(&hw->watchdog_timer);
4901         cancel_work_sync(&hw->restart_work);
4902
4903         for (i = hw->ports-1; i >= 0; --i)
4904                 unregister_netdev(hw->dev[i]);
4905
4906         sky2_write32(hw, B0_IMSK, 0);
4907
4908         sky2_power_aux(hw);
4909
4910         sky2_write8(hw, B0_CTST, CS_RST_SET);
4911         sky2_read8(hw, B0_CTST);
4912
4913         free_irq(pdev->irq, hw);
4914         if (hw->flags & SKY2_HW_USE_MSI)
4915                 pci_disable_msi(pdev);
4916         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4917                             hw->st_le, hw->st_dma);
4918         pci_release_regions(pdev);
4919         pci_disable_device(pdev);
4920
4921         for (i = hw->ports-1; i >= 0; --i)
4922                 free_netdev(hw->dev[i]);
4923
4924         iounmap(hw->regs);
4925         kfree(hw);
4926
4927         pci_set_drvdata(pdev, NULL);
4928 }
4929
4930 static int sky2_suspend(struct device *dev)
4931 {
4932         struct pci_dev *pdev = to_pci_dev(dev);
4933         struct sky2_hw *hw = pci_get_drvdata(pdev);
4934         int i;
4935
4936         if (!hw)
4937                 return 0;
4938
4939         del_timer_sync(&hw->watchdog_timer);
4940         cancel_work_sync(&hw->restart_work);
4941
4942         rtnl_lock();
4943
4944         sky2_all_down(hw);
4945         for (i = 0; i < hw->ports; i++) {
4946                 struct net_device *dev = hw->dev[i];
4947                 struct sky2_port *sky2 = netdev_priv(dev);
4948
4949                 if (sky2->wol)
4950                         sky2_wol_init(sky2);
4951         }
4952
4953         sky2_power_aux(hw);
4954         rtnl_unlock();
4955
4956         return 0;
4957 }
4958
4959 #ifdef CONFIG_PM_SLEEP
4960 static int sky2_resume(struct device *dev)
4961 {
4962         struct pci_dev *pdev = to_pci_dev(dev);
4963         struct sky2_hw *hw = pci_get_drvdata(pdev);
4964         int err;
4965
4966         if (!hw)
4967                 return 0;
4968
4969         /* Re-enable all clocks */
4970         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4971         if (err) {
4972                 dev_err(&pdev->dev, "PCI write config failed\n");
4973                 goto out;
4974         }
4975
4976         rtnl_lock();
4977         sky2_reset(hw);
4978         sky2_all_up(hw);
4979         rtnl_unlock();
4980
4981         return 0;
4982 out:
4983
4984         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4985         pci_disable_device(pdev);
4986         return err;
4987 }
4988
4989 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
4990 #define SKY2_PM_OPS (&sky2_pm_ops)
4991
4992 #else
4993
4994 #define SKY2_PM_OPS NULL
4995 #endif
4996
4997 static void sky2_shutdown(struct pci_dev *pdev)
4998 {
4999         sky2_suspend(&pdev->dev);
5000         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5001         pci_set_power_state(pdev, PCI_D3hot);
5002 }
5003
5004 static struct pci_driver sky2_driver = {
5005         .name = DRV_NAME,
5006         .id_table = sky2_id_table,
5007         .probe = sky2_probe,
5008         .remove = __devexit_p(sky2_remove),
5009         .shutdown = sky2_shutdown,
5010         .driver.pm = SKY2_PM_OPS,
5011 };
5012
5013 static int __init sky2_init_module(void)
5014 {
5015         pr_info("driver version " DRV_VERSION "\n");
5016
5017         sky2_debug_init();
5018         return pci_register_driver(&sky2_driver);
5019 }
5020
5021 static void __exit sky2_cleanup_module(void)
5022 {
5023         pci_unregister_driver(&sky2_driver);
5024         sky2_debug_cleanup();
5025 }
5026
5027 module_init(sky2_init_module);
5028 module_exit(sky2_cleanup_module);
5029
5030 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5031 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5032 MODULE_LICENSE("GPL");
5033 MODULE_VERSION(DRV_VERSION);