drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <linux/tcp.h>
  36 #include <linux/in.h>
  37 #include <linux/delay.h>
  38 #include <linux/workqueue.h>
  39 #include <linux/if_vlan.h>
  40 #include <linux/prefetch.h>
  41 #include <linux/mii.h>
  42
  43 #include <asm/irq.h>
  44
  45 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  46 #define SKY2_VLAN_TAG_USED 1
  47 #endif
  48
  49 #include "sky2.h"
  50
  51 #define DRV_NAME                "sky2"
  52 #define DRV_VERSION             "1.11.1"
  53 #define PFX                     DRV_NAME " "
  54
  55 /*
  56  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  57  * that are organized into three (receive, transmit, status) different rings
  58  * similar to Tigon3.
  59  */
  60
  61 #define RX_LE_SIZE              1024
  62 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  63 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  64 #define RX_DEF_PENDING          RX_MAX_PENDING
  65 #define RX_SKB_ALIGN            8
  66 #define RX_BUF_WRITE            16
  67
  68 #define TX_RING_SIZE            512
  69 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  70 #define TX_MIN_PENDING          64
  71 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  72
  73 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  74 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  80
  81 static const u32 default_msg =
  82     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  83     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  84     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  85
  86 static int debug = -1;          /* defaults above */
  87 module_param(debug, int, 0);
  88 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  89
  90 static int copybreak __read_mostly = 128;
  91 module_param(copybreak, int, 0);
  92 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  93
  94 static int disable_msi = 0;
  95 module_param(disable_msi, int, 0);
  96 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  97
  98 static int idle_timeout = 0;
  99 module_param(idle_timeout, int, 0);
 100 MODULE_PARM_DESC(idle_timeout, "Watchdog timer for lost interrupts (ms)");
 101
 102 static const struct pci_device_id sky2_id_table[] = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 129         { 0 }
 130 };
 131
 132 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 133
 134 /* Avoid conditionals by using array */
 135 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 136 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 137 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 138
 139 /* This driver supports yukon2 chipset only */
 140 static const char *yukon2_name[] = {
 141         "XL",           /* 0xb3 */
 142         "EC Ultra",     /* 0xb4 */
 143         "UNKNOWN",      /* 0xb5 */
 144         "EC",           /* 0xb6 */
 145         "FE",           /* 0xb7 */
 146 };
 147
 148 /* Access to external PHY */
 149 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 150 {
 151         int i;
 152
 153         gma_write16(hw, port, GM_SMI_DATA, val);
 154         gma_write16(hw, port, GM_SMI_CTRL,
 155                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 156
 157         for (i = 0; i < PHY_RETRIES; i++) {
 158                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 159                         return 0;
 160                 udelay(1);
 161         }
 162
 163         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 164         return -ETIMEDOUT;
 165 }
 166
 167 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 168 {
 169         int i;
 170
 171         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 172                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 173
 174         for (i = 0; i < PHY_RETRIES; i++) {
 175                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 176                         *val = gma_read16(hw, port, GM_SMI_DATA);
 177                         return 0;
 178                 }
 179
 180                 udelay(1);
 181         }
 182
 183         return -ETIMEDOUT;
 184 }
 185
 186 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 187 {
 188         u16 v;
 189
 190         if (__gm_phy_read(hw, port, reg, &v) != 0)
 191                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 192         return v;
 193 }
 194
 195
 196 static void sky2_power_on(struct sky2_hw *hw)
 197 {
 198         /* switch power to VCC (WA for VAUX problem) */
 199         sky2_write8(hw, B0_POWER_CTRL,
 200                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 201
 202         /* disable Core Clock Division, */
 203         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 204
 205         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 206                 /* enable bits are inverted */
 207                 sky2_write8(hw, B2_Y2_CLK_GATE,
 208                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 209                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 210                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 211         else
 212                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 213
 214         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 215                 u32 reg1;
 216
 217                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 218                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 219                 reg1 &= P_ASPM_CONTROL_MSK;
 220                 sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 221                 sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 222         }
 223 }
 224
 225 static void sky2_power_aux(struct sky2_hw *hw)
 226 {
 227         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 228                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 229         else
 230                 /* enable bits are inverted */
 231                 sky2_write8(hw, B2_Y2_CLK_GATE,
 232                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 233                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 234                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 235
 236         /* switch power to VAUX */
 237         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 238                 sky2_write8(hw, B0_POWER_CTRL,
 239                             (PC_VAUX_ENA | PC_VCC_ENA |
 240                              PC_VAUX_ON | PC_VCC_OFF));
 241 }
 242
 243 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 244 {
 245         u16 reg;
 246
 247         /* disable all GMAC IRQ's */
 248         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 249         /* disable PHY IRQs */
 250         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 251
 252         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 253         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 254         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 255         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 256
 257         reg = gma_read16(hw, port, GM_RX_CTRL);
 258         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 259         gma_write16(hw, port, GM_RX_CTRL, reg);
 260 }
 261
 262 /* flow control to advertise bits */
 263 static const u16 copper_fc_adv[] = {
 264         [FC_NONE]       = 0,
 265         [FC_TX]         = PHY_M_AN_ASP,
 266         [FC_RX]         = PHY_M_AN_PC,
 267         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 268 };
 269
 270 /* flow control to advertise bits when using 1000BaseX */
 271 static const u16 fiber_fc_adv[] = {
 272         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 273         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 274         [FC_RX]   = PHY_M_P_SYM_MD_X,
 275         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 276 };
 277
 278 /* flow control to GMA disable bits */
 279 static const u16 gm_fc_disable[] = {
 280         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 281         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 282         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 283         [FC_BOTH] = 0,
 284 };
 285
 286
 287 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 288 {
 289         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 290         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 291
 292         if (sky2->autoneg == AUTONEG_ENABLE &&
 293             !(hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 294                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 295
 296                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 297                            PHY_M_EC_MAC_S_MSK);
 298                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 299
 300                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 301                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 302                 else
 303                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 304
 305                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 306         }
 307
 308         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 309         if (sky2_is_copper(hw)) {
 310                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 311                         /* enable automatic crossover */
 312                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 313                 } else {
 314                         /* disable energy detect */
 315                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 316
 317                         /* enable automatic crossover */
 318                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 319
 320                         if (sky2->autoneg == AUTONEG_ENABLE &&
 321                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 322                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 323                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 324                         }
 325                 }
 326         } else {
 327                 /* workaround for deviation #4.88 (CRC errors) */
 328                 /* disable Automatic Crossover */
 329
 330                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 331         }
 332
 333         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 334
 335         /* special setup for PHY 88E1112 Fiber */
 336         if (hw->chip_id == CHIP_ID_YUKON_XL && !sky2_is_copper(hw)) {
 337                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 338
 339                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 340                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 341                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 342                 ctrl &= ~PHY_M_MAC_MD_MSK;
 343                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 344                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 345
 346                 if (hw->pmd_type  == 'P') {
 347                         /* select page 1 to access Fiber registers */
 348                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 349
 350                         /* for SFP-module set SIGDET polarity to low */
 351                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 352                         ctrl |= PHY_M_FIB_SIGD_POL;
 353                         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 354                 }
 355
 356                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 357         }
 358
 359         ctrl = PHY_CT_RESET;
 360         ct1000 = 0;
 361         adv = PHY_AN_CSMA;
 362         reg = 0;
 363
 364         if (sky2->autoneg == AUTONEG_ENABLE) {
 365                 if (sky2_is_copper(hw)) {
 366                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 367                                 ct1000 |= PHY_M_1000C_AFD;
 368                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 369                                 ct1000 |= PHY_M_1000C_AHD;
 370                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 371                                 adv |= PHY_M_AN_100_FD;
 372                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 373                                 adv |= PHY_M_AN_100_HD;
 374                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 375                                 adv |= PHY_M_AN_10_FD;
 376                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 377                                 adv |= PHY_M_AN_10_HD;
 378
 379                         adv |= copper_fc_adv[sky2->flow_mode];
 380                 } else {        /* special defines for FIBER (88E1040S only) */
 381                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 382                                 adv |= PHY_M_AN_1000X_AFD;
 383                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 384                                 adv |= PHY_M_AN_1000X_AHD;
 385
 386                         adv |= fiber_fc_adv[sky2->flow_mode];
 387                 }
 388
 389                 /* Restart Auto-negotiation */
 390                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 391         } else {
 392                 /* forced speed/duplex settings */
 393                 ct1000 = PHY_M_1000C_MSE;
 394
 395                 /* Disable auto update for duplex flow control and speed */
 396                 reg |= GM_GPCR_AU_ALL_DIS;
 397
 398                 switch (sky2->speed) {
 399                 case SPEED_1000:
 400                         ctrl |= PHY_CT_SP1000;
 401                         reg |= GM_GPCR_SPEED_1000;
 402                         break;
 403                 case SPEED_100:
 404                         ctrl |= PHY_CT_SP100;
 405                         reg |= GM_GPCR_SPEED_100;
 406                         break;
 407                 }
 408
 409                 if (sky2->duplex == DUPLEX_FULL) {
 410                         reg |= GM_GPCR_DUP_FULL;
 411                         ctrl |= PHY_CT_DUP_MD;
 412                 } else if (sky2->speed < SPEED_1000)
 413                         sky2->flow_mode = FC_NONE;
 414
 415
 416                 reg |= gm_fc_disable[sky2->flow_mode];
 417
 418                 /* Forward pause packets to GMAC? */
 419                 if (sky2->flow_mode & FC_RX)
 420                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 421                 else
 422                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 423         }
 424
 425         gma_write16(hw, port, GM_GP_CTRL, reg);
 426
 427         if (hw->chip_id != CHIP_ID_YUKON_FE)
 428                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 429
 430         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 431         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 432
 433         /* Setup Phy LED's */
 434         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 435         ledover = 0;
 436
 437         switch (hw->chip_id) {
 438         case CHIP_ID_YUKON_FE:
 439                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 440                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 441
 442                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 443
 444                 /* delete ACT LED control bits */
 445                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 446                 /* change ACT LED control to blink mode */
 447                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 448                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 449                 break;
 450
 451         case CHIP_ID_YUKON_XL:
 452                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 453
 454                 /* select page 3 to access LED control register */
 455                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 456
 457                 /* set LED Function Control register */
 458                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 459                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 460                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 461                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 462                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 463
 464                 /* set Polarity Control register */
 465                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 466                              (PHY_M_POLC_LS1_P_MIX(4) |
 467                               PHY_M_POLC_IS0_P_MIX(4) |
 468                               PHY_M_POLC_LOS_CTRL(2) |
 469                               PHY_M_POLC_INIT_CTRL(2) |
 470                               PHY_M_POLC_STA1_CTRL(2) |
 471                               PHY_M_POLC_STA0_CTRL(2)));
 472
 473                 /* restore page register */
 474                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 475                 break;
 476         case CHIP_ID_YUKON_EC_U:
 477                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 478
 479                 /* select page 3 to access LED control register */
 480                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 481
 482                 /* set LED Function Control register */
 483                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 484                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 485                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 486                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 487                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 488
 489                 /* set Blink Rate in LED Timer Control Register */
 490                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 491                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 492                 /* restore page register */
 493                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 494                 break;
 495
 496         default:
 497                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 498                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 499                 /* turn off the Rx LED (LED_RX) */
 500                 ledover &= ~PHY_M_LED_MO_RX;
 501         }
 502
 503         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 504                 /* apply fixes in PHY AFE */
 505                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 506                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 507
 508                 /* increase differential signal amplitude in 10BASE-T */
 509                 gm_phy_write(hw, port, 0x18, 0xaa99);
 510                 gm_phy_write(hw, port, 0x17, 0x2011);
 511
 512                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 513                 gm_phy_write(hw, port, 0x18, 0xa204);
 514                 gm_phy_write(hw, port, 0x17, 0x2002);
 515
 516                 /* set page register to 0 */
 517                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 518         } else {
 519                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 520
 521                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 522                         /* turn on 100 Mbps LED (LED_LINK100) */
 523                         ledover |= PHY_M_LED_MO_100;
 524                 }
 525
 526                 if (ledover)
 527                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 528
 529         }
 530
 531         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 532         if (sky2->autoneg == AUTONEG_ENABLE)
 533                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 534         else
 535                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 536 }
 537
 538 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
 539 {
 540         u32 reg1;
 541         static const u32 phy_power[]
 542                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 543
 544         /* looks like this XL is back asswards .. */
 545         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 546                 onoff = !onoff;
 547
 548         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 549         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 550         if (onoff)
 551                 /* Turn off phy power saving */
 552                 reg1 &= ~phy_power[port];
 553         else
 554                 reg1 |= phy_power[port];
 555
 556         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 557         sky2_pci_read32(hw, PCI_DEV_REG1);
 558         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 559         udelay(100);
 560 }
 561
 562 /* Force a renegotiation */
 563 static void sky2_phy_reinit(struct sky2_port *sky2)
 564 {
 565         spin_lock_bh(&sky2->phy_lock);
 566         sky2_phy_init(sky2->hw, sky2->port);
 567         spin_unlock_bh(&sky2->phy_lock);
 568 }
 569
 570 /* Put device in state to listen for Wake On Lan */
 571 static void sky2_wol_init(struct sky2_port *sky2)
 572 {
 573         struct sky2_hw *hw = sky2->hw;
 574         unsigned port = sky2->port;
 575         enum flow_control save_mode;
 576         u16 ctrl;
 577         u32 reg1;
 578
 579         /* Bring hardware out of reset */
 580         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 581         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 582
 583         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 584         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 585
 586         /* Force to 10/100
 587          * sky2_reset will re-enable on resume
 588          */
 589         save_mode = sky2->flow_mode;
 590         ctrl = sky2->advertising;
 591
 592         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 593         sky2->flow_mode = FC_NONE;
 594         sky2_phy_power(hw, port, 1);
 595         sky2_phy_reinit(sky2);
 596
 597         sky2->flow_mode = save_mode;
 598         sky2->advertising = ctrl;
 599
 600         /* Set GMAC to no flow control and auto update for speed/duplex */
 601         gma_write16(hw, port, GM_GP_CTRL,
 602                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 603                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 604
 605         /* Set WOL address */
 606         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 607                     sky2->netdev->dev_addr, ETH_ALEN);
 608
 609         /* Turn on appropriate WOL control bits */
 610         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 611         ctrl = 0;
 612         if (sky2->wol & WAKE_PHY)
 613                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 614         else
 615                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 616
 617         if (sky2->wol & WAKE_MAGIC)
 618                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 619         else
 620                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 621
 622         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 623         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 624
 625         /* Turn on legacy PCI-Express PME mode */
 626         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 627         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 628         reg1 |= PCI_Y2_PME_LEGACY;
 629         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 630         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 631
 632         /* block receiver */
 633         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 634
 635 }
 636
 637 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 638 {
 639         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 640         u16 reg;
 641         int i;
 642         const u8 *addr = hw->dev[port]->dev_addr;
 643
 644         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 645         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 646
 647         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 648
 649         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 650                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 651                 /* clear GMAC 1 Control reset */
 652                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 653                 do {
 654                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 655                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 656                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 657                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 658                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 659         }
 660
 661         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 662
 663         /* Enable Transmit FIFO Underrun */
 664         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 665
 666         spin_lock_bh(&sky2->phy_lock);
 667         sky2_phy_init(hw, port);
 668         spin_unlock_bh(&sky2->phy_lock);
 669
 670         /* MIB clear */
 671         reg = gma_read16(hw, port, GM_PHY_ADDR);
 672         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 673
 674         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 675                 gma_read16(hw, port, i);
 676         gma_write16(hw, port, GM_PHY_ADDR, reg);
 677
 678         /* transmit control */
 679         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 680
 681         /* receive control reg: unicast + multicast + no FCS  */
 682         gma_write16(hw, port, GM_RX_CTRL,
 683                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 684
 685         /* transmit flow control */
 686         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 687
 688         /* transmit parameter */
 689         gma_write16(hw, port, GM_TX_PARAM,
 690                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 691                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 692                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 693                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 694
 695         /* serial mode register */
 696         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 697                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 698
 699         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 700                 reg |= GM_SMOD_JUMBO_ENA;
 701
 702         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 703
 704         /* virtual address for data */
 705         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 706
 707         /* physical address: used for pause frames */
 708         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 709
 710         /* ignore counter overflows */
 711         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 712         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 713         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 714
 715         /* Configure Rx MAC FIFO */
 716         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 717         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 718                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 719
 720         /* Flush Rx MAC FIFO on any flow control or error */
 721         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 722
 723         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 724         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
 725
 726         /* Configure Tx MAC FIFO */
 727         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 728         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 729
 730         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 731                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 732                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 733                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 734                         /* set Tx GMAC FIFO Almost Empty Threshold */
 735                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 736                         /* Disable Store & Forward mode for TX */
 737                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 738                 }
 739         }
 740
 741 }
 742
 743 /* Assign Ram Buffer allocation to queue */
 744 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 745 {
 746         u32 end;
 747
 748         /* convert from K bytes to qwords used for hw register */
 749         start *= 1024/8;
 750         space *= 1024/8;
 751         end = start + space - 1;
 752
 753         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 754         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 755         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 756         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 757         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 758
 759         if (q == Q_R1 || q == Q_R2) {
 760                 u32 tp = space - space/4;
 761
 762                 /* On receive queue's set the thresholds
 763                  * give receiver priority when > 3/4 full
 764                  * send pause when down to 2K
 765                  */
 766                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 767                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 768
 769                 tp = space - 2048/8;
 770                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 771                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 772         } else {
 773                 /* Enable store & forward on Tx queue's because
 774                  * Tx FIFO is only 1K on Yukon
 775                  */
 776                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 777         }
 778
 779         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 780         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 781 }
 782
 783 /* Setup Bus Memory Interface */
 784 static void sky2_qset(struct sky2_hw *hw, u16 q)
 785 {
 786         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 787         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 788         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 789         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 790 }
 791
 792 /* Setup prefetch unit registers. This is the interface between
 793  * hardware and driver list elements
 794  */
 795 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 796                                       u64 addr, u32 last)
 797 {
 798         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 799         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 800         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 801         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 802         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 803         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 804
 805         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 806 }
 807
 808 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 809 {
 810         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 811
 812         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 813         le->ctrl = 0;
 814         return le;
 815 }
 816
 817 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
 818                                             struct sky2_tx_le *le)
 819 {
 820         return sky2->tx_ring + (le - sky2->tx_le);
 821 }
 822
 823 /* Update chip's next pointer */
 824 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 825 {
 826         q = Y2_QADDR(q, PREF_UNIT_PUT_IDX);
 827         wmb();
 828         sky2_write16(hw, q, idx);
 829         sky2_read16(hw, q);
 830 }
 831
 832
 833 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 834 {
 835         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 836         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 837         le->ctrl = 0;
 838         return le;
 839 }
 840
 841 /* Return high part of DMA address (could be 32 or 64 bit) */
 842 static inline u32 high32(dma_addr_t a)
 843 {
 844         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 845 }
 846
 847 /* Build description to hardware for one receive segment */
 848 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
 849                         dma_addr_t map, unsigned len)
 850 {
 851         struct sky2_rx_le *le;
 852         u32 hi = high32(map);
 853
 854         if (sky2->rx_addr64 != hi) {
 855                 le = sky2_next_rx(sky2);
 856                 le->addr = cpu_to_le32(hi);
 857                 le->opcode = OP_ADDR64 | HW_OWNER;
 858                 sky2->rx_addr64 = high32(map + len);
 859         }
 860
 861         le = sky2_next_rx(sky2);
 862         le->addr = cpu_to_le32((u32) map);
 863         le->length = cpu_to_le16(len);
 864         le->opcode = op | HW_OWNER;
 865 }
 866
 867 /* Build description to hardware for one possibly fragmented skb */
 868 static void sky2_rx_submit(struct sky2_port *sky2,
 869                            const struct rx_ring_info *re)
 870 {
 871         int i;
 872
 873         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
 874
 875         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
 876                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
 877 }
 878
 879
 880 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
 881                             unsigned size)
 882 {
 883         struct sk_buff *skb = re->skb;
 884         int i;
 885
 886         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
 887         pci_unmap_len_set(re, data_size, size);
 888
 889         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 890                 re->frag_addr[i] = pci_map_page(pdev,
 891                                                 skb_shinfo(skb)->frags[i].page,
 892                                                 skb_shinfo(skb)->frags[i].page_offset,
 893                                                 skb_shinfo(skb)->frags[i].size,
 894                                                 PCI_DMA_FROMDEVICE);
 895 }
 896
 897 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
 898 {
 899         struct sk_buff *skb = re->skb;
 900         int i;
 901
 902         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
 903                          PCI_DMA_FROMDEVICE);
 904
 905         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 906                 pci_unmap_page(pdev, re->frag_addr[i],
 907                                skb_shinfo(skb)->frags[i].size,
 908                                PCI_DMA_FROMDEVICE);
 909 }
 910
 911 /* Tell chip where to start receive checksum.
 912  * Actually has two checksums, but set both same to avoid possible byte
 913  * order problems.
 914  */
 915 static void rx_set_checksum(struct sky2_port *sky2)
 916 {
 917         struct sky2_rx_le *le;
 918
 919         le = sky2_next_rx(sky2);
 920         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
 921         le->ctrl = 0;
 922         le->opcode = OP_TCPSTART | HW_OWNER;
 923
 924         sky2_write32(sky2->hw,
 925                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 926                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 927
 928 }
 929
 930 /*
 931  * The RX Stop command will not work for Yukon-2 if the BMU does not
 932  * reach the end of packet and since we can't make sure that we have
 933  * incoming data, we must reset the BMU while it is not doing a DMA
 934  * transfer. Since it is possible that the RX path is still active,
 935  * the RX RAM buffer will be stopped first, so any possible incoming
 936  * data will not trigger a DMA. After the RAM buffer is stopped, the
 937  * BMU is polled until any DMA in progress is ended and only then it
 938  * will be reset.
 939  */
 940 static void sky2_rx_stop(struct sky2_port *sky2)
 941 {
 942         struct sky2_hw *hw = sky2->hw;
 943         unsigned rxq = rxqaddr[sky2->port];
 944         int i;
 945
 946         /* disable the RAM Buffer receive queue */
 947         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 948
 949         for (i = 0; i < 0xffff; i++)
 950                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 951                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 952                         goto stopped;
 953
 954         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 955                sky2->netdev->name);
 956 stopped:
 957         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 958
 959         /* reset the Rx prefetch unit */
 960         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 961 }
 962
 963 /* Clean out receive buffer area, assumes receiver hardware stopped */
 964 static void sky2_rx_clean(struct sky2_port *sky2)
 965 {
 966         unsigned i;
 967
 968         memset(sky2->rx_le, 0, RX_LE_BYTES);
 969         for (i = 0; i < sky2->rx_pending; i++) {
 970                 struct rx_ring_info *re = sky2->rx_ring + i;
 971
 972                 if (re->skb) {
 973                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
 974                         kfree_skb(re->skb);
 975                         re->skb = NULL;
 976                 }
 977         }
 978 }
 979
 980 /* Basic MII support */
 981 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 982 {
 983         struct mii_ioctl_data *data = if_mii(ifr);
 984         struct sky2_port *sky2 = netdev_priv(dev);
 985         struct sky2_hw *hw = sky2->hw;
 986         int err = -EOPNOTSUPP;
 987
 988         if (!netif_running(dev))
 989                 return -ENODEV; /* Phy still in reset */
 990
 991         switch (cmd) {
 992         case SIOCGMIIPHY:
 993                 data->phy_id = PHY_ADDR_MARV;
 994
 995                 /* fallthru */
 996         case SIOCGMIIREG: {
 997                 u16 val = 0;
 998
 999                 spin_lock_bh(&sky2->phy_lock);
1000                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1001                 spin_unlock_bh(&sky2->phy_lock);
1002
1003                 data->val_out = val;
1004                 break;
1005         }
1006
1007         case SIOCSMIIREG:
1008                 if (!capable(CAP_NET_ADMIN))
1009                         return -EPERM;
1010
1011                 spin_lock_bh(&sky2->phy_lock);
1012                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1013                                    data->val_in);
1014                 spin_unlock_bh(&sky2->phy_lock);
1015                 break;
1016         }
1017         return err;
1018 }
1019
1020 #ifdef SKY2_VLAN_TAG_USED
1021 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1022 {
1023         struct sky2_port *sky2 = netdev_priv(dev);
1024         struct sky2_hw *hw = sky2->hw;
1025         u16 port = sky2->port;
1026
1027         netif_tx_lock_bh(dev);
1028
1029         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
1030         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
1031         sky2->vlgrp = grp;
1032
1033         netif_tx_unlock_bh(dev);
1034 }
1035
1036 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
1037 {
1038         struct sky2_port *sky2 = netdev_priv(dev);
1039         struct sky2_hw *hw = sky2->hw;
1040         u16 port = sky2->port;
1041
1042         netif_tx_lock_bh(dev);
1043
1044         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
1045         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
1046         if (sky2->vlgrp)
1047                 sky2->vlgrp->vlan_devices[vid] = NULL;
1048
1049         netif_tx_unlock_bh(dev);
1050 }
1051 #endif
1052
1053 /*
1054  * Allocate an skb for receiving. If the MTU is large enough
1055  * make the skb non-linear with a fragment list of pages.
1056  *
1057  * It appears the hardware has a bug in the FIFO logic that
1058  * cause it to hang if the FIFO gets overrun and the receive buffer
1059  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1060  * aligned except if slab debugging is enabled.
1061  */
1062 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1063 {
1064         struct sk_buff *skb;
1065         unsigned long p;
1066         int i;
1067
1068         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1069         if (!skb)
1070                 goto nomem;
1071
1072         p = (unsigned long) skb->data;
1073         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1074
1075         for (i = 0; i < sky2->rx_nfrags; i++) {
1076                 struct page *page = alloc_page(GFP_ATOMIC);
1077
1078                 if (!page)
1079                         goto free_partial;
1080                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1081         }
1082
1083         return skb;
1084 free_partial:
1085         kfree_skb(skb);
1086 nomem:
1087         return NULL;
1088 }
1089
1090 /*
1091  * Allocate and setup receiver buffer pool.
1092  * Normal case this ends up creating one list element for skb
1093  * in the receive ring. Worst case if using large MTU and each
1094  * allocation falls on a different 64 bit region, that results
1095  * in 6 list elements per ring entry.
1096  * One element is used for checksum enable/disable, and one
1097  * extra to avoid wrap.
1098  */
1099 static int sky2_rx_start(struct sky2_port *sky2)
1100 {
1101         struct sky2_hw *hw = sky2->hw;
1102         struct rx_ring_info *re;
1103         unsigned rxq = rxqaddr[sky2->port];
1104         unsigned i, size, space, thresh;
1105
1106         sky2->rx_put = sky2->rx_next = 0;
1107         sky2_qset(hw, rxq);
1108
1109         /* On PCI express lowering the watermark gives better performance */
1110         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1111                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1112
1113         /* These chips have no ram buffer?
1114          * MAC Rx RAM Read is controlled by hardware */
1115         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1116             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1117              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1118                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
1119
1120         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1121
1122         rx_set_checksum(sky2);
1123
1124         /* Space needed for frame data + headers rounded up */
1125         size = ALIGN(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8)
1126                 + 8;
1127
1128         /* Stopping point for hardware truncation */
1129         thresh = (size - 8) / sizeof(u32);
1130
1131         /* Account for overhead of skb - to avoid order > 0 allocation */
1132         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1133                 + sizeof(struct skb_shared_info);
1134
1135         sky2->rx_nfrags = space >> PAGE_SHIFT;
1136         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1137
1138         if (sky2->rx_nfrags != 0) {
1139                 /* Compute residue after pages */
1140                 space = sky2->rx_nfrags << PAGE_SHIFT;
1141
1142                 if (space < size)
1143                         size -= space;
1144                 else
1145                         size = 0;
1146
1147                 /* Optimize to handle small packets and headers */
1148                 if (size < copybreak)
1149                         size = copybreak;
1150                 if (size < ETH_HLEN)
1151                         size = ETH_HLEN;
1152         }
1153         sky2->rx_data_size = size;
1154
1155         /* Fill Rx ring */
1156         for (i = 0; i < sky2->rx_pending; i++) {
1157                 re = sky2->rx_ring + i;
1158
1159                 re->skb = sky2_rx_alloc(sky2);
1160                 if (!re->skb)
1161                         goto nomem;
1162
1163                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1164                 sky2_rx_submit(sky2, re);
1165         }
1166
1167         /*
1168          * The receiver hangs if it receives frames larger than the
1169          * packet buffer. As a workaround, truncate oversize frames, but
1170          * the register is limited to 9 bits, so if you do frames > 2052
1171          * you better get the MTU right!
1172          */
1173         if (thresh > 0x1ff)
1174                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1175         else {
1176                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1177                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1178         }
1179
1180         /* Tell chip about available buffers */
1181         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1182         return 0;
1183 nomem:
1184         sky2_rx_clean(sky2);
1185         return -ENOMEM;
1186 }
1187
1188 /* Bring up network interface. */
1189 static int sky2_up(struct net_device *dev)
1190 {
1191         struct sky2_port *sky2 = netdev_priv(dev);
1192         struct sky2_hw *hw = sky2->hw;
1193         unsigned port = sky2->port;
1194         u32 ramsize, imask;
1195         int cap, err = -ENOMEM;
1196         struct net_device *otherdev = hw->dev[sky2->port^1];
1197
1198         /*
1199          * On dual port PCI-X card, there is an problem where status
1200          * can be received out of order due to split transactions
1201          */
1202         if (otherdev && netif_running(otherdev) &&
1203             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1204                 struct sky2_port *osky2 = netdev_priv(otherdev);
1205                 u16 cmd;
1206
1207                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1208                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1209                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1210
1211                 sky2->rx_csum = 0;
1212                 osky2->rx_csum = 0;
1213         }
1214
1215         if (netif_msg_ifup(sky2))
1216                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1217
1218         /* must be power of 2 */
1219         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1220                                            TX_RING_SIZE *
1221                                            sizeof(struct sky2_tx_le),
1222                                            &sky2->tx_le_map);
1223         if (!sky2->tx_le)
1224                 goto err_out;
1225
1226         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1227                                 GFP_KERNEL);
1228         if (!sky2->tx_ring)
1229                 goto err_out;
1230         sky2->tx_prod = sky2->tx_cons = 0;
1231
1232         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1233                                            &sky2->rx_le_map);
1234         if (!sky2->rx_le)
1235                 goto err_out;
1236         memset(sky2->rx_le, 0, RX_LE_BYTES);
1237
1238         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1239                                 GFP_KERNEL);
1240         if (!sky2->rx_ring)
1241                 goto err_out;
1242
1243         sky2_phy_power(hw, port, 1);
1244
1245         sky2_mac_init(hw, port);
1246
1247         /* Register is number of 4K blocks on internal RAM buffer. */
1248         ramsize = sky2_read8(hw, B2_E_0) * 4;
1249         printk(KERN_INFO PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1250
1251         if (ramsize > 0) {
1252                 u32 rxspace;
1253
1254                 if (ramsize < 16)
1255                         rxspace = ramsize / 2;
1256                 else
1257                         rxspace = 8 + (2*(ramsize - 16))/3;
1258
1259                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1260                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1261
1262                 /* Make sure SyncQ is disabled */
1263                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1264                             RB_RST_SET);
1265         }
1266
1267         sky2_qset(hw, txqaddr[port]);
1268
1269         /* Set almost empty threshold */
1270         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1271             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1272                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1273
1274         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1275                            TX_RING_SIZE - 1);
1276
1277         err = sky2_rx_start(sky2);
1278         if (err)
1279                 goto err_out;
1280
1281         /* Enable interrupts from phy/mac for port */
1282         imask = sky2_read32(hw, B0_IMSK);
1283         imask |= portirq_msk[port];
1284         sky2_write32(hw, B0_IMSK, imask);
1285
1286         return 0;
1287
1288 err_out:
1289         if (sky2->rx_le) {
1290                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1291                                     sky2->rx_le, sky2->rx_le_map);
1292                 sky2->rx_le = NULL;
1293         }
1294         if (sky2->tx_le) {
1295                 pci_free_consistent(hw->pdev,
1296                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1297                                     sky2->tx_le, sky2->tx_le_map);
1298                 sky2->tx_le = NULL;
1299         }
1300         kfree(sky2->tx_ring);
1301         kfree(sky2->rx_ring);
1302
1303         sky2->tx_ring = NULL;
1304         sky2->rx_ring = NULL;
1305         return err;
1306 }
1307
1308 /* Modular subtraction in ring */
1309 static inline int tx_dist(unsigned tail, unsigned head)
1310 {
1311         return (head - tail) & (TX_RING_SIZE - 1);
1312 }
1313
1314 /* Number of list elements available for next tx */
1315 static inline int tx_avail(const struct sky2_port *sky2)
1316 {
1317         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1318 }
1319
1320 /* Estimate of number of transmit list elements required */
1321 static unsigned tx_le_req(const struct sk_buff *skb)
1322 {
1323         unsigned count;
1324
1325         count = sizeof(dma_addr_t) / sizeof(u32);
1326         count += skb_shinfo(skb)->nr_frags * count;
1327
1328         if (skb_is_gso(skb))
1329                 ++count;
1330
1331         if (skb->ip_summed == CHECKSUM_PARTIAL)
1332                 ++count;
1333
1334         return count;
1335 }
1336
1337 /*
1338  * Put one packet in ring for transmit.
1339  * A single packet can generate multiple list elements, and
1340  * the number of ring elements will probably be less than the number
1341  * of list elements used.
1342  */
1343 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1344 {
1345         struct sky2_port *sky2 = netdev_priv(dev);
1346         struct sky2_hw *hw = sky2->hw;
1347         struct sky2_tx_le *le = NULL;
1348         struct tx_ring_info *re;
1349         unsigned i, len;
1350         dma_addr_t mapping;
1351         u32 addr64;
1352         u16 mss;
1353         u8 ctrl;
1354
1355         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1356                 return NETDEV_TX_BUSY;
1357
1358         if (unlikely(netif_msg_tx_queued(sky2)))
1359                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1360                        dev->name, sky2->tx_prod, skb->len);
1361
1362         len = skb_headlen(skb);
1363         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1364         addr64 = high32(mapping);
1365
1366         /* Send high bits if changed or crosses boundary */
1367         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1368                 le = get_tx_le(sky2);
1369                 le->addr = cpu_to_le32(addr64);
1370                 le->opcode = OP_ADDR64 | HW_OWNER;
1371                 sky2->tx_addr64 = high32(mapping + len);
1372         }
1373
1374         /* Check for TCP Segmentation Offload */
1375         mss = skb_shinfo(skb)->gso_size;
1376         if (mss != 0) {
1377                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1378                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1379                 mss += ETH_HLEN;
1380
1381                 if (mss != sky2->tx_last_mss) {
1382                         le = get_tx_le(sky2);
1383                         le->addr = cpu_to_le32(mss);
1384                         le->opcode = OP_LRGLEN | HW_OWNER;
1385                         sky2->tx_last_mss = mss;
1386                 }
1387         }
1388
1389         ctrl = 0;
1390 #ifdef SKY2_VLAN_TAG_USED
1391         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1392         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1393                 if (!le) {
1394                         le = get_tx_le(sky2);
1395                         le->addr = 0;
1396                         le->opcode = OP_VLAN|HW_OWNER;
1397                 } else
1398                         le->opcode |= OP_VLAN;
1399                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1400                 ctrl |= INS_VLAN;
1401         }
1402 #endif
1403
1404         /* Handle TCP checksum offload */
1405         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1406                 unsigned offset = skb->h.raw - skb->data;
1407                 u32 tcpsum;
1408
1409                 tcpsum = offset << 16;          /* sum start */
1410                 tcpsum |= offset + skb->csum_offset;    /* sum write */
1411
1412                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1413                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1414                         ctrl |= UDPTCP;
1415
1416                 if (tcpsum != sky2->tx_tcpsum) {
1417                         sky2->tx_tcpsum = tcpsum;
1418
1419                         le = get_tx_le(sky2);
1420                         le->addr = cpu_to_le32(tcpsum);
1421                         le->length = 0; /* initial checksum value */
1422                         le->ctrl = 1;   /* one packet */
1423                         le->opcode = OP_TCPLISW | HW_OWNER;
1424                 }
1425         }
1426
1427         le = get_tx_le(sky2);
1428         le->addr = cpu_to_le32((u32) mapping);
1429         le->length = cpu_to_le16(len);
1430         le->ctrl = ctrl;
1431         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1432
1433         re = tx_le_re(sky2, le);
1434         re->skb = skb;
1435         pci_unmap_addr_set(re, mapaddr, mapping);
1436         pci_unmap_len_set(re, maplen, len);
1437
1438         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1439                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1440
1441                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1442                                        frag->size, PCI_DMA_TODEVICE);
1443                 addr64 = high32(mapping);
1444                 if (addr64 != sky2->tx_addr64) {
1445                         le = get_tx_le(sky2);
1446                         le->addr = cpu_to_le32(addr64);
1447                         le->ctrl = 0;
1448                         le->opcode = OP_ADDR64 | HW_OWNER;
1449                         sky2->tx_addr64 = addr64;
1450                 }
1451
1452                 le = get_tx_le(sky2);
1453                 le->addr = cpu_to_le32((u32) mapping);
1454                 le->length = cpu_to_le16(frag->size);
1455                 le->ctrl = ctrl;
1456                 le->opcode = OP_BUFFER | HW_OWNER;
1457
1458                 re = tx_le_re(sky2, le);
1459                 re->skb = skb;
1460                 pci_unmap_addr_set(re, mapaddr, mapping);
1461                 pci_unmap_len_set(re, maplen, frag->size);
1462         }
1463
1464         le->ctrl |= EOP;
1465
1466         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1467                 netif_stop_queue(dev);
1468
1469         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1470
1471         dev->trans_start = jiffies;
1472         return NETDEV_TX_OK;
1473 }
1474
1475 /*
1476  * Free ring elements from starting at tx_cons until "done"
1477  *
1478  * NB: the hardware will tell us about partial completion of multi-part
1479  *     buffers so make sure not to free skb to early.
1480  */
1481 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1482 {
1483         struct net_device *dev = sky2->netdev;
1484         struct pci_dev *pdev = sky2->hw->pdev;
1485         unsigned idx;
1486
1487         BUG_ON(done >= TX_RING_SIZE);
1488
1489         for (idx = sky2->tx_cons; idx != done;
1490              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1491                 struct sky2_tx_le *le = sky2->tx_le + idx;
1492                 struct tx_ring_info *re = sky2->tx_ring + idx;
1493
1494                 switch(le->opcode & ~HW_OWNER) {
1495                 case OP_LARGESEND:
1496                 case OP_PACKET:
1497                         pci_unmap_single(pdev,
1498                                          pci_unmap_addr(re, mapaddr),
1499                                          pci_unmap_len(re, maplen),
1500                                          PCI_DMA_TODEVICE);
1501                         break;
1502                 case OP_BUFFER:
1503                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1504                                        pci_unmap_len(re, maplen),
1505                                        PCI_DMA_TODEVICE);
1506                         break;
1507                 }
1508
1509                 if (le->ctrl & EOP) {
1510                         if (unlikely(netif_msg_tx_done(sky2)))
1511                                 printk(KERN_DEBUG "%s: tx done %u\n",
1512                                        dev->name, idx);
1513                         sky2->net_stats.tx_packets++;
1514                         sky2->net_stats.tx_bytes += re->skb->len;
1515
1516                         dev_kfree_skb_any(re->skb);
1517                 }
1518
1519                 le->opcode = 0; /* paranoia */
1520         }
1521
1522         sky2->tx_cons = idx;
1523         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1524                 netif_wake_queue(dev);
1525 }
1526
1527 /* Cleanup all untransmitted buffers, assume transmitter not running */
1528 static void sky2_tx_clean(struct net_device *dev)
1529 {
1530         struct sky2_port *sky2 = netdev_priv(dev);
1531
1532         netif_tx_lock_bh(dev);
1533         sky2_tx_complete(sky2, sky2->tx_prod);
1534         netif_tx_unlock_bh(dev);
1535 }
1536
1537 /* Network shutdown */
1538 static int sky2_down(struct net_device *dev)
1539 {
1540         struct sky2_port *sky2 = netdev_priv(dev);
1541         struct sky2_hw *hw = sky2->hw;
1542         unsigned port = sky2->port;
1543         u16 ctrl;
1544         u32 imask;
1545
1546         /* Never really got started! */
1547         if (!sky2->tx_le)
1548                 return 0;
1549
1550         if (netif_msg_ifdown(sky2))
1551                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1552
1553         /* Stop more packets from being queued */
1554         netif_stop_queue(dev);
1555
1556         /* Disable port IRQ */
1557         imask = sky2_read32(hw, B0_IMSK);
1558         imask &= ~portirq_msk[port];
1559         sky2_write32(hw, B0_IMSK, imask);
1560
1561         /*
1562          * Both ports share the NAPI poll on port 0, so if necessary undo the
1563          * the disable that is done in dev_close.
1564          */
1565         if (sky2->port == 0 && hw->ports > 1)
1566                 netif_poll_enable(dev);
1567
1568         sky2_gmac_reset(hw, port);
1569
1570         /* Stop transmitter */
1571         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1572         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1573
1574         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1575                      RB_RST_SET | RB_DIS_OP_MD);
1576
1577         /* WA for dev. #4.209 */
1578         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1579             && (hw->chip_rev == CHIP_REV_YU_EC_U_A1 || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1580                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1581                              sky2->speed != SPEED_1000 ?
1582                              TX_STFW_ENA : TX_STFW_DIS);
1583
1584         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1585         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1586         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1587
1588         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1589
1590         /* Workaround shared GMAC reset */
1591         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1592               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1593                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1594
1595         /* Disable Force Sync bit and Enable Alloc bit */
1596         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1597                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1598
1599         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1600         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1601         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1602
1603         /* Reset the PCI FIFO of the async Tx queue */
1604         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1605                      BMU_RST_SET | BMU_FIFO_RST);
1606
1607         /* Reset the Tx prefetch units */
1608         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1609                      PREF_UNIT_RST_SET);
1610
1611         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1612
1613         sky2_rx_stop(sky2);
1614
1615         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1616         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1617
1618         sky2_phy_power(hw, port, 0);
1619
1620         /* turn off LED's */
1621         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1622
1623         synchronize_irq(hw->pdev->irq);
1624
1625         sky2_tx_clean(dev);
1626         sky2_rx_clean(sky2);
1627
1628         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1629                             sky2->rx_le, sky2->rx_le_map);
1630         kfree(sky2->rx_ring);
1631
1632         pci_free_consistent(hw->pdev,
1633                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1634                             sky2->tx_le, sky2->tx_le_map);
1635         kfree(sky2->tx_ring);
1636
1637         sky2->tx_le = NULL;
1638         sky2->rx_le = NULL;
1639
1640         sky2->rx_ring = NULL;
1641         sky2->tx_ring = NULL;
1642
1643         return 0;
1644 }
1645
1646 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1647 {
1648         if (!sky2_is_copper(hw))
1649                 return SPEED_1000;
1650
1651         if (hw->chip_id == CHIP_ID_YUKON_FE)
1652                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1653
1654         switch (aux & PHY_M_PS_SPEED_MSK) {
1655         case PHY_M_PS_SPEED_1000:
1656                 return SPEED_1000;
1657         case PHY_M_PS_SPEED_100:
1658                 return SPEED_100;
1659         default:
1660                 return SPEED_10;
1661         }
1662 }
1663
1664 static void sky2_link_up(struct sky2_port *sky2)
1665 {
1666         struct sky2_hw *hw = sky2->hw;
1667         unsigned port = sky2->port;
1668         u16 reg;
1669         static const char *fc_name[] = {
1670                 [FC_NONE]       = "none",
1671                 [FC_TX]         = "tx",
1672                 [FC_RX]         = "rx",
1673                 [FC_BOTH]       = "both",
1674         };
1675
1676         /* enable Rx/Tx */
1677         reg = gma_read16(hw, port, GM_GP_CTRL);
1678         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1679         gma_write16(hw, port, GM_GP_CTRL, reg);
1680
1681         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1682
1683         netif_carrier_on(sky2->netdev);
1684         netif_wake_queue(sky2->netdev);
1685
1686         /* Turn on link LED */
1687         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1688                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1689
1690         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1691                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1692                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1693
1694                 switch(sky2->speed) {
1695                 case SPEED_10:
1696                         led |= PHY_M_LEDC_INIT_CTRL(7);
1697                         break;
1698
1699                 case SPEED_100:
1700                         led |= PHY_M_LEDC_STA1_CTRL(7);
1701                         break;
1702
1703                 case SPEED_1000:
1704                         led |= PHY_M_LEDC_STA0_CTRL(7);
1705                         break;
1706                 }
1707
1708                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1709                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1710                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1711         }
1712
1713         if (netif_msg_link(sky2))
1714                 printk(KERN_INFO PFX
1715                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1716                        sky2->netdev->name, sky2->speed,
1717                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1718                        fc_name[sky2->flow_status]);
1719 }
1720
1721 static void sky2_link_down(struct sky2_port *sky2)
1722 {
1723         struct sky2_hw *hw = sky2->hw;
1724         unsigned port = sky2->port;
1725         u16 reg;
1726
1727         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1728
1729         reg = gma_read16(hw, port, GM_GP_CTRL);
1730         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1731         gma_write16(hw, port, GM_GP_CTRL, reg);
1732
1733         if (sky2->flow_status == FC_RX) {
1734                 /* restore Asymmetric Pause bit */
1735                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1736                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1737                              | PHY_M_AN_ASP);
1738         }
1739
1740         netif_carrier_off(sky2->netdev);
1741         netif_stop_queue(sky2->netdev);
1742
1743         /* Turn on link LED */
1744         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1745
1746         if (netif_msg_link(sky2))
1747                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1748
1749         sky2_phy_init(hw, port);
1750 }
1751
1752 static enum flow_control sky2_flow(int rx, int tx)
1753 {
1754         if (rx)
1755                 return tx ? FC_BOTH : FC_RX;
1756         else
1757                 return tx ? FC_TX : FC_NONE;
1758 }
1759
1760 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1761 {
1762         struct sky2_hw *hw = sky2->hw;
1763         unsigned port = sky2->port;
1764         u16 lpa;
1765
1766         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1767
1768         if (lpa & PHY_M_AN_RF) {
1769                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1770                 return -1;
1771         }
1772
1773         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1774                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1775                        sky2->netdev->name);
1776                 return -1;
1777         }
1778
1779         sky2->speed = sky2_phy_speed(hw, aux);
1780         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1781
1782         /* Pause bits are offset (9..8) */
1783         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1784                 aux >>= 6;
1785
1786         sky2->flow_status = sky2_flow(aux & PHY_M_PS_RX_P_EN,
1787                                       aux & PHY_M_PS_TX_P_EN);
1788
1789         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1790             && hw->chip_id != CHIP_ID_YUKON_EC_U)
1791                 sky2->flow_status = FC_NONE;
1792
1793         if (aux & PHY_M_PS_RX_P_EN)
1794                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1795         else
1796                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1797
1798         return 0;
1799 }
1800
1801 /* Interrupt from PHY */
1802 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1803 {
1804         struct net_device *dev = hw->dev[port];
1805         struct sky2_port *sky2 = netdev_priv(dev);
1806         u16 istatus, phystat;
1807
1808         if (!netif_running(dev))
1809                 return;
1810
1811         spin_lock(&sky2->phy_lock);
1812         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1813         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1814
1815         if (netif_msg_intr(sky2))
1816                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1817                        sky2->netdev->name, istatus, phystat);
1818
1819         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1820                 if (sky2_autoneg_done(sky2, phystat) == 0)
1821                         sky2_link_up(sky2);
1822                 goto out;
1823         }
1824
1825         if (istatus & PHY_M_IS_LSP_CHANGE)
1826                 sky2->speed = sky2_phy_speed(hw, phystat);
1827
1828         if (istatus & PHY_M_IS_DUP_CHANGE)
1829                 sky2->duplex =
1830                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1831
1832         if (istatus & PHY_M_IS_LST_CHANGE) {
1833                 if (phystat & PHY_M_PS_LINK_UP)
1834                         sky2_link_up(sky2);
1835                 else
1836                         sky2_link_down(sky2);
1837         }
1838 out:
1839         spin_unlock(&sky2->phy_lock);
1840 }
1841
1842
1843 /* Transmit timeout is only called if we are running, carrier is up
1844  * and tx queue is full (stopped).
1845  * Called with netif_tx_lock held.
1846  */
1847 static void sky2_tx_timeout(struct net_device *dev)
1848 {
1849         struct sky2_port *sky2 = netdev_priv(dev);
1850         struct sky2_hw *hw = sky2->hw;
1851         u32 imask;
1852
1853         if (netif_msg_timer(sky2))
1854                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1855
1856         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1857                dev->name, sky2->tx_cons, sky2->tx_prod,
1858                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1859                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1860
1861         imask = sky2_read32(hw, B0_IMSK);       /* block IRQ in hw */
1862         sky2_write32(hw, B0_IMSK, 0);
1863         sky2_read32(hw, B0_IMSK);
1864
1865         netif_poll_disable(hw->dev[0]);         /* stop NAPI poll */
1866         synchronize_irq(hw->pdev->irq);
1867
1868         netif_start_queue(dev);                 /* don't wakeup during flush */
1869         sky2_tx_complete(sky2, sky2->tx_prod);  /* Flush transmit queue */
1870
1871         sky2_write32(hw, B0_IMSK, imask);
1872
1873         sky2_phy_reinit(sky2);                  /* this clears flow control etc */
1874 }
1875
1876 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1877 {
1878         struct sky2_port *sky2 = netdev_priv(dev);
1879         struct sky2_hw *hw = sky2->hw;
1880         int err;
1881         u16 ctl, mode;
1882         u32 imask;
1883
1884         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1885                 return -EINVAL;
1886
1887         /* TSO on Yukon Ultra and MTU > 1500 not supported */
1888         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1889                 dev->features &= ~NETIF_F_TSO;
1890
1891         if (!netif_running(dev)) {
1892                 dev->mtu = new_mtu;
1893                 return 0;
1894         }
1895
1896         imask = sky2_read32(hw, B0_IMSK);
1897         sky2_write32(hw, B0_IMSK, 0);
1898
1899         dev->trans_start = jiffies;     /* prevent tx timeout */
1900         netif_stop_queue(dev);
1901         netif_poll_disable(hw->dev[0]);
1902
1903         synchronize_irq(hw->pdev->irq);
1904
1905         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1906         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1907         sky2_rx_stop(sky2);
1908         sky2_rx_clean(sky2);
1909
1910         dev->mtu = new_mtu;
1911
1912         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1913                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1914
1915         if (dev->mtu > ETH_DATA_LEN)
1916                 mode |= GM_SMOD_JUMBO_ENA;
1917
1918         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1919
1920         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1921
1922         err = sky2_rx_start(sky2);
1923         sky2_write32(hw, B0_IMSK, imask);
1924
1925         if (err)
1926                 dev_close(dev);
1927         else {
1928                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1929
1930                 netif_poll_enable(hw->dev[0]);
1931                 netif_wake_queue(dev);
1932         }
1933
1934         return err;
1935 }
1936
1937 /* For small just reuse existing skb for next receive */
1938 static struct sk_buff *receive_copy(struct sky2_port *sky2,
1939                                     const struct rx_ring_info *re,
1940                                     unsigned length)
1941 {
1942         struct sk_buff *skb;
1943
1944         skb = netdev_alloc_skb(sky2->netdev, length + 2);
1945         if (likely(skb)) {
1946                 skb_reserve(skb, 2);
1947                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
1948                                             length, PCI_DMA_FROMDEVICE);
1949                 memcpy(skb->data, re->skb->data, length);
1950                 skb->ip_summed = re->skb->ip_summed;
1951                 skb->csum = re->skb->csum;
1952                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
1953                                                length, PCI_DMA_FROMDEVICE);
1954                 re->skb->ip_summed = CHECKSUM_NONE;
1955                 skb_put(skb, length);
1956         }
1957         return skb;
1958 }
1959
1960 /* Adjust length of skb with fragments to match received data */
1961 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
1962                           unsigned int length)
1963 {
1964         int i, num_frags;
1965         unsigned int size;
1966
1967         /* put header into skb */
1968         size = min(length, hdr_space);
1969         skb->tail += size;
1970         skb->len += size;
1971         length -= size;
1972
1973         num_frags = skb_shinfo(skb)->nr_frags;
1974         for (i = 0; i < num_frags; i++) {
1975                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1976
1977                 if (length == 0) {
1978                         /* don't need this page */
1979                         __free_page(frag->page);
1980                         --skb_shinfo(skb)->nr_frags;
1981                 } else {
1982                         size = min(length, (unsigned) PAGE_SIZE);
1983
1984                         frag->size = size;
1985                         skb->data_len += size;
1986                         skb->truesize += size;
1987                         skb->len += size;
1988                         length -= size;
1989                 }
1990         }
1991 }
1992
1993 /* Normal packet - take skb from ring element and put in a new one  */
1994 static struct sk_buff *receive_new(struct sky2_port *sky2,
1995                                    struct rx_ring_info *re,
1996                                    unsigned int length)
1997 {
1998         struct sk_buff *skb, *nskb;
1999         unsigned hdr_space = sky2->rx_data_size;
2000
2001         pr_debug(PFX "receive new length=%d\n", length);
2002
2003         /* Don't be tricky about reusing pages (yet) */
2004         nskb = sky2_rx_alloc(sky2);
2005         if (unlikely(!nskb))
2006                 return NULL;
2007
2008         skb = re->skb;
2009         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2010
2011         prefetch(skb->data);
2012         re->skb = nskb;
2013         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2014
2015         if (skb_shinfo(skb)->nr_frags)
2016                 skb_put_frags(skb, hdr_space, length);
2017         else
2018                 skb_put(skb, length);
2019         return skb;
2020 }
2021
2022 /*
2023  * Receive one packet.
2024  * For larger packets, get new buffer.
2025  */
2026 static struct sk_buff *sky2_receive(struct net_device *dev,
2027                                     u16 length, u32 status)
2028 {
2029         struct sky2_port *sky2 = netdev_priv(dev);
2030         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2031         struct sk_buff *skb = NULL;
2032
2033         if (unlikely(netif_msg_rx_status(sky2)))
2034                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2035                        dev->name, sky2->rx_next, status, length);
2036
2037         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2038         prefetch(sky2->rx_ring + sky2->rx_next);
2039
2040         if (status & GMR_FS_ANY_ERR)
2041                 goto error;
2042
2043         if (!(status & GMR_FS_RX_OK))
2044                 goto resubmit;
2045
2046         if (length > dev->mtu + ETH_HLEN)
2047                 goto oversize;
2048
2049         if (length < copybreak)
2050                 skb = receive_copy(sky2, re, length);
2051         else
2052                 skb = receive_new(sky2, re, length);
2053 resubmit:
2054         sky2_rx_submit(sky2, re);
2055
2056         return skb;
2057
2058 oversize:
2059         ++sky2->net_stats.rx_over_errors;
2060         goto resubmit;
2061
2062 error:
2063         ++sky2->net_stats.rx_errors;
2064         if (status & GMR_FS_RX_FF_OV) {
2065                 sky2->net_stats.rx_fifo_errors++;
2066                 goto resubmit;
2067         }
2068
2069         if (netif_msg_rx_err(sky2) && net_ratelimit())
2070                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2071                        dev->name, status, length);
2072
2073         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2074                 sky2->net_stats.rx_length_errors++;
2075         if (status & GMR_FS_FRAGMENT)
2076                 sky2->net_stats.rx_frame_errors++;
2077         if (status & GMR_FS_CRC_ERR)
2078                 sky2->net_stats.rx_crc_errors++;
2079
2080         goto resubmit;
2081 }
2082
2083 /* Transmit complete */
2084 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2085 {
2086         struct sky2_port *sky2 = netdev_priv(dev);
2087
2088         if (netif_running(dev)) {
2089                 netif_tx_lock(dev);
2090                 sky2_tx_complete(sky2, last);
2091                 netif_tx_unlock(dev);
2092         }
2093 }
2094
2095 /* Process status response ring */
2096 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2097 {
2098         struct sky2_port *sky2;
2099         int work_done = 0;
2100         unsigned buf_write[2] = { 0, 0 };
2101         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2102
2103         rmb();
2104
2105         while (hw->st_idx != hwidx) {
2106                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2107                 struct net_device *dev;
2108                 struct sk_buff *skb;
2109                 u32 status;
2110                 u16 length;
2111
2112                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2113
2114                 BUG_ON(le->link >= 2);
2115                 dev = hw->dev[le->link];
2116
2117                 sky2 = netdev_priv(dev);
2118                 length = le16_to_cpu(le->length);
2119                 status = le32_to_cpu(le->status);
2120
2121                 switch (le->opcode & ~HW_OWNER) {
2122                 case OP_RXSTAT:
2123                         skb = sky2_receive(dev, length, status);
2124                         if (!skb)
2125                                 goto force_update;
2126
2127                         skb->protocol = eth_type_trans(skb, dev);
2128                         sky2->net_stats.rx_packets++;
2129                         sky2->net_stats.rx_bytes += skb->len;
2130                         dev->last_rx = jiffies;
2131
2132 #ifdef SKY2_VLAN_TAG_USED
2133                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2134                                 vlan_hwaccel_receive_skb(skb,
2135                                                          sky2->vlgrp,
2136                                                          be16_to_cpu(sky2->rx_tag));
2137                         } else
2138 #endif
2139                                 netif_receive_skb(skb);
2140
2141                         /* Update receiver after 16 frames */
2142                         if (++buf_write[le->link] == RX_BUF_WRITE) {
2143 force_update:
2144                                 sky2_put_idx(hw, rxqaddr[le->link], sky2->rx_put);
2145                                 buf_write[le->link] = 0;
2146                         }
2147
2148                         /* Stop after net poll weight */
2149                         if (++work_done >= to_do)
2150                                 goto exit_loop;
2151                         break;
2152
2153 #ifdef SKY2_VLAN_TAG_USED
2154                 case OP_RXVLAN:
2155                         sky2->rx_tag = length;
2156                         break;
2157
2158                 case OP_RXCHKSVLAN:
2159                         sky2->rx_tag = length;
2160                         /* fall through */
2161 #endif
2162                 case OP_RXCHKS:
2163                         skb = sky2->rx_ring[sky2->rx_next].skb;
2164                         skb->ip_summed = CHECKSUM_COMPLETE;
2165                         skb->csum = status & 0xffff;
2166                         break;
2167
2168                 case OP_TXINDEXLE:
2169                         /* TX index reports status for both ports */
2170                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2171                         sky2_tx_done(hw->dev[0], status & 0xfff);
2172                         if (hw->dev[1])
2173                                 sky2_tx_done(hw->dev[1],
2174                                      ((status >> 24) & 0xff)
2175                                              | (u16)(length & 0xf) << 8);
2176                         break;
2177
2178                 default:
2179                         if (net_ratelimit())
2180                                 printk(KERN_WARNING PFX
2181                                        "unknown status opcode 0x%x\n", le->opcode);
2182                         goto exit_loop;
2183                 }
2184         }
2185
2186         /* Fully processed status ring so clear irq */
2187         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2188
2189 exit_loop:
2190         if (buf_write[0]) {
2191                 sky2 = netdev_priv(hw->dev[0]);
2192                 sky2_put_idx(hw, Q_R1, sky2->rx_put);
2193         }
2194
2195         if (buf_write[1]) {
2196                 sky2 = netdev_priv(hw->dev[1]);
2197                 sky2_put_idx(hw, Q_R2, sky2->rx_put);
2198         }
2199
2200         return work_done;
2201 }
2202
2203 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2204 {
2205         struct net_device *dev = hw->dev[port];
2206
2207         if (net_ratelimit())
2208                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2209                        dev->name, status);
2210
2211         if (status & Y2_IS_PAR_RD1) {
2212                 if (net_ratelimit())
2213                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2214                                dev->name);
2215                 /* Clear IRQ */
2216                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2217         }
2218
2219         if (status & Y2_IS_PAR_WR1) {
2220                 if (net_ratelimit())
2221                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2222                                dev->name);
2223
2224                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2225         }
2226
2227         if (status & Y2_IS_PAR_MAC1) {
2228                 if (net_ratelimit())
2229                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2230                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2231         }
2232
2233         if (status & Y2_IS_PAR_RX1) {
2234                 if (net_ratelimit())
2235                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2236                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2237         }
2238
2239         if (status & Y2_IS_TCP_TXA1) {
2240                 if (net_ratelimit())
2241                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2242                                dev->name);
2243                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2244         }
2245 }
2246
2247 static void sky2_hw_intr(struct sky2_hw *hw)
2248 {
2249         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2250
2251         if (status & Y2_IS_TIST_OV)
2252                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2253
2254         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2255                 u16 pci_err;
2256
2257                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2258                 if (net_ratelimit())
2259                         dev_err(&hw->pdev->dev, "PCI hardware error (0x%x)\n",
2260                                 pci_err);
2261
2262                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2263                 sky2_pci_write16(hw, PCI_STATUS,
2264                                  pci_err | PCI_STATUS_ERROR_BITS);
2265                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2266         }
2267
2268         if (status & Y2_IS_PCI_EXP) {
2269                 /* PCI-Express uncorrectable Error occurred */
2270                 u32 pex_err;
2271
2272                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2273
2274                 if (net_ratelimit())
2275                         dev_err(&hw->pdev->dev, "PCI Express error (0x%x)\n",
2276                                 pex_err);
2277
2278                 /* clear the interrupt */
2279                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2280                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2281                                        0xffffffffUL);
2282                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2283
2284                 if (pex_err & PEX_FATAL_ERRORS) {
2285                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2286                         hwmsk &= ~Y2_IS_PCI_EXP;
2287                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2288                 }
2289         }
2290
2291         if (status & Y2_HWE_L1_MASK)
2292                 sky2_hw_error(hw, 0, status);
2293         status >>= 8;
2294         if (status & Y2_HWE_L1_MASK)
2295                 sky2_hw_error(hw, 1, status);
2296 }
2297
2298 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2299 {
2300         struct net_device *dev = hw->dev[port];
2301         struct sky2_port *sky2 = netdev_priv(dev);
2302         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2303
2304         if (netif_msg_intr(sky2))
2305                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2306                        dev->name, status);
2307
2308         if (status & GM_IS_RX_FF_OR) {
2309                 ++sky2->net_stats.rx_fifo_errors;
2310                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2311         }
2312
2313         if (status & GM_IS_TX_FF_UR) {
2314                 ++sky2->net_stats.tx_fifo_errors;
2315                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2316         }
2317 }
2318
2319 /* This should never happen it is a fatal situation */
2320 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2321                                   const char *rxtx, u32 mask)
2322 {
2323         struct net_device *dev = hw->dev[port];
2324         struct sky2_port *sky2 = netdev_priv(dev);
2325         u32 imask;
2326
2327         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2328                dev ? dev->name : "<not registered>", rxtx);
2329
2330         imask = sky2_read32(hw, B0_IMSK);
2331         imask &= ~mask;
2332         sky2_write32(hw, B0_IMSK, imask);
2333
2334         if (dev) {
2335                 spin_lock(&sky2->phy_lock);
2336                 sky2_link_down(sky2);
2337                 spin_unlock(&sky2->phy_lock);
2338         }
2339 }
2340
2341 /* If idle then force a fake soft NAPI poll once a second
2342  * to work around cases where sharing an edge triggered interrupt.
2343  */
2344 static inline void sky2_idle_start(struct sky2_hw *hw)
2345 {
2346         if (idle_timeout > 0)
2347                 mod_timer(&hw->idle_timer,
2348                           jiffies + msecs_to_jiffies(idle_timeout));
2349 }
2350
2351 static void sky2_idle(unsigned long arg)
2352 {
2353         struct sky2_hw *hw = (struct sky2_hw *) arg;
2354         struct net_device *dev = hw->dev[0];
2355
2356         if (__netif_rx_schedule_prep(dev))
2357                 __netif_rx_schedule(dev);
2358
2359         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2360 }
2361
2362
2363 static int sky2_poll(struct net_device *dev0, int *budget)
2364 {
2365         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2366         int work_limit = min(dev0->quota, *budget);
2367         int work_done = 0;
2368         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2369
2370         if (status & Y2_IS_HW_ERR)
2371                 sky2_hw_intr(hw);
2372
2373         if (status & Y2_IS_IRQ_PHY1)
2374                 sky2_phy_intr(hw, 0);
2375
2376         if (status & Y2_IS_IRQ_PHY2)
2377                 sky2_phy_intr(hw, 1);
2378
2379         if (status & Y2_IS_IRQ_MAC1)
2380                 sky2_mac_intr(hw, 0);
2381
2382         if (status & Y2_IS_IRQ_MAC2)
2383                 sky2_mac_intr(hw, 1);
2384
2385         if (status & Y2_IS_CHK_RX1)
2386                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2387
2388         if (status & Y2_IS_CHK_RX2)
2389                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2390
2391         if (status & Y2_IS_CHK_TXA1)
2392                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2393
2394         if (status & Y2_IS_CHK_TXA2)
2395                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2396
2397         work_done = sky2_status_intr(hw, work_limit);
2398         if (work_done < work_limit) {
2399                 netif_rx_complete(dev0);
2400
2401                 sky2_read32(hw, B0_Y2_SP_LISR);
2402                 return 0;
2403         } else {
2404                 *budget -= work_done;
2405                 dev0->quota -= work_done;
2406                 return 1;
2407         }
2408 }
2409
2410 static irqreturn_t sky2_intr(int irq, void *dev_id)
2411 {
2412         struct sky2_hw *hw = dev_id;
2413         struct net_device *dev0 = hw->dev[0];
2414         u32 status;
2415
2416         /* Reading this mask interrupts as side effect */
2417         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2418         if (status == 0 || status == ~0)
2419                 return IRQ_NONE;
2420
2421         prefetch(&hw->st_le[hw->st_idx]);
2422         if (likely(__netif_rx_schedule_prep(dev0)))
2423                 __netif_rx_schedule(dev0);
2424
2425         return IRQ_HANDLED;
2426 }
2427
2428 #ifdef CONFIG_NET_POLL_CONTROLLER
2429 static void sky2_netpoll(struct net_device *dev)
2430 {
2431         struct sky2_port *sky2 = netdev_priv(dev);
2432         struct net_device *dev0 = sky2->hw->dev[0];
2433
2434         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2435                 __netif_rx_schedule(dev0);
2436 }
2437 #endif
2438
2439 /* Chip internal frequency for clock calculations */
2440 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2441 {
2442         switch (hw->chip_id) {
2443         case CHIP_ID_YUKON_EC:
2444         case CHIP_ID_YUKON_EC_U:
2445                 return 125;     /* 125 Mhz */
2446         case CHIP_ID_YUKON_FE:
2447                 return 100;     /* 100 Mhz */
2448         default:                /* YUKON_XL */
2449                 return 156;     /* 156 Mhz */
2450         }
2451 }
2452
2453 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2454 {
2455         return sky2_mhz(hw) * us;
2456 }
2457
2458 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2459 {
2460         return clk / sky2_mhz(hw);
2461 }
2462
2463
2464 static int __devinit sky2_init(struct sky2_hw *hw)
2465 {
2466         u8 t8;
2467
2468         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2469
2470         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2471         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2472                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2473                         hw->chip_id);
2474                 return -EOPNOTSUPP;
2475         }
2476
2477         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2478
2479         /* This rev is really old, and requires untested workarounds */
2480         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2481                 dev_err(&hw->pdev->dev, "unsupported revision Yukon-%s (0x%x) rev %d\n",
2482                         yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2483                         hw->chip_id, hw->chip_rev);
2484                 return -EOPNOTSUPP;
2485         }
2486
2487         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2488         hw->ports = 1;
2489         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2490         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2491                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2492                         ++hw->ports;
2493         }
2494
2495         return 0;
2496 }
2497
2498 static void sky2_reset(struct sky2_hw *hw)
2499 {
2500         u16 status;
2501         int i;
2502
2503         /* disable ASF */
2504         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2505                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2506                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2507         }
2508
2509         /* do a SW reset */
2510         sky2_write8(hw, B0_CTST, CS_RST_SET);
2511         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2512
2513         /* clear PCI errors, if any */
2514         status = sky2_pci_read16(hw, PCI_STATUS);
2515
2516         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2517         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2518
2519
2520         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2521
2522         /* clear any PEX errors */
2523         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2524                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2525
2526
2527         sky2_power_on(hw);
2528
2529         for (i = 0; i < hw->ports; i++) {
2530                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2531                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2532         }
2533
2534         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2535
2536         /* Clear I2C IRQ noise */
2537         sky2_write32(hw, B2_I2C_IRQ, 1);
2538
2539         /* turn off hardware timer (unused) */
2540         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2541         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2542
2543         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2544
2545         /* Turn off descriptor polling */
2546         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2547
2548         /* Turn off receive timestamp */
2549         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2550         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2551
2552         /* enable the Tx Arbiters */
2553         for (i = 0; i < hw->ports; i++)
2554                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2555
2556         /* Initialize ram interface */
2557         for (i = 0; i < hw->ports; i++) {
2558                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2559
2560                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2561                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2562                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2563                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2564                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2565                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2566                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2567                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2568                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2569                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2570                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2571                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2572         }
2573
2574         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2575
2576         for (i = 0; i < hw->ports; i++)
2577                 sky2_gmac_reset(hw, i);
2578
2579         memset(hw->st_le, 0, STATUS_LE_BYTES);
2580         hw->st_idx = 0;
2581
2582         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2583         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2584
2585         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2586         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2587
2588         /* Set the list last index */
2589         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2590
2591         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2592         sky2_write8(hw, STAT_FIFO_WM, 16);
2593
2594         /* set Status-FIFO ISR watermark */
2595         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2596                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2597         else
2598                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2599
2600         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2601         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2602         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2603
2604         /* enable status unit */
2605         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2606
2607         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2608         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2609         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2610 }
2611
2612 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2613 {
2614         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2615 }
2616
2617 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2618 {
2619         const struct sky2_port *sky2 = netdev_priv(dev);
2620
2621         wol->supported = sky2_wol_supported(sky2->hw);
2622         wol->wolopts = sky2->wol;
2623 }
2624
2625 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2626 {
2627         struct sky2_port *sky2 = netdev_priv(dev);
2628         struct sky2_hw *hw = sky2->hw;
2629
2630         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2631                 return -EOPNOTSUPP;
2632
2633         sky2->wol = wol->wolopts;
2634
2635         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
2636                 sky2_write32(hw, B0_CTST, sky2->wol
2637                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2638
2639         if (!netif_running(dev))
2640                 sky2_wol_init(sky2);
2641         return 0;
2642 }
2643
2644 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2645 {
2646         if (sky2_is_copper(hw)) {
2647                 u32 modes = SUPPORTED_10baseT_Half
2648                         | SUPPORTED_10baseT_Full
2649                         | SUPPORTED_100baseT_Half
2650                         | SUPPORTED_100baseT_Full
2651                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2652
2653                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2654                         modes |= SUPPORTED_1000baseT_Half
2655                                 | SUPPORTED_1000baseT_Full;
2656                 return modes;
2657         } else
2658                 return  SUPPORTED_1000baseT_Half
2659                         | SUPPORTED_1000baseT_Full
2660                         | SUPPORTED_Autoneg
2661                         | SUPPORTED_FIBRE;
2662 }
2663
2664 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2665 {
2666         struct sky2_port *sky2 = netdev_priv(dev);
2667         struct sky2_hw *hw = sky2->hw;
2668
2669         ecmd->transceiver = XCVR_INTERNAL;
2670         ecmd->supported = sky2_supported_modes(hw);
2671         ecmd->phy_address = PHY_ADDR_MARV;
2672         if (sky2_is_copper(hw)) {
2673                 ecmd->supported = SUPPORTED_10baseT_Half
2674                     | SUPPORTED_10baseT_Full
2675                     | SUPPORTED_100baseT_Half
2676                     | SUPPORTED_100baseT_Full
2677                     | SUPPORTED_1000baseT_Half
2678                     | SUPPORTED_1000baseT_Full
2679                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2680                 ecmd->port = PORT_TP;
2681                 ecmd->speed = sky2->speed;
2682         } else {
2683                 ecmd->speed = SPEED_1000;
2684                 ecmd->port = PORT_FIBRE;
2685         }
2686
2687         ecmd->advertising = sky2->advertising;
2688         ecmd->autoneg = sky2->autoneg;
2689         ecmd->duplex = sky2->duplex;
2690         return 0;
2691 }
2692
2693 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2694 {
2695         struct sky2_port *sky2 = netdev_priv(dev);
2696         const struct sky2_hw *hw = sky2->hw;
2697         u32 supported = sky2_supported_modes(hw);
2698
2699         if (ecmd->autoneg == AUTONEG_ENABLE) {
2700                 ecmd->advertising = supported;
2701                 sky2->duplex = -1;
2702                 sky2->speed = -1;
2703         } else {
2704                 u32 setting;
2705
2706                 switch (ecmd->speed) {
2707                 case SPEED_1000:
2708                         if (ecmd->duplex == DUPLEX_FULL)
2709                                 setting = SUPPORTED_1000baseT_Full;
2710                         else if (ecmd->duplex == DUPLEX_HALF)
2711                                 setting = SUPPORTED_1000baseT_Half;
2712                         else
2713                                 return -EINVAL;
2714                         break;
2715                 case SPEED_100:
2716                         if (ecmd->duplex == DUPLEX_FULL)
2717                                 setting = SUPPORTED_100baseT_Full;
2718                         else if (ecmd->duplex == DUPLEX_HALF)
2719                                 setting = SUPPORTED_100baseT_Half;
2720                         else
2721                                 return -EINVAL;
2722                         break;
2723
2724                 case SPEED_10:
2725                         if (ecmd->duplex == DUPLEX_FULL)
2726                                 setting = SUPPORTED_10baseT_Full;
2727                         else if (ecmd->duplex == DUPLEX_HALF)
2728                                 setting = SUPPORTED_10baseT_Half;
2729                         else
2730                                 return -EINVAL;
2731                         break;
2732                 default:
2733                         return -EINVAL;
2734                 }
2735
2736                 if ((setting & supported) == 0)
2737                         return -EINVAL;
2738
2739                 sky2->speed = ecmd->speed;
2740                 sky2->duplex = ecmd->duplex;
2741         }
2742
2743         sky2->autoneg = ecmd->autoneg;
2744         sky2->advertising = ecmd->advertising;
2745
2746         if (netif_running(dev))
2747                 sky2_phy_reinit(sky2);
2748
2749         return 0;
2750 }
2751
2752 static void sky2_get_drvinfo(struct net_device *dev,
2753                              struct ethtool_drvinfo *info)
2754 {
2755         struct sky2_port *sky2 = netdev_priv(dev);
2756
2757         strcpy(info->driver, DRV_NAME);
2758         strcpy(info->version, DRV_VERSION);
2759         strcpy(info->fw_version, "N/A");
2760         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2761 }
2762
2763 static const struct sky2_stat {
2764         char name[ETH_GSTRING_LEN];
2765         u16 offset;
2766 } sky2_stats[] = {
2767         { "tx_bytes",      GM_TXO_OK_HI },
2768         { "rx_bytes",      GM_RXO_OK_HI },
2769         { "tx_broadcast",  GM_TXF_BC_OK },
2770         { "rx_broadcast",  GM_RXF_BC_OK },
2771         { "tx_multicast",  GM_TXF_MC_OK },
2772         { "rx_multicast",  GM_RXF_MC_OK },
2773         { "tx_unicast",    GM_TXF_UC_OK },
2774         { "rx_unicast",    GM_RXF_UC_OK },
2775         { "tx_mac_pause",  GM_TXF_MPAUSE },
2776         { "rx_mac_pause",  GM_RXF_MPAUSE },
2777         { "collisions",    GM_TXF_COL },
2778         { "late_collision",GM_TXF_LAT_COL },
2779         { "aborted",       GM_TXF_ABO_COL },
2780         { "single_collisions", GM_TXF_SNG_COL },
2781         { "multi_collisions", GM_TXF_MUL_COL },
2782
2783         { "rx_short",      GM_RXF_SHT },
2784         { "rx_runt",       GM_RXE_FRAG },
2785         { "rx_64_byte_packets", GM_RXF_64B },
2786         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2787         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2788         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2789         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2790         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2791         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2792         { "rx_too_long",   GM_RXF_LNG_ERR },
2793         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2794         { "rx_jabber",     GM_RXF_JAB_PKT },
2795         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2796
2797         { "tx_64_byte_packets", GM_TXF_64B },
2798         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2799         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2800         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2801         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2802         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2803         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2804         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2805 };
2806
2807 static u32 sky2_get_rx_csum(struct net_device *dev)
2808 {
2809         struct sky2_port *sky2 = netdev_priv(dev);
2810
2811         return sky2->rx_csum;
2812 }
2813
2814 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2815 {
2816         struct sky2_port *sky2 = netdev_priv(dev);
2817
2818         sky2->rx_csum = data;
2819
2820         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2821                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2822
2823         return 0;
2824 }
2825
2826 static u32 sky2_get_msglevel(struct net_device *netdev)
2827 {
2828         struct sky2_port *sky2 = netdev_priv(netdev);
2829         return sky2->msg_enable;
2830 }
2831
2832 static int sky2_nway_reset(struct net_device *dev)
2833 {
2834         struct sky2_port *sky2 = netdev_priv(dev);
2835
2836         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
2837                 return -EINVAL;
2838
2839         sky2_phy_reinit(sky2);
2840
2841         return 0;
2842 }
2843
2844 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2845 {
2846         struct sky2_hw *hw = sky2->hw;
2847         unsigned port = sky2->port;
2848         int i;
2849
2850         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2851             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2852         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2853             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2854
2855         for (i = 2; i < count; i++)
2856                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2857 }
2858
2859 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2860 {
2861         struct sky2_port *sky2 = netdev_priv(netdev);
2862         sky2->msg_enable = value;
2863 }
2864
2865 static int sky2_get_stats_count(struct net_device *dev)
2866 {
2867         return ARRAY_SIZE(sky2_stats);
2868 }
2869
2870 static void sky2_get_ethtool_stats(struct net_device *dev,
2871                                    struct ethtool_stats *stats, u64 * data)
2872 {
2873         struct sky2_port *sky2 = netdev_priv(dev);
2874
2875         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2876 }
2877
2878 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2879 {
2880         int i;
2881
2882         switch (stringset) {
2883         case ETH_SS_STATS:
2884                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2885                         memcpy(data + i * ETH_GSTRING_LEN,
2886                                sky2_stats[i].name, ETH_GSTRING_LEN);
2887                 break;
2888         }
2889 }
2890
2891 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2892 {
2893         struct sky2_port *sky2 = netdev_priv(dev);
2894         return &sky2->net_stats;
2895 }
2896
2897 static int sky2_set_mac_address(struct net_device *dev, void *p)
2898 {
2899         struct sky2_port *sky2 = netdev_priv(dev);
2900         struct sky2_hw *hw = sky2->hw;
2901         unsigned port = sky2->port;
2902         const struct sockaddr *addr = p;
2903
2904         if (!is_valid_ether_addr(addr->sa_data))
2905                 return -EADDRNOTAVAIL;
2906
2907         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2908         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2909                     dev->dev_addr, ETH_ALEN);
2910         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2911                     dev->dev_addr, ETH_ALEN);
2912
2913         /* virtual address for data */
2914         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2915
2916         /* physical address: used for pause frames */
2917         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2918
2919         return 0;
2920 }
2921
2922 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
2923 {
2924         u32 bit;
2925
2926         bit = ether_crc(ETH_ALEN, addr) & 63;
2927         filter[bit >> 3] |= 1 << (bit & 7);
2928 }
2929
2930 static void sky2_set_multicast(struct net_device *dev)
2931 {
2932         struct sky2_port *sky2 = netdev_priv(dev);
2933         struct sky2_hw *hw = sky2->hw;
2934         unsigned port = sky2->port;
2935         struct dev_mc_list *list = dev->mc_list;
2936         u16 reg;
2937         u8 filter[8];
2938         int rx_pause;
2939         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
2940
2941         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
2942         memset(filter, 0, sizeof(filter));
2943
2944         reg = gma_read16(hw, port, GM_RX_CTRL);
2945         reg |= GM_RXCR_UCF_ENA;
2946
2947         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2948                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2949         else if (dev->flags & IFF_ALLMULTI)
2950                 memset(filter, 0xff, sizeof(filter));
2951         else if (dev->mc_count == 0 && !rx_pause)
2952                 reg &= ~GM_RXCR_MCF_ENA;
2953         else {
2954                 int i;
2955                 reg |= GM_RXCR_MCF_ENA;
2956
2957                 if (rx_pause)
2958                         sky2_add_filter(filter, pause_mc_addr);
2959
2960                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
2961                         sky2_add_filter(filter, list->dmi_addr);
2962         }
2963
2964         gma_write16(hw, port, GM_MC_ADDR_H1,
2965                     (u16) filter[0] | ((u16) filter[1] << 8));
2966         gma_write16(hw, port, GM_MC_ADDR_H2,
2967                     (u16) filter[2] | ((u16) filter[3] << 8));
2968         gma_write16(hw, port, GM_MC_ADDR_H3,
2969                     (u16) filter[4] | ((u16) filter[5] << 8));
2970         gma_write16(hw, port, GM_MC_ADDR_H4,
2971                     (u16) filter[6] | ((u16) filter[7] << 8));
2972
2973         gma_write16(hw, port, GM_RX_CTRL, reg);
2974 }
2975
2976 /* Can have one global because blinking is controlled by
2977  * ethtool and that is always under RTNL mutex
2978  */
2979 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2980 {
2981         u16 pg;
2982
2983         switch (hw->chip_id) {
2984         case CHIP_ID_YUKON_XL:
2985                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2986                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2987                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2988                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2989                                    PHY_M_LEDC_INIT_CTRL(7) |
2990                                    PHY_M_LEDC_STA1_CTRL(7) |
2991                                    PHY_M_LEDC_STA0_CTRL(7))
2992                              : 0);
2993
2994                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2995                 break;
2996
2997         default:
2998                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2999                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3000                              on ? PHY_M_LED_ALL : 0);
3001         }
3002 }
3003
3004 /* blink LED's for finding board */
3005 static int sky2_phys_id(struct net_device *dev, u32 data)
3006 {
3007         struct sky2_port *sky2 = netdev_priv(dev);
3008         struct sky2_hw *hw = sky2->hw;
3009         unsigned port = sky2->port;
3010         u16 ledctrl, ledover = 0;
3011         long ms;
3012         int interrupted;
3013         int onoff = 1;
3014
3015         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
3016                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
3017         else
3018                 ms = data * 1000;
3019
3020         /* save initial values */
3021         spin_lock_bh(&sky2->phy_lock);
3022         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3023                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3024                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3025                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
3026                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3027         } else {
3028                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
3029                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
3030         }
3031
3032         interrupted = 0;
3033         while (!interrupted && ms > 0) {
3034                 sky2_led(hw, port, onoff);
3035                 onoff = !onoff;
3036
3037                 spin_unlock_bh(&sky2->phy_lock);
3038                 interrupted = msleep_interruptible(250);
3039                 spin_lock_bh(&sky2->phy_lock);
3040
3041                 ms -= 250;
3042         }
3043
3044         /* resume regularly scheduled programming */
3045         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3046                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3047                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3048                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
3049                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3050         } else {
3051                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
3052                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
3053         }
3054         spin_unlock_bh(&sky2->phy_lock);
3055
3056         return 0;
3057 }
3058
3059 static void sky2_get_pauseparam(struct net_device *dev,
3060                                 struct ethtool_pauseparam *ecmd)
3061 {
3062         struct sky2_port *sky2 = netdev_priv(dev);
3063
3064         switch (sky2->flow_mode) {
3065         case FC_NONE:
3066                 ecmd->tx_pause = ecmd->rx_pause = 0;
3067                 break;
3068         case FC_TX:
3069                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3070                 break;
3071         case FC_RX:
3072                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3073                 break;
3074         case FC_BOTH:
3075                 ecmd->tx_pause = ecmd->rx_pause = 1;
3076         }
3077
3078         ecmd->autoneg = sky2->autoneg;
3079 }
3080
3081 static int sky2_set_pauseparam(struct net_device *dev,
3082                                struct ethtool_pauseparam *ecmd)
3083 {
3084         struct sky2_port *sky2 = netdev_priv(dev);
3085
3086         sky2->autoneg = ecmd->autoneg;
3087         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3088
3089         if (netif_running(dev))
3090                 sky2_phy_reinit(sky2);
3091
3092         return 0;
3093 }
3094
3095 static int sky2_get_coalesce(struct net_device *dev,
3096                              struct ethtool_coalesce *ecmd)
3097 {
3098         struct sky2_port *sky2 = netdev_priv(dev);
3099         struct sky2_hw *hw = sky2->hw;
3100
3101         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3102                 ecmd->tx_coalesce_usecs = 0;
3103         else {
3104                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3105                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3106         }
3107         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3108
3109         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3110                 ecmd->rx_coalesce_usecs = 0;
3111         else {
3112                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3113                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3114         }
3115         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3116
3117         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3118                 ecmd->rx_coalesce_usecs_irq = 0;
3119         else {
3120                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3121                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3122         }
3123
3124         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3125
3126         return 0;
3127 }
3128
3129 /* Note: this affect both ports */
3130 static int sky2_set_coalesce(struct net_device *dev,
3131                              struct ethtool_coalesce *ecmd)
3132 {
3133         struct sky2_port *sky2 = netdev_priv(dev);
3134         struct sky2_hw *hw = sky2->hw;
3135         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3136
3137         if (ecmd->tx_coalesce_usecs > tmax ||
3138             ecmd->rx_coalesce_usecs > tmax ||
3139             ecmd->rx_coalesce_usecs_irq > tmax)
3140                 return -EINVAL;
3141
3142         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3143                 return -EINVAL;
3144         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3145                 return -EINVAL;
3146         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3147                 return -EINVAL;
3148
3149         if (ecmd->tx_coalesce_usecs == 0)
3150                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3151         else {
3152                 sky2_write32(hw, STAT_TX_TIMER_INI,
3153                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3154                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3155         }
3156         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3157
3158         if (ecmd->rx_coalesce_usecs == 0)
3159                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3160         else {
3161                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3162                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3163                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3164         }
3165         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3166
3167         if (ecmd->rx_coalesce_usecs_irq == 0)
3168                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3169         else {
3170                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3171                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3172                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3173         }
3174         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3175         return 0;
3176 }
3177
3178 static void sky2_get_ringparam(struct net_device *dev,
3179                                struct ethtool_ringparam *ering)
3180 {
3181         struct sky2_port *sky2 = netdev_priv(dev);
3182
3183         ering->rx_max_pending = RX_MAX_PENDING;
3184         ering->rx_mini_max_pending = 0;
3185         ering->rx_jumbo_max_pending = 0;
3186         ering->tx_max_pending = TX_RING_SIZE - 1;
3187
3188         ering->rx_pending = sky2->rx_pending;
3189         ering->rx_mini_pending = 0;
3190         ering->rx_jumbo_pending = 0;
3191         ering->tx_pending = sky2->tx_pending;
3192 }
3193
3194 static int sky2_set_ringparam(struct net_device *dev,
3195                               struct ethtool_ringparam *ering)
3196 {
3197         struct sky2_port *sky2 = netdev_priv(dev);
3198         int err = 0;
3199
3200         if (ering->rx_pending > RX_MAX_PENDING ||
3201             ering->rx_pending < 8 ||
3202             ering->tx_pending < MAX_SKB_TX_LE ||
3203             ering->tx_pending > TX_RING_SIZE - 1)
3204                 return -EINVAL;
3205
3206         if (netif_running(dev))
3207                 sky2_down(dev);
3208
3209         sky2->rx_pending = ering->rx_pending;
3210         sky2->tx_pending = ering->tx_pending;
3211
3212         if (netif_running(dev)) {
3213                 err = sky2_up(dev);
3214                 if (err)
3215                         dev_close(dev);
3216                 else
3217                         sky2_set_multicast(dev);
3218         }
3219
3220         return err;
3221 }
3222
3223 static int sky2_get_regs_len(struct net_device *dev)
3224 {
3225         return 0x4000;
3226 }
3227
3228 /*
3229  * Returns copy of control register region
3230  * Note: access to the RAM address register set will cause timeouts.
3231  */
3232 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3233                           void *p)
3234 {
3235         const struct sky2_port *sky2 = netdev_priv(dev);
3236         const void __iomem *io = sky2->hw->regs;
3237
3238         BUG_ON(regs->len < B3_RI_WTO_R1);
3239         regs->version = 1;
3240         memset(p, 0, regs->len);
3241
3242         memcpy_fromio(p, io, B3_RAM_ADDR);
3243
3244         memcpy_fromio(p + B3_RI_WTO_R1,
3245                       io + B3_RI_WTO_R1,
3246                       regs->len - B3_RI_WTO_R1);
3247 }
3248
3249 static const struct ethtool_ops sky2_ethtool_ops = {
3250         .get_settings = sky2_get_settings,
3251         .set_settings = sky2_set_settings,
3252         .get_drvinfo  = sky2_get_drvinfo,
3253         .get_wol      = sky2_get_wol,
3254         .set_wol      = sky2_set_wol,
3255         .get_msglevel = sky2_get_msglevel,
3256         .set_msglevel = sky2_set_msglevel,
3257         .nway_reset   = sky2_nway_reset,
3258         .get_regs_len = sky2_get_regs_len,
3259         .get_regs = sky2_get_regs,
3260         .get_link = ethtool_op_get_link,
3261         .get_sg = ethtool_op_get_sg,
3262         .set_sg = ethtool_op_set_sg,
3263         .get_tx_csum = ethtool_op_get_tx_csum,
3264         .set_tx_csum = ethtool_op_set_tx_csum,
3265         .get_tso = ethtool_op_get_tso,
3266         .set_tso = ethtool_op_set_tso,
3267         .get_rx_csum = sky2_get_rx_csum,
3268         .set_rx_csum = sky2_set_rx_csum,
3269         .get_strings = sky2_get_strings,
3270         .get_coalesce = sky2_get_coalesce,
3271         .set_coalesce = sky2_set_coalesce,
3272         .get_ringparam = sky2_get_ringparam,
3273         .set_ringparam = sky2_set_ringparam,
3274         .get_pauseparam = sky2_get_pauseparam,
3275         .set_pauseparam = sky2_set_pauseparam,
3276         .phys_id = sky2_phys_id,
3277         .get_stats_count = sky2_get_stats_count,
3278         .get_ethtool_stats = sky2_get_ethtool_stats,
3279         .get_perm_addr  = ethtool_op_get_perm_addr,
3280 };
3281
3282 /* Initialize network device */
3283 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3284                                                      unsigned port,
3285                                                      int highmem, int wol)
3286 {
3287         struct sky2_port *sky2;
3288         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3289
3290         if (!dev) {
3291                 dev_err(&hw->pdev->dev, "etherdev alloc failed");
3292                 return NULL;
3293         }
3294
3295         SET_MODULE_OWNER(dev);
3296         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3297         dev->irq = hw->pdev->irq;
3298         dev->open = sky2_up;
3299         dev->stop = sky2_down;
3300         dev->do_ioctl = sky2_ioctl;
3301         dev->hard_start_xmit = sky2_xmit_frame;
3302         dev->get_stats = sky2_get_stats;
3303         dev->set_multicast_list = sky2_set_multicast;
3304         dev->set_mac_address = sky2_set_mac_address;
3305         dev->change_mtu = sky2_change_mtu;
3306         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3307         dev->tx_timeout = sky2_tx_timeout;
3308         dev->watchdog_timeo = TX_WATCHDOG;
3309         if (port == 0)
3310                 dev->poll = sky2_poll;
3311         dev->weight = NAPI_WEIGHT;
3312 #ifdef CONFIG_NET_POLL_CONTROLLER
3313         /* Network console (only works on port 0)
3314          * because netpoll makes assumptions about NAPI
3315          */
3316         if (port == 0)
3317                 dev->poll_controller = sky2_netpoll;
3318 #endif
3319
3320         sky2 = netdev_priv(dev);
3321         sky2->netdev = dev;
3322         sky2->hw = hw;
3323         sky2->msg_enable = netif_msg_init(debug, default_msg);
3324
3325         /* Auto speed and flow control */
3326         sky2->autoneg = AUTONEG_ENABLE;
3327         sky2->flow_mode = FC_BOTH;
3328
3329         sky2->duplex = -1;
3330         sky2->speed = -1;
3331         sky2->advertising = sky2_supported_modes(hw);
3332         sky2->rx_csum = 1;
3333         sky2->wol = wol;
3334
3335         spin_lock_init(&sky2->phy_lock);
3336         sky2->tx_pending = TX_DEF_PENDING;
3337         sky2->rx_pending = RX_DEF_PENDING;
3338
3339         hw->dev[port] = dev;
3340
3341         sky2->port = port;
3342
3343         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
3344         if (highmem)
3345                 dev->features |= NETIF_F_HIGHDMA;
3346
3347 #ifdef SKY2_VLAN_TAG_USED
3348         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3349         dev->vlan_rx_register = sky2_vlan_rx_register;
3350         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3351 #endif
3352
3353         /* read the mac address */
3354         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3355         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3356
3357         /* device is off until link detection */
3358         netif_carrier_off(dev);
3359         netif_stop_queue(dev);
3360
3361         return dev;
3362 }
3363
3364 static void __devinit sky2_show_addr(struct net_device *dev)
3365 {
3366         const struct sky2_port *sky2 = netdev_priv(dev);
3367
3368         if (netif_msg_probe(sky2))
3369                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3370                        dev->name,
3371                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3372                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3373 }
3374
3375 /* Handle software interrupt used during MSI test */
3376 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
3377 {
3378         struct sky2_hw *hw = dev_id;
3379         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3380
3381         if (status == 0)
3382                 return IRQ_NONE;
3383
3384         if (status & Y2_IS_IRQ_SW) {
3385                 hw->msi = 1;
3386                 wake_up(&hw->msi_wait);
3387                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3388         }
3389         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3390
3391         return IRQ_HANDLED;
3392 }
3393
3394 /* Test interrupt path by forcing a a software IRQ */
3395 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3396 {
3397         struct pci_dev *pdev = hw->pdev;
3398         int err;
3399
3400         init_waitqueue_head (&hw->msi_wait);
3401
3402         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3403
3404         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
3405         if (err) {
3406                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3407                 return err;
3408         }
3409
3410         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3411         sky2_read8(hw, B0_CTST);
3412
3413         wait_event_timeout(hw->msi_wait, hw->msi, HZ/10);
3414
3415         if (!hw->msi) {
3416                 /* MSI test failed, go back to INTx mode */
3417                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
3418                          "switching to INTx mode.\n");
3419
3420                 err = -EOPNOTSUPP;
3421                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3422         }
3423
3424         sky2_write32(hw, B0_IMSK, 0);
3425         sky2_read32(hw, B0_IMSK);
3426
3427         free_irq(pdev->irq, hw);
3428
3429         return err;
3430 }
3431
3432 static int __devinit pci_wake_enabled(struct pci_dev *dev)
3433 {
3434         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
3435         u16 value;
3436
3437         if (!pm)
3438                 return 0;
3439         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
3440                 return 0;
3441         return value & PCI_PM_CTRL_PME_ENABLE;
3442 }
3443
3444 static int __devinit sky2_probe(struct pci_dev *pdev,
3445                                 const struct pci_device_id *ent)
3446 {
3447         struct net_device *dev;
3448         struct sky2_hw *hw;
3449         int err, using_dac = 0, wol_default;
3450
3451         err = pci_enable_device(pdev);
3452         if (err) {
3453                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3454                 goto err_out;
3455         }
3456
3457         err = pci_request_regions(pdev, DRV_NAME);
3458         if (err) {
3459                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3460                 goto err_out;
3461         }
3462
3463         pci_set_master(pdev);
3464
3465         if (sizeof(dma_addr_t) > sizeof(u32) &&
3466             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3467                 using_dac = 1;
3468                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3469                 if (err < 0) {
3470                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
3471                                 "for consistent allocations\n");
3472                         goto err_out_free_regions;
3473                 }
3474         } else {
3475                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3476                 if (err) {
3477                         dev_err(&pdev->dev, "no usable DMA configuration\n");
3478                         goto err_out_free_regions;
3479                 }
3480         }
3481
3482         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
3483
3484         err = -ENOMEM;
3485         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3486         if (!hw) {
3487                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3488                 goto err_out_free_regions;
3489         }
3490
3491         hw->pdev = pdev;
3492
3493         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3494         if (!hw->regs) {
3495                 dev_err(&pdev->dev, "cannot map device registers\n");
3496                 goto err_out_free_hw;
3497         }
3498
3499 #ifdef __BIG_ENDIAN
3500         /* The sk98lin vendor driver uses hardware byte swapping but
3501          * this driver uses software swapping.
3502          */
3503         {
3504                 u32 reg;
3505                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3506                 reg &= ~PCI_REV_DESC;
3507                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3508         }
3509 #endif
3510
3511         /* ring for status responses */
3512         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3513                                          &hw->st_dma);
3514         if (!hw->st_le)
3515                 goto err_out_iounmap;
3516
3517         err = sky2_init(hw);
3518         if (err)
3519                 goto err_out_iounmap;
3520
3521         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3522                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3523                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3524                hw->chip_id, hw->chip_rev);
3525
3526         sky2_reset(hw);
3527
3528         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
3529         if (!dev) {
3530                 err = -ENOMEM;
3531                 goto err_out_free_pci;
3532         }
3533
3534         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3535                 err = sky2_test_msi(hw);
3536                 if (err == -EOPNOTSUPP)
3537                         pci_disable_msi(pdev);
3538                 else if (err)
3539                         goto err_out_free_netdev;
3540         }
3541
3542         err = register_netdev(dev);
3543         if (err) {
3544                 dev_err(&pdev->dev, "cannot register net device\n");
3545                 goto err_out_free_netdev;
3546         }
3547
3548         err = request_irq(pdev->irq,  sky2_intr, hw->msi ? 0 : IRQF_SHARED,
3549                           dev->name, hw);
3550         if (err) {
3551                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3552                 goto err_out_unregister;
3553         }
3554         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3555
3556         sky2_show_addr(dev);
3557
3558         if (hw->ports > 1) {
3559                 struct net_device *dev1;
3560
3561                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
3562                 if (!dev1)
3563                         dev_warn(&pdev->dev, "allocation for second device failed\n");
3564                 else if ((err = register_netdev(dev1))) {
3565                         dev_warn(&pdev->dev,
3566                                  "register of second port failed (%d)\n", err);
3567                         hw->dev[1] = NULL;
3568                         free_netdev(dev1);
3569                 } else
3570                         sky2_show_addr(dev1);
3571         }
3572
3573         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3574         sky2_idle_start(hw);
3575
3576         pci_set_drvdata(pdev, hw);
3577
3578         return 0;
3579
3580 err_out_unregister:
3581         if (hw->msi)
3582                 pci_disable_msi(pdev);
3583         unregister_netdev(dev);
3584 err_out_free_netdev:
3585         free_netdev(dev);
3586 err_out_free_pci:
3587         sky2_write8(hw, B0_CTST, CS_RST_SET);
3588         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3589 err_out_iounmap:
3590         iounmap(hw->regs);
3591 err_out_free_hw:
3592         kfree(hw);
3593 err_out_free_regions:
3594         pci_release_regions(pdev);
3595         pci_disable_device(pdev);
3596 err_out:
3597         return err;
3598 }
3599
3600 static void __devexit sky2_remove(struct pci_dev *pdev)
3601 {
3602         struct sky2_hw *hw = pci_get_drvdata(pdev);
3603         struct net_device *dev0, *dev1;
3604
3605         if (!hw)
3606                 return;
3607
3608         del_timer_sync(&hw->idle_timer);
3609
3610         sky2_write32(hw, B0_IMSK, 0);
3611         synchronize_irq(hw->pdev->irq);
3612
3613         dev0 = hw->dev[0];
3614         dev1 = hw->dev[1];
3615         if (dev1)
3616                 unregister_netdev(dev1);
3617         unregister_netdev(dev0);
3618
3619         sky2_power_aux(hw);
3620
3621         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3622         sky2_write8(hw, B0_CTST, CS_RST_SET);
3623         sky2_read8(hw, B0_CTST);
3624
3625         free_irq(pdev->irq, hw);
3626         if (hw->msi)
3627                 pci_disable_msi(pdev);
3628         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3629         pci_release_regions(pdev);
3630         pci_disable_device(pdev);
3631
3632         if (dev1)
3633                 free_netdev(dev1);
3634         free_netdev(dev0);
3635         iounmap(hw->regs);
3636         kfree(hw);
3637
3638         pci_set_drvdata(pdev, NULL);
3639 }
3640
3641 #ifdef CONFIG_PM
3642 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3643 {
3644         struct sky2_hw *hw = pci_get_drvdata(pdev);
3645         int i, wol = 0;
3646
3647         del_timer_sync(&hw->idle_timer);
3648         netif_poll_disable(hw->dev[0]);
3649
3650         for (i = 0; i < hw->ports; i++) {
3651                 struct net_device *dev = hw->dev[i];
3652                 struct sky2_port *sky2 = netdev_priv(dev);
3653
3654                 if (netif_running(dev))
3655                         sky2_down(dev);
3656
3657                 if (sky2->wol)
3658                         sky2_wol_init(sky2);
3659
3660                 wol |= sky2->wol;
3661         }
3662
3663         sky2_write32(hw, B0_IMSK, 0);
3664         sky2_power_aux(hw);
3665
3666         pci_save_state(pdev);
3667         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3668         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3669
3670         return 0;
3671 }
3672
3673 static int sky2_resume(struct pci_dev *pdev)
3674 {
3675         struct sky2_hw *hw = pci_get_drvdata(pdev);
3676         int i, err;
3677
3678         err = pci_set_power_state(pdev, PCI_D0);
3679         if (err)
3680                 goto out;
3681
3682         err = pci_restore_state(pdev);
3683         if (err)
3684                 goto out;
3685
3686         pci_enable_wake(pdev, PCI_D0, 0);
3687         sky2_reset(hw);
3688
3689         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3690
3691         for (i = 0; i < hw->ports; i++) {
3692                 struct net_device *dev = hw->dev[i];
3693                 if (netif_running(dev)) {
3694                         err = sky2_up(dev);
3695                         if (err) {
3696                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3697                                        dev->name, err);
3698                                 dev_close(dev);
3699                                 goto out;
3700                         }
3701                 }
3702         }
3703
3704         netif_poll_enable(hw->dev[0]);
3705         sky2_idle_start(hw);
3706         return 0;
3707 out:
3708         dev_err(&pdev->dev, "resume failed (%d)\n", err);
3709         pci_disable_device(pdev);
3710         return err;
3711 }
3712 #endif
3713
3714 static void sky2_shutdown(struct pci_dev *pdev)
3715 {
3716         struct sky2_hw *hw = pci_get_drvdata(pdev);
3717         int i, wol = 0;
3718
3719         del_timer_sync(&hw->idle_timer);
3720         netif_poll_disable(hw->dev[0]);
3721
3722         for (i = 0; i < hw->ports; i++) {
3723                 struct net_device *dev = hw->dev[i];
3724                 struct sky2_port *sky2 = netdev_priv(dev);
3725
3726                 if (sky2->wol) {
3727                         wol = 1;
3728                         sky2_wol_init(sky2);
3729                 }
3730         }
3731
3732         if (wol)
3733                 sky2_power_aux(hw);
3734
3735         pci_enable_wake(pdev, PCI_D3hot, wol);
3736         pci_enable_wake(pdev, PCI_D3cold, wol);
3737
3738         pci_disable_device(pdev);
3739         pci_set_power_state(pdev, PCI_D3hot);
3740
3741 }
3742
3743 static struct pci_driver sky2_driver = {
3744         .name = DRV_NAME,
3745         .id_table = sky2_id_table,
3746         .probe = sky2_probe,
3747         .remove = __devexit_p(sky2_remove),
3748 #ifdef CONFIG_PM
3749         .suspend = sky2_suspend,
3750         .resume = sky2_resume,
3751 #endif
3752         .shutdown = sky2_shutdown,
3753 };
3754
3755 static int __init sky2_init_module(void)
3756 {
3757         return pci_register_driver(&sky2_driver);
3758 }
3759
3760 static void __exit sky2_cleanup_module(void)
3761 {
3762         pci_unregister_driver(&sky2_driver);
3763 }
3764
3765 module_init(sky2_init_module);
3766 module_exit(sky2_cleanup_module);
3767
3768 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3769 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
3770 MODULE_LICENSE("GPL");
3771 MODULE_VERSION(DRV_VERSION);