drivers/net/vmxnet3/vmxnet3_defs.h

   1 /*
   2  * Linux driver for VMware's vmxnet3 ethernet NIC.
   3  *
   4  * Copyright (C) 2008-2016, VMware, Inc. All Rights Reserved.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License as published by the
   8  * Free Software Foundation; version 2 of the License and no later version.
   9  *
  10  * This program is distributed in the hope that it will be useful, but
  11  * WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  13  * NON INFRINGEMENT.  See the GNU General Public License for more
  14  * details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA.
  19  *
  20  * The full GNU General Public License is included in this distribution in
  21  * the file called "COPYING".
  22  *
  23  * Maintained by: pv-drivers@vmware.com
  24  *
  25  */
  26
  27 #ifndef _VMXNET3_DEFS_H_
  28 #define _VMXNET3_DEFS_H_
  29
  30 #include "upt1_defs.h"
  31
  32 /* all registers are 32 bit wide */
  33 /* BAR 1 */
  34 enum {
  35         VMXNET3_REG_VRRS        = 0x0,  /* Vmxnet3 Revision Report Selection */
  36         VMXNET3_REG_UVRS        = 0x8,  /* UPT Version Report Selection */
  37         VMXNET3_REG_DSAL        = 0x10, /* Driver Shared Address Low */
  38         VMXNET3_REG_DSAH        = 0x18, /* Driver Shared Address High */
  39         VMXNET3_REG_CMD         = 0x20, /* Command */
  40         VMXNET3_REG_MACL        = 0x28, /* MAC Address Low */
  41         VMXNET3_REG_MACH        = 0x30, /* MAC Address High */
  42         VMXNET3_REG_ICR         = 0x38, /* Interrupt Cause Register */
  43         VMXNET3_REG_ECR         = 0x40  /* Event Cause Register */
  44 };
  45
  46 /* BAR 0 */
  47 enum {
  48         VMXNET3_REG_IMR         = 0x0,   /* Interrupt Mask Register */
  49         VMXNET3_REG_TXPROD      = 0x600, /* Tx Producer Index */
  50         VMXNET3_REG_RXPROD      = 0x800, /* Rx Producer Index for ring 1 */
  51         VMXNET3_REG_RXPROD2     = 0xA00  /* Rx Producer Index for ring 2 */
  52 };
  53
  54 #define VMXNET3_PT_REG_SIZE     4096    /* BAR 0 */
  55 #define VMXNET3_VD_REG_SIZE     4096    /* BAR 1 */
  56
  57 #define VMXNET3_REG_ALIGN       8       /* All registers are 8-byte aligned. */
  58 #define VMXNET3_REG_ALIGN_MASK  0x7
  59
  60 /* I/O Mapped access to registers */
  61 #define VMXNET3_IO_TYPE_PT              0
  62 #define VMXNET3_IO_TYPE_VD              1
  63 #define VMXNET3_IO_ADDR(type, reg)      (((type) << 24) | ((reg) & 0xFFFFFF))
  64 #define VMXNET3_IO_TYPE(addr)           ((addr) >> 24)
  65 #define VMXNET3_IO_REG(addr)            ((addr) & 0xFFFFFF)
  66
  67 enum {
  68         VMXNET3_CMD_FIRST_SET = 0xCAFE0000,
  69         VMXNET3_CMD_ACTIVATE_DEV = VMXNET3_CMD_FIRST_SET,
  70         VMXNET3_CMD_QUIESCE_DEV,
  71         VMXNET3_CMD_RESET_DEV,
  72         VMXNET3_CMD_UPDATE_RX_MODE,
  73         VMXNET3_CMD_UPDATE_MAC_FILTERS,
  74         VMXNET3_CMD_UPDATE_VLAN_FILTERS,
  75         VMXNET3_CMD_UPDATE_RSSIDT,
  76         VMXNET3_CMD_UPDATE_IML,
  77         VMXNET3_CMD_UPDATE_PMCFG,
  78         VMXNET3_CMD_UPDATE_FEATURE,
  79         VMXNET3_CMD_RESERVED1,
  80         VMXNET3_CMD_LOAD_PLUGIN,
  81         VMXNET3_CMD_RESERVED2,
  82         VMXNET3_CMD_RESERVED3,
  83
  84         VMXNET3_CMD_FIRST_GET = 0xF00D0000,
  85         VMXNET3_CMD_GET_QUEUE_STATUS = VMXNET3_CMD_FIRST_GET,
  86         VMXNET3_CMD_GET_STATS,
  87         VMXNET3_CMD_GET_LINK,
  88         VMXNET3_CMD_GET_PERM_MAC_LO,
  89         VMXNET3_CMD_GET_PERM_MAC_HI,
  90         VMXNET3_CMD_GET_DID_LO,
  91         VMXNET3_CMD_GET_DID_HI,
  92         VMXNET3_CMD_GET_DEV_EXTRA_INFO,
  93         VMXNET3_CMD_GET_CONF_INTR,
  94         VMXNET3_CMD_GET_RESERVED1,
  95         VMXNET3_CMD_GET_TXDATA_DESC_SIZE
  96 };
  97
  98 /*
  99  *      Little Endian layout of bitfields -
 100  *      Byte 0 :        7.....len.....0
 101  *      Byte 1 :        rsvd gen 13.len.8
 102  *      Byte 2 :        5.msscof.0 ext1  dtype
 103  *      Byte 3 :        13...msscof...6
 104  *
 105  *      Big Endian layout of bitfields -
 106  *      Byte 0:         13...msscof...6
 107  *      Byte 1 :        5.msscof.0 ext1  dtype
 108  *      Byte 2 :        rsvd gen 13.len.8
 109  *      Byte 3 :        7.....len.....0
 110  *
 111  *      Thus, le32_to_cpu on the dword will allow the big endian driver to read
 112  *      the bit fields correctly. And cpu_to_le32 will convert bitfields
 113  *      bit fields written by big endian driver to format required by device.
 114  */
 115
 116 struct Vmxnet3_TxDesc {
 117         __le64 addr;
 118
 119 #ifdef __BIG_ENDIAN_BITFIELD
 120         u32 msscof:14;  /* MSS, checksum offset, flags */
 121         u32 ext1:1;
 122         u32 dtype:1;    /* descriptor type */
 123         u32 rsvd:1;
 124         u32 gen:1;      /* generation bit */
 125         u32 len:14;
 126 #else
 127         u32 len:14;
 128         u32 gen:1;      /* generation bit */
 129         u32 rsvd:1;
 130         u32 dtype:1;    /* descriptor type */
 131         u32 ext1:1;
 132         u32 msscof:14;  /* MSS, checksum offset, flags */
 133 #endif  /* __BIG_ENDIAN_BITFIELD */
 134
 135 #ifdef __BIG_ENDIAN_BITFIELD
 136         u32 tci:16;     /* Tag to Insert */
 137         u32 ti:1;       /* VLAN Tag Insertion */
 138         u32 ext2:1;
 139         u32 cq:1;       /* completion request */
 140         u32 eop:1;      /* End Of Packet */
 141         u32 om:2;       /* offload mode */
 142         u32 hlen:10;    /* header len */
 143 #else
 144         u32 hlen:10;    /* header len */
 145         u32 om:2;       /* offload mode */
 146         u32 eop:1;      /* End Of Packet */
 147         u32 cq:1;       /* completion request */
 148         u32 ext2:1;
 149         u32 ti:1;       /* VLAN Tag Insertion */
 150         u32 tci:16;     /* Tag to Insert */
 151 #endif  /* __BIG_ENDIAN_BITFIELD */
 152 };
 153
 154 /* TxDesc.OM values */
 155 #define VMXNET3_OM_NONE         0
 156 #define VMXNET3_OM_CSUM         2
 157 #define VMXNET3_OM_TSO          3
 158
 159 /* fields in TxDesc we access w/o using bit fields */
 160 #define VMXNET3_TXD_EOP_SHIFT   12
 161 #define VMXNET3_TXD_CQ_SHIFT    13
 162 #define VMXNET3_TXD_GEN_SHIFT   14
 163 #define VMXNET3_TXD_EOP_DWORD_SHIFT 3
 164 #define VMXNET3_TXD_GEN_DWORD_SHIFT 2
 165
 166 #define VMXNET3_TXD_CQ          (1 << VMXNET3_TXD_CQ_SHIFT)
 167 #define VMXNET3_TXD_EOP         (1 << VMXNET3_TXD_EOP_SHIFT)
 168 #define VMXNET3_TXD_GEN         (1 << VMXNET3_TXD_GEN_SHIFT)
 169
 170 #define VMXNET3_HDR_COPY_SIZE   128
 171
 172
 173 struct Vmxnet3_TxDataDesc {
 174         u8              data[VMXNET3_HDR_COPY_SIZE];
 175 };
 176
 177 #define VMXNET3_TCD_GEN_SHIFT   31
 178 #define VMXNET3_TCD_GEN_SIZE    1
 179 #define VMXNET3_TCD_TXIDX_SHIFT 0
 180 #define VMXNET3_TCD_TXIDX_SIZE  12
 181 #define VMXNET3_TCD_GEN_DWORD_SHIFT     3
 182
 183 struct Vmxnet3_TxCompDesc {
 184         u32             txdIdx:12;    /* Index of the EOP TxDesc */
 185         u32             ext1:20;
 186
 187         __le32          ext2;
 188         __le32          ext3;
 189
 190         u32             rsvd:24;
 191         u32             type:7;       /* completion type */
 192         u32             gen:1;        /* generation bit */
 193 };
 194
 195 struct Vmxnet3_RxDesc {
 196         __le64          addr;
 197
 198 #ifdef __BIG_ENDIAN_BITFIELD
 199         u32             gen:1;        /* Generation bit */
 200         u32             rsvd:15;
 201         u32             dtype:1;      /* Descriptor type */
 202         u32             btype:1;      /* Buffer Type */
 203         u32             len:14;
 204 #else
 205         u32             len:14;
 206         u32             btype:1;      /* Buffer Type */
 207         u32             dtype:1;      /* Descriptor type */
 208         u32             rsvd:15;
 209         u32             gen:1;        /* Generation bit */
 210 #endif
 211         u32             ext1;
 212 };
 213
 214 /* values of RXD.BTYPE */
 215 #define VMXNET3_RXD_BTYPE_HEAD   0    /* head only */
 216 #define VMXNET3_RXD_BTYPE_BODY   1    /* body only */
 217
 218 /* fields in RxDesc we access w/o using bit fields */
 219 #define VMXNET3_RXD_BTYPE_SHIFT  14
 220 #define VMXNET3_RXD_GEN_SHIFT    31
 221
 222 struct Vmxnet3_RxCompDesc {
 223 #ifdef __BIG_ENDIAN_BITFIELD
 224         u32             ext2:1;
 225         u32             cnc:1;        /* Checksum Not Calculated */
 226         u32             rssType:4;    /* RSS hash type used */
 227         u32             rqID:10;      /* rx queue/ring ID */
 228         u32             sop:1;        /* Start of Packet */
 229         u32             eop:1;        /* End of Packet */
 230         u32             ext1:2;
 231         u32             rxdIdx:12;    /* Index of the RxDesc */
 232 #else
 233         u32             rxdIdx:12;    /* Index of the RxDesc */
 234         u32             ext1:2;
 235         u32             eop:1;        /* End of Packet */
 236         u32             sop:1;        /* Start of Packet */
 237         u32             rqID:10;      /* rx queue/ring ID */
 238         u32             rssType:4;    /* RSS hash type used */
 239         u32             cnc:1;        /* Checksum Not Calculated */
 240         u32             ext2:1;
 241 #endif  /* __BIG_ENDIAN_BITFIELD */
 242
 243         __le32          rssHash;      /* RSS hash value */
 244
 245 #ifdef __BIG_ENDIAN_BITFIELD
 246         u32             tci:16;       /* Tag stripped */
 247         u32             ts:1;         /* Tag is stripped */
 248         u32             err:1;        /* Error */
 249         u32             len:14;       /* data length */
 250 #else
 251         u32             len:14;       /* data length */
 252         u32             err:1;        /* Error */
 253         u32             ts:1;         /* Tag is stripped */
 254         u32             tci:16;       /* Tag stripped */
 255 #endif  /* __BIG_ENDIAN_BITFIELD */
 256
 257
 258 #ifdef __BIG_ENDIAN_BITFIELD
 259         u32             gen:1;        /* generation bit */
 260         u32             type:7;       /* completion type */
 261         u32             fcs:1;        /* Frame CRC correct */
 262         u32             frg:1;        /* IP Fragment */
 263         u32             v4:1;         /* IPv4 */
 264         u32             v6:1;         /* IPv6 */
 265         u32             ipc:1;        /* IP Checksum Correct */
 266         u32             tcp:1;        /* TCP packet */
 267         u32             udp:1;        /* UDP packet */
 268         u32             tuc:1;        /* TCP/UDP Checksum Correct */
 269         u32             csum:16;
 270 #else
 271         u32             csum:16;
 272         u32             tuc:1;        /* TCP/UDP Checksum Correct */
 273         u32             udp:1;        /* UDP packet */
 274         u32             tcp:1;        /* TCP packet */
 275         u32             ipc:1;        /* IP Checksum Correct */
 276         u32             v6:1;         /* IPv6 */
 277         u32             v4:1;         /* IPv4 */
 278         u32             frg:1;        /* IP Fragment */
 279         u32             fcs:1;        /* Frame CRC correct */
 280         u32             type:7;       /* completion type */
 281         u32             gen:1;        /* generation bit */
 282 #endif  /* __BIG_ENDIAN_BITFIELD */
 283 };
 284
 285 struct Vmxnet3_RxCompDescExt {
 286         __le32          dword1;
 287         u8              segCnt;       /* Number of aggregated packets */
 288         u8              dupAckCnt;    /* Number of duplicate Acks */
 289         __le16          tsDelta;      /* TCP timestamp difference */
 290         __le32          dword2;
 291 #ifdef __BIG_ENDIAN_BITFIELD
 292         u32             gen:1;        /* generation bit */
 293         u32             type:7;       /* completion type */
 294         u32             fcs:1;        /* Frame CRC correct */
 295         u32             frg:1;        /* IP Fragment */
 296         u32             v4:1;         /* IPv4 */
 297         u32             v6:1;         /* IPv6 */
 298         u32             ipc:1;        /* IP Checksum Correct */
 299         u32             tcp:1;        /* TCP packet */
 300         u32             udp:1;        /* UDP packet */
 301         u32             tuc:1;        /* TCP/UDP Checksum Correct */
 302         u32             mss:16;
 303 #else
 304         u32             mss:16;
 305         u32             tuc:1;        /* TCP/UDP Checksum Correct */
 306         u32             udp:1;        /* UDP packet */
 307         u32             tcp:1;        /* TCP packet */
 308         u32             ipc:1;        /* IP Checksum Correct */
 309         u32             v6:1;         /* IPv6 */
 310         u32             v4:1;         /* IPv4 */
 311         u32             frg:1;        /* IP Fragment */
 312         u32             fcs:1;        /* Frame CRC correct */
 313         u32             type:7;       /* completion type */
 314         u32             gen:1;        /* generation bit */
 315 #endif  /* __BIG_ENDIAN_BITFIELD */
 316 };
 317
 318
 319 /* fields in RxCompDesc we access via Vmxnet3_GenericDesc.dword[3] */
 320 #define VMXNET3_RCD_TUC_SHIFT   16
 321 #define VMXNET3_RCD_IPC_SHIFT   19
 322
 323 /* fields in RxCompDesc we access via Vmxnet3_GenericDesc.qword[1] */
 324 #define VMXNET3_RCD_TYPE_SHIFT  56
 325 #define VMXNET3_RCD_GEN_SHIFT   63
 326
 327 /* csum OK for TCP/UDP pkts over IP */
 328 #define VMXNET3_RCD_CSUM_OK (1 << VMXNET3_RCD_TUC_SHIFT | \
 329                              1 << VMXNET3_RCD_IPC_SHIFT)
 330 #define VMXNET3_TXD_GEN_SIZE 1
 331 #define VMXNET3_TXD_EOP_SIZE 1
 332
 333 /* value of RxCompDesc.rssType */
 334 enum {
 335         VMXNET3_RCD_RSS_TYPE_NONE     = 0,
 336         VMXNET3_RCD_RSS_TYPE_IPV4     = 1,
 337         VMXNET3_RCD_RSS_TYPE_TCPIPV4  = 2,
 338         VMXNET3_RCD_RSS_TYPE_IPV6     = 3,
 339         VMXNET3_RCD_RSS_TYPE_TCPIPV6  = 4,
 340 };
 341
 342
 343 /* a union for accessing all cmd/completion descriptors */
 344 union Vmxnet3_GenericDesc {
 345         __le64                          qword[2];
 346         __le32                          dword[4];
 347         __le16                          word[8];
 348         struct Vmxnet3_TxDesc           txd;
 349         struct Vmxnet3_RxDesc           rxd;
 350         struct Vmxnet3_TxCompDesc       tcd;
 351         struct Vmxnet3_RxCompDesc       rcd;
 352         struct Vmxnet3_RxCompDescExt    rcdExt;
 353 };
 354
 355 #define VMXNET3_INIT_GEN       1
 356
 357 /* Max size of a single tx buffer */
 358 #define VMXNET3_MAX_TX_BUF_SIZE  (1 << 14)
 359
 360 /* # of tx desc needed for a tx buffer size */
 361 #define VMXNET3_TXD_NEEDED(size) (((size) + VMXNET3_MAX_TX_BUF_SIZE - 1) / \
 362                                   VMXNET3_MAX_TX_BUF_SIZE)
 363
 364 /* max # of tx descs for a non-tso pkt */
 365 #define VMXNET3_MAX_TXD_PER_PKT 16
 366
 367 /* Max size of a single rx buffer */
 368 #define VMXNET3_MAX_RX_BUF_SIZE  ((1 << 14) - 1)
 369 /* Minimum size of a type 0 buffer */
 370 #define VMXNET3_MIN_T0_BUF_SIZE  128
 371 #define VMXNET3_MAX_CSUM_OFFSET  1024
 372
 373 /* Ring base address alignment */
 374 #define VMXNET3_RING_BA_ALIGN   512
 375 #define VMXNET3_RING_BA_MASK    (VMXNET3_RING_BA_ALIGN - 1)
 376
 377 /* Ring size must be a multiple of 32 */
 378 #define VMXNET3_RING_SIZE_ALIGN 32
 379 #define VMXNET3_RING_SIZE_MASK  (VMXNET3_RING_SIZE_ALIGN - 1)
 380
 381 /* Tx Data Ring buffer size must be a multiple of 64 */
 382 #define VMXNET3_TXDATA_DESC_SIZE_ALIGN 64
 383 #define VMXNET3_TXDATA_DESC_SIZE_MASK  (VMXNET3_TXDATA_DESC_SIZE_ALIGN - 1)
 384
 385 /* Max ring size */
 386 #define VMXNET3_TX_RING_MAX_SIZE   4096
 387 #define VMXNET3_TC_RING_MAX_SIZE   4096
 388 #define VMXNET3_RX_RING_MAX_SIZE   4096
 389 #define VMXNET3_RX_RING2_MAX_SIZE  4096
 390 #define VMXNET3_RC_RING_MAX_SIZE   8192
 391
 392 #define VMXNET3_TXDATA_DESC_MIN_SIZE 128
 393 #define VMXNET3_TXDATA_DESC_MAX_SIZE 2048
 394
 395 /* a list of reasons for queue stop */
 396
 397 enum {
 398  VMXNET3_ERR_NOEOP        = 0x80000000,  /* cannot find the EOP desc of a pkt */
 399  VMXNET3_ERR_TXD_REUSE    = 0x80000001,  /* reuse TxDesc before tx completion */
 400  VMXNET3_ERR_BIG_PKT      = 0x80000002,  /* too many TxDesc for a pkt */
 401  VMXNET3_ERR_DESC_NOT_SPT = 0x80000003,  /* descriptor type not supported */
 402  VMXNET3_ERR_SMALL_BUF    = 0x80000004,  /* type 0 buffer too small */
 403  VMXNET3_ERR_STRESS       = 0x80000005,  /* stress option firing in vmkernel */
 404  VMXNET3_ERR_SWITCH       = 0x80000006,  /* mode switch failure */
 405  VMXNET3_ERR_TXD_INVALID  = 0x80000007,  /* invalid TxDesc */
 406 };
 407
 408 /* completion descriptor types */
 409 #define VMXNET3_CDTYPE_TXCOMP      0    /* Tx Completion Descriptor */
 410 #define VMXNET3_CDTYPE_RXCOMP      3    /* Rx Completion Descriptor */
 411 #define VMXNET3_CDTYPE_RXCOMP_LRO  4    /* Rx Completion Descriptor for LRO */
 412
 413 enum {
 414         VMXNET3_GOS_BITS_UNK    = 0,   /* unknown */
 415         VMXNET3_GOS_BITS_32     = 1,
 416         VMXNET3_GOS_BITS_64     = 2,
 417 };
 418
 419 #define VMXNET3_GOS_TYPE_LINUX  1
 420
 421
 422 struct Vmxnet3_GOSInfo {
 423 #ifdef __BIG_ENDIAN_BITFIELD
 424         u32             gosMisc:10;    /* other info about gos */
 425         u32             gosVer:16;     /* gos version */
 426         u32             gosType:4;     /* which guest */
 427         u32             gosBits:2;    /* 32-bit or 64-bit? */
 428 #else
 429         u32             gosBits:2;     /* 32-bit or 64-bit? */
 430         u32             gosType:4;     /* which guest */
 431         u32             gosVer:16;     /* gos version */
 432         u32             gosMisc:10;    /* other info about gos */
 433 #endif  /* __BIG_ENDIAN_BITFIELD */
 434 };
 435
 436 struct Vmxnet3_DriverInfo {
 437         __le32                          version;
 438         struct Vmxnet3_GOSInfo          gos;
 439         __le32                          vmxnet3RevSpt;
 440         __le32                          uptVerSpt;
 441 };
 442
 443
 444 #define VMXNET3_REV1_MAGIC  3133079265u
 445
 446 /*
 447  * QueueDescPA must be 128 bytes aligned. It points to an array of
 448  * Vmxnet3_TxQueueDesc followed by an array of Vmxnet3_RxQueueDesc.
 449  * The number of Vmxnet3_TxQueueDesc/Vmxnet3_RxQueueDesc are specified by
 450  * Vmxnet3_MiscConf.numTxQueues/numRxQueues, respectively.
 451  */
 452 #define VMXNET3_QUEUE_DESC_ALIGN  128
 453
 454
 455 struct Vmxnet3_MiscConf {
 456         struct Vmxnet3_DriverInfo driverInfo;
 457         __le64          uptFeatures;
 458         __le64          ddPA;         /* driver data PA */
 459         __le64          queueDescPA;  /* queue descriptor table PA */
 460         __le32          ddLen;        /* driver data len */
 461         __le32          queueDescLen; /* queue desc. table len in bytes */
 462         __le32          mtu;
 463         __le16          maxNumRxSG;
 464         u8              numTxQueues;
 465         u8              numRxQueues;
 466         __le32          reserved[4];
 467 };
 468
 469
 470 struct Vmxnet3_TxQueueConf {
 471         __le64          txRingBasePA;
 472         __le64          dataRingBasePA;
 473         __le64          compRingBasePA;
 474         __le64          ddPA;         /* driver data */
 475         __le64          reserved;
 476         __le32          txRingSize;   /* # of tx desc */
 477         __le32          dataRingSize; /* # of data desc */
 478         __le32          compRingSize; /* # of comp desc */
 479         __le32          ddLen;        /* size of driver data */
 480         u8              intrIdx;
 481         u8              _pad1[1];
 482         __le16          txDataRingDescSize;
 483         u8              _pad2[4];
 484 };
 485
 486
 487 struct Vmxnet3_RxQueueConf {
 488         __le64          rxRingBasePA[2];
 489         __le64          compRingBasePA;
 490         __le64          ddPA;            /* driver data */
 491         __le64          reserved;
 492         __le32          rxRingSize[2];   /* # of rx desc */
 493         __le32          compRingSize;    /* # of rx comp desc */
 494         __le32          ddLen;           /* size of driver data */
 495         u8              intrIdx;
 496         u8              _pad[7];
 497 };
 498
 499
 500 enum vmxnet3_intr_mask_mode {
 501         VMXNET3_IMM_AUTO   = 0,
 502         VMXNET3_IMM_ACTIVE = 1,
 503         VMXNET3_IMM_LAZY   = 2
 504 };
 505
 506 enum vmxnet3_intr_type {
 507         VMXNET3_IT_AUTO = 0,
 508         VMXNET3_IT_INTX = 1,
 509         VMXNET3_IT_MSI  = 2,
 510         VMXNET3_IT_MSIX = 3
 511 };
 512
 513 #define VMXNET3_MAX_TX_QUEUES  8
 514 #define VMXNET3_MAX_RX_QUEUES  16
 515 /* addition 1 for events */
 516 #define VMXNET3_MAX_INTRS      25
 517
 518 /* value of intrCtrl */
 519 #define VMXNET3_IC_DISABLE_ALL  0x1   /* bit 0 */
 520
 521
 522 struct Vmxnet3_IntrConf {
 523         bool            autoMask;
 524         u8              numIntrs;      /* # of interrupts */
 525         u8              eventIntrIdx;
 526         u8              modLevels[VMXNET3_MAX_INTRS];   /* moderation level for
 527                                                          * each intr */
 528         __le32          intrCtrl;
 529         __le32          reserved[2];
 530 };
 531
 532 /* one bit per VLAN ID, the size is in the units of u32 */
 533 #define VMXNET3_VFT_SIZE  (4096 / (sizeof(u32) * 8))
 534
 535
 536 struct Vmxnet3_QueueStatus {
 537         bool            stopped;
 538         u8              _pad[3];
 539         __le32          error;
 540 };
 541
 542
 543 struct Vmxnet3_TxQueueCtrl {
 544         __le32          txNumDeferred;
 545         __le32          txThreshold;
 546         __le64          reserved;
 547 };
 548
 549
 550 struct Vmxnet3_RxQueueCtrl {
 551         bool            updateRxProd;
 552         u8              _pad[7];
 553         __le64          reserved;
 554 };
 555
 556 enum {
 557         VMXNET3_RXM_UCAST     = 0x01,  /* unicast only */
 558         VMXNET3_RXM_MCAST     = 0x02,  /* multicast passing the filters */
 559         VMXNET3_RXM_BCAST     = 0x04,  /* broadcast only */
 560         VMXNET3_RXM_ALL_MULTI = 0x08,  /* all multicast */
 561         VMXNET3_RXM_PROMISC   = 0x10  /* promiscuous */
 562 };
 563
 564 struct Vmxnet3_RxFilterConf {
 565         __le32          rxMode;       /* VMXNET3_RXM_xxx */
 566         __le16          mfTableLen;   /* size of the multicast filter table */
 567         __le16          _pad1;
 568         __le64          mfTablePA;    /* PA of the multicast filters table */
 569         __le32          vfTable[VMXNET3_VFT_SIZE]; /* vlan filter */
 570 };
 571
 572
 573 #define VMXNET3_PM_MAX_FILTERS        6
 574 #define VMXNET3_PM_MAX_PATTERN_SIZE   128
 575 #define VMXNET3_PM_MAX_MASK_SIZE      (VMXNET3_PM_MAX_PATTERN_SIZE / 8)
 576
 577 #define VMXNET3_PM_WAKEUP_MAGIC       cpu_to_le16(0x01)  /* wake up on magic pkts */
 578 #define VMXNET3_PM_WAKEUP_FILTER      cpu_to_le16(0x02)  /* wake up on pkts matching
 579                                                           * filters */
 580
 581
 582 struct Vmxnet3_PM_PktFilter {
 583         u8              maskSize;
 584         u8              patternSize;
 585         u8              mask[VMXNET3_PM_MAX_MASK_SIZE];
 586         u8              pattern[VMXNET3_PM_MAX_PATTERN_SIZE];
 587         u8              pad[6];
 588 };
 589
 590
 591 struct Vmxnet3_PMConf {
 592         __le16          wakeUpEvents;  /* VMXNET3_PM_WAKEUP_xxx */
 593         u8              numFilters;
 594         u8              pad[5];
 595         struct Vmxnet3_PM_PktFilter filters[VMXNET3_PM_MAX_FILTERS];
 596 };
 597
 598
 599 struct Vmxnet3_VariableLenConfDesc {
 600         __le32          confVer;
 601         __le32          confLen;
 602         __le64          confPA;
 603 };
 604
 605
 606 struct Vmxnet3_TxQueueDesc {
 607         struct Vmxnet3_TxQueueCtrl              ctrl;
 608         struct Vmxnet3_TxQueueConf              conf;
 609
 610         /* Driver read after a GET command */
 611         struct Vmxnet3_QueueStatus              status;
 612         struct UPT1_TxStats                     stats;
 613         u8                                      _pad[88]; /* 128 aligned */
 614 };
 615
 616
 617 struct Vmxnet3_RxQueueDesc {
 618         struct Vmxnet3_RxQueueCtrl              ctrl;
 619         struct Vmxnet3_RxQueueConf              conf;
 620         /* Driver read after a GET commad */
 621         struct Vmxnet3_QueueStatus              status;
 622         struct UPT1_RxStats                     stats;
 623         u8                                    __pad[88]; /* 128 aligned */
 624 };
 625
 626 struct Vmxnet3_SetPolling {
 627         u8                                      enablePolling;
 628 };
 629
 630 /* If the command data <= 16 bytes, use the shared memory directly.
 631  * otherwise, use variable length configuration descriptor.
 632  */
 633 union Vmxnet3_CmdInfo {
 634         struct Vmxnet3_VariableLenConfDesc      varConf;
 635         struct Vmxnet3_SetPolling               setPolling;
 636         __le64                                  data[2];
 637 };
 638
 639 struct Vmxnet3_DSDevRead {
 640         /* read-only region for device, read by dev in response to a SET cmd */
 641         struct Vmxnet3_MiscConf                 misc;
 642         struct Vmxnet3_IntrConf                 intrConf;
 643         struct Vmxnet3_RxFilterConf             rxFilterConf;
 644         struct Vmxnet3_VariableLenConfDesc      rssConfDesc;
 645         struct Vmxnet3_VariableLenConfDesc      pmConfDesc;
 646         struct Vmxnet3_VariableLenConfDesc      pluginConfDesc;
 647 };
 648
 649 /* All structures in DriverShared are padded to multiples of 8 bytes */
 650 struct Vmxnet3_DriverShared {
 651         __le32                          magic;
 652         /* make devRead start at 64bit boundaries */
 653         __le32                          pad;
 654         struct Vmxnet3_DSDevRead        devRead;
 655         __le32                          ecr;
 656         __le32                          reserved;
 657         union {
 658                 __le32                  reserved1[4];
 659                 union Vmxnet3_CmdInfo   cmdInfo; /* only valid in the context of
 660                                                   * executing the relevant
 661                                                   * command
 662                                                   */
 663         } cu;
 664 };
 665
 666
 667 #define VMXNET3_ECR_RQERR       (1 << 0)
 668 #define VMXNET3_ECR_TQERR       (1 << 1)
 669 #define VMXNET3_ECR_LINK        (1 << 2)
 670 #define VMXNET3_ECR_DIC         (1 << 3)
 671 #define VMXNET3_ECR_DEBUG       (1 << 4)
 672
 673 /* flip the gen bit of a ring */
 674 #define VMXNET3_FLIP_RING_GEN(gen) ((gen) = (gen) ^ 0x1)
 675
 676 /* only use this if moving the idx won't affect the gen bit */
 677 #define VMXNET3_INC_RING_IDX_ONLY(idx, ring_size) \
 678         do {\
 679                 (idx)++;\
 680                 if (unlikely((idx) == (ring_size))) {\
 681                         (idx) = 0;\
 682                 } \
 683         } while (0)
 684
 685 #define VMXNET3_SET_VFTABLE_ENTRY(vfTable, vid) \
 686         (vfTable[vid >> 5] |= (1 << (vid & 31)))
 687 #define VMXNET3_CLEAR_VFTABLE_ENTRY(vfTable, vid) \
 688         (vfTable[vid >> 5] &= ~(1 << (vid & 31)))
 689
 690 #define VMXNET3_VFTABLE_ENTRY_IS_SET(vfTable, vid) \
 691         ((vfTable[vid >> 5] & (1 << (vid & 31))) != 0)
 692
 693 #define VMXNET3_MAX_MTU     9000
 694 #define VMXNET3_MIN_MTU     60
 695
 696 #define VMXNET3_LINK_UP         (10000 << 16 | 1)    /* 10 Gbps, up */
 697 #define VMXNET3_LINK_DOWN       0
 698
 699 #endif /* _VMXNET3_DEFS_H_ */