drivers/net/wireless/ath/ath5k/base.c

   1 /*-
   2  * Copyright (c) 2002-2005 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2004-2005 Atheros Communications, Inc.
   4  * Copyright (c) 2006 Devicescape Software, Inc.
   5  * Copyright (c) 2007 Jiri Slaby <jirislaby@gmail.com>
   6  * Copyright (c) 2007 Luis R. Rodriguez <mcgrof@winlab.rutgers.edu>
   7  *
   8  * All rights reserved.
   9  *
  10  * Redistribution and use in source and binary forms, with or without
  11  * modification, are permitted provided that the following conditions
  12  * are met:
  13  * 1. Redistributions of source code must retain the above copyright
  14  *    notice, this list of conditions and the following disclaimer,
  15  *    without modification.
  16  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
  17  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
  18  *    redistribution must be conditioned upon including a substantially
  19  *    similar Disclaimer requirement for further binary redistribution.
  20  * 3. Neither the names of the above-listed copyright holders nor the names
  21  *    of any contributors may be used to endorse or promote products derived
  22  *    from this software without specific prior written permission.
  23  *
  24  * Alternatively, this software may be distributed under the terms of the
  25  * GNU General Public License ("GPL") version 2 as published by the Free
  26  * Software Foundation.
  27  *
  28  * NO WARRANTY
  29  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  30  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  31  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
  32  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
  33  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
  34  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  35  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  36  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
  37  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  38  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  39  * THE POSSIBILITY OF SUCH DAMAGES.
  40  *
  41  */
  42
  43 #include <linux/module.h>
  44 #include <linux/delay.h>
  45 #include <linux/hardirq.h>
  46 #include <linux/if.h>
  47 #include <linux/io.h>
  48 #include <linux/netdevice.h>
  49 #include <linux/cache.h>
  50 #include <linux/pci.h>
  51 #include <linux/ethtool.h>
  52 #include <linux/uaccess.h>
  53
  54 #include <net/ieee80211_radiotap.h>
  55
  56 #include <asm/unaligned.h>
  57
  58 #include "base.h"
  59 #include "reg.h"
  60 #include "debug.h"
  61
  62 static u8 ath5k_calinterval = 10; /* Calibrate PHY every 10 secs (TODO: Fixme) */
  63 static int modparam_nohwcrypt;
  64 module_param_named(nohwcrypt, modparam_nohwcrypt, bool, S_IRUGO);
  65 MODULE_PARM_DESC(nohwcrypt, "Disable hardware encryption.");
  66
  67 static int modparam_all_channels;
  68 module_param_named(all_channels, modparam_all_channels, bool, S_IRUGO);
  69 MODULE_PARM_DESC(all_channels, "Expose all channels the device can use.");
  70
  71
  72 /******************\
  73 * Internal defines *
  74 \******************/
  75
  76 /* Module info */
  77 MODULE_AUTHOR("Jiri Slaby");
  78 MODULE_AUTHOR("Nick Kossifidis");
  79 MODULE_DESCRIPTION("Support for 5xxx series of Atheros 802.11 wireless LAN cards.");
  80 MODULE_SUPPORTED_DEVICE("Atheros 5xxx WLAN cards");
  81 MODULE_LICENSE("Dual BSD/GPL");
  82 MODULE_VERSION("0.6.0 (EXPERIMENTAL)");
  83
  84
  85 /* Known PCI ids */
  86 static const struct pci_device_id ath5k_pci_id_table[] = {
  87         { PCI_VDEVICE(ATHEROS, 0x0207) }, /* 5210 early */
  88         { PCI_VDEVICE(ATHEROS, 0x0007) }, /* 5210 */
  89         { PCI_VDEVICE(ATHEROS, 0x0011) }, /* 5311 - this is on AHB bus !*/
  90         { PCI_VDEVICE(ATHEROS, 0x0012) }, /* 5211 */
  91         { PCI_VDEVICE(ATHEROS, 0x0013) }, /* 5212 */
  92         { PCI_VDEVICE(3COM_2,  0x0013) }, /* 3com 5212 */
  93         { PCI_VDEVICE(3COM,    0x0013) }, /* 3com 3CRDAG675 5212 */
  94         { PCI_VDEVICE(ATHEROS, 0x1014) }, /* IBM minipci 5212 */
  95         { PCI_VDEVICE(ATHEROS, 0x0014) }, /* 5212 combatible */
  96         { PCI_VDEVICE(ATHEROS, 0x0015) }, /* 5212 combatible */
  97         { PCI_VDEVICE(ATHEROS, 0x0016) }, /* 5212 combatible */
  98         { PCI_VDEVICE(ATHEROS, 0x0017) }, /* 5212 combatible */
  99         { PCI_VDEVICE(ATHEROS, 0x0018) }, /* 5212 combatible */
 100         { PCI_VDEVICE(ATHEROS, 0x0019) }, /* 5212 combatible */
 101         { PCI_VDEVICE(ATHEROS, 0x001a) }, /* 2413 Griffin-lite */
 102         { PCI_VDEVICE(ATHEROS, 0x001b) }, /* 5413 Eagle */
 103         { PCI_VDEVICE(ATHEROS, 0x001c) }, /* PCI-E cards */
 104         { PCI_VDEVICE(ATHEROS, 0x001d) }, /* 2417 Nala */
 105         { 0 }
 106 };
 107 MODULE_DEVICE_TABLE(pci, ath5k_pci_id_table);
 108
 109 /* Known SREVs */
 110 static const struct ath5k_srev_name srev_names[] = {
 111         { "5210",       AR5K_VERSION_MAC,       AR5K_SREV_AR5210 },
 112         { "5311",       AR5K_VERSION_MAC,       AR5K_SREV_AR5311 },
 113         { "5311A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311A },
 114         { "5311B",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311B },
 115         { "5211",       AR5K_VERSION_MAC,       AR5K_SREV_AR5211 },
 116         { "5212",       AR5K_VERSION_MAC,       AR5K_SREV_AR5212 },
 117         { "5213",       AR5K_VERSION_MAC,       AR5K_SREV_AR5213 },
 118         { "5213A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5213A },
 119         { "2413",       AR5K_VERSION_MAC,       AR5K_SREV_AR2413 },
 120         { "2414",       AR5K_VERSION_MAC,       AR5K_SREV_AR2414 },
 121         { "5424",       AR5K_VERSION_MAC,       AR5K_SREV_AR5424 },
 122         { "5413",       AR5K_VERSION_MAC,       AR5K_SREV_AR5413 },
 123         { "5414",       AR5K_VERSION_MAC,       AR5K_SREV_AR5414 },
 124         { "2415",       AR5K_VERSION_MAC,       AR5K_SREV_AR2415 },
 125         { "5416",       AR5K_VERSION_MAC,       AR5K_SREV_AR5416 },
 126         { "5418",       AR5K_VERSION_MAC,       AR5K_SREV_AR5418 },
 127         { "2425",       AR5K_VERSION_MAC,       AR5K_SREV_AR2425 },
 128         { "2417",       AR5K_VERSION_MAC,       AR5K_SREV_AR2417 },
 129         { "xxxxx",      AR5K_VERSION_MAC,       AR5K_SREV_UNKNOWN },
 130         { "5110",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5110 },
 131         { "5111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111 },
 132         { "5111A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111A },
 133         { "2111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2111 },
 134         { "5112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112 },
 135         { "5112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112A },
 136         { "5112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112B },
 137         { "2112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112 },
 138         { "2112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112A },
 139         { "2112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112B },
 140         { "2413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2413 },
 141         { "5413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5413 },
 142         { "2316",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2316 },
 143         { "2317",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2317 },
 144         { "5424",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5424 },
 145         { "5133",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5133 },
 146         { "xxxxx",      AR5K_VERSION_RAD,       AR5K_SREV_UNKNOWN },
 147 };
 148
 149 static const struct ieee80211_rate ath5k_rates[] = {
 150         { .bitrate = 10,
 151           .hw_value = ATH5K_RATE_CODE_1M, },
 152         { .bitrate = 20,
 153           .hw_value = ATH5K_RATE_CODE_2M,
 154           .hw_value_short = ATH5K_RATE_CODE_2M | AR5K_SET_SHORT_PREAMBLE,
 155           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 156         { .bitrate = 55,
 157           .hw_value = ATH5K_RATE_CODE_5_5M,
 158           .hw_value_short = ATH5K_RATE_CODE_5_5M | AR5K_SET_SHORT_PREAMBLE,
 159           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 160         { .bitrate = 110,
 161           .hw_value = ATH5K_RATE_CODE_11M,
 162           .hw_value_short = ATH5K_RATE_CODE_11M | AR5K_SET_SHORT_PREAMBLE,
 163           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
 164         { .bitrate = 60,
 165           .hw_value = ATH5K_RATE_CODE_6M,
 166           .flags = 0 },
 167         { .bitrate = 90,
 168           .hw_value = ATH5K_RATE_CODE_9M,
 169           .flags = 0 },
 170         { .bitrate = 120,
 171           .hw_value = ATH5K_RATE_CODE_12M,
 172           .flags = 0 },
 173         { .bitrate = 180,
 174           .hw_value = ATH5K_RATE_CODE_18M,
 175           .flags = 0 },
 176         { .bitrate = 240,
 177           .hw_value = ATH5K_RATE_CODE_24M,
 178           .flags = 0 },
 179         { .bitrate = 360,
 180           .hw_value = ATH5K_RATE_CODE_36M,
 181           .flags = 0 },
 182         { .bitrate = 480,
 183           .hw_value = ATH5K_RATE_CODE_48M,
 184           .flags = 0 },
 185         { .bitrate = 540,
 186           .hw_value = ATH5K_RATE_CODE_54M,
 187           .flags = 0 },
 188         /* XR missing */
 189 };
 190
 191 /*
 192  * Prototypes - PCI stack related functions
 193  */
 194 static int __devinit    ath5k_pci_probe(struct pci_dev *pdev,
 195                                 const struct pci_device_id *id);
 196 static void __devexit   ath5k_pci_remove(struct pci_dev *pdev);
 197 #ifdef CONFIG_PM
 198 static int              ath5k_pci_suspend(struct device *dev);
 199 static int              ath5k_pci_resume(struct device *dev);
 200
 201 SIMPLE_DEV_PM_OPS(ath5k_pm_ops, ath5k_pci_suspend, ath5k_pci_resume);
 202 #define ATH5K_PM_OPS    (&ath5k_pm_ops)
 203 #else
 204 #define ATH5K_PM_OPS    NULL
 205 #endif /* CONFIG_PM */
 206
 207 static struct pci_driver ath5k_pci_driver = {
 208         .name           = KBUILD_MODNAME,
 209         .id_table       = ath5k_pci_id_table,
 210         .probe          = ath5k_pci_probe,
 211         .remove         = __devexit_p(ath5k_pci_remove),
 212         .driver.pm      = ATH5K_PM_OPS,
 213 };
 214
 215
 216
 217 /*
 218  * Prototypes - MAC 802.11 stack related functions
 219  */
 220 static int ath5k_tx(struct ieee80211_hw *hw, struct sk_buff *skb);
 221 static int ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
 222                 struct ath5k_txq *txq);
 223 static int ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan);
 224 static int ath5k_reset_wake(struct ath5k_softc *sc);
 225 static int ath5k_start(struct ieee80211_hw *hw);
 226 static void ath5k_stop(struct ieee80211_hw *hw);
 227 static int ath5k_add_interface(struct ieee80211_hw *hw,
 228                 struct ieee80211_if_init_conf *conf);
 229 static void ath5k_remove_interface(struct ieee80211_hw *hw,
 230                 struct ieee80211_if_init_conf *conf);
 231 static int ath5k_config(struct ieee80211_hw *hw, u32 changed);
 232 static u64 ath5k_prepare_multicast(struct ieee80211_hw *hw,
 233                                    int mc_count, struct dev_addr_list *mc_list);
 234 static void ath5k_configure_filter(struct ieee80211_hw *hw,
 235                 unsigned int changed_flags,
 236                 unsigned int *new_flags,
 237                 u64 multicast);
 238 static int ath5k_set_key(struct ieee80211_hw *hw,
 239                 enum set_key_cmd cmd,
 240                 struct ieee80211_vif *vif, struct ieee80211_sta *sta,
 241                 struct ieee80211_key_conf *key);
 242 static int ath5k_get_stats(struct ieee80211_hw *hw,
 243                 struct ieee80211_low_level_stats *stats);
 244 static int ath5k_get_tx_stats(struct ieee80211_hw *hw,
 245                 struct ieee80211_tx_queue_stats *stats);
 246 static u64 ath5k_get_tsf(struct ieee80211_hw *hw);
 247 static void ath5k_set_tsf(struct ieee80211_hw *hw, u64 tsf);
 248 static void ath5k_reset_tsf(struct ieee80211_hw *hw);
 249 static int ath5k_beacon_update(struct ieee80211_hw *hw,
 250                 struct ieee80211_vif *vif);
 251 static void ath5k_bss_info_changed(struct ieee80211_hw *hw,
 252                 struct ieee80211_vif *vif,
 253                 struct ieee80211_bss_conf *bss_conf,
 254                 u32 changes);
 255 static void ath5k_sw_scan_start(struct ieee80211_hw *hw);
 256 static void ath5k_sw_scan_complete(struct ieee80211_hw *hw);
 257
 258 static const struct ieee80211_ops ath5k_hw_ops = {
 259         .tx             = ath5k_tx,
 260         .start          = ath5k_start,
 261         .stop           = ath5k_stop,
 262         .add_interface  = ath5k_add_interface,
 263         .remove_interface = ath5k_remove_interface,
 264         .config         = ath5k_config,
 265         .prepare_multicast = ath5k_prepare_multicast,
 266         .configure_filter = ath5k_configure_filter,
 267         .set_key        = ath5k_set_key,
 268         .get_stats      = ath5k_get_stats,
 269         .conf_tx        = NULL,
 270         .get_tx_stats   = ath5k_get_tx_stats,
 271         .get_tsf        = ath5k_get_tsf,
 272         .set_tsf        = ath5k_set_tsf,
 273         .reset_tsf      = ath5k_reset_tsf,
 274         .bss_info_changed = ath5k_bss_info_changed,
 275         .sw_scan_start  = ath5k_sw_scan_start,
 276         .sw_scan_complete = ath5k_sw_scan_complete,
 277 };
 278
 279 /*
 280  * Prototypes - Internal functions
 281  */
 282 /* Attach detach */
 283 static int      ath5k_attach(struct pci_dev *pdev,
 284                         struct ieee80211_hw *hw);
 285 static void     ath5k_detach(struct pci_dev *pdev,
 286                         struct ieee80211_hw *hw);
 287 /* Channel/mode setup */
 288 static inline short ath5k_ieee2mhz(short chan);
 289 static unsigned int ath5k_copy_channels(struct ath5k_hw *ah,
 290                                 struct ieee80211_channel *channels,
 291                                 unsigned int mode,
 292                                 unsigned int max);
 293 static int      ath5k_setup_bands(struct ieee80211_hw *hw);
 294 static int      ath5k_chan_set(struct ath5k_softc *sc,
 295                                 struct ieee80211_channel *chan);
 296 static void     ath5k_setcurmode(struct ath5k_softc *sc,
 297                                 unsigned int mode);
 298 static void     ath5k_mode_setup(struct ath5k_softc *sc);
 299
 300 /* Descriptor setup */
 301 static int      ath5k_desc_alloc(struct ath5k_softc *sc,
 302                                 struct pci_dev *pdev);
 303 static void     ath5k_desc_free(struct ath5k_softc *sc,
 304                                 struct pci_dev *pdev);
 305 /* Buffers setup */
 306 static int      ath5k_rxbuf_setup(struct ath5k_softc *sc,
 307                                 struct ath5k_buf *bf);
 308 static int      ath5k_txbuf_setup(struct ath5k_softc *sc,
 309                                 struct ath5k_buf *bf,
 310                                 struct ath5k_txq *txq);
 311 static inline void ath5k_txbuf_free(struct ath5k_softc *sc,
 312                                 struct ath5k_buf *bf)
 313 {
 314         BUG_ON(!bf);
 315         if (!bf->skb)
 316                 return;
 317         pci_unmap_single(sc->pdev, bf->skbaddr, bf->skb->len,
 318                         PCI_DMA_TODEVICE);
 319         dev_kfree_skb_any(bf->skb);
 320         bf->skb = NULL;
 321 }
 322
 323 static inline void ath5k_rxbuf_free(struct ath5k_softc *sc,
 324                                 struct ath5k_buf *bf)
 325 {
 326         BUG_ON(!bf);
 327         if (!bf->skb)
 328                 return;
 329         pci_unmap_single(sc->pdev, bf->skbaddr, sc->rxbufsize,
 330                         PCI_DMA_FROMDEVICE);
 331         dev_kfree_skb_any(bf->skb);
 332         bf->skb = NULL;
 333 }
 334
 335
 336 /* Queues setup */
 337 static struct   ath5k_txq *ath5k_txq_setup(struct ath5k_softc *sc,
 338                                 int qtype, int subtype);
 339 static int      ath5k_beaconq_setup(struct ath5k_hw *ah);
 340 static int      ath5k_beaconq_config(struct ath5k_softc *sc);
 341 static void     ath5k_txq_drainq(struct ath5k_softc *sc,
 342                                 struct ath5k_txq *txq);
 343 static void     ath5k_txq_cleanup(struct ath5k_softc *sc);
 344 static void     ath5k_txq_release(struct ath5k_softc *sc);
 345 /* Rx handling */
 346 static int      ath5k_rx_start(struct ath5k_softc *sc);
 347 static void     ath5k_rx_stop(struct ath5k_softc *sc);
 348 static unsigned int ath5k_rx_decrypted(struct ath5k_softc *sc,
 349                                         struct ath5k_desc *ds,
 350                                         struct sk_buff *skb,
 351                                         struct ath5k_rx_status *rs);
 352 static void     ath5k_tasklet_rx(unsigned long data);
 353 /* Tx handling */
 354 static void     ath5k_tx_processq(struct ath5k_softc *sc,
 355                                 struct ath5k_txq *txq);
 356 static void     ath5k_tasklet_tx(unsigned long data);
 357 /* Beacon handling */
 358 static int      ath5k_beacon_setup(struct ath5k_softc *sc,
 359                                         struct ath5k_buf *bf);
 360 static void     ath5k_beacon_send(struct ath5k_softc *sc);
 361 static void     ath5k_beacon_config(struct ath5k_softc *sc);
 362 static void     ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf);
 363 static void     ath5k_tasklet_beacon(unsigned long data);
 364
 365 static inline u64 ath5k_extend_tsf(struct ath5k_hw *ah, u32 rstamp)
 366 {
 367         u64 tsf = ath5k_hw_get_tsf64(ah);
 368
 369         if ((tsf & 0x7fff) < rstamp)
 370                 tsf -= 0x8000;
 371
 372         return (tsf & ~0x7fff) | rstamp;
 373 }
 374
 375 /* Interrupt handling */
 376 static int      ath5k_init(struct ath5k_softc *sc);
 377 static int      ath5k_stop_locked(struct ath5k_softc *sc);
 378 static int      ath5k_stop_hw(struct ath5k_softc *sc);
 379 static irqreturn_t ath5k_intr(int irq, void *dev_id);
 380 static void     ath5k_tasklet_reset(unsigned long data);
 381
 382 static void     ath5k_tasklet_calibrate(unsigned long data);
 383
 384 /*
 385  * Module init/exit functions
 386  */
 387 static int __init
 388 init_ath5k_pci(void)
 389 {
 390         int ret;
 391
 392         ath5k_debug_init();
 393
 394         ret = pci_register_driver(&ath5k_pci_driver);
 395         if (ret) {
 396                 printk(KERN_ERR "ath5k_pci: can't register pci driver\n");
 397                 return ret;
 398         }
 399
 400         return 0;
 401 }
 402
 403 static void __exit
 404 exit_ath5k_pci(void)
 405 {
 406         pci_unregister_driver(&ath5k_pci_driver);
 407
 408         ath5k_debug_finish();
 409 }
 410
 411 module_init(init_ath5k_pci);
 412 module_exit(exit_ath5k_pci);
 413
 414
 415 /********************\
 416 * PCI Initialization *
 417 \********************/
 418
 419 static const char *
 420 ath5k_chip_name(enum ath5k_srev_type type, u_int16_t val)
 421 {
 422         const char *name = "xxxxx";
 423         unsigned int i;
 424
 425         for (i = 0; i < ARRAY_SIZE(srev_names); i++) {
 426                 if (srev_names[i].sr_type != type)
 427                         continue;
 428
 429                 if ((val & 0xf0) == srev_names[i].sr_val)
 430                         name = srev_names[i].sr_name;
 431
 432                 if ((val & 0xff) == srev_names[i].sr_val) {
 433                         name = srev_names[i].sr_name;
 434                         break;
 435                 }
 436         }
 437
 438         return name;
 439 }
 440 static unsigned int ath5k_ioread32(void *hw_priv, u32 reg_offset)
 441 {
 442         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 443         return ath5k_hw_reg_read(ah, reg_offset);
 444 }
 445
 446 static void ath5k_iowrite32(void *hw_priv, u32 val, u32 reg_offset)
 447 {
 448         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
 449         ath5k_hw_reg_write(ah, val, reg_offset);
 450 }
 451
 452 static const struct ath_ops ath5k_common_ops = {
 453         .read = ath5k_ioread32,
 454         .write = ath5k_iowrite32,
 455 };
 456
 457 static int __devinit
 458 ath5k_pci_probe(struct pci_dev *pdev,
 459                 const struct pci_device_id *id)
 460 {
 461         void __iomem *mem;
 462         struct ath5k_softc *sc;
 463         struct ath_common *common;
 464         struct ieee80211_hw *hw;
 465         int ret;
 466         u8 csz;
 467
 468         ret = pci_enable_device(pdev);
 469         if (ret) {
 470                 dev_err(&pdev->dev, "can't enable device\n");
 471                 goto err;
 472         }
 473
 474         /* XXX 32-bit addressing only */
 475         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 476         if (ret) {
 477                 dev_err(&pdev->dev, "32-bit DMA not available\n");
 478                 goto err_dis;
 479         }
 480
 481         /*
 482          * Cache line size is used to size and align various
 483          * structures used to communicate with the hardware.
 484          */
 485         pci_read_config_byte(pdev, PCI_CACHE_LINE_SIZE, &csz);
 486         if (csz == 0) {
 487                 /*
 488                  * Linux 2.4.18 (at least) writes the cache line size
 489                  * register as a 16-bit wide register which is wrong.
 490                  * We must have this setup properly for rx buffer
 491                  * DMA to work so force a reasonable value here if it
 492                  * comes up zero.
 493                  */
 494                 csz = L1_CACHE_BYTES >> 2;
 495                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, csz);
 496         }
 497         /*
 498          * The default setting of latency timer yields poor results,
 499          * set it to the value used by other systems.  It may be worth
 500          * tweaking this setting more.
 501          */
 502         pci_write_config_byte(pdev, PCI_LATENCY_TIMER, 0xa8);
 503
 504         /* Enable bus mastering */
 505         pci_set_master(pdev);
 506
 507         /*
 508          * Disable the RETRY_TIMEOUT register (0x41) to keep
 509          * PCI Tx retries from interfering with C3 CPU state.
 510          */
 511         pci_write_config_byte(pdev, 0x41, 0);
 512
 513         ret = pci_request_region(pdev, 0, "ath5k");
 514         if (ret) {
 515                 dev_err(&pdev->dev, "cannot reserve PCI memory region\n");
 516                 goto err_dis;
 517         }
 518
 519         mem = pci_iomap(pdev, 0, 0);
 520         if (!mem) {
 521                 dev_err(&pdev->dev, "cannot remap PCI memory region\n") ;
 522                 ret = -EIO;
 523                 goto err_reg;
 524         }
 525
 526         /*
 527          * Allocate hw (mac80211 main struct)
 528          * and hw->priv (driver private data)
 529          */
 530         hw = ieee80211_alloc_hw(sizeof(*sc), &ath5k_hw_ops);
 531         if (hw == NULL) {
 532                 dev_err(&pdev->dev, "cannot allocate ieee80211_hw\n");
 533                 ret = -ENOMEM;
 534                 goto err_map;
 535         }
 536
 537         dev_info(&pdev->dev, "registered as '%s'\n", wiphy_name(hw->wiphy));
 538
 539         /* Initialize driver private data */
 540         SET_IEEE80211_DEV(hw, &pdev->dev);
 541         hw->flags = IEEE80211_HW_RX_INCLUDES_FCS |
 542                     IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING |
 543                     IEEE80211_HW_SIGNAL_DBM |
 544                     IEEE80211_HW_NOISE_DBM;
 545
 546         hw->wiphy->interface_modes =
 547                 BIT(NL80211_IFTYPE_AP) |
 548                 BIT(NL80211_IFTYPE_STATION) |
 549                 BIT(NL80211_IFTYPE_ADHOC) |
 550                 BIT(NL80211_IFTYPE_MESH_POINT);
 551
 552         hw->extra_tx_headroom = 2;
 553         hw->channel_change_time = 5000;
 554         sc = hw->priv;
 555         sc->hw = hw;
 556         sc->pdev = pdev;
 557
 558         ath5k_debug_init_device(sc);
 559
 560         /*
 561          * Mark the device as detached to avoid processing
 562          * interrupts until setup is complete.
 563          */
 564         __set_bit(ATH_STAT_INVALID, sc->status);
 565
 566         sc->iobase = mem; /* So we can unmap it on detach */
 567         sc->opmode = NL80211_IFTYPE_STATION;
 568         sc->bintval = 1000;
 569         mutex_init(&sc->lock);
 570         spin_lock_init(&sc->rxbuflock);
 571         spin_lock_init(&sc->txbuflock);
 572         spin_lock_init(&sc->block);
 573
 574         /* Set private data */
 575         pci_set_drvdata(pdev, hw);
 576
 577         /* Setup interrupt handler */
 578         ret = request_irq(pdev->irq, ath5k_intr, IRQF_SHARED, "ath", sc);
 579         if (ret) {
 580                 ATH5K_ERR(sc, "request_irq failed\n");
 581                 goto err_free;
 582         }
 583
 584         /*If we passed the test malloc a ath5k_hw struct*/
 585         sc->ah = kzalloc(sizeof(struct ath5k_hw), GFP_KERNEL);
 586         if (!sc->ah) {
 587                 ret = -ENOMEM;
 588                 ATH5K_ERR(sc, "out of memory\n");
 589                 goto err_irq;
 590         }
 591
 592         sc->ah->ah_sc = sc;
 593         sc->ah->ah_iobase = sc->iobase;
 594         common = ath5k_hw_common(sc->ah);
 595         common->ops = &ath5k_common_ops;
 596         common->ah = sc->ah;
 597         common->hw = hw;
 598         common->cachelsz = csz << 2; /* convert to bytes */
 599
 600         /* Initialize device */
 601         ret = ath5k_hw_attach(sc);
 602         if (ret) {
 603                 goto err_free_ah;
 604         }
 605
 606         /* set up multi-rate retry capabilities */
 607         if (sc->ah->ah_version == AR5K_AR5212) {
 608                 hw->max_rates = 4;
 609                 hw->max_rate_tries = 11;
 610         }
 611
 612         /* Finish private driver data initialization */
 613         ret = ath5k_attach(pdev, hw);
 614         if (ret)
 615                 goto err_ah;
 616
 617         ATH5K_INFO(sc, "Atheros AR%s chip found (MAC: 0x%x, PHY: 0x%x)\n",
 618                         ath5k_chip_name(AR5K_VERSION_MAC, sc->ah->ah_mac_srev),
 619                                         sc->ah->ah_mac_srev,
 620                                         sc->ah->ah_phy_revision);
 621
 622         if (!sc->ah->ah_single_chip) {
 623                 /* Single chip radio (!RF5111) */
 624                 if (sc->ah->ah_radio_5ghz_revision &&
 625                         !sc->ah->ah_radio_2ghz_revision) {
 626                         /* No 5GHz support -> report 2GHz radio */
 627                         if (!test_bit(AR5K_MODE_11A,
 628                                 sc->ah->ah_capabilities.cap_mode)) {
 629                                 ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
 630                                         ath5k_chip_name(AR5K_VERSION_RAD,
 631                                                 sc->ah->ah_radio_5ghz_revision),
 632                                                 sc->ah->ah_radio_5ghz_revision);
 633                         /* No 2GHz support (5110 and some
 634                          * 5Ghz only cards) -> report 5Ghz radio */
 635                         } else if (!test_bit(AR5K_MODE_11B,
 636                                 sc->ah->ah_capabilities.cap_mode)) {
 637                                 ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
 638                                         ath5k_chip_name(AR5K_VERSION_RAD,
 639                                                 sc->ah->ah_radio_5ghz_revision),
 640                                                 sc->ah->ah_radio_5ghz_revision);
 641                         /* Multiband radio */
 642                         } else {
 643                                 ATH5K_INFO(sc, "RF%s multiband radio found"
 644                                         " (0x%x)\n",
 645                                         ath5k_chip_name(AR5K_VERSION_RAD,
 646                                                 sc->ah->ah_radio_5ghz_revision),
 647                                                 sc->ah->ah_radio_5ghz_revision);
 648                         }
 649                 }
 650                 /* Multi chip radio (RF5111 - RF2111) ->
 651                  * report both 2GHz/5GHz radios */
 652                 else if (sc->ah->ah_radio_5ghz_revision &&
 653                                 sc->ah->ah_radio_2ghz_revision){
 654                         ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
 655                                 ath5k_chip_name(AR5K_VERSION_RAD,
 656                                         sc->ah->ah_radio_5ghz_revision),
 657                                         sc->ah->ah_radio_5ghz_revision);
 658                         ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
 659                                 ath5k_chip_name(AR5K_VERSION_RAD,
 660                                         sc->ah->ah_radio_2ghz_revision),
 661                                         sc->ah->ah_radio_2ghz_revision);
 662                 }
 663         }
 664
 665
 666         /* ready to process interrupts */
 667         __clear_bit(ATH_STAT_INVALID, sc->status);
 668
 669         return 0;
 670 err_ah:
 671         ath5k_hw_detach(sc->ah);
 672 err_irq:
 673         free_irq(pdev->irq, sc);
 674 err_free_ah:
 675         kfree(sc->ah);
 676 err_free:
 677         ieee80211_free_hw(hw);
 678 err_map:
 679         pci_iounmap(pdev, mem);
 680 err_reg:
 681         pci_release_region(pdev, 0);
 682 err_dis:
 683         pci_disable_device(pdev);
 684 err:
 685         return ret;
 686 }
 687
 688 static void __devexit
 689 ath5k_pci_remove(struct pci_dev *pdev)
 690 {
 691         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
 692         struct ath5k_softc *sc = hw->priv;
 693
 694         ath5k_debug_finish_device(sc);
 695         ath5k_detach(pdev, hw);
 696         ath5k_hw_detach(sc->ah);
 697         kfree(sc->ah);
 698         free_irq(pdev->irq, sc);
 699         pci_iounmap(pdev, sc->iobase);
 700         pci_release_region(pdev, 0);
 701         pci_disable_device(pdev);
 702         ieee80211_free_hw(hw);
 703 }
 704
 705 #ifdef CONFIG_PM
 706 static int ath5k_pci_suspend(struct device *dev)
 707 {
 708         struct ieee80211_hw *hw = pci_get_drvdata(to_pci_dev(dev));
 709         struct ath5k_softc *sc = hw->priv;
 710
 711         ath5k_led_off(sc);
 712         return 0;
 713 }
 714
 715 static int ath5k_pci_resume(struct device *dev)
 716 {
 717         struct pci_dev *pdev = to_pci_dev(dev);
 718         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
 719         struct ath5k_softc *sc = hw->priv;
 720
 721         /*
 722          * Suspend/Resume resets the PCI configuration space, so we have to
 723          * re-disable the RETRY_TIMEOUT register (0x41) to keep
 724          * PCI Tx retries from interfering with C3 CPU state
 725          */
 726         pci_write_config_byte(pdev, 0x41, 0);
 727
 728         ath5k_led_enable(sc);
 729         return 0;
 730 }
 731 #endif /* CONFIG_PM */
 732
 733
 734 /***********************\
 735 * Driver Initialization *
 736 \***********************/
 737
 738 static int ath5k_reg_notifier(struct wiphy *wiphy, struct regulatory_request *request)
 739 {
 740         struct ieee80211_hw *hw = wiphy_to_ieee80211_hw(wiphy);
 741         struct ath5k_softc *sc = hw->priv;
 742         struct ath_regulatory *regulatory = ath5k_hw_regulatory(sc->ah);
 743
 744         return ath_reg_notifier_apply(wiphy, request, regulatory);
 745 }
 746
 747 static int
 748 ath5k_attach(struct pci_dev *pdev, struct ieee80211_hw *hw)
 749 {
 750         struct ath5k_softc *sc = hw->priv;
 751         struct ath5k_hw *ah = sc->ah;
 752         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
 753         u8 mac[ETH_ALEN] = {};
 754         int ret;
 755
 756         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "devid 0x%x\n", pdev->device);
 757
 758         /*
 759          * Check if the MAC has multi-rate retry support.
 760          * We do this by trying to setup a fake extended
 761          * descriptor.  MAC's that don't have support will
 762          * return false w/o doing anything.  MAC's that do
 763          * support it will return true w/o doing anything.
 764          */
 765         ret = ah->ah_setup_mrr_tx_desc(ah, NULL, 0, 0, 0, 0, 0, 0);
 766         if (ret < 0)
 767                 goto err;
 768         if (ret > 0)
 769                 __set_bit(ATH_STAT_MRRETRY, sc->status);
 770
 771         /*
 772          * Collect the channel list.  The 802.11 layer
 773          * is resposible for filtering this list based
 774          * on settings like the phy mode and regulatory
 775          * domain restrictions.
 776          */
 777         ret = ath5k_setup_bands(hw);
 778         if (ret) {
 779                 ATH5K_ERR(sc, "can't get channels\n");
 780                 goto err;
 781         }
 782
 783         /* NB: setup here so ath5k_rate_update is happy */
 784         if (test_bit(AR5K_MODE_11A, ah->ah_modes))
 785                 ath5k_setcurmode(sc, AR5K_MODE_11A);
 786         else
 787                 ath5k_setcurmode(sc, AR5K_MODE_11B);
 788
 789         /*
 790          * Allocate tx+rx descriptors and populate the lists.
 791          */
 792         ret = ath5k_desc_alloc(sc, pdev);
 793         if (ret) {
 794                 ATH5K_ERR(sc, "can't allocate descriptors\n");
 795                 goto err;
 796         }
 797
 798         /*
 799          * Allocate hardware transmit queues: one queue for
 800          * beacon frames and one data queue for each QoS
 801          * priority.  Note that hw functions handle reseting
 802          * these queues at the needed time.
 803          */
 804         ret = ath5k_beaconq_setup(ah);
 805         if (ret < 0) {
 806                 ATH5K_ERR(sc, "can't setup a beacon xmit queue\n");
 807                 goto err_desc;
 808         }
 809         sc->bhalq = ret;
 810         sc->cabq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_CAB, 0);
 811         if (IS_ERR(sc->cabq)) {
 812                 ATH5K_ERR(sc, "can't setup cab queue\n");
 813                 ret = PTR_ERR(sc->cabq);
 814                 goto err_bhal;
 815         }
 816
 817         sc->txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BK);
 818         if (IS_ERR(sc->txq)) {
 819                 ATH5K_ERR(sc, "can't setup xmit queue\n");
 820                 ret = PTR_ERR(sc->txq);
 821                 goto err_queues;
 822         }
 823
 824         tasklet_init(&sc->rxtq, ath5k_tasklet_rx, (unsigned long)sc);
 825         tasklet_init(&sc->txtq, ath5k_tasklet_tx, (unsigned long)sc);
 826         tasklet_init(&sc->restq, ath5k_tasklet_reset, (unsigned long)sc);
 827         tasklet_init(&sc->calib, ath5k_tasklet_calibrate, (unsigned long)sc);
 828         tasklet_init(&sc->beacontq, ath5k_tasklet_beacon, (unsigned long)sc);
 829
 830         ret = ath5k_eeprom_read_mac(ah, mac);
 831         if (ret) {
 832                 ATH5K_ERR(sc, "unable to read address from EEPROM: 0x%04x\n",
 833                         sc->pdev->device);
 834                 goto err_queues;
 835         }
 836
 837         SET_IEEE80211_PERM_ADDR(hw, mac);
 838         /* All MAC address bits matter for ACKs */
 839         memcpy(sc->bssidmask, ath_bcast_mac, ETH_ALEN);
 840         ath5k_hw_set_bssid_mask(sc->ah, sc->bssidmask);
 841
 842         regulatory->current_rd = ah->ah_capabilities.cap_eeprom.ee_regdomain;
 843         ret = ath_regd_init(regulatory, hw->wiphy, ath5k_reg_notifier);
 844         if (ret) {
 845                 ATH5K_ERR(sc, "can't initialize regulatory system\n");
 846                 goto err_queues;
 847         }
 848
 849         ret = ieee80211_register_hw(hw);
 850         if (ret) {
 851                 ATH5K_ERR(sc, "can't register ieee80211 hw\n");
 852                 goto err_queues;
 853         }
 854
 855         if (!ath_is_world_regd(regulatory))
 856                 regulatory_hint(hw->wiphy, regulatory->alpha2);
 857
 858         ath5k_init_leds(sc);
 859
 860         return 0;
 861 err_queues:
 862         ath5k_txq_release(sc);
 863 err_bhal:
 864         ath5k_hw_release_tx_queue(ah, sc->bhalq);
 865 err_desc:
 866         ath5k_desc_free(sc, pdev);
 867 err:
 868         return ret;
 869 }
 870
 871 static void
 872 ath5k_detach(struct pci_dev *pdev, struct ieee80211_hw *hw)
 873 {
 874         struct ath5k_softc *sc = hw->priv;
 875
 876         /*
 877          * NB: the order of these is important:
 878          * o call the 802.11 layer before detaching ath5k_hw to
 879          *   insure callbacks into the driver to delete global
 880          *   key cache entries can be handled
 881          * o reclaim the tx queue data structures after calling
 882          *   the 802.11 layer as we'll get called back to reclaim
 883          *   node state and potentially want to use them
 884          * o to cleanup the tx queues the hal is called, so detach
 885          *   it last
 886          * XXX: ??? detach ath5k_hw ???
 887          * Other than that, it's straightforward...
 888          */
 889         ieee80211_unregister_hw(hw);
 890         ath5k_desc_free(sc, pdev);
 891         ath5k_txq_release(sc);
 892         ath5k_hw_release_tx_queue(sc->ah, sc->bhalq);
 893         ath5k_unregister_leds(sc);
 894
 895         /*
 896          * NB: can't reclaim these until after ieee80211_ifdetach
 897          * returns because we'll get called back to reclaim node
 898          * state and potentially want to use them.
 899          */
 900 }
 901
 902
 903
 904
 905 /********************\
 906 * Channel/mode setup *
 907 \********************/
 908
 909 /*
 910  * Convert IEEE channel number to MHz frequency.
 911  */
 912 static inline short
 913 ath5k_ieee2mhz(short chan)
 914 {
 915         if (chan <= 14 || chan >= 27)
 916                 return ieee80211chan2mhz(chan);
 917         else
 918                 return 2212 + chan * 20;
 919 }
 920
 921 /*
 922  * Returns true for the channel numbers used without all_channels modparam.
 923  */
 924 static bool ath5k_is_standard_channel(short chan)
 925 {
 926         return ((chan <= 14) ||
 927                 /* UNII 1,2 */
 928                 ((chan & 3) == 0 && chan >= 36 && chan <= 64) ||
 929                 /* midband */
 930                 ((chan & 3) == 0 && chan >= 100 && chan <= 140) ||
 931                 /* UNII-3 */
 932                 ((chan & 3) == 1 && chan >= 149 && chan <= 165));
 933 }
 934
 935 static unsigned int
 936 ath5k_copy_channels(struct ath5k_hw *ah,
 937                 struct ieee80211_channel *channels,
 938                 unsigned int mode,
 939                 unsigned int max)
 940 {
 941         unsigned int i, count, size, chfreq, freq, ch;
 942
 943         if (!test_bit(mode, ah->ah_modes))
 944                 return 0;
 945
 946         switch (mode) {
 947         case AR5K_MODE_11A:
 948         case AR5K_MODE_11A_TURBO:
 949                 /* 1..220, but 2GHz frequencies are filtered by check_channel */
 950                 size = 220 ;
 951                 chfreq = CHANNEL_5GHZ;
 952                 break;
 953         case AR5K_MODE_11B:
 954         case AR5K_MODE_11G:
 955         case AR5K_MODE_11G_TURBO:
 956                 size = 26;
 957                 chfreq = CHANNEL_2GHZ;
 958                 break;
 959         default:
 960                 ATH5K_WARN(ah->ah_sc, "bad mode, not copying channels\n");
 961                 return 0;
 962         }
 963
 964         for (i = 0, count = 0; i < size && max > 0; i++) {
 965                 ch = i + 1 ;
 966                 freq = ath5k_ieee2mhz(ch);
 967
 968                 /* Check if channel is supported by the chipset */
 969                 if (!ath5k_channel_ok(ah, freq, chfreq))
 970                         continue;
 971
 972                 if (!modparam_all_channels && !ath5k_is_standard_channel(ch))
 973                         continue;
 974
 975                 /* Write channel info and increment counter */
 976                 channels[count].center_freq = freq;
 977                 channels[count].band = (chfreq == CHANNEL_2GHZ) ?
 978                         IEEE80211_BAND_2GHZ : IEEE80211_BAND_5GHZ;
 979                 switch (mode) {
 980                 case AR5K_MODE_11A:
 981                 case AR5K_MODE_11G:
 982                         channels[count].hw_value = chfreq | CHANNEL_OFDM;
 983                         break;
 984                 case AR5K_MODE_11A_TURBO:
 985                 case AR5K_MODE_11G_TURBO:
 986                         channels[count].hw_value = chfreq |
 987                                 CHANNEL_OFDM | CHANNEL_TURBO;
 988                         break;
 989                 case AR5K_MODE_11B:
 990                         channels[count].hw_value = CHANNEL_B;
 991                 }
 992
 993                 count++;
 994                 max--;
 995         }
 996
 997         return count;
 998 }
 999
1000 static void
1001 ath5k_setup_rate_idx(struct ath5k_softc *sc, struct ieee80211_supported_band *b)
1002 {
1003         u8 i;
1004
1005         for (i = 0; i < AR5K_MAX_RATES; i++)
1006                 sc->rate_idx[b->band][i] = -1;
1007
1008         for (i = 0; i < b->n_bitrates; i++) {
1009                 sc->rate_idx[b->band][b->bitrates[i].hw_value] = i;
1010                 if (b->bitrates[i].hw_value_short)
1011                         sc->rate_idx[b->band][b->bitrates[i].hw_value_short] = i;
1012         }
1013 }
1014
1015 static int
1016 ath5k_setup_bands(struct ieee80211_hw *hw)
1017 {
1018         struct ath5k_softc *sc = hw->priv;
1019         struct ath5k_hw *ah = sc->ah;
1020         struct ieee80211_supported_band *sband;
1021         int max_c, count_c = 0;
1022         int i;
1023
1024         BUILD_BUG_ON(ARRAY_SIZE(sc->sbands) < IEEE80211_NUM_BANDS);
1025         max_c = ARRAY_SIZE(sc->channels);
1026
1027         /* 2GHz band */
1028         sband = &sc->sbands[IEEE80211_BAND_2GHZ];
1029         sband->band = IEEE80211_BAND_2GHZ;
1030         sband->bitrates = &sc->rates[IEEE80211_BAND_2GHZ][0];
1031
1032         if (test_bit(AR5K_MODE_11G, sc->ah->ah_capabilities.cap_mode)) {
1033                 /* G mode */
1034                 memcpy(sband->bitrates, &ath5k_rates[0],
1035                        sizeof(struct ieee80211_rate) * 12);
1036                 sband->n_bitrates = 12;
1037
1038                 sband->channels = sc->channels;
1039                 sband->n_channels = ath5k_copy_channels(ah, sband->channels,
1040                                         AR5K_MODE_11G, max_c);
1041
1042                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
1043                 count_c = sband->n_channels;
1044                 max_c -= count_c;
1045         } else if (test_bit(AR5K_MODE_11B, sc->ah->ah_capabilities.cap_mode)) {
1046                 /* B mode */
1047                 memcpy(sband->bitrates, &ath5k_rates[0],
1048                        sizeof(struct ieee80211_rate) * 4);
1049                 sband->n_bitrates = 4;
1050
1051                 /* 5211 only supports B rates and uses 4bit rate codes
1052                  * (e.g normally we have 0x1B for 1M, but on 5211 we have 0x0B)
1053                  * fix them up here:
1054                  */
1055                 if (ah->ah_version == AR5K_AR5211) {
1056                         for (i = 0; i < 4; i++) {
1057                                 sband->bitrates[i].hw_value =
1058                                         sband->bitrates[i].hw_value & 0xF;
1059                                 sband->bitrates[i].hw_value_short =
1060                                         sband->bitrates[i].hw_value_short & 0xF;
1061                         }
1062                 }
1063
1064                 sband->channels = sc->channels;
1065                 sband->n_channels = ath5k_copy_channels(ah, sband->channels,
1066                                         AR5K_MODE_11B, max_c);
1067
1068                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
1069                 count_c = sband->n_channels;
1070                 max_c -= count_c;
1071         }
1072         ath5k_setup_rate_idx(sc, sband);
1073
1074         /* 5GHz band, A mode */
1075         if (test_bit(AR5K_MODE_11A, sc->ah->ah_capabilities.cap_mode)) {
1076                 sband = &sc->sbands[IEEE80211_BAND_5GHZ];
1077                 sband->band = IEEE80211_BAND_5GHZ;
1078                 sband->bitrates = &sc->rates[IEEE80211_BAND_5GHZ][0];
1079
1080                 memcpy(sband->bitrates, &ath5k_rates[4],
1081                        sizeof(struct ieee80211_rate) * 8);
1082                 sband->n_bitrates = 8;
1083
1084                 sband->channels = &sc->channels[count_c];
1085                 sband->n_channels = ath5k_copy_channels(ah, sband->channels,
1086                                         AR5K_MODE_11A, max_c);
1087
1088                 hw->wiphy->bands[IEEE80211_BAND_5GHZ] = sband;
1089         }
1090         ath5k_setup_rate_idx(sc, sband);
1091
1092         ath5k_debug_dump_bands(sc);
1093
1094         return 0;
1095 }
1096
1097 /*
1098  * Set/change channels. We always reset the chip.
1099  * To accomplish this we must first cleanup any pending DMA,
1100  * then restart stuff after a la  ath5k_init.
1101  *
1102  * Called with sc->lock.
1103  */
1104 static int
1105 ath5k_chan_set(struct ath5k_softc *sc, struct ieee80211_channel *chan)
1106 {
1107         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "(%u MHz) -> (%u MHz)\n",
1108                 sc->curchan->center_freq, chan->center_freq);
1109
1110         /*
1111          * To switch channels clear any pending DMA operations;
1112          * wait long enough for the RX fifo to drain, reset the
1113          * hardware at the new frequency, and then re-enable
1114          * the relevant bits of the h/w.
1115          */
1116         return ath5k_reset(sc, chan);
1117 }
1118
1119 static void
1120 ath5k_setcurmode(struct ath5k_softc *sc, unsigned int mode)
1121 {
1122         sc->curmode = mode;
1123
1124         if (mode == AR5K_MODE_11A) {
1125                 sc->curband = &sc->sbands[IEEE80211_BAND_5GHZ];
1126         } else {
1127                 sc->curband = &sc->sbands[IEEE80211_BAND_2GHZ];
1128         }
1129 }
1130
1131 static void
1132 ath5k_mode_setup(struct ath5k_softc *sc)
1133 {
1134         struct ath5k_hw *ah = sc->ah;
1135         u32 rfilt;
1136
1137         ah->ah_op_mode = sc->opmode;
1138
1139         /* configure rx filter */
1140         rfilt = sc->filter_flags;
1141         ath5k_hw_set_rx_filter(ah, rfilt);
1142
1143         if (ath5k_hw_hasbssidmask(ah))
1144                 ath5k_hw_set_bssid_mask(ah, sc->bssidmask);
1145
1146         /* configure operational mode */
1147         ath5k_hw_set_opmode(ah);
1148
1149         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "RX filter 0x%x\n", rfilt);
1150 }
1151
1152 static inline int
1153 ath5k_hw_to_driver_rix(struct ath5k_softc *sc, int hw_rix)
1154 {
1155         int rix;
1156
1157         /* return base rate on errors */
1158         if (WARN(hw_rix < 0 || hw_rix >= AR5K_MAX_RATES,
1159                         "hw_rix out of bounds: %x\n", hw_rix))
1160                 return 0;
1161
1162         rix = sc->rate_idx[sc->curband->band][hw_rix];
1163         if (WARN(rix < 0, "invalid hw_rix: %x\n", hw_rix))
1164                 rix = 0;
1165
1166         return rix;
1167 }
1168
1169 /***************\
1170 * Buffers setup *
1171 \***************/
1172
1173 static
1174 struct sk_buff *ath5k_rx_skb_alloc(struct ath5k_softc *sc, dma_addr_t *skb_addr)
1175 {
1176         struct ath_common *common = ath5k_hw_common(sc->ah);
1177         struct sk_buff *skb;
1178
1179         /*
1180          * Allocate buffer with headroom_needed space for the
1181          * fake physical layer header at the start.
1182          */
1183         skb = ath_rxbuf_alloc(common,
1184                               sc->rxbufsize + common->cachelsz - 1,
1185                               GFP_ATOMIC);
1186
1187         if (!skb) {
1188                 ATH5K_ERR(sc, "can't alloc skbuff of size %u\n",
1189                                 sc->rxbufsize + common->cachelsz - 1);
1190                 return NULL;
1191         }
1192
1193         *skb_addr = pci_map_single(sc->pdev,
1194                 skb->data, sc->rxbufsize, PCI_DMA_FROMDEVICE);
1195         if (unlikely(pci_dma_mapping_error(sc->pdev, *skb_addr))) {
1196                 ATH5K_ERR(sc, "%s: DMA mapping failed\n", __func__);
1197                 dev_kfree_skb(skb);
1198                 return NULL;
1199         }
1200         return skb;
1201 }
1202
1203 static int
1204 ath5k_rxbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
1205 {
1206         struct ath5k_hw *ah = sc->ah;
1207         struct sk_buff *skb = bf->skb;
1208         struct ath5k_desc *ds;
1209
1210         if (!skb) {
1211                 skb = ath5k_rx_skb_alloc(sc, &bf->skbaddr);
1212                 if (!skb)
1213                         return -ENOMEM;
1214                 bf->skb = skb;
1215         }
1216
1217         /*
1218          * Setup descriptors.  For receive we always terminate
1219          * the descriptor list with a self-linked entry so we'll
1220          * not get overrun under high load (as can happen with a
1221          * 5212 when ANI processing enables PHY error frames).
1222          *
1223          * To insure the last descriptor is self-linked we create
1224          * each descriptor as self-linked and add it to the end.  As
1225          * each additional descriptor is added the previous self-linked
1226          * entry is ``fixed'' naturally.  This should be safe even
1227          * if DMA is happening.  When processing RX interrupts we
1228          * never remove/process the last, self-linked, entry on the
1229          * descriptor list.  This insures the hardware always has
1230          * someplace to write a new frame.
1231          */
1232         ds = bf->desc;
1233         ds->ds_link = bf->daddr;        /* link to self */
1234         ds->ds_data = bf->skbaddr;
1235         ah->ah_setup_rx_desc(ah, ds,
1236                 skb_tailroom(skb),      /* buffer size */
1237                 0);
1238
1239         if (sc->rxlink != NULL)
1240                 *sc->rxlink = bf->daddr;
1241         sc->rxlink = &ds->ds_link;
1242         return 0;
1243 }
1244
1245 static int
1246 ath5k_txbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf,
1247                   struct ath5k_txq *txq)
1248 {
1249         struct ath5k_hw *ah = sc->ah;
1250         struct ath5k_desc *ds = bf->desc;
1251         struct sk_buff *skb = bf->skb;
1252         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1253         unsigned int pktlen, flags, keyidx = AR5K_TXKEYIX_INVALID;
1254         struct ieee80211_rate *rate;
1255         unsigned int mrr_rate[3], mrr_tries[3];
1256         int i, ret;
1257         u16 hw_rate;
1258         u16 cts_rate = 0;
1259         u16 duration = 0;
1260         u8 rc_flags;
1261
1262         flags = AR5K_TXDESC_INTREQ | AR5K_TXDESC_CLRDMASK;
1263
1264         /* XXX endianness */
1265         bf->skbaddr = pci_map_single(sc->pdev, skb->data, skb->len,
1266                         PCI_DMA_TODEVICE);
1267
1268         rate = ieee80211_get_tx_rate(sc->hw, info);
1269
1270         if (info->flags & IEEE80211_TX_CTL_NO_ACK)
1271                 flags |= AR5K_TXDESC_NOACK;
1272
1273         rc_flags = info->control.rates[0].flags;
1274         hw_rate = (rc_flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE) ?
1275                 rate->hw_value_short : rate->hw_value;
1276
1277         pktlen = skb->len;
1278
1279         /* FIXME: If we are in g mode and rate is a CCK rate
1280          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
1281          * from tx power (value is in dB units already) */
1282         if (info->control.hw_key) {
1283                 keyidx = info->control.hw_key->hw_key_idx;
1284                 pktlen += info->control.hw_key->icv_len;
1285         }
1286         if (rc_flags & IEEE80211_TX_RC_USE_RTS_CTS) {
1287                 flags |= AR5K_TXDESC_RTSENA;
1288                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
1289                 duration = le16_to_cpu(ieee80211_rts_duration(sc->hw,
1290                         sc->vif, pktlen, info));
1291         }
1292         if (rc_flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
1293                 flags |= AR5K_TXDESC_CTSENA;
1294                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
1295                 duration = le16_to_cpu(ieee80211_ctstoself_duration(sc->hw,
1296                         sc->vif, pktlen, info));
1297         }
1298         ret = ah->ah_setup_tx_desc(ah, ds, pktlen,
1299                 ieee80211_get_hdrlen_from_skb(skb), AR5K_PKT_TYPE_NORMAL,
1300                 (sc->power_level * 2),
1301                 hw_rate,
1302                 info->control.rates[0].count, keyidx, ah->ah_tx_ant, flags,
1303                 cts_rate, duration);
1304         if (ret)
1305                 goto err_unmap;
1306
1307         memset(mrr_rate, 0, sizeof(mrr_rate));
1308         memset(mrr_tries, 0, sizeof(mrr_tries));
1309         for (i = 0; i < 3; i++) {
1310                 rate = ieee80211_get_alt_retry_rate(sc->hw, info, i);
1311                 if (!rate)
1312                         break;
1313
1314                 mrr_rate[i] = rate->hw_value;
1315                 mrr_tries[i] = info->control.rates[i + 1].count;
1316         }
1317
1318         ah->ah_setup_mrr_tx_desc(ah, ds,
1319                 mrr_rate[0], mrr_tries[0],
1320                 mrr_rate[1], mrr_tries[1],
1321                 mrr_rate[2], mrr_tries[2]);
1322
1323         ds->ds_link = 0;
1324         ds->ds_data = bf->skbaddr;
1325
1326         spin_lock_bh(&txq->lock);
1327         list_add_tail(&bf->list, &txq->q);
1328         sc->tx_stats[txq->qnum].len++;
1329         if (txq->link == NULL) /* is this first packet? */
1330                 ath5k_hw_set_txdp(ah, txq->qnum, bf->daddr);
1331         else /* no, so only link it */
1332                 *txq->link = bf->daddr;
1333
1334         txq->link = &ds->ds_link;
1335         ath5k_hw_start_tx_dma(ah, txq->qnum);
1336         mmiowb();
1337         spin_unlock_bh(&txq->lock);
1338
1339         return 0;
1340 err_unmap:
1341         pci_unmap_single(sc->pdev, bf->skbaddr, skb->len, PCI_DMA_TODEVICE);
1342         return ret;
1343 }
1344
1345 /*******************\
1346 * Descriptors setup *
1347 \*******************/
1348
1349 static int
1350 ath5k_desc_alloc(struct ath5k_softc *sc, struct pci_dev *pdev)
1351 {
1352         struct ath5k_desc *ds;
1353         struct ath5k_buf *bf;
1354         dma_addr_t da;
1355         unsigned int i;
1356         int ret;
1357
1358         /* allocate descriptors */
1359         sc->desc_len = sizeof(struct ath5k_desc) *
1360                         (ATH_TXBUF + ATH_RXBUF + ATH_BCBUF + 1);
1361         sc->desc = pci_alloc_consistent(pdev, sc->desc_len, &sc->desc_daddr);
1362         if (sc->desc == NULL) {
1363                 ATH5K_ERR(sc, "can't allocate descriptors\n");
1364                 ret = -ENOMEM;
1365                 goto err;
1366         }
1367         ds = sc->desc;
1368         da = sc->desc_daddr;
1369         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "DMA map: %p (%zu) -> %llx\n",
1370                 ds, sc->desc_len, (unsigned long long)sc->desc_daddr);
1371
1372         bf = kcalloc(1 + ATH_TXBUF + ATH_RXBUF + ATH_BCBUF,
1373                         sizeof(struct ath5k_buf), GFP_KERNEL);
1374         if (bf == NULL) {
1375                 ATH5K_ERR(sc, "can't allocate bufptr\n");
1376                 ret = -ENOMEM;
1377                 goto err_free;
1378         }
1379         sc->bufptr = bf;
1380
1381         INIT_LIST_HEAD(&sc->rxbuf);
1382         for (i = 0; i < ATH_RXBUF; i++, bf++, ds++, da += sizeof(*ds)) {
1383                 bf->desc = ds;
1384                 bf->daddr = da;
1385                 list_add_tail(&bf->list, &sc->rxbuf);
1386         }
1387
1388         INIT_LIST_HEAD(&sc->txbuf);
1389         sc->txbuf_len = ATH_TXBUF;
1390         for (i = 0; i < ATH_TXBUF; i++, bf++, ds++,
1391                         da += sizeof(*ds)) {
1392                 bf->desc = ds;
1393                 bf->daddr = da;
1394                 list_add_tail(&bf->list, &sc->txbuf);
1395         }
1396
1397         /* beacon buffer */
1398         bf->desc = ds;
1399         bf->daddr = da;
1400         sc->bbuf = bf;
1401
1402         return 0;
1403 err_free:
1404         pci_free_consistent(pdev, sc->desc_len, sc->desc, sc->desc_daddr);
1405 err:
1406         sc->desc = NULL;
1407         return ret;
1408 }
1409
1410 static void
1411 ath5k_desc_free(struct ath5k_softc *sc, struct pci_dev *pdev)
1412 {
1413         struct ath5k_buf *bf;
1414
1415         ath5k_txbuf_free(sc, sc->bbuf);
1416         list_for_each_entry(bf, &sc->txbuf, list)
1417                 ath5k_txbuf_free(sc, bf);
1418         list_for_each_entry(bf, &sc->rxbuf, list)
1419                 ath5k_rxbuf_free(sc, bf);
1420
1421         /* Free memory associated with all descriptors */
1422         pci_free_consistent(pdev, sc->desc_len, sc->desc, sc->desc_daddr);
1423
1424         kfree(sc->bufptr);
1425         sc->bufptr = NULL;
1426 }
1427
1428
1429
1430
1431
1432 /**************\
1433 * Queues setup *
1434 \**************/
1435
1436 static struct ath5k_txq *
1437 ath5k_txq_setup(struct ath5k_softc *sc,
1438                 int qtype, int subtype)
1439 {
1440         struct ath5k_hw *ah = sc->ah;
1441         struct ath5k_txq *txq;
1442         struct ath5k_txq_info qi = {
1443                 .tqi_subtype = subtype,
1444                 .tqi_aifs = AR5K_TXQ_USEDEFAULT,
1445                 .tqi_cw_min = AR5K_TXQ_USEDEFAULT,
1446                 .tqi_cw_max = AR5K_TXQ_USEDEFAULT
1447         };
1448         int qnum;
1449
1450         /*
1451          * Enable interrupts only for EOL and DESC conditions.
1452          * We mark tx descriptors to receive a DESC interrupt
1453          * when a tx queue gets deep; otherwise waiting for the
1454          * EOL to reap descriptors.  Note that this is done to
1455          * reduce interrupt load and this only defers reaping
1456          * descriptors, never transmitting frames.  Aside from
1457          * reducing interrupts this also permits more concurrency.
1458          * The only potential downside is if the tx queue backs
1459          * up in which case the top half of the kernel may backup
1460          * due to a lack of tx descriptors.
1461          */
1462         qi.tqi_flags = AR5K_TXQ_FLAG_TXEOLINT_ENABLE |
1463                                 AR5K_TXQ_FLAG_TXDESCINT_ENABLE;
1464         qnum = ath5k_hw_setup_tx_queue(ah, qtype, &qi);
1465         if (qnum < 0) {
1466                 /*
1467                  * NB: don't print a message, this happens
1468                  * normally on parts with too few tx queues
1469                  */
1470                 return ERR_PTR(qnum);
1471         }
1472         if (qnum >= ARRAY_SIZE(sc->txqs)) {
1473                 ATH5K_ERR(sc, "hw qnum %u out of range, max %tu!\n",
1474                         qnum, ARRAY_SIZE(sc->txqs));
1475                 ath5k_hw_release_tx_queue(ah, qnum);
1476                 return ERR_PTR(-EINVAL);
1477         }
1478         txq = &sc->txqs[qnum];
1479         if (!txq->setup) {
1480                 txq->qnum = qnum;
1481                 txq->link = NULL;
1482                 INIT_LIST_HEAD(&txq->q);
1483                 spin_lock_init(&txq->lock);
1484                 txq->setup = true;
1485         }
1486         return &sc->txqs[qnum];
1487 }
1488
1489 static int
1490 ath5k_beaconq_setup(struct ath5k_hw *ah)
1491 {
1492         struct ath5k_txq_info qi = {
1493                 .tqi_aifs = AR5K_TXQ_USEDEFAULT,
1494                 .tqi_cw_min = AR5K_TXQ_USEDEFAULT,
1495                 .tqi_cw_max = AR5K_TXQ_USEDEFAULT,
1496                 /* NB: for dynamic turbo, don't enable any other interrupts */
1497                 .tqi_flags = AR5K_TXQ_FLAG_TXDESCINT_ENABLE
1498         };
1499
1500         return ath5k_hw_setup_tx_queue(ah, AR5K_TX_QUEUE_BEACON, &qi);
1501 }
1502
1503 static int
1504 ath5k_beaconq_config(struct ath5k_softc *sc)
1505 {
1506         struct ath5k_hw *ah = sc->ah;
1507         struct ath5k_txq_info qi;
1508         int ret;
1509
1510         ret = ath5k_hw_get_tx_queueprops(ah, sc->bhalq, &qi);
1511         if (ret)
1512                 return ret;
1513         if (sc->opmode == NL80211_IFTYPE_AP ||
1514                 sc->opmode == NL80211_IFTYPE_MESH_POINT) {
1515                 /*
1516                  * Always burst out beacon and CAB traffic
1517                  * (aifs = cwmin = cwmax = 0)
1518                  */
1519                 qi.tqi_aifs = 0;
1520                 qi.tqi_cw_min = 0;
1521                 qi.tqi_cw_max = 0;
1522         } else if (sc->opmode == NL80211_IFTYPE_ADHOC) {
1523                 /*
1524                  * Adhoc mode; backoff between 0 and (2 * cw_min).
1525                  */
1526                 qi.tqi_aifs = 0;
1527                 qi.tqi_cw_min = 0;
1528                 qi.tqi_cw_max = 2 * ah->ah_cw_min;
1529         }
1530
1531         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1532                 "beacon queueprops tqi_aifs:%d tqi_cw_min:%d tqi_cw_max:%d\n",
1533                 qi.tqi_aifs, qi.tqi_cw_min, qi.tqi_cw_max);
1534
1535         ret = ath5k_hw_set_tx_queueprops(ah, sc->bhalq, &qi);
1536         if (ret) {
1537                 ATH5K_ERR(sc, "%s: unable to update parameters for beacon "
1538                         "hardware queue!\n", __func__);
1539                 return ret;
1540         }
1541
1542         return ath5k_hw_reset_tx_queue(ah, sc->bhalq); /* push to h/w */;
1543 }
1544
1545 static void
1546 ath5k_txq_drainq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1547 {
1548         struct ath5k_buf *bf, *bf0;
1549
1550         /*
1551          * NB: this assumes output has been stopped and
1552          *     we do not need to block ath5k_tx_tasklet
1553          */
1554         spin_lock_bh(&txq->lock);
1555         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1556                 ath5k_debug_printtxbuf(sc, bf);
1557
1558                 ath5k_txbuf_free(sc, bf);
1559
1560                 spin_lock_bh(&sc->txbuflock);
1561                 sc->tx_stats[txq->qnum].len--;
1562                 list_move_tail(&bf->list, &sc->txbuf);
1563                 sc->txbuf_len++;
1564                 spin_unlock_bh(&sc->txbuflock);
1565         }
1566         txq->link = NULL;
1567         spin_unlock_bh(&txq->lock);
1568 }
1569
1570 /*
1571  * Drain the transmit queues and reclaim resources.
1572  */
1573 static void
1574 ath5k_txq_cleanup(struct ath5k_softc *sc)
1575 {
1576         struct ath5k_hw *ah = sc->ah;
1577         unsigned int i;
1578
1579         /* XXX return value */
1580         if (likely(!test_bit(ATH_STAT_INVALID, sc->status))) {
1581                 /* don't touch the hardware if marked invalid */
1582                 ath5k_hw_stop_tx_dma(ah, sc->bhalq);
1583                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "beacon queue %x\n",
1584                         ath5k_hw_get_txdp(ah, sc->bhalq));
1585                 for (i = 0; i < ARRAY_SIZE(sc->txqs); i++)
1586                         if (sc->txqs[i].setup) {
1587                                 ath5k_hw_stop_tx_dma(ah, sc->txqs[i].qnum);
1588                                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "txq [%u] %x, "
1589                                         "link %p\n",
1590                                         sc->txqs[i].qnum,
1591                                         ath5k_hw_get_txdp(ah,
1592                                                         sc->txqs[i].qnum),
1593                                         sc->txqs[i].link);
1594                         }
1595         }
1596         ieee80211_wake_queues(sc->hw); /* XXX move to callers */
1597
1598         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++)
1599                 if (sc->txqs[i].setup)
1600                         ath5k_txq_drainq(sc, &sc->txqs[i]);
1601 }
1602
1603 static void
1604 ath5k_txq_release(struct ath5k_softc *sc)
1605 {
1606         struct ath5k_txq *txq = sc->txqs;
1607         unsigned int i;
1608
1609         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++, txq++)
1610                 if (txq->setup) {
1611                         ath5k_hw_release_tx_queue(sc->ah, txq->qnum);
1612                         txq->setup = false;
1613                 }
1614 }
1615
1616
1617
1618
1619 /*************\
1620 * RX Handling *
1621 \*************/
1622
1623 /*
1624  * Enable the receive h/w following a reset.
1625  */
1626 static int
1627 ath5k_rx_start(struct ath5k_softc *sc)
1628 {
1629         struct ath5k_hw *ah = sc->ah;
1630         struct ath_common *common = ath5k_hw_common(ah);
1631         struct ath5k_buf *bf;
1632         int ret;
1633
1634         sc->rxbufsize = roundup(IEEE80211_MAX_LEN, common->cachelsz);
1635
1636         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "cachelsz %u rxbufsize %u\n",
1637                 common->cachelsz, sc->rxbufsize);
1638
1639         spin_lock_bh(&sc->rxbuflock);
1640         sc->rxlink = NULL;
1641         list_for_each_entry(bf, &sc->rxbuf, list) {
1642                 ret = ath5k_rxbuf_setup(sc, bf);
1643                 if (ret != 0) {
1644                         spin_unlock_bh(&sc->rxbuflock);
1645                         goto err;
1646                 }
1647         }
1648         bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1649         ath5k_hw_set_rxdp(ah, bf->daddr);
1650         spin_unlock_bh(&sc->rxbuflock);
1651
1652         ath5k_hw_start_rx_dma(ah);      /* enable recv descriptors */
1653         ath5k_mode_setup(sc);           /* set filters, etc. */
1654         ath5k_hw_start_rx_pcu(ah);      /* re-enable PCU/DMA engine */
1655
1656         return 0;
1657 err:
1658         return ret;
1659 }
1660
1661 /*
1662  * Disable the receive h/w in preparation for a reset.
1663  */
1664 static void
1665 ath5k_rx_stop(struct ath5k_softc *sc)
1666 {
1667         struct ath5k_hw *ah = sc->ah;
1668
1669         ath5k_hw_stop_rx_pcu(ah);       /* disable PCU */
1670         ath5k_hw_set_rx_filter(ah, 0);  /* clear recv filter */
1671         ath5k_hw_stop_rx_dma(ah);       /* disable DMA engine */
1672
1673         ath5k_debug_printrxbuffs(sc, ah);
1674
1675         sc->rxlink = NULL;              /* just in case */
1676 }
1677
1678 static unsigned int
1679 ath5k_rx_decrypted(struct ath5k_softc *sc, struct ath5k_desc *ds,
1680                 struct sk_buff *skb, struct ath5k_rx_status *rs)
1681 {
1682         struct ieee80211_hdr *hdr = (void *)skb->data;
1683         unsigned int keyix, hlen;
1684
1685         if (!(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1686                         rs->rs_keyix != AR5K_RXKEYIX_INVALID)
1687                 return RX_FLAG_DECRYPTED;
1688
1689         /* Apparently when a default key is used to decrypt the packet
1690            the hw does not set the index used to decrypt.  In such cases
1691            get the index from the packet. */
1692         hlen = ieee80211_hdrlen(hdr->frame_control);
1693         if (ieee80211_has_protected(hdr->frame_control) &&
1694             !(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1695             skb->len >= hlen + 4) {
1696                 keyix = skb->data[hlen + 3] >> 6;
1697
1698                 if (test_bit(keyix, sc->keymap))
1699                         return RX_FLAG_DECRYPTED;
1700         }
1701
1702         return 0;
1703 }
1704
1705
1706 static void
1707 ath5k_check_ibss_tsf(struct ath5k_softc *sc, struct sk_buff *skb,
1708                      struct ieee80211_rx_status *rxs)
1709 {
1710         struct ath_common *common = ath5k_hw_common(sc->ah);
1711         u64 tsf, bc_tstamp;
1712         u32 hw_tu;
1713         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1714
1715         if (ieee80211_is_beacon(mgmt->frame_control) &&
1716             le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS &&
1717             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) == 0) {
1718                 /*
1719                  * Received an IBSS beacon with the same BSSID. Hardware *must*
1720                  * have updated the local TSF. We have to work around various
1721                  * hardware bugs, though...
1722                  */
1723                 tsf = ath5k_hw_get_tsf64(sc->ah);
1724                 bc_tstamp = le64_to_cpu(mgmt->u.beacon.timestamp);
1725                 hw_tu = TSF_TO_TU(tsf);
1726
1727                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1728                         "beacon %llx mactime %llx (diff %lld) tsf now %llx\n",
1729                         (unsigned long long)bc_tstamp,
1730                         (unsigned long long)rxs->mactime,
1731                         (unsigned long long)(rxs->mactime - bc_tstamp),
1732                         (unsigned long long)tsf);
1733
1734                 /*
1735                  * Sometimes the HW will give us a wrong tstamp in the rx
1736                  * status, causing the timestamp extension to go wrong.
1737                  * (This seems to happen especially with beacon frames bigger
1738                  * than 78 byte (incl. FCS))
1739                  * But we know that the receive timestamp must be later than the
1740                  * timestamp of the beacon since HW must have synced to that.
1741                  *
1742                  * NOTE: here we assume mactime to be after the frame was
1743                  * received, not like mac80211 which defines it at the start.
1744                  */
1745                 if (bc_tstamp > rxs->mactime) {
1746                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1747                                 "fixing mactime from %llx to %llx\n",
1748                                 (unsigned long long)rxs->mactime,
1749                                 (unsigned long long)tsf);
1750                         rxs->mactime = tsf;
1751                 }
1752
1753                 /*
1754                  * Local TSF might have moved higher than our beacon timers,
1755                  * in that case we have to update them to continue sending
1756                  * beacons. This also takes care of synchronizing beacon sending
1757                  * times with other stations.
1758                  */
1759                 if (hw_tu >= sc->nexttbtt)
1760                         ath5k_beacon_update_timers(sc, bc_tstamp);
1761         }
1762 }
1763
1764 static void
1765 ath5k_tasklet_rx(unsigned long data)
1766 {
1767         struct ieee80211_rx_status *rxs;
1768         struct ath5k_rx_status rs = {};
1769         struct sk_buff *skb, *next_skb;
1770         dma_addr_t next_skb_addr;
1771         struct ath5k_softc *sc = (void *)data;
1772         struct ath5k_buf *bf;
1773         struct ath5k_desc *ds;
1774         int ret;
1775         int hdrlen;
1776         int padsize;
1777         int rx_flag;
1778
1779         spin_lock(&sc->rxbuflock);
1780         if (list_empty(&sc->rxbuf)) {
1781                 ATH5K_WARN(sc, "empty rx buf pool\n");
1782                 goto unlock;
1783         }
1784         do {
1785                 rx_flag = 0;
1786
1787                 bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1788                 BUG_ON(bf->skb == NULL);
1789                 skb = bf->skb;
1790                 ds = bf->desc;
1791
1792                 /* bail if HW is still using self-linked descriptor */
1793                 if (ath5k_hw_get_rxdp(sc->ah) == bf->daddr)
1794                         break;
1795
1796                 ret = sc->ah->ah_proc_rx_desc(sc->ah, ds, &rs);
1797                 if (unlikely(ret == -EINPROGRESS))
1798                         break;
1799                 else if (unlikely(ret)) {
1800                         ATH5K_ERR(sc, "error in processing rx descriptor\n");
1801                         spin_unlock(&sc->rxbuflock);
1802                         return;
1803                 }
1804
1805                 if (unlikely(rs.rs_more)) {
1806                         ATH5K_WARN(sc, "unsupported jumbo\n");
1807                         goto next;
1808                 }
1809
1810                 if (unlikely(rs.rs_status)) {
1811                         if (rs.rs_status & AR5K_RXERR_PHY)
1812                                 goto next;
1813                         if (rs.rs_status & AR5K_RXERR_DECRYPT) {
1814                                 /*
1815                                  * Decrypt error.  If the error occurred
1816                                  * because there was no hardware key, then
1817                                  * let the frame through so the upper layers
1818                                  * can process it.  This is necessary for 5210
1819                                  * parts which have no way to setup a ``clear''
1820                                  * key cache entry.
1821                                  *
1822                                  * XXX do key cache faulting
1823                                  */
1824                                 if (rs.rs_keyix == AR5K_RXKEYIX_INVALID &&
1825                                     !(rs.rs_status & AR5K_RXERR_CRC))
1826                                         goto accept;
1827                         }
1828                         if (rs.rs_status & AR5K_RXERR_MIC) {
1829                                 rx_flag |= RX_FLAG_MMIC_ERROR;
1830                                 goto accept;
1831                         }
1832
1833                         /* let crypto-error packets fall through in MNTR */
1834                         if ((rs.rs_status &
1835                                 ~(AR5K_RXERR_DECRYPT|AR5K_RXERR_MIC)) ||
1836                                         sc->opmode != NL80211_IFTYPE_MONITOR)
1837                                 goto next;
1838                 }
1839 accept:
1840                 next_skb = ath5k_rx_skb_alloc(sc, &next_skb_addr);
1841
1842                 /*
1843                  * If we can't replace bf->skb with a new skb under memory
1844                  * pressure, just skip this packet
1845                  */
1846                 if (!next_skb)
1847                         goto next;
1848
1849                 pci_unmap_single(sc->pdev, bf->skbaddr, sc->rxbufsize,
1850                                 PCI_DMA_FROMDEVICE);
1851                 skb_put(skb, rs.rs_datalen);
1852
1853                 /* The MAC header is padded to have 32-bit boundary if the
1854                  * packet payload is non-zero. The general calculation for
1855                  * padsize would take into account odd header lengths:
1856                  * padsize = (4 - hdrlen % 4) % 4; However, since only
1857                  * even-length headers are used, padding can only be 0 or 2
1858                  * bytes and we can optimize this a bit. In addition, we must
1859                  * not try to remove padding from short control frames that do
1860                  * not have payload. */
1861                 hdrlen = ieee80211_get_hdrlen_from_skb(skb);
1862                 padsize = ath5k_pad_size(hdrlen);
1863                 if (padsize) {
1864                         memmove(skb->data + padsize, skb->data, hdrlen);
1865                         skb_pull(skb, padsize);
1866                 }
1867                 rxs = IEEE80211_SKB_RXCB(skb);
1868
1869                 /*
1870                  * always extend the mac timestamp, since this information is
1871                  * also needed for proper IBSS merging.
1872                  *
1873                  * XXX: it might be too late to do it here, since rs_tstamp is
1874                  * 15bit only. that means TSF extension has to be done within
1875                  * 32768usec (about 32ms). it might be necessary to move this to
1876                  * the interrupt handler, like it is done in madwifi.
1877                  *
1878                  * Unfortunately we don't know when the hardware takes the rx
1879                  * timestamp (beginning of phy frame, data frame, end of rx?).
1880                  * The only thing we know is that it is hardware specific...
1881                  * On AR5213 it seems the rx timestamp is at the end of the
1882                  * frame, but i'm not sure.
1883                  *
1884                  * NOTE: mac80211 defines mactime at the beginning of the first
1885                  * data symbol. Since we don't have any time references it's
1886                  * impossible to comply to that. This affects IBSS merge only
1887                  * right now, so it's not too bad...
1888                  */
1889                 rxs->mactime = ath5k_extend_tsf(sc->ah, rs.rs_tstamp);
1890                 rxs->flag = rx_flag | RX_FLAG_TSFT;
1891
1892                 rxs->freq = sc->curchan->center_freq;
1893                 rxs->band = sc->curband->band;
1894
1895                 rxs->noise = sc->ah->ah_noise_floor;
1896                 rxs->signal = rxs->noise + rs.rs_rssi;
1897
1898                 /* An rssi of 35 indicates you should be able use
1899                  * 54 Mbps reliably. A more elaborate scheme can be used
1900                  * here but it requires a map of SNR/throughput for each
1901                  * possible mode used */
1902                 rxs->qual = rs.rs_rssi * 100 / 35;
1903
1904                 /* rssi can be more than 35 though, anything above that
1905                  * should be considered at 100% */
1906                 if (rxs->qual > 100)
1907                         rxs->qual = 100;
1908
1909                 rxs->antenna = rs.rs_antenna;
1910                 rxs->rate_idx = ath5k_hw_to_driver_rix(sc, rs.rs_rate);
1911                 rxs->flag |= ath5k_rx_decrypted(sc, ds, skb, &rs);
1912
1913                 if (rxs->rate_idx >= 0 && rs.rs_rate ==
1914                     sc->curband->bitrates[rxs->rate_idx].hw_value_short)
1915                         rxs->flag |= RX_FLAG_SHORTPRE;
1916
1917                 ath5k_debug_dump_skb(sc, skb, "RX  ", 0);
1918
1919                 /* check beacons in IBSS mode */
1920                 if (sc->opmode == NL80211_IFTYPE_ADHOC)
1921                         ath5k_check_ibss_tsf(sc, skb, rxs);
1922
1923                 ieee80211_rx(sc->hw, skb);
1924
1925                 bf->skb = next_skb;
1926                 bf->skbaddr = next_skb_addr;
1927 next:
1928                 list_move_tail(&bf->list, &sc->rxbuf);
1929         } while (ath5k_rxbuf_setup(sc, bf) == 0);
1930 unlock:
1931         spin_unlock(&sc->rxbuflock);
1932 }
1933
1934
1935
1936
1937 /*************\
1938 * TX Handling *
1939 \*************/
1940
1941 static void
1942 ath5k_tx_processq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1943 {
1944         struct ath5k_tx_status ts = {};
1945         struct ath5k_buf *bf, *bf0;
1946         struct ath5k_desc *ds;
1947         struct sk_buff *skb;
1948         struct ieee80211_tx_info *info;
1949         int i, ret;
1950
1951         spin_lock(&txq->lock);
1952         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1953                 ds = bf->desc;
1954
1955                 ret = sc->ah->ah_proc_tx_desc(sc->ah, ds, &ts);
1956                 if (unlikely(ret == -EINPROGRESS))
1957                         break;
1958                 else if (unlikely(ret)) {
1959                         ATH5K_ERR(sc, "error %d while processing queue %u\n",
1960                                 ret, txq->qnum);
1961                         break;
1962                 }
1963
1964                 skb = bf->skb;
1965                 info = IEEE80211_SKB_CB(skb);
1966                 bf->skb = NULL;
1967
1968                 pci_unmap_single(sc->pdev, bf->skbaddr, skb->len,
1969                                 PCI_DMA_TODEVICE);
1970
1971                 ieee80211_tx_info_clear_status(info);
1972                 for (i = 0; i < 4; i++) {
1973                         struct ieee80211_tx_rate *r =
1974                                 &info->status.rates[i];
1975
1976                         if (ts.ts_rate[i]) {
1977                                 r->idx = ath5k_hw_to_driver_rix(sc, ts.ts_rate[i]);
1978                                 r->count = ts.ts_retry[i];
1979                         } else {
1980                                 r->idx = -1;
1981                                 r->count = 0;
1982                         }
1983                 }
1984
1985                 /* count the successful attempt as well */
1986                 info->status.rates[ts.ts_final_idx].count++;
1987
1988                 if (unlikely(ts.ts_status)) {
1989                         sc->ll_stats.dot11ACKFailureCount++;
1990                         if (ts.ts_status & AR5K_TXERR_FILT)
1991                                 info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1992                 } else {
1993                         info->flags |= IEEE80211_TX_STAT_ACK;
1994                         info->status.ack_signal = ts.ts_rssi;
1995                 }
1996
1997                 ieee80211_tx_status(sc->hw, skb);
1998                 sc->tx_stats[txq->qnum].count++;
1999
2000                 spin_lock(&sc->txbuflock);
2001                 sc->tx_stats[txq->qnum].len--;
2002                 list_move_tail(&bf->list, &sc->txbuf);
2003                 sc->txbuf_len++;
2004                 spin_unlock(&sc->txbuflock);
2005         }
2006         if (likely(list_empty(&txq->q)))
2007                 txq->link = NULL;
2008         spin_unlock(&txq->lock);
2009         if (sc->txbuf_len > ATH_TXBUF / 5)
2010                 ieee80211_wake_queues(sc->hw);
2011 }
2012
2013 static void
2014 ath5k_tasklet_tx(unsigned long data)
2015 {
2016         int i;
2017         struct ath5k_softc *sc = (void *)data;
2018
2019         for (i=0; i < AR5K_NUM_TX_QUEUES; i++)
2020                 if (sc->txqs[i].setup && (sc->ah->ah_txq_isr & BIT(i)))
2021                         ath5k_tx_processq(sc, &sc->txqs[i]);
2022 }
2023
2024
2025 /*****************\
2026 * Beacon handling *
2027 \*****************/
2028
2029 /*
2030  * Setup the beacon frame for transmit.
2031  */
2032 static int
2033 ath5k_beacon_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
2034 {
2035         struct sk_buff *skb = bf->skb;
2036         struct  ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
2037         struct ath5k_hw *ah = sc->ah;
2038         struct ath5k_desc *ds;
2039         int ret = 0;
2040         u8 antenna;
2041         u32 flags;
2042
2043         bf->skbaddr = pci_map_single(sc->pdev, skb->data, skb->len,
2044                         PCI_DMA_TODEVICE);
2045         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "skb %p [data %p len %u] "
2046                         "skbaddr %llx\n", skb, skb->data, skb->len,
2047                         (unsigned long long)bf->skbaddr);
2048         if (pci_dma_mapping_error(sc->pdev, bf->skbaddr)) {
2049                 ATH5K_ERR(sc, "beacon DMA mapping failed\n");
2050                 return -EIO;
2051         }
2052
2053         ds = bf->desc;
2054         antenna = ah->ah_tx_ant;
2055
2056         flags = AR5K_TXDESC_NOACK;
2057         if (sc->opmode == NL80211_IFTYPE_ADHOC && ath5k_hw_hasveol(ah)) {
2058                 ds->ds_link = bf->daddr;        /* self-linked */
2059                 flags |= AR5K_TXDESC_VEOL;
2060         } else
2061                 ds->ds_link = 0;
2062
2063         /*
2064          * If we use multiple antennas on AP and use
2065          * the Sectored AP scenario, switch antenna every
2066          * 4 beacons to make sure everybody hears our AP.
2067          * When a client tries to associate, hw will keep
2068          * track of the tx antenna to be used for this client
2069          * automaticaly, based on ACKed packets.
2070          *
2071          * Note: AP still listens and transmits RTS on the
2072          * default antenna which is supposed to be an omni.
2073          *
2074          * Note2: On sectored scenarios it's possible to have
2075          * multiple antennas (1omni -the default- and 14 sectors)
2076          * so if we choose to actually support this mode we need
2077          * to allow user to set how many antennas we have and tweak
2078          * the code below to send beacons on all of them.
2079          */
2080         if (ah->ah_ant_mode == AR5K_ANTMODE_SECTOR_AP)
2081                 antenna = sc->bsent & 4 ? 2 : 1;
2082
2083
2084         /* FIXME: If we are in g mode and rate is a CCK rate
2085          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
2086          * from tx power (value is in dB units already) */
2087         ds->ds_data = bf->skbaddr;
2088         ret = ah->ah_setup_tx_desc(ah, ds, skb->len,
2089                         ieee80211_get_hdrlen_from_skb(skb),
2090                         AR5K_PKT_TYPE_BEACON, (sc->power_level * 2),
2091                         ieee80211_get_tx_rate(sc->hw, info)->hw_value,
2092                         1, AR5K_TXKEYIX_INVALID,
2093                         antenna, flags, 0, 0);
2094         if (ret)
2095                 goto err_unmap;
2096
2097         return 0;
2098 err_unmap:
2099         pci_unmap_single(sc->pdev, bf->skbaddr, skb->len, PCI_DMA_TODEVICE);
2100         return ret;
2101 }
2102
2103 /*
2104  * Transmit a beacon frame at SWBA.  Dynamic updates to the
2105  * frame contents are done as needed and the slot time is
2106  * also adjusted based on current state.
2107  *
2108  * This is called from software irq context (beacontq or restq
2109  * tasklets) or user context from ath5k_beacon_config.
2110  */
2111 static void
2112 ath5k_beacon_send(struct ath5k_softc *sc)
2113 {
2114         struct ath5k_buf *bf = sc->bbuf;
2115         struct ath5k_hw *ah = sc->ah;
2116         struct sk_buff *skb;
2117
2118         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "in beacon_send\n");
2119
2120         if (unlikely(bf->skb == NULL || sc->opmode == NL80211_IFTYPE_STATION ||
2121                         sc->opmode == NL80211_IFTYPE_MONITOR)) {
2122                 ATH5K_WARN(sc, "bf=%p bf_skb=%p\n", bf, bf ? bf->skb : NULL);
2123                 return;
2124         }
2125         /*
2126          * Check if the previous beacon has gone out.  If
2127          * not don't don't try to post another, skip this
2128          * period and wait for the next.  Missed beacons
2129          * indicate a problem and should not occur.  If we
2130          * miss too many consecutive beacons reset the device.
2131          */
2132         if (unlikely(ath5k_hw_num_tx_pending(ah, sc->bhalq) != 0)) {
2133                 sc->bmisscount++;
2134                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2135                         "missed %u consecutive beacons\n", sc->bmisscount);
2136                 if (sc->bmisscount > 10) {      /* NB: 10 is a guess */
2137                         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2138                                 "stuck beacon time (%u missed)\n",
2139                                 sc->bmisscount);
2140                         tasklet_schedule(&sc->restq);
2141                 }
2142                 return;
2143         }
2144         if (unlikely(sc->bmisscount != 0)) {
2145                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2146                         "resume beacon xmit after %u misses\n",
2147                         sc->bmisscount);
2148                 sc->bmisscount = 0;
2149         }
2150
2151         /*
2152          * Stop any current dma and put the new frame on the queue.
2153          * This should never fail since we check above that no frames
2154          * are still pending on the queue.
2155          */
2156         if (unlikely(ath5k_hw_stop_tx_dma(ah, sc->bhalq))) {
2157                 ATH5K_WARN(sc, "beacon queue %u didn't start/stop ?\n", sc->bhalq);
2158                 /* NB: hw still stops DMA, so proceed */
2159         }
2160
2161         /* refresh the beacon for AP mode */
2162         if (sc->opmode == NL80211_IFTYPE_AP)
2163                 ath5k_beacon_update(sc->hw, sc->vif);
2164
2165         ath5k_hw_set_txdp(ah, sc->bhalq, bf->daddr);
2166         ath5k_hw_start_tx_dma(ah, sc->bhalq);
2167         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "TXDP[%u] = %llx (%p)\n",
2168                 sc->bhalq, (unsigned long long)bf->daddr, bf->desc);
2169
2170         skb = ieee80211_get_buffered_bc(sc->hw, sc->vif);
2171         while (skb) {
2172                 ath5k_tx_queue(sc->hw, skb, sc->cabq);
2173                 skb = ieee80211_get_buffered_bc(sc->hw, sc->vif);
2174         }
2175
2176         sc->bsent++;
2177 }
2178
2179
2180 /**
2181  * ath5k_beacon_update_timers - update beacon timers
2182  *
2183  * @sc: struct ath5k_softc pointer we are operating on
2184  * @bc_tsf: the timestamp of the beacon. 0 to reset the TSF. -1 to perform a
2185  *          beacon timer update based on the current HW TSF.
2186  *
2187  * Calculate the next target beacon transmit time (TBTT) based on the timestamp
2188  * of a received beacon or the current local hardware TSF and write it to the
2189  * beacon timer registers.
2190  *
2191  * This is called in a variety of situations, e.g. when a beacon is received,
2192  * when a TSF update has been detected, but also when an new IBSS is created or
2193  * when we otherwise know we have to update the timers, but we keep it in this
2194  * function to have it all together in one place.
2195  */
2196 static void
2197 ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf)
2198 {
2199         struct ath5k_hw *ah = sc->ah;
2200         u32 nexttbtt, intval, hw_tu, bc_tu;
2201         u64 hw_tsf;
2202
2203         intval = sc->bintval & AR5K_BEACON_PERIOD;
2204         if (WARN_ON(!intval))
2205                 return;
2206
2207         /* beacon TSF converted to TU */
2208         bc_tu = TSF_TO_TU(bc_tsf);
2209
2210         /* current TSF converted to TU */
2211         hw_tsf = ath5k_hw_get_tsf64(ah);
2212         hw_tu = TSF_TO_TU(hw_tsf);
2213
2214 #define FUDGE 3
2215         /* we use FUDGE to make sure the next TBTT is ahead of the current TU */
2216         if (bc_tsf == -1) {
2217                 /*
2218                  * no beacons received, called internally.
2219                  * just need to refresh timers based on HW TSF.
2220                  */
2221                 nexttbtt = roundup(hw_tu + FUDGE, intval);
2222         } else if (bc_tsf == 0) {
2223                 /*
2224                  * no beacon received, probably called by ath5k_reset_tsf().
2225                  * reset TSF to start with 0.
2226                  */
2227                 nexttbtt = intval;
2228                 intval |= AR5K_BEACON_RESET_TSF;
2229         } else if (bc_tsf > hw_tsf) {
2230                 /*
2231                  * beacon received, SW merge happend but HW TSF not yet updated.
2232                  * not possible to reconfigure timers yet, but next time we
2233                  * receive a beacon with the same BSSID, the hardware will
2234                  * automatically update the TSF and then we need to reconfigure
2235                  * the timers.
2236                  */
2237                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2238                         "need to wait for HW TSF sync\n");
2239                 return;
2240         } else {
2241                 /*
2242                  * most important case for beacon synchronization between STA.
2243                  *
2244                  * beacon received and HW TSF has been already updated by HW.
2245                  * update next TBTT based on the TSF of the beacon, but make
2246                  * sure it is ahead of our local TSF timer.
2247                  */
2248                 nexttbtt = bc_tu + roundup(hw_tu + FUDGE - bc_tu, intval);
2249         }
2250 #undef FUDGE
2251
2252         sc->nexttbtt = nexttbtt;
2253
2254         intval |= AR5K_BEACON_ENA;
2255         ath5k_hw_init_beacon(ah, nexttbtt, intval);
2256
2257         /*
2258          * debugging output last in order to preserve the time critical aspect
2259          * of this function
2260          */
2261         if (bc_tsf == -1)
2262                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2263                         "reconfigured timers based on HW TSF\n");
2264         else if (bc_tsf == 0)
2265                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2266                         "reset HW TSF and timers\n");
2267         else
2268                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2269                         "updated timers based on beacon TSF\n");
2270
2271         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2272                           "bc_tsf %llx hw_tsf %llx bc_tu %u hw_tu %u nexttbtt %u\n",
2273                           (unsigned long long) bc_tsf,
2274                           (unsigned long long) hw_tsf, bc_tu, hw_tu, nexttbtt);
2275         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "intval %u %s %s\n",
2276                 intval & AR5K_BEACON_PERIOD,
2277                 intval & AR5K_BEACON_ENA ? "AR5K_BEACON_ENA" : "",
2278                 intval & AR5K_BEACON_RESET_TSF ? "AR5K_BEACON_RESET_TSF" : "");
2279 }
2280
2281
2282 /**
2283  * ath5k_beacon_config - Configure the beacon queues and interrupts
2284  *
2285  * @sc: struct ath5k_softc pointer we are operating on
2286  *
2287  * In IBSS mode we use a self-linked tx descriptor if possible. We enable SWBA
2288  * interrupts to detect TSF updates only.
2289  */
2290 static void
2291 ath5k_beacon_config(struct ath5k_softc *sc)
2292 {
2293         struct ath5k_hw *ah = sc->ah;
2294         unsigned long flags;
2295
2296         spin_lock_irqsave(&sc->block, flags);
2297         sc->bmisscount = 0;
2298         sc->imask &= ~(AR5K_INT_BMISS | AR5K_INT_SWBA);
2299
2300         if (sc->enable_beacon) {
2301                 /*
2302                  * In IBSS mode we use a self-linked tx descriptor and let the
2303                  * hardware send the beacons automatically. We have to load it
2304                  * only once here.
2305                  * We use the SWBA interrupt only to keep track of the beacon
2306                  * timers in order to detect automatic TSF updates.
2307                  */
2308                 ath5k_beaconq_config(sc);
2309
2310                 sc->imask |= AR5K_INT_SWBA;
2311
2312                 if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2313                         if (ath5k_hw_hasveol(ah))
2314                                 ath5k_beacon_send(sc);
2315                 } else
2316                         ath5k_beacon_update_timers(sc, -1);
2317         } else {
2318                 ath5k_hw_stop_tx_dma(sc->ah, sc->bhalq);
2319         }
2320
2321         ath5k_hw_set_imr(ah, sc->imask);
2322         mmiowb();
2323         spin_unlock_irqrestore(&sc->block, flags);
2324 }
2325
2326 static void ath5k_tasklet_beacon(unsigned long data)
2327 {
2328         struct ath5k_softc *sc = (struct ath5k_softc *) data;
2329
2330         /*
2331          * Software beacon alert--time to send a beacon.
2332          *
2333          * In IBSS mode we use this interrupt just to
2334          * keep track of the next TBTT (target beacon
2335          * transmission time) in order to detect wether
2336          * automatic TSF updates happened.
2337          */
2338         if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2339                 /* XXX: only if VEOL suppported */
2340                 u64 tsf = ath5k_hw_get_tsf64(sc->ah);
2341                 sc->nexttbtt += sc->bintval;
2342                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2343                                 "SWBA nexttbtt: %x hw_tu: %x "
2344                                 "TSF: %llx\n",
2345                                 sc->nexttbtt,
2346                                 TSF_TO_TU(tsf),
2347                                 (unsigned long long) tsf);
2348         } else {
2349                 spin_lock(&sc->block);
2350                 ath5k_beacon_send(sc);
2351                 spin_unlock(&sc->block);
2352         }
2353 }
2354
2355
2356 /********************\
2357 * Interrupt handling *
2358 \********************/
2359
2360 static int
2361 ath5k_init(struct ath5k_softc *sc)
2362 {
2363         struct ath5k_hw *ah = sc->ah;
2364         int ret, i;
2365
2366         mutex_lock(&sc->lock);
2367
2368         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "mode %d\n", sc->opmode);
2369
2370         /*
2371          * Stop anything previously setup.  This is safe
2372          * no matter this is the first time through or not.
2373          */
2374         ath5k_stop_locked(sc);
2375
2376         /*
2377          * The basic interface to setting the hardware in a good
2378          * state is ``reset''.  On return the hardware is known to
2379          * be powered up and with interrupts disabled.  This must
2380          * be followed by initialization of the appropriate bits
2381          * and then setup of the interrupt mask.
2382          */
2383         sc->curchan = sc->hw->conf.channel;
2384         sc->curband = &sc->sbands[sc->curchan->band];
2385         sc->imask = AR5K_INT_RXOK | AR5K_INT_RXERR | AR5K_INT_RXEOL |
2386                 AR5K_INT_RXORN | AR5K_INT_TXDESC | AR5K_INT_TXEOL |
2387                 AR5K_INT_FATAL | AR5K_INT_GLOBAL | AR5K_INT_SWI;
2388         ret = ath5k_reset(sc, NULL);
2389         if (ret)
2390                 goto done;
2391
2392         ath5k_rfkill_hw_start(ah);
2393
2394         /*
2395          * Reset the key cache since some parts do not reset the
2396          * contents on initial power up or resume from suspend.
2397          */
2398         for (i = 0; i < AR5K_KEYTABLE_SIZE; i++)
2399                 ath5k_hw_reset_key(ah, i);
2400
2401         /* Set ack to be sent at low bit-rates */
2402         ath5k_hw_set_ack_bitrate_high(ah, false);
2403
2404         /* Set PHY calibration inteval */
2405         ah->ah_cal_intval = ath5k_calinterval;
2406
2407         ret = 0;
2408 done:
2409         mmiowb();
2410         mutex_unlock(&sc->lock);
2411         return ret;
2412 }
2413
2414 static int
2415 ath5k_stop_locked(struct ath5k_softc *sc)
2416 {
2417         struct ath5k_hw *ah = sc->ah;
2418
2419         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "invalid %u\n",
2420                         test_bit(ATH_STAT_INVALID, sc->status));
2421
2422         /*
2423          * Shutdown the hardware and driver:
2424          *    stop output from above
2425          *    disable interrupts
2426          *    turn off timers
2427          *    turn off the radio
2428          *    clear transmit machinery
2429          *    clear receive machinery
2430          *    drain and release tx queues
2431          *    reclaim beacon resources
2432          *    power down hardware
2433          *
2434          * Note that some of this work is not possible if the
2435          * hardware is gone (invalid).
2436          */
2437         ieee80211_stop_queues(sc->hw);
2438
2439         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2440                 ath5k_led_off(sc);
2441                 ath5k_hw_set_imr(ah, 0);
2442                 synchronize_irq(sc->pdev->irq);
2443         }
2444         ath5k_txq_cleanup(sc);
2445         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2446                 ath5k_rx_stop(sc);
2447                 ath5k_hw_phy_disable(ah);
2448         } else
2449                 sc->rxlink = NULL;
2450
2451         return 0;
2452 }
2453
2454 /*
2455  * Stop the device, grabbing the top-level lock to protect
2456  * against concurrent entry through ath5k_init (which can happen
2457  * if another thread does a system call and the thread doing the
2458  * stop is preempted).
2459  */
2460 static int
2461 ath5k_stop_hw(struct ath5k_softc *sc)
2462 {
2463         int ret;
2464
2465         mutex_lock(&sc->lock);
2466         ret = ath5k_stop_locked(sc);
2467         if (ret == 0 && !test_bit(ATH_STAT_INVALID, sc->status)) {
2468                 /*
2469                  * Don't set the card in full sleep mode!
2470                  *
2471                  * a) When the device is in this state it must be carefully
2472                  * woken up or references to registers in the PCI clock
2473                  * domain may freeze the bus (and system).  This varies
2474                  * by chip and is mostly an issue with newer parts
2475                  * (madwifi sources mentioned srev >= 0x78) that go to
2476                  * sleep more quickly.
2477                  *
2478                  * b) On older chips full sleep results a weird behaviour
2479                  * during wakeup. I tested various cards with srev < 0x78
2480                  * and they don't wake up after module reload, a second
2481                  * module reload is needed to bring the card up again.
2482                  *
2483                  * Until we figure out what's going on don't enable
2484                  * full chip reset on any chip (this is what Legacy HAL
2485                  * and Sam's HAL do anyway). Instead Perform a full reset
2486                  * on the device (same as initial state after attach) and
2487                  * leave it idle (keep MAC/BB on warm reset) */
2488                 ret = ath5k_hw_on_hold(sc->ah);
2489
2490                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2491                                 "putting device to sleep\n");
2492         }
2493         ath5k_txbuf_free(sc, sc->bbuf);
2494
2495         mmiowb();
2496         mutex_unlock(&sc->lock);
2497
2498         tasklet_kill(&sc->rxtq);
2499         tasklet_kill(&sc->txtq);
2500         tasklet_kill(&sc->restq);
2501         tasklet_kill(&sc->calib);
2502         tasklet_kill(&sc->beacontq);
2503
2504         ath5k_rfkill_hw_stop(sc->ah);
2505
2506         return ret;
2507 }
2508
2509 static irqreturn_t
2510 ath5k_intr(int irq, void *dev_id)
2511 {
2512         struct ath5k_softc *sc = dev_id;
2513         struct ath5k_hw *ah = sc->ah;
2514         enum ath5k_int status;
2515         unsigned int counter = 1000;
2516
2517         if (unlikely(test_bit(ATH_STAT_INVALID, sc->status) ||
2518                                 !ath5k_hw_is_intr_pending(ah)))
2519                 return IRQ_NONE;
2520
2521         do {
2522                 ath5k_hw_get_isr(ah, &status);          /* NB: clears IRQ too */
2523                 ATH5K_DBG(sc, ATH5K_DEBUG_INTR, "status 0x%x/0x%x\n",
2524                                 status, sc->imask);
2525                 if (unlikely(status & AR5K_INT_FATAL)) {
2526                         /*
2527                          * Fatal errors are unrecoverable.
2528                          * Typically these are caused by DMA errors.
2529                          */
2530                         tasklet_schedule(&sc->restq);
2531                 } else if (unlikely(status & AR5K_INT_RXORN)) {
2532                         tasklet_schedule(&sc->restq);
2533                 } else {
2534                         if (status & AR5K_INT_SWBA) {
2535                                 tasklet_hi_schedule(&sc->beacontq);
2536                         }
2537                         if (status & AR5K_INT_RXEOL) {
2538                                 /*
2539                                 * NB: the hardware should re-read the link when
2540                                 *     RXE bit is written, but it doesn't work at
2541                                 *     least on older hardware revs.
2542                                 */
2543                                 sc->rxlink = NULL;
2544                         }
2545                         if (status & AR5K_INT_TXURN) {
2546                                 /* bump tx trigger level */
2547                                 ath5k_hw_update_tx_triglevel(ah, true);
2548                         }
2549                         if (status & (AR5K_INT_RXOK | AR5K_INT_RXERR))
2550                                 tasklet_schedule(&sc->rxtq);
2551                         if (status & (AR5K_INT_TXOK | AR5K_INT_TXDESC
2552                                         | AR5K_INT_TXERR | AR5K_INT_TXEOL))
2553                                 tasklet_schedule(&sc->txtq);
2554                         if (status & AR5K_INT_BMISS) {
2555                                 /* TODO */
2556                         }
2557                         if (status & AR5K_INT_SWI) {
2558                                 tasklet_schedule(&sc->calib);
2559                         }
2560                         if (status & AR5K_INT_MIB) {
2561                                 /*
2562                                  * These stats are also used for ANI i think
2563                                  * so how about updating them more often ?
2564                                  */
2565                                 ath5k_hw_update_mib_counters(ah, &sc->ll_stats);
2566                         }
2567                         if (status & AR5K_INT_GPIO)
2568                                 tasklet_schedule(&sc->rf_kill.toggleq);
2569
2570                 }
2571         } while (ath5k_hw_is_intr_pending(ah) && --counter > 0);
2572
2573         if (unlikely(!counter))
2574                 ATH5K_WARN(sc, "too many interrupts, giving up for now\n");
2575
2576         ath5k_hw_calibration_poll(ah);
2577
2578         return IRQ_HANDLED;
2579 }
2580
2581 static void
2582 ath5k_tasklet_reset(unsigned long data)
2583 {
2584         struct ath5k_softc *sc = (void *)data;
2585
2586         ath5k_reset_wake(sc);
2587 }
2588
2589 /*
2590  * Periodically recalibrate the PHY to account
2591  * for temperature/environment changes.
2592  */
2593 static void
2594 ath5k_tasklet_calibrate(unsigned long data)
2595 {
2596         struct ath5k_softc *sc = (void *)data;
2597         struct ath5k_hw *ah = sc->ah;
2598
2599         /* Only full calibration for now */
2600         if (ah->ah_swi_mask != AR5K_SWI_FULL_CALIBRATION)
2601                 return;
2602
2603         /* Stop queues so that calibration
2604          * doesn't interfere with tx */
2605         ieee80211_stop_queues(sc->hw);
2606
2607         ATH5K_DBG(sc, ATH5K_DEBUG_CALIBRATE, "channel %u/%x\n",
2608                 ieee80211_frequency_to_channel(sc->curchan->center_freq),
2609                 sc->curchan->hw_value);
2610
2611         if (ath5k_hw_gainf_calibrate(ah) == AR5K_RFGAIN_NEED_CHANGE) {
2612                 /*
2613                  * Rfgain is out of bounds, reset the chip
2614                  * to load new gain values.
2615                  */
2616                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "calibration, resetting\n");
2617                 ath5k_reset_wake(sc);
2618         }
2619         if (ath5k_hw_phy_calibrate(ah, sc->curchan))
2620                 ATH5K_ERR(sc, "calibration of channel %u failed\n",
2621                         ieee80211_frequency_to_channel(
2622                                 sc->curchan->center_freq));
2623
2624         ah->ah_swi_mask = 0;
2625
2626         /* Wake queues */
2627         ieee80211_wake_queues(sc->hw);
2628
2629 }
2630
2631
2632 /********************\
2633 * Mac80211 functions *
2634 \********************/
2635
2636 static int
2637 ath5k_tx(struct ieee80211_hw *hw, struct sk_buff *skb)
2638 {
2639         struct ath5k_softc *sc = hw->priv;
2640
2641         return ath5k_tx_queue(hw, skb, sc->txq);
2642 }
2643
2644 static int ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
2645                           struct ath5k_txq *txq)
2646 {
2647         struct ath5k_softc *sc = hw->priv;
2648         struct ath5k_buf *bf;
2649         unsigned long flags;
2650         int hdrlen;
2651         int padsize;
2652
2653         ath5k_debug_dump_skb(sc, skb, "TX  ", 1);
2654
2655         if (sc->opmode == NL80211_IFTYPE_MONITOR)
2656                 ATH5K_DBG(sc, ATH5K_DEBUG_XMIT, "tx in monitor (scan?)\n");
2657
2658         /*
2659          * the hardware expects the header padded to 4 byte boundaries
2660          * if this is not the case we add the padding after the header
2661          */
2662         hdrlen = ieee80211_get_hdrlen_from_skb(skb);
2663         padsize = ath5k_pad_size(hdrlen);
2664         if (padsize) {
2665
2666                 if (skb_headroom(skb) < padsize) {
2667                         ATH5K_ERR(sc, "tx hdrlen not %%4: %d not enough"
2668                                   " headroom to pad %d\n", hdrlen, padsize);
2669                         goto drop_packet;
2670                 }
2671                 skb_push(skb, padsize);
2672                 memmove(skb->data, skb->data+padsize, hdrlen);
2673         }
2674
2675         spin_lock_irqsave(&sc->txbuflock, flags);
2676         if (list_empty(&sc->txbuf)) {
2677                 ATH5K_ERR(sc, "no further txbuf available, dropping packet\n");
2678                 spin_unlock_irqrestore(&sc->txbuflock, flags);
2679                 ieee80211_stop_queue(hw, skb_get_queue_mapping(skb));
2680                 goto drop_packet;
2681         }
2682         bf = list_first_entry(&sc->txbuf, struct ath5k_buf, list);
2683         list_del(&bf->list);
2684         sc->txbuf_len--;
2685         if (list_empty(&sc->txbuf))
2686                 ieee80211_stop_queues(hw);
2687         spin_unlock_irqrestore(&sc->txbuflock, flags);
2688
2689         bf->skb = skb;
2690
2691         if (ath5k_txbuf_setup(sc, bf, txq)) {
2692                 bf->skb = NULL;
2693                 spin_lock_irqsave(&sc->txbuflock, flags);
2694                 list_add_tail(&bf->list, &sc->txbuf);
2695                 sc->txbuf_len++;
2696                 spin_unlock_irqrestore(&sc->txbuflock, flags);
2697                 goto drop_packet;
2698         }
2699         return NETDEV_TX_OK;
2700
2701 drop_packet:
2702         dev_kfree_skb_any(skb);
2703         return NETDEV_TX_OK;
2704 }
2705
2706 /*
2707  * Reset the hardware.  If chan is not NULL, then also pause rx/tx
2708  * and change to the given channel.
2709  */
2710 static int
2711 ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan)
2712 {
2713         struct ath5k_hw *ah = sc->ah;
2714         int ret;
2715
2716         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "resetting\n");
2717
2718         if (chan) {
2719                 ath5k_hw_set_imr(ah, 0);
2720                 ath5k_txq_cleanup(sc);
2721                 ath5k_rx_stop(sc);
2722
2723                 sc->curchan = chan;
2724                 sc->curband = &sc->sbands[chan->band];
2725         }
2726         ret = ath5k_hw_reset(ah, sc->opmode, sc->curchan, chan != NULL);
2727         if (ret) {
2728                 ATH5K_ERR(sc, "can't reset hardware (%d)\n", ret);
2729                 goto err;
2730         }
2731
2732         ret = ath5k_rx_start(sc);
2733         if (ret) {
2734                 ATH5K_ERR(sc, "can't start recv logic\n");
2735                 goto err;
2736         }
2737
2738         /*
2739          * Change channels and update the h/w rate map if we're switching;
2740          * e.g. 11a to 11b/g.
2741          *
2742          * We may be doing a reset in response to an ioctl that changes the
2743          * channel so update any state that might change as a result.
2744          *
2745          * XXX needed?
2746          */
2747 /*      ath5k_chan_change(sc, c); */
2748
2749         ath5k_beacon_config(sc);
2750         /* intrs are enabled by ath5k_beacon_config */
2751
2752         return 0;
2753 err:
2754         return ret;
2755 }
2756
2757 static int
2758 ath5k_reset_wake(struct ath5k_softc *sc)
2759 {
2760         int ret;
2761
2762         ret = ath5k_reset(sc, sc->curchan);
2763         if (!ret)
2764                 ieee80211_wake_queues(sc->hw);
2765
2766         return ret;
2767 }
2768
2769 static int ath5k_start(struct ieee80211_hw *hw)
2770 {
2771         return ath5k_init(hw->priv);
2772 }
2773
2774 static void ath5k_stop(struct ieee80211_hw *hw)
2775 {
2776         ath5k_stop_hw(hw->priv);
2777 }
2778
2779 static int ath5k_add_interface(struct ieee80211_hw *hw,
2780                 struct ieee80211_if_init_conf *conf)
2781 {
2782         struct ath5k_softc *sc = hw->priv;
2783         int ret;
2784
2785         mutex_lock(&sc->lock);
2786         if (sc->vif) {
2787                 ret = 0;
2788                 goto end;
2789         }
2790
2791         sc->vif = conf->vif;
2792
2793         switch (conf->type) {
2794         case NL80211_IFTYPE_AP:
2795         case NL80211_IFTYPE_STATION:
2796         case NL80211_IFTYPE_ADHOC:
2797         case NL80211_IFTYPE_MESH_POINT:
2798         case NL80211_IFTYPE_MONITOR:
2799                 sc->opmode = conf->type;
2800                 break;
2801         default:
2802                 ret = -EOPNOTSUPP;
2803                 goto end;
2804         }
2805
2806         ath5k_hw_set_lladdr(sc->ah, conf->mac_addr);
2807         ath5k_mode_setup(sc);
2808
2809         ret = 0;
2810 end:
2811         mutex_unlock(&sc->lock);
2812         return ret;
2813 }
2814
2815 static void
2816 ath5k_remove_interface(struct ieee80211_hw *hw,
2817                         struct ieee80211_if_init_conf *conf)
2818 {
2819         struct ath5k_softc *sc = hw->priv;
2820         u8 mac[ETH_ALEN] = {};
2821
2822         mutex_lock(&sc->lock);
2823         if (sc->vif != conf->vif)
2824                 goto end;
2825
2826         ath5k_hw_set_lladdr(sc->ah, mac);
2827         sc->vif = NULL;
2828 end:
2829         mutex_unlock(&sc->lock);
2830 }
2831
2832 /*
2833  * TODO: Phy disable/diversity etc
2834  */
2835 static int
2836 ath5k_config(struct ieee80211_hw *hw, u32 changed)
2837 {
2838         struct ath5k_softc *sc = hw->priv;
2839         struct ath5k_hw *ah = sc->ah;
2840         struct ieee80211_conf *conf = &hw->conf;
2841         int ret = 0;
2842
2843         mutex_lock(&sc->lock);
2844
2845         if (changed & IEEE80211_CONF_CHANGE_CHANNEL) {
2846                 ret = ath5k_chan_set(sc, conf->channel);
2847                 if (ret < 0)
2848                         goto unlock;
2849         }
2850
2851         if ((changed & IEEE80211_CONF_CHANGE_POWER) &&
2852         (sc->power_level != conf->power_level)) {
2853                 sc->power_level = conf->power_level;
2854
2855                 /* Half dB steps */
2856                 ath5k_hw_set_txpower_limit(ah, (conf->power_level * 2));
2857         }
2858
2859         /* TODO:
2860          * 1) Move this on config_interface and handle each case
2861          * separately eg. when we have only one STA vif, use
2862          * AR5K_ANTMODE_SINGLE_AP
2863          *
2864          * 2) Allow the user to change antenna mode eg. when only
2865          * one antenna is present
2866          *
2867          * 3) Allow the user to set default/tx antenna when possible
2868          *
2869          * 4) Default mode should handle 90% of the cases, together
2870          * with fixed a/b and single AP modes we should be able to
2871          * handle 99%. Sectored modes are extreme cases and i still
2872          * haven't found a usage for them. If we decide to support them,
2873          * then we must allow the user to set how many tx antennas we
2874          * have available
2875          */
2876         ath5k_hw_set_antenna_mode(ah, AR5K_ANTMODE_DEFAULT);
2877
2878 unlock:
2879         mutex_unlock(&sc->lock);
2880         return ret;
2881 }
2882
2883 static u64 ath5k_prepare_multicast(struct ieee80211_hw *hw,
2884                                    int mc_count, struct dev_addr_list *mclist)
2885 {
2886         u32 mfilt[2], val;
2887         int i;
2888         u8 pos;
2889
2890         mfilt[0] = 0;
2891         mfilt[1] = 1;
2892
2893         for (i = 0; i < mc_count; i++) {
2894                 if (!mclist)
2895                         break;
2896                 /* calculate XOR of eight 6-bit values */
2897                 val = get_unaligned_le32(mclist->dmi_addr + 0);
2898                 pos = (val >> 18) ^ (val >> 12) ^ (val >> 6) ^ val;
2899                 val = get_unaligned_le32(mclist->dmi_addr + 3);
2900                 pos ^= (val >> 18) ^ (val >> 12) ^ (val >> 6) ^ val;
2901                 pos &= 0x3f;
2902                 mfilt[pos / 32] |= (1 << (pos % 32));
2903                 /* XXX: we might be able to just do this instead,
2904                 * but not sure, needs testing, if we do use this we'd
2905                 * neet to inform below to not reset the mcast */
2906                 /* ath5k_hw_set_mcast_filterindex(ah,
2907                  *      mclist->dmi_addr[5]); */
2908                 mclist = mclist->next;
2909         }
2910
2911         return ((u64)(mfilt[1]) << 32) | mfilt[0];
2912 }
2913
2914 #define SUPPORTED_FIF_FLAGS \
2915         FIF_PROMISC_IN_BSS |  FIF_ALLMULTI | FIF_FCSFAIL | \
2916         FIF_PLCPFAIL | FIF_CONTROL | FIF_OTHER_BSS | \
2917         FIF_BCN_PRBRESP_PROMISC
2918 /*
2919  * o always accept unicast, broadcast, and multicast traffic
2920  * o multicast traffic for all BSSIDs will be enabled if mac80211
2921  *   says it should be
2922  * o maintain current state of phy ofdm or phy cck error reception.
2923  *   If the hardware detects any of these type of errors then
2924  *   ath5k_hw_get_rx_filter() will pass to us the respective
2925  *   hardware filters to be able to receive these type of frames.
2926  * o probe request frames are accepted only when operating in
2927  *   hostap, adhoc, or monitor modes
2928  * o enable promiscuous mode according to the interface state
2929  * o accept beacons:
2930  *   - when operating in adhoc mode so the 802.11 layer creates
2931  *     node table entries for peers,
2932  *   - when operating in station mode for collecting rssi data when
2933  *     the station is otherwise quiet, or
2934  *   - when scanning
2935  */
2936 static void ath5k_configure_filter(struct ieee80211_hw *hw,
2937                 unsigned int changed_flags,
2938                 unsigned int *new_flags,
2939                 u64 multicast)
2940 {
2941         struct ath5k_softc *sc = hw->priv;
2942         struct ath5k_hw *ah = sc->ah;
2943         u32 mfilt[2], rfilt;
2944
2945         mutex_lock(&sc->lock);
2946
2947         mfilt[0] = multicast;
2948         mfilt[1] = multicast >> 32;
2949
2950         /* Only deal with supported flags */
2951         changed_flags &= SUPPORTED_FIF_FLAGS;
2952         *new_flags &= SUPPORTED_FIF_FLAGS;
2953
2954         /* If HW detects any phy or radar errors, leave those filters on.
2955          * Also, always enable Unicast, Broadcasts and Multicast
2956          * XXX: move unicast, bssid broadcasts and multicast to mac80211 */
2957         rfilt = (ath5k_hw_get_rx_filter(ah) & (AR5K_RX_FILTER_PHYERR)) |
2958                 (AR5K_RX_FILTER_UCAST | AR5K_RX_FILTER_BCAST |
2959                 AR5K_RX_FILTER_MCAST);
2960
2961         if (changed_flags & (FIF_PROMISC_IN_BSS | FIF_OTHER_BSS)) {
2962                 if (*new_flags & FIF_PROMISC_IN_BSS) {
2963                         rfilt |= AR5K_RX_FILTER_PROM;
2964                         __set_bit(ATH_STAT_PROMISC, sc->status);
2965                 } else {
2966                         __clear_bit(ATH_STAT_PROMISC, sc->status);
2967                 }
2968         }
2969
2970         /* Note, AR5K_RX_FILTER_MCAST is already enabled */
2971         if (*new_flags & FIF_ALLMULTI) {
2972                 mfilt[0] =  ~0;
2973                 mfilt[1] =  ~0;
2974         }
2975
2976         /* This is the best we can do */
2977         if (*new_flags & (FIF_FCSFAIL | FIF_PLCPFAIL))
2978                 rfilt |= AR5K_RX_FILTER_PHYERR;
2979
2980         /* FIF_BCN_PRBRESP_PROMISC really means to enable beacons
2981         * and probes for any BSSID, this needs testing */
2982         if (*new_flags & FIF_BCN_PRBRESP_PROMISC)
2983                 rfilt |= AR5K_RX_FILTER_BEACON | AR5K_RX_FILTER_PROBEREQ;
2984
2985         /* FIF_CONTROL doc says that if FIF_PROMISC_IN_BSS is not
2986          * set we should only pass on control frames for this
2987          * station. This needs testing. I believe right now this
2988          * enables *all* control frames, which is OK.. but
2989          * but we should see if we can improve on granularity */
2990         if (*new_flags & FIF_CONTROL)
2991                 rfilt |= AR5K_RX_FILTER_CONTROL;
2992
2993         /* Additional settings per mode -- this is per ath5k */
2994
2995         /* XXX move these to mac80211, and add a beacon IFF flag to mac80211 */
2996
2997         switch (sc->opmode) {
2998         case NL80211_IFTYPE_MESH_POINT:
2999         case NL80211_IFTYPE_MONITOR:
3000                 rfilt |= AR5K_RX_FILTER_CONTROL |
3001                          AR5K_RX_FILTER_BEACON |
3002                          AR5K_RX_FILTER_PROBEREQ |
3003                          AR5K_RX_FILTER_PROM;
3004                 break;
3005         case NL80211_IFTYPE_AP:
3006         case NL80211_IFTYPE_ADHOC:
3007                 rfilt |= AR5K_RX_FILTER_PROBEREQ |
3008                          AR5K_RX_FILTER_BEACON;
3009                 break;
3010         case NL80211_IFTYPE_STATION:
3011                 if (sc->assoc)
3012                         rfilt |= AR5K_RX_FILTER_BEACON;
3013         default:
3014                 break;
3015         }
3016
3017         /* Set filters */
3018         ath5k_hw_set_rx_filter(ah, rfilt);
3019
3020         /* Set multicast bits */
3021         ath5k_hw_set_mcast_filter(ah, mfilt[0], mfilt[1]);
3022         /* Set the cached hw filter flags, this will alter actually
3023          * be set in HW */
3024         sc->filter_flags = rfilt;
3025
3026         mutex_unlock(&sc->lock);
3027 }
3028
3029 static int
3030 ath5k_set_key(struct ieee80211_hw *hw, enum set_key_cmd cmd,
3031               struct ieee80211_vif *vif, struct ieee80211_sta *sta,
3032               struct ieee80211_key_conf *key)
3033 {
3034         struct ath5k_softc *sc = hw->priv;
3035         int ret = 0;
3036
3037         if (modparam_nohwcrypt)
3038                 return -EOPNOTSUPP;
3039
3040         if (sc->opmode == NL80211_IFTYPE_AP)
3041                 return -EOPNOTSUPP;
3042
3043         switch (key->alg) {
3044         case ALG_WEP:
3045         case ALG_TKIP:
3046                 break;
3047         case ALG_CCMP:
3048                 if (sc->ah->ah_aes_support)
3049                         break;
3050
3051                 return -EOPNOTSUPP;
3052         default:
3053                 WARN_ON(1);
3054                 return -EINVAL;
3055         }
3056
3057         mutex_lock(&sc->lock);
3058
3059         switch (cmd) {
3060         case SET_KEY:
3061                 ret = ath5k_hw_set_key(sc->ah, key->keyidx, key,
3062                                        sta ? sta->addr : NULL);
3063                 if (ret) {
3064                         ATH5K_ERR(sc, "can't set the key\n");
3065                         goto unlock;
3066                 }
3067                 __set_bit(key->keyidx, sc->keymap);
3068                 key->hw_key_idx = key->keyidx;
3069                 key->flags |= (IEEE80211_KEY_FLAG_GENERATE_IV |
3070                                IEEE80211_KEY_FLAG_GENERATE_MMIC);
3071                 break;
3072         case DISABLE_KEY:
3073                 ath5k_hw_reset_key(sc->ah, key->keyidx);
3074                 __clear_bit(key->keyidx, sc->keymap);
3075                 break;
3076         default:
3077                 ret = -EINVAL;
3078                 goto unlock;
3079         }
3080
3081 unlock:
3082         mmiowb();
3083         mutex_unlock(&sc->lock);
3084         return ret;
3085 }
3086
3087 static int
3088 ath5k_get_stats(struct ieee80211_hw *hw,
3089                 struct ieee80211_low_level_stats *stats)
3090 {
3091         struct ath5k_softc *sc = hw->priv;
3092         struct ath5k_hw *ah = sc->ah;
3093
3094         /* Force update */
3095         ath5k_hw_update_mib_counters(ah, &sc->ll_stats);
3096
3097         memcpy(stats, &sc->ll_stats, sizeof(sc->ll_stats));
3098
3099         return 0;
3100 }
3101
3102 static int
3103 ath5k_get_tx_stats(struct ieee80211_hw *hw,
3104                 struct ieee80211_tx_queue_stats *stats)
3105 {
3106         struct ath5k_softc *sc = hw->priv;
3107
3108         memcpy(stats, &sc->tx_stats, sizeof(sc->tx_stats));
3109
3110         return 0;
3111 }
3112
3113 static u64
3114 ath5k_get_tsf(struct ieee80211_hw *hw)
3115 {
3116         struct ath5k_softc *sc = hw->priv;
3117
3118         return ath5k_hw_get_tsf64(sc->ah);
3119 }
3120
3121 static void
3122 ath5k_set_tsf(struct ieee80211_hw *hw, u64 tsf)
3123 {
3124         struct ath5k_softc *sc = hw->priv;
3125
3126         ath5k_hw_set_tsf64(sc->ah, tsf);
3127 }
3128
3129 static void
3130 ath5k_reset_tsf(struct ieee80211_hw *hw)
3131 {
3132         struct ath5k_softc *sc = hw->priv;
3133
3134         /*
3135          * in IBSS mode we need to update the beacon timers too.
3136          * this will also reset the TSF if we call it with 0
3137          */
3138         if (sc->opmode == NL80211_IFTYPE_ADHOC)
3139                 ath5k_beacon_update_timers(sc, 0);
3140         else
3141                 ath5k_hw_reset_tsf(sc->ah);
3142 }
3143
3144 /*
3145  * Updates the beacon that is sent by ath5k_beacon_send.  For adhoc,
3146  * this is called only once at config_bss time, for AP we do it every
3147  * SWBA interrupt so that the TIM will reflect buffered frames.
3148  *
3149  * Called with the beacon lock.
3150  */
3151 static int
3152 ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif)
3153 {
3154         int ret;
3155         struct ath5k_softc *sc = hw->priv;
3156         struct sk_buff *skb;
3157
3158         if (WARN_ON(!vif)) {
3159                 ret = -EINVAL;
3160                 goto out;
3161         }
3162
3163         skb = ieee80211_beacon_get(hw, vif);
3164
3165         if (!skb) {
3166                 ret = -ENOMEM;
3167                 goto out;
3168         }
3169
3170         ath5k_debug_dump_skb(sc, skb, "BC  ", 1);
3171
3172         ath5k_txbuf_free(sc, sc->bbuf);
3173         sc->bbuf->skb = skb;
3174         ret = ath5k_beacon_setup(sc, sc->bbuf);
3175         if (ret)
3176                 sc->bbuf->skb = NULL;
3177 out:
3178         return ret;
3179 }
3180
3181 static void
3182 set_beacon_filter(struct ieee80211_hw *hw, bool enable)
3183 {
3184         struct ath5k_softc *sc = hw->priv;
3185         struct ath5k_hw *ah = sc->ah;
3186         u32 rfilt;
3187         rfilt = ath5k_hw_get_rx_filter(ah);
3188         if (enable)
3189                 rfilt |= AR5K_RX_FILTER_BEACON;
3190         else
3191                 rfilt &= ~AR5K_RX_FILTER_BEACON;
3192         ath5k_hw_set_rx_filter(ah, rfilt);
3193         sc->filter_flags = rfilt;
3194 }
3195
3196 static void ath5k_bss_info_changed(struct ieee80211_hw *hw,
3197                                     struct ieee80211_vif *vif,
3198                                     struct ieee80211_bss_conf *bss_conf,
3199                                     u32 changes)
3200 {
3201         struct ath5k_softc *sc = hw->priv;
3202         struct ath5k_hw *ah = sc->ah;
3203         struct ath_common *common = ath5k_hw_common(ah);
3204         unsigned long flags;
3205
3206         mutex_lock(&sc->lock);
3207         if (WARN_ON(sc->vif != vif))
3208                 goto unlock;
3209
3210         if (changes & BSS_CHANGED_BSSID) {
3211                 /* Cache for later use during resets */
3212                 memcpy(common->curbssid, bss_conf->bssid, ETH_ALEN);
3213                 common->curaid = 0;
3214                 ath5k_hw_set_associd(ah);
3215                 mmiowb();
3216         }
3217
3218         if (changes & BSS_CHANGED_BEACON_INT)
3219                 sc->bintval = bss_conf->beacon_int;
3220
3221         if (changes & BSS_CHANGED_ASSOC) {
3222                 sc->assoc = bss_conf->assoc;
3223                 if (sc->opmode == NL80211_IFTYPE_STATION)
3224                         set_beacon_filter(hw, sc->assoc);
3225                 ath5k_hw_set_ledstate(sc->ah, sc->assoc ?
3226                         AR5K_LED_ASSOC : AR5K_LED_INIT);
3227                 if (bss_conf->assoc) {
3228                         ATH5K_DBG(sc, ATH5K_DEBUG_ANY,
3229                                   "Bss Info ASSOC %d, bssid: %pM\n",
3230                                   bss_conf->aid, common->curbssid);
3231                         common->curaid = bss_conf->aid;
3232                         ath5k_hw_set_associd(ah);
3233                         /* Once ANI is available you would start it here */
3234                 }
3235         }
3236
3237         if (changes & BSS_CHANGED_BEACON) {
3238                 spin_lock_irqsave(&sc->block, flags);
3239                 ath5k_beacon_update(hw, vif);
3240                 spin_unlock_irqrestore(&sc->block, flags);
3241         }
3242
3243         if (changes & BSS_CHANGED_BEACON_ENABLED)
3244                 sc->enable_beacon = bss_conf->enable_beacon;
3245
3246         if (changes & (BSS_CHANGED_BEACON | BSS_CHANGED_BEACON_ENABLED |
3247                        BSS_CHANGED_BEACON_INT))
3248                 ath5k_beacon_config(sc);
3249
3250  unlock:
3251         mutex_unlock(&sc->lock);
3252 }
3253
3254 static void ath5k_sw_scan_start(struct ieee80211_hw *hw)
3255 {
3256         struct ath5k_softc *sc = hw->priv;
3257         if (!sc->assoc)
3258                 ath5k_hw_set_ledstate(sc->ah, AR5K_LED_SCAN);
3259 }
3260
3261 static void ath5k_sw_scan_complete(struct ieee80211_hw *hw)
3262 {
3263         struct ath5k_softc *sc = hw->priv;
3264         ath5k_hw_set_ledstate(sc->ah, sc->assoc ?
3265                 AR5K_LED_ASSOC : AR5K_LED_INIT);
3266 }