drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 134                           int column, unsigned int *writecnt)
 135 {
 136         int r;
 137
 138         ENABLE_REGWRITE_BUFFER(ah);
 139         for (r = 0; r < array->ia_rows; r++) {
 140                 REG_WRITE(ah, INI_RA(array, r, 0),
 141                           INI_RA(array, r, column));
 142                 DO_DELAY(*writecnt);
 143         }
 144         REGWRITE_BUFFER_FLUSH(ah);
 145 }
 146
 147 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 148 {
 149         u32 retval;
 150         int i;
 151
 152         for (i = 0, retval = 0; i < n; i++) {
 153                 retval = (retval << 1) | (val & 1);
 154                 val >>= 1;
 155         }
 156         return retval;
 157 }
 158
 159 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 160                            u8 phy, int kbps,
 161                            u32 frameLen, u16 rateix,
 162                            bool shortPreamble)
 163 {
 164         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 165
 166         if (kbps == 0)
 167                 return 0;
 168
 169         switch (phy) {
 170         case WLAN_RC_PHY_CCK:
 171                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 172                 if (shortPreamble)
 173                         phyTime >>= 1;
 174                 numBits = frameLen << 3;
 175                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 176                 break;
 177         case WLAN_RC_PHY_OFDM:
 178                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 179                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 180                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 181                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 182                         txTime = OFDM_SIFS_TIME_QUARTER
 183                                 + OFDM_PREAMBLE_TIME_QUARTER
 184                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 185                 } else if (ah->curchan &&
 186                            IS_CHAN_HALF_RATE(ah->curchan)) {
 187                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 188                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 189                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 190                         txTime = OFDM_SIFS_TIME_HALF +
 191                                 OFDM_PREAMBLE_TIME_HALF
 192                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 193                 } else {
 194                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 195                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 196                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 197                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 198                                 + (numSymbols * OFDM_SYMBOL_TIME);
 199                 }
 200                 break;
 201         default:
 202                 ath_err(ath9k_hw_common(ah),
 203                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 204                 txTime = 0;
 205                 break;
 206         }
 207
 208         return txTime;
 209 }
 210 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 211
 212 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 213                                   struct ath9k_channel *chan,
 214                                   struct chan_centers *centers)
 215 {
 216         int8_t extoff;
 217
 218         if (!IS_CHAN_HT40(chan)) {
 219                 centers->ctl_center = centers->ext_center =
 220                         centers->synth_center = chan->channel;
 221                 return;
 222         }
 223
 224         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 225             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 226                 centers->synth_center =
 227                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 228                 extoff = 1;
 229         } else {
 230                 centers->synth_center =
 231                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 232                 extoff = -1;
 233         }
 234
 235         centers->ctl_center =
 236                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 237         /* 25 MHz spacing is supported by hw but not on upper layers */
 238         centers->ext_center =
 239                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 240 }
 241
 242 /******************/
 243 /* Chip Revisions */
 244 /******************/
 245
 246 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 247 {
 248         u32 val;
 249
 250         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 251
 252         if (val == 0xFF) {
 253                 val = REG_READ(ah, AR_SREV);
 254                 ah->hw_version.macVersion =
 255                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 256                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 257                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 258         } else {
 259                 if (!AR_SREV_9100(ah))
 260                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 261
 262                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 263
 264                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 265                         ah->is_pciexpress = true;
 266         }
 267 }
 268
 269 /************************************/
 270 /* HW Attach, Detach, Init Routines */
 271 /************************************/
 272
 273 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 274 {
 275         if (!AR_SREV_5416(ah))
 276                 return;
 277
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 287
 288         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 289 }
 290
 291 /* This should work for all families including legacy */
 292 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 293 {
 294         struct ath_common *common = ath9k_hw_common(ah);
 295         u32 regAddr[2] = { AR_STA_ID0 };
 296         u32 regHold[2];
 297         static const u32 patternData[4] = {
 298                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 299         };
 300         int i, j, loop_max;
 301
 302         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 303                 loop_max = 2;
 304                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 305         } else
 306                 loop_max = 1;
 307
 308         for (i = 0; i < loop_max; i++) {
 309                 u32 addr = regAddr[i];
 310                 u32 wrData, rdData;
 311
 312                 regHold[i] = REG_READ(ah, addr);
 313                 for (j = 0; j < 0x100; j++) {
 314                         wrData = (j << 16) | j;
 315                         REG_WRITE(ah, addr, wrData);
 316                         rdData = REG_READ(ah, addr);
 317                         if (rdData != wrData) {
 318                                 ath_err(common,
 319                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 320                                         addr, wrData, rdData);
 321                                 return false;
 322                         }
 323                 }
 324                 for (j = 0; j < 4; j++) {
 325                         wrData = patternData[j];
 326                         REG_WRITE(ah, addr, wrData);
 327                         rdData = REG_READ(ah, addr);
 328                         if (wrData != rdData) {
 329                                 ath_err(common,
 330                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 331                                         addr, wrData, rdData);
 332                                 return false;
 333                         }
 334                 }
 335                 REG_WRITE(ah, regAddr[i], regHold[i]);
 336         }
 337         udelay(100);
 338
 339         return true;
 340 }
 341
 342 static void ath9k_hw_init_config(struct ath_hw *ah)
 343 {
 344         int i;
 345
 346         ah->config.dma_beacon_response_time = 2;
 347         ah->config.sw_beacon_response_time = 10;
 348         ah->config.additional_swba_backoff = 0;
 349         ah->config.ack_6mb = 0x0;
 350         ah->config.cwm_ignore_extcca = 0;
 351         ah->config.pcie_powersave_enable = 0;
 352         ah->config.pcie_clock_req = 0;
 353         ah->config.pcie_waen = 0;
 354         ah->config.analog_shiftreg = 1;
 355         ah->config.enable_ani = true;
 356
 357         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 358                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 359                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 360         }
 361
 362         /* PAPRD needs some more work to be enabled */
 363         ah->config.paprd_disable = 1;
 364
 365         ah->config.rx_intr_mitigation = true;
 366         ah->config.pcieSerDesWrite = true;
 367
 368         /*
 369          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 370          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 371          * This means we use it for all AR5416 devices, and the few
 372          * minor PCI AR9280 devices out there.
 373          *
 374          * Serialization is required because these devices do not handle
 375          * well the case of two concurrent reads/writes due to the latency
 376          * involved. During one read/write another read/write can be issued
 377          * on another CPU while the previous read/write may still be working
 378          * on our hardware, if we hit this case the hardware poops in a loop.
 379          * We prevent this by serializing reads and writes.
 380          *
 381          * This issue is not present on PCI-Express devices or pre-AR5416
 382          * devices (legacy, 802.11abg).
 383          */
 384         if (num_possible_cpus() > 1)
 385                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 386 }
 387
 388 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 389 {
 390         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 391
 392         regulatory->country_code = CTRY_DEFAULT;
 393         regulatory->power_limit = MAX_RATE_POWER;
 394         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 395
 396         ah->hw_version.magic = AR5416_MAGIC;
 397         ah->hw_version.subvendorid = 0;
 398
 399         ah->atim_window = 0;
 400         ah->sta_id1_defaults =
 401                 AR_STA_ID1_CRPT_MIC_ENABLE |
 402                 AR_STA_ID1_MCAST_KSRCH;
 403         if (AR_SREV_9100(ah))
 404                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 405         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 406         ah->slottime = 20;
 407         ah->globaltxtimeout = (u32) -1;
 408         ah->power_mode = ATH9K_PM_UNDEFINED;
 409 }
 410
 411 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 412 {
 413         struct ath_common *common = ath9k_hw_common(ah);
 414         u32 sum;
 415         int i;
 416         u16 eeval;
 417         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 418
 419         sum = 0;
 420         for (i = 0; i < 3; i++) {
 421                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 422                 sum += eeval;
 423                 common->macaddr[2 * i] = eeval >> 8;
 424                 common->macaddr[2 * i + 1] = eeval & 0xff;
 425         }
 426         if (sum == 0 || sum == 0xffff * 3)
 427                 return -EADDRNOTAVAIL;
 428
 429         return 0;
 430 }
 431
 432 static int ath9k_hw_post_init(struct ath_hw *ah)
 433 {
 434         struct ath_common *common = ath9k_hw_common(ah);
 435         int ecode;
 436
 437         if (common->bus_ops->ath_bus_type != ATH_USB) {
 438                 if (!ath9k_hw_chip_test(ah))
 439                         return -ENODEV;
 440         }
 441
 442         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 443                 ecode = ar9002_hw_rf_claim(ah);
 444                 if (ecode != 0)
 445                         return ecode;
 446         }
 447
 448         ecode = ath9k_hw_eeprom_init(ah);
 449         if (ecode != 0)
 450                 return ecode;
 451
 452         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 453                 "Eeprom VER: %d, REV: %d\n",
 454                 ah->eep_ops->get_eeprom_ver(ah),
 455                 ah->eep_ops->get_eeprom_rev(ah));
 456
 457         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 458         if (ecode) {
 459                 ath_err(ath9k_hw_common(ah),
 460                         "Failed allocating banks for external radio\n");
 461                 ath9k_hw_rf_free_ext_banks(ah);
 462                 return ecode;
 463         }
 464
 465         if (!AR_SREV_9100(ah)) {
 466                 ath9k_hw_ani_setup(ah);
 467                 ath9k_hw_ani_init(ah);
 468         }
 469
 470         return 0;
 471 }
 472
 473 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 474 {
 475         if (AR_SREV_9300_20_OR_LATER(ah))
 476                 ar9003_hw_attach_ops(ah);
 477         else
 478                 ar9002_hw_attach_ops(ah);
 479 }
 480
 481 /* Called for all hardware families */
 482 static int __ath9k_hw_init(struct ath_hw *ah)
 483 {
 484         struct ath_common *common = ath9k_hw_common(ah);
 485         int r = 0;
 486
 487         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 488                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 489
 490         ath9k_hw_read_revisions(ah);
 491
 492         /*
 493          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 494          * We need to do this to avoid RMW of this register. We cannot
 495          * read the reg when chip is asleep.
 496          */
 497         ah->WARegVal = REG_READ(ah, AR_WA);
 498         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 499                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 500
 501         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 502                 ath_err(common, "Couldn't reset chip\n");
 503                 return -EIO;
 504         }
 505
 506         ath9k_hw_init_defaults(ah);
 507         ath9k_hw_init_config(ah);
 508
 509         ath9k_hw_attach_ops(ah);
 510
 511         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 512                 ath_err(common, "Couldn't wakeup chip\n");
 513                 return -EIO;
 514         }
 515
 516         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 517                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 518                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 519                      !ah->is_pciexpress)) {
 520                         ah->config.serialize_regmode =
 521                                 SER_REG_MODE_ON;
 522                 } else {
 523                         ah->config.serialize_regmode =
 524                                 SER_REG_MODE_OFF;
 525                 }
 526         }
 527
 528         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 529                 ah->config.serialize_regmode);
 530
 531         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 532                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 533         else
 534                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 535
 536         switch (ah->hw_version.macVersion) {
 537         case AR_SREV_VERSION_5416_PCI:
 538         case AR_SREV_VERSION_5416_PCIE:
 539         case AR_SREV_VERSION_9160:
 540         case AR_SREV_VERSION_9100:
 541         case AR_SREV_VERSION_9280:
 542         case AR_SREV_VERSION_9285:
 543         case AR_SREV_VERSION_9287:
 544         case AR_SREV_VERSION_9271:
 545         case AR_SREV_VERSION_9300:
 546         case AR_SREV_VERSION_9485:
 547                 break;
 548         default:
 549                 ath_err(common,
 550                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 551                         ah->hw_version.macVersion, ah->hw_version.macRev);
 552                 return -EOPNOTSUPP;
 553         }
 554
 555         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 556                 ah->is_pciexpress = false;
 557
 558         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 559         ath9k_hw_init_cal_settings(ah);
 560
 561         ah->ani_function = ATH9K_ANI_ALL;
 562         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 563                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 564         if (!AR_SREV_9300_20_OR_LATER(ah))
 565                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 566
 567         ath9k_hw_init_mode_regs(ah);
 568
 569
 570         if (ah->is_pciexpress)
 571                 ath9k_hw_configpcipowersave(ah, 0, 0);
 572         else
 573                 ath9k_hw_disablepcie(ah);
 574
 575         if (!AR_SREV_9300_20_OR_LATER(ah))
 576                 ar9002_hw_cck_chan14_spread(ah);
 577
 578         r = ath9k_hw_post_init(ah);
 579         if (r)
 580                 return r;
 581
 582         ath9k_hw_init_mode_gain_regs(ah);
 583         r = ath9k_hw_fill_cap_info(ah);
 584         if (r)
 585                 return r;
 586
 587         r = ath9k_hw_init_macaddr(ah);
 588         if (r) {
 589                 ath_err(common, "Failed to initialize MAC address\n");
 590                 return r;
 591         }
 592
 593         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 594                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 595         else
 596                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 597
 598         ah->bb_watchdog_timeout_ms = 25;
 599
 600         common->state = ATH_HW_INITIALIZED;
 601
 602         return 0;
 603 }
 604
 605 int ath9k_hw_init(struct ath_hw *ah)
 606 {
 607         int ret;
 608         struct ath_common *common = ath9k_hw_common(ah);
 609
 610         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 611         switch (ah->hw_version.devid) {
 612         case AR5416_DEVID_PCI:
 613         case AR5416_DEVID_PCIE:
 614         case AR5416_AR9100_DEVID:
 615         case AR9160_DEVID_PCI:
 616         case AR9280_DEVID_PCI:
 617         case AR9280_DEVID_PCIE:
 618         case AR9285_DEVID_PCIE:
 619         case AR9287_DEVID_PCI:
 620         case AR9287_DEVID_PCIE:
 621         case AR2427_DEVID_PCIE:
 622         case AR9300_DEVID_PCIE:
 623         case AR9300_DEVID_AR9485_PCIE:
 624                 break;
 625         default:
 626                 if (common->bus_ops->ath_bus_type == ATH_USB)
 627                         break;
 628                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 629                         ah->hw_version.devid);
 630                 return -EOPNOTSUPP;
 631         }
 632
 633         ret = __ath9k_hw_init(ah);
 634         if (ret) {
 635                 ath_err(common,
 636                         "Unable to initialize hardware; initialization status: %d\n",
 637                         ret);
 638                 return ret;
 639         }
 640
 641         return 0;
 642 }
 643 EXPORT_SYMBOL(ath9k_hw_init);
 644
 645 static void ath9k_hw_init_qos(struct ath_hw *ah)
 646 {
 647         ENABLE_REGWRITE_BUFFER(ah);
 648
 649         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 650         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 651
 652         REG_WRITE(ah, AR_QOS_NO_ACK,
 653                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 654                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 655                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 656
 657         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 658         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 659         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 660         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 661         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 662
 663         REGWRITE_BUFFER_FLUSH(ah);
 664 }
 665
 666 unsigned long ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 667 {
 668         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 669         udelay(100);
 670         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 671
 672         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 673                 udelay(100);
 674
 675         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 676 }
 677 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 678
 679 #define DPLL3_PHASE_SHIFT_VAL 0x1
 680 static void ath9k_hw_init_pll(struct ath_hw *ah,
 681                               struct ath9k_channel *chan)
 682 {
 683         u32 pll;
 684
 685         if (AR_SREV_9485(ah)) {
 686
 687                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 688                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 689                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 690                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 691                               AR_CH0_DPLL2_KD, 0x40);
 692                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 693                               AR_CH0_DPLL2_KI, 0x4);
 694
 695                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 696                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 697                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 698                               AR_CH0_BB_DPLL1_NINI, 0x58);
 699                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 700                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 701
 702                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 703                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 704                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 705                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 706                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 707                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 708
 709                 /* program BB PLL phase_shift to 0x6 */
 710                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 711                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 712
 713                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 714                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 715                 udelay(1000);
 716
 717                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 718                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 719         }
 720
 721         pll = ath9k_hw_compute_pll_control(ah, chan);
 722
 723         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 724
 725         if (AR_SREV_9485(ah))
 726                 udelay(1000);
 727
 728         /* Switch the core clock for ar9271 to 117Mhz */
 729         if (AR_SREV_9271(ah)) {
 730                 udelay(500);
 731                 REG_WRITE(ah, 0x50040, 0x304);
 732         }
 733
 734         udelay(RTC_PLL_SETTLE_DELAY);
 735
 736         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 737 }
 738
 739 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 740                                           enum nl80211_iftype opmode)
 741 {
 742         u32 imr_reg = AR_IMR_TXERR |
 743                 AR_IMR_TXURN |
 744                 AR_IMR_RXERR |
 745                 AR_IMR_RXORN |
 746                 AR_IMR_BCNMISC;
 747
 748         if (AR_SREV_9300_20_OR_LATER(ah)) {
 749                 imr_reg |= AR_IMR_RXOK_HP;
 750                 if (ah->config.rx_intr_mitigation)
 751                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 752                 else
 753                         imr_reg |= AR_IMR_RXOK_LP;
 754
 755         } else {
 756                 if (ah->config.rx_intr_mitigation)
 757                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 758                 else
 759                         imr_reg |= AR_IMR_RXOK;
 760         }
 761
 762         if (ah->config.tx_intr_mitigation)
 763                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 764         else
 765                 imr_reg |= AR_IMR_TXOK;
 766
 767         if (opmode == NL80211_IFTYPE_AP)
 768                 imr_reg |= AR_IMR_MIB;
 769
 770         ENABLE_REGWRITE_BUFFER(ah);
 771
 772         REG_WRITE(ah, AR_IMR, imr_reg);
 773         ah->imrs2_reg |= AR_IMR_S2_GTT;
 774         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 775
 776         if (!AR_SREV_9100(ah)) {
 777                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 778                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 779                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 780         }
 781
 782         REGWRITE_BUFFER_FLUSH(ah);
 783
 784         if (AR_SREV_9300_20_OR_LATER(ah)) {
 785                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 786                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 787                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 788                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 789         }
 790 }
 791
 792 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 793 {
 794         u32 val = ath9k_hw_mac_to_clks(ah, us);
 795         val = min(val, (u32) 0xFFFF);
 796         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 797 }
 798
 799 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 800 {
 801         u32 val = ath9k_hw_mac_to_clks(ah, us);
 802         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 803         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 804 }
 805
 806 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 807 {
 808         u32 val = ath9k_hw_mac_to_clks(ah, us);
 809         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 810         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 811 }
 812
 813 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 814 {
 815         if (tu > 0xFFFF) {
 816                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 817                         "bad global tx timeout %u\n", tu);
 818                 ah->globaltxtimeout = (u32) -1;
 819                 return false;
 820         } else {
 821                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 822                 ah->globaltxtimeout = tu;
 823                 return true;
 824         }
 825 }
 826
 827 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 828 {
 829         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 830         int acktimeout;
 831         int slottime;
 832         int sifstime;
 833
 834         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 835                 ah->misc_mode);
 836
 837         if (ah->misc_mode != 0)
 838                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 839
 840         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 841                 sifstime = 16;
 842         else
 843                 sifstime = 10;
 844
 845         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 846         slottime = ah->slottime + 3 * ah->coverage_class;
 847         acktimeout = slottime + sifstime;
 848
 849         /*
 850          * Workaround for early ACK timeouts, add an offset to match the
 851          * initval's 64us ack timeout value.
 852          * This was initially only meant to work around an issue with delayed
 853          * BA frames in some implementations, but it has been found to fix ACK
 854          * timeout issues in other cases as well.
 855          */
 856         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 857                 acktimeout += 64 - sifstime - ah->slottime;
 858
 859         ath9k_hw_setslottime(ah, ah->slottime);
 860         ath9k_hw_set_ack_timeout(ah, acktimeout);
 861         ath9k_hw_set_cts_timeout(ah, acktimeout);
 862         if (ah->globaltxtimeout != (u32) -1)
 863                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 864 }
 865 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 866
 867 void ath9k_hw_deinit(struct ath_hw *ah)
 868 {
 869         struct ath_common *common = ath9k_hw_common(ah);
 870
 871         if (common->state < ATH_HW_INITIALIZED)
 872                 goto free_hw;
 873
 874         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 875
 876 free_hw:
 877         ath9k_hw_rf_free_ext_banks(ah);
 878 }
 879 EXPORT_SYMBOL(ath9k_hw_deinit);
 880
 881 /*******/
 882 /* INI */
 883 /*******/
 884
 885 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 886 {
 887         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 888
 889         if (IS_CHAN_B(chan))
 890                 ctl |= CTL_11B;
 891         else if (IS_CHAN_G(chan))
 892                 ctl |= CTL_11G;
 893         else
 894                 ctl |= CTL_11A;
 895
 896         return ctl;
 897 }
 898
 899 /****************************************/
 900 /* Reset and Channel Switching Routines */
 901 /****************************************/
 902
 903 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 904 {
 905         struct ath_common *common = ath9k_hw_common(ah);
 906
 907         ENABLE_REGWRITE_BUFFER(ah);
 908
 909         /*
 910          * set AHB_MODE not to do cacheline prefetches
 911         */
 912         if (!AR_SREV_9300_20_OR_LATER(ah))
 913                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 914
 915         /*
 916          * let mac dma reads be in 128 byte chunks
 917          */
 918         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
 919
 920         REGWRITE_BUFFER_FLUSH(ah);
 921
 922         /*
 923          * Restore TX Trigger Level to its pre-reset value.
 924          * The initial value depends on whether aggregation is enabled, and is
 925          * adjusted whenever underruns are detected.
 926          */
 927         if (!AR_SREV_9300_20_OR_LATER(ah))
 928                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 929
 930         ENABLE_REGWRITE_BUFFER(ah);
 931
 932         /*
 933          * let mac dma writes be in 128 byte chunks
 934          */
 935         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
 936
 937         /*
 938          * Setup receive FIFO threshold to hold off TX activities
 939          */
 940         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 941
 942         if (AR_SREV_9300_20_OR_LATER(ah)) {
 943                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 944                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 945
 946                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 947                         ah->caps.rx_status_len);
 948         }
 949
 950         /*
 951          * reduce the number of usable entries in PCU TXBUF to avoid
 952          * wrap around issues.
 953          */
 954         if (AR_SREV_9285(ah)) {
 955                 /* For AR9285 the number of Fifos are reduced to half.
 956                  * So set the usable tx buf size also to half to
 957                  * avoid data/delimiter underruns
 958                  */
 959                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 960                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 961         } else if (!AR_SREV_9271(ah)) {
 962                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 963                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 964         }
 965
 966         REGWRITE_BUFFER_FLUSH(ah);
 967
 968         if (AR_SREV_9300_20_OR_LATER(ah))
 969                 ath9k_hw_reset_txstatus_ring(ah);
 970 }
 971
 972 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 973 {
 974         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
 975         u32 set = AR_STA_ID1_KSRCH_MODE;
 976
 977         switch (opmode) {
 978         case NL80211_IFTYPE_ADHOC:
 979         case NL80211_IFTYPE_MESH_POINT:
 980                 set |= AR_STA_ID1_ADHOC;
 981                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 982                 break;
 983         case NL80211_IFTYPE_AP:
 984                 set |= AR_STA_ID1_STA_AP;
 985                 /* fall through */
 986         case NL80211_IFTYPE_STATION:
 987                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 988                 break;
 989         default:
 990                 if (!ah->is_monitoring)
 991                         set = 0;
 992                 break;
 993         }
 994         REG_RMW(ah, AR_STA_ID1, set, mask);
 995 }
 996
 997 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 998                                    u32 *coef_mantissa, u32 *coef_exponent)
 999 {
1000         u32 coef_exp, coef_man;
1001
1002         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1003                 if ((coef_scaled >> coef_exp) & 0x1)
1004                         break;
1005
1006         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1007
1008         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1009
1010         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1011         *coef_exponent = coef_exp - 16;
1012 }
1013
1014 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1015 {
1016         u32 rst_flags;
1017         u32 tmpReg;
1018
1019         if (AR_SREV_9100(ah)) {
1020                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1021                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1022                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1023         }
1024
1025         ENABLE_REGWRITE_BUFFER(ah);
1026
1027         if (AR_SREV_9300_20_OR_LATER(ah)) {
1028                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1029                 udelay(10);
1030         }
1031
1032         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1033                   AR_RTC_FORCE_WAKE_ON_INT);
1034
1035         if (AR_SREV_9100(ah)) {
1036                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1037                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1038         } else {
1039                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1040                 if (tmpReg &
1041                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1042                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1043                         u32 val;
1044                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1045
1046                         val = AR_RC_HOSTIF;
1047                         if (!AR_SREV_9300_20_OR_LATER(ah))
1048                                 val |= AR_RC_AHB;
1049                         REG_WRITE(ah, AR_RC, val);
1050
1051                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1052                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1053
1054                 rst_flags = AR_RTC_RC_MAC_WARM;
1055                 if (type == ATH9K_RESET_COLD)
1056                         rst_flags |= AR_RTC_RC_MAC_COLD;
1057         }
1058
1059         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1060
1061         REGWRITE_BUFFER_FLUSH(ah);
1062
1063         udelay(50);
1064
1065         REG_WRITE(ah, AR_RTC_RC, 0);
1066         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1067                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1068                         "RTC stuck in MAC reset\n");
1069                 return false;
1070         }
1071
1072         if (!AR_SREV_9100(ah))
1073                 REG_WRITE(ah, AR_RC, 0);
1074
1075         if (AR_SREV_9100(ah))
1076                 udelay(50);
1077
1078         return true;
1079 }
1080
1081 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1082 {
1083         ENABLE_REGWRITE_BUFFER(ah);
1084
1085         if (AR_SREV_9300_20_OR_LATER(ah)) {
1086                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1087                 udelay(10);
1088         }
1089
1090         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1091                   AR_RTC_FORCE_WAKE_ON_INT);
1092
1093         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1094                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1095
1096         REG_WRITE(ah, AR_RTC_RESET, 0);
1097
1098         REGWRITE_BUFFER_FLUSH(ah);
1099
1100         if (!AR_SREV_9300_20_OR_LATER(ah))
1101                 udelay(2);
1102
1103         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1104                 REG_WRITE(ah, AR_RC, 0);
1105
1106         REG_WRITE(ah, AR_RTC_RESET, 1);
1107
1108         if (!ath9k_hw_wait(ah,
1109                            AR_RTC_STATUS,
1110                            AR_RTC_STATUS_M,
1111                            AR_RTC_STATUS_ON,
1112                            AH_WAIT_TIMEOUT)) {
1113                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1114                         "RTC not waking up\n");
1115                 return false;
1116         }
1117
1118         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1119 }
1120
1121 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1122 {
1123         if (AR_SREV_9300_20_OR_LATER(ah)) {
1124                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1125                 udelay(10);
1126         }
1127
1128         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1129                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1130
1131         switch (type) {
1132         case ATH9K_RESET_POWER_ON:
1133                 return ath9k_hw_set_reset_power_on(ah);
1134         case ATH9K_RESET_WARM:
1135         case ATH9K_RESET_COLD:
1136                 return ath9k_hw_set_reset(ah, type);
1137         default:
1138                 return false;
1139         }
1140 }
1141
1142 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1143                                 struct ath9k_channel *chan)
1144 {
1145         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1146                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1147                         return false;
1148         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1149                 return false;
1150
1151         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1152                 return false;
1153
1154         ah->chip_fullsleep = false;
1155         ath9k_hw_init_pll(ah, chan);
1156         ath9k_hw_set_rfmode(ah, chan);
1157
1158         return true;
1159 }
1160
1161 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1162                                     struct ath9k_channel *chan)
1163 {
1164         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1165         struct ath_common *common = ath9k_hw_common(ah);
1166         struct ieee80211_channel *channel = chan->chan;
1167         u32 qnum;
1168         int r;
1169
1170         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1171                 if (ath9k_hw_numtxpending(ah, qnum)) {
1172                         ath_dbg(common, ATH_DBG_QUEUE,
1173                                 "Transmit frames pending on queue %d\n", qnum);
1174                         return false;
1175                 }
1176         }
1177
1178         if (!ath9k_hw_rfbus_req(ah)) {
1179                 ath_err(common, "Could not kill baseband RX\n");
1180                 return false;
1181         }
1182
1183         ath9k_hw_set_channel_regs(ah, chan);
1184
1185         r = ath9k_hw_rf_set_freq(ah, chan);
1186         if (r) {
1187                 ath_err(common, "Failed to set channel\n");
1188                 return false;
1189         }
1190         ath9k_hw_set_clockrate(ah);
1191
1192         ah->eep_ops->set_txpower(ah, chan,
1193                              ath9k_regd_get_ctl(regulatory, chan),
1194                              channel->max_antenna_gain * 2,
1195                              channel->max_power * 2,
1196                              min((u32) MAX_RATE_POWER,
1197                              (u32) regulatory->power_limit), false);
1198
1199         ath9k_hw_rfbus_done(ah);
1200
1201         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1202                 ath9k_hw_set_delta_slope(ah, chan);
1203
1204         ath9k_hw_spur_mitigate_freq(ah, chan);
1205
1206         return true;
1207 }
1208
1209 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1210 {
1211         u32 gpio_mask = ah->gpio_mask;
1212         int i;
1213
1214         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1215                 if (!(gpio_mask & 1))
1216                         continue;
1217
1218                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1219                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1220         }
1221 }
1222
1223 bool ath9k_hw_check_alive(struct ath_hw *ah)
1224 {
1225         int count = 50;
1226         u32 reg;
1227
1228         if (AR_SREV_9285_12_OR_LATER(ah))
1229                 return true;
1230
1231         do {
1232                 reg = REG_READ(ah, AR_OBS_BUS_1);
1233
1234                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1235                         continue;
1236
1237                 switch (reg & 0x7E000B00) {
1238                 case 0x1E000000:
1239                 case 0x52000B00:
1240                 case 0x18000B00:
1241                         continue;
1242                 default:
1243                         return true;
1244                 }
1245         } while (count-- > 0);
1246
1247         return false;
1248 }
1249 EXPORT_SYMBOL(ath9k_hw_check_alive);
1250
1251 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1252                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1253 {
1254         struct ath_common *common = ath9k_hw_common(ah);
1255         u32 saveLedState;
1256         struct ath9k_channel *curchan = ah->curchan;
1257         u32 saveDefAntenna;
1258         u32 macStaId1;
1259         u64 tsf = 0;
1260         int i, r;
1261
1262         ah->txchainmask = common->tx_chainmask;
1263         ah->rxchainmask = common->rx_chainmask;
1264
1265         if ((common->bus_ops->ath_bus_type != ATH_USB) && !ah->chip_fullsleep) {
1266                 ath9k_hw_abortpcurecv(ah);
1267                 if (!ath9k_hw_stopdmarecv(ah)) {
1268                         ath_dbg(common, ATH_DBG_XMIT,
1269                                 "Failed to stop receive dma\n");
1270                         bChannelChange = false;
1271                 }
1272         }
1273
1274         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1275                 return -EIO;
1276
1277         if (curchan && !ah->chip_fullsleep)
1278                 ath9k_hw_getnf(ah, curchan);
1279
1280         ah->caldata = caldata;
1281         if (caldata &&
1282             (chan->channel != caldata->channel ||
1283              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1284              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1285                 /* Operating channel changed, reset channel calibration data */
1286                 memset(caldata, 0, sizeof(*caldata));
1287                 ath9k_init_nfcal_hist_buffer(ah, chan);
1288         }
1289
1290         if (bChannelChange &&
1291             (ah->chip_fullsleep != true) &&
1292             (ah->curchan != NULL) &&
1293             (chan->channel != ah->curchan->channel) &&
1294             ((chan->channelFlags & CHANNEL_ALL) ==
1295              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1296             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1297
1298                 if (ath9k_hw_channel_change(ah, chan)) {
1299                         ath9k_hw_loadnf(ah, ah->curchan);
1300                         ath9k_hw_start_nfcal(ah, true);
1301                         if (AR_SREV_9271(ah))
1302                                 ar9002_hw_load_ani_reg(ah, chan);
1303                         return 0;
1304                 }
1305         }
1306
1307         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1308         if (saveDefAntenna == 0)
1309                 saveDefAntenna = 1;
1310
1311         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1312
1313         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1314         if (AR_SREV_9100(ah) ||
1315             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1316                 tsf = ath9k_hw_gettsf64(ah);
1317
1318         saveLedState = REG_READ(ah, AR_CFG_LED) &
1319                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1320                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1321
1322         ath9k_hw_mark_phy_inactive(ah);
1323
1324         ah->paprd_table_write_done = false;
1325
1326         /* Only required on the first reset */
1327         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1328                 REG_WRITE(ah,
1329                           AR9271_RESET_POWER_DOWN_CONTROL,
1330                           AR9271_RADIO_RF_RST);
1331                 udelay(50);
1332         }
1333
1334         if (!ath9k_hw_chip_reset(ah, chan)) {
1335                 ath_err(common, "Chip reset failed\n");
1336                 return -EINVAL;
1337         }
1338
1339         /* Only required on the first reset */
1340         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1341                 ah->htc_reset_init = false;
1342                 REG_WRITE(ah,
1343                           AR9271_RESET_POWER_DOWN_CONTROL,
1344                           AR9271_GATE_MAC_CTL);
1345                 udelay(50);
1346         }
1347
1348         /* Restore TSF */
1349         if (tsf)
1350                 ath9k_hw_settsf64(ah, tsf);
1351
1352         if (AR_SREV_9280_20_OR_LATER(ah))
1353                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1354
1355         if (!AR_SREV_9300_20_OR_LATER(ah))
1356                 ar9002_hw_enable_async_fifo(ah);
1357
1358         r = ath9k_hw_process_ini(ah, chan);
1359         if (r)
1360                 return r;
1361
1362         /*
1363          * Some AR91xx SoC devices frequently fail to accept TSF writes
1364          * right after the chip reset. When that happens, write a new
1365          * value after the initvals have been applied, with an offset
1366          * based on measured time difference
1367          */
1368         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1369                 tsf += 1500;
1370                 ath9k_hw_settsf64(ah, tsf);
1371         }
1372
1373         /* Setup MFP options for CCMP */
1374         if (AR_SREV_9280_20_OR_LATER(ah)) {
1375                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1376                  * frames when constructing CCMP AAD. */
1377                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1378                               0xc7ff);
1379                 ah->sw_mgmt_crypto = false;
1380         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1381                 /* Disable hardware crypto for management frames */
1382                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1383                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1384                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1385                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1386                 ah->sw_mgmt_crypto = true;
1387         } else
1388                 ah->sw_mgmt_crypto = true;
1389
1390         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1391                 ath9k_hw_set_delta_slope(ah, chan);
1392
1393         ath9k_hw_spur_mitigate_freq(ah, chan);
1394         ah->eep_ops->set_board_values(ah, chan);
1395
1396         ENABLE_REGWRITE_BUFFER(ah);
1397
1398         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1399         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1400                   | macStaId1
1401                   | AR_STA_ID1_RTS_USE_DEF
1402                   | (ah->config.
1403                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1404                   | ah->sta_id1_defaults);
1405         ath_hw_setbssidmask(common);
1406         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1407         ath9k_hw_write_associd(ah);
1408         REG_WRITE(ah, AR_ISR, ~0);
1409         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1410
1411         REGWRITE_BUFFER_FLUSH(ah);
1412
1413         ath9k_hw_set_operating_mode(ah, ah->opmode);
1414
1415         r = ath9k_hw_rf_set_freq(ah, chan);
1416         if (r)
1417                 return r;
1418
1419         ath9k_hw_set_clockrate(ah);
1420
1421         ENABLE_REGWRITE_BUFFER(ah);
1422
1423         for (i = 0; i < AR_NUM_DCU; i++)
1424                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1425
1426         REGWRITE_BUFFER_FLUSH(ah);
1427
1428         ah->intr_txqs = 0;
1429         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1430                 ath9k_hw_resettxqueue(ah, i);
1431
1432         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1433         ath9k_hw_ani_cache_ini_regs(ah);
1434         ath9k_hw_init_qos(ah);
1435
1436         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1437                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1438
1439         ath9k_hw_init_global_settings(ah);
1440
1441         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1442                 ar9002_hw_update_async_fifo(ah);
1443                 ar9002_hw_enable_wep_aggregation(ah);
1444         }
1445
1446         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1447
1448         ath9k_hw_set_dma(ah);
1449
1450         REG_WRITE(ah, AR_OBS, 8);
1451
1452         if (ah->config.rx_intr_mitigation) {
1453                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1454                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1455         }
1456
1457         if (ah->config.tx_intr_mitigation) {
1458                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1459                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1460         }
1461
1462         ath9k_hw_init_bb(ah, chan);
1463
1464         if (!ath9k_hw_init_cal(ah, chan))
1465                 return -EIO;
1466
1467         ENABLE_REGWRITE_BUFFER(ah);
1468
1469         ath9k_hw_restore_chainmask(ah);
1470         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1471
1472         REGWRITE_BUFFER_FLUSH(ah);
1473
1474         /*
1475          * For big endian systems turn on swapping for descriptors
1476          */
1477         if (AR_SREV_9100(ah)) {
1478                 u32 mask;
1479                 mask = REG_READ(ah, AR_CFG);
1480                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1481                         ath_dbg(common, ATH_DBG_RESET,
1482                                 "CFG Byte Swap Set 0x%x\n", mask);
1483                 } else {
1484                         mask =
1485                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1486                         REG_WRITE(ah, AR_CFG, mask);
1487                         ath_dbg(common, ATH_DBG_RESET,
1488                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1489                 }
1490         } else {
1491                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1492                         /* Configure AR9271 target WLAN */
1493                         if (AR_SREV_9271(ah))
1494                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1495                         else
1496                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1497                 }
1498 #ifdef __BIG_ENDIAN
1499                 else
1500                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1501 #endif
1502         }
1503
1504         if (ah->btcoex_hw.enabled)
1505                 ath9k_hw_btcoex_enable(ah);
1506
1507         if (AR_SREV_9300_20_OR_LATER(ah))
1508                 ar9003_hw_bb_watchdog_config(ah);
1509
1510         ath9k_hw_apply_gpio_override(ah);
1511
1512         return 0;
1513 }
1514 EXPORT_SYMBOL(ath9k_hw_reset);
1515
1516 /******************************/
1517 /* Power Management (Chipset) */
1518 /******************************/
1519
1520 /*
1521  * Notify Power Mgt is disabled in self-generated frames.
1522  * If requested, force chip to sleep.
1523  */
1524 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1525 {
1526         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1527         if (setChip) {
1528                 /*
1529                  * Clear the RTC force wake bit to allow the
1530                  * mac to go to sleep.
1531                  */
1532                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1533                             AR_RTC_FORCE_WAKE_EN);
1534                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1535                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1536
1537                 /* Shutdown chip. Active low */
1538                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1539                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1540                                     AR_RTC_RESET_EN);
1541         }
1542
1543         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1544         if (AR_SREV_9300_20_OR_LATER(ah))
1545                 REG_WRITE(ah, AR_WA,
1546                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1547 }
1548
1549 /*
1550  * Notify Power Management is enabled in self-generating
1551  * frames. If request, set power mode of chip to
1552  * auto/normal.  Duration in units of 128us (1/8 TU).
1553  */
1554 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1555 {
1556         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1557         if (setChip) {
1558                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1559
1560                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1561                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1562                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1563                                   AR_RTC_FORCE_WAKE_ON_INT);
1564                 } else {
1565                         /*
1566                          * Clear the RTC force wake bit to allow the
1567                          * mac to go to sleep.
1568                          */
1569                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1570                                     AR_RTC_FORCE_WAKE_EN);
1571                 }
1572         }
1573
1574         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1575         if (AR_SREV_9300_20_OR_LATER(ah))
1576                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1577 }
1578
1579 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1580 {
1581         u32 val;
1582         int i;
1583
1584         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1585         if (AR_SREV_9300_20_OR_LATER(ah)) {
1586                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1587                 udelay(10);
1588         }
1589
1590         if (setChip) {
1591                 if ((REG_READ(ah, AR_RTC_STATUS) &
1592                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1593                         if (ath9k_hw_set_reset_reg(ah,
1594                                            ATH9K_RESET_POWER_ON) != true) {
1595                                 return false;
1596                         }
1597                         if (!AR_SREV_9300_20_OR_LATER(ah))
1598                                 ath9k_hw_init_pll(ah, NULL);
1599                 }
1600                 if (AR_SREV_9100(ah))
1601                         REG_SET_BIT(ah, AR_RTC_RESET,
1602                                     AR_RTC_RESET_EN);
1603
1604                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1605                             AR_RTC_FORCE_WAKE_EN);
1606                 udelay(50);
1607
1608                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1609                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1610                         if (val == AR_RTC_STATUS_ON)
1611                                 break;
1612                         udelay(50);
1613                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1614                                     AR_RTC_FORCE_WAKE_EN);
1615                 }
1616                 if (i == 0) {
1617                         ath_err(ath9k_hw_common(ah),
1618                                 "Failed to wakeup in %uus\n",
1619                                 POWER_UP_TIME / 20);
1620                         return false;
1621                 }
1622         }
1623
1624         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1625
1626         return true;
1627 }
1628
1629 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1630 {
1631         struct ath_common *common = ath9k_hw_common(ah);
1632         int status = true, setChip = true;
1633         static const char *modes[] = {
1634                 "AWAKE",
1635                 "FULL-SLEEP",
1636                 "NETWORK SLEEP",
1637                 "UNDEFINED"
1638         };
1639
1640         if (ah->power_mode == mode)
1641                 return status;
1642
1643         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1644                 modes[ah->power_mode], modes[mode]);
1645
1646         switch (mode) {
1647         case ATH9K_PM_AWAKE:
1648                 status = ath9k_hw_set_power_awake(ah, setChip);
1649                 break;
1650         case ATH9K_PM_FULL_SLEEP:
1651                 ath9k_set_power_sleep(ah, setChip);
1652                 ah->chip_fullsleep = true;
1653                 break;
1654         case ATH9K_PM_NETWORK_SLEEP:
1655                 ath9k_set_power_network_sleep(ah, setChip);
1656                 break;
1657         default:
1658                 ath_err(common, "Unknown power mode %u\n", mode);
1659                 return false;
1660         }
1661         ah->power_mode = mode;
1662
1663         /*
1664          * XXX: If this warning never comes up after a while then
1665          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1666          * ath9k_hw_setpower() return type void.
1667          */
1668
1669         if (!(ah->ah_flags & AH_UNPLUGGED))
1670                 ATH_DBG_WARN_ON_ONCE(!status);
1671
1672         return status;
1673 }
1674 EXPORT_SYMBOL(ath9k_hw_setpower);
1675
1676 /*******************/
1677 /* Beacon Handling */
1678 /*******************/
1679
1680 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1681 {
1682         int flags = 0;
1683
1684         ENABLE_REGWRITE_BUFFER(ah);
1685
1686         switch (ah->opmode) {
1687         case NL80211_IFTYPE_ADHOC:
1688         case NL80211_IFTYPE_MESH_POINT:
1689                 REG_SET_BIT(ah, AR_TXCFG,
1690                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1691                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1692                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1693                 flags |= AR_NDP_TIMER_EN;
1694         case NL80211_IFTYPE_AP:
1695                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1696                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1697                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1698                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
1699                           TU_TO_USEC(ah->config.sw_beacon_response_time));
1700                 flags |=
1701                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1702                 break;
1703         default:
1704                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1705                         "%s: unsupported opmode: %d\n",
1706                         __func__, ah->opmode);
1707                 return;
1708                 break;
1709         }
1710
1711         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
1712         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
1713         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
1714         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
1715
1716         REGWRITE_BUFFER_FLUSH(ah);
1717
1718         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1719 }
1720 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1721
1722 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1723                                     const struct ath9k_beacon_state *bs)
1724 {
1725         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1726         struct ath9k_hw_capabilities *pCap = &ah->caps;
1727         struct ath_common *common = ath9k_hw_common(ah);
1728
1729         ENABLE_REGWRITE_BUFFER(ah);
1730
1731         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1732
1733         REG_WRITE(ah, AR_BEACON_PERIOD,
1734                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1735         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1736                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1737
1738         REGWRITE_BUFFER_FLUSH(ah);
1739
1740         REG_RMW_FIELD(ah, AR_RSSI_THR,
1741                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1742
1743         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1744
1745         if (bs->bs_sleepduration > beaconintval)
1746                 beaconintval = bs->bs_sleepduration;
1747
1748         dtimperiod = bs->bs_dtimperiod;
1749         if (bs->bs_sleepduration > dtimperiod)
1750                 dtimperiod = bs->bs_sleepduration;
1751
1752         if (beaconintval == dtimperiod)
1753                 nextTbtt = bs->bs_nextdtim;
1754         else
1755                 nextTbtt = bs->bs_nexttbtt;
1756
1757         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1758         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1759         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1760         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1761
1762         ENABLE_REGWRITE_BUFFER(ah);
1763
1764         REG_WRITE(ah, AR_NEXT_DTIM,
1765                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1766         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1767
1768         REG_WRITE(ah, AR_SLEEP1,
1769                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1770                   | AR_SLEEP1_ASSUME_DTIM);
1771
1772         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1773                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1774         else
1775                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1776
1777         REG_WRITE(ah, AR_SLEEP2,
1778                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1779
1780         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1781         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1782
1783         REGWRITE_BUFFER_FLUSH(ah);
1784
1785         REG_SET_BIT(ah, AR_TIMER_MODE,
1786                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1787                     AR_DTIM_TIMER_EN);
1788
1789         /* TSF Out of Range Threshold */
1790         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1791 }
1792 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1793
1794 /*******************/
1795 /* HW Capabilities */
1796 /*******************/
1797
1798 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1799 {
1800         struct ath9k_hw_capabilities *pCap = &ah->caps;
1801         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1802         struct ath_common *common = ath9k_hw_common(ah);
1803         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1804
1805         u16 capField = 0, eeval;
1806         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1807
1808         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1809         regulatory->current_rd = eeval;
1810
1811         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1812         if (AR_SREV_9285_12_OR_LATER(ah))
1813                 eeval |= AR9285_RDEXT_DEFAULT;
1814         regulatory->current_rd_ext = eeval;
1815
1816         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1817
1818         if (ah->opmode != NL80211_IFTYPE_AP &&
1819             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1820                 if (regulatory->current_rd == 0x64 ||
1821                     regulatory->current_rd == 0x65)
1822                         regulatory->current_rd += 5;
1823                 else if (regulatory->current_rd == 0x41)
1824                         regulatory->current_rd = 0x43;
1825                 ath_dbg(common, ATH_DBG_REGULATORY,
1826                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1827         }
1828
1829         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1830         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1831                 ath_err(common,
1832                         "no band has been marked as supported in EEPROM\n");
1833                 return -EINVAL;
1834         }
1835
1836         if (eeval & AR5416_OPFLAGS_11A)
1837                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1838
1839         if (eeval & AR5416_OPFLAGS_11G)
1840                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1841
1842         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1843         /*
1844          * For AR9271 we will temporarilly uses the rx chainmax as read from
1845          * the EEPROM.
1846          */
1847         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1848             !(eeval & AR5416_OPFLAGS_11A) &&
1849             !(AR_SREV_9271(ah)))
1850                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1851                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1852         else if (AR_SREV_9100(ah))
1853                 pCap->rx_chainmask = 0x7;
1854         else
1855                 /* Use rx_chainmask from EEPROM. */
1856                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1857
1858         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1859
1860         /* enable key search for every frame in an aggregate */
1861         if (AR_SREV_9300_20_OR_LATER(ah))
1862                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1863
1864         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1865
1866         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
1867                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1868         else
1869                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1870
1871         if (AR_SREV_9271(ah))
1872                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1873         else if (AR_DEVID_7010(ah))
1874                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1875         else if (AR_SREV_9285_12_OR_LATER(ah))
1876                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1877         else if (AR_SREV_9280_20_OR_LATER(ah))
1878                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1879         else
1880                 pCap->num_gpio_pins = AR_NUM_GPIO;
1881
1882         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1883                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1884                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1885         } else {
1886                 pCap->rts_aggr_limit = (8 * 1024);
1887         }
1888
1889 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1890         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1891         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1892                 ah->rfkill_gpio =
1893                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1894                 ah->rfkill_polarity =
1895                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1896
1897                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1898         }
1899 #endif
1900         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1901                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1902         else
1903                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1904
1905         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1906                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1907         else
1908                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1909
1910         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1911                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1912                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1913
1914                 if (AR_SREV_9285(ah)) {
1915                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1916                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1917                 } else {
1918                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1919                 }
1920         } else {
1921                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1922         }
1923
1924         if (AR_SREV_9300_20_OR_LATER(ah)) {
1925                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1926                 if (!AR_SREV_9485(ah))
1927                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1928
1929                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1930                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1931                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1932                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1933                 pCap->txs_len = sizeof(struct ar9003_txs);
1934                 if (!ah->config.paprd_disable &&
1935                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1936                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1937         } else {
1938                 pCap->tx_desc_len = sizeof(struct ath_desc);
1939                 if (AR_SREV_9280_20(ah) &&
1940                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1941                       AR5416_EEP_MINOR_VER_16) ||
1942                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1943                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1944         }
1945
1946         if (AR_SREV_9300_20_OR_LATER(ah))
1947                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1948
1949         if (AR_SREV_9300_20_OR_LATER(ah))
1950                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1951
1952         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1953                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1954
1955         if (AR_SREV_9285(ah))
1956                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1957                         ant_div_ctl1 =
1958                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1959                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1960                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1961                 }
1962         if (AR_SREV_9300_20_OR_LATER(ah)) {
1963                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
1964                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
1965         }
1966
1967
1968
1969         if (AR_SREV_9485_10(ah)) {
1970                 pCap->pcie_lcr_extsync_en = true;
1971                 pCap->pcie_lcr_offset = 0x80;
1972         }
1973
1974         tx_chainmask = pCap->tx_chainmask;
1975         rx_chainmask = pCap->rx_chainmask;
1976         while (tx_chainmask || rx_chainmask) {
1977                 if (tx_chainmask & BIT(0))
1978                         pCap->max_txchains++;
1979                 if (rx_chainmask & BIT(0))
1980                         pCap->max_rxchains++;
1981
1982                 tx_chainmask >>= 1;
1983                 rx_chainmask >>= 1;
1984         }
1985
1986         return 0;
1987 }
1988
1989 /****************************/
1990 /* GPIO / RFKILL / Antennae */
1991 /****************************/
1992
1993 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1994                                          u32 gpio, u32 type)
1995 {
1996         int addr;
1997         u32 gpio_shift, tmp;
1998
1999         if (gpio > 11)
2000                 addr = AR_GPIO_OUTPUT_MUX3;
2001         else if (gpio > 5)
2002                 addr = AR_GPIO_OUTPUT_MUX2;
2003         else
2004                 addr = AR_GPIO_OUTPUT_MUX1;
2005
2006         gpio_shift = (gpio % 6) * 5;
2007
2008         if (AR_SREV_9280_20_OR_LATER(ah)
2009             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2010                 REG_RMW(ah, addr, (type << gpio_shift),
2011                         (0x1f << gpio_shift));
2012         } else {
2013                 tmp = REG_READ(ah, addr);
2014                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2015                 tmp &= ~(0x1f << gpio_shift);
2016                 tmp |= (type << gpio_shift);
2017                 REG_WRITE(ah, addr, tmp);
2018         }
2019 }
2020
2021 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2022 {
2023         u32 gpio_shift;
2024
2025         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2026
2027         if (AR_DEVID_7010(ah)) {
2028                 gpio_shift = gpio;
2029                 REG_RMW(ah, AR7010_GPIO_OE,
2030                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2031                         (AR7010_GPIO_OE_MASK << gpio_shift));
2032                 return;
2033         }
2034
2035         gpio_shift = gpio << 1;
2036         REG_RMW(ah,
2037                 AR_GPIO_OE_OUT,
2038                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2039                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2040 }
2041 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2042
2043 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2044 {
2045 #define MS_REG_READ(x, y) \
2046         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2047
2048         if (gpio >= ah->caps.num_gpio_pins)
2049                 return 0xffffffff;
2050
2051         if (AR_DEVID_7010(ah)) {
2052                 u32 val;
2053                 val = REG_READ(ah, AR7010_GPIO_IN);
2054                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2055         } else if (AR_SREV_9300_20_OR_LATER(ah))
2056                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2057                         AR_GPIO_BIT(gpio)) != 0;
2058         else if (AR_SREV_9271(ah))
2059                 return MS_REG_READ(AR9271, gpio) != 0;
2060         else if (AR_SREV_9287_11_OR_LATER(ah))
2061                 return MS_REG_READ(AR9287, gpio) != 0;
2062         else if (AR_SREV_9285_12_OR_LATER(ah))
2063                 return MS_REG_READ(AR9285, gpio) != 0;
2064         else if (AR_SREV_9280_20_OR_LATER(ah))
2065                 return MS_REG_READ(AR928X, gpio) != 0;
2066         else
2067                 return MS_REG_READ(AR, gpio) != 0;
2068 }
2069 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2070
2071 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2072                          u32 ah_signal_type)
2073 {
2074         u32 gpio_shift;
2075
2076         if (AR_DEVID_7010(ah)) {
2077                 gpio_shift = gpio;
2078                 REG_RMW(ah, AR7010_GPIO_OE,
2079                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2080                         (AR7010_GPIO_OE_MASK << gpio_shift));
2081                 return;
2082         }
2083
2084         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2085         gpio_shift = 2 * gpio;
2086         REG_RMW(ah,
2087                 AR_GPIO_OE_OUT,
2088                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2089                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2090 }
2091 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2092
2093 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2094 {
2095         if (AR_DEVID_7010(ah)) {
2096                 val = val ? 0 : 1;
2097                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2098                         AR_GPIO_BIT(gpio));
2099                 return;
2100         }
2101
2102         if (AR_SREV_9271(ah))
2103                 val = ~val;
2104
2105         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2106                 AR_GPIO_BIT(gpio));
2107 }
2108 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2109
2110 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2111 {
2112         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2113 }
2114 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2115
2116 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2117 {
2118         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2119 }
2120 EXPORT_SYMBOL(ath9k_hw_setantenna);
2121
2122 /*********************/
2123 /* General Operation */
2124 /*********************/
2125
2126 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2127 {
2128         u32 bits = REG_READ(ah, AR_RX_FILTER);
2129         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2130
2131         if (phybits & AR_PHY_ERR_RADAR)
2132                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2133         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2134                 bits |= ATH9K_RX_FILTER_PHYERR;
2135
2136         return bits;
2137 }
2138 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2139
2140 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2141 {
2142         u32 phybits;
2143
2144         ENABLE_REGWRITE_BUFFER(ah);
2145
2146         REG_WRITE(ah, AR_RX_FILTER, bits);
2147
2148         phybits = 0;
2149         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2150                 phybits |= AR_PHY_ERR_RADAR;
2151         if (bits & ATH9K_RX_FILTER_PHYERR)
2152                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2153         REG_WRITE(ah, AR_PHY_ERR, phybits);
2154
2155         if (phybits)
2156                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2157         else
2158                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2159
2160         REGWRITE_BUFFER_FLUSH(ah);
2161 }
2162 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2163
2164 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2165 {
2166         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2167                 return false;
2168
2169         ath9k_hw_init_pll(ah, NULL);
2170         return true;
2171 }
2172 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2173
2174 bool ath9k_hw_disable(struct ath_hw *ah)
2175 {
2176         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2177                 return false;
2178
2179         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2180                 return false;
2181
2182         ath9k_hw_init_pll(ah, NULL);
2183         return true;
2184 }
2185 EXPORT_SYMBOL(ath9k_hw_disable);
2186
2187 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2188 {
2189         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2190         struct ath9k_channel *chan = ah->curchan;
2191         struct ieee80211_channel *channel = chan->chan;
2192
2193         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2194
2195         ah->eep_ops->set_txpower(ah, chan,
2196                                  ath9k_regd_get_ctl(regulatory, chan),
2197                                  channel->max_antenna_gain * 2,
2198                                  channel->max_power * 2,
2199                                  min((u32) MAX_RATE_POWER,
2200                                  (u32) regulatory->power_limit), test);
2201 }
2202 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2203
2204 void ath9k_hw_setopmode(struct ath_hw *ah)
2205 {
2206         ath9k_hw_set_operating_mode(ah, ah->opmode);
2207 }
2208 EXPORT_SYMBOL(ath9k_hw_setopmode);
2209
2210 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2211 {
2212         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2213         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2214 }
2215 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2216
2217 void ath9k_hw_write_associd(struct ath_hw *ah)
2218 {
2219         struct ath_common *common = ath9k_hw_common(ah);
2220
2221         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2222         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2223                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2224 }
2225 EXPORT_SYMBOL(ath9k_hw_write_associd);
2226
2227 #define ATH9K_MAX_TSF_READ 10
2228
2229 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2230 {
2231         u32 tsf_lower, tsf_upper1, tsf_upper2;
2232         int i;
2233
2234         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2235         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2236                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2237                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2238                 if (tsf_upper2 == tsf_upper1)
2239                         break;
2240                 tsf_upper1 = tsf_upper2;
2241         }
2242
2243         WARN_ON( i == ATH9K_MAX_TSF_READ );
2244
2245         return (((u64)tsf_upper1 << 32) | tsf_lower);
2246 }
2247 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2248
2249 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2250 {
2251         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2252         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2253 }
2254 EXPORT_SYMBOL(ath9k_hw_settsf64);
2255
2256 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2257 {
2258         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2259                            AH_TSF_WRITE_TIMEOUT))
2260                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2261                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2262
2263         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2264 }
2265 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2266
2267 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2268 {
2269         if (setting)
2270                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2271         else
2272                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2273 }
2274 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2275
2276 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2277 {
2278         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2279         u32 macmode;
2280
2281         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2282                 macmode = AR_2040_JOINED_RX_CLEAR;
2283         else
2284                 macmode = 0;
2285
2286         REG_WRITE(ah, AR_2040_MODE, macmode);
2287 }
2288
2289 /* HW Generic timers configuration */
2290
2291 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2292 {
2293         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2294         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2295         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2296         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2297         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2298         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2299         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2300         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2301         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2302         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2303                                 AR_NDP2_TIMER_MODE, 0x0002},
2304         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2305                                 AR_NDP2_TIMER_MODE, 0x0004},
2306         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2307                                 AR_NDP2_TIMER_MODE, 0x0008},
2308         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2309                                 AR_NDP2_TIMER_MODE, 0x0010},
2310         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2311                                 AR_NDP2_TIMER_MODE, 0x0020},
2312         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2313                                 AR_NDP2_TIMER_MODE, 0x0040},
2314         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2315                                 AR_NDP2_TIMER_MODE, 0x0080}
2316 };
2317
2318 /* HW generic timer primitives */
2319
2320 /* compute and clear index of rightmost 1 */
2321 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2322 {
2323         u32 b;
2324
2325         b = *mask;
2326         b &= (0-b);
2327         *mask &= ~b;
2328         b *= debruijn32;
2329         b >>= 27;
2330
2331         return timer_table->gen_timer_index[b];
2332 }
2333
2334 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2335 {
2336         return REG_READ(ah, AR_TSF_L32);
2337 }
2338 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2339
2340 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2341                                           void (*trigger)(void *),
2342                                           void (*overflow)(void *),
2343                                           void *arg,
2344                                           u8 timer_index)
2345 {
2346         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2347         struct ath_gen_timer *timer;
2348
2349         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2350
2351         if (timer == NULL) {
2352                 ath_err(ath9k_hw_common(ah),
2353                         "Failed to allocate memory for hw timer[%d]\n",
2354                         timer_index);
2355                 return NULL;
2356         }
2357
2358         /* allocate a hardware generic timer slot */
2359         timer_table->timers[timer_index] = timer;
2360         timer->index = timer_index;
2361         timer->trigger = trigger;
2362         timer->overflow = overflow;
2363         timer->arg = arg;
2364
2365         return timer;
2366 }
2367 EXPORT_SYMBOL(ath_gen_timer_alloc);
2368
2369 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2370                               struct ath_gen_timer *timer,
2371                               u32 timer_next,
2372                               u32 timer_period)
2373 {
2374         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2375         u32 tsf;
2376
2377         BUG_ON(!timer_period);
2378
2379         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2380
2381         tsf = ath9k_hw_gettsf32(ah);
2382
2383         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2384                 "current tsf %x period %x timer_next %x\n",
2385                 tsf, timer_period, timer_next);
2386
2387         /*
2388          * Pull timer_next forward if the current TSF already passed it
2389          * because of software latency
2390          */
2391         if (timer_next < tsf)
2392                 timer_next = tsf + timer_period;
2393
2394         /*
2395          * Program generic timer registers
2396          */
2397         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2398                  timer_next);
2399         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2400                   timer_period);
2401         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2402                     gen_tmr_configuration[timer->index].mode_mask);
2403
2404         /* Enable both trigger and thresh interrupt masks */
2405         REG_SET_BIT(ah, AR_IMR_S5,
2406                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2407                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2408 }
2409 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2410
2411 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2412 {
2413         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2414
2415         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2416                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2417                 return;
2418         }
2419
2420         /* Clear generic timer enable bits. */
2421         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2422                         gen_tmr_configuration[timer->index].mode_mask);
2423
2424         /* Disable both trigger and thresh interrupt masks */
2425         REG_CLR_BIT(ah, AR_IMR_S5,
2426                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2427                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2428
2429         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2430 }
2431 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2432
2433 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2434 {
2435         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2436
2437         /* free the hardware generic timer slot */
2438         timer_table->timers[timer->index] = NULL;
2439         kfree(timer);
2440 }
2441 EXPORT_SYMBOL(ath_gen_timer_free);
2442
2443 /*
2444  * Generic Timer Interrupts handling
2445  */
2446 void ath_gen_timer_isr(struct ath_hw *ah)
2447 {
2448         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2449         struct ath_gen_timer *timer;
2450         struct ath_common *common = ath9k_hw_common(ah);
2451         u32 trigger_mask, thresh_mask, index;
2452
2453         /* get hardware generic timer interrupt status */
2454         trigger_mask = ah->intr_gen_timer_trigger;
2455         thresh_mask = ah->intr_gen_timer_thresh;
2456         trigger_mask &= timer_table->timer_mask.val;
2457         thresh_mask &= timer_table->timer_mask.val;
2458
2459         trigger_mask &= ~thresh_mask;
2460
2461         while (thresh_mask) {
2462                 index = rightmost_index(timer_table, &thresh_mask);
2463                 timer = timer_table->timers[index];
2464                 BUG_ON(!timer);
2465                 ath_dbg(common, ATH_DBG_HWTIMER,
2466                         "TSF overflow for Gen timer %d\n", index);
2467                 timer->overflow(timer->arg);
2468         }
2469
2470         while (trigger_mask) {
2471                 index = rightmost_index(timer_table, &trigger_mask);
2472                 timer = timer_table->timers[index];
2473                 BUG_ON(!timer);
2474                 ath_dbg(common, ATH_DBG_HWTIMER,
2475                         "Gen timer[%d] trigger\n", index);
2476                 timer->trigger(timer->arg);
2477         }
2478 }
2479 EXPORT_SYMBOL(ath_gen_timer_isr);
2480
2481 /********/
2482 /* HTC  */
2483 /********/
2484
2485 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2486 {
2487         ah->htc_reset_init = true;
2488 }
2489 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2490
2491 static struct {
2492         u32 version;
2493         const char * name;
2494 } ath_mac_bb_names[] = {
2495         /* Devices with external radios */
2496         { AR_SREV_VERSION_5416_PCI,     "5416" },
2497         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2498         { AR_SREV_VERSION_9100,         "9100" },
2499         { AR_SREV_VERSION_9160,         "9160" },
2500         /* Single-chip solutions */
2501         { AR_SREV_VERSION_9280,         "9280" },
2502         { AR_SREV_VERSION_9285,         "9285" },
2503         { AR_SREV_VERSION_9287,         "9287" },
2504         { AR_SREV_VERSION_9271,         "9271" },
2505         { AR_SREV_VERSION_9300,         "9300" },
2506         { AR_SREV_VERSION_9485,         "9485" },
2507 };
2508
2509 /* For devices with external radios */
2510 static struct {
2511         u16 version;
2512         const char * name;
2513 } ath_rf_names[] = {
2514         { 0,                            "5133" },
2515         { AR_RAD5133_SREV_MAJOR,        "5133" },
2516         { AR_RAD5122_SREV_MAJOR,        "5122" },
2517         { AR_RAD2133_SREV_MAJOR,        "2133" },
2518         { AR_RAD2122_SREV_MAJOR,        "2122" }
2519 };
2520
2521 /*
2522  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2523  */
2524 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2525 {
2526         int i;
2527
2528         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2529                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2530                         return ath_mac_bb_names[i].name;
2531                 }
2532         }
2533
2534         return "????";
2535 }
2536
2537 /*
2538  * Return the RF name. "????" is returned if the RF is unknown.
2539  * Used for devices with external radios.
2540  */
2541 static const char *ath9k_hw_rf_name(u16 rf_version)
2542 {
2543         int i;
2544
2545         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2546                 if (ath_rf_names[i].version == rf_version) {
2547                         return ath_rf_names[i].name;
2548                 }
2549         }
2550
2551         return "????";
2552 }
2553
2554 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2555 {
2556         int used;
2557
2558         /* chipsets >= AR9280 are single-chip */
2559         if (AR_SREV_9280_20_OR_LATER(ah)) {
2560                 used = snprintf(hw_name, len,
2561                                "Atheros AR%s Rev:%x",
2562                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2563                                ah->hw_version.macRev);
2564         }
2565         else {
2566                 used = snprintf(hw_name, len,
2567                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2568                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2569                                ah->hw_version.macRev,
2570                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2571                                                 AR_RADIO_SREV_MAJOR)),
2572                                ah->hw_version.phyRev);
2573         }
2574
2575         hw_name[used] = '\0';
2576 }
2577 EXPORT_SYMBOL(ath9k_hw_name);