drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  58 {
  59         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  60
  61         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  62 }
  63
  64 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  65                                         struct ath9k_channel *chan)
  66 {
  67         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  68 }
  69
  70 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  71 {
  72         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  73                 return;
  74
  75         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  76 }
  77
  78 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  79 {
  80         /* You will not have this callback if using the old ANI */
  81         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  82                 return;
  83
  84         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  85 }
  86
  87 /********************/
  88 /* Helper Functions */
  89 /********************/
  90
  91 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  92 {
  93         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  94         struct ath_common *common = ath9k_hw_common(ah);
  95         unsigned int clockrate;
  96
  97         if (!ah->curchan) /* should really check for CCK instead */
  98                 clockrate = ATH9K_CLOCK_RATE_CCK;
  99         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 100                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 101         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 102                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 103         else
 104                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 105
 106         if (conf_is_ht40(conf))
 107                 clockrate *= 2;
 108
 109         common->clockrate = clockrate;
 110 }
 111
 112 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 113 {
 114         struct ath_common *common = ath9k_hw_common(ah);
 115
 116         return usecs * common->clockrate;
 117 }
 118
 119 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 120 {
 121         int i;
 122
 123         BUG_ON(timeout < AH_TIME_QUANTUM);
 124
 125         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 126                 if ((REG_READ(ah, reg) & mask) == val)
 127                         return true;
 128
 129                 udelay(AH_TIME_QUANTUM);
 130         }
 131
 132         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 133                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 134                 timeout, reg, REG_READ(ah, reg), mask, val);
 135
 136         return false;
 137 }
 138 EXPORT_SYMBOL(ath9k_hw_wait);
 139
 140 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 141 {
 142         u32 retval;
 143         int i;
 144
 145         for (i = 0, retval = 0; i < n; i++) {
 146                 retval = (retval << 1) | (val & 1);
 147                 val >>= 1;
 148         }
 149         return retval;
 150 }
 151
 152 bool ath9k_get_channel_edges(struct ath_hw *ah,
 153                              u16 flags, u16 *low,
 154                              u16 *high)
 155 {
 156         struct ath9k_hw_capabilities *pCap = &ah->caps;
 157
 158         if (flags & CHANNEL_5GHZ) {
 159                 *low = pCap->low_5ghz_chan;
 160                 *high = pCap->high_5ghz_chan;
 161                 return true;
 162         }
 163         if ((flags & CHANNEL_2GHZ)) {
 164                 *low = pCap->low_2ghz_chan;
 165                 *high = pCap->high_2ghz_chan;
 166                 return true;
 167         }
 168         return false;
 169 }
 170
 171 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 172                            u8 phy, int kbps,
 173                            u32 frameLen, u16 rateix,
 174                            bool shortPreamble)
 175 {
 176         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 177
 178         if (kbps == 0)
 179                 return 0;
 180
 181         switch (phy) {
 182         case WLAN_RC_PHY_CCK:
 183                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 184                 if (shortPreamble)
 185                         phyTime >>= 1;
 186                 numBits = frameLen << 3;
 187                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 188                 break;
 189         case WLAN_RC_PHY_OFDM:
 190                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 191                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 192                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 193                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 194                         txTime = OFDM_SIFS_TIME_QUARTER
 195                                 + OFDM_PREAMBLE_TIME_QUARTER
 196                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 197                 } else if (ah->curchan &&
 198                            IS_CHAN_HALF_RATE(ah->curchan)) {
 199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 202                         txTime = OFDM_SIFS_TIME_HALF +
 203                                 OFDM_PREAMBLE_TIME_HALF
 204                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 205                 } else {
 206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 209                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 210                                 + (numSymbols * OFDM_SYMBOL_TIME);
 211                 }
 212                 break;
 213         default:
 214                 ath_err(ath9k_hw_common(ah),
 215                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 216                 txTime = 0;
 217                 break;
 218         }
 219
 220         return txTime;
 221 }
 222 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 223
 224 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 225                                   struct ath9k_channel *chan,
 226                                   struct chan_centers *centers)
 227 {
 228         int8_t extoff;
 229
 230         if (!IS_CHAN_HT40(chan)) {
 231                 centers->ctl_center = centers->ext_center =
 232                         centers->synth_center = chan->channel;
 233                 return;
 234         }
 235
 236         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 237             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 238                 centers->synth_center =
 239                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 240                 extoff = 1;
 241         } else {
 242                 centers->synth_center =
 243                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 244                 extoff = -1;
 245         }
 246
 247         centers->ctl_center =
 248                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 249         /* 25 MHz spacing is supported by hw but not on upper layers */
 250         centers->ext_center =
 251                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 252 }
 253
 254 /******************/
 255 /* Chip Revisions */
 256 /******************/
 257
 258 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 259 {
 260         u32 val;
 261
 262         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 263
 264         if (val == 0xFF) {
 265                 val = REG_READ(ah, AR_SREV);
 266                 ah->hw_version.macVersion =
 267                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 268                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 269                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 270         } else {
 271                 if (!AR_SREV_9100(ah))
 272                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 273
 274                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 275
 276                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 277                         ah->is_pciexpress = true;
 278         }
 279 }
 280
 281 /************************************/
 282 /* HW Attach, Detach, Init Routines */
 283 /************************************/
 284
 285 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 286 {
 287         if (AR_SREV_9100(ah))
 288                 return;
 289
 290         ENABLE_REGWRITE_BUFFER(ah);
 291
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 298         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 299         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 300         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 301
 302         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 303
 304         REGWRITE_BUFFER_FLUSH(ah);
 305 }
 306
 307 /* This should work for all families including legacy */
 308 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 309 {
 310         struct ath_common *common = ath9k_hw_common(ah);
 311         u32 regAddr[2] = { AR_STA_ID0 };
 312         u32 regHold[2];
 313         static const u32 patternData[4] = {
 314                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 315         };
 316         int i, j, loop_max;
 317
 318         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 319                 loop_max = 2;
 320                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 321         } else
 322                 loop_max = 1;
 323
 324         for (i = 0; i < loop_max; i++) {
 325                 u32 addr = regAddr[i];
 326                 u32 wrData, rdData;
 327
 328                 regHold[i] = REG_READ(ah, addr);
 329                 for (j = 0; j < 0x100; j++) {
 330                         wrData = (j << 16) | j;
 331                         REG_WRITE(ah, addr, wrData);
 332                         rdData = REG_READ(ah, addr);
 333                         if (rdData != wrData) {
 334                                 ath_err(common,
 335                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 336                                         addr, wrData, rdData);
 337                                 return false;
 338                         }
 339                 }
 340                 for (j = 0; j < 4; j++) {
 341                         wrData = patternData[j];
 342                         REG_WRITE(ah, addr, wrData);
 343                         rdData = REG_READ(ah, addr);
 344                         if (wrData != rdData) {
 345                                 ath_err(common,
 346                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 347                                         addr, wrData, rdData);
 348                                 return false;
 349                         }
 350                 }
 351                 REG_WRITE(ah, regAddr[i], regHold[i]);
 352         }
 353         udelay(100);
 354
 355         return true;
 356 }
 357
 358 static void ath9k_hw_init_config(struct ath_hw *ah)
 359 {
 360         int i;
 361
 362         ah->config.dma_beacon_response_time = 2;
 363         ah->config.sw_beacon_response_time = 10;
 364         ah->config.additional_swba_backoff = 0;
 365         ah->config.ack_6mb = 0x0;
 366         ah->config.cwm_ignore_extcca = 0;
 367         ah->config.pcie_powersave_enable = 0;
 368         ah->config.pcie_clock_req = 0;
 369         ah->config.pcie_waen = 0;
 370         ah->config.analog_shiftreg = 1;
 371         ah->config.enable_ani = true;
 372
 373         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 374                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 375                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 376         }
 377
 378         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 379                 ah->config.ht_enable = 1;
 380         else
 381                 ah->config.ht_enable = 0;
 382
 383         ah->config.rx_intr_mitigation = true;
 384         ah->config.pcieSerDesWrite = true;
 385
 386         /*
 387          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 388          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 389          * This means we use it for all AR5416 devices, and the few
 390          * minor PCI AR9280 devices out there.
 391          *
 392          * Serialization is required because these devices do not handle
 393          * well the case of two concurrent reads/writes due to the latency
 394          * involved. During one read/write another read/write can be issued
 395          * on another CPU while the previous read/write may still be working
 396          * on our hardware, if we hit this case the hardware poops in a loop.
 397          * We prevent this by serializing reads and writes.
 398          *
 399          * This issue is not present on PCI-Express devices or pre-AR5416
 400          * devices (legacy, 802.11abg).
 401          */
 402         if (num_possible_cpus() > 1)
 403                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 404 }
 405
 406 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 407 {
 408         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 409
 410         regulatory->country_code = CTRY_DEFAULT;
 411         regulatory->power_limit = MAX_RATE_POWER;
 412         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 413
 414         ah->hw_version.magic = AR5416_MAGIC;
 415         ah->hw_version.subvendorid = 0;
 416
 417         ah->atim_window = 0;
 418         ah->sta_id1_defaults =
 419                 AR_STA_ID1_CRPT_MIC_ENABLE |
 420                 AR_STA_ID1_MCAST_KSRCH;
 421         ah->beacon_interval = 100;
 422         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 423         ah->slottime = (u32) -1;
 424         ah->globaltxtimeout = (u32) -1;
 425         ah->power_mode = ATH9K_PM_UNDEFINED;
 426 }
 427
 428 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 429 {
 430         struct ath_common *common = ath9k_hw_common(ah);
 431         u32 sum;
 432         int i;
 433         u16 eeval;
 434         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 435
 436         sum = 0;
 437         for (i = 0; i < 3; i++) {
 438                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 439                 sum += eeval;
 440                 common->macaddr[2 * i] = eeval >> 8;
 441                 common->macaddr[2 * i + 1] = eeval & 0xff;
 442         }
 443         if (sum == 0 || sum == 0xffff * 3)
 444                 return -EADDRNOTAVAIL;
 445
 446         return 0;
 447 }
 448
 449 static int ath9k_hw_post_init(struct ath_hw *ah)
 450 {
 451         int ecode;
 452
 453         if (!AR_SREV_9271(ah)) {
 454                 if (!ath9k_hw_chip_test(ah))
 455                         return -ENODEV;
 456         }
 457
 458         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 459                 ecode = ar9002_hw_rf_claim(ah);
 460                 if (ecode != 0)
 461                         return ecode;
 462         }
 463
 464         ecode = ath9k_hw_eeprom_init(ah);
 465         if (ecode != 0)
 466                 return ecode;
 467
 468         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 469                 "Eeprom VER: %d, REV: %d\n",
 470                 ah->eep_ops->get_eeprom_ver(ah),
 471                 ah->eep_ops->get_eeprom_rev(ah));
 472
 473         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 474         if (ecode) {
 475                 ath_err(ath9k_hw_common(ah),
 476                         "Failed allocating banks for external radio\n");
 477                 ath9k_hw_rf_free_ext_banks(ah);
 478                 return ecode;
 479         }
 480
 481         if (!AR_SREV_9100(ah)) {
 482                 ath9k_hw_ani_setup(ah);
 483                 ath9k_hw_ani_init(ah);
 484         }
 485
 486         return 0;
 487 }
 488
 489 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 490 {
 491         if (AR_SREV_9300_20_OR_LATER(ah))
 492                 ar9003_hw_attach_ops(ah);
 493         else
 494                 ar9002_hw_attach_ops(ah);
 495 }
 496
 497 /* Called for all hardware families */
 498 static int __ath9k_hw_init(struct ath_hw *ah)
 499 {
 500         struct ath_common *common = ath9k_hw_common(ah);
 501         int r = 0;
 502
 503         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 504                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 505
 506         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 507                 ath_err(common, "Couldn't reset chip\n");
 508                 return -EIO;
 509         }
 510
 511         ath9k_hw_init_defaults(ah);
 512         ath9k_hw_init_config(ah);
 513
 514         ath9k_hw_attach_ops(ah);
 515
 516         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 517                 ath_err(common, "Couldn't wakeup chip\n");
 518                 return -EIO;
 519         }
 520
 521         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 522                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 523                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 524                      !ah->is_pciexpress)) {
 525                         ah->config.serialize_regmode =
 526                                 SER_REG_MODE_ON;
 527                 } else {
 528                         ah->config.serialize_regmode =
 529                                 SER_REG_MODE_OFF;
 530                 }
 531         }
 532
 533         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 534                 ah->config.serialize_regmode);
 535
 536         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 537                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 538         else
 539                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 540
 541         if (!ath9k_hw_macversion_supported(ah)) {
 542                 ath_err(common,
 543                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 544                         ah->hw_version.macVersion, ah->hw_version.macRev);
 545                 return -EOPNOTSUPP;
 546         }
 547
 548         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 549                 ah->is_pciexpress = false;
 550
 551         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 552         ath9k_hw_init_cal_settings(ah);
 553
 554         ah->ani_function = ATH9K_ANI_ALL;
 555         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 556                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 557         if (!AR_SREV_9300_20_OR_LATER(ah))
 558                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 559
 560         ath9k_hw_init_mode_regs(ah);
 561
 562         /*
 563          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 564          * We need to do this to avoid RMW of this register. We cannot
 565          * read the reg when chip is asleep.
 566          */
 567         ah->WARegVal = REG_READ(ah, AR_WA);
 568         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 569                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 570
 571         if (ah->is_pciexpress)
 572                 ath9k_hw_configpcipowersave(ah, 0, 0);
 573         else
 574                 ath9k_hw_disablepcie(ah);
 575
 576         if (!AR_SREV_9300_20_OR_LATER(ah))
 577                 ar9002_hw_cck_chan14_spread(ah);
 578
 579         r = ath9k_hw_post_init(ah);
 580         if (r)
 581                 return r;
 582
 583         ath9k_hw_init_mode_gain_regs(ah);
 584         r = ath9k_hw_fill_cap_info(ah);
 585         if (r)
 586                 return r;
 587
 588         r = ath9k_hw_init_macaddr(ah);
 589         if (r) {
 590                 ath_err(common, "Failed to initialize MAC address\n");
 591                 return r;
 592         }
 593
 594         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 595                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 596         else
 597                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 598
 599         ah->bb_watchdog_timeout_ms = 25;
 600
 601         common->state = ATH_HW_INITIALIZED;
 602
 603         return 0;
 604 }
 605
 606 int ath9k_hw_init(struct ath_hw *ah)
 607 {
 608         int ret;
 609         struct ath_common *common = ath9k_hw_common(ah);
 610
 611         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 612         switch (ah->hw_version.devid) {
 613         case AR5416_DEVID_PCI:
 614         case AR5416_DEVID_PCIE:
 615         case AR5416_AR9100_DEVID:
 616         case AR9160_DEVID_PCI:
 617         case AR9280_DEVID_PCI:
 618         case AR9280_DEVID_PCIE:
 619         case AR9285_DEVID_PCIE:
 620         case AR9287_DEVID_PCI:
 621         case AR9287_DEVID_PCIE:
 622         case AR2427_DEVID_PCIE:
 623         case AR9300_DEVID_PCIE:
 624         case AR9300_DEVID_AR9485_PCIE:
 625                 break;
 626         default:
 627                 if (common->bus_ops->ath_bus_type == ATH_USB)
 628                         break;
 629                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 630                         ah->hw_version.devid);
 631                 return -EOPNOTSUPP;
 632         }
 633
 634         ret = __ath9k_hw_init(ah);
 635         if (ret) {
 636                 ath_err(common,
 637                         "Unable to initialize hardware; initialization status: %d\n",
 638                         ret);
 639                 return ret;
 640         }
 641
 642         return 0;
 643 }
 644 EXPORT_SYMBOL(ath9k_hw_init);
 645
 646 static void ath9k_hw_init_qos(struct ath_hw *ah)
 647 {
 648         ENABLE_REGWRITE_BUFFER(ah);
 649
 650         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 651         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 652
 653         REG_WRITE(ah, AR_QOS_NO_ACK,
 654                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 655                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 656                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 657
 658         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 659         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 660         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 661         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 662         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 663
 664         REGWRITE_BUFFER_FLUSH(ah);
 665 }
 666
 667 static void ath9k_hw_init_pll(struct ath_hw *ah,
 668                               struct ath9k_channel *chan)
 669 {
 670         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 671
 672         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 673
 674         /* Switch the core clock for ar9271 to 117Mhz */
 675         if (AR_SREV_9271(ah)) {
 676                 udelay(500);
 677                 REG_WRITE(ah, 0x50040, 0x304);
 678         }
 679
 680         udelay(RTC_PLL_SETTLE_DELAY);
 681
 682         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 683 }
 684
 685 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 686                                           enum nl80211_iftype opmode)
 687 {
 688         u32 imr_reg = AR_IMR_TXERR |
 689                 AR_IMR_TXURN |
 690                 AR_IMR_RXERR |
 691                 AR_IMR_RXORN |
 692                 AR_IMR_BCNMISC;
 693
 694         if (AR_SREV_9300_20_OR_LATER(ah)) {
 695                 imr_reg |= AR_IMR_RXOK_HP;
 696                 if (ah->config.rx_intr_mitigation)
 697                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 698                 else
 699                         imr_reg |= AR_IMR_RXOK_LP;
 700
 701         } else {
 702                 if (ah->config.rx_intr_mitigation)
 703                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 704                 else
 705                         imr_reg |= AR_IMR_RXOK;
 706         }
 707
 708         if (ah->config.tx_intr_mitigation)
 709                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 710         else
 711                 imr_reg |= AR_IMR_TXOK;
 712
 713         if (opmode == NL80211_IFTYPE_AP)
 714                 imr_reg |= AR_IMR_MIB;
 715
 716         ENABLE_REGWRITE_BUFFER(ah);
 717
 718         REG_WRITE(ah, AR_IMR, imr_reg);
 719         ah->imrs2_reg |= AR_IMR_S2_GTT;
 720         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 721
 722         if (!AR_SREV_9100(ah)) {
 723                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 724                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 725                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 726         }
 727
 728         REGWRITE_BUFFER_FLUSH(ah);
 729
 730         if (AR_SREV_9300_20_OR_LATER(ah)) {
 731                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 732                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 733                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 734                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 735         }
 736 }
 737
 738 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 739 {
 740         u32 val = ath9k_hw_mac_to_clks(ah, us);
 741         val = min(val, (u32) 0xFFFF);
 742         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 743 }
 744
 745 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 746 {
 747         u32 val = ath9k_hw_mac_to_clks(ah, us);
 748         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 749         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 750 }
 751
 752 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 753 {
 754         u32 val = ath9k_hw_mac_to_clks(ah, us);
 755         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 756         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 757 }
 758
 759 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 760 {
 761         if (tu > 0xFFFF) {
 762                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 763                         "bad global tx timeout %u\n", tu);
 764                 ah->globaltxtimeout = (u32) -1;
 765                 return false;
 766         } else {
 767                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 768                 ah->globaltxtimeout = tu;
 769                 return true;
 770         }
 771 }
 772
 773 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 774 {
 775         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 776         int acktimeout;
 777         int slottime;
 778         int sifstime;
 779
 780         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 781                 ah->misc_mode);
 782
 783         if (ah->misc_mode != 0)
 784                 REG_WRITE(ah, AR_PCU_MISC,
 785                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 786
 787         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 788                 sifstime = 16;
 789         else
 790                 sifstime = 10;
 791
 792         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 793         slottime = ah->slottime + 3 * ah->coverage_class;
 794         acktimeout = slottime + sifstime;
 795
 796         /*
 797          * Workaround for early ACK timeouts, add an offset to match the
 798          * initval's 64us ack timeout value.
 799          * This was initially only meant to work around an issue with delayed
 800          * BA frames in some implementations, but it has been found to fix ACK
 801          * timeout issues in other cases as well.
 802          */
 803         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 804                 acktimeout += 64 - sifstime - ah->slottime;
 805
 806         ath9k_hw_setslottime(ah, slottime);
 807         ath9k_hw_set_ack_timeout(ah, acktimeout);
 808         ath9k_hw_set_cts_timeout(ah, acktimeout);
 809         if (ah->globaltxtimeout != (u32) -1)
 810                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 811 }
 812 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 813
 814 void ath9k_hw_deinit(struct ath_hw *ah)
 815 {
 816         struct ath_common *common = ath9k_hw_common(ah);
 817
 818         if (common->state < ATH_HW_INITIALIZED)
 819                 goto free_hw;
 820
 821         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 822
 823 free_hw:
 824         ath9k_hw_rf_free_ext_banks(ah);
 825 }
 826 EXPORT_SYMBOL(ath9k_hw_deinit);
 827
 828 /*******/
 829 /* INI */
 830 /*******/
 831
 832 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 833 {
 834         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 835
 836         if (IS_CHAN_B(chan))
 837                 ctl |= CTL_11B;
 838         else if (IS_CHAN_G(chan))
 839                 ctl |= CTL_11G;
 840         else
 841                 ctl |= CTL_11A;
 842
 843         return ctl;
 844 }
 845
 846 /****************************************/
 847 /* Reset and Channel Switching Routines */
 848 /****************************************/
 849
 850 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 851 {
 852         struct ath_common *common = ath9k_hw_common(ah);
 853         u32 regval;
 854
 855         ENABLE_REGWRITE_BUFFER(ah);
 856
 857         /*
 858          * set AHB_MODE not to do cacheline prefetches
 859         */
 860         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 861                 regval = REG_READ(ah, AR_AHB_MODE);
 862                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 863         }
 864
 865         /*
 866          * let mac dma reads be in 128 byte chunks
 867          */
 868         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 869         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 870
 871         REGWRITE_BUFFER_FLUSH(ah);
 872
 873         /*
 874          * Restore TX Trigger Level to its pre-reset value.
 875          * The initial value depends on whether aggregation is enabled, and is
 876          * adjusted whenever underruns are detected.
 877          */
 878         if (!AR_SREV_9300_20_OR_LATER(ah))
 879                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 880
 881         ENABLE_REGWRITE_BUFFER(ah);
 882
 883         /*
 884          * let mac dma writes be in 128 byte chunks
 885          */
 886         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 887         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 888
 889         /*
 890          * Setup receive FIFO threshold to hold off TX activities
 891          */
 892         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 893
 894         if (AR_SREV_9300_20_OR_LATER(ah)) {
 895                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 896                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 897
 898                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 899                         ah->caps.rx_status_len);
 900         }
 901
 902         /*
 903          * reduce the number of usable entries in PCU TXBUF to avoid
 904          * wrap around issues.
 905          */
 906         if (AR_SREV_9285(ah)) {
 907                 /* For AR9285 the number of Fifos are reduced to half.
 908                  * So set the usable tx buf size also to half to
 909                  * avoid data/delimiter underruns
 910                  */
 911                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 912                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 913         } else if (!AR_SREV_9271(ah)) {
 914                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 915                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 916         }
 917
 918         REGWRITE_BUFFER_FLUSH(ah);
 919
 920         if (AR_SREV_9300_20_OR_LATER(ah))
 921                 ath9k_hw_reset_txstatus_ring(ah);
 922 }
 923
 924 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 925 {
 926         u32 val;
 927
 928         val = REG_READ(ah, AR_STA_ID1);
 929         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 930         switch (opmode) {
 931         case NL80211_IFTYPE_AP:
 932                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 933                           | AR_STA_ID1_KSRCH_MODE);
 934                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 935                 break;
 936         case NL80211_IFTYPE_ADHOC:
 937         case NL80211_IFTYPE_MESH_POINT:
 938                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 939                           | AR_STA_ID1_KSRCH_MODE);
 940                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 941                 break;
 942         case NL80211_IFTYPE_STATION:
 943                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 944                 break;
 945         default:
 946                 if (ah->is_monitoring)
 947                         REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 948                 break;
 949         }
 950 }
 951
 952 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 953                                    u32 *coef_mantissa, u32 *coef_exponent)
 954 {
 955         u32 coef_exp, coef_man;
 956
 957         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 958                 if ((coef_scaled >> coef_exp) & 0x1)
 959                         break;
 960
 961         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 962
 963         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 964
 965         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 966         *coef_exponent = coef_exp - 16;
 967 }
 968
 969 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 970 {
 971         u32 rst_flags;
 972         u32 tmpReg;
 973
 974         if (AR_SREV_9100(ah)) {
 975                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 976                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 977                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 978                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 979                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 980         }
 981
 982         ENABLE_REGWRITE_BUFFER(ah);
 983
 984         if (AR_SREV_9300_20_OR_LATER(ah)) {
 985                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 986                 udelay(10);
 987         }
 988
 989         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 990                   AR_RTC_FORCE_WAKE_ON_INT);
 991
 992         if (AR_SREV_9100(ah)) {
 993                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 994                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 995         } else {
 996                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 997                 if (tmpReg &
 998                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
 999                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1000                         u32 val;
1001                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1002
1003                         val = AR_RC_HOSTIF;
1004                         if (!AR_SREV_9300_20_OR_LATER(ah))
1005                                 val |= AR_RC_AHB;
1006                         REG_WRITE(ah, AR_RC, val);
1007
1008                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1009                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1010
1011                 rst_flags = AR_RTC_RC_MAC_WARM;
1012                 if (type == ATH9K_RESET_COLD)
1013                         rst_flags |= AR_RTC_RC_MAC_COLD;
1014         }
1015
1016         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1017
1018         REGWRITE_BUFFER_FLUSH(ah);
1019
1020         udelay(50);
1021
1022         REG_WRITE(ah, AR_RTC_RC, 0);
1023         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1024                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1025                         "RTC stuck in MAC reset\n");
1026                 return false;
1027         }
1028
1029         if (!AR_SREV_9100(ah))
1030                 REG_WRITE(ah, AR_RC, 0);
1031
1032         if (AR_SREV_9100(ah))
1033                 udelay(50);
1034
1035         return true;
1036 }
1037
1038 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1039 {
1040         ENABLE_REGWRITE_BUFFER(ah);
1041
1042         if (AR_SREV_9300_20_OR_LATER(ah)) {
1043                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1044                 udelay(10);
1045         }
1046
1047         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1048                   AR_RTC_FORCE_WAKE_ON_INT);
1049
1050         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1051                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1052
1053         REG_WRITE(ah, AR_RTC_RESET, 0);
1054         udelay(2);
1055
1056         REGWRITE_BUFFER_FLUSH(ah);
1057
1058         if (!AR_SREV_9300_20_OR_LATER(ah))
1059                 udelay(2);
1060
1061         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1062                 REG_WRITE(ah, AR_RC, 0);
1063
1064         REG_WRITE(ah, AR_RTC_RESET, 1);
1065
1066         if (!ath9k_hw_wait(ah,
1067                            AR_RTC_STATUS,
1068                            AR_RTC_STATUS_M,
1069                            AR_RTC_STATUS_ON,
1070                            AH_WAIT_TIMEOUT)) {
1071                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1072                         "RTC not waking up\n");
1073                 return false;
1074         }
1075
1076         ath9k_hw_read_revisions(ah);
1077
1078         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1079 }
1080
1081 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1082 {
1083         if (AR_SREV_9300_20_OR_LATER(ah)) {
1084                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1085                 udelay(10);
1086         }
1087
1088         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1089                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1090
1091         switch (type) {
1092         case ATH9K_RESET_POWER_ON:
1093                 return ath9k_hw_set_reset_power_on(ah);
1094         case ATH9K_RESET_WARM:
1095         case ATH9K_RESET_COLD:
1096                 return ath9k_hw_set_reset(ah, type);
1097         default:
1098                 return false;
1099         }
1100 }
1101
1102 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1103                                 struct ath9k_channel *chan)
1104 {
1105         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1106                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1107                         return false;
1108         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1109                 return false;
1110
1111         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1112                 return false;
1113
1114         ah->chip_fullsleep = false;
1115         ath9k_hw_init_pll(ah, chan);
1116         ath9k_hw_set_rfmode(ah, chan);
1117
1118         return true;
1119 }
1120
1121 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1122                                     struct ath9k_channel *chan)
1123 {
1124         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1125         struct ath_common *common = ath9k_hw_common(ah);
1126         struct ieee80211_channel *channel = chan->chan;
1127         u32 qnum;
1128         int r;
1129
1130         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1131                 if (ath9k_hw_numtxpending(ah, qnum)) {
1132                         ath_dbg(common, ATH_DBG_QUEUE,
1133                                 "Transmit frames pending on queue %d\n", qnum);
1134                         return false;
1135                 }
1136         }
1137
1138         if (!ath9k_hw_rfbus_req(ah)) {
1139                 ath_err(common, "Could not kill baseband RX\n");
1140                 return false;
1141         }
1142
1143         ath9k_hw_set_channel_regs(ah, chan);
1144
1145         r = ath9k_hw_rf_set_freq(ah, chan);
1146         if (r) {
1147                 ath_err(common, "Failed to set channel\n");
1148                 return false;
1149         }
1150         ath9k_hw_set_clockrate(ah);
1151
1152         ah->eep_ops->set_txpower(ah, chan,
1153                              ath9k_regd_get_ctl(regulatory, chan),
1154                              channel->max_antenna_gain * 2,
1155                              channel->max_power * 2,
1156                              min((u32) MAX_RATE_POWER,
1157                              (u32) regulatory->power_limit), false);
1158
1159         ath9k_hw_rfbus_done(ah);
1160
1161         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1162                 ath9k_hw_set_delta_slope(ah, chan);
1163
1164         ath9k_hw_spur_mitigate_freq(ah, chan);
1165
1166         return true;
1167 }
1168
1169 bool ath9k_hw_check_alive(struct ath_hw *ah)
1170 {
1171         int count = 50;
1172         u32 reg;
1173
1174         if (AR_SREV_9285_12_OR_LATER(ah))
1175                 return true;
1176
1177         do {
1178                 reg = REG_READ(ah, AR_OBS_BUS_1);
1179
1180                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1181                         continue;
1182
1183                 switch (reg & 0x7E000B00) {
1184                 case 0x1E000000:
1185                 case 0x52000B00:
1186                 case 0x18000B00:
1187                         continue;
1188                 default:
1189                         return true;
1190                 }
1191         } while (count-- > 0);
1192
1193         return false;
1194 }
1195 EXPORT_SYMBOL(ath9k_hw_check_alive);
1196
1197 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1198                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1199 {
1200         struct ath_common *common = ath9k_hw_common(ah);
1201         u32 saveLedState;
1202         struct ath9k_channel *curchan = ah->curchan;
1203         u32 saveDefAntenna;
1204         u32 macStaId1;
1205         u64 tsf = 0;
1206         int i, r;
1207
1208         ah->txchainmask = common->tx_chainmask;
1209         ah->rxchainmask = common->rx_chainmask;
1210
1211         if (!ah->chip_fullsleep) {
1212                 ath9k_hw_abortpcurecv(ah);
1213                 if (!ath9k_hw_stopdmarecv(ah)) {
1214                         ath_dbg(common, ATH_DBG_XMIT,
1215                                 "Failed to stop receive dma\n");
1216                         bChannelChange = false;
1217                 }
1218         }
1219
1220         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1221                 return -EIO;
1222
1223         if (curchan && !ah->chip_fullsleep)
1224                 ath9k_hw_getnf(ah, curchan);
1225
1226         ah->caldata = caldata;
1227         if (caldata &&
1228             (chan->channel != caldata->channel ||
1229              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1230              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1231                 /* Operating channel changed, reset channel calibration data */
1232                 memset(caldata, 0, sizeof(*caldata));
1233                 ath9k_init_nfcal_hist_buffer(ah, chan);
1234         }
1235
1236         if (bChannelChange &&
1237             (ah->chip_fullsleep != true) &&
1238             (ah->curchan != NULL) &&
1239             (chan->channel != ah->curchan->channel) &&
1240             ((chan->channelFlags & CHANNEL_ALL) ==
1241              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1242             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1243
1244                 if (ath9k_hw_channel_change(ah, chan)) {
1245                         ath9k_hw_loadnf(ah, ah->curchan);
1246                         ath9k_hw_start_nfcal(ah, true);
1247                         if (AR_SREV_9271(ah))
1248                                 ar9002_hw_load_ani_reg(ah, chan);
1249                         return 0;
1250                 }
1251         }
1252
1253         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1254         if (saveDefAntenna == 0)
1255                 saveDefAntenna = 1;
1256
1257         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1258
1259         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1260         if (AR_SREV_9100(ah) ||
1261             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1262                 tsf = ath9k_hw_gettsf64(ah);
1263
1264         saveLedState = REG_READ(ah, AR_CFG_LED) &
1265                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1266                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1267
1268         ath9k_hw_mark_phy_inactive(ah);
1269
1270         /* Only required on the first reset */
1271         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1272                 REG_WRITE(ah,
1273                           AR9271_RESET_POWER_DOWN_CONTROL,
1274                           AR9271_RADIO_RF_RST);
1275                 udelay(50);
1276         }
1277
1278         if (!ath9k_hw_chip_reset(ah, chan)) {
1279                 ath_err(common, "Chip reset failed\n");
1280                 return -EINVAL;
1281         }
1282
1283         /* Only required on the first reset */
1284         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1285                 ah->htc_reset_init = false;
1286                 REG_WRITE(ah,
1287                           AR9271_RESET_POWER_DOWN_CONTROL,
1288                           AR9271_GATE_MAC_CTL);
1289                 udelay(50);
1290         }
1291
1292         /* Restore TSF */
1293         if (tsf)
1294                 ath9k_hw_settsf64(ah, tsf);
1295
1296         if (AR_SREV_9280_20_OR_LATER(ah))
1297                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1298
1299         if (!AR_SREV_9300_20_OR_LATER(ah))
1300                 ar9002_hw_enable_async_fifo(ah);
1301
1302         r = ath9k_hw_process_ini(ah, chan);
1303         if (r)
1304                 return r;
1305
1306         /*
1307          * Some AR91xx SoC devices frequently fail to accept TSF writes
1308          * right after the chip reset. When that happens, write a new
1309          * value after the initvals have been applied, with an offset
1310          * based on measured time difference
1311          */
1312         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1313                 tsf += 1500;
1314                 ath9k_hw_settsf64(ah, tsf);
1315         }
1316
1317         /* Setup MFP options for CCMP */
1318         if (AR_SREV_9280_20_OR_LATER(ah)) {
1319                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1320                  * frames when constructing CCMP AAD. */
1321                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1322                               0xc7ff);
1323                 ah->sw_mgmt_crypto = false;
1324         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1325                 /* Disable hardware crypto for management frames */
1326                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1327                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1328                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1329                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1330                 ah->sw_mgmt_crypto = true;
1331         } else
1332                 ah->sw_mgmt_crypto = true;
1333
1334         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1335                 ath9k_hw_set_delta_slope(ah, chan);
1336
1337         ath9k_hw_spur_mitigate_freq(ah, chan);
1338         ah->eep_ops->set_board_values(ah, chan);
1339
1340         ath9k_hw_set_operating_mode(ah, ah->opmode);
1341
1342         ENABLE_REGWRITE_BUFFER(ah);
1343
1344         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1345         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1346                   | macStaId1
1347                   | AR_STA_ID1_RTS_USE_DEF
1348                   | (ah->config.
1349                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1350                   | ah->sta_id1_defaults);
1351         ath_hw_setbssidmask(common);
1352         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1353         ath9k_hw_write_associd(ah);
1354         REG_WRITE(ah, AR_ISR, ~0);
1355         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1356
1357         REGWRITE_BUFFER_FLUSH(ah);
1358
1359         r = ath9k_hw_rf_set_freq(ah, chan);
1360         if (r)
1361                 return r;
1362
1363         ath9k_hw_set_clockrate(ah);
1364
1365         ENABLE_REGWRITE_BUFFER(ah);
1366
1367         for (i = 0; i < AR_NUM_DCU; i++)
1368                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1369
1370         REGWRITE_BUFFER_FLUSH(ah);
1371
1372         ah->intr_txqs = 0;
1373         for (i = 0; i < ah->caps.total_queues; i++)
1374                 ath9k_hw_resettxqueue(ah, i);
1375
1376         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1377         ath9k_hw_ani_cache_ini_regs(ah);
1378         ath9k_hw_init_qos(ah);
1379
1380         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1381                 ath9k_enable_rfkill(ah);
1382
1383         ath9k_hw_init_global_settings(ah);
1384
1385         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1386                 ar9002_hw_update_async_fifo(ah);
1387                 ar9002_hw_enable_wep_aggregation(ah);
1388         }
1389
1390         REG_WRITE(ah, AR_STA_ID1,
1391                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1392
1393         ath9k_hw_set_dma(ah);
1394
1395         REG_WRITE(ah, AR_OBS, 8);
1396
1397         if (ah->config.rx_intr_mitigation) {
1398                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1399                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1400         }
1401
1402         if (ah->config.tx_intr_mitigation) {
1403                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1404                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1405         }
1406
1407         ath9k_hw_init_bb(ah, chan);
1408
1409         if (!ath9k_hw_init_cal(ah, chan))
1410                 return -EIO;
1411
1412         ENABLE_REGWRITE_BUFFER(ah);
1413
1414         ath9k_hw_restore_chainmask(ah);
1415         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1416
1417         REGWRITE_BUFFER_FLUSH(ah);
1418
1419         /*
1420          * For big endian systems turn on swapping for descriptors
1421          */
1422         if (AR_SREV_9100(ah)) {
1423                 u32 mask;
1424                 mask = REG_READ(ah, AR_CFG);
1425                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1426                         ath_dbg(common, ATH_DBG_RESET,
1427                                 "CFG Byte Swap Set 0x%x\n", mask);
1428                 } else {
1429                         mask =
1430                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1431                         REG_WRITE(ah, AR_CFG, mask);
1432                         ath_dbg(common, ATH_DBG_RESET,
1433                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1434                 }
1435         } else {
1436                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1437                         /* Configure AR9271 target WLAN */
1438                         if (AR_SREV_9271(ah))
1439                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1440                         else
1441                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1442                 }
1443 #ifdef __BIG_ENDIAN
1444                 else
1445                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1446 #endif
1447         }
1448
1449         if (ah->btcoex_hw.enabled)
1450                 ath9k_hw_btcoex_enable(ah);
1451
1452         if (AR_SREV_9300_20_OR_LATER(ah))
1453                 ar9003_hw_bb_watchdog_config(ah);
1454
1455         return 0;
1456 }
1457 EXPORT_SYMBOL(ath9k_hw_reset);
1458
1459 /******************************/
1460 /* Power Management (Chipset) */
1461 /******************************/
1462
1463 /*
1464  * Notify Power Mgt is disabled in self-generated frames.
1465  * If requested, force chip to sleep.
1466  */
1467 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1468 {
1469         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1470         if (setChip) {
1471                 /*
1472                  * Clear the RTC force wake bit to allow the
1473                  * mac to go to sleep.
1474                  */
1475                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1476                             AR_RTC_FORCE_WAKE_EN);
1477                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1478                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1479
1480                 /* Shutdown chip. Active low */
1481                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1482                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1483                                     AR_RTC_RESET_EN);
1484         }
1485
1486         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1487         if (AR_SREV_9300_20_OR_LATER(ah))
1488                 REG_WRITE(ah, AR_WA,
1489                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1490 }
1491
1492 /*
1493  * Notify Power Management is enabled in self-generating
1494  * frames. If request, set power mode of chip to
1495  * auto/normal.  Duration in units of 128us (1/8 TU).
1496  */
1497 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1498 {
1499         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1500         if (setChip) {
1501                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1502
1503                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1504                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1505                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1506                                   AR_RTC_FORCE_WAKE_ON_INT);
1507                 } else {
1508                         /*
1509                          * Clear the RTC force wake bit to allow the
1510                          * mac to go to sleep.
1511                          */
1512                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1513                                     AR_RTC_FORCE_WAKE_EN);
1514                 }
1515         }
1516
1517         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1518         if (AR_SREV_9300_20_OR_LATER(ah))
1519                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1520 }
1521
1522 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1523 {
1524         u32 val;
1525         int i;
1526
1527         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1528         if (AR_SREV_9300_20_OR_LATER(ah)) {
1529                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1530                 udelay(10);
1531         }
1532
1533         if (setChip) {
1534                 if ((REG_READ(ah, AR_RTC_STATUS) &
1535                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1536                         if (ath9k_hw_set_reset_reg(ah,
1537                                            ATH9K_RESET_POWER_ON) != true) {
1538                                 return false;
1539                         }
1540                         if (!AR_SREV_9300_20_OR_LATER(ah))
1541                                 ath9k_hw_init_pll(ah, NULL);
1542                 }
1543                 if (AR_SREV_9100(ah))
1544                         REG_SET_BIT(ah, AR_RTC_RESET,
1545                                     AR_RTC_RESET_EN);
1546
1547                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1548                             AR_RTC_FORCE_WAKE_EN);
1549                 udelay(50);
1550
1551                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1552                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1553                         if (val == AR_RTC_STATUS_ON)
1554                                 break;
1555                         udelay(50);
1556                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1557                                     AR_RTC_FORCE_WAKE_EN);
1558                 }
1559                 if (i == 0) {
1560                         ath_err(ath9k_hw_common(ah),
1561                                 "Failed to wakeup in %uus\n",
1562                                 POWER_UP_TIME / 20);
1563                         return false;
1564                 }
1565         }
1566
1567         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1568
1569         return true;
1570 }
1571
1572 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1573 {
1574         struct ath_common *common = ath9k_hw_common(ah);
1575         int status = true, setChip = true;
1576         static const char *modes[] = {
1577                 "AWAKE",
1578                 "FULL-SLEEP",
1579                 "NETWORK SLEEP",
1580                 "UNDEFINED"
1581         };
1582
1583         if (ah->power_mode == mode)
1584                 return status;
1585
1586         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1587                 modes[ah->power_mode], modes[mode]);
1588
1589         switch (mode) {
1590         case ATH9K_PM_AWAKE:
1591                 status = ath9k_hw_set_power_awake(ah, setChip);
1592                 break;
1593         case ATH9K_PM_FULL_SLEEP:
1594                 ath9k_set_power_sleep(ah, setChip);
1595                 ah->chip_fullsleep = true;
1596                 break;
1597         case ATH9K_PM_NETWORK_SLEEP:
1598                 ath9k_set_power_network_sleep(ah, setChip);
1599                 break;
1600         default:
1601                 ath_err(common, "Unknown power mode %u\n", mode);
1602                 return false;
1603         }
1604         ah->power_mode = mode;
1605
1606         return status;
1607 }
1608 EXPORT_SYMBOL(ath9k_hw_setpower);
1609
1610 /*******************/
1611 /* Beacon Handling */
1612 /*******************/
1613
1614 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1615 {
1616         int flags = 0;
1617
1618         ah->beacon_interval = beacon_period;
1619
1620         ENABLE_REGWRITE_BUFFER(ah);
1621
1622         switch (ah->opmode) {
1623         case NL80211_IFTYPE_STATION:
1624                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1625                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1626                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1627                 flags |= AR_TBTT_TIMER_EN;
1628                 break;
1629         case NL80211_IFTYPE_ADHOC:
1630         case NL80211_IFTYPE_MESH_POINT:
1631                 REG_SET_BIT(ah, AR_TXCFG,
1632                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1633                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1634                           TU_TO_USEC(next_beacon +
1635                                      (ah->atim_window ? ah->
1636                                       atim_window : 1)));
1637                 flags |= AR_NDP_TIMER_EN;
1638         case NL80211_IFTYPE_AP:
1639                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1640                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1641                           TU_TO_USEC(next_beacon -
1642                                      ah->config.
1643                                      dma_beacon_response_time));
1644                 REG_WRITE(ah, AR_NEXT_SWBA,
1645                           TU_TO_USEC(next_beacon -
1646                                      ah->config.
1647                                      sw_beacon_response_time));
1648                 flags |=
1649                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1650                 break;
1651         default:
1652                 if (ah->is_monitoring) {
1653                         REG_WRITE(ah, AR_NEXT_TBTT_TIMER,
1654                                         TU_TO_USEC(next_beacon));
1655                         REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1656                         REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1657                         flags |= AR_TBTT_TIMER_EN;
1658                         break;
1659                 }
1660                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1661                         "%s: unsupported opmode: %d\n",
1662                         __func__, ah->opmode);
1663                 return;
1664                 break;
1665         }
1666
1667         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1668         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1669         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1670         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1671
1672         REGWRITE_BUFFER_FLUSH(ah);
1673
1674         beacon_period &= ~ATH9K_BEACON_ENA;
1675         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1676                 ath9k_hw_reset_tsf(ah);
1677         }
1678
1679         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1680 }
1681 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1682
1683 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1684                                     const struct ath9k_beacon_state *bs)
1685 {
1686         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1687         struct ath9k_hw_capabilities *pCap = &ah->caps;
1688         struct ath_common *common = ath9k_hw_common(ah);
1689
1690         ENABLE_REGWRITE_BUFFER(ah);
1691
1692         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1693
1694         REG_WRITE(ah, AR_BEACON_PERIOD,
1695                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1696         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1697                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1698
1699         REGWRITE_BUFFER_FLUSH(ah);
1700
1701         REG_RMW_FIELD(ah, AR_RSSI_THR,
1702                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1703
1704         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1705
1706         if (bs->bs_sleepduration > beaconintval)
1707                 beaconintval = bs->bs_sleepduration;
1708
1709         dtimperiod = bs->bs_dtimperiod;
1710         if (bs->bs_sleepduration > dtimperiod)
1711                 dtimperiod = bs->bs_sleepduration;
1712
1713         if (beaconintval == dtimperiod)
1714                 nextTbtt = bs->bs_nextdtim;
1715         else
1716                 nextTbtt = bs->bs_nexttbtt;
1717
1718         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1719         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1720         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1721         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1722
1723         ENABLE_REGWRITE_BUFFER(ah);
1724
1725         REG_WRITE(ah, AR_NEXT_DTIM,
1726                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1727         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1728
1729         REG_WRITE(ah, AR_SLEEP1,
1730                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1731                   | AR_SLEEP1_ASSUME_DTIM);
1732
1733         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1734                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1735         else
1736                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1737
1738         REG_WRITE(ah, AR_SLEEP2,
1739                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1740
1741         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1742         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1743
1744         REGWRITE_BUFFER_FLUSH(ah);
1745
1746         REG_SET_BIT(ah, AR_TIMER_MODE,
1747                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1748                     AR_DTIM_TIMER_EN);
1749
1750         /* TSF Out of Range Threshold */
1751         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1752 }
1753 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1754
1755 /*******************/
1756 /* HW Capabilities */
1757 /*******************/
1758
1759 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1760 {
1761         struct ath9k_hw_capabilities *pCap = &ah->caps;
1762         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1763         struct ath_common *common = ath9k_hw_common(ah);
1764         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1765
1766         u16 capField = 0, eeval;
1767         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1768
1769         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1770         regulatory->current_rd = eeval;
1771
1772         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1773         if (AR_SREV_9285_12_OR_LATER(ah))
1774                 eeval |= AR9285_RDEXT_DEFAULT;
1775         regulatory->current_rd_ext = eeval;
1776
1777         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1778
1779         if (ah->opmode != NL80211_IFTYPE_AP &&
1780             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1781                 if (regulatory->current_rd == 0x64 ||
1782                     regulatory->current_rd == 0x65)
1783                         regulatory->current_rd += 5;
1784                 else if (regulatory->current_rd == 0x41)
1785                         regulatory->current_rd = 0x43;
1786                 ath_dbg(common, ATH_DBG_REGULATORY,
1787                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1788         }
1789
1790         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1791         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1792                 ath_err(common,
1793                         "no band has been marked as supported in EEPROM\n");
1794                 return -EINVAL;
1795         }
1796
1797         if (eeval & AR5416_OPFLAGS_11A)
1798                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1799
1800         if (eeval & AR5416_OPFLAGS_11G)
1801                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1802
1803         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1804         /*
1805          * For AR9271 we will temporarilly uses the rx chainmax as read from
1806          * the EEPROM.
1807          */
1808         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1809             !(eeval & AR5416_OPFLAGS_11A) &&
1810             !(AR_SREV_9271(ah)))
1811                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1812                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1813         else
1814                 /* Use rx_chainmask from EEPROM. */
1815                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1816
1817         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1818
1819         /* enable key search for every frame in an aggregate */
1820         if (AR_SREV_9300_20_OR_LATER(ah))
1821                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1822
1823         pCap->low_2ghz_chan = 2312;
1824         pCap->high_2ghz_chan = 2732;
1825
1826         pCap->low_5ghz_chan = 4920;
1827         pCap->high_5ghz_chan = 6100;
1828
1829         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1830
1831         if (ah->config.ht_enable)
1832                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1833         else
1834                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1835
1836         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1837                 pCap->total_queues =
1838                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1839         else
1840                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1841
1842         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1843                 pCap->keycache_size =
1844                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1845         else
1846                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1847
1848         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1849                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1850         else
1851                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1852
1853         if (AR_SREV_9271(ah))
1854                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1855         else if (AR_DEVID_7010(ah))
1856                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1857         else if (AR_SREV_9285_12_OR_LATER(ah))
1858                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1859         else if (AR_SREV_9280_20_OR_LATER(ah))
1860                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1861         else
1862                 pCap->num_gpio_pins = AR_NUM_GPIO;
1863
1864         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1865                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1866                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1867         } else {
1868                 pCap->rts_aggr_limit = (8 * 1024);
1869         }
1870
1871         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1872
1873 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1874         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1875         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1876                 ah->rfkill_gpio =
1877                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1878                 ah->rfkill_polarity =
1879                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1880
1881                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1882         }
1883 #endif
1884         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1885                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1886         else
1887                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1888
1889         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1890                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1891         else
1892                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1893
1894         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1895                 pCap->reg_cap =
1896                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1897                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1898                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1899                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1900         } else {
1901                 pCap->reg_cap =
1902                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1903                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1904         }
1905
1906         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1907         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1908             AR_SREV_5416(ah))
1909                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1910
1911         pCap->num_antcfg_5ghz =
1912                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
1913         pCap->num_antcfg_2ghz =
1914                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
1915
1916         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1917                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1918                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1919
1920                 if (AR_SREV_9285(ah)) {
1921                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1922                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1923                 } else {
1924                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1925                 }
1926         } else {
1927                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1928         }
1929
1930         if (AR_SREV_9300_20_OR_LATER(ah)) {
1931                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1932                 if (!AR_SREV_9485(ah))
1933                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1934
1935                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1936                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1937                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1938                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1939                 pCap->txs_len = sizeof(struct ar9003_txs);
1940                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1941                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1942         } else {
1943                 pCap->tx_desc_len = sizeof(struct ath_desc);
1944                 if (AR_SREV_9280_20(ah) &&
1945                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1946                       AR5416_EEP_MINOR_VER_16) ||
1947                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1948                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1949         }
1950
1951         if (AR_SREV_9300_20_OR_LATER(ah))
1952                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1953
1954         if (AR_SREV_9300_20_OR_LATER(ah))
1955                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1956
1957         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1958                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1959
1960         if (AR_SREV_9285(ah))
1961                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1962                         ant_div_ctl1 =
1963                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1964                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1965                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1966                 }
1967         if (AR_SREV_9300_20_OR_LATER(ah)) {
1968                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
1969                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
1970         }
1971
1972
1973
1974         if (AR_SREV_9485_10(ah)) {
1975                 pCap->pcie_lcr_extsync_en = true;
1976                 pCap->pcie_lcr_offset = 0x80;
1977         }
1978
1979         tx_chainmask = pCap->tx_chainmask;
1980         rx_chainmask = pCap->rx_chainmask;
1981         while (tx_chainmask || rx_chainmask) {
1982                 if (tx_chainmask & BIT(0))
1983                         pCap->max_txchains++;
1984                 if (rx_chainmask & BIT(0))
1985                         pCap->max_rxchains++;
1986
1987                 tx_chainmask >>= 1;
1988                 rx_chainmask >>= 1;
1989         }
1990
1991         return 0;
1992 }
1993
1994 /****************************/
1995 /* GPIO / RFKILL / Antennae */
1996 /****************************/
1997
1998 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1999                                          u32 gpio, u32 type)
2000 {
2001         int addr;
2002         u32 gpio_shift, tmp;
2003
2004         if (gpio > 11)
2005                 addr = AR_GPIO_OUTPUT_MUX3;
2006         else if (gpio > 5)
2007                 addr = AR_GPIO_OUTPUT_MUX2;
2008         else
2009                 addr = AR_GPIO_OUTPUT_MUX1;
2010
2011         gpio_shift = (gpio % 6) * 5;
2012
2013         if (AR_SREV_9280_20_OR_LATER(ah)
2014             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2015                 REG_RMW(ah, addr, (type << gpio_shift),
2016                         (0x1f << gpio_shift));
2017         } else {
2018                 tmp = REG_READ(ah, addr);
2019                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2020                 tmp &= ~(0x1f << gpio_shift);
2021                 tmp |= (type << gpio_shift);
2022                 REG_WRITE(ah, addr, tmp);
2023         }
2024 }
2025
2026 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2027 {
2028         u32 gpio_shift;
2029
2030         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2031
2032         if (AR_DEVID_7010(ah)) {
2033                 gpio_shift = gpio;
2034                 REG_RMW(ah, AR7010_GPIO_OE,
2035                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2036                         (AR7010_GPIO_OE_MASK << gpio_shift));
2037                 return;
2038         }
2039
2040         gpio_shift = gpio << 1;
2041         REG_RMW(ah,
2042                 AR_GPIO_OE_OUT,
2043                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2044                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2045 }
2046 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2047
2048 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2049 {
2050 #define MS_REG_READ(x, y) \
2051         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2052
2053         if (gpio >= ah->caps.num_gpio_pins)
2054                 return 0xffffffff;
2055
2056         if (AR_DEVID_7010(ah)) {
2057                 u32 val;
2058                 val = REG_READ(ah, AR7010_GPIO_IN);
2059                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2060         } else if (AR_SREV_9300_20_OR_LATER(ah))
2061                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2062                         AR_GPIO_BIT(gpio)) != 0;
2063         else if (AR_SREV_9271(ah))
2064                 return MS_REG_READ(AR9271, gpio) != 0;
2065         else if (AR_SREV_9287_11_OR_LATER(ah))
2066                 return MS_REG_READ(AR9287, gpio) != 0;
2067         else if (AR_SREV_9285_12_OR_LATER(ah))
2068                 return MS_REG_READ(AR9285, gpio) != 0;
2069         else if (AR_SREV_9280_20_OR_LATER(ah))
2070                 return MS_REG_READ(AR928X, gpio) != 0;
2071         else
2072                 return MS_REG_READ(AR, gpio) != 0;
2073 }
2074 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2075
2076 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2077                          u32 ah_signal_type)
2078 {
2079         u32 gpio_shift;
2080
2081         if (AR_DEVID_7010(ah)) {
2082                 gpio_shift = gpio;
2083                 REG_RMW(ah, AR7010_GPIO_OE,
2084                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2085                         (AR7010_GPIO_OE_MASK << gpio_shift));
2086                 return;
2087         }
2088
2089         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2090         gpio_shift = 2 * gpio;
2091         REG_RMW(ah,
2092                 AR_GPIO_OE_OUT,
2093                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2094                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2095 }
2096 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2097
2098 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2099 {
2100         if (AR_DEVID_7010(ah)) {
2101                 val = val ? 0 : 1;
2102                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2103                         AR_GPIO_BIT(gpio));
2104                 return;
2105         }
2106
2107         if (AR_SREV_9271(ah))
2108                 val = ~val;
2109
2110         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2111                 AR_GPIO_BIT(gpio));
2112 }
2113 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2114
2115 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2116 {
2117         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2118 }
2119 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2120
2121 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2122 {
2123         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2124 }
2125 EXPORT_SYMBOL(ath9k_hw_setantenna);
2126
2127 /*********************/
2128 /* General Operation */
2129 /*********************/
2130
2131 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2132 {
2133         u32 bits = REG_READ(ah, AR_RX_FILTER);
2134         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2135
2136         if (phybits & AR_PHY_ERR_RADAR)
2137                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2138         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2139                 bits |= ATH9K_RX_FILTER_PHYERR;
2140
2141         return bits;
2142 }
2143 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2144
2145 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2146 {
2147         u32 phybits;
2148
2149         ENABLE_REGWRITE_BUFFER(ah);
2150
2151         REG_WRITE(ah, AR_RX_FILTER, bits);
2152
2153         phybits = 0;
2154         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2155                 phybits |= AR_PHY_ERR_RADAR;
2156         if (bits & ATH9K_RX_FILTER_PHYERR)
2157                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2158         REG_WRITE(ah, AR_PHY_ERR, phybits);
2159
2160         if (phybits)
2161                 REG_WRITE(ah, AR_RXCFG,
2162                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2163         else
2164                 REG_WRITE(ah, AR_RXCFG,
2165                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2166
2167         REGWRITE_BUFFER_FLUSH(ah);
2168 }
2169 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2170
2171 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2172 {
2173         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2174                 return false;
2175
2176         ath9k_hw_init_pll(ah, NULL);
2177         return true;
2178 }
2179 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2180
2181 bool ath9k_hw_disable(struct ath_hw *ah)
2182 {
2183         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2184                 return false;
2185
2186         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2187                 return false;
2188
2189         ath9k_hw_init_pll(ah, NULL);
2190         return true;
2191 }
2192 EXPORT_SYMBOL(ath9k_hw_disable);
2193
2194 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2195 {
2196         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2197         struct ath9k_channel *chan = ah->curchan;
2198         struct ieee80211_channel *channel = chan->chan;
2199
2200         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2201
2202         ah->eep_ops->set_txpower(ah, chan,
2203                                  ath9k_regd_get_ctl(regulatory, chan),
2204                                  channel->max_antenna_gain * 2,
2205                                  channel->max_power * 2,
2206                                  min((u32) MAX_RATE_POWER,
2207                                  (u32) regulatory->power_limit), test);
2208 }
2209 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2210
2211 void ath9k_hw_setopmode(struct ath_hw *ah)
2212 {
2213         ath9k_hw_set_operating_mode(ah, ah->opmode);
2214 }
2215 EXPORT_SYMBOL(ath9k_hw_setopmode);
2216
2217 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2218 {
2219         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2220         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2221 }
2222 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2223
2224 void ath9k_hw_write_associd(struct ath_hw *ah)
2225 {
2226         struct ath_common *common = ath9k_hw_common(ah);
2227
2228         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2229         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2230                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2231 }
2232 EXPORT_SYMBOL(ath9k_hw_write_associd);
2233
2234 #define ATH9K_MAX_TSF_READ 10
2235
2236 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2237 {
2238         u32 tsf_lower, tsf_upper1, tsf_upper2;
2239         int i;
2240
2241         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2242         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2243                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2244                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2245                 if (tsf_upper2 == tsf_upper1)
2246                         break;
2247                 tsf_upper1 = tsf_upper2;
2248         }
2249
2250         WARN_ON( i == ATH9K_MAX_TSF_READ );
2251
2252         return (((u64)tsf_upper1 << 32) | tsf_lower);
2253 }
2254 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2255
2256 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2257 {
2258         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2259         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2260 }
2261 EXPORT_SYMBOL(ath9k_hw_settsf64);
2262
2263 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2264 {
2265         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2266                            AH_TSF_WRITE_TIMEOUT))
2267                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2268                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2269
2270         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2271 }
2272 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2273
2274 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2275 {
2276         if (setting)
2277                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2278         else
2279                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2280 }
2281 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2282
2283 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2284 {
2285         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2286         u32 macmode;
2287
2288         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2289                 macmode = AR_2040_JOINED_RX_CLEAR;
2290         else
2291                 macmode = 0;
2292
2293         REG_WRITE(ah, AR_2040_MODE, macmode);
2294 }
2295
2296 /* HW Generic timers configuration */
2297
2298 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2299 {
2300         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2301         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2302         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2303         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2304         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2305         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2306         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2307         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2308         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2309         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2310                                 AR_NDP2_TIMER_MODE, 0x0002},
2311         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2312                                 AR_NDP2_TIMER_MODE, 0x0004},
2313         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2314                                 AR_NDP2_TIMER_MODE, 0x0008},
2315         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2316                                 AR_NDP2_TIMER_MODE, 0x0010},
2317         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2318                                 AR_NDP2_TIMER_MODE, 0x0020},
2319         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2320                                 AR_NDP2_TIMER_MODE, 0x0040},
2321         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2322                                 AR_NDP2_TIMER_MODE, 0x0080}
2323 };
2324
2325 /* HW generic timer primitives */
2326
2327 /* compute and clear index of rightmost 1 */
2328 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2329 {
2330         u32 b;
2331
2332         b = *mask;
2333         b &= (0-b);
2334         *mask &= ~b;
2335         b *= debruijn32;
2336         b >>= 27;
2337
2338         return timer_table->gen_timer_index[b];
2339 }
2340
2341 static u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2342 {
2343         return REG_READ(ah, AR_TSF_L32);
2344 }
2345
2346 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2347                                           void (*trigger)(void *),
2348                                           void (*overflow)(void *),
2349                                           void *arg,
2350                                           u8 timer_index)
2351 {
2352         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2353         struct ath_gen_timer *timer;
2354
2355         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2356
2357         if (timer == NULL) {
2358                 ath_err(ath9k_hw_common(ah),
2359                         "Failed to allocate memory for hw timer[%d]\n",
2360                         timer_index);
2361                 return NULL;
2362         }
2363
2364         /* allocate a hardware generic timer slot */
2365         timer_table->timers[timer_index] = timer;
2366         timer->index = timer_index;
2367         timer->trigger = trigger;
2368         timer->overflow = overflow;
2369         timer->arg = arg;
2370
2371         return timer;
2372 }
2373 EXPORT_SYMBOL(ath_gen_timer_alloc);
2374
2375 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2376                               struct ath_gen_timer *timer,
2377                               u32 timer_next,
2378                               u32 timer_period)
2379 {
2380         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2381         u32 tsf;
2382
2383         BUG_ON(!timer_period);
2384
2385         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2386
2387         tsf = ath9k_hw_gettsf32(ah);
2388
2389         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2390                 "current tsf %x period %x timer_next %x\n",
2391                 tsf, timer_period, timer_next);
2392
2393         /*
2394          * Pull timer_next forward if the current TSF already passed it
2395          * because of software latency
2396          */
2397         if (timer_next < tsf)
2398                 timer_next = tsf + timer_period;
2399
2400         /*
2401          * Program generic timer registers
2402          */
2403         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2404                  timer_next);
2405         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2406                   timer_period);
2407         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2408                     gen_tmr_configuration[timer->index].mode_mask);
2409
2410         /* Enable both trigger and thresh interrupt masks */
2411         REG_SET_BIT(ah, AR_IMR_S5,
2412                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2413                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2414 }
2415 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2416
2417 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2418 {
2419         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2420
2421         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2422                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2423                 return;
2424         }
2425
2426         /* Clear generic timer enable bits. */
2427         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2428                         gen_tmr_configuration[timer->index].mode_mask);
2429
2430         /* Disable both trigger and thresh interrupt masks */
2431         REG_CLR_BIT(ah, AR_IMR_S5,
2432                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2433                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2434
2435         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2436 }
2437 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2438
2439 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2440 {
2441         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2442
2443         /* free the hardware generic timer slot */
2444         timer_table->timers[timer->index] = NULL;
2445         kfree(timer);
2446 }
2447 EXPORT_SYMBOL(ath_gen_timer_free);
2448
2449 /*
2450  * Generic Timer Interrupts handling
2451  */
2452 void ath_gen_timer_isr(struct ath_hw *ah)
2453 {
2454         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2455         struct ath_gen_timer *timer;
2456         struct ath_common *common = ath9k_hw_common(ah);
2457         u32 trigger_mask, thresh_mask, index;
2458
2459         /* get hardware generic timer interrupt status */
2460         trigger_mask = ah->intr_gen_timer_trigger;
2461         thresh_mask = ah->intr_gen_timer_thresh;
2462         trigger_mask &= timer_table->timer_mask.val;
2463         thresh_mask &= timer_table->timer_mask.val;
2464
2465         trigger_mask &= ~thresh_mask;
2466
2467         while (thresh_mask) {
2468                 index = rightmost_index(timer_table, &thresh_mask);
2469                 timer = timer_table->timers[index];
2470                 BUG_ON(!timer);
2471                 ath_dbg(common, ATH_DBG_HWTIMER,
2472                         "TSF overflow for Gen timer %d\n", index);
2473                 timer->overflow(timer->arg);
2474         }
2475
2476         while (trigger_mask) {
2477                 index = rightmost_index(timer_table, &trigger_mask);
2478                 timer = timer_table->timers[index];
2479                 BUG_ON(!timer);
2480                 ath_dbg(common, ATH_DBG_HWTIMER,
2481                         "Gen timer[%d] trigger\n", index);
2482                 timer->trigger(timer->arg);
2483         }
2484 }
2485 EXPORT_SYMBOL(ath_gen_timer_isr);
2486
2487 /********/
2488 /* HTC  */
2489 /********/
2490
2491 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2492 {
2493         ah->htc_reset_init = true;
2494 }
2495 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2496
2497 static struct {
2498         u32 version;
2499         const char * name;
2500 } ath_mac_bb_names[] = {
2501         /* Devices with external radios */
2502         { AR_SREV_VERSION_5416_PCI,     "5416" },
2503         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2504         { AR_SREV_VERSION_9100,         "9100" },
2505         { AR_SREV_VERSION_9160,         "9160" },
2506         /* Single-chip solutions */
2507         { AR_SREV_VERSION_9280,         "9280" },
2508         { AR_SREV_VERSION_9285,         "9285" },
2509         { AR_SREV_VERSION_9287,         "9287" },
2510         { AR_SREV_VERSION_9271,         "9271" },
2511         { AR_SREV_VERSION_9300,         "9300" },
2512 };
2513
2514 /* For devices with external radios */
2515 static struct {
2516         u16 version;
2517         const char * name;
2518 } ath_rf_names[] = {
2519         { 0,                            "5133" },
2520         { AR_RAD5133_SREV_MAJOR,        "5133" },
2521         { AR_RAD5122_SREV_MAJOR,        "5122" },
2522         { AR_RAD2133_SREV_MAJOR,        "2133" },
2523         { AR_RAD2122_SREV_MAJOR,        "2122" }
2524 };
2525
2526 /*
2527  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2528  */
2529 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2530 {
2531         int i;
2532
2533         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2534                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2535                         return ath_mac_bb_names[i].name;
2536                 }
2537         }
2538
2539         return "????";
2540 }
2541
2542 /*
2543  * Return the RF name. "????" is returned if the RF is unknown.
2544  * Used for devices with external radios.
2545  */
2546 static const char *ath9k_hw_rf_name(u16 rf_version)
2547 {
2548         int i;
2549
2550         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2551                 if (ath_rf_names[i].version == rf_version) {
2552                         return ath_rf_names[i].name;
2553                 }
2554         }
2555
2556         return "????";
2557 }
2558
2559 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2560 {
2561         int used;
2562
2563         /* chipsets >= AR9280 are single-chip */
2564         if (AR_SREV_9280_20_OR_LATER(ah)) {
2565                 used = snprintf(hw_name, len,
2566                                "Atheros AR%s Rev:%x",
2567                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2568                                ah->hw_version.macRev);
2569         }
2570         else {
2571                 used = snprintf(hw_name, len,
2572                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2573                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2574                                ah->hw_version.macRev,
2575                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2576                                                 AR_RADIO_SREV_MAJOR)),
2577                                ah->hw_version.phyRev);
2578         }
2579
2580         hw_name[used] = '\0';
2581 }
2582 EXPORT_SYMBOL(ath9k_hw_name);