drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27 #include "ar9003_phy.h"
  28 #include "debug.h"
  29 #include "ath9k.h"
  30
  31 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  32
  33 MODULE_AUTHOR("Atheros Communications");
  34 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  35 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  36 MODULE_LICENSE("Dual BSD/GPL");
  37
  38 static int __init ath9k_init(void)
  39 {
  40         return 0;
  41 }
  42 module_init(ath9k_init);
  43
  44 static void __exit ath9k_exit(void)
  45 {
  46         return;
  47 }
  48 module_exit(ath9k_exit);
  49
  50 /* Private hardware callbacks */
  51
  52 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 #ifdef CONFIG_ATH9K_DEBUGFS
  85
  86 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause)
  87 {
  88         struct ath_softc *sc = common->priv;
  89         if (sync_cause)
  90                 sc->debug.stats.istats.sync_cause_all++;
  91         if (sync_cause & AR_INTR_SYNC_RTC_IRQ)
  92                 sc->debug.stats.istats.sync_rtc_irq++;
  93         if (sync_cause & AR_INTR_SYNC_MAC_IRQ)
  94                 sc->debug.stats.istats.sync_mac_irq++;
  95         if (sync_cause & AR_INTR_SYNC_EEPROM_ILLEGAL_ACCESS)
  96                 sc->debug.stats.istats.eeprom_illegal_access++;
  97         if (sync_cause & AR_INTR_SYNC_APB_TIMEOUT)
  98                 sc->debug.stats.istats.apb_timeout++;
  99         if (sync_cause & AR_INTR_SYNC_PCI_MODE_CONFLICT)
 100                 sc->debug.stats.istats.pci_mode_conflict++;
 101         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL)
 102                 sc->debug.stats.istats.host1_fatal++;
 103         if (sync_cause & AR_INTR_SYNC_HOST1_PERR)
 104                 sc->debug.stats.istats.host1_perr++;
 105         if (sync_cause & AR_INTR_SYNC_TRCV_FIFO_PERR)
 106                 sc->debug.stats.istats.trcv_fifo_perr++;
 107         if (sync_cause & AR_INTR_SYNC_RADM_CPL_EP)
 108                 sc->debug.stats.istats.radm_cpl_ep++;
 109         if (sync_cause & AR_INTR_SYNC_RADM_CPL_DLLP_ABORT)
 110                 sc->debug.stats.istats.radm_cpl_dllp_abort++;
 111         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TLP_ABORT)
 112                 sc->debug.stats.istats.radm_cpl_tlp_abort++;
 113         if (sync_cause & AR_INTR_SYNC_RADM_CPL_ECRC_ERR)
 114                 sc->debug.stats.istats.radm_cpl_ecrc_err++;
 115         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT)
 116                 sc->debug.stats.istats.radm_cpl_timeout++;
 117         if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 118                 sc->debug.stats.istats.local_timeout++;
 119         if (sync_cause & AR_INTR_SYNC_PM_ACCESS)
 120                 sc->debug.stats.istats.pm_access++;
 121         if (sync_cause & AR_INTR_SYNC_MAC_AWAKE)
 122                 sc->debug.stats.istats.mac_awake++;
 123         if (sync_cause & AR_INTR_SYNC_MAC_ASLEEP)
 124                 sc->debug.stats.istats.mac_asleep++;
 125         if (sync_cause & AR_INTR_SYNC_MAC_SLEEP_ACCESS)
 126                 sc->debug.stats.istats.mac_sleep_access++;
 127 }
 128 #endif
 129
 130
 131 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
 132 {
 133         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 134         struct ath_common *common = ath9k_hw_common(ah);
 135         unsigned int clockrate;
 136
 137         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
 138         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
 139                 clockrate = 117;
 140         else if (!ah->curchan) /* should really check for CCK instead */
 141                 clockrate = ATH9K_CLOCK_RATE_CCK;
 142         else if (conf->chandef.chan->band == IEEE80211_BAND_2GHZ)
 143                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 144         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 145                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 146         else
 147                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 148
 149         if (conf_is_ht40(conf))
 150                 clockrate *= 2;
 151
 152         if (ah->curchan) {
 153                 if (IS_CHAN_HALF_RATE(ah->curchan))
 154                         clockrate /= 2;
 155                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 156                         clockrate /= 4;
 157         }
 158
 159         common->clockrate = clockrate;
 160 }
 161
 162 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 163 {
 164         struct ath_common *common = ath9k_hw_common(ah);
 165
 166         return usecs * common->clockrate;
 167 }
 168
 169 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 170 {
 171         int i;
 172
 173         BUG_ON(timeout < AH_TIME_QUANTUM);
 174
 175         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 176                 if ((REG_READ(ah, reg) & mask) == val)
 177                         return true;
 178
 179                 udelay(AH_TIME_QUANTUM);
 180         }
 181
 182         ath_dbg(ath9k_hw_common(ah), ANY,
 183                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 184                 timeout, reg, REG_READ(ah, reg), mask, val);
 185
 186         return false;
 187 }
 188 EXPORT_SYMBOL(ath9k_hw_wait);
 189
 190 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 191                           int hw_delay)
 192 {
 193         if (IS_CHAN_B(chan))
 194                 hw_delay = (4 * hw_delay) / 22;
 195         else
 196                 hw_delay /= 10;
 197
 198         if (IS_CHAN_HALF_RATE(chan))
 199                 hw_delay *= 2;
 200         else if (IS_CHAN_QUARTER_RATE(chan))
 201                 hw_delay *= 4;
 202
 203         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 204 }
 205
 206 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 207                           int column, unsigned int *writecnt)
 208 {
 209         int r;
 210
 211         ENABLE_REGWRITE_BUFFER(ah);
 212         for (r = 0; r < array->ia_rows; r++) {
 213                 REG_WRITE(ah, INI_RA(array, r, 0),
 214                           INI_RA(array, r, column));
 215                 DO_DELAY(*writecnt);
 216         }
 217         REGWRITE_BUFFER_FLUSH(ah);
 218 }
 219
 220 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 221 {
 222         u32 retval;
 223         int i;
 224
 225         for (i = 0, retval = 0; i < n; i++) {
 226                 retval = (retval << 1) | (val & 1);
 227                 val >>= 1;
 228         }
 229         return retval;
 230 }
 231
 232 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 233                            u8 phy, int kbps,
 234                            u32 frameLen, u16 rateix,
 235                            bool shortPreamble)
 236 {
 237         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 238
 239         if (kbps == 0)
 240                 return 0;
 241
 242         switch (phy) {
 243         case WLAN_RC_PHY_CCK:
 244                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 245                 if (shortPreamble)
 246                         phyTime >>= 1;
 247                 numBits = frameLen << 3;
 248                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 249                 break;
 250         case WLAN_RC_PHY_OFDM:
 251                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 252                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 253                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 254                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 255                         txTime = OFDM_SIFS_TIME_QUARTER
 256                                 + OFDM_PREAMBLE_TIME_QUARTER
 257                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 258                 } else if (ah->curchan &&
 259                            IS_CHAN_HALF_RATE(ah->curchan)) {
 260                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 261                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 262                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 263                         txTime = OFDM_SIFS_TIME_HALF +
 264                                 OFDM_PREAMBLE_TIME_HALF
 265                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 266                 } else {
 267                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 268                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 269                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 270                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 271                                 + (numSymbols * OFDM_SYMBOL_TIME);
 272                 }
 273                 break;
 274         default:
 275                 ath_err(ath9k_hw_common(ah),
 276                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 277                 txTime = 0;
 278                 break;
 279         }
 280
 281         return txTime;
 282 }
 283 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 284
 285 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 286                                   struct ath9k_channel *chan,
 287                                   struct chan_centers *centers)
 288 {
 289         int8_t extoff;
 290
 291         if (!IS_CHAN_HT40(chan)) {
 292                 centers->ctl_center = centers->ext_center =
 293                         centers->synth_center = chan->channel;
 294                 return;
 295         }
 296
 297         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 298             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 299                 centers->synth_center =
 300                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 301                 extoff = 1;
 302         } else {
 303                 centers->synth_center =
 304                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 305                 extoff = -1;
 306         }
 307
 308         centers->ctl_center =
 309                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 310         /* 25 MHz spacing is supported by hw but not on upper layers */
 311         centers->ext_center =
 312                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 313 }
 314
 315 /******************/
 316 /* Chip Revisions */
 317 /******************/
 318
 319 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 320 {
 321         u32 val;
 322
 323         switch (ah->hw_version.devid) {
 324         case AR5416_AR9100_DEVID:
 325                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 326                 break;
 327         case AR9300_DEVID_AR9330:
 328                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 329                 if (ah->get_mac_revision) {
 330                         ah->hw_version.macRev = ah->get_mac_revision();
 331                 } else {
 332                         val = REG_READ(ah, AR_SREV);
 333                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 334                 }
 335                 return;
 336         case AR9300_DEVID_AR9340:
 337                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 338                 val = REG_READ(ah, AR_SREV);
 339                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 340                 return;
 341         case AR9300_DEVID_QCA955X:
 342                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 343                 return;
 344         }
 345
 346         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 347
 348         if (val == 0xFF) {
 349                 val = REG_READ(ah, AR_SREV);
 350                 ah->hw_version.macVersion =
 351                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 352                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 353
 354                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 355                         ah->is_pciexpress = true;
 356                 else
 357                         ah->is_pciexpress = (val &
 358                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 359         } else {
 360                 if (!AR_SREV_9100(ah))
 361                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 362
 363                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 364
 365                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 366                         ah->is_pciexpress = true;
 367         }
 368 }
 369
 370 /************************************/
 371 /* HW Attach, Detach, Init Routines */
 372 /************************************/
 373
 374 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 375 {
 376         if (!AR_SREV_5416(ah))
 377                 return;
 378
 379         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 380         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 381         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 382         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 383         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 384         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 385         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 386         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 387         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 388
 389         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 390 }
 391
 392 /* This should work for all families including legacy */
 393 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 394 {
 395         struct ath_common *common = ath9k_hw_common(ah);
 396         u32 regAddr[2] = { AR_STA_ID0 };
 397         u32 regHold[2];
 398         static const u32 patternData[4] = {
 399                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 400         };
 401         int i, j, loop_max;
 402
 403         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 404                 loop_max = 2;
 405                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 406         } else
 407                 loop_max = 1;
 408
 409         for (i = 0; i < loop_max; i++) {
 410                 u32 addr = regAddr[i];
 411                 u32 wrData, rdData;
 412
 413                 regHold[i] = REG_READ(ah, addr);
 414                 for (j = 0; j < 0x100; j++) {
 415                         wrData = (j << 16) | j;
 416                         REG_WRITE(ah, addr, wrData);
 417                         rdData = REG_READ(ah, addr);
 418                         if (rdData != wrData) {
 419                                 ath_err(common,
 420                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 421                                         addr, wrData, rdData);
 422                                 return false;
 423                         }
 424                 }
 425                 for (j = 0; j < 4; j++) {
 426                         wrData = patternData[j];
 427                         REG_WRITE(ah, addr, wrData);
 428                         rdData = REG_READ(ah, addr);
 429                         if (wrData != rdData) {
 430                                 ath_err(common,
 431                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 432                                         addr, wrData, rdData);
 433                                 return false;
 434                         }
 435                 }
 436                 REG_WRITE(ah, regAddr[i], regHold[i]);
 437         }
 438         udelay(100);
 439
 440         return true;
 441 }
 442
 443 static void ath9k_hw_init_config(struct ath_hw *ah)
 444 {
 445         int i;
 446
 447         ah->config.dma_beacon_response_time = 1;
 448         ah->config.sw_beacon_response_time = 6;
 449         ah->config.additional_swba_backoff = 0;
 450         ah->config.ack_6mb = 0x0;
 451         ah->config.cwm_ignore_extcca = 0;
 452         ah->config.pcie_clock_req = 0;
 453         ah->config.pcie_waen = 0;
 454         ah->config.analog_shiftreg = 1;
 455
 456         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 457                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 458                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 459         }
 460
 461         ah->config.rx_intr_mitigation = true;
 462         ah->config.pcieSerDesWrite = true;
 463
 464         /*
 465          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 466          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 467          * This means we use it for all AR5416 devices, and the few
 468          * minor PCI AR9280 devices out there.
 469          *
 470          * Serialization is required because these devices do not handle
 471          * well the case of two concurrent reads/writes due to the latency
 472          * involved. During one read/write another read/write can be issued
 473          * on another CPU while the previous read/write may still be working
 474          * on our hardware, if we hit this case the hardware poops in a loop.
 475          * We prevent this by serializing reads and writes.
 476          *
 477          * This issue is not present on PCI-Express devices or pre-AR5416
 478          * devices (legacy, 802.11abg).
 479          */
 480         if (num_possible_cpus() > 1)
 481                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 482 }
 483
 484 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 485 {
 486         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 487
 488         regulatory->country_code = CTRY_DEFAULT;
 489         regulatory->power_limit = MAX_RATE_POWER;
 490
 491         ah->hw_version.magic = AR5416_MAGIC;
 492         ah->hw_version.subvendorid = 0;
 493
 494         ah->atim_window = 0;
 495         ah->sta_id1_defaults =
 496                 AR_STA_ID1_CRPT_MIC_ENABLE |
 497                 AR_STA_ID1_MCAST_KSRCH;
 498         if (AR_SREV_9100(ah))
 499                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 500         ah->slottime = ATH9K_SLOT_TIME_9;
 501         ah->globaltxtimeout = (u32) -1;
 502         ah->power_mode = ATH9K_PM_UNDEFINED;
 503         ah->htc_reset_init = true;
 504 }
 505
 506 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 507 {
 508         struct ath_common *common = ath9k_hw_common(ah);
 509         u32 sum;
 510         int i;
 511         u16 eeval;
 512         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 513
 514         sum = 0;
 515         for (i = 0; i < 3; i++) {
 516                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 517                 sum += eeval;
 518                 common->macaddr[2 * i] = eeval >> 8;
 519                 common->macaddr[2 * i + 1] = eeval & 0xff;
 520         }
 521         if (sum == 0 || sum == 0xffff * 3)
 522                 return -EADDRNOTAVAIL;
 523
 524         return 0;
 525 }
 526
 527 static int ath9k_hw_post_init(struct ath_hw *ah)
 528 {
 529         struct ath_common *common = ath9k_hw_common(ah);
 530         int ecode;
 531
 532         if (common->bus_ops->ath_bus_type != ATH_USB) {
 533                 if (!ath9k_hw_chip_test(ah))
 534                         return -ENODEV;
 535         }
 536
 537         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 538                 ecode = ar9002_hw_rf_claim(ah);
 539                 if (ecode != 0)
 540                         return ecode;
 541         }
 542
 543         ecode = ath9k_hw_eeprom_init(ah);
 544         if (ecode != 0)
 545                 return ecode;
 546
 547         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 548                 ah->eep_ops->get_eeprom_ver(ah),
 549                 ah->eep_ops->get_eeprom_rev(ah));
 550
 551         ath9k_hw_ani_init(ah);
 552
 553         return 0;
 554 }
 555
 556 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 557 {
 558         if (!AR_SREV_9300_20_OR_LATER(ah))
 559                 return ar9002_hw_attach_ops(ah);
 560
 561         ar9003_hw_attach_ops(ah);
 562         return 0;
 563 }
 564
 565 /* Called for all hardware families */
 566 static int __ath9k_hw_init(struct ath_hw *ah)
 567 {
 568         struct ath_common *common = ath9k_hw_common(ah);
 569         int r = 0;
 570
 571         ath9k_hw_read_revisions(ah);
 572
 573         /*
 574          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 575          * We need to do this to avoid RMW of this register. We cannot
 576          * read the reg when chip is asleep.
 577          */
 578         ah->WARegVal = REG_READ(ah, AR_WA);
 579         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 580                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 581
 582         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 583                 ath_err(common, "Couldn't reset chip\n");
 584                 return -EIO;
 585         }
 586
 587         if (AR_SREV_9462(ah))
 588                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 589
 590         if (AR_SREV_9565(ah)) {
 591                 ah->WARegVal |= AR_WA_BIT22;
 592                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 593         }
 594
 595         ath9k_hw_init_defaults(ah);
 596         ath9k_hw_init_config(ah);
 597
 598         r = ath9k_hw_attach_ops(ah);
 599         if (r)
 600                 return r;
 601
 602         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 603                 ath_err(common, "Couldn't wakeup chip\n");
 604                 return -EIO;
 605         }
 606
 607         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 608                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 609                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 610                      !ah->is_pciexpress)) {
 611                         ah->config.serialize_regmode =
 612                                 SER_REG_MODE_ON;
 613                 } else {
 614                         ah->config.serialize_regmode =
 615                                 SER_REG_MODE_OFF;
 616                 }
 617         }
 618
 619         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 620                 ah->config.serialize_regmode);
 621
 622         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 623                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 624         else
 625                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 626
 627         switch (ah->hw_version.macVersion) {
 628         case AR_SREV_VERSION_5416_PCI:
 629         case AR_SREV_VERSION_5416_PCIE:
 630         case AR_SREV_VERSION_9160:
 631         case AR_SREV_VERSION_9100:
 632         case AR_SREV_VERSION_9280:
 633         case AR_SREV_VERSION_9285:
 634         case AR_SREV_VERSION_9287:
 635         case AR_SREV_VERSION_9271:
 636         case AR_SREV_VERSION_9300:
 637         case AR_SREV_VERSION_9330:
 638         case AR_SREV_VERSION_9485:
 639         case AR_SREV_VERSION_9340:
 640         case AR_SREV_VERSION_9462:
 641         case AR_SREV_VERSION_9550:
 642         case AR_SREV_VERSION_9565:
 643                 break;
 644         default:
 645                 ath_err(common,
 646                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 647                         ah->hw_version.macVersion, ah->hw_version.macRev);
 648                 return -EOPNOTSUPP;
 649         }
 650
 651         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 652             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 653                 ah->is_pciexpress = false;
 654
 655         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 656         ath9k_hw_init_cal_settings(ah);
 657
 658         ah->ani_function = ATH9K_ANI_ALL;
 659         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 660                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 661         if (!AR_SREV_9300_20_OR_LATER(ah))
 662                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 663
 664         if (!ah->is_pciexpress)
 665                 ath9k_hw_disablepcie(ah);
 666
 667         r = ath9k_hw_post_init(ah);
 668         if (r)
 669                 return r;
 670
 671         ath9k_hw_init_mode_gain_regs(ah);
 672         r = ath9k_hw_fill_cap_info(ah);
 673         if (r)
 674                 return r;
 675
 676         r = ath9k_hw_init_macaddr(ah);
 677         if (r) {
 678                 ath_err(common, "Failed to initialize MAC address\n");
 679                 return r;
 680         }
 681
 682         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 683                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 684         else
 685                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 686
 687         if (AR_SREV_9330(ah))
 688                 ah->bb_watchdog_timeout_ms = 85;
 689         else
 690                 ah->bb_watchdog_timeout_ms = 25;
 691
 692         common->state = ATH_HW_INITIALIZED;
 693
 694         return 0;
 695 }
 696
 697 int ath9k_hw_init(struct ath_hw *ah)
 698 {
 699         int ret;
 700         struct ath_common *common = ath9k_hw_common(ah);
 701
 702         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 703         switch (ah->hw_version.devid) {
 704         case AR5416_DEVID_PCI:
 705         case AR5416_DEVID_PCIE:
 706         case AR5416_AR9100_DEVID:
 707         case AR9160_DEVID_PCI:
 708         case AR9280_DEVID_PCI:
 709         case AR9280_DEVID_PCIE:
 710         case AR9285_DEVID_PCIE:
 711         case AR9287_DEVID_PCI:
 712         case AR9287_DEVID_PCIE:
 713         case AR2427_DEVID_PCIE:
 714         case AR9300_DEVID_PCIE:
 715         case AR9300_DEVID_AR9485_PCIE:
 716         case AR9300_DEVID_AR9330:
 717         case AR9300_DEVID_AR9340:
 718         case AR9300_DEVID_QCA955X:
 719         case AR9300_DEVID_AR9580:
 720         case AR9300_DEVID_AR9462:
 721         case AR9485_DEVID_AR1111:
 722         case AR9300_DEVID_AR9565:
 723                 break;
 724         default:
 725                 if (common->bus_ops->ath_bus_type == ATH_USB)
 726                         break;
 727                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 728                         ah->hw_version.devid);
 729                 return -EOPNOTSUPP;
 730         }
 731
 732         ret = __ath9k_hw_init(ah);
 733         if (ret) {
 734                 ath_err(common,
 735                         "Unable to initialize hardware; initialization status: %d\n",
 736                         ret);
 737                 return ret;
 738         }
 739
 740         return 0;
 741 }
 742 EXPORT_SYMBOL(ath9k_hw_init);
 743
 744 static void ath9k_hw_init_qos(struct ath_hw *ah)
 745 {
 746         ENABLE_REGWRITE_BUFFER(ah);
 747
 748         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 749         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 750
 751         REG_WRITE(ah, AR_QOS_NO_ACK,
 752                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 753                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 754                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 755
 756         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 757         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 758         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 759         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 760         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 761
 762         REGWRITE_BUFFER_FLUSH(ah);
 763 }
 764
 765 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 766 {
 767         struct ath_common *common = ath9k_hw_common(ah);
 768         int i = 0;
 769
 770         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 771         udelay(100);
 772         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 773
 774         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 775
 776                 udelay(100);
 777
 778                 if (WARN_ON_ONCE(i >= 100)) {
 779                         ath_err(common, "PLL4 meaurement not done\n");
 780                         break;
 781                 }
 782
 783                 i++;
 784         }
 785
 786         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 787 }
 788 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 789
 790 static void ath9k_hw_init_pll(struct ath_hw *ah,
 791                               struct ath9k_channel *chan)
 792 {
 793         u32 pll;
 794
 795         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 796                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 797                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 798                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 799                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 800                               AR_CH0_DPLL2_KD, 0x40);
 801                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 802                               AR_CH0_DPLL2_KI, 0x4);
 803
 804                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 805                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 806                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 807                               AR_CH0_BB_DPLL1_NINI, 0x58);
 808                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 809                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 810
 811                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 812                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 813                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 814                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 815                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 816                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 817
 818                 /* program BB PLL phase_shift to 0x6 */
 819                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 820                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 821
 822                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 823                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 824                 udelay(1000);
 825         } else if (AR_SREV_9330(ah)) {
 826                 u32 ddr_dpll2, pll_control2, kd;
 827
 828                 if (ah->is_clk_25mhz) {
 829                         ddr_dpll2 = 0x18e82f01;
 830                         pll_control2 = 0xe04a3d;
 831                         kd = 0x1d;
 832                 } else {
 833                         ddr_dpll2 = 0x19e82f01;
 834                         pll_control2 = 0x886666;
 835                         kd = 0x3d;
 836                 }
 837
 838                 /* program DDR PLL ki and kd value */
 839                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 840
 841                 /* program DDR PLL phase_shift */
 842                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 843                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 844
 845                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 846                 udelay(1000);
 847
 848                 /* program refdiv, nint, frac to RTC register */
 849                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 850
 851                 /* program BB PLL kd and ki value */
 852                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 853                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 854
 855                 /* program BB PLL phase_shift */
 856                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 857                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 858         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 859                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 860
 861                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 862                 udelay(1000);
 863
 864                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 865                 udelay(100);
 866
 867                 if (ah->is_clk_25mhz) {
 868                         pll2_divint = 0x54;
 869                         pll2_divfrac = 0x1eb85;
 870                         refdiv = 3;
 871                 } else {
 872                         if (AR_SREV_9340(ah)) {
 873                                 pll2_divint = 88;
 874                                 pll2_divfrac = 0;
 875                                 refdiv = 5;
 876                         } else {
 877                                 pll2_divint = 0x11;
 878                                 pll2_divfrac = 0x26666;
 879                                 refdiv = 1;
 880                         }
 881                 }
 882
 883                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 884                 regval |= (0x1 << 16);
 885                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 886                 udelay(100);
 887
 888                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 889                           (pll2_divint << 18) | pll2_divfrac);
 890                 udelay(100);
 891
 892                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 893                 if (AR_SREV_9340(ah))
 894                         regval = (regval & 0x80071fff) | (0x1 << 30) |
 895                                  (0x1 << 13) | (0x4 << 26) | (0x18 << 19);
 896                 else
 897                         regval = (regval & 0x80071fff) | (0x3 << 30) |
 898                                  (0x1 << 13) | (0x4 << 26) | (0x60 << 19);
 899                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 900                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 901                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 902                 udelay(1000);
 903         }
 904
 905         pll = ath9k_hw_compute_pll_control(ah, chan);
 906         if (AR_SREV_9565(ah))
 907                 pll |= 0x40000;
 908         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 909
 910         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 911             AR_SREV_9550(ah))
 912                 udelay(1000);
 913
 914         /* Switch the core clock for ar9271 to 117Mhz */
 915         if (AR_SREV_9271(ah)) {
 916                 udelay(500);
 917                 REG_WRITE(ah, 0x50040, 0x304);
 918         }
 919
 920         udelay(RTC_PLL_SETTLE_DELAY);
 921
 922         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 923
 924         if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 925                 if (ah->is_clk_25mhz) {
 926                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 927                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 928                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 929                 } else {
 930                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 931                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 932                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 933                 }
 934                 udelay(100);
 935         }
 936 }
 937
 938 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 939                                           enum nl80211_iftype opmode)
 940 {
 941         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 942         u32 imr_reg = AR_IMR_TXERR |
 943                 AR_IMR_TXURN |
 944                 AR_IMR_RXERR |
 945                 AR_IMR_RXORN |
 946                 AR_IMR_BCNMISC;
 947
 948         if (AR_SREV_9340(ah) || AR_SREV_9550(ah))
 949                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 950
 951         if (AR_SREV_9300_20_OR_LATER(ah)) {
 952                 imr_reg |= AR_IMR_RXOK_HP;
 953                 if (ah->config.rx_intr_mitigation)
 954                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 955                 else
 956                         imr_reg |= AR_IMR_RXOK_LP;
 957
 958         } else {
 959                 if (ah->config.rx_intr_mitigation)
 960                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 961                 else
 962                         imr_reg |= AR_IMR_RXOK;
 963         }
 964
 965         if (ah->config.tx_intr_mitigation)
 966                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 967         else
 968                 imr_reg |= AR_IMR_TXOK;
 969
 970         ENABLE_REGWRITE_BUFFER(ah);
 971
 972         REG_WRITE(ah, AR_IMR, imr_reg);
 973         ah->imrs2_reg |= AR_IMR_S2_GTT;
 974         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 975
 976         if (!AR_SREV_9100(ah)) {
 977                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 978                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 979                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 980         }
 981
 982         REGWRITE_BUFFER_FLUSH(ah);
 983
 984         if (AR_SREV_9300_20_OR_LATER(ah)) {
 985                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 986                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 987                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 988                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 989         }
 990 }
 991
 992 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 993 {
 994         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 995         val = min(val, (u32) 0xFFFF);
 996         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 997 }
 998
 999 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1000 {
1001         u32 val = ath9k_hw_mac_to_clks(ah, us);
1002         val = min(val, (u32) 0xFFFF);
1003         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1004 }
1005
1006 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1007 {
1008         u32 val = ath9k_hw_mac_to_clks(ah, us);
1009         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1010         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1011 }
1012
1013 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1014 {
1015         u32 val = ath9k_hw_mac_to_clks(ah, us);
1016         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1017         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1018 }
1019
1020 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1021 {
1022         if (tu > 0xFFFF) {
1023                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1024                         tu);
1025                 ah->globaltxtimeout = (u32) -1;
1026                 return false;
1027         } else {
1028                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1029                 ah->globaltxtimeout = tu;
1030                 return true;
1031         }
1032 }
1033
1034 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1035 {
1036         struct ath_common *common = ath9k_hw_common(ah);
1037         struct ieee80211_conf *conf = &common->hw->conf;
1038         const struct ath9k_channel *chan = ah->curchan;
1039         int acktimeout, ctstimeout, ack_offset = 0;
1040         int slottime;
1041         int sifstime;
1042         int rx_lat = 0, tx_lat = 0, eifs = 0;
1043         u32 reg;
1044
1045         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1046                 ah->misc_mode);
1047
1048         if (!chan)
1049                 return;
1050
1051         if (ah->misc_mode != 0)
1052                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1053
1054         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1055                 rx_lat = 41;
1056         else
1057                 rx_lat = 37;
1058         tx_lat = 54;
1059
1060         if (IS_CHAN_5GHZ(chan))
1061                 sifstime = 16;
1062         else
1063                 sifstime = 10;
1064
1065         if (IS_CHAN_HALF_RATE(chan)) {
1066                 eifs = 175;
1067                 rx_lat *= 2;
1068                 tx_lat *= 2;
1069                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1070                     tx_lat += 11;
1071
1072                 sifstime = 32;
1073                 ack_offset = 16;
1074                 slottime = 13;
1075         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1076                 eifs = 340;
1077                 rx_lat = (rx_lat * 4) - 1;
1078                 tx_lat *= 4;
1079                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1080                     tx_lat += 22;
1081
1082                 sifstime = 64;
1083                 ack_offset = 32;
1084                 slottime = 21;
1085         } else {
1086                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1087                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1088                         reg = AR_USEC_ASYNC_FIFO;
1089                 } else {
1090                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1091                                 common->clockrate;
1092                         reg = REG_READ(ah, AR_USEC);
1093                 }
1094                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1095                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1096
1097                 slottime = ah->slottime;
1098         }
1099
1100         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1101         slottime += 3 * ah->coverage_class;
1102         acktimeout = slottime + sifstime + ack_offset;
1103         ctstimeout = acktimeout;
1104
1105         /*
1106          * Workaround for early ACK timeouts, add an offset to match the
1107          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1108          * This was initially only meant to work around an issue with delayed
1109          * BA frames in some implementations, but it has been found to fix ACK
1110          * timeout issues in other cases as well.
1111          */
1112         if (conf->chandef.chan &&
1113             conf->chandef.chan->band == IEEE80211_BAND_2GHZ &&
1114             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1115                 acktimeout += 64 - sifstime - ah->slottime;
1116                 ctstimeout += 48 - sifstime - ah->slottime;
1117         }
1118
1119         ath9k_hw_set_sifs_time(ah, sifstime);
1120         ath9k_hw_setslottime(ah, slottime);
1121         ath9k_hw_set_ack_timeout(ah, acktimeout);
1122         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1123         if (ah->globaltxtimeout != (u32) -1)
1124                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1125
1126         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1127         REG_RMW(ah, AR_USEC,
1128                 (common->clockrate - 1) |
1129                 SM(rx_lat, AR_USEC_RX_LAT) |
1130                 SM(tx_lat, AR_USEC_TX_LAT),
1131                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1132
1133 }
1134 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1135
1136 void ath9k_hw_deinit(struct ath_hw *ah)
1137 {
1138         struct ath_common *common = ath9k_hw_common(ah);
1139
1140         if (common->state < ATH_HW_INITIALIZED)
1141                 return;
1142
1143         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1144 }
1145 EXPORT_SYMBOL(ath9k_hw_deinit);
1146
1147 /*******/
1148 /* INI */
1149 /*******/
1150
1151 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1152 {
1153         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1154
1155         if (IS_CHAN_B(chan))
1156                 ctl |= CTL_11B;
1157         else if (IS_CHAN_G(chan))
1158                 ctl |= CTL_11G;
1159         else
1160                 ctl |= CTL_11A;
1161
1162         return ctl;
1163 }
1164
1165 /****************************************/
1166 /* Reset and Channel Switching Routines */
1167 /****************************************/
1168
1169 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1170 {
1171         struct ath_common *common = ath9k_hw_common(ah);
1172         int txbuf_size;
1173
1174         ENABLE_REGWRITE_BUFFER(ah);
1175
1176         /*
1177          * set AHB_MODE not to do cacheline prefetches
1178         */
1179         if (!AR_SREV_9300_20_OR_LATER(ah))
1180                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1181
1182         /*
1183          * let mac dma reads be in 128 byte chunks
1184          */
1185         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1186
1187         REGWRITE_BUFFER_FLUSH(ah);
1188
1189         /*
1190          * Restore TX Trigger Level to its pre-reset value.
1191          * The initial value depends on whether aggregation is enabled, and is
1192          * adjusted whenever underruns are detected.
1193          */
1194         if (!AR_SREV_9300_20_OR_LATER(ah))
1195                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1196
1197         ENABLE_REGWRITE_BUFFER(ah);
1198
1199         /*
1200          * let mac dma writes be in 128 byte chunks
1201          */
1202         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1203
1204         /*
1205          * Setup receive FIFO threshold to hold off TX activities
1206          */
1207         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1208
1209         if (AR_SREV_9300_20_OR_LATER(ah)) {
1210                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1211                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1212
1213                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1214                         ah->caps.rx_status_len);
1215         }
1216
1217         /*
1218          * reduce the number of usable entries in PCU TXBUF to avoid
1219          * wrap around issues.
1220          */
1221         if (AR_SREV_9285(ah)) {
1222                 /* For AR9285 the number of Fifos are reduced to half.
1223                  * So set the usable tx buf size also to half to
1224                  * avoid data/delimiter underruns
1225                  */
1226                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1227         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1228                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1229                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1230         } else {
1231                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1232         }
1233
1234         if (!AR_SREV_9271(ah))
1235                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1236
1237         REGWRITE_BUFFER_FLUSH(ah);
1238
1239         if (AR_SREV_9300_20_OR_LATER(ah))
1240                 ath9k_hw_reset_txstatus_ring(ah);
1241 }
1242
1243 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1244 {
1245         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1246         u32 set = AR_STA_ID1_KSRCH_MODE;
1247
1248         switch (opmode) {
1249         case NL80211_IFTYPE_ADHOC:
1250                 set |= AR_STA_ID1_ADHOC;
1251                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1252                 break;
1253         case NL80211_IFTYPE_MESH_POINT:
1254         case NL80211_IFTYPE_AP:
1255                 set |= AR_STA_ID1_STA_AP;
1256                 /* fall through */
1257         case NL80211_IFTYPE_STATION:
1258                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1259                 break;
1260         default:
1261                 if (!ah->is_monitoring)
1262                         set = 0;
1263                 break;
1264         }
1265         REG_RMW(ah, AR_STA_ID1, set, mask);
1266 }
1267
1268 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1269                                    u32 *coef_mantissa, u32 *coef_exponent)
1270 {
1271         u32 coef_exp, coef_man;
1272
1273         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1274                 if ((coef_scaled >> coef_exp) & 0x1)
1275                         break;
1276
1277         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1278
1279         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1280
1281         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1282         *coef_exponent = coef_exp - 16;
1283 }
1284
1285 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1286 {
1287         u32 rst_flags;
1288         u32 tmpReg;
1289
1290         if (AR_SREV_9100(ah)) {
1291                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1292                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1293                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1294         }
1295
1296         ENABLE_REGWRITE_BUFFER(ah);
1297
1298         if (AR_SREV_9300_20_OR_LATER(ah)) {
1299                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1300                 udelay(10);
1301         }
1302
1303         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1304                   AR_RTC_FORCE_WAKE_ON_INT);
1305
1306         if (AR_SREV_9100(ah)) {
1307                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1308                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1309         } else {
1310                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1311                 if (AR_SREV_9340(ah))
1312                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1313                 else
1314                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1315                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1316
1317                 if (tmpReg) {
1318                         u32 val;
1319                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1320
1321                         val = AR_RC_HOSTIF;
1322                         if (!AR_SREV_9300_20_OR_LATER(ah))
1323                                 val |= AR_RC_AHB;
1324                         REG_WRITE(ah, AR_RC, val);
1325
1326                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1327                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1328
1329                 rst_flags = AR_RTC_RC_MAC_WARM;
1330                 if (type == ATH9K_RESET_COLD)
1331                         rst_flags |= AR_RTC_RC_MAC_COLD;
1332         }
1333
1334         if (AR_SREV_9330(ah)) {
1335                 int npend = 0;
1336                 int i;
1337
1338                 /* AR9330 WAR:
1339                  * call external reset function to reset WMAC if:
1340                  * - doing a cold reset
1341                  * - we have pending frames in the TX queues
1342                  */
1343
1344                 for (i = 0; i < AR_NUM_QCU; i++) {
1345                         npend = ath9k_hw_numtxpending(ah, i);
1346                         if (npend)
1347                                 break;
1348                 }
1349
1350                 if (ah->external_reset &&
1351                     (npend || type == ATH9K_RESET_COLD)) {
1352                         int reset_err = 0;
1353
1354                         ath_dbg(ath9k_hw_common(ah), RESET,
1355                                 "reset MAC via external reset\n");
1356
1357                         reset_err = ah->external_reset();
1358                         if (reset_err) {
1359                                 ath_err(ath9k_hw_common(ah),
1360                                         "External reset failed, err=%d\n",
1361                                         reset_err);
1362                                 return false;
1363                         }
1364
1365                         REG_WRITE(ah, AR_RTC_RESET, 1);
1366                 }
1367         }
1368
1369         if (ath9k_hw_mci_is_enabled(ah))
1370                 ar9003_mci_check_gpm_offset(ah);
1371
1372         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1373
1374         REGWRITE_BUFFER_FLUSH(ah);
1375
1376         udelay(50);
1377
1378         REG_WRITE(ah, AR_RTC_RC, 0);
1379         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1380                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1381                 return false;
1382         }
1383
1384         if (!AR_SREV_9100(ah))
1385                 REG_WRITE(ah, AR_RC, 0);
1386
1387         if (AR_SREV_9100(ah))
1388                 udelay(50);
1389
1390         return true;
1391 }
1392
1393 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1394 {
1395         ENABLE_REGWRITE_BUFFER(ah);
1396
1397         if (AR_SREV_9300_20_OR_LATER(ah)) {
1398                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1399                 udelay(10);
1400         }
1401
1402         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1403                   AR_RTC_FORCE_WAKE_ON_INT);
1404
1405         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1406                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1407
1408         REG_WRITE(ah, AR_RTC_RESET, 0);
1409
1410         REGWRITE_BUFFER_FLUSH(ah);
1411
1412         if (!AR_SREV_9300_20_OR_LATER(ah))
1413                 udelay(2);
1414
1415         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1416                 REG_WRITE(ah, AR_RC, 0);
1417
1418         REG_WRITE(ah, AR_RTC_RESET, 1);
1419
1420         if (!ath9k_hw_wait(ah,
1421                            AR_RTC_STATUS,
1422                            AR_RTC_STATUS_M,
1423                            AR_RTC_STATUS_ON,
1424                            AH_WAIT_TIMEOUT)) {
1425                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1426                 return false;
1427         }
1428
1429         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1430 }
1431
1432 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1433 {
1434         bool ret = false;
1435
1436         if (AR_SREV_9300_20_OR_LATER(ah)) {
1437                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1438                 udelay(10);
1439         }
1440
1441         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1442                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1443
1444         if (!ah->reset_power_on)
1445                 type = ATH9K_RESET_POWER_ON;
1446
1447         switch (type) {
1448         case ATH9K_RESET_POWER_ON:
1449                 ret = ath9k_hw_set_reset_power_on(ah);
1450                 if (ret)
1451                         ah->reset_power_on = true;
1452                 break;
1453         case ATH9K_RESET_WARM:
1454         case ATH9K_RESET_COLD:
1455                 ret = ath9k_hw_set_reset(ah, type);
1456                 break;
1457         default:
1458                 break;
1459         }
1460
1461         return ret;
1462 }
1463
1464 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1465                                 struct ath9k_channel *chan)
1466 {
1467         int reset_type = ATH9K_RESET_WARM;
1468
1469         if (AR_SREV_9280(ah)) {
1470                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1471                         reset_type = ATH9K_RESET_POWER_ON;
1472                 else
1473                         reset_type = ATH9K_RESET_COLD;
1474         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1475                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1476                 reset_type = ATH9K_RESET_COLD;
1477
1478         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1479                 return false;
1480
1481         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1482                 return false;
1483
1484         ah->chip_fullsleep = false;
1485
1486         if (AR_SREV_9330(ah))
1487                 ar9003_hw_internal_regulator_apply(ah);
1488         ath9k_hw_init_pll(ah, chan);
1489         ath9k_hw_set_rfmode(ah, chan);
1490
1491         return true;
1492 }
1493
1494 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1495                                     struct ath9k_channel *chan)
1496 {
1497         struct ath_common *common = ath9k_hw_common(ah);
1498         struct ath9k_hw_capabilities *pCap = &ah->caps;
1499         bool band_switch = false, mode_diff = false;
1500         u8 ini_reloaded = 0;
1501         u32 qnum;
1502         int r;
1503
1504         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1505                 u32 cur = ah->curchan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ);
1506                 u32 new = chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ);
1507                 band_switch = (cur != new);
1508                 mode_diff = (chan->chanmode != ah->curchan->chanmode);
1509         }
1510
1511         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1512                 if (ath9k_hw_numtxpending(ah, qnum)) {
1513                         ath_dbg(common, QUEUE,
1514                                 "Transmit frames pending on queue %d\n", qnum);
1515                         return false;
1516                 }
1517         }
1518
1519         if (!ath9k_hw_rfbus_req(ah)) {
1520                 ath_err(common, "Could not kill baseband RX\n");
1521                 return false;
1522         }
1523
1524         if (band_switch || mode_diff) {
1525                 ath9k_hw_mark_phy_inactive(ah);
1526                 udelay(5);
1527
1528                 if (band_switch)
1529                         ath9k_hw_init_pll(ah, chan);
1530
1531                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1532                         ath_err(common, "Failed to do fast channel change\n");
1533                         return false;
1534                 }
1535         }
1536
1537         ath9k_hw_set_channel_regs(ah, chan);
1538
1539         r = ath9k_hw_rf_set_freq(ah, chan);
1540         if (r) {
1541                 ath_err(common, "Failed to set channel\n");
1542                 return false;
1543         }
1544         ath9k_hw_set_clockrate(ah);
1545         ath9k_hw_apply_txpower(ah, chan, false);
1546
1547         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1548                 ath9k_hw_set_delta_slope(ah, chan);
1549
1550         ath9k_hw_spur_mitigate_freq(ah, chan);
1551
1552         if (band_switch || ini_reloaded)
1553                 ah->eep_ops->set_board_values(ah, chan);
1554
1555         ath9k_hw_init_bb(ah, chan);
1556         ath9k_hw_rfbus_done(ah);
1557
1558         if (band_switch || ini_reloaded) {
1559                 ah->ah_flags |= AH_FASTCC;
1560                 ath9k_hw_init_cal(ah, chan);
1561                 ah->ah_flags &= ~AH_FASTCC;
1562         }
1563
1564         return true;
1565 }
1566
1567 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1568 {
1569         u32 gpio_mask = ah->gpio_mask;
1570         int i;
1571
1572         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1573                 if (!(gpio_mask & 1))
1574                         continue;
1575
1576                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1577                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1578         }
1579 }
1580
1581 static bool ath9k_hw_check_dcs(u32 dma_dbg, u32 num_dcu_states,
1582                                int *hang_state, int *hang_pos)
1583 {
1584         static u32 dcu_chain_state[] = {5, 6, 9}; /* DCU chain stuck states */
1585         u32 chain_state, dcs_pos, i;
1586
1587         for (dcs_pos = 0; dcs_pos < num_dcu_states; dcs_pos++) {
1588                 chain_state = (dma_dbg >> (5 * dcs_pos)) & 0x1f;
1589                 for (i = 0; i < 3; i++) {
1590                         if (chain_state == dcu_chain_state[i]) {
1591                                 *hang_state = chain_state;
1592                                 *hang_pos = dcs_pos;
1593                                 return true;
1594                         }
1595                 }
1596         }
1597         return false;
1598 }
1599
1600 #define DCU_COMPLETE_STATE        1
1601 #define DCU_COMPLETE_STATE_MASK 0x3
1602 #define NUM_STATUS_READS         50
1603 static bool ath9k_hw_detect_mac_hang(struct ath_hw *ah)
1604 {
1605         u32 chain_state, comp_state, dcs_reg = AR_DMADBG_4;
1606         u32 i, hang_pos, hang_state, num_state = 6;
1607
1608         comp_state = REG_READ(ah, AR_DMADBG_6);
1609
1610         if ((comp_state & DCU_COMPLETE_STATE_MASK) != DCU_COMPLETE_STATE) {
1611                 ath_dbg(ath9k_hw_common(ah), RESET,
1612                         "MAC Hang signature not found at DCU complete\n");
1613                 return false;
1614         }
1615
1616         chain_state = REG_READ(ah, dcs_reg);
1617         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1618                 goto hang_check_iter;
1619
1620         dcs_reg = AR_DMADBG_5;
1621         num_state = 4;
1622         chain_state = REG_READ(ah, dcs_reg);
1623         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1624                 goto hang_check_iter;
1625
1626         ath_dbg(ath9k_hw_common(ah), RESET,
1627                 "MAC Hang signature 1 not found\n");
1628         return false;
1629
1630 hang_check_iter:
1631         ath_dbg(ath9k_hw_common(ah), RESET,
1632                 "DCU registers: chain %08x complete %08x Hang: state %d pos %d\n",
1633                 chain_state, comp_state, hang_state, hang_pos);
1634
1635         for (i = 0; i < NUM_STATUS_READS; i++) {
1636                 chain_state = REG_READ(ah, dcs_reg);
1637                 chain_state = (chain_state >> (5 * hang_pos)) & 0x1f;
1638                 comp_state = REG_READ(ah, AR_DMADBG_6);
1639
1640                 if (((comp_state & DCU_COMPLETE_STATE_MASK) !=
1641                                         DCU_COMPLETE_STATE) ||
1642                     (chain_state != hang_state))
1643                         return false;
1644         }
1645
1646         ath_dbg(ath9k_hw_common(ah), RESET, "MAC Hang signature 1 found\n");
1647
1648         return true;
1649 }
1650
1651 bool ath9k_hw_check_alive(struct ath_hw *ah)
1652 {
1653         int count = 50;
1654         u32 reg;
1655
1656         if (AR_SREV_9300(ah))
1657                 return !ath9k_hw_detect_mac_hang(ah);
1658
1659         if (AR_SREV_9285_12_OR_LATER(ah))
1660                 return true;
1661
1662         do {
1663                 reg = REG_READ(ah, AR_OBS_BUS_1);
1664
1665                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1666                         continue;
1667
1668                 switch (reg & 0x7E000B00) {
1669                 case 0x1E000000:
1670                 case 0x52000B00:
1671                 case 0x18000B00:
1672                         continue;
1673                 default:
1674                         return true;
1675                 }
1676         } while (count-- > 0);
1677
1678         return false;
1679 }
1680 EXPORT_SYMBOL(ath9k_hw_check_alive);
1681
1682 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1683 {
1684         /* Setup MFP options for CCMP */
1685         if (AR_SREV_9280_20_OR_LATER(ah)) {
1686                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1687                  * frames when constructing CCMP AAD. */
1688                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1689                               0xc7ff);
1690                 ah->sw_mgmt_crypto = false;
1691         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1692                 /* Disable hardware crypto for management frames */
1693                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1694                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1695                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1696                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1697                 ah->sw_mgmt_crypto = true;
1698         } else {
1699                 ah->sw_mgmt_crypto = true;
1700         }
1701 }
1702
1703 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1704                                   u32 macStaId1, u32 saveDefAntenna)
1705 {
1706         struct ath_common *common = ath9k_hw_common(ah);
1707
1708         ENABLE_REGWRITE_BUFFER(ah);
1709
1710         REG_RMW(ah, AR_STA_ID1, macStaId1
1711                   | AR_STA_ID1_RTS_USE_DEF
1712                   | (ah->config.ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1713                   | ah->sta_id1_defaults,
1714                   ~AR_STA_ID1_SADH_MASK);
1715         ath_hw_setbssidmask(common);
1716         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1717         ath9k_hw_write_associd(ah);
1718         REG_WRITE(ah, AR_ISR, ~0);
1719         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1720
1721         REGWRITE_BUFFER_FLUSH(ah);
1722
1723         ath9k_hw_set_operating_mode(ah, ah->opmode);
1724 }
1725
1726 static void ath9k_hw_init_queues(struct ath_hw *ah)
1727 {
1728         int i;
1729
1730         ENABLE_REGWRITE_BUFFER(ah);
1731
1732         for (i = 0; i < AR_NUM_DCU; i++)
1733                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1734
1735         REGWRITE_BUFFER_FLUSH(ah);
1736
1737         ah->intr_txqs = 0;
1738         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1739                 ath9k_hw_resettxqueue(ah, i);
1740 }
1741
1742 /*
1743  * For big endian systems turn on swapping for descriptors
1744  */
1745 static void ath9k_hw_init_desc(struct ath_hw *ah)
1746 {
1747         struct ath_common *common = ath9k_hw_common(ah);
1748
1749         if (AR_SREV_9100(ah)) {
1750                 u32 mask;
1751                 mask = REG_READ(ah, AR_CFG);
1752                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1753                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1754                                 mask);
1755                 } else {
1756                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1757                         REG_WRITE(ah, AR_CFG, mask);
1758                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1759                                 REG_READ(ah, AR_CFG));
1760                 }
1761         } else {
1762                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1763                         /* Configure AR9271 target WLAN */
1764                         if (AR_SREV_9271(ah))
1765                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1766                         else
1767                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1768                 }
1769 #ifdef __BIG_ENDIAN
1770                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1771                          AR_SREV_9550(ah))
1772                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1773                 else
1774                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1775 #endif
1776         }
1777 }
1778
1779 /*
1780  * Fast channel change:
1781  * (Change synthesizer based on channel freq without resetting chip)
1782  */
1783 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1784 {
1785         struct ath_common *common = ath9k_hw_common(ah);
1786         struct ath9k_hw_capabilities *pCap = &ah->caps;
1787         int ret;
1788
1789         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1790                 goto fail;
1791
1792         if (ah->chip_fullsleep)
1793                 goto fail;
1794
1795         if (!ah->curchan)
1796                 goto fail;
1797
1798         if (chan->channel == ah->curchan->channel)
1799                 goto fail;
1800
1801         if ((ah->curchan->channelFlags | chan->channelFlags) &
1802             (CHANNEL_HALF | CHANNEL_QUARTER))
1803                 goto fail;
1804
1805         /*
1806          * If cross-band fcc is not supoprted, bail out if
1807          * either channelFlags or chanmode differ.
1808          *
1809          * chanmode will be different if the HT operating mode
1810          * changes because of CSA.
1811          */
1812         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH)) {
1813                 if ((chan->channelFlags & CHANNEL_ALL) !=
1814                     (ah->curchan->channelFlags & CHANNEL_ALL))
1815                         goto fail;
1816
1817                 if (chan->chanmode != ah->curchan->chanmode)
1818                         goto fail;
1819         }
1820
1821         if (!ath9k_hw_check_alive(ah))
1822                 goto fail;
1823
1824         /*
1825          * For AR9462, make sure that calibration data for
1826          * re-using are present.
1827          */
1828         if (AR_SREV_9462(ah) && (ah->caldata &&
1829                                  (!ah->caldata->done_txiqcal_once ||
1830                                   !ah->caldata->done_txclcal_once ||
1831                                   !ah->caldata->rtt_done)))
1832                 goto fail;
1833
1834         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1835                 ah->curchan->channel, chan->channel);
1836
1837         ret = ath9k_hw_channel_change(ah, chan);
1838         if (!ret)
1839                 goto fail;
1840
1841         if (ath9k_hw_mci_is_enabled(ah))
1842                 ar9003_mci_2g5g_switch(ah, false);
1843
1844         ath9k_hw_loadnf(ah, ah->curchan);
1845         ath9k_hw_start_nfcal(ah, true);
1846
1847         if (AR_SREV_9271(ah))
1848                 ar9002_hw_load_ani_reg(ah, chan);
1849
1850         return 0;
1851 fail:
1852         return -EINVAL;
1853 }
1854
1855 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1856                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1857 {
1858         struct ath_common *common = ath9k_hw_common(ah);
1859         u32 saveLedState;
1860         u32 saveDefAntenna;
1861         u32 macStaId1;
1862         u64 tsf = 0;
1863         int r;
1864         bool start_mci_reset = false;
1865         bool save_fullsleep = ah->chip_fullsleep;
1866
1867         if (ath9k_hw_mci_is_enabled(ah)) {
1868                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1869                 if (start_mci_reset)
1870                         return 0;
1871         }
1872
1873         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1874                 return -EIO;
1875
1876         if (ah->curchan && !ah->chip_fullsleep)
1877                 ath9k_hw_getnf(ah, ah->curchan);
1878
1879         ah->caldata = caldata;
1880         if (caldata && (chan->channel != caldata->channel ||
1881                         chan->channelFlags != caldata->channelFlags ||
1882                         chan->chanmode != caldata->chanmode)) {
1883                 /* Operating channel changed, reset channel calibration data */
1884                 memset(caldata, 0, sizeof(*caldata));
1885                 ath9k_init_nfcal_hist_buffer(ah, chan);
1886         } else if (caldata) {
1887                 caldata->paprd_packet_sent = false;
1888         }
1889         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1890
1891         if (fastcc) {
1892                 r = ath9k_hw_do_fastcc(ah, chan);
1893                 if (!r)
1894                         return r;
1895         }
1896
1897         if (ath9k_hw_mci_is_enabled(ah))
1898                 ar9003_mci_stop_bt(ah, save_fullsleep);
1899
1900         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1901         if (saveDefAntenna == 0)
1902                 saveDefAntenna = 1;
1903
1904         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1905
1906         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1907         if (AR_SREV_9100(ah) ||
1908             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1909                 tsf = ath9k_hw_gettsf64(ah);
1910
1911         saveLedState = REG_READ(ah, AR_CFG_LED) &
1912                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1913                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1914
1915         ath9k_hw_mark_phy_inactive(ah);
1916
1917         ah->paprd_table_write_done = false;
1918
1919         /* Only required on the first reset */
1920         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1921                 REG_WRITE(ah,
1922                           AR9271_RESET_POWER_DOWN_CONTROL,
1923                           AR9271_RADIO_RF_RST);
1924                 udelay(50);
1925         }
1926
1927         if (!ath9k_hw_chip_reset(ah, chan)) {
1928                 ath_err(common, "Chip reset failed\n");
1929                 return -EINVAL;
1930         }
1931
1932         /* Only required on the first reset */
1933         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1934                 ah->htc_reset_init = false;
1935                 REG_WRITE(ah,
1936                           AR9271_RESET_POWER_DOWN_CONTROL,
1937                           AR9271_GATE_MAC_CTL);
1938                 udelay(50);
1939         }
1940
1941         /* Restore TSF */
1942         if (tsf)
1943                 ath9k_hw_settsf64(ah, tsf);
1944
1945         if (AR_SREV_9280_20_OR_LATER(ah))
1946                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1947
1948         if (!AR_SREV_9300_20_OR_LATER(ah))
1949                 ar9002_hw_enable_async_fifo(ah);
1950
1951         r = ath9k_hw_process_ini(ah, chan);
1952         if (r)
1953                 return r;
1954
1955         if (ath9k_hw_mci_is_enabled(ah))
1956                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1957
1958         /*
1959          * Some AR91xx SoC devices frequently fail to accept TSF writes
1960          * right after the chip reset. When that happens, write a new
1961          * value after the initvals have been applied, with an offset
1962          * based on measured time difference
1963          */
1964         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1965                 tsf += 1500;
1966                 ath9k_hw_settsf64(ah, tsf);
1967         }
1968
1969         ath9k_hw_init_mfp(ah);
1970
1971         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1972                 ath9k_hw_set_delta_slope(ah, chan);
1973
1974         ath9k_hw_spur_mitigate_freq(ah, chan);
1975         ah->eep_ops->set_board_values(ah, chan);
1976
1977         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1978
1979         r = ath9k_hw_rf_set_freq(ah, chan);
1980         if (r)
1981                 return r;
1982
1983         ath9k_hw_set_clockrate(ah);
1984
1985         ath9k_hw_init_queues(ah);
1986         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1987         ath9k_hw_ani_cache_ini_regs(ah);
1988         ath9k_hw_init_qos(ah);
1989
1990         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1991                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1992
1993         ath9k_hw_init_global_settings(ah);
1994
1995         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1996                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1997                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1998                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1999                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
2000                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
2001                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
2002         }
2003
2004         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
2005
2006         ath9k_hw_set_dma(ah);
2007
2008         if (!ath9k_hw_mci_is_enabled(ah))
2009                 REG_WRITE(ah, AR_OBS, 8);
2010
2011         if (ah->config.rx_intr_mitigation) {
2012                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
2013                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
2014         }
2015
2016         if (ah->config.tx_intr_mitigation) {
2017                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
2018                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
2019         }
2020
2021         ath9k_hw_init_bb(ah, chan);
2022
2023         if (caldata) {
2024                 caldata->done_txiqcal_once = false;
2025                 caldata->done_txclcal_once = false;
2026         }
2027         if (!ath9k_hw_init_cal(ah, chan))
2028                 return -EIO;
2029
2030         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
2031                 return -EIO;
2032
2033         ENABLE_REGWRITE_BUFFER(ah);
2034
2035         ath9k_hw_restore_chainmask(ah);
2036         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
2037
2038         REGWRITE_BUFFER_FLUSH(ah);
2039
2040         ath9k_hw_init_desc(ah);
2041
2042         if (ath9k_hw_btcoex_is_enabled(ah))
2043                 ath9k_hw_btcoex_enable(ah);
2044
2045         if (ath9k_hw_mci_is_enabled(ah))
2046                 ar9003_mci_check_bt(ah);
2047
2048         ath9k_hw_loadnf(ah, chan);
2049         ath9k_hw_start_nfcal(ah, true);
2050
2051         if (AR_SREV_9300_20_OR_LATER(ah)) {
2052                 ar9003_hw_bb_watchdog_config(ah);
2053                 ar9003_hw_disable_phy_restart(ah);
2054         }
2055
2056         ath9k_hw_apply_gpio_override(ah);
2057
2058         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
2059                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
2060
2061         return 0;
2062 }
2063 EXPORT_SYMBOL(ath9k_hw_reset);
2064
2065 /******************************/
2066 /* Power Management (Chipset) */
2067 /******************************/
2068
2069 /*
2070  * Notify Power Mgt is disabled in self-generated frames.
2071  * If requested, force chip to sleep.
2072  */
2073 static void ath9k_set_power_sleep(struct ath_hw *ah)
2074 {
2075         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2076
2077         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2078                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2079                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2080                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2081                 /* xxx Required for WLAN only case ? */
2082                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2083                 udelay(100);
2084         }
2085
2086         /*
2087          * Clear the RTC force wake bit to allow the
2088          * mac to go to sleep.
2089          */
2090         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2091
2092         if (ath9k_hw_mci_is_enabled(ah))
2093                 udelay(100);
2094
2095         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2096                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2097
2098         /* Shutdown chip. Active low */
2099         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2100                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2101                 udelay(2);
2102         }
2103
2104         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2105         if (AR_SREV_9300_20_OR_LATER(ah))
2106                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2107 }
2108
2109 /*
2110  * Notify Power Management is enabled in self-generating
2111  * frames. If request, set power mode of chip to
2112  * auto/normal.  Duration in units of 128us (1/8 TU).
2113  */
2114 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2115 {
2116         struct ath9k_hw_capabilities *pCap = &ah->caps;
2117
2118         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2119
2120         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2121                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2122                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2123                           AR_RTC_FORCE_WAKE_ON_INT);
2124         } else {
2125
2126                 /* When chip goes into network sleep, it could be waken
2127                  * up by MCI_INT interrupt caused by BT's HW messages
2128                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2129                  * rate (~100us). This will cause chip to leave and
2130                  * re-enter network sleep mode frequently, which in
2131                  * consequence will have WLAN MCI HW to generate lots of
2132                  * SYS_WAKING and SYS_SLEEPING messages which will make
2133                  * BT CPU to busy to process.
2134                  */
2135                 if (ath9k_hw_mci_is_enabled(ah))
2136                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2137                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2138                 /*
2139                  * Clear the RTC force wake bit to allow the
2140                  * mac to go to sleep.
2141                  */
2142                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2143
2144                 if (ath9k_hw_mci_is_enabled(ah))
2145                         udelay(30);
2146         }
2147
2148         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2149         if (AR_SREV_9300_20_OR_LATER(ah))
2150                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2151 }
2152
2153 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2154 {
2155         u32 val;
2156         int i;
2157
2158         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2159         if (AR_SREV_9300_20_OR_LATER(ah)) {
2160                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2161                 udelay(10);
2162         }
2163
2164         if ((REG_READ(ah, AR_RTC_STATUS) &
2165              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2166                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2167                         return false;
2168                 }
2169                 if (!AR_SREV_9300_20_OR_LATER(ah))
2170                         ath9k_hw_init_pll(ah, NULL);
2171         }
2172         if (AR_SREV_9100(ah))
2173                 REG_SET_BIT(ah, AR_RTC_RESET,
2174                             AR_RTC_RESET_EN);
2175
2176         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2177                     AR_RTC_FORCE_WAKE_EN);
2178         udelay(50);
2179
2180         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2181                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2182                 if (val == AR_RTC_STATUS_ON)
2183                         break;
2184                 udelay(50);
2185                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2186                             AR_RTC_FORCE_WAKE_EN);
2187         }
2188         if (i == 0) {
2189                 ath_err(ath9k_hw_common(ah),
2190                         "Failed to wakeup in %uus\n",
2191                         POWER_UP_TIME / 20);
2192                 return false;
2193         }
2194
2195         if (ath9k_hw_mci_is_enabled(ah))
2196                 ar9003_mci_set_power_awake(ah);
2197
2198         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2199
2200         return true;
2201 }
2202
2203 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2204 {
2205         struct ath_common *common = ath9k_hw_common(ah);
2206         int status = true;
2207         static const char *modes[] = {
2208                 "AWAKE",
2209                 "FULL-SLEEP",
2210                 "NETWORK SLEEP",
2211                 "UNDEFINED"
2212         };
2213
2214         if (ah->power_mode == mode)
2215                 return status;
2216
2217         ath_dbg(common, RESET, "%s -> %s\n",
2218                 modes[ah->power_mode], modes[mode]);
2219
2220         switch (mode) {
2221         case ATH9K_PM_AWAKE:
2222                 status = ath9k_hw_set_power_awake(ah);
2223                 break;
2224         case ATH9K_PM_FULL_SLEEP:
2225                 if (ath9k_hw_mci_is_enabled(ah))
2226                         ar9003_mci_set_full_sleep(ah);
2227
2228                 ath9k_set_power_sleep(ah);
2229                 ah->chip_fullsleep = true;
2230                 break;
2231         case ATH9K_PM_NETWORK_SLEEP:
2232                 ath9k_set_power_network_sleep(ah);
2233                 break;
2234         default:
2235                 ath_err(common, "Unknown power mode %u\n", mode);
2236                 return false;
2237         }
2238         ah->power_mode = mode;
2239
2240         /*
2241          * XXX: If this warning never comes up after a while then
2242          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2243          * ath9k_hw_setpower() return type void.
2244          */
2245
2246         if (!(ah->ah_flags & AH_UNPLUGGED))
2247                 ATH_DBG_WARN_ON_ONCE(!status);
2248
2249         return status;
2250 }
2251 EXPORT_SYMBOL(ath9k_hw_setpower);
2252
2253 /*******************/
2254 /* Beacon Handling */
2255 /*******************/
2256
2257 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2258 {
2259         int flags = 0;
2260
2261         ENABLE_REGWRITE_BUFFER(ah);
2262
2263         switch (ah->opmode) {
2264         case NL80211_IFTYPE_ADHOC:
2265                 REG_SET_BIT(ah, AR_TXCFG,
2266                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2267                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2268                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2269                 flags |= AR_NDP_TIMER_EN;
2270         case NL80211_IFTYPE_MESH_POINT:
2271         case NL80211_IFTYPE_AP:
2272                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2273                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2274                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2275                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2276                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2277                 flags |=
2278                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2279                 break;
2280         default:
2281                 ath_dbg(ath9k_hw_common(ah), BEACON,
2282                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2283                 return;
2284                 break;
2285         }
2286
2287         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2288         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2289         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2290         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2291
2292         REGWRITE_BUFFER_FLUSH(ah);
2293
2294         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2295 }
2296 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2297
2298 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2299                                     const struct ath9k_beacon_state *bs)
2300 {
2301         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2302         struct ath9k_hw_capabilities *pCap = &ah->caps;
2303         struct ath_common *common = ath9k_hw_common(ah);
2304
2305         ENABLE_REGWRITE_BUFFER(ah);
2306
2307         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2308
2309         REG_WRITE(ah, AR_BEACON_PERIOD,
2310                   TU_TO_USEC(bs->bs_intval));
2311         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2312                   TU_TO_USEC(bs->bs_intval));
2313
2314         REGWRITE_BUFFER_FLUSH(ah);
2315
2316         REG_RMW_FIELD(ah, AR_RSSI_THR,
2317                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2318
2319         beaconintval = bs->bs_intval;
2320
2321         if (bs->bs_sleepduration > beaconintval)
2322                 beaconintval = bs->bs_sleepduration;
2323
2324         dtimperiod = bs->bs_dtimperiod;
2325         if (bs->bs_sleepduration > dtimperiod)
2326                 dtimperiod = bs->bs_sleepduration;
2327
2328         if (beaconintval == dtimperiod)
2329                 nextTbtt = bs->bs_nextdtim;
2330         else
2331                 nextTbtt = bs->bs_nexttbtt;
2332
2333         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2334         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2335         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2336         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2337
2338         ENABLE_REGWRITE_BUFFER(ah);
2339
2340         REG_WRITE(ah, AR_NEXT_DTIM,
2341                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2342         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2343
2344         REG_WRITE(ah, AR_SLEEP1,
2345                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2346                   | AR_SLEEP1_ASSUME_DTIM);
2347
2348         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2349                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2350         else
2351                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2352
2353         REG_WRITE(ah, AR_SLEEP2,
2354                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2355
2356         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2357         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2358
2359         REGWRITE_BUFFER_FLUSH(ah);
2360
2361         REG_SET_BIT(ah, AR_TIMER_MODE,
2362                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2363                     AR_DTIM_TIMER_EN);
2364
2365         /* TSF Out of Range Threshold */
2366         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2367 }
2368 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2369
2370 /*******************/
2371 /* HW Capabilities */
2372 /*******************/
2373
2374 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2375 {
2376         eeprom_chainmask &= chip_chainmask;
2377         if (eeprom_chainmask)
2378                 return eeprom_chainmask;
2379         else
2380                 return chip_chainmask;
2381 }
2382
2383 /**
2384  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2385  * @ah: the atheros hardware data structure
2386  *
2387  * We enable DFS support upstream on chipsets which have passed a series
2388  * of tests. The testing requirements are going to be documented. Desired
2389  * test requirements are documented at:
2390  *
2391  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2392  *
2393  * Once a new chipset gets properly tested an individual commit can be used
2394  * to document the testing for DFS for that chipset.
2395  */
2396 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2397 {
2398
2399         switch (ah->hw_version.macVersion) {
2400         /* for temporary testing DFS with 9280 */
2401         case AR_SREV_VERSION_9280:
2402         /* AR9580 will likely be our first target to get testing on */
2403         case AR_SREV_VERSION_9580:
2404                 return true;
2405         default:
2406                 return false;
2407         }
2408 }
2409
2410 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2411 {
2412         struct ath9k_hw_capabilities *pCap = &ah->caps;
2413         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2414         struct ath_common *common = ath9k_hw_common(ah);
2415         unsigned int chip_chainmask;
2416
2417         u16 eeval;
2418         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2419
2420         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2421         regulatory->current_rd = eeval;
2422
2423         if (ah->opmode != NL80211_IFTYPE_AP &&
2424             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2425                 if (regulatory->current_rd == 0x64 ||
2426                     regulatory->current_rd == 0x65)
2427                         regulatory->current_rd += 5;
2428                 else if (regulatory->current_rd == 0x41)
2429                         regulatory->current_rd = 0x43;
2430                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2431                         regulatory->current_rd);
2432         }
2433
2434         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2435         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2436                 ath_err(common,
2437                         "no band has been marked as supported in EEPROM\n");
2438                 return -EINVAL;
2439         }
2440
2441         if (eeval & AR5416_OPFLAGS_11A)
2442                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2443
2444         if (eeval & AR5416_OPFLAGS_11G)
2445                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2446
2447         if (AR_SREV_9485(ah) ||
2448             AR_SREV_9285(ah) ||
2449             AR_SREV_9330(ah) ||
2450             AR_SREV_9565(ah))
2451                 chip_chainmask = 1;
2452         else if (AR_SREV_9462(ah))
2453                 chip_chainmask = 3;
2454         else if (!AR_SREV_9280_20_OR_LATER(ah))
2455                 chip_chainmask = 7;
2456         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2457                 chip_chainmask = 3;
2458         else
2459                 chip_chainmask = 7;
2460
2461         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2462         /*
2463          * For AR9271 we will temporarilly uses the rx chainmax as read from
2464          * the EEPROM.
2465          */
2466         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2467             !(eeval & AR5416_OPFLAGS_11A) &&
2468             !(AR_SREV_9271(ah)))
2469                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2470                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2471         else if (AR_SREV_9100(ah))
2472                 pCap->rx_chainmask = 0x7;
2473         else
2474                 /* Use rx_chainmask from EEPROM. */
2475                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2476
2477         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2478         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2479         ah->txchainmask = pCap->tx_chainmask;
2480         ah->rxchainmask = pCap->rx_chainmask;
2481
2482         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2483
2484         /* enable key search for every frame in an aggregate */
2485         if (AR_SREV_9300_20_OR_LATER(ah))
2486                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2487
2488         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2489
2490         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2491                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2492         else
2493                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2494
2495         if (AR_SREV_9271(ah))
2496                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2497         else if (AR_DEVID_7010(ah))
2498                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2499         else if (AR_SREV_9300_20_OR_LATER(ah))
2500                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2501         else if (AR_SREV_9287_11_OR_LATER(ah))
2502                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2503         else if (AR_SREV_9285_12_OR_LATER(ah))
2504                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2505         else if (AR_SREV_9280_20_OR_LATER(ah))
2506                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2507         else
2508                 pCap->num_gpio_pins = AR_NUM_GPIO;
2509
2510         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2511                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2512         else
2513                 pCap->rts_aggr_limit = (8 * 1024);
2514
2515 #ifdef CONFIG_ATH9K_RFKILL
2516         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2517         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2518                 ah->rfkill_gpio =
2519                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2520                 ah->rfkill_polarity =
2521                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2522
2523                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2524         }
2525 #endif
2526         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2527                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2528         else
2529                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2530
2531         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2532                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2533         else
2534                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2535
2536         if (AR_SREV_9300_20_OR_LATER(ah)) {
2537                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2538                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2539                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2540
2541                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2542                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2543                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2544                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2545                 pCap->txs_len = sizeof(struct ar9003_txs);
2546         } else {
2547                 pCap->tx_desc_len = sizeof(struct ath_desc);
2548                 if (AR_SREV_9280_20(ah))
2549                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2550         }
2551
2552         if (AR_SREV_9300_20_OR_LATER(ah))
2553                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2554
2555         if (AR_SREV_9300_20_OR_LATER(ah))
2556                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2557
2558         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2559                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2560
2561         if (AR_SREV_9285(ah)) {
2562                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2563                         ant_div_ctl1 =
2564                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2565                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2566                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2567                                 ath_info(common, "Enable LNA combining\n");
2568                         }
2569                 }
2570         }
2571
2572         if (AR_SREV_9300_20_OR_LATER(ah)) {
2573                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2574                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2575         }
2576
2577         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2578                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2579                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2580                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2581                         ath_info(common, "Enable LNA combining\n");
2582                 }
2583         }
2584
2585         if (ath9k_hw_dfs_tested(ah))
2586                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2587
2588         tx_chainmask = pCap->tx_chainmask;
2589         rx_chainmask = pCap->rx_chainmask;
2590         while (tx_chainmask || rx_chainmask) {
2591                 if (tx_chainmask & BIT(0))
2592                         pCap->max_txchains++;
2593                 if (rx_chainmask & BIT(0))
2594                         pCap->max_rxchains++;
2595
2596                 tx_chainmask >>= 1;
2597                 rx_chainmask >>= 1;
2598         }
2599
2600         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2601                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2602                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2603
2604                 if (AR_SREV_9462_20_OR_LATER(ah))
2605                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2606         }
2607
2608         if (AR_SREV_9462(ah))
2609                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2610
2611         if (AR_SREV_9300_20_OR_LATER(ah) &&
2612             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2613                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2614
2615         /*
2616          * Fast channel change across bands is available
2617          * only for AR9462 and AR9565.
2618          */
2619         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2620                 pCap->hw_caps |= ATH9K_HW_CAP_FCC_BAND_SWITCH;
2621
2622         return 0;
2623 }
2624
2625 /****************************/
2626 /* GPIO / RFKILL / Antennae */
2627 /****************************/
2628
2629 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2630                                          u32 gpio, u32 type)
2631 {
2632         int addr;
2633         u32 gpio_shift, tmp;
2634
2635         if (gpio > 11)
2636                 addr = AR_GPIO_OUTPUT_MUX3;
2637         else if (gpio > 5)
2638                 addr = AR_GPIO_OUTPUT_MUX2;
2639         else
2640                 addr = AR_GPIO_OUTPUT_MUX1;
2641
2642         gpio_shift = (gpio % 6) * 5;
2643
2644         if (AR_SREV_9280_20_OR_LATER(ah)
2645             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2646                 REG_RMW(ah, addr, (type << gpio_shift),
2647                         (0x1f << gpio_shift));
2648         } else {
2649                 tmp = REG_READ(ah, addr);
2650                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2651                 tmp &= ~(0x1f << gpio_shift);
2652                 tmp |= (type << gpio_shift);
2653                 REG_WRITE(ah, addr, tmp);
2654         }
2655 }
2656
2657 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2658 {
2659         u32 gpio_shift;
2660
2661         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2662
2663         if (AR_DEVID_7010(ah)) {
2664                 gpio_shift = gpio;
2665                 REG_RMW(ah, AR7010_GPIO_OE,
2666                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2667                         (AR7010_GPIO_OE_MASK << gpio_shift));
2668                 return;
2669         }
2670
2671         gpio_shift = gpio << 1;
2672         REG_RMW(ah,
2673                 AR_GPIO_OE_OUT,
2674                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2675                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2676 }
2677 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2678
2679 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2680 {
2681 #define MS_REG_READ(x, y) \
2682         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2683
2684         if (gpio >= ah->caps.num_gpio_pins)
2685                 return 0xffffffff;
2686
2687         if (AR_DEVID_7010(ah)) {
2688                 u32 val;
2689                 val = REG_READ(ah, AR7010_GPIO_IN);
2690                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2691         } else if (AR_SREV_9300_20_OR_LATER(ah))
2692                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2693                         AR_GPIO_BIT(gpio)) != 0;
2694         else if (AR_SREV_9271(ah))
2695                 return MS_REG_READ(AR9271, gpio) != 0;
2696         else if (AR_SREV_9287_11_OR_LATER(ah))
2697                 return MS_REG_READ(AR9287, gpio) != 0;
2698         else if (AR_SREV_9285_12_OR_LATER(ah))
2699                 return MS_REG_READ(AR9285, gpio) != 0;
2700         else if (AR_SREV_9280_20_OR_LATER(ah))
2701                 return MS_REG_READ(AR928X, gpio) != 0;
2702         else
2703                 return MS_REG_READ(AR, gpio) != 0;
2704 }
2705 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2706
2707 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2708                          u32 ah_signal_type)
2709 {
2710         u32 gpio_shift;
2711
2712         if (AR_DEVID_7010(ah)) {
2713                 gpio_shift = gpio;
2714                 REG_RMW(ah, AR7010_GPIO_OE,
2715                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2716                         (AR7010_GPIO_OE_MASK << gpio_shift));
2717                 return;
2718         }
2719
2720         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2721         gpio_shift = 2 * gpio;
2722         REG_RMW(ah,
2723                 AR_GPIO_OE_OUT,
2724                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2725                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2726 }
2727 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2728
2729 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2730 {
2731         if (AR_DEVID_7010(ah)) {
2732                 val = val ? 0 : 1;
2733                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2734                         AR_GPIO_BIT(gpio));
2735                 return;
2736         }
2737
2738         if (AR_SREV_9271(ah))
2739                 val = ~val;
2740
2741         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2742                 AR_GPIO_BIT(gpio));
2743 }
2744 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2745
2746 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2747 {
2748         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2749 }
2750 EXPORT_SYMBOL(ath9k_hw_setantenna);
2751
2752 /*********************/
2753 /* General Operation */
2754 /*********************/
2755
2756 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2757 {
2758         u32 bits = REG_READ(ah, AR_RX_FILTER);
2759         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2760
2761         if (phybits & AR_PHY_ERR_RADAR)
2762                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2763         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2764                 bits |= ATH9K_RX_FILTER_PHYERR;
2765
2766         return bits;
2767 }
2768 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2769
2770 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2771 {
2772         u32 phybits;
2773
2774         ENABLE_REGWRITE_BUFFER(ah);
2775
2776         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2777                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2778
2779         REG_WRITE(ah, AR_RX_FILTER, bits);
2780
2781         phybits = 0;
2782         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2783                 phybits |= AR_PHY_ERR_RADAR;
2784         if (bits & ATH9K_RX_FILTER_PHYERR)
2785                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2786         REG_WRITE(ah, AR_PHY_ERR, phybits);
2787
2788         if (phybits)
2789                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2790         else
2791                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2792
2793         REGWRITE_BUFFER_FLUSH(ah);
2794 }
2795 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2796
2797 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2798 {
2799         if (ath9k_hw_mci_is_enabled(ah))
2800                 ar9003_mci_bt_gain_ctrl(ah);
2801
2802         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2803                 return false;
2804
2805         ath9k_hw_init_pll(ah, NULL);
2806         ah->htc_reset_init = true;
2807         return true;
2808 }
2809 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2810
2811 bool ath9k_hw_disable(struct ath_hw *ah)
2812 {
2813         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2814                 return false;
2815
2816         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2817                 return false;
2818
2819         ath9k_hw_init_pll(ah, NULL);
2820         return true;
2821 }
2822 EXPORT_SYMBOL(ath9k_hw_disable);
2823
2824 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2825 {
2826         enum eeprom_param gain_param;
2827
2828         if (IS_CHAN_2GHZ(chan))
2829                 gain_param = EEP_ANTENNA_GAIN_2G;
2830         else
2831                 gain_param = EEP_ANTENNA_GAIN_5G;
2832
2833         return ah->eep_ops->get_eeprom(ah, gain_param);
2834 }
2835
2836 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2837                             bool test)
2838 {
2839         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2840         struct ieee80211_channel *channel;
2841         int chan_pwr, new_pwr, max_gain;
2842         int ant_gain, ant_reduction = 0;
2843
2844         if (!chan)
2845                 return;
2846
2847         channel = chan->chan;
2848         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2849         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2850         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2851
2852         ant_gain = get_antenna_gain(ah, chan);
2853         if (ant_gain > max_gain)
2854                 ant_reduction = ant_gain - max_gain;
2855
2856         ah->eep_ops->set_txpower(ah, chan,
2857                                  ath9k_regd_get_ctl(reg, chan),
2858                                  ant_reduction, new_pwr, test);
2859 }
2860
2861 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2862 {
2863         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2864         struct ath9k_channel *chan = ah->curchan;
2865         struct ieee80211_channel *channel = chan->chan;
2866
2867         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2868         if (test)
2869                 channel->max_power = MAX_RATE_POWER / 2;
2870
2871         ath9k_hw_apply_txpower(ah, chan, test);
2872
2873         if (test)
2874                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2875 }
2876 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2877
2878 void ath9k_hw_setopmode(struct ath_hw *ah)
2879 {
2880         ath9k_hw_set_operating_mode(ah, ah->opmode);
2881 }
2882 EXPORT_SYMBOL(ath9k_hw_setopmode);
2883
2884 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2885 {
2886         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2887         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2888 }
2889 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2890
2891 void ath9k_hw_write_associd(struct ath_hw *ah)
2892 {
2893         struct ath_common *common = ath9k_hw_common(ah);
2894
2895         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2896         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2897                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2898 }
2899 EXPORT_SYMBOL(ath9k_hw_write_associd);
2900
2901 #define ATH9K_MAX_TSF_READ 10
2902
2903 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2904 {
2905         u32 tsf_lower, tsf_upper1, tsf_upper2;
2906         int i;
2907
2908         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2909         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2910                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2911                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2912                 if (tsf_upper2 == tsf_upper1)
2913                         break;
2914                 tsf_upper1 = tsf_upper2;
2915         }
2916
2917         WARN_ON( i == ATH9K_MAX_TSF_READ );
2918
2919         return (((u64)tsf_upper1 << 32) | tsf_lower);
2920 }
2921 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2922
2923 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2924 {
2925         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2926         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2927 }
2928 EXPORT_SYMBOL(ath9k_hw_settsf64);
2929
2930 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2931 {
2932         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2933                            AH_TSF_WRITE_TIMEOUT))
2934                 ath_dbg(ath9k_hw_common(ah), RESET,
2935                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2936
2937         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2938 }
2939 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2940
2941 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2942 {
2943         if (set)
2944                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2945         else
2946                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2947 }
2948 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2949
2950 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2951 {
2952         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2953         u32 macmode;
2954
2955         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2956                 macmode = AR_2040_JOINED_RX_CLEAR;
2957         else
2958                 macmode = 0;
2959
2960         REG_WRITE(ah, AR_2040_MODE, macmode);
2961 }
2962
2963 /* HW Generic timers configuration */
2964
2965 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2966 {
2967         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2968         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2969         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2970         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2971         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2972         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2973         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2974         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2975         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2976         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2977                                 AR_NDP2_TIMER_MODE, 0x0002},
2978         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2979                                 AR_NDP2_TIMER_MODE, 0x0004},
2980         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2981                                 AR_NDP2_TIMER_MODE, 0x0008},
2982         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2983                                 AR_NDP2_TIMER_MODE, 0x0010},
2984         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2985                                 AR_NDP2_TIMER_MODE, 0x0020},
2986         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2987                                 AR_NDP2_TIMER_MODE, 0x0040},
2988         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2989                                 AR_NDP2_TIMER_MODE, 0x0080}
2990 };
2991
2992 /* HW generic timer primitives */
2993
2994 /* compute and clear index of rightmost 1 */
2995 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2996 {
2997         u32 b;
2998
2999         b = *mask;
3000         b &= (0-b);
3001         *mask &= ~b;
3002         b *= debruijn32;
3003         b >>= 27;
3004
3005         return timer_table->gen_timer_index[b];
3006 }
3007
3008 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
3009 {
3010         return REG_READ(ah, AR_TSF_L32);
3011 }
3012 EXPORT_SYMBOL(ath9k_hw_gettsf32);
3013
3014 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
3015                                           void (*trigger)(void *),
3016                                           void (*overflow)(void *),
3017                                           void *arg,
3018                                           u8 timer_index)
3019 {
3020         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3021         struct ath_gen_timer *timer;
3022
3023         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
3024         if (timer == NULL)
3025                 return NULL;
3026
3027         /* allocate a hardware generic timer slot */
3028         timer_table->timers[timer_index] = timer;
3029         timer->index = timer_index;
3030         timer->trigger = trigger;
3031         timer->overflow = overflow;
3032         timer->arg = arg;
3033
3034         return timer;
3035 }
3036 EXPORT_SYMBOL(ath_gen_timer_alloc);
3037
3038 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3039                               struct ath_gen_timer *timer,
3040                               u32 trig_timeout,
3041                               u32 timer_period)
3042 {
3043         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3044         u32 tsf, timer_next;
3045
3046         BUG_ON(!timer_period);
3047
3048         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
3049
3050         tsf = ath9k_hw_gettsf32(ah);
3051
3052         timer_next = tsf + trig_timeout;
3053
3054         ath_dbg(ath9k_hw_common(ah), BTCOEX,
3055                 "current tsf %x period %x timer_next %x\n",
3056                 tsf, timer_period, timer_next);
3057
3058         /*
3059          * Program generic timer registers
3060          */
3061         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3062                  timer_next);
3063         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3064                   timer_period);
3065         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3066                     gen_tmr_configuration[timer->index].mode_mask);
3067
3068         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3069                 /*
3070                  * Starting from AR9462, each generic timer can select which tsf
3071                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3072                  * 8 - 15  use tsf2.
3073                  */
3074                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3075                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3076                                        (1 << timer->index));
3077                 else
3078                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3079                                        (1 << timer->index));
3080         }
3081
3082         /* Enable both trigger and thresh interrupt masks */
3083         REG_SET_BIT(ah, AR_IMR_S5,
3084                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3085                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3086 }
3087 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3088
3089 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3090 {
3091         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3092
3093         if ((timer->index < AR_FIRST_NDP_TIMER) ||
3094                 (timer->index >= ATH_MAX_GEN_TIMER)) {
3095                 return;
3096         }
3097
3098         /* Clear generic timer enable bits. */
3099         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3100                         gen_tmr_configuration[timer->index].mode_mask);
3101
3102         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3103                 /*
3104                  * Need to switch back to TSF if it was using TSF2.
3105                  */
3106                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3107                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3108                                     (1 << timer->index));
3109                 }
3110         }
3111
3112         /* Disable both trigger and thresh interrupt masks */
3113         REG_CLR_BIT(ah, AR_IMR_S5,
3114                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3115                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3116
3117         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
3118 }
3119 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3120
3121 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3122 {
3123         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3124
3125         /* free the hardware generic timer slot */
3126         timer_table->timers[timer->index] = NULL;
3127         kfree(timer);
3128 }
3129 EXPORT_SYMBOL(ath_gen_timer_free);
3130
3131 /*
3132  * Generic Timer Interrupts handling
3133  */
3134 void ath_gen_timer_isr(struct ath_hw *ah)
3135 {
3136         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3137         struct ath_gen_timer *timer;
3138         struct ath_common *common = ath9k_hw_common(ah);
3139         u32 trigger_mask, thresh_mask, index;
3140
3141         /* get hardware generic timer interrupt status */
3142         trigger_mask = ah->intr_gen_timer_trigger;
3143         thresh_mask = ah->intr_gen_timer_thresh;
3144         trigger_mask &= timer_table->timer_mask.val;
3145         thresh_mask &= timer_table->timer_mask.val;
3146
3147         trigger_mask &= ~thresh_mask;
3148
3149         while (thresh_mask) {
3150                 index = rightmost_index(timer_table, &thresh_mask);
3151                 timer = timer_table->timers[index];
3152                 BUG_ON(!timer);
3153                 ath_dbg(common, BTCOEX, "TSF overflow for Gen timer %d\n",
3154                         index);
3155                 timer->overflow(timer->arg);
3156         }
3157
3158         while (trigger_mask) {
3159                 index = rightmost_index(timer_table, &trigger_mask);
3160                 timer = timer_table->timers[index];
3161                 BUG_ON(!timer);
3162                 ath_dbg(common, BTCOEX,
3163                         "Gen timer[%d] trigger\n", index);
3164                 timer->trigger(timer->arg);
3165         }
3166 }
3167 EXPORT_SYMBOL(ath_gen_timer_isr);
3168
3169 /********/
3170 /* HTC  */
3171 /********/
3172
3173 static struct {
3174         u32 version;
3175         const char * name;
3176 } ath_mac_bb_names[] = {
3177         /* Devices with external radios */
3178         { AR_SREV_VERSION_5416_PCI,     "5416" },
3179         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3180         { AR_SREV_VERSION_9100,         "9100" },
3181         { AR_SREV_VERSION_9160,         "9160" },
3182         /* Single-chip solutions */
3183         { AR_SREV_VERSION_9280,         "9280" },
3184         { AR_SREV_VERSION_9285,         "9285" },
3185         { AR_SREV_VERSION_9287,         "9287" },
3186         { AR_SREV_VERSION_9271,         "9271" },
3187         { AR_SREV_VERSION_9300,         "9300" },
3188         { AR_SREV_VERSION_9330,         "9330" },
3189         { AR_SREV_VERSION_9340,         "9340" },
3190         { AR_SREV_VERSION_9485,         "9485" },
3191         { AR_SREV_VERSION_9462,         "9462" },
3192         { AR_SREV_VERSION_9550,         "9550" },
3193         { AR_SREV_VERSION_9565,         "9565" },
3194 };
3195
3196 /* For devices with external radios */
3197 static struct {
3198         u16 version;
3199         const char * name;
3200 } ath_rf_names[] = {
3201         { 0,                            "5133" },
3202         { AR_RAD5133_SREV_MAJOR,        "5133" },
3203         { AR_RAD5122_SREV_MAJOR,        "5122" },
3204         { AR_RAD2133_SREV_MAJOR,        "2133" },
3205         { AR_RAD2122_SREV_MAJOR,        "2122" }
3206 };
3207
3208 /*
3209  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3210  */
3211 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3212 {
3213         int i;
3214
3215         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3216                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3217                         return ath_mac_bb_names[i].name;
3218                 }
3219         }
3220
3221         return "????";
3222 }
3223
3224 /*
3225  * Return the RF name. "????" is returned if the RF is unknown.
3226  * Used for devices with external radios.
3227  */
3228 static const char *ath9k_hw_rf_name(u16 rf_version)
3229 {
3230         int i;
3231
3232         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3233                 if (ath_rf_names[i].version == rf_version) {
3234                         return ath_rf_names[i].name;
3235                 }
3236         }
3237
3238         return "????";
3239 }
3240
3241 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3242 {
3243         int used;
3244
3245         /* chipsets >= AR9280 are single-chip */
3246         if (AR_SREV_9280_20_OR_LATER(ah)) {
3247                 used = snprintf(hw_name, len,
3248                                "Atheros AR%s Rev:%x",
3249                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3250                                ah->hw_version.macRev);
3251         }
3252         else {
3253                 used = snprintf(hw_name, len,
3254                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3255                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3256                                ah->hw_version.macRev,
3257                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3258                                                 AR_RADIO_SREV_MAJOR)),
3259                                ah->hw_version.phyRev);
3260         }
3261
3262         hw_name[used] = '\0';
3263 }
3264 EXPORT_SYMBOL(ath9k_hw_name);