drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27 #include "ar9003_phy.h"
  28 #include "debug.h"
  29 #include "ath9k.h"
  30
  31 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  32
  33 MODULE_AUTHOR("Atheros Communications");
  34 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  35 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  36 MODULE_LICENSE("Dual BSD/GPL");
  37
  38 static int __init ath9k_init(void)
  39 {
  40         return 0;
  41 }
  42 module_init(ath9k_init);
  43
  44 static void __exit ath9k_exit(void)
  45 {
  46         return;
  47 }
  48 module_exit(ath9k_exit);
  49
  50 /* Private hardware callbacks */
  51
  52 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 #ifdef CONFIG_ATH9K_DEBUGFS
  85
  86 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause)
  87 {
  88         struct ath_softc *sc = common->priv;
  89         if (sync_cause)
  90                 sc->debug.stats.istats.sync_cause_all++;
  91         if (sync_cause & AR_INTR_SYNC_RTC_IRQ)
  92                 sc->debug.stats.istats.sync_rtc_irq++;
  93         if (sync_cause & AR_INTR_SYNC_MAC_IRQ)
  94                 sc->debug.stats.istats.sync_mac_irq++;
  95         if (sync_cause & AR_INTR_SYNC_EEPROM_ILLEGAL_ACCESS)
  96                 sc->debug.stats.istats.eeprom_illegal_access++;
  97         if (sync_cause & AR_INTR_SYNC_APB_TIMEOUT)
  98                 sc->debug.stats.istats.apb_timeout++;
  99         if (sync_cause & AR_INTR_SYNC_PCI_MODE_CONFLICT)
 100                 sc->debug.stats.istats.pci_mode_conflict++;
 101         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL)
 102                 sc->debug.stats.istats.host1_fatal++;
 103         if (sync_cause & AR_INTR_SYNC_HOST1_PERR)
 104                 sc->debug.stats.istats.host1_perr++;
 105         if (sync_cause & AR_INTR_SYNC_TRCV_FIFO_PERR)
 106                 sc->debug.stats.istats.trcv_fifo_perr++;
 107         if (sync_cause & AR_INTR_SYNC_RADM_CPL_EP)
 108                 sc->debug.stats.istats.radm_cpl_ep++;
 109         if (sync_cause & AR_INTR_SYNC_RADM_CPL_DLLP_ABORT)
 110                 sc->debug.stats.istats.radm_cpl_dllp_abort++;
 111         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TLP_ABORT)
 112                 sc->debug.stats.istats.radm_cpl_tlp_abort++;
 113         if (sync_cause & AR_INTR_SYNC_RADM_CPL_ECRC_ERR)
 114                 sc->debug.stats.istats.radm_cpl_ecrc_err++;
 115         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT)
 116                 sc->debug.stats.istats.radm_cpl_timeout++;
 117         if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 118                 sc->debug.stats.istats.local_timeout++;
 119         if (sync_cause & AR_INTR_SYNC_PM_ACCESS)
 120                 sc->debug.stats.istats.pm_access++;
 121         if (sync_cause & AR_INTR_SYNC_MAC_AWAKE)
 122                 sc->debug.stats.istats.mac_awake++;
 123         if (sync_cause & AR_INTR_SYNC_MAC_ASLEEP)
 124                 sc->debug.stats.istats.mac_asleep++;
 125         if (sync_cause & AR_INTR_SYNC_MAC_SLEEP_ACCESS)
 126                 sc->debug.stats.istats.mac_sleep_access++;
 127 }
 128 #endif
 129
 130
 131 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
 132 {
 133         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 134         struct ath_common *common = ath9k_hw_common(ah);
 135         unsigned int clockrate;
 136
 137         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
 138         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
 139                 clockrate = 117;
 140         else if (!ah->curchan) /* should really check for CCK instead */
 141                 clockrate = ATH9K_CLOCK_RATE_CCK;
 142         else if (conf->chandef.chan->band == IEEE80211_BAND_2GHZ)
 143                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 144         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 145                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 146         else
 147                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 148
 149         if (conf_is_ht40(conf))
 150                 clockrate *= 2;
 151
 152         if (ah->curchan) {
 153                 if (IS_CHAN_HALF_RATE(ah->curchan))
 154                         clockrate /= 2;
 155                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 156                         clockrate /= 4;
 157         }
 158
 159         common->clockrate = clockrate;
 160 }
 161
 162 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 163 {
 164         struct ath_common *common = ath9k_hw_common(ah);
 165
 166         return usecs * common->clockrate;
 167 }
 168
 169 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 170 {
 171         int i;
 172
 173         BUG_ON(timeout < AH_TIME_QUANTUM);
 174
 175         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 176                 if ((REG_READ(ah, reg) & mask) == val)
 177                         return true;
 178
 179                 udelay(AH_TIME_QUANTUM);
 180         }
 181
 182         ath_dbg(ath9k_hw_common(ah), ANY,
 183                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 184                 timeout, reg, REG_READ(ah, reg), mask, val);
 185
 186         return false;
 187 }
 188 EXPORT_SYMBOL(ath9k_hw_wait);
 189
 190 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 191                           int hw_delay)
 192 {
 193         hw_delay /= 10;
 194
 195         if (IS_CHAN_HALF_RATE(chan))
 196                 hw_delay *= 2;
 197         else if (IS_CHAN_QUARTER_RATE(chan))
 198                 hw_delay *= 4;
 199
 200         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 201 }
 202
 203 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 204                           int column, unsigned int *writecnt)
 205 {
 206         int r;
 207
 208         ENABLE_REGWRITE_BUFFER(ah);
 209         for (r = 0; r < array->ia_rows; r++) {
 210                 REG_WRITE(ah, INI_RA(array, r, 0),
 211                           INI_RA(array, r, column));
 212                 DO_DELAY(*writecnt);
 213         }
 214         REGWRITE_BUFFER_FLUSH(ah);
 215 }
 216
 217 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 218 {
 219         u32 retval;
 220         int i;
 221
 222         for (i = 0, retval = 0; i < n; i++) {
 223                 retval = (retval << 1) | (val & 1);
 224                 val >>= 1;
 225         }
 226         return retval;
 227 }
 228
 229 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 230                            u8 phy, int kbps,
 231                            u32 frameLen, u16 rateix,
 232                            bool shortPreamble)
 233 {
 234         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 235
 236         if (kbps == 0)
 237                 return 0;
 238
 239         switch (phy) {
 240         case WLAN_RC_PHY_CCK:
 241                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 242                 if (shortPreamble)
 243                         phyTime >>= 1;
 244                 numBits = frameLen << 3;
 245                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 246                 break;
 247         case WLAN_RC_PHY_OFDM:
 248                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 249                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 250                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 251                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 252                         txTime = OFDM_SIFS_TIME_QUARTER
 253                                 + OFDM_PREAMBLE_TIME_QUARTER
 254                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 255                 } else if (ah->curchan &&
 256                            IS_CHAN_HALF_RATE(ah->curchan)) {
 257                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 258                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 259                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 260                         txTime = OFDM_SIFS_TIME_HALF +
 261                                 OFDM_PREAMBLE_TIME_HALF
 262                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 263                 } else {
 264                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 265                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 266                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 267                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 268                                 + (numSymbols * OFDM_SYMBOL_TIME);
 269                 }
 270                 break;
 271         default:
 272                 ath_err(ath9k_hw_common(ah),
 273                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 274                 txTime = 0;
 275                 break;
 276         }
 277
 278         return txTime;
 279 }
 280 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 281
 282 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 283                                   struct ath9k_channel *chan,
 284                                   struct chan_centers *centers)
 285 {
 286         int8_t extoff;
 287
 288         if (!IS_CHAN_HT40(chan)) {
 289                 centers->ctl_center = centers->ext_center =
 290                         centers->synth_center = chan->channel;
 291                 return;
 292         }
 293
 294         if (IS_CHAN_HT40PLUS(chan)) {
 295                 centers->synth_center =
 296                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 297                 extoff = 1;
 298         } else {
 299                 centers->synth_center =
 300                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 301                 extoff = -1;
 302         }
 303
 304         centers->ctl_center =
 305                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 306         /* 25 MHz spacing is supported by hw but not on upper layers */
 307         centers->ext_center =
 308                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 309 }
 310
 311 /******************/
 312 /* Chip Revisions */
 313 /******************/
 314
 315 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 316 {
 317         u32 val;
 318
 319         switch (ah->hw_version.devid) {
 320         case AR5416_AR9100_DEVID:
 321                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 322                 break;
 323         case AR9300_DEVID_AR9330:
 324                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 325                 if (ah->get_mac_revision) {
 326                         ah->hw_version.macRev = ah->get_mac_revision();
 327                 } else {
 328                         val = REG_READ(ah, AR_SREV);
 329                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 330                 }
 331                 return;
 332         case AR9300_DEVID_AR9340:
 333                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 334                 val = REG_READ(ah, AR_SREV);
 335                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 336                 return;
 337         case AR9300_DEVID_QCA955X:
 338                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 339                 return;
 340         }
 341
 342         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 343
 344         if (val == 0xFF) {
 345                 val = REG_READ(ah, AR_SREV);
 346                 ah->hw_version.macVersion =
 347                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 348                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 349
 350                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 351                         ah->is_pciexpress = true;
 352                 else
 353                         ah->is_pciexpress = (val &
 354                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 355         } else {
 356                 if (!AR_SREV_9100(ah))
 357                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 358
 359                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 360
 361                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 362                         ah->is_pciexpress = true;
 363         }
 364 }
 365
 366 /************************************/
 367 /* HW Attach, Detach, Init Routines */
 368 /************************************/
 369
 370 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 371 {
 372         if (!AR_SREV_5416(ah))
 373                 return;
 374
 375         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 376         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 377         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 378         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 379         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 380         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 381         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 382         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 383         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 384
 385         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 386 }
 387
 388 /* This should work for all families including legacy */
 389 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 390 {
 391         struct ath_common *common = ath9k_hw_common(ah);
 392         u32 regAddr[2] = { AR_STA_ID0 };
 393         u32 regHold[2];
 394         static const u32 patternData[4] = {
 395                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 396         };
 397         int i, j, loop_max;
 398
 399         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 400                 loop_max = 2;
 401                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 402         } else
 403                 loop_max = 1;
 404
 405         for (i = 0; i < loop_max; i++) {
 406                 u32 addr = regAddr[i];
 407                 u32 wrData, rdData;
 408
 409                 regHold[i] = REG_READ(ah, addr);
 410                 for (j = 0; j < 0x100; j++) {
 411                         wrData = (j << 16) | j;
 412                         REG_WRITE(ah, addr, wrData);
 413                         rdData = REG_READ(ah, addr);
 414                         if (rdData != wrData) {
 415                                 ath_err(common,
 416                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 417                                         addr, wrData, rdData);
 418                                 return false;
 419                         }
 420                 }
 421                 for (j = 0; j < 4; j++) {
 422                         wrData = patternData[j];
 423                         REG_WRITE(ah, addr, wrData);
 424                         rdData = REG_READ(ah, addr);
 425                         if (wrData != rdData) {
 426                                 ath_err(common,
 427                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 428                                         addr, wrData, rdData);
 429                                 return false;
 430                         }
 431                 }
 432                 REG_WRITE(ah, regAddr[i], regHold[i]);
 433         }
 434         udelay(100);
 435
 436         return true;
 437 }
 438
 439 static void ath9k_hw_init_config(struct ath_hw *ah)
 440 {
 441         int i;
 442
 443         ah->config.dma_beacon_response_time = 1;
 444         ah->config.sw_beacon_response_time = 6;
 445         ah->config.additional_swba_backoff = 0;
 446         ah->config.ack_6mb = 0x0;
 447         ah->config.cwm_ignore_extcca = 0;
 448         ah->config.pcie_clock_req = 0;
 449         ah->config.analog_shiftreg = 1;
 450
 451         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 452                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 453                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 454         }
 455
 456         ah->config.rx_intr_mitigation = true;
 457         ah->config.pcieSerDesWrite = true;
 458
 459         /*
 460          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 461          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 462          * This means we use it for all AR5416 devices, and the few
 463          * minor PCI AR9280 devices out there.
 464          *
 465          * Serialization is required because these devices do not handle
 466          * well the case of two concurrent reads/writes due to the latency
 467          * involved. During one read/write another read/write can be issued
 468          * on another CPU while the previous read/write may still be working
 469          * on our hardware, if we hit this case the hardware poops in a loop.
 470          * We prevent this by serializing reads and writes.
 471          *
 472          * This issue is not present on PCI-Express devices or pre-AR5416
 473          * devices (legacy, 802.11abg).
 474          */
 475         if (num_possible_cpus() > 1)
 476                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 477 }
 478
 479 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 480 {
 481         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 482
 483         regulatory->country_code = CTRY_DEFAULT;
 484         regulatory->power_limit = MAX_RATE_POWER;
 485
 486         ah->hw_version.magic = AR5416_MAGIC;
 487         ah->hw_version.subvendorid = 0;
 488
 489         ah->atim_window = 0;
 490         ah->sta_id1_defaults =
 491                 AR_STA_ID1_CRPT_MIC_ENABLE |
 492                 AR_STA_ID1_MCAST_KSRCH;
 493         if (AR_SREV_9100(ah))
 494                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 495         ah->slottime = ATH9K_SLOT_TIME_9;
 496         ah->globaltxtimeout = (u32) -1;
 497         ah->power_mode = ATH9K_PM_UNDEFINED;
 498         ah->htc_reset_init = true;
 499 }
 500
 501 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 502 {
 503         struct ath_common *common = ath9k_hw_common(ah);
 504         u32 sum;
 505         int i;
 506         u16 eeval;
 507         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 508
 509         sum = 0;
 510         for (i = 0; i < 3; i++) {
 511                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 512                 sum += eeval;
 513                 common->macaddr[2 * i] = eeval >> 8;
 514                 common->macaddr[2 * i + 1] = eeval & 0xff;
 515         }
 516         if (sum == 0 || sum == 0xffff * 3)
 517                 return -EADDRNOTAVAIL;
 518
 519         return 0;
 520 }
 521
 522 static int ath9k_hw_post_init(struct ath_hw *ah)
 523 {
 524         struct ath_common *common = ath9k_hw_common(ah);
 525         int ecode;
 526
 527         if (common->bus_ops->ath_bus_type != ATH_USB) {
 528                 if (!ath9k_hw_chip_test(ah))
 529                         return -ENODEV;
 530         }
 531
 532         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 533                 ecode = ar9002_hw_rf_claim(ah);
 534                 if (ecode != 0)
 535                         return ecode;
 536         }
 537
 538         ecode = ath9k_hw_eeprom_init(ah);
 539         if (ecode != 0)
 540                 return ecode;
 541
 542         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 543                 ah->eep_ops->get_eeprom_ver(ah),
 544                 ah->eep_ops->get_eeprom_rev(ah));
 545
 546         ath9k_hw_ani_init(ah);
 547
 548         /*
 549          * EEPROM needs to be initialized before we do this.
 550          * This is required for regulatory compliance.
 551          */
 552         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
 553                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 554                 if ((regdmn & 0xF0) == CTL_FCC) {
 555                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9462_FCC_2GHZ;
 556                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9462_FCC_5GHZ;
 557                 }
 558         }
 559
 560         return 0;
 561 }
 562
 563 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 564 {
 565         if (!AR_SREV_9300_20_OR_LATER(ah))
 566                 return ar9002_hw_attach_ops(ah);
 567
 568         ar9003_hw_attach_ops(ah);
 569         return 0;
 570 }
 571
 572 /* Called for all hardware families */
 573 static int __ath9k_hw_init(struct ath_hw *ah)
 574 {
 575         struct ath_common *common = ath9k_hw_common(ah);
 576         int r = 0;
 577
 578         ath9k_hw_read_revisions(ah);
 579
 580         /*
 581          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 582          * We need to do this to avoid RMW of this register. We cannot
 583          * read the reg when chip is asleep.
 584          */
 585         if (AR_SREV_9300_20_OR_LATER(ah)) {
 586                 ah->WARegVal = REG_READ(ah, AR_WA);
 587                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 588                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 589         }
 590
 591         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 592                 ath_err(common, "Couldn't reset chip\n");
 593                 return -EIO;
 594         }
 595
 596         if (AR_SREV_9565(ah)) {
 597                 ah->WARegVal |= AR_WA_BIT22;
 598                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 599         }
 600
 601         ath9k_hw_init_defaults(ah);
 602         ath9k_hw_init_config(ah);
 603
 604         r = ath9k_hw_attach_ops(ah);
 605         if (r)
 606                 return r;
 607
 608         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 609                 ath_err(common, "Couldn't wakeup chip\n");
 610                 return -EIO;
 611         }
 612
 613         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 614                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 615                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 616                      !ah->is_pciexpress)) {
 617                         ah->config.serialize_regmode =
 618                                 SER_REG_MODE_ON;
 619                 } else {
 620                         ah->config.serialize_regmode =
 621                                 SER_REG_MODE_OFF;
 622                 }
 623         }
 624
 625         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 626                 ah->config.serialize_regmode);
 627
 628         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 629                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 630         else
 631                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 632
 633         switch (ah->hw_version.macVersion) {
 634         case AR_SREV_VERSION_5416_PCI:
 635         case AR_SREV_VERSION_5416_PCIE:
 636         case AR_SREV_VERSION_9160:
 637         case AR_SREV_VERSION_9100:
 638         case AR_SREV_VERSION_9280:
 639         case AR_SREV_VERSION_9285:
 640         case AR_SREV_VERSION_9287:
 641         case AR_SREV_VERSION_9271:
 642         case AR_SREV_VERSION_9300:
 643         case AR_SREV_VERSION_9330:
 644         case AR_SREV_VERSION_9485:
 645         case AR_SREV_VERSION_9340:
 646         case AR_SREV_VERSION_9462:
 647         case AR_SREV_VERSION_9550:
 648         case AR_SREV_VERSION_9565:
 649                 break;
 650         default:
 651                 ath_err(common,
 652                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 653                         ah->hw_version.macVersion, ah->hw_version.macRev);
 654                 return -EOPNOTSUPP;
 655         }
 656
 657         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 658             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 659                 ah->is_pciexpress = false;
 660
 661         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 662         ath9k_hw_init_cal_settings(ah);
 663
 664         ah->ani_function = ATH9K_ANI_ALL;
 665         if (!AR_SREV_9300_20_OR_LATER(ah))
 666                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 667
 668         if (!ah->is_pciexpress)
 669                 ath9k_hw_disablepcie(ah);
 670
 671         r = ath9k_hw_post_init(ah);
 672         if (r)
 673                 return r;
 674
 675         ath9k_hw_init_mode_gain_regs(ah);
 676         r = ath9k_hw_fill_cap_info(ah);
 677         if (r)
 678                 return r;
 679
 680         r = ath9k_hw_init_macaddr(ah);
 681         if (r) {
 682                 ath_err(common, "Failed to initialize MAC address\n");
 683                 return r;
 684         }
 685
 686         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 687                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 688         else
 689                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 690
 691         if (AR_SREV_9330(ah))
 692                 ah->bb_watchdog_timeout_ms = 85;
 693         else
 694                 ah->bb_watchdog_timeout_ms = 25;
 695
 696         common->state = ATH_HW_INITIALIZED;
 697
 698         return 0;
 699 }
 700
 701 int ath9k_hw_init(struct ath_hw *ah)
 702 {
 703         int ret;
 704         struct ath_common *common = ath9k_hw_common(ah);
 705
 706         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 707         switch (ah->hw_version.devid) {
 708         case AR5416_DEVID_PCI:
 709         case AR5416_DEVID_PCIE:
 710         case AR5416_AR9100_DEVID:
 711         case AR9160_DEVID_PCI:
 712         case AR9280_DEVID_PCI:
 713         case AR9280_DEVID_PCIE:
 714         case AR9285_DEVID_PCIE:
 715         case AR9287_DEVID_PCI:
 716         case AR9287_DEVID_PCIE:
 717         case AR2427_DEVID_PCIE:
 718         case AR9300_DEVID_PCIE:
 719         case AR9300_DEVID_AR9485_PCIE:
 720         case AR9300_DEVID_AR9330:
 721         case AR9300_DEVID_AR9340:
 722         case AR9300_DEVID_QCA955X:
 723         case AR9300_DEVID_AR9580:
 724         case AR9300_DEVID_AR9462:
 725         case AR9485_DEVID_AR1111:
 726         case AR9300_DEVID_AR9565:
 727                 break;
 728         default:
 729                 if (common->bus_ops->ath_bus_type == ATH_USB)
 730                         break;
 731                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 732                         ah->hw_version.devid);
 733                 return -EOPNOTSUPP;
 734         }
 735
 736         ret = __ath9k_hw_init(ah);
 737         if (ret) {
 738                 ath_err(common,
 739                         "Unable to initialize hardware; initialization status: %d\n",
 740                         ret);
 741                 return ret;
 742         }
 743
 744         return 0;
 745 }
 746 EXPORT_SYMBOL(ath9k_hw_init);
 747
 748 static void ath9k_hw_init_qos(struct ath_hw *ah)
 749 {
 750         ENABLE_REGWRITE_BUFFER(ah);
 751
 752         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 753         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 754
 755         REG_WRITE(ah, AR_QOS_NO_ACK,
 756                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 757                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 758                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 759
 760         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 761         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 762         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 763         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 764         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 765
 766         REGWRITE_BUFFER_FLUSH(ah);
 767 }
 768
 769 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 770 {
 771         struct ath_common *common = ath9k_hw_common(ah);
 772         int i = 0;
 773
 774         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 775         udelay(100);
 776         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 777
 778         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 779
 780                 udelay(100);
 781
 782                 if (WARN_ON_ONCE(i >= 100)) {
 783                         ath_err(common, "PLL4 meaurement not done\n");
 784                         break;
 785                 }
 786
 787                 i++;
 788         }
 789
 790         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 791 }
 792 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 793
 794 static void ath9k_hw_init_pll(struct ath_hw *ah,
 795                               struct ath9k_channel *chan)
 796 {
 797         u32 pll;
 798
 799         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 800                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 801                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 802                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 803                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 804                               AR_CH0_DPLL2_KD, 0x40);
 805                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 806                               AR_CH0_DPLL2_KI, 0x4);
 807
 808                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 809                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 810                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 811                               AR_CH0_BB_DPLL1_NINI, 0x58);
 812                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 813                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 814
 815                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 816                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 817                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 818                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 819                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 820                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 821
 822                 /* program BB PLL phase_shift to 0x6 */
 823                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 824                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 825
 826                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 827                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 828                 udelay(1000);
 829         } else if (AR_SREV_9330(ah)) {
 830                 u32 ddr_dpll2, pll_control2, kd;
 831
 832                 if (ah->is_clk_25mhz) {
 833                         ddr_dpll2 = 0x18e82f01;
 834                         pll_control2 = 0xe04a3d;
 835                         kd = 0x1d;
 836                 } else {
 837                         ddr_dpll2 = 0x19e82f01;
 838                         pll_control2 = 0x886666;
 839                         kd = 0x3d;
 840                 }
 841
 842                 /* program DDR PLL ki and kd value */
 843                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 844
 845                 /* program DDR PLL phase_shift */
 846                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 847                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 848
 849                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 850                 udelay(1000);
 851
 852                 /* program refdiv, nint, frac to RTC register */
 853                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 854
 855                 /* program BB PLL kd and ki value */
 856                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 857                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 858
 859                 /* program BB PLL phase_shift */
 860                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 861                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 862         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 863                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 864
 865                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 866                 udelay(1000);
 867
 868                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 869                 udelay(100);
 870
 871                 if (ah->is_clk_25mhz) {
 872                         pll2_divint = 0x54;
 873                         pll2_divfrac = 0x1eb85;
 874                         refdiv = 3;
 875                 } else {
 876                         if (AR_SREV_9340(ah)) {
 877                                 pll2_divint = 88;
 878                                 pll2_divfrac = 0;
 879                                 refdiv = 5;
 880                         } else {
 881                                 pll2_divint = 0x11;
 882                                 pll2_divfrac = 0x26666;
 883                                 refdiv = 1;
 884                         }
 885                 }
 886
 887                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 888                 regval |= (0x1 << 16);
 889                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 890                 udelay(100);
 891
 892                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 893                           (pll2_divint << 18) | pll2_divfrac);
 894                 udelay(100);
 895
 896                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 897                 if (AR_SREV_9340(ah))
 898                         regval = (regval & 0x80071fff) | (0x1 << 30) |
 899                                  (0x1 << 13) | (0x4 << 26) | (0x18 << 19);
 900                 else
 901                         regval = (regval & 0x80071fff) | (0x3 << 30) |
 902                                  (0x1 << 13) | (0x4 << 26) | (0x60 << 19);
 903                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 904                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 905                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 906                 udelay(1000);
 907         }
 908
 909         pll = ath9k_hw_compute_pll_control(ah, chan);
 910         if (AR_SREV_9565(ah))
 911                 pll |= 0x40000;
 912         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 913
 914         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 915             AR_SREV_9550(ah))
 916                 udelay(1000);
 917
 918         /* Switch the core clock for ar9271 to 117Mhz */
 919         if (AR_SREV_9271(ah)) {
 920                 udelay(500);
 921                 REG_WRITE(ah, 0x50040, 0x304);
 922         }
 923
 924         udelay(RTC_PLL_SETTLE_DELAY);
 925
 926         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 927
 928         if (AR_SREV_9340(ah) || AR_SREV_9550(ah)) {
 929                 if (ah->is_clk_25mhz) {
 930                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 931                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 932                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 933                 } else {
 934                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 935                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 936                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 937                 }
 938                 udelay(100);
 939         }
 940 }
 941
 942 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 943                                           enum nl80211_iftype opmode)
 944 {
 945         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 946         u32 imr_reg = AR_IMR_TXERR |
 947                 AR_IMR_TXURN |
 948                 AR_IMR_RXERR |
 949                 AR_IMR_RXORN |
 950                 AR_IMR_BCNMISC;
 951
 952         if (AR_SREV_9340(ah) || AR_SREV_9550(ah))
 953                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 954
 955         if (AR_SREV_9300_20_OR_LATER(ah)) {
 956                 imr_reg |= AR_IMR_RXOK_HP;
 957                 if (ah->config.rx_intr_mitigation)
 958                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 959                 else
 960                         imr_reg |= AR_IMR_RXOK_LP;
 961
 962         } else {
 963                 if (ah->config.rx_intr_mitigation)
 964                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 965                 else
 966                         imr_reg |= AR_IMR_RXOK;
 967         }
 968
 969         if (ah->config.tx_intr_mitigation)
 970                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 971         else
 972                 imr_reg |= AR_IMR_TXOK;
 973
 974         ENABLE_REGWRITE_BUFFER(ah);
 975
 976         REG_WRITE(ah, AR_IMR, imr_reg);
 977         ah->imrs2_reg |= AR_IMR_S2_GTT;
 978         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 979
 980         if (!AR_SREV_9100(ah)) {
 981                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 982                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 983                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 984         }
 985
 986         REGWRITE_BUFFER_FLUSH(ah);
 987
 988         if (AR_SREV_9300_20_OR_LATER(ah)) {
 989                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 990                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 991                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 992                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 993         }
 994 }
 995
 996 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 997 {
 998         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 999         val = min(val, (u32) 0xFFFF);
1000         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
1001 }
1002
1003 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1004 {
1005         u32 val = ath9k_hw_mac_to_clks(ah, us);
1006         val = min(val, (u32) 0xFFFF);
1007         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1008 }
1009
1010 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1011 {
1012         u32 val = ath9k_hw_mac_to_clks(ah, us);
1013         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1014         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1015 }
1016
1017 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1018 {
1019         u32 val = ath9k_hw_mac_to_clks(ah, us);
1020         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1021         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1022 }
1023
1024 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1025 {
1026         if (tu > 0xFFFF) {
1027                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1028                         tu);
1029                 ah->globaltxtimeout = (u32) -1;
1030                 return false;
1031         } else {
1032                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1033                 ah->globaltxtimeout = tu;
1034                 return true;
1035         }
1036 }
1037
1038 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1039 {
1040         struct ath_common *common = ath9k_hw_common(ah);
1041         struct ieee80211_conf *conf = &common->hw->conf;
1042         const struct ath9k_channel *chan = ah->curchan;
1043         int acktimeout, ctstimeout, ack_offset = 0;
1044         int slottime;
1045         int sifstime;
1046         int rx_lat = 0, tx_lat = 0, eifs = 0;
1047         u32 reg;
1048
1049         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1050                 ah->misc_mode);
1051
1052         if (!chan)
1053                 return;
1054
1055         if (ah->misc_mode != 0)
1056                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1057
1058         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1059                 rx_lat = 41;
1060         else
1061                 rx_lat = 37;
1062         tx_lat = 54;
1063
1064         if (IS_CHAN_5GHZ(chan))
1065                 sifstime = 16;
1066         else
1067                 sifstime = 10;
1068
1069         if (IS_CHAN_HALF_RATE(chan)) {
1070                 eifs = 175;
1071                 rx_lat *= 2;
1072                 tx_lat *= 2;
1073                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1074                     tx_lat += 11;
1075
1076                 sifstime = 32;
1077                 ack_offset = 16;
1078                 slottime = 13;
1079         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1080                 eifs = 340;
1081                 rx_lat = (rx_lat * 4) - 1;
1082                 tx_lat *= 4;
1083                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1084                     tx_lat += 22;
1085
1086                 sifstime = 64;
1087                 ack_offset = 32;
1088                 slottime = 21;
1089         } else {
1090                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1091                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1092                         reg = AR_USEC_ASYNC_FIFO;
1093                 } else {
1094                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1095                                 common->clockrate;
1096                         reg = REG_READ(ah, AR_USEC);
1097                 }
1098                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1099                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1100
1101                 slottime = ah->slottime;
1102         }
1103
1104         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1105         slottime += 3 * ah->coverage_class;
1106         acktimeout = slottime + sifstime + ack_offset;
1107         ctstimeout = acktimeout;
1108
1109         /*
1110          * Workaround for early ACK timeouts, add an offset to match the
1111          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1112          * This was initially only meant to work around an issue with delayed
1113          * BA frames in some implementations, but it has been found to fix ACK
1114          * timeout issues in other cases as well.
1115          */
1116         if (conf->chandef.chan &&
1117             conf->chandef.chan->band == IEEE80211_BAND_2GHZ &&
1118             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1119                 acktimeout += 64 - sifstime - ah->slottime;
1120                 ctstimeout += 48 - sifstime - ah->slottime;
1121         }
1122
1123         ath9k_hw_set_sifs_time(ah, sifstime);
1124         ath9k_hw_setslottime(ah, slottime);
1125         ath9k_hw_set_ack_timeout(ah, acktimeout);
1126         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1127         if (ah->globaltxtimeout != (u32) -1)
1128                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1129
1130         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1131         REG_RMW(ah, AR_USEC,
1132                 (common->clockrate - 1) |
1133                 SM(rx_lat, AR_USEC_RX_LAT) |
1134                 SM(tx_lat, AR_USEC_TX_LAT),
1135                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1136
1137 }
1138 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1139
1140 void ath9k_hw_deinit(struct ath_hw *ah)
1141 {
1142         struct ath_common *common = ath9k_hw_common(ah);
1143
1144         if (common->state < ATH_HW_INITIALIZED)
1145                 return;
1146
1147         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1148 }
1149 EXPORT_SYMBOL(ath9k_hw_deinit);
1150
1151 /*******/
1152 /* INI */
1153 /*******/
1154
1155 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1156 {
1157         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1158
1159         if (IS_CHAN_2GHZ(chan))
1160                 ctl |= CTL_11G;
1161         else
1162                 ctl |= CTL_11A;
1163
1164         return ctl;
1165 }
1166
1167 /****************************************/
1168 /* Reset and Channel Switching Routines */
1169 /****************************************/
1170
1171 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1172 {
1173         struct ath_common *common = ath9k_hw_common(ah);
1174         int txbuf_size;
1175
1176         ENABLE_REGWRITE_BUFFER(ah);
1177
1178         /*
1179          * set AHB_MODE not to do cacheline prefetches
1180         */
1181         if (!AR_SREV_9300_20_OR_LATER(ah))
1182                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1183
1184         /*
1185          * let mac dma reads be in 128 byte chunks
1186          */
1187         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1188
1189         REGWRITE_BUFFER_FLUSH(ah);
1190
1191         /*
1192          * Restore TX Trigger Level to its pre-reset value.
1193          * The initial value depends on whether aggregation is enabled, and is
1194          * adjusted whenever underruns are detected.
1195          */
1196         if (!AR_SREV_9300_20_OR_LATER(ah))
1197                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1198
1199         ENABLE_REGWRITE_BUFFER(ah);
1200
1201         /*
1202          * let mac dma writes be in 128 byte chunks
1203          */
1204         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1205
1206         /*
1207          * Setup receive FIFO threshold to hold off TX activities
1208          */
1209         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1210
1211         if (AR_SREV_9300_20_OR_LATER(ah)) {
1212                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1213                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1214
1215                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1216                         ah->caps.rx_status_len);
1217         }
1218
1219         /*
1220          * reduce the number of usable entries in PCU TXBUF to avoid
1221          * wrap around issues.
1222          */
1223         if (AR_SREV_9285(ah)) {
1224                 /* For AR9285 the number of Fifos are reduced to half.
1225                  * So set the usable tx buf size also to half to
1226                  * avoid data/delimiter underruns
1227                  */
1228                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1229         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1230                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1231                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1232         } else {
1233                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1234         }
1235
1236         if (!AR_SREV_9271(ah))
1237                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1238
1239         REGWRITE_BUFFER_FLUSH(ah);
1240
1241         if (AR_SREV_9300_20_OR_LATER(ah))
1242                 ath9k_hw_reset_txstatus_ring(ah);
1243 }
1244
1245 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1246 {
1247         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1248         u32 set = AR_STA_ID1_KSRCH_MODE;
1249
1250         switch (opmode) {
1251         case NL80211_IFTYPE_ADHOC:
1252                 set |= AR_STA_ID1_ADHOC;
1253                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1254                 break;
1255         case NL80211_IFTYPE_MESH_POINT:
1256         case NL80211_IFTYPE_AP:
1257                 set |= AR_STA_ID1_STA_AP;
1258                 /* fall through */
1259         case NL80211_IFTYPE_STATION:
1260                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1261                 break;
1262         default:
1263                 if (!ah->is_monitoring)
1264                         set = 0;
1265                 break;
1266         }
1267         REG_RMW(ah, AR_STA_ID1, set, mask);
1268 }
1269
1270 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1271                                    u32 *coef_mantissa, u32 *coef_exponent)
1272 {
1273         u32 coef_exp, coef_man;
1274
1275         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1276                 if ((coef_scaled >> coef_exp) & 0x1)
1277                         break;
1278
1279         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1280
1281         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1282
1283         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1284         *coef_exponent = coef_exp - 16;
1285 }
1286
1287 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1288 {
1289         u32 rst_flags;
1290         u32 tmpReg;
1291
1292         if (AR_SREV_9100(ah)) {
1293                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1294                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1295                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1296         }
1297
1298         ENABLE_REGWRITE_BUFFER(ah);
1299
1300         if (AR_SREV_9300_20_OR_LATER(ah)) {
1301                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1302                 udelay(10);
1303         }
1304
1305         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1306                   AR_RTC_FORCE_WAKE_ON_INT);
1307
1308         if (AR_SREV_9100(ah)) {
1309                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1310                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1311         } else {
1312                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1313                 if (AR_SREV_9340(ah))
1314                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1315                 else
1316                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1317                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1318
1319                 if (tmpReg) {
1320                         u32 val;
1321                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1322
1323                         val = AR_RC_HOSTIF;
1324                         if (!AR_SREV_9300_20_OR_LATER(ah))
1325                                 val |= AR_RC_AHB;
1326                         REG_WRITE(ah, AR_RC, val);
1327
1328                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1329                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1330
1331                 rst_flags = AR_RTC_RC_MAC_WARM;
1332                 if (type == ATH9K_RESET_COLD)
1333                         rst_flags |= AR_RTC_RC_MAC_COLD;
1334         }
1335
1336         if (AR_SREV_9330(ah)) {
1337                 int npend = 0;
1338                 int i;
1339
1340                 /* AR9330 WAR:
1341                  * call external reset function to reset WMAC if:
1342                  * - doing a cold reset
1343                  * - we have pending frames in the TX queues
1344                  */
1345
1346                 for (i = 0; i < AR_NUM_QCU; i++) {
1347                         npend = ath9k_hw_numtxpending(ah, i);
1348                         if (npend)
1349                                 break;
1350                 }
1351
1352                 if (ah->external_reset &&
1353                     (npend || type == ATH9K_RESET_COLD)) {
1354                         int reset_err = 0;
1355
1356                         ath_dbg(ath9k_hw_common(ah), RESET,
1357                                 "reset MAC via external reset\n");
1358
1359                         reset_err = ah->external_reset();
1360                         if (reset_err) {
1361                                 ath_err(ath9k_hw_common(ah),
1362                                         "External reset failed, err=%d\n",
1363                                         reset_err);
1364                                 return false;
1365                         }
1366
1367                         REG_WRITE(ah, AR_RTC_RESET, 1);
1368                 }
1369         }
1370
1371         if (ath9k_hw_mci_is_enabled(ah))
1372                 ar9003_mci_check_gpm_offset(ah);
1373
1374         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1375
1376         REGWRITE_BUFFER_FLUSH(ah);
1377
1378         udelay(50);
1379
1380         REG_WRITE(ah, AR_RTC_RC, 0);
1381         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1382                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1383                 return false;
1384         }
1385
1386         if (!AR_SREV_9100(ah))
1387                 REG_WRITE(ah, AR_RC, 0);
1388
1389         if (AR_SREV_9100(ah))
1390                 udelay(50);
1391
1392         return true;
1393 }
1394
1395 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1396 {
1397         ENABLE_REGWRITE_BUFFER(ah);
1398
1399         if (AR_SREV_9300_20_OR_LATER(ah)) {
1400                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1401                 udelay(10);
1402         }
1403
1404         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1405                   AR_RTC_FORCE_WAKE_ON_INT);
1406
1407         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1408                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1409
1410         REG_WRITE(ah, AR_RTC_RESET, 0);
1411
1412         REGWRITE_BUFFER_FLUSH(ah);
1413
1414         if (!AR_SREV_9300_20_OR_LATER(ah))
1415                 udelay(2);
1416
1417         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1418                 REG_WRITE(ah, AR_RC, 0);
1419
1420         REG_WRITE(ah, AR_RTC_RESET, 1);
1421
1422         if (!ath9k_hw_wait(ah,
1423                            AR_RTC_STATUS,
1424                            AR_RTC_STATUS_M,
1425                            AR_RTC_STATUS_ON,
1426                            AH_WAIT_TIMEOUT)) {
1427                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1428                 return false;
1429         }
1430
1431         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1432 }
1433
1434 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1435 {
1436         bool ret = false;
1437
1438         if (AR_SREV_9300_20_OR_LATER(ah)) {
1439                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1440                 udelay(10);
1441         }
1442
1443         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1444                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1445
1446         if (!ah->reset_power_on)
1447                 type = ATH9K_RESET_POWER_ON;
1448
1449         switch (type) {
1450         case ATH9K_RESET_POWER_ON:
1451                 ret = ath9k_hw_set_reset_power_on(ah);
1452                 if (ret)
1453                         ah->reset_power_on = true;
1454                 break;
1455         case ATH9K_RESET_WARM:
1456         case ATH9K_RESET_COLD:
1457                 ret = ath9k_hw_set_reset(ah, type);
1458                 break;
1459         default:
1460                 break;
1461         }
1462
1463         return ret;
1464 }
1465
1466 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1467                                 struct ath9k_channel *chan)
1468 {
1469         int reset_type = ATH9K_RESET_WARM;
1470
1471         if (AR_SREV_9280(ah)) {
1472                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1473                         reset_type = ATH9K_RESET_POWER_ON;
1474                 else
1475                         reset_type = ATH9K_RESET_COLD;
1476         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1477                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1478                 reset_type = ATH9K_RESET_COLD;
1479
1480         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1481                 return false;
1482
1483         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1484                 return false;
1485
1486         ah->chip_fullsleep = false;
1487
1488         if (AR_SREV_9330(ah))
1489                 ar9003_hw_internal_regulator_apply(ah);
1490         ath9k_hw_init_pll(ah, chan);
1491         ath9k_hw_set_rfmode(ah, chan);
1492
1493         return true;
1494 }
1495
1496 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1497                                     struct ath9k_channel *chan)
1498 {
1499         struct ath_common *common = ath9k_hw_common(ah);
1500         struct ath9k_hw_capabilities *pCap = &ah->caps;
1501         bool band_switch = false, mode_diff = false;
1502         u8 ini_reloaded = 0;
1503         u32 qnum;
1504         int r;
1505
1506         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1507                 band_switch = IS_CHAN_5GHZ(ah->curchan) != IS_CHAN_5GHZ(chan);
1508                 mode_diff = (chan->channelFlags != ah->curchan->channelFlags);
1509         }
1510
1511         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1512                 if (ath9k_hw_numtxpending(ah, qnum)) {
1513                         ath_dbg(common, QUEUE,
1514                                 "Transmit frames pending on queue %d\n", qnum);
1515                         return false;
1516                 }
1517         }
1518
1519         if (!ath9k_hw_rfbus_req(ah)) {
1520                 ath_err(common, "Could not kill baseband RX\n");
1521                 return false;
1522         }
1523
1524         if (band_switch || mode_diff) {
1525                 ath9k_hw_mark_phy_inactive(ah);
1526                 udelay(5);
1527
1528                 if (band_switch)
1529                         ath9k_hw_init_pll(ah, chan);
1530
1531                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1532                         ath_err(common, "Failed to do fast channel change\n");
1533                         return false;
1534                 }
1535         }
1536
1537         ath9k_hw_set_channel_regs(ah, chan);
1538
1539         r = ath9k_hw_rf_set_freq(ah, chan);
1540         if (r) {
1541                 ath_err(common, "Failed to set channel\n");
1542                 return false;
1543         }
1544         ath9k_hw_set_clockrate(ah);
1545         ath9k_hw_apply_txpower(ah, chan, false);
1546
1547         ath9k_hw_set_delta_slope(ah, chan);
1548         ath9k_hw_spur_mitigate_freq(ah, chan);
1549
1550         if (band_switch || ini_reloaded)
1551                 ah->eep_ops->set_board_values(ah, chan);
1552
1553         ath9k_hw_init_bb(ah, chan);
1554         ath9k_hw_rfbus_done(ah);
1555
1556         if (band_switch || ini_reloaded) {
1557                 ah->ah_flags |= AH_FASTCC;
1558                 ath9k_hw_init_cal(ah, chan);
1559                 ah->ah_flags &= ~AH_FASTCC;
1560         }
1561
1562         return true;
1563 }
1564
1565 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1566 {
1567         u32 gpio_mask = ah->gpio_mask;
1568         int i;
1569
1570         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1571                 if (!(gpio_mask & 1))
1572                         continue;
1573
1574                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1575                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1576         }
1577 }
1578
1579 static bool ath9k_hw_check_dcs(u32 dma_dbg, u32 num_dcu_states,
1580                                int *hang_state, int *hang_pos)
1581 {
1582         static u32 dcu_chain_state[] = {5, 6, 9}; /* DCU chain stuck states */
1583         u32 chain_state, dcs_pos, i;
1584
1585         for (dcs_pos = 0; dcs_pos < num_dcu_states; dcs_pos++) {
1586                 chain_state = (dma_dbg >> (5 * dcs_pos)) & 0x1f;
1587                 for (i = 0; i < 3; i++) {
1588                         if (chain_state == dcu_chain_state[i]) {
1589                                 *hang_state = chain_state;
1590                                 *hang_pos = dcs_pos;
1591                                 return true;
1592                         }
1593                 }
1594         }
1595         return false;
1596 }
1597
1598 #define DCU_COMPLETE_STATE        1
1599 #define DCU_COMPLETE_STATE_MASK 0x3
1600 #define NUM_STATUS_READS         50
1601 static bool ath9k_hw_detect_mac_hang(struct ath_hw *ah)
1602 {
1603         u32 chain_state, comp_state, dcs_reg = AR_DMADBG_4;
1604         u32 i, hang_pos, hang_state, num_state = 6;
1605
1606         comp_state = REG_READ(ah, AR_DMADBG_6);
1607
1608         if ((comp_state & DCU_COMPLETE_STATE_MASK) != DCU_COMPLETE_STATE) {
1609                 ath_dbg(ath9k_hw_common(ah), RESET,
1610                         "MAC Hang signature not found at DCU complete\n");
1611                 return false;
1612         }
1613
1614         chain_state = REG_READ(ah, dcs_reg);
1615         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1616                 goto hang_check_iter;
1617
1618         dcs_reg = AR_DMADBG_5;
1619         num_state = 4;
1620         chain_state = REG_READ(ah, dcs_reg);
1621         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1622                 goto hang_check_iter;
1623
1624         ath_dbg(ath9k_hw_common(ah), RESET,
1625                 "MAC Hang signature 1 not found\n");
1626         return false;
1627
1628 hang_check_iter:
1629         ath_dbg(ath9k_hw_common(ah), RESET,
1630                 "DCU registers: chain %08x complete %08x Hang: state %d pos %d\n",
1631                 chain_state, comp_state, hang_state, hang_pos);
1632
1633         for (i = 0; i < NUM_STATUS_READS; i++) {
1634                 chain_state = REG_READ(ah, dcs_reg);
1635                 chain_state = (chain_state >> (5 * hang_pos)) & 0x1f;
1636                 comp_state = REG_READ(ah, AR_DMADBG_6);
1637
1638                 if (((comp_state & DCU_COMPLETE_STATE_MASK) !=
1639                                         DCU_COMPLETE_STATE) ||
1640                     (chain_state != hang_state))
1641                         return false;
1642         }
1643
1644         ath_dbg(ath9k_hw_common(ah), RESET, "MAC Hang signature 1 found\n");
1645
1646         return true;
1647 }
1648
1649 void ath9k_hw_check_nav(struct ath_hw *ah)
1650 {
1651         struct ath_common *common = ath9k_hw_common(ah);
1652         u32 val;
1653
1654         val = REG_READ(ah, AR_NAV);
1655         if (val != 0xdeadbeef && val > 0x7fff) {
1656                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1657                 REG_WRITE(ah, AR_NAV, 0);
1658         }
1659 }
1660 EXPORT_SYMBOL(ath9k_hw_check_nav);
1661
1662 bool ath9k_hw_check_alive(struct ath_hw *ah)
1663 {
1664         int count = 50;
1665         u32 reg;
1666
1667         if (AR_SREV_9300(ah))
1668                 return !ath9k_hw_detect_mac_hang(ah);
1669
1670         if (AR_SREV_9285_12_OR_LATER(ah))
1671                 return true;
1672
1673         do {
1674                 reg = REG_READ(ah, AR_OBS_BUS_1);
1675
1676                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1677                         continue;
1678
1679                 switch (reg & 0x7E000B00) {
1680                 case 0x1E000000:
1681                 case 0x52000B00:
1682                 case 0x18000B00:
1683                         continue;
1684                 default:
1685                         return true;
1686                 }
1687         } while (count-- > 0);
1688
1689         return false;
1690 }
1691 EXPORT_SYMBOL(ath9k_hw_check_alive);
1692
1693 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1694 {
1695         /* Setup MFP options for CCMP */
1696         if (AR_SREV_9280_20_OR_LATER(ah)) {
1697                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1698                  * frames when constructing CCMP AAD. */
1699                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1700                               0xc7ff);
1701                 ah->sw_mgmt_crypto = false;
1702         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1703                 /* Disable hardware crypto for management frames */
1704                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1705                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1706                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1707                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1708                 ah->sw_mgmt_crypto = true;
1709         } else {
1710                 ah->sw_mgmt_crypto = true;
1711         }
1712 }
1713
1714 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1715                                   u32 macStaId1, u32 saveDefAntenna)
1716 {
1717         struct ath_common *common = ath9k_hw_common(ah);
1718
1719         ENABLE_REGWRITE_BUFFER(ah);
1720
1721         REG_RMW(ah, AR_STA_ID1, macStaId1
1722                   | AR_STA_ID1_RTS_USE_DEF
1723                   | (ah->config.ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1724                   | ah->sta_id1_defaults,
1725                   ~AR_STA_ID1_SADH_MASK);
1726         ath_hw_setbssidmask(common);
1727         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1728         ath9k_hw_write_associd(ah);
1729         REG_WRITE(ah, AR_ISR, ~0);
1730         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1731
1732         REGWRITE_BUFFER_FLUSH(ah);
1733
1734         ath9k_hw_set_operating_mode(ah, ah->opmode);
1735 }
1736
1737 static void ath9k_hw_init_queues(struct ath_hw *ah)
1738 {
1739         int i;
1740
1741         ENABLE_REGWRITE_BUFFER(ah);
1742
1743         for (i = 0; i < AR_NUM_DCU; i++)
1744                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1745
1746         REGWRITE_BUFFER_FLUSH(ah);
1747
1748         ah->intr_txqs = 0;
1749         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1750                 ath9k_hw_resettxqueue(ah, i);
1751 }
1752
1753 /*
1754  * For big endian systems turn on swapping for descriptors
1755  */
1756 static void ath9k_hw_init_desc(struct ath_hw *ah)
1757 {
1758         struct ath_common *common = ath9k_hw_common(ah);
1759
1760         if (AR_SREV_9100(ah)) {
1761                 u32 mask;
1762                 mask = REG_READ(ah, AR_CFG);
1763                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1764                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1765                                 mask);
1766                 } else {
1767                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1768                         REG_WRITE(ah, AR_CFG, mask);
1769                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1770                                 REG_READ(ah, AR_CFG));
1771                 }
1772         } else {
1773                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1774                         /* Configure AR9271 target WLAN */
1775                         if (AR_SREV_9271(ah))
1776                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1777                         else
1778                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1779                 }
1780 #ifdef __BIG_ENDIAN
1781                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1782                          AR_SREV_9550(ah))
1783                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1784                 else
1785                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1786 #endif
1787         }
1788 }
1789
1790 /*
1791  * Fast channel change:
1792  * (Change synthesizer based on channel freq without resetting chip)
1793  */
1794 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1795 {
1796         struct ath_common *common = ath9k_hw_common(ah);
1797         struct ath9k_hw_capabilities *pCap = &ah->caps;
1798         int ret;
1799
1800         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1801                 goto fail;
1802
1803         if (ah->chip_fullsleep)
1804                 goto fail;
1805
1806         if (!ah->curchan)
1807                 goto fail;
1808
1809         if (chan->channel == ah->curchan->channel)
1810                 goto fail;
1811
1812         if ((ah->curchan->channelFlags | chan->channelFlags) &
1813             (CHANNEL_HALF | CHANNEL_QUARTER))
1814                 goto fail;
1815
1816         /*
1817          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1818          */
1819         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1820             chan->channelFlags != ah->curchan->channelFlags)
1821                 goto fail;
1822
1823         if (!ath9k_hw_check_alive(ah))
1824                 goto fail;
1825
1826         /*
1827          * For AR9462, make sure that calibration data for
1828          * re-using are present.
1829          */
1830         if (AR_SREV_9462(ah) && (ah->caldata &&
1831                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1832                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1833                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1834                 goto fail;
1835
1836         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1837                 ah->curchan->channel, chan->channel);
1838
1839         ret = ath9k_hw_channel_change(ah, chan);
1840         if (!ret)
1841                 goto fail;
1842
1843         if (ath9k_hw_mci_is_enabled(ah))
1844                 ar9003_mci_2g5g_switch(ah, false);
1845
1846         ath9k_hw_loadnf(ah, ah->curchan);
1847         ath9k_hw_start_nfcal(ah, true);
1848
1849         if (AR_SREV_9271(ah))
1850                 ar9002_hw_load_ani_reg(ah, chan);
1851
1852         return 0;
1853 fail:
1854         return -EINVAL;
1855 }
1856
1857 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1858                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1859 {
1860         struct ath_common *common = ath9k_hw_common(ah);
1861         u32 saveLedState;
1862         u32 saveDefAntenna;
1863         u32 macStaId1;
1864         u64 tsf = 0;
1865         int r;
1866         bool start_mci_reset = false;
1867         bool save_fullsleep = ah->chip_fullsleep;
1868
1869         if (ath9k_hw_mci_is_enabled(ah)) {
1870                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1871                 if (start_mci_reset)
1872                         return 0;
1873         }
1874
1875         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1876                 return -EIO;
1877
1878         if (ah->curchan && !ah->chip_fullsleep)
1879                 ath9k_hw_getnf(ah, ah->curchan);
1880
1881         ah->caldata = caldata;
1882         if (caldata && (chan->channel != caldata->channel ||
1883                         chan->channelFlags != caldata->channelFlags)) {
1884                 /* Operating channel changed, reset channel calibration data */
1885                 memset(caldata, 0, sizeof(*caldata));
1886                 ath9k_init_nfcal_hist_buffer(ah, chan);
1887         } else if (caldata) {
1888                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1889         }
1890         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1891
1892         if (fastcc) {
1893                 r = ath9k_hw_do_fastcc(ah, chan);
1894                 if (!r)
1895                         return r;
1896         }
1897
1898         if (ath9k_hw_mci_is_enabled(ah))
1899                 ar9003_mci_stop_bt(ah, save_fullsleep);
1900
1901         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1902         if (saveDefAntenna == 0)
1903                 saveDefAntenna = 1;
1904
1905         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1906
1907         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1908         if (AR_SREV_9100(ah) ||
1909             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1910                 tsf = ath9k_hw_gettsf64(ah);
1911
1912         saveLedState = REG_READ(ah, AR_CFG_LED) &
1913                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1914                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1915
1916         ath9k_hw_mark_phy_inactive(ah);
1917
1918         ah->paprd_table_write_done = false;
1919
1920         /* Only required on the first reset */
1921         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1922                 REG_WRITE(ah,
1923                           AR9271_RESET_POWER_DOWN_CONTROL,
1924                           AR9271_RADIO_RF_RST);
1925                 udelay(50);
1926         }
1927
1928         if (!ath9k_hw_chip_reset(ah, chan)) {
1929                 ath_err(common, "Chip reset failed\n");
1930                 return -EINVAL;
1931         }
1932
1933         /* Only required on the first reset */
1934         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1935                 ah->htc_reset_init = false;
1936                 REG_WRITE(ah,
1937                           AR9271_RESET_POWER_DOWN_CONTROL,
1938                           AR9271_GATE_MAC_CTL);
1939                 udelay(50);
1940         }
1941
1942         /* Restore TSF */
1943         if (tsf)
1944                 ath9k_hw_settsf64(ah, tsf);
1945
1946         if (AR_SREV_9280_20_OR_LATER(ah))
1947                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1948
1949         if (!AR_SREV_9300_20_OR_LATER(ah))
1950                 ar9002_hw_enable_async_fifo(ah);
1951
1952         r = ath9k_hw_process_ini(ah, chan);
1953         if (r)
1954                 return r;
1955
1956         if (ath9k_hw_mci_is_enabled(ah))
1957                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1958
1959         /*
1960          * Some AR91xx SoC devices frequently fail to accept TSF writes
1961          * right after the chip reset. When that happens, write a new
1962          * value after the initvals have been applied, with an offset
1963          * based on measured time difference
1964          */
1965         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1966                 tsf += 1500;
1967                 ath9k_hw_settsf64(ah, tsf);
1968         }
1969
1970         ath9k_hw_init_mfp(ah);
1971
1972         ath9k_hw_set_delta_slope(ah, chan);
1973         ath9k_hw_spur_mitigate_freq(ah, chan);
1974         ah->eep_ops->set_board_values(ah, chan);
1975
1976         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1977
1978         r = ath9k_hw_rf_set_freq(ah, chan);
1979         if (r)
1980                 return r;
1981
1982         ath9k_hw_set_clockrate(ah);
1983
1984         ath9k_hw_init_queues(ah);
1985         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1986         ath9k_hw_ani_cache_ini_regs(ah);
1987         ath9k_hw_init_qos(ah);
1988
1989         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1990                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1991
1992         ath9k_hw_init_global_settings(ah);
1993
1994         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1995                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1996                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1997                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1998                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1999                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
2000                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
2001         }
2002
2003         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
2004
2005         ath9k_hw_set_dma(ah);
2006
2007         if (!ath9k_hw_mci_is_enabled(ah))
2008                 REG_WRITE(ah, AR_OBS, 8);
2009
2010         if (ah->config.rx_intr_mitigation) {
2011                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
2012                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
2013         }
2014
2015         if (ah->config.tx_intr_mitigation) {
2016                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
2017                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
2018         }
2019
2020         ath9k_hw_init_bb(ah, chan);
2021
2022         if (caldata) {
2023                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
2024                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
2025         }
2026         if (!ath9k_hw_init_cal(ah, chan))
2027                 return -EIO;
2028
2029         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
2030                 return -EIO;
2031
2032         ENABLE_REGWRITE_BUFFER(ah);
2033
2034         ath9k_hw_restore_chainmask(ah);
2035         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
2036
2037         REGWRITE_BUFFER_FLUSH(ah);
2038
2039         ath9k_hw_init_desc(ah);
2040
2041         if (ath9k_hw_btcoex_is_enabled(ah))
2042                 ath9k_hw_btcoex_enable(ah);
2043
2044         if (ath9k_hw_mci_is_enabled(ah))
2045                 ar9003_mci_check_bt(ah);
2046
2047         ath9k_hw_loadnf(ah, chan);
2048         ath9k_hw_start_nfcal(ah, true);
2049
2050         if (AR_SREV_9300_20_OR_LATER(ah)) {
2051                 ar9003_hw_bb_watchdog_config(ah);
2052                 ar9003_hw_disable_phy_restart(ah);
2053         }
2054
2055         ath9k_hw_apply_gpio_override(ah);
2056
2057         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
2058                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
2059
2060         return 0;
2061 }
2062 EXPORT_SYMBOL(ath9k_hw_reset);
2063
2064 /******************************/
2065 /* Power Management (Chipset) */
2066 /******************************/
2067
2068 /*
2069  * Notify Power Mgt is disabled in self-generated frames.
2070  * If requested, force chip to sleep.
2071  */
2072 static void ath9k_set_power_sleep(struct ath_hw *ah)
2073 {
2074         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2075
2076         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2077                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2078                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2079                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2080                 /* xxx Required for WLAN only case ? */
2081                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2082                 udelay(100);
2083         }
2084
2085         /*
2086          * Clear the RTC force wake bit to allow the
2087          * mac to go to sleep.
2088          */
2089         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2090
2091         if (ath9k_hw_mci_is_enabled(ah))
2092                 udelay(100);
2093
2094         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2095                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2096
2097         /* Shutdown chip. Active low */
2098         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2099                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2100                 udelay(2);
2101         }
2102
2103         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2104         if (AR_SREV_9300_20_OR_LATER(ah))
2105                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2106 }
2107
2108 /*
2109  * Notify Power Management is enabled in self-generating
2110  * frames. If request, set power mode of chip to
2111  * auto/normal.  Duration in units of 128us (1/8 TU).
2112  */
2113 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2114 {
2115         struct ath9k_hw_capabilities *pCap = &ah->caps;
2116
2117         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2118
2119         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2120                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2121                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2122                           AR_RTC_FORCE_WAKE_ON_INT);
2123         } else {
2124
2125                 /* When chip goes into network sleep, it could be waken
2126                  * up by MCI_INT interrupt caused by BT's HW messages
2127                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2128                  * rate (~100us). This will cause chip to leave and
2129                  * re-enter network sleep mode frequently, which in
2130                  * consequence will have WLAN MCI HW to generate lots of
2131                  * SYS_WAKING and SYS_SLEEPING messages which will make
2132                  * BT CPU to busy to process.
2133                  */
2134                 if (ath9k_hw_mci_is_enabled(ah))
2135                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2136                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2137                 /*
2138                  * Clear the RTC force wake bit to allow the
2139                  * mac to go to sleep.
2140                  */
2141                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2142
2143                 if (ath9k_hw_mci_is_enabled(ah))
2144                         udelay(30);
2145         }
2146
2147         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2148         if (AR_SREV_9300_20_OR_LATER(ah))
2149                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2150 }
2151
2152 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2153 {
2154         u32 val;
2155         int i;
2156
2157         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2158         if (AR_SREV_9300_20_OR_LATER(ah)) {
2159                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2160                 udelay(10);
2161         }
2162
2163         if ((REG_READ(ah, AR_RTC_STATUS) &
2164              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2165                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2166                         return false;
2167                 }
2168                 if (!AR_SREV_9300_20_OR_LATER(ah))
2169                         ath9k_hw_init_pll(ah, NULL);
2170         }
2171         if (AR_SREV_9100(ah))
2172                 REG_SET_BIT(ah, AR_RTC_RESET,
2173                             AR_RTC_RESET_EN);
2174
2175         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2176                     AR_RTC_FORCE_WAKE_EN);
2177         udelay(50);
2178
2179         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2180                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2181                 if (val == AR_RTC_STATUS_ON)
2182                         break;
2183                 udelay(50);
2184                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2185                             AR_RTC_FORCE_WAKE_EN);
2186         }
2187         if (i == 0) {
2188                 ath_err(ath9k_hw_common(ah),
2189                         "Failed to wakeup in %uus\n",
2190                         POWER_UP_TIME / 20);
2191                 return false;
2192         }
2193
2194         if (ath9k_hw_mci_is_enabled(ah))
2195                 ar9003_mci_set_power_awake(ah);
2196
2197         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2198
2199         return true;
2200 }
2201
2202 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2203 {
2204         struct ath_common *common = ath9k_hw_common(ah);
2205         int status = true;
2206         static const char *modes[] = {
2207                 "AWAKE",
2208                 "FULL-SLEEP",
2209                 "NETWORK SLEEP",
2210                 "UNDEFINED"
2211         };
2212
2213         if (ah->power_mode == mode)
2214                 return status;
2215
2216         ath_dbg(common, RESET, "%s -> %s\n",
2217                 modes[ah->power_mode], modes[mode]);
2218
2219         switch (mode) {
2220         case ATH9K_PM_AWAKE:
2221                 status = ath9k_hw_set_power_awake(ah);
2222                 break;
2223         case ATH9K_PM_FULL_SLEEP:
2224                 if (ath9k_hw_mci_is_enabled(ah))
2225                         ar9003_mci_set_full_sleep(ah);
2226
2227                 ath9k_set_power_sleep(ah);
2228                 ah->chip_fullsleep = true;
2229                 break;
2230         case ATH9K_PM_NETWORK_SLEEP:
2231                 ath9k_set_power_network_sleep(ah);
2232                 break;
2233         default:
2234                 ath_err(common, "Unknown power mode %u\n", mode);
2235                 return false;
2236         }
2237         ah->power_mode = mode;
2238
2239         /*
2240          * XXX: If this warning never comes up after a while then
2241          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2242          * ath9k_hw_setpower() return type void.
2243          */
2244
2245         if (!(ah->ah_flags & AH_UNPLUGGED))
2246                 ATH_DBG_WARN_ON_ONCE(!status);
2247
2248         return status;
2249 }
2250 EXPORT_SYMBOL(ath9k_hw_setpower);
2251
2252 /*******************/
2253 /* Beacon Handling */
2254 /*******************/
2255
2256 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2257 {
2258         int flags = 0;
2259
2260         ENABLE_REGWRITE_BUFFER(ah);
2261
2262         switch (ah->opmode) {
2263         case NL80211_IFTYPE_ADHOC:
2264                 REG_SET_BIT(ah, AR_TXCFG,
2265                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2266                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2267                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2268                 flags |= AR_NDP_TIMER_EN;
2269         case NL80211_IFTYPE_MESH_POINT:
2270         case NL80211_IFTYPE_AP:
2271                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2272                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2273                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2274                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2275                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2276                 flags |=
2277                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2278                 break;
2279         default:
2280                 ath_dbg(ath9k_hw_common(ah), BEACON,
2281                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2282                 return;
2283                 break;
2284         }
2285
2286         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2287         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2288         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2289         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2290
2291         REGWRITE_BUFFER_FLUSH(ah);
2292
2293         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2294 }
2295 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2296
2297 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2298                                     const struct ath9k_beacon_state *bs)
2299 {
2300         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2301         struct ath9k_hw_capabilities *pCap = &ah->caps;
2302         struct ath_common *common = ath9k_hw_common(ah);
2303
2304         ENABLE_REGWRITE_BUFFER(ah);
2305
2306         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2307
2308         REG_WRITE(ah, AR_BEACON_PERIOD,
2309                   TU_TO_USEC(bs->bs_intval));
2310         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2311                   TU_TO_USEC(bs->bs_intval));
2312
2313         REGWRITE_BUFFER_FLUSH(ah);
2314
2315         REG_RMW_FIELD(ah, AR_RSSI_THR,
2316                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2317
2318         beaconintval = bs->bs_intval;
2319
2320         if (bs->bs_sleepduration > beaconintval)
2321                 beaconintval = bs->bs_sleepduration;
2322
2323         dtimperiod = bs->bs_dtimperiod;
2324         if (bs->bs_sleepduration > dtimperiod)
2325                 dtimperiod = bs->bs_sleepduration;
2326
2327         if (beaconintval == dtimperiod)
2328                 nextTbtt = bs->bs_nextdtim;
2329         else
2330                 nextTbtt = bs->bs_nexttbtt;
2331
2332         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2333         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2334         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2335         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2336
2337         ENABLE_REGWRITE_BUFFER(ah);
2338
2339         REG_WRITE(ah, AR_NEXT_DTIM,
2340                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2341         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2342
2343         REG_WRITE(ah, AR_SLEEP1,
2344                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2345                   | AR_SLEEP1_ASSUME_DTIM);
2346
2347         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2348                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2349         else
2350                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2351
2352         REG_WRITE(ah, AR_SLEEP2,
2353                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2354
2355         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2356         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2357
2358         REGWRITE_BUFFER_FLUSH(ah);
2359
2360         REG_SET_BIT(ah, AR_TIMER_MODE,
2361                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2362                     AR_DTIM_TIMER_EN);
2363
2364         /* TSF Out of Range Threshold */
2365         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2366 }
2367 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2368
2369 /*******************/
2370 /* HW Capabilities */
2371 /*******************/
2372
2373 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2374 {
2375         eeprom_chainmask &= chip_chainmask;
2376         if (eeprom_chainmask)
2377                 return eeprom_chainmask;
2378         else
2379                 return chip_chainmask;
2380 }
2381
2382 /**
2383  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2384  * @ah: the atheros hardware data structure
2385  *
2386  * We enable DFS support upstream on chipsets which have passed a series
2387  * of tests. The testing requirements are going to be documented. Desired
2388  * test requirements are documented at:
2389  *
2390  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2391  *
2392  * Once a new chipset gets properly tested an individual commit can be used
2393  * to document the testing for DFS for that chipset.
2394  */
2395 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2396 {
2397
2398         switch (ah->hw_version.macVersion) {
2399         /* for temporary testing DFS with 9280 */
2400         case AR_SREV_VERSION_9280:
2401         /* AR9580 will likely be our first target to get testing on */
2402         case AR_SREV_VERSION_9580:
2403                 return true;
2404         default:
2405                 return false;
2406         }
2407 }
2408
2409 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2410 {
2411         struct ath9k_hw_capabilities *pCap = &ah->caps;
2412         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2413         struct ath_common *common = ath9k_hw_common(ah);
2414         unsigned int chip_chainmask;
2415
2416         u16 eeval;
2417         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2418
2419         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2420         regulatory->current_rd = eeval;
2421
2422         if (ah->opmode != NL80211_IFTYPE_AP &&
2423             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2424                 if (regulatory->current_rd == 0x64 ||
2425                     regulatory->current_rd == 0x65)
2426                         regulatory->current_rd += 5;
2427                 else if (regulatory->current_rd == 0x41)
2428                         regulatory->current_rd = 0x43;
2429                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2430                         regulatory->current_rd);
2431         }
2432
2433         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2434         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2435                 ath_err(common,
2436                         "no band has been marked as supported in EEPROM\n");
2437                 return -EINVAL;
2438         }
2439
2440         if (eeval & AR5416_OPFLAGS_11A)
2441                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2442
2443         if (eeval & AR5416_OPFLAGS_11G)
2444                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2445
2446         if (AR_SREV_9485(ah) ||
2447             AR_SREV_9285(ah) ||
2448             AR_SREV_9330(ah) ||
2449             AR_SREV_9565(ah))
2450                 chip_chainmask = 1;
2451         else if (AR_SREV_9462(ah))
2452                 chip_chainmask = 3;
2453         else if (!AR_SREV_9280_20_OR_LATER(ah))
2454                 chip_chainmask = 7;
2455         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2456                 chip_chainmask = 3;
2457         else
2458                 chip_chainmask = 7;
2459
2460         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2461         /*
2462          * For AR9271 we will temporarilly uses the rx chainmax as read from
2463          * the EEPROM.
2464          */
2465         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2466             !(eeval & AR5416_OPFLAGS_11A) &&
2467             !(AR_SREV_9271(ah)))
2468                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2469                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2470         else if (AR_SREV_9100(ah))
2471                 pCap->rx_chainmask = 0x7;
2472         else
2473                 /* Use rx_chainmask from EEPROM. */
2474                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2475
2476         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2477         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2478         ah->txchainmask = pCap->tx_chainmask;
2479         ah->rxchainmask = pCap->rx_chainmask;
2480
2481         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2482
2483         /* enable key search for every frame in an aggregate */
2484         if (AR_SREV_9300_20_OR_LATER(ah))
2485                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2486
2487         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2488
2489         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2490                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2491         else
2492                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2493
2494         if (AR_SREV_9271(ah))
2495                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2496         else if (AR_DEVID_7010(ah))
2497                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2498         else if (AR_SREV_9300_20_OR_LATER(ah))
2499                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2500         else if (AR_SREV_9287_11_OR_LATER(ah))
2501                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2502         else if (AR_SREV_9285_12_OR_LATER(ah))
2503                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2504         else if (AR_SREV_9280_20_OR_LATER(ah))
2505                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2506         else
2507                 pCap->num_gpio_pins = AR_NUM_GPIO;
2508
2509         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2510                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2511         else
2512                 pCap->rts_aggr_limit = (8 * 1024);
2513
2514 #ifdef CONFIG_ATH9K_RFKILL
2515         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2516         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2517                 ah->rfkill_gpio =
2518                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2519                 ah->rfkill_polarity =
2520                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2521
2522                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2523         }
2524 #endif
2525         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2526                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2527         else
2528                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2529
2530         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2531                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2532         else
2533                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2534
2535         if (AR_SREV_9300_20_OR_LATER(ah)) {
2536                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2537                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2538                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2539
2540                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2541                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2542                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2543                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2544                 pCap->txs_len = sizeof(struct ar9003_txs);
2545         } else {
2546                 pCap->tx_desc_len = sizeof(struct ath_desc);
2547                 if (AR_SREV_9280_20(ah))
2548                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2549         }
2550
2551         if (AR_SREV_9300_20_OR_LATER(ah))
2552                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2553
2554         if (AR_SREV_9300_20_OR_LATER(ah))
2555                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2556
2557         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2558                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2559
2560         if (AR_SREV_9285(ah)) {
2561                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2562                         ant_div_ctl1 =
2563                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2564                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2565                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2566                                 ath_info(common, "Enable LNA combining\n");
2567                         }
2568                 }
2569         }
2570
2571         if (AR_SREV_9300_20_OR_LATER(ah)) {
2572                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2573                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2574         }
2575
2576         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2577                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2578                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2579                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2580                         ath_info(common, "Enable LNA combining\n");
2581                 }
2582         }
2583
2584         if (ath9k_hw_dfs_tested(ah))
2585                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2586
2587         tx_chainmask = pCap->tx_chainmask;
2588         rx_chainmask = pCap->rx_chainmask;
2589         while (tx_chainmask || rx_chainmask) {
2590                 if (tx_chainmask & BIT(0))
2591                         pCap->max_txchains++;
2592                 if (rx_chainmask & BIT(0))
2593                         pCap->max_rxchains++;
2594
2595                 tx_chainmask >>= 1;
2596                 rx_chainmask >>= 1;
2597         }
2598
2599         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2600                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2601                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2602
2603                 if (AR_SREV_9462_20_OR_LATER(ah))
2604                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2605         }
2606
2607         if (AR_SREV_9462(ah))
2608                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2609
2610         if (AR_SREV_9300_20_OR_LATER(ah) &&
2611             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2612                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2613
2614         /*
2615          * Fast channel change across bands is available
2616          * only for AR9462 and AR9565.
2617          */
2618         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2619                 pCap->hw_caps |= ATH9K_HW_CAP_FCC_BAND_SWITCH;
2620
2621         return 0;
2622 }
2623
2624 /****************************/
2625 /* GPIO / RFKILL / Antennae */
2626 /****************************/
2627
2628 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2629                                          u32 gpio, u32 type)
2630 {
2631         int addr;
2632         u32 gpio_shift, tmp;
2633
2634         if (gpio > 11)
2635                 addr = AR_GPIO_OUTPUT_MUX3;
2636         else if (gpio > 5)
2637                 addr = AR_GPIO_OUTPUT_MUX2;
2638         else
2639                 addr = AR_GPIO_OUTPUT_MUX1;
2640
2641         gpio_shift = (gpio % 6) * 5;
2642
2643         if (AR_SREV_9280_20_OR_LATER(ah)
2644             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2645                 REG_RMW(ah, addr, (type << gpio_shift),
2646                         (0x1f << gpio_shift));
2647         } else {
2648                 tmp = REG_READ(ah, addr);
2649                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2650                 tmp &= ~(0x1f << gpio_shift);
2651                 tmp |= (type << gpio_shift);
2652                 REG_WRITE(ah, addr, tmp);
2653         }
2654 }
2655
2656 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2657 {
2658         u32 gpio_shift;
2659
2660         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2661
2662         if (AR_DEVID_7010(ah)) {
2663                 gpio_shift = gpio;
2664                 REG_RMW(ah, AR7010_GPIO_OE,
2665                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2666                         (AR7010_GPIO_OE_MASK << gpio_shift));
2667                 return;
2668         }
2669
2670         gpio_shift = gpio << 1;
2671         REG_RMW(ah,
2672                 AR_GPIO_OE_OUT,
2673                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2674                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2675 }
2676 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2677
2678 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2679 {
2680 #define MS_REG_READ(x, y) \
2681         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2682
2683         if (gpio >= ah->caps.num_gpio_pins)
2684                 return 0xffffffff;
2685
2686         if (AR_DEVID_7010(ah)) {
2687                 u32 val;
2688                 val = REG_READ(ah, AR7010_GPIO_IN);
2689                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2690         } else if (AR_SREV_9300_20_OR_LATER(ah))
2691                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2692                         AR_GPIO_BIT(gpio)) != 0;
2693         else if (AR_SREV_9271(ah))
2694                 return MS_REG_READ(AR9271, gpio) != 0;
2695         else if (AR_SREV_9287_11_OR_LATER(ah))
2696                 return MS_REG_READ(AR9287, gpio) != 0;
2697         else if (AR_SREV_9285_12_OR_LATER(ah))
2698                 return MS_REG_READ(AR9285, gpio) != 0;
2699         else if (AR_SREV_9280_20_OR_LATER(ah))
2700                 return MS_REG_READ(AR928X, gpio) != 0;
2701         else
2702                 return MS_REG_READ(AR, gpio) != 0;
2703 }
2704 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2705
2706 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2707                          u32 ah_signal_type)
2708 {
2709         u32 gpio_shift;
2710
2711         if (AR_DEVID_7010(ah)) {
2712                 gpio_shift = gpio;
2713                 REG_RMW(ah, AR7010_GPIO_OE,
2714                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2715                         (AR7010_GPIO_OE_MASK << gpio_shift));
2716                 return;
2717         }
2718
2719         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2720         gpio_shift = 2 * gpio;
2721         REG_RMW(ah,
2722                 AR_GPIO_OE_OUT,
2723                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2724                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2725 }
2726 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2727
2728 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2729 {
2730         if (AR_DEVID_7010(ah)) {
2731                 val = val ? 0 : 1;
2732                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2733                         AR_GPIO_BIT(gpio));
2734                 return;
2735         }
2736
2737         if (AR_SREV_9271(ah))
2738                 val = ~val;
2739
2740         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2741                 AR_GPIO_BIT(gpio));
2742 }
2743 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2744
2745 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2746 {
2747         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2748 }
2749 EXPORT_SYMBOL(ath9k_hw_setantenna);
2750
2751 /*********************/
2752 /* General Operation */
2753 /*********************/
2754
2755 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2756 {
2757         u32 bits = REG_READ(ah, AR_RX_FILTER);
2758         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2759
2760         if (phybits & AR_PHY_ERR_RADAR)
2761                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2762         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2763                 bits |= ATH9K_RX_FILTER_PHYERR;
2764
2765         return bits;
2766 }
2767 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2768
2769 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2770 {
2771         u32 phybits;
2772
2773         ENABLE_REGWRITE_BUFFER(ah);
2774
2775         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2776                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2777
2778         REG_WRITE(ah, AR_RX_FILTER, bits);
2779
2780         phybits = 0;
2781         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2782                 phybits |= AR_PHY_ERR_RADAR;
2783         if (bits & ATH9K_RX_FILTER_PHYERR)
2784                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2785         REG_WRITE(ah, AR_PHY_ERR, phybits);
2786
2787         if (phybits)
2788                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2789         else
2790                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2791
2792         REGWRITE_BUFFER_FLUSH(ah);
2793 }
2794 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2795
2796 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2797 {
2798         if (ath9k_hw_mci_is_enabled(ah))
2799                 ar9003_mci_bt_gain_ctrl(ah);
2800
2801         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2802                 return false;
2803
2804         ath9k_hw_init_pll(ah, NULL);
2805         ah->htc_reset_init = true;
2806         return true;
2807 }
2808 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2809
2810 bool ath9k_hw_disable(struct ath_hw *ah)
2811 {
2812         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2813                 return false;
2814
2815         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2816                 return false;
2817
2818         ath9k_hw_init_pll(ah, NULL);
2819         return true;
2820 }
2821 EXPORT_SYMBOL(ath9k_hw_disable);
2822
2823 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2824 {
2825         enum eeprom_param gain_param;
2826
2827         if (IS_CHAN_2GHZ(chan))
2828                 gain_param = EEP_ANTENNA_GAIN_2G;
2829         else
2830                 gain_param = EEP_ANTENNA_GAIN_5G;
2831
2832         return ah->eep_ops->get_eeprom(ah, gain_param);
2833 }
2834
2835 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2836                             bool test)
2837 {
2838         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2839         struct ieee80211_channel *channel;
2840         int chan_pwr, new_pwr, max_gain;
2841         int ant_gain, ant_reduction = 0;
2842
2843         if (!chan)
2844                 return;
2845
2846         channel = chan->chan;
2847         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2848         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2849         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2850
2851         ant_gain = get_antenna_gain(ah, chan);
2852         if (ant_gain > max_gain)
2853                 ant_reduction = ant_gain - max_gain;
2854
2855         ah->eep_ops->set_txpower(ah, chan,
2856                                  ath9k_regd_get_ctl(reg, chan),
2857                                  ant_reduction, new_pwr, test);
2858 }
2859
2860 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2861 {
2862         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2863         struct ath9k_channel *chan = ah->curchan;
2864         struct ieee80211_channel *channel = chan->chan;
2865
2866         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2867         if (test)
2868                 channel->max_power = MAX_RATE_POWER / 2;
2869
2870         ath9k_hw_apply_txpower(ah, chan, test);
2871
2872         if (test)
2873                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2874 }
2875 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2876
2877 void ath9k_hw_setopmode(struct ath_hw *ah)
2878 {
2879         ath9k_hw_set_operating_mode(ah, ah->opmode);
2880 }
2881 EXPORT_SYMBOL(ath9k_hw_setopmode);
2882
2883 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2884 {
2885         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2886         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2887 }
2888 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2889
2890 void ath9k_hw_write_associd(struct ath_hw *ah)
2891 {
2892         struct ath_common *common = ath9k_hw_common(ah);
2893
2894         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2895         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2896                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2897 }
2898 EXPORT_SYMBOL(ath9k_hw_write_associd);
2899
2900 #define ATH9K_MAX_TSF_READ 10
2901
2902 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2903 {
2904         u32 tsf_lower, tsf_upper1, tsf_upper2;
2905         int i;
2906
2907         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2908         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2909                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2910                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2911                 if (tsf_upper2 == tsf_upper1)
2912                         break;
2913                 tsf_upper1 = tsf_upper2;
2914         }
2915
2916         WARN_ON( i == ATH9K_MAX_TSF_READ );
2917
2918         return (((u64)tsf_upper1 << 32) | tsf_lower);
2919 }
2920 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2921
2922 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2923 {
2924         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2925         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2926 }
2927 EXPORT_SYMBOL(ath9k_hw_settsf64);
2928
2929 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2930 {
2931         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2932                            AH_TSF_WRITE_TIMEOUT))
2933                 ath_dbg(ath9k_hw_common(ah), RESET,
2934                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2935
2936         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2937 }
2938 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2939
2940 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2941 {
2942         if (set)
2943                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2944         else
2945                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2946 }
2947 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2948
2949 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2950 {
2951         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2952         u32 macmode;
2953
2954         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2955                 macmode = AR_2040_JOINED_RX_CLEAR;
2956         else
2957                 macmode = 0;
2958
2959         REG_WRITE(ah, AR_2040_MODE, macmode);
2960 }
2961
2962 /* HW Generic timers configuration */
2963
2964 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2965 {
2966         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2967         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2968         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2969         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2970         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2971         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2972         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2973         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2974         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2975         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2976                                 AR_NDP2_TIMER_MODE, 0x0002},
2977         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2978                                 AR_NDP2_TIMER_MODE, 0x0004},
2979         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2980                                 AR_NDP2_TIMER_MODE, 0x0008},
2981         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2982                                 AR_NDP2_TIMER_MODE, 0x0010},
2983         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2984                                 AR_NDP2_TIMER_MODE, 0x0020},
2985         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2986                                 AR_NDP2_TIMER_MODE, 0x0040},
2987         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2988                                 AR_NDP2_TIMER_MODE, 0x0080}
2989 };
2990
2991 /* HW generic timer primitives */
2992
2993 /* compute and clear index of rightmost 1 */
2994 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2995 {
2996         u32 b;
2997
2998         b = *mask;
2999         b &= (0-b);
3000         *mask &= ~b;
3001         b *= debruijn32;
3002         b >>= 27;
3003
3004         return timer_table->gen_timer_index[b];
3005 }
3006
3007 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
3008 {
3009         return REG_READ(ah, AR_TSF_L32);
3010 }
3011 EXPORT_SYMBOL(ath9k_hw_gettsf32);
3012
3013 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
3014                                           void (*trigger)(void *),
3015                                           void (*overflow)(void *),
3016                                           void *arg,
3017                                           u8 timer_index)
3018 {
3019         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3020         struct ath_gen_timer *timer;
3021
3022         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
3023         if (timer == NULL)
3024                 return NULL;
3025
3026         /* allocate a hardware generic timer slot */
3027         timer_table->timers[timer_index] = timer;
3028         timer->index = timer_index;
3029         timer->trigger = trigger;
3030         timer->overflow = overflow;
3031         timer->arg = arg;
3032
3033         return timer;
3034 }
3035 EXPORT_SYMBOL(ath_gen_timer_alloc);
3036
3037 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3038                               struct ath_gen_timer *timer,
3039                               u32 trig_timeout,
3040                               u32 timer_period)
3041 {
3042         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3043         u32 tsf, timer_next;
3044
3045         BUG_ON(!timer_period);
3046
3047         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
3048
3049         tsf = ath9k_hw_gettsf32(ah);
3050
3051         timer_next = tsf + trig_timeout;
3052
3053         ath_dbg(ath9k_hw_common(ah), BTCOEX,
3054                 "current tsf %x period %x timer_next %x\n",
3055                 tsf, timer_period, timer_next);
3056
3057         /*
3058          * Program generic timer registers
3059          */
3060         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3061                  timer_next);
3062         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3063                   timer_period);
3064         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3065                     gen_tmr_configuration[timer->index].mode_mask);
3066
3067         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3068                 /*
3069                  * Starting from AR9462, each generic timer can select which tsf
3070                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3071                  * 8 - 15  use tsf2.
3072                  */
3073                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3074                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3075                                        (1 << timer->index));
3076                 else
3077                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3078                                        (1 << timer->index));
3079         }
3080
3081         /* Enable both trigger and thresh interrupt masks */
3082         REG_SET_BIT(ah, AR_IMR_S5,
3083                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3084                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3085 }
3086 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3087
3088 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3089 {
3090         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3091
3092         if ((timer->index < AR_FIRST_NDP_TIMER) ||
3093                 (timer->index >= ATH_MAX_GEN_TIMER)) {
3094                 return;
3095         }
3096
3097         /* Clear generic timer enable bits. */
3098         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3099                         gen_tmr_configuration[timer->index].mode_mask);
3100
3101         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3102                 /*
3103                  * Need to switch back to TSF if it was using TSF2.
3104                  */
3105                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3106                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3107                                     (1 << timer->index));
3108                 }
3109         }
3110
3111         /* Disable both trigger and thresh interrupt masks */
3112         REG_CLR_BIT(ah, AR_IMR_S5,
3113                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3114                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3115
3116         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
3117 }
3118 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3119
3120 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3121 {
3122         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3123
3124         /* free the hardware generic timer slot */
3125         timer_table->timers[timer->index] = NULL;
3126         kfree(timer);
3127 }
3128 EXPORT_SYMBOL(ath_gen_timer_free);
3129
3130 /*
3131  * Generic Timer Interrupts handling
3132  */
3133 void ath_gen_timer_isr(struct ath_hw *ah)
3134 {
3135         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3136         struct ath_gen_timer *timer;
3137         struct ath_common *common = ath9k_hw_common(ah);
3138         u32 trigger_mask, thresh_mask, index;
3139
3140         /* get hardware generic timer interrupt status */
3141         trigger_mask = ah->intr_gen_timer_trigger;
3142         thresh_mask = ah->intr_gen_timer_thresh;
3143         trigger_mask &= timer_table->timer_mask.val;
3144         thresh_mask &= timer_table->timer_mask.val;
3145
3146         trigger_mask &= ~thresh_mask;
3147
3148         while (thresh_mask) {
3149                 index = rightmost_index(timer_table, &thresh_mask);
3150                 timer = timer_table->timers[index];
3151                 BUG_ON(!timer);
3152                 ath_dbg(common, BTCOEX, "TSF overflow for Gen timer %d\n",
3153                         index);
3154                 timer->overflow(timer->arg);
3155         }
3156
3157         while (trigger_mask) {
3158                 index = rightmost_index(timer_table, &trigger_mask);
3159                 timer = timer_table->timers[index];
3160                 BUG_ON(!timer);
3161                 ath_dbg(common, BTCOEX,
3162                         "Gen timer[%d] trigger\n", index);
3163                 timer->trigger(timer->arg);
3164         }
3165 }
3166 EXPORT_SYMBOL(ath_gen_timer_isr);
3167
3168 /********/
3169 /* HTC  */
3170 /********/
3171
3172 static struct {
3173         u32 version;
3174         const char * name;
3175 } ath_mac_bb_names[] = {
3176         /* Devices with external radios */
3177         { AR_SREV_VERSION_5416_PCI,     "5416" },
3178         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3179         { AR_SREV_VERSION_9100,         "9100" },
3180         { AR_SREV_VERSION_9160,         "9160" },
3181         /* Single-chip solutions */
3182         { AR_SREV_VERSION_9280,         "9280" },
3183         { AR_SREV_VERSION_9285,         "9285" },
3184         { AR_SREV_VERSION_9287,         "9287" },
3185         { AR_SREV_VERSION_9271,         "9271" },
3186         { AR_SREV_VERSION_9300,         "9300" },
3187         { AR_SREV_VERSION_9330,         "9330" },
3188         { AR_SREV_VERSION_9340,         "9340" },
3189         { AR_SREV_VERSION_9485,         "9485" },
3190         { AR_SREV_VERSION_9462,         "9462" },
3191         { AR_SREV_VERSION_9550,         "9550" },
3192         { AR_SREV_VERSION_9565,         "9565" },
3193 };
3194
3195 /* For devices with external radios */
3196 static struct {
3197         u16 version;
3198         const char * name;
3199 } ath_rf_names[] = {
3200         { 0,                            "5133" },
3201         { AR_RAD5133_SREV_MAJOR,        "5133" },
3202         { AR_RAD5122_SREV_MAJOR,        "5122" },
3203         { AR_RAD2133_SREV_MAJOR,        "2133" },
3204         { AR_RAD2122_SREV_MAJOR,        "2122" }
3205 };
3206
3207 /*
3208  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3209  */
3210 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3211 {
3212         int i;
3213
3214         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3215                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3216                         return ath_mac_bb_names[i].name;
3217                 }
3218         }
3219
3220         return "????";
3221 }
3222
3223 /*
3224  * Return the RF name. "????" is returned if the RF is unknown.
3225  * Used for devices with external radios.
3226  */
3227 static const char *ath9k_hw_rf_name(u16 rf_version)
3228 {
3229         int i;
3230
3231         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3232                 if (ath_rf_names[i].version == rf_version) {
3233                         return ath_rf_names[i].name;
3234                 }
3235         }
3236
3237         return "????";
3238 }
3239
3240 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3241 {
3242         int used;
3243
3244         /* chipsets >= AR9280 are single-chip */
3245         if (AR_SREV_9280_20_OR_LATER(ah)) {
3246                 used = scnprintf(hw_name, len,
3247                                  "Atheros AR%s Rev:%x",
3248                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3249                                  ah->hw_version.macRev);
3250         }
3251         else {
3252                 used = scnprintf(hw_name, len,
3253                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3254                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3255                                  ah->hw_version.macRev,
3256                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3257                                                   & AR_RADIO_SREV_MAJOR)),
3258                                  ah->hw_version.phyRev);
3259         }
3260
3261         hw_name[used] = '\0';
3262 }
3263 EXPORT_SYMBOL(ath9k_hw_name);