drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  58 {
  59         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  60
  61         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  62 }
  63
  64 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  65                                         struct ath9k_channel *chan)
  66 {
  67         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  68 }
  69
  70 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  71 {
  72         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  73                 return;
  74
  75         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  76 }
  77
  78 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  79 {
  80         /* You will not have this callback if using the old ANI */
  81         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  82                 return;
  83
  84         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  85 }
  86
  87 /********************/
  88 /* Helper Functions */
  89 /********************/
  90
  91 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  92 {
  93         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  94         struct ath_common *common = ath9k_hw_common(ah);
  95         unsigned int clockrate;
  96
  97         if (!ah->curchan) /* should really check for CCK instead */
  98                 clockrate = ATH9K_CLOCK_RATE_CCK;
  99         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 100                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 101         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 102                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 103         else
 104                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 105
 106         if (conf_is_ht40(conf))
 107                 clockrate *= 2;
 108
 109         common->clockrate = clockrate;
 110 }
 111
 112 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 113 {
 114         struct ath_common *common = ath9k_hw_common(ah);
 115
 116         return usecs * common->clockrate;
 117 }
 118
 119 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 120 {
 121         int i;
 122
 123         BUG_ON(timeout < AH_TIME_QUANTUM);
 124
 125         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 126                 if ((REG_READ(ah, reg) & mask) == val)
 127                         return true;
 128
 129                 udelay(AH_TIME_QUANTUM);
 130         }
 131
 132         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 133                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 134                   timeout, reg, REG_READ(ah, reg), mask, val);
 135
 136         return false;
 137 }
 138 EXPORT_SYMBOL(ath9k_hw_wait);
 139
 140 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 141 {
 142         u32 retval;
 143         int i;
 144
 145         for (i = 0, retval = 0; i < n; i++) {
 146                 retval = (retval << 1) | (val & 1);
 147                 val >>= 1;
 148         }
 149         return retval;
 150 }
 151
 152 bool ath9k_get_channel_edges(struct ath_hw *ah,
 153                              u16 flags, u16 *low,
 154                              u16 *high)
 155 {
 156         struct ath9k_hw_capabilities *pCap = &ah->caps;
 157
 158         if (flags & CHANNEL_5GHZ) {
 159                 *low = pCap->low_5ghz_chan;
 160                 *high = pCap->high_5ghz_chan;
 161                 return true;
 162         }
 163         if ((flags & CHANNEL_2GHZ)) {
 164                 *low = pCap->low_2ghz_chan;
 165                 *high = pCap->high_2ghz_chan;
 166                 return true;
 167         }
 168         return false;
 169 }
 170
 171 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 172                            u8 phy, int kbps,
 173                            u32 frameLen, u16 rateix,
 174                            bool shortPreamble)
 175 {
 176         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 177
 178         if (kbps == 0)
 179                 return 0;
 180
 181         switch (phy) {
 182         case WLAN_RC_PHY_CCK:
 183                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 184                 if (shortPreamble)
 185                         phyTime >>= 1;
 186                 numBits = frameLen << 3;
 187                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 188                 break;
 189         case WLAN_RC_PHY_OFDM:
 190                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 191                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 192                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 193                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 194                         txTime = OFDM_SIFS_TIME_QUARTER
 195                                 + OFDM_PREAMBLE_TIME_QUARTER
 196                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 197                 } else if (ah->curchan &&
 198                            IS_CHAN_HALF_RATE(ah->curchan)) {
 199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 202                         txTime = OFDM_SIFS_TIME_HALF +
 203                                 OFDM_PREAMBLE_TIME_HALF
 204                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 205                 } else {
 206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 209                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 210                                 + (numSymbols * OFDM_SYMBOL_TIME);
 211                 }
 212                 break;
 213         default:
 214                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 215                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 216                 txTime = 0;
 217                 break;
 218         }
 219
 220         return txTime;
 221 }
 222 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 223
 224 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 225                                   struct ath9k_channel *chan,
 226                                   struct chan_centers *centers)
 227 {
 228         int8_t extoff;
 229
 230         if (!IS_CHAN_HT40(chan)) {
 231                 centers->ctl_center = centers->ext_center =
 232                         centers->synth_center = chan->channel;
 233                 return;
 234         }
 235
 236         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 237             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 238                 centers->synth_center =
 239                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 240                 extoff = 1;
 241         } else {
 242                 centers->synth_center =
 243                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 244                 extoff = -1;
 245         }
 246
 247         centers->ctl_center =
 248                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 249         /* 25 MHz spacing is supported by hw but not on upper layers */
 250         centers->ext_center =
 251                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 252 }
 253
 254 /******************/
 255 /* Chip Revisions */
 256 /******************/
 257
 258 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 259 {
 260         u32 val;
 261
 262         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 263
 264         if (val == 0xFF) {
 265                 val = REG_READ(ah, AR_SREV);
 266                 ah->hw_version.macVersion =
 267                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 268                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 269                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 270         } else {
 271                 if (!AR_SREV_9100(ah))
 272                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 273
 274                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 275
 276                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 277                         ah->is_pciexpress = true;
 278         }
 279 }
 280
 281 /************************************/
 282 /* HW Attach, Detach, Init Routines */
 283 /************************************/
 284
 285 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 286 {
 287         if (AR_SREV_9100(ah))
 288                 return;
 289
 290         ENABLE_REGWRITE_BUFFER(ah);
 291
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 298         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 299         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 300         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 301
 302         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 303
 304         REGWRITE_BUFFER_FLUSH(ah);
 305 }
 306
 307 /* This should work for all families including legacy */
 308 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 309 {
 310         struct ath_common *common = ath9k_hw_common(ah);
 311         u32 regAddr[2] = { AR_STA_ID0 };
 312         u32 regHold[2];
 313         u32 patternData[4] = { 0x55555555,
 314                                0xaaaaaaaa,
 315                                0x66666666,
 316                                0x99999999 };
 317         int i, j, loop_max;
 318
 319         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 320                 loop_max = 2;
 321                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 322         } else
 323                 loop_max = 1;
 324
 325         for (i = 0; i < loop_max; i++) {
 326                 u32 addr = regAddr[i];
 327                 u32 wrData, rdData;
 328
 329                 regHold[i] = REG_READ(ah, addr);
 330                 for (j = 0; j < 0x100; j++) {
 331                         wrData = (j << 16) | j;
 332                         REG_WRITE(ah, addr, wrData);
 333                         rdData = REG_READ(ah, addr);
 334                         if (rdData != wrData) {
 335                                 ath_print(common, ATH_DBG_FATAL,
 336                                           "address test failed "
 337                                           "addr: 0x%08x - wr:0x%08x != "
 338                                           "rd:0x%08x\n",
 339                                           addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 for (j = 0; j < 4; j++) {
 344                         wrData = patternData[j];
 345                         REG_WRITE(ah, addr, wrData);
 346                         rdData = REG_READ(ah, addr);
 347                         if (wrData != rdData) {
 348                                 ath_print(common, ATH_DBG_FATAL,
 349                                           "address test failed "
 350                                           "addr: 0x%08x - wr:0x%08x != "
 351                                           "rd:0x%08x\n",
 352                                           addr, wrData, rdData);
 353                                 return false;
 354                         }
 355                 }
 356                 REG_WRITE(ah, regAddr[i], regHold[i]);
 357         }
 358         udelay(100);
 359
 360         return true;
 361 }
 362
 363 static void ath9k_hw_init_config(struct ath_hw *ah)
 364 {
 365         int i;
 366
 367         ah->config.dma_beacon_response_time = 2;
 368         ah->config.sw_beacon_response_time = 10;
 369         ah->config.additional_swba_backoff = 0;
 370         ah->config.ack_6mb = 0x0;
 371         ah->config.cwm_ignore_extcca = 0;
 372         ah->config.pcie_powersave_enable = 0;
 373         ah->config.pcie_clock_req = 0;
 374         ah->config.pcie_waen = 0;
 375         ah->config.analog_shiftreg = 1;
 376         ah->config.enable_ani = true;
 377
 378         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 379                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 380                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 381         }
 382
 383         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 384                 ah->config.ht_enable = 1;
 385         else
 386                 ah->config.ht_enable = 0;
 387
 388         ah->config.rx_intr_mitigation = true;
 389         ah->config.pcieSerDesWrite = true;
 390
 391         /*
 392          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 393          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 394          * This means we use it for all AR5416 devices, and the few
 395          * minor PCI AR9280 devices out there.
 396          *
 397          * Serialization is required because these devices do not handle
 398          * well the case of two concurrent reads/writes due to the latency
 399          * involved. During one read/write another read/write can be issued
 400          * on another CPU while the previous read/write may still be working
 401          * on our hardware, if we hit this case the hardware poops in a loop.
 402          * We prevent this by serializing reads and writes.
 403          *
 404          * This issue is not present on PCI-Express devices or pre-AR5416
 405          * devices (legacy, 802.11abg).
 406          */
 407         if (num_possible_cpus() > 1)
 408                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 409 }
 410
 411 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 412 {
 413         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 414
 415         regulatory->country_code = CTRY_DEFAULT;
 416         regulatory->power_limit = MAX_RATE_POWER;
 417         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 418
 419         ah->hw_version.magic = AR5416_MAGIC;
 420         ah->hw_version.subvendorid = 0;
 421
 422         ah->ah_flags = 0;
 423         if (!AR_SREV_9100(ah))
 424                 ah->ah_flags = AH_USE_EEPROM;
 425
 426         ah->atim_window = 0;
 427         ah->sta_id1_defaults =
 428                 AR_STA_ID1_CRPT_MIC_ENABLE |
 429                 AR_STA_ID1_MCAST_KSRCH;
 430         ah->beacon_interval = 100;
 431         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 432         ah->slottime = (u32) -1;
 433         ah->globaltxtimeout = (u32) -1;
 434         ah->power_mode = ATH9K_PM_UNDEFINED;
 435 }
 436
 437 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 438 {
 439         struct ath_common *common = ath9k_hw_common(ah);
 440         u32 sum;
 441         int i;
 442         u16 eeval;
 443         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 444
 445         sum = 0;
 446         for (i = 0; i < 3; i++) {
 447                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 448                 sum += eeval;
 449                 common->macaddr[2 * i] = eeval >> 8;
 450                 common->macaddr[2 * i + 1] = eeval & 0xff;
 451         }
 452         if (sum == 0 || sum == 0xffff * 3)
 453                 return -EADDRNOTAVAIL;
 454
 455         return 0;
 456 }
 457
 458 static int ath9k_hw_post_init(struct ath_hw *ah)
 459 {
 460         int ecode;
 461
 462         if (!AR_SREV_9271(ah)) {
 463                 if (!ath9k_hw_chip_test(ah))
 464                         return -ENODEV;
 465         }
 466
 467         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 468                 ecode = ar9002_hw_rf_claim(ah);
 469                 if (ecode != 0)
 470                         return ecode;
 471         }
 472
 473         ecode = ath9k_hw_eeprom_init(ah);
 474         if (ecode != 0)
 475                 return ecode;
 476
 477         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 478                   "Eeprom VER: %d, REV: %d\n",
 479                   ah->eep_ops->get_eeprom_ver(ah),
 480                   ah->eep_ops->get_eeprom_rev(ah));
 481
 482         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 483         if (ecode) {
 484                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 485                           "Failed allocating banks for "
 486                           "external radio\n");
 487                 return ecode;
 488         }
 489
 490         if (!AR_SREV_9100(ah)) {
 491                 ath9k_hw_ani_setup(ah);
 492                 ath9k_hw_ani_init(ah);
 493         }
 494
 495         return 0;
 496 }
 497
 498 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 499 {
 500         if (AR_SREV_9300_20_OR_LATER(ah))
 501                 ar9003_hw_attach_ops(ah);
 502         else
 503                 ar9002_hw_attach_ops(ah);
 504 }
 505
 506 /* Called for all hardware families */
 507 static int __ath9k_hw_init(struct ath_hw *ah)
 508 {
 509         struct ath_common *common = ath9k_hw_common(ah);
 510         int r = 0;
 511
 512         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 513                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 514
 515         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 516                 ath_print(common, ATH_DBG_FATAL,
 517                           "Couldn't reset chip\n");
 518                 return -EIO;
 519         }
 520
 521         ath9k_hw_init_defaults(ah);
 522         ath9k_hw_init_config(ah);
 523
 524         ath9k_hw_attach_ops(ah);
 525
 526         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 527                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 528                 return -EIO;
 529         }
 530
 531         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 532                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 533                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 534                      !ah->is_pciexpress)) {
 535                         ah->config.serialize_regmode =
 536                                 SER_REG_MODE_ON;
 537                 } else {
 538                         ah->config.serialize_regmode =
 539                                 SER_REG_MODE_OFF;
 540                 }
 541         }
 542
 543         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 544                 ah->config.serialize_regmode);
 545
 546         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 547                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 548         else
 549                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 550
 551         if (!ath9k_hw_macversion_supported(ah)) {
 552                 ath_print(common, ATH_DBG_FATAL,
 553                           "Mac Chip Rev 0x%02x.%x is not supported by "
 554                           "this driver\n", ah->hw_version.macVersion,
 555                           ah->hw_version.macRev);
 556                 return -EOPNOTSUPP;
 557         }
 558
 559         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 560                 ah->is_pciexpress = false;
 561
 562         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 563         ath9k_hw_init_cal_settings(ah);
 564
 565         ah->ani_function = ATH9K_ANI_ALL;
 566         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 567                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 568         if (!AR_SREV_9300_20_OR_LATER(ah))
 569                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 570
 571         ath9k_hw_init_mode_regs(ah);
 572
 573         /*
 574          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 575          * We need to do this to avoid RMW of this register. We cannot
 576          * read the reg when chip is asleep.
 577          */
 578         ah->WARegVal = REG_READ(ah, AR_WA);
 579         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 580                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 581
 582         if (ah->is_pciexpress)
 583                 ath9k_hw_configpcipowersave(ah, 0, 0);
 584         else
 585                 ath9k_hw_disablepcie(ah);
 586
 587         if (!AR_SREV_9300_20_OR_LATER(ah))
 588                 ar9002_hw_cck_chan14_spread(ah);
 589
 590         r = ath9k_hw_post_init(ah);
 591         if (r)
 592                 return r;
 593
 594         ath9k_hw_init_mode_gain_regs(ah);
 595         r = ath9k_hw_fill_cap_info(ah);
 596         if (r)
 597                 return r;
 598
 599         r = ath9k_hw_init_macaddr(ah);
 600         if (r) {
 601                 ath_print(common, ATH_DBG_FATAL,
 602                           "Failed to initialize MAC address\n");
 603                 return r;
 604         }
 605
 606         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 607                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 608         else
 609                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 610
 611         ah->bb_watchdog_timeout_ms = 25;
 612
 613         common->state = ATH_HW_INITIALIZED;
 614
 615         return 0;
 616 }
 617
 618 int ath9k_hw_init(struct ath_hw *ah)
 619 {
 620         int ret;
 621         struct ath_common *common = ath9k_hw_common(ah);
 622
 623         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 624         switch (ah->hw_version.devid) {
 625         case AR5416_DEVID_PCI:
 626         case AR5416_DEVID_PCIE:
 627         case AR5416_AR9100_DEVID:
 628         case AR9160_DEVID_PCI:
 629         case AR9280_DEVID_PCI:
 630         case AR9280_DEVID_PCIE:
 631         case AR9285_DEVID_PCIE:
 632         case AR9287_DEVID_PCI:
 633         case AR9287_DEVID_PCIE:
 634         case AR2427_DEVID_PCIE:
 635         case AR9300_DEVID_PCIE:
 636                 break;
 637         default:
 638                 if (common->bus_ops->ath_bus_type == ATH_USB)
 639                         break;
 640                 ath_print(common, ATH_DBG_FATAL,
 641                           "Hardware device ID 0x%04x not supported\n",
 642                           ah->hw_version.devid);
 643                 return -EOPNOTSUPP;
 644         }
 645
 646         ret = __ath9k_hw_init(ah);
 647         if (ret) {
 648                 ath_print(common, ATH_DBG_FATAL,
 649                           "Unable to initialize hardware; "
 650                           "initialization status: %d\n", ret);
 651                 return ret;
 652         }
 653
 654         return 0;
 655 }
 656 EXPORT_SYMBOL(ath9k_hw_init);
 657
 658 static void ath9k_hw_init_qos(struct ath_hw *ah)
 659 {
 660         ENABLE_REGWRITE_BUFFER(ah);
 661
 662         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 663         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 664
 665         REG_WRITE(ah, AR_QOS_NO_ACK,
 666                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 667                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 668                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 669
 670         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 671         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 672         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 673         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 674         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 675
 676         REGWRITE_BUFFER_FLUSH(ah);
 677 }
 678
 679 static void ath9k_hw_init_pll(struct ath_hw *ah,
 680                               struct ath9k_channel *chan)
 681 {
 682         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 683
 684         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 685
 686         /* Switch the core clock for ar9271 to 117Mhz */
 687         if (AR_SREV_9271(ah)) {
 688                 udelay(500);
 689                 REG_WRITE(ah, 0x50040, 0x304);
 690         }
 691
 692         udelay(RTC_PLL_SETTLE_DELAY);
 693
 694         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 695 }
 696
 697 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 698                                           enum nl80211_iftype opmode)
 699 {
 700         u32 imr_reg = AR_IMR_TXERR |
 701                 AR_IMR_TXURN |
 702                 AR_IMR_RXERR |
 703                 AR_IMR_RXORN |
 704                 AR_IMR_BCNMISC;
 705
 706         if (AR_SREV_9300_20_OR_LATER(ah)) {
 707                 imr_reg |= AR_IMR_RXOK_HP;
 708                 if (ah->config.rx_intr_mitigation)
 709                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 710                 else
 711                         imr_reg |= AR_IMR_RXOK_LP;
 712
 713         } else {
 714                 if (ah->config.rx_intr_mitigation)
 715                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 716                 else
 717                         imr_reg |= AR_IMR_RXOK;
 718         }
 719
 720         if (ah->config.tx_intr_mitigation)
 721                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 722         else
 723                 imr_reg |= AR_IMR_TXOK;
 724
 725         if (opmode == NL80211_IFTYPE_AP)
 726                 imr_reg |= AR_IMR_MIB;
 727
 728         ENABLE_REGWRITE_BUFFER(ah);
 729
 730         REG_WRITE(ah, AR_IMR, imr_reg);
 731         ah->imrs2_reg |= AR_IMR_S2_GTT;
 732         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 733
 734         if (!AR_SREV_9100(ah)) {
 735                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 736                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 737                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 738         }
 739
 740         REGWRITE_BUFFER_FLUSH(ah);
 741
 742         if (AR_SREV_9300_20_OR_LATER(ah)) {
 743                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 744                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 745                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 746                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 747         }
 748 }
 749
 750 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 751 {
 752         u32 val = ath9k_hw_mac_to_clks(ah, us);
 753         val = min(val, (u32) 0xFFFF);
 754         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 755 }
 756
 757 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 758 {
 759         u32 val = ath9k_hw_mac_to_clks(ah, us);
 760         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 761         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 762 }
 763
 764 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 765 {
 766         u32 val = ath9k_hw_mac_to_clks(ah, us);
 767         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 768         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 769 }
 770
 771 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 772 {
 773         if (tu > 0xFFFF) {
 774                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 775                           "bad global tx timeout %u\n", tu);
 776                 ah->globaltxtimeout = (u32) -1;
 777                 return false;
 778         } else {
 779                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 780                 ah->globaltxtimeout = tu;
 781                 return true;
 782         }
 783 }
 784
 785 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 786 {
 787         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 788         int acktimeout;
 789         int slottime;
 790         int sifstime;
 791
 792         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 793                   ah->misc_mode);
 794
 795         if (ah->misc_mode != 0)
 796                 REG_WRITE(ah, AR_PCU_MISC,
 797                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 798
 799         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 800                 sifstime = 16;
 801         else
 802                 sifstime = 10;
 803
 804         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 805         slottime = ah->slottime + 3 * ah->coverage_class;
 806         acktimeout = slottime + sifstime;
 807
 808         /*
 809          * Workaround for early ACK timeouts, add an offset to match the
 810          * initval's 64us ack timeout value.
 811          * This was initially only meant to work around an issue with delayed
 812          * BA frames in some implementations, but it has been found to fix ACK
 813          * timeout issues in other cases as well.
 814          */
 815         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 816                 acktimeout += 64 - sifstime - ah->slottime;
 817
 818         ath9k_hw_setslottime(ah, slottime);
 819         ath9k_hw_set_ack_timeout(ah, acktimeout);
 820         ath9k_hw_set_cts_timeout(ah, acktimeout);
 821         if (ah->globaltxtimeout != (u32) -1)
 822                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 823 }
 824 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 825
 826 void ath9k_hw_deinit(struct ath_hw *ah)
 827 {
 828         struct ath_common *common = ath9k_hw_common(ah);
 829
 830         if (common->state < ATH_HW_INITIALIZED)
 831                 goto free_hw;
 832
 833         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 834
 835 free_hw:
 836         ath9k_hw_rf_free_ext_banks(ah);
 837 }
 838 EXPORT_SYMBOL(ath9k_hw_deinit);
 839
 840 /*******/
 841 /* INI */
 842 /*******/
 843
 844 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 845 {
 846         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 847
 848         if (IS_CHAN_B(chan))
 849                 ctl |= CTL_11B;
 850         else if (IS_CHAN_G(chan))
 851                 ctl |= CTL_11G;
 852         else
 853                 ctl |= CTL_11A;
 854
 855         return ctl;
 856 }
 857
 858 /****************************************/
 859 /* Reset and Channel Switching Routines */
 860 /****************************************/
 861
 862 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 863 {
 864         struct ath_common *common = ath9k_hw_common(ah);
 865         u32 regval;
 866
 867         ENABLE_REGWRITE_BUFFER(ah);
 868
 869         /*
 870          * set AHB_MODE not to do cacheline prefetches
 871         */
 872         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 873                 regval = REG_READ(ah, AR_AHB_MODE);
 874                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 875         }
 876
 877         /*
 878          * let mac dma reads be in 128 byte chunks
 879          */
 880         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 881         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 882
 883         REGWRITE_BUFFER_FLUSH(ah);
 884
 885         /*
 886          * Restore TX Trigger Level to its pre-reset value.
 887          * The initial value depends on whether aggregation is enabled, and is
 888          * adjusted whenever underruns are detected.
 889          */
 890         if (!AR_SREV_9300_20_OR_LATER(ah))
 891                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 892
 893         ENABLE_REGWRITE_BUFFER(ah);
 894
 895         /*
 896          * let mac dma writes be in 128 byte chunks
 897          */
 898         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 899         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 900
 901         /*
 902          * Setup receive FIFO threshold to hold off TX activities
 903          */
 904         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 905
 906         if (AR_SREV_9300_20_OR_LATER(ah)) {
 907                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 908                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 909
 910                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 911                         ah->caps.rx_status_len);
 912         }
 913
 914         /*
 915          * reduce the number of usable entries in PCU TXBUF to avoid
 916          * wrap around issues.
 917          */
 918         if (AR_SREV_9285(ah)) {
 919                 /* For AR9285 the number of Fifos are reduced to half.
 920                  * So set the usable tx buf size also to half to
 921                  * avoid data/delimiter underruns
 922                  */
 923                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 924                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 925         } else if (!AR_SREV_9271(ah)) {
 926                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 927                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 928         }
 929
 930         REGWRITE_BUFFER_FLUSH(ah);
 931
 932         if (AR_SREV_9300_20_OR_LATER(ah))
 933                 ath9k_hw_reset_txstatus_ring(ah);
 934 }
 935
 936 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 937 {
 938         u32 val;
 939
 940         val = REG_READ(ah, AR_STA_ID1);
 941         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 942         switch (opmode) {
 943         case NL80211_IFTYPE_AP:
 944                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 945                           | AR_STA_ID1_KSRCH_MODE);
 946                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 947                 break;
 948         case NL80211_IFTYPE_ADHOC:
 949         case NL80211_IFTYPE_MESH_POINT:
 950                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 951                           | AR_STA_ID1_KSRCH_MODE);
 952                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 953                 break;
 954         case NL80211_IFTYPE_STATION:
 955                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 956                 break;
 957         default:
 958                 if (ah->is_monitoring)
 959                         REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 960                 break;
 961         }
 962 }
 963
 964 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 965                                    u32 *coef_mantissa, u32 *coef_exponent)
 966 {
 967         u32 coef_exp, coef_man;
 968
 969         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 970                 if ((coef_scaled >> coef_exp) & 0x1)
 971                         break;
 972
 973         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 974
 975         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 976
 977         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 978         *coef_exponent = coef_exp - 16;
 979 }
 980
 981 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 982 {
 983         u32 rst_flags;
 984         u32 tmpReg;
 985
 986         if (AR_SREV_9100(ah)) {
 987                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 988                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 989                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 990                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 991                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 992         }
 993
 994         ENABLE_REGWRITE_BUFFER(ah);
 995
 996         if (AR_SREV_9300_20_OR_LATER(ah)) {
 997                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 998                 udelay(10);
 999         }
1000
1001         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1002                   AR_RTC_FORCE_WAKE_ON_INT);
1003
1004         if (AR_SREV_9100(ah)) {
1005                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1006                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1007         } else {
1008                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1009                 if (tmpReg &
1010                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1011                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1012                         u32 val;
1013                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1014
1015                         val = AR_RC_HOSTIF;
1016                         if (!AR_SREV_9300_20_OR_LATER(ah))
1017                                 val |= AR_RC_AHB;
1018                         REG_WRITE(ah, AR_RC, val);
1019
1020                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1021                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1022
1023                 rst_flags = AR_RTC_RC_MAC_WARM;
1024                 if (type == ATH9K_RESET_COLD)
1025                         rst_flags |= AR_RTC_RC_MAC_COLD;
1026         }
1027
1028         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1029
1030         REGWRITE_BUFFER_FLUSH(ah);
1031
1032         udelay(50);
1033
1034         REG_WRITE(ah, AR_RTC_RC, 0);
1035         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1036                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1037                           "RTC stuck in MAC reset\n");
1038                 return false;
1039         }
1040
1041         if (!AR_SREV_9100(ah))
1042                 REG_WRITE(ah, AR_RC, 0);
1043
1044         if (AR_SREV_9100(ah))
1045                 udelay(50);
1046
1047         return true;
1048 }
1049
1050 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1051 {
1052         ENABLE_REGWRITE_BUFFER(ah);
1053
1054         if (AR_SREV_9300_20_OR_LATER(ah)) {
1055                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1056                 udelay(10);
1057         }
1058
1059         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1060                   AR_RTC_FORCE_WAKE_ON_INT);
1061
1062         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1063                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1064
1065         REG_WRITE(ah, AR_RTC_RESET, 0);
1066         udelay(2);
1067
1068         REGWRITE_BUFFER_FLUSH(ah);
1069
1070         if (!AR_SREV_9300_20_OR_LATER(ah))
1071                 udelay(2);
1072
1073         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1074                 REG_WRITE(ah, AR_RC, 0);
1075
1076         REG_WRITE(ah, AR_RTC_RESET, 1);
1077
1078         if (!ath9k_hw_wait(ah,
1079                            AR_RTC_STATUS,
1080                            AR_RTC_STATUS_M,
1081                            AR_RTC_STATUS_ON,
1082                            AH_WAIT_TIMEOUT)) {
1083                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1084                           "RTC not waking up\n");
1085                 return false;
1086         }
1087
1088         ath9k_hw_read_revisions(ah);
1089
1090         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1091 }
1092
1093 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1094 {
1095         if (AR_SREV_9300_20_OR_LATER(ah)) {
1096                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1097                 udelay(10);
1098         }
1099
1100         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1101                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1102
1103         switch (type) {
1104         case ATH9K_RESET_POWER_ON:
1105                 return ath9k_hw_set_reset_power_on(ah);
1106         case ATH9K_RESET_WARM:
1107         case ATH9K_RESET_COLD:
1108                 return ath9k_hw_set_reset(ah, type);
1109         default:
1110                 return false;
1111         }
1112 }
1113
1114 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1115                                 struct ath9k_channel *chan)
1116 {
1117         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1118                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1119                         return false;
1120         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1121                 return false;
1122
1123         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1124                 return false;
1125
1126         ah->chip_fullsleep = false;
1127         ath9k_hw_init_pll(ah, chan);
1128         ath9k_hw_set_rfmode(ah, chan);
1129
1130         return true;
1131 }
1132
1133 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1134                                     struct ath9k_channel *chan)
1135 {
1136         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1137         struct ath_common *common = ath9k_hw_common(ah);
1138         struct ieee80211_channel *channel = chan->chan;
1139         u32 qnum;
1140         int r;
1141
1142         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1143                 if (ath9k_hw_numtxpending(ah, qnum)) {
1144                         ath_print(common, ATH_DBG_QUEUE,
1145                                   "Transmit frames pending on "
1146                                   "queue %d\n", qnum);
1147                         return false;
1148                 }
1149         }
1150
1151         if (!ath9k_hw_rfbus_req(ah)) {
1152                 ath_print(common, ATH_DBG_FATAL,
1153                           "Could not kill baseband RX\n");
1154                 return false;
1155         }
1156
1157         ath9k_hw_set_channel_regs(ah, chan);
1158
1159         r = ath9k_hw_rf_set_freq(ah, chan);
1160         if (r) {
1161                 ath_print(common, ATH_DBG_FATAL,
1162                           "Failed to set channel\n");
1163                 return false;
1164         }
1165         ath9k_hw_set_clockrate(ah);
1166
1167         ah->eep_ops->set_txpower(ah, chan,
1168                              ath9k_regd_get_ctl(regulatory, chan),
1169                              channel->max_antenna_gain * 2,
1170                              channel->max_power * 2,
1171                              min((u32) MAX_RATE_POWER,
1172                              (u32) regulatory->power_limit));
1173
1174         ath9k_hw_rfbus_done(ah);
1175
1176         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1177                 ath9k_hw_set_delta_slope(ah, chan);
1178
1179         ath9k_hw_spur_mitigate_freq(ah, chan);
1180
1181         return true;
1182 }
1183
1184 bool ath9k_hw_check_alive(struct ath_hw *ah)
1185 {
1186         int count = 50;
1187         u32 reg;
1188
1189         if (AR_SREV_9285_12_OR_LATER(ah))
1190                 return true;
1191
1192         do {
1193                 reg = REG_READ(ah, AR_OBS_BUS_1);
1194
1195                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1196                         continue;
1197
1198                 switch (reg & 0x7E000B00) {
1199                 case 0x1E000000:
1200                 case 0x52000B00:
1201                 case 0x18000B00:
1202                         continue;
1203                 default:
1204                         return true;
1205                 }
1206         } while (count-- > 0);
1207
1208         return false;
1209 }
1210 EXPORT_SYMBOL(ath9k_hw_check_alive);
1211
1212 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1213                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1214 {
1215         struct ath_common *common = ath9k_hw_common(ah);
1216         u32 saveLedState;
1217         struct ath9k_channel *curchan = ah->curchan;
1218         u32 saveDefAntenna;
1219         u32 macStaId1;
1220         u64 tsf = 0;
1221         int i, r;
1222
1223         ah->txchainmask = common->tx_chainmask;
1224         ah->rxchainmask = common->rx_chainmask;
1225
1226         if (!ah->chip_fullsleep) {
1227                 ath9k_hw_abortpcurecv(ah);
1228                 if (!ath9k_hw_stopdmarecv(ah)) {
1229                         ath_print(common, ATH_DBG_XMIT,
1230                                 "Failed to stop receive dma\n");
1231                         bChannelChange = false;
1232                 }
1233         }
1234
1235         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1236                 return -EIO;
1237
1238         if (curchan && !ah->chip_fullsleep)
1239                 ath9k_hw_getnf(ah, curchan);
1240
1241         ah->caldata = caldata;
1242         if (caldata &&
1243             (chan->channel != caldata->channel ||
1244              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1245              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1246                 /* Operating channel changed, reset channel calibration data */
1247                 memset(caldata, 0, sizeof(*caldata));
1248                 ath9k_init_nfcal_hist_buffer(ah, chan);
1249         }
1250
1251         if (bChannelChange &&
1252             (ah->chip_fullsleep != true) &&
1253             (ah->curchan != NULL) &&
1254             (chan->channel != ah->curchan->channel) &&
1255             ((chan->channelFlags & CHANNEL_ALL) ==
1256              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1257             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1258
1259                 if (ath9k_hw_channel_change(ah, chan)) {
1260                         ath9k_hw_loadnf(ah, ah->curchan);
1261                         ath9k_hw_start_nfcal(ah, true);
1262                         if (AR_SREV_9271(ah))
1263                                 ar9002_hw_load_ani_reg(ah, chan);
1264                         return 0;
1265                 }
1266         }
1267
1268         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1269         if (saveDefAntenna == 0)
1270                 saveDefAntenna = 1;
1271
1272         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1273
1274         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1275         if (AR_SREV_9100(ah) ||
1276             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1277                 tsf = ath9k_hw_gettsf64(ah);
1278
1279         saveLedState = REG_READ(ah, AR_CFG_LED) &
1280                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1281                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1282
1283         ath9k_hw_mark_phy_inactive(ah);
1284
1285         /* Only required on the first reset */
1286         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1287                 REG_WRITE(ah,
1288                           AR9271_RESET_POWER_DOWN_CONTROL,
1289                           AR9271_RADIO_RF_RST);
1290                 udelay(50);
1291         }
1292
1293         if (!ath9k_hw_chip_reset(ah, chan)) {
1294                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1295                 return -EINVAL;
1296         }
1297
1298         /* Only required on the first reset */
1299         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1300                 ah->htc_reset_init = false;
1301                 REG_WRITE(ah,
1302                           AR9271_RESET_POWER_DOWN_CONTROL,
1303                           AR9271_GATE_MAC_CTL);
1304                 udelay(50);
1305         }
1306
1307         /* Restore TSF */
1308         if (tsf)
1309                 ath9k_hw_settsf64(ah, tsf);
1310
1311         if (AR_SREV_9280_20_OR_LATER(ah))
1312                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1313
1314         if (!AR_SREV_9300_20_OR_LATER(ah))
1315                 ar9002_hw_enable_async_fifo(ah);
1316
1317         r = ath9k_hw_process_ini(ah, chan);
1318         if (r)
1319                 return r;
1320
1321         /*
1322          * Some AR91xx SoC devices frequently fail to accept TSF writes
1323          * right after the chip reset. When that happens, write a new
1324          * value after the initvals have been applied, with an offset
1325          * based on measured time difference
1326          */
1327         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1328                 tsf += 1500;
1329                 ath9k_hw_settsf64(ah, tsf);
1330         }
1331
1332         /* Setup MFP options for CCMP */
1333         if (AR_SREV_9280_20_OR_LATER(ah)) {
1334                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1335                  * frames when constructing CCMP AAD. */
1336                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1337                               0xc7ff);
1338                 ah->sw_mgmt_crypto = false;
1339         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1340                 /* Disable hardware crypto for management frames */
1341                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1342                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1343                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1344                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1345                 ah->sw_mgmt_crypto = true;
1346         } else
1347                 ah->sw_mgmt_crypto = true;
1348
1349         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1350                 ath9k_hw_set_delta_slope(ah, chan);
1351
1352         ath9k_hw_spur_mitigate_freq(ah, chan);
1353         ah->eep_ops->set_board_values(ah, chan);
1354
1355         ath9k_hw_set_operating_mode(ah, ah->opmode);
1356
1357         ENABLE_REGWRITE_BUFFER(ah);
1358
1359         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1360         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1361                   | macStaId1
1362                   | AR_STA_ID1_RTS_USE_DEF
1363                   | (ah->config.
1364                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1365                   | ah->sta_id1_defaults);
1366         ath_hw_setbssidmask(common);
1367         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1368         ath9k_hw_write_associd(ah);
1369         REG_WRITE(ah, AR_ISR, ~0);
1370         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1371
1372         REGWRITE_BUFFER_FLUSH(ah);
1373
1374         r = ath9k_hw_rf_set_freq(ah, chan);
1375         if (r)
1376                 return r;
1377
1378         ath9k_hw_set_clockrate(ah);
1379
1380         ENABLE_REGWRITE_BUFFER(ah);
1381
1382         for (i = 0; i < AR_NUM_DCU; i++)
1383                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1384
1385         REGWRITE_BUFFER_FLUSH(ah);
1386
1387         ah->intr_txqs = 0;
1388         for (i = 0; i < ah->caps.total_queues; i++)
1389                 ath9k_hw_resettxqueue(ah, i);
1390
1391         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1392         ath9k_hw_ani_cache_ini_regs(ah);
1393         ath9k_hw_init_qos(ah);
1394
1395         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1396                 ath9k_enable_rfkill(ah);
1397
1398         ath9k_hw_init_global_settings(ah);
1399
1400         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1401                 ar9002_hw_update_async_fifo(ah);
1402                 ar9002_hw_enable_wep_aggregation(ah);
1403         }
1404
1405         REG_WRITE(ah, AR_STA_ID1,
1406                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1407
1408         ath9k_hw_set_dma(ah);
1409
1410         REG_WRITE(ah, AR_OBS, 8);
1411
1412         if (ah->config.rx_intr_mitigation) {
1413                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1414                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1415         }
1416
1417         if (ah->config.tx_intr_mitigation) {
1418                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1419                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1420         }
1421
1422         ath9k_hw_init_bb(ah, chan);
1423
1424         if (!ath9k_hw_init_cal(ah, chan))
1425                 return -EIO;
1426
1427         ENABLE_REGWRITE_BUFFER(ah);
1428
1429         ath9k_hw_restore_chainmask(ah);
1430         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1431
1432         REGWRITE_BUFFER_FLUSH(ah);
1433
1434         /*
1435          * For big endian systems turn on swapping for descriptors
1436          */
1437         if (AR_SREV_9100(ah)) {
1438                 u32 mask;
1439                 mask = REG_READ(ah, AR_CFG);
1440                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1441                         ath_print(common, ATH_DBG_RESET,
1442                                 "CFG Byte Swap Set 0x%x\n", mask);
1443                 } else {
1444                         mask =
1445                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1446                         REG_WRITE(ah, AR_CFG, mask);
1447                         ath_print(common, ATH_DBG_RESET,
1448                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1449                 }
1450         } else {
1451                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1452                         /* Configure AR9271 target WLAN */
1453                         if (AR_SREV_9271(ah))
1454                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1455                         else
1456                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1457                 }
1458 #ifdef __BIG_ENDIAN
1459                 else
1460                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1461 #endif
1462         }
1463
1464         if (ah->btcoex_hw.enabled)
1465                 ath9k_hw_btcoex_enable(ah);
1466
1467         if (AR_SREV_9300_20_OR_LATER(ah))
1468                 ar9003_hw_bb_watchdog_config(ah);
1469
1470         return 0;
1471 }
1472 EXPORT_SYMBOL(ath9k_hw_reset);
1473
1474 /******************************/
1475 /* Power Management (Chipset) */
1476 /******************************/
1477
1478 /*
1479  * Notify Power Mgt is disabled in self-generated frames.
1480  * If requested, force chip to sleep.
1481  */
1482 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1483 {
1484         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1485         if (setChip) {
1486                 /*
1487                  * Clear the RTC force wake bit to allow the
1488                  * mac to go to sleep.
1489                  */
1490                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1491                             AR_RTC_FORCE_WAKE_EN);
1492                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1493                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1494
1495                 /* Shutdown chip. Active low */
1496                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1497                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1498                                     AR_RTC_RESET_EN);
1499         }
1500
1501         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1502         if (AR_SREV_9300_20_OR_LATER(ah))
1503                 REG_WRITE(ah, AR_WA,
1504                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1505 }
1506
1507 /*
1508  * Notify Power Management is enabled in self-generating
1509  * frames. If request, set power mode of chip to
1510  * auto/normal.  Duration in units of 128us (1/8 TU).
1511  */
1512 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1513 {
1514         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1515         if (setChip) {
1516                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1517
1518                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1519                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1520                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1521                                   AR_RTC_FORCE_WAKE_ON_INT);
1522                 } else {
1523                         /*
1524                          * Clear the RTC force wake bit to allow the
1525                          * mac to go to sleep.
1526                          */
1527                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1528                                     AR_RTC_FORCE_WAKE_EN);
1529                 }
1530         }
1531
1532         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1533         if (AR_SREV_9300_20_OR_LATER(ah))
1534                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1535 }
1536
1537 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1538 {
1539         u32 val;
1540         int i;
1541
1542         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1543         if (AR_SREV_9300_20_OR_LATER(ah)) {
1544                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1545                 udelay(10);
1546         }
1547
1548         if (setChip) {
1549                 if ((REG_READ(ah, AR_RTC_STATUS) &
1550                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1551                         if (ath9k_hw_set_reset_reg(ah,
1552                                            ATH9K_RESET_POWER_ON) != true) {
1553                                 return false;
1554                         }
1555                         if (!AR_SREV_9300_20_OR_LATER(ah))
1556                                 ath9k_hw_init_pll(ah, NULL);
1557                 }
1558                 if (AR_SREV_9100(ah))
1559                         REG_SET_BIT(ah, AR_RTC_RESET,
1560                                     AR_RTC_RESET_EN);
1561
1562                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1563                             AR_RTC_FORCE_WAKE_EN);
1564                 udelay(50);
1565
1566                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1567                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1568                         if (val == AR_RTC_STATUS_ON)
1569                                 break;
1570                         udelay(50);
1571                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1572                                     AR_RTC_FORCE_WAKE_EN);
1573                 }
1574                 if (i == 0) {
1575                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1576                                   "Failed to wakeup in %uus\n",
1577                                   POWER_UP_TIME / 20);
1578                         return false;
1579                 }
1580         }
1581
1582         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1583
1584         return true;
1585 }
1586
1587 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1588 {
1589         struct ath_common *common = ath9k_hw_common(ah);
1590         int status = true, setChip = true;
1591         static const char *modes[] = {
1592                 "AWAKE",
1593                 "FULL-SLEEP",
1594                 "NETWORK SLEEP",
1595                 "UNDEFINED"
1596         };
1597
1598         if (ah->power_mode == mode)
1599                 return status;
1600
1601         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1602                   modes[ah->power_mode], modes[mode]);
1603
1604         switch (mode) {
1605         case ATH9K_PM_AWAKE:
1606                 status = ath9k_hw_set_power_awake(ah, setChip);
1607                 break;
1608         case ATH9K_PM_FULL_SLEEP:
1609                 ath9k_set_power_sleep(ah, setChip);
1610                 ah->chip_fullsleep = true;
1611                 break;
1612         case ATH9K_PM_NETWORK_SLEEP:
1613                 ath9k_set_power_network_sleep(ah, setChip);
1614                 break;
1615         default:
1616                 ath_print(common, ATH_DBG_FATAL,
1617                           "Unknown power mode %u\n", mode);
1618                 return false;
1619         }
1620         ah->power_mode = mode;
1621
1622         return status;
1623 }
1624 EXPORT_SYMBOL(ath9k_hw_setpower);
1625
1626 /*******************/
1627 /* Beacon Handling */
1628 /*******************/
1629
1630 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1631 {
1632         int flags = 0;
1633
1634         ah->beacon_interval = beacon_period;
1635
1636         ENABLE_REGWRITE_BUFFER(ah);
1637
1638         switch (ah->opmode) {
1639         case NL80211_IFTYPE_STATION:
1640                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1641                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1642                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1643                 flags |= AR_TBTT_TIMER_EN;
1644                 break;
1645         case NL80211_IFTYPE_ADHOC:
1646         case NL80211_IFTYPE_MESH_POINT:
1647                 REG_SET_BIT(ah, AR_TXCFG,
1648                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1649                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1650                           TU_TO_USEC(next_beacon +
1651                                      (ah->atim_window ? ah->
1652                                       atim_window : 1)));
1653                 flags |= AR_NDP_TIMER_EN;
1654         case NL80211_IFTYPE_AP:
1655                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1656                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1657                           TU_TO_USEC(next_beacon -
1658                                      ah->config.
1659                                      dma_beacon_response_time));
1660                 REG_WRITE(ah, AR_NEXT_SWBA,
1661                           TU_TO_USEC(next_beacon -
1662                                      ah->config.
1663                                      sw_beacon_response_time));
1664                 flags |=
1665                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1666                 break;
1667         default:
1668                 if (ah->is_monitoring) {
1669                         REG_WRITE(ah, AR_NEXT_TBTT_TIMER,
1670                                         TU_TO_USEC(next_beacon));
1671                         REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1672                         REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1673                         flags |= AR_TBTT_TIMER_EN;
1674                         break;
1675                 }
1676                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1677                           "%s: unsupported opmode: %d\n",
1678                           __func__, ah->opmode);
1679                 return;
1680                 break;
1681         }
1682
1683         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1684         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1685         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1686         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1687
1688         REGWRITE_BUFFER_FLUSH(ah);
1689
1690         beacon_period &= ~ATH9K_BEACON_ENA;
1691         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1692                 ath9k_hw_reset_tsf(ah);
1693         }
1694
1695         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1696 }
1697 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1698
1699 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1700                                     const struct ath9k_beacon_state *bs)
1701 {
1702         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1703         struct ath9k_hw_capabilities *pCap = &ah->caps;
1704         struct ath_common *common = ath9k_hw_common(ah);
1705
1706         ENABLE_REGWRITE_BUFFER(ah);
1707
1708         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1709
1710         REG_WRITE(ah, AR_BEACON_PERIOD,
1711                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1712         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1713                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1714
1715         REGWRITE_BUFFER_FLUSH(ah);
1716
1717         REG_RMW_FIELD(ah, AR_RSSI_THR,
1718                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1719
1720         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1721
1722         if (bs->bs_sleepduration > beaconintval)
1723                 beaconintval = bs->bs_sleepduration;
1724
1725         dtimperiod = bs->bs_dtimperiod;
1726         if (bs->bs_sleepduration > dtimperiod)
1727                 dtimperiod = bs->bs_sleepduration;
1728
1729         if (beaconintval == dtimperiod)
1730                 nextTbtt = bs->bs_nextdtim;
1731         else
1732                 nextTbtt = bs->bs_nexttbtt;
1733
1734         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1735         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1736         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1737         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1738
1739         ENABLE_REGWRITE_BUFFER(ah);
1740
1741         REG_WRITE(ah, AR_NEXT_DTIM,
1742                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1743         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1744
1745         REG_WRITE(ah, AR_SLEEP1,
1746                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1747                   | AR_SLEEP1_ASSUME_DTIM);
1748
1749         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1750                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1751         else
1752                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1753
1754         REG_WRITE(ah, AR_SLEEP2,
1755                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1756
1757         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1758         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1759
1760         REGWRITE_BUFFER_FLUSH(ah);
1761
1762         REG_SET_BIT(ah, AR_TIMER_MODE,
1763                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1764                     AR_DTIM_TIMER_EN);
1765
1766         /* TSF Out of Range Threshold */
1767         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1768 }
1769 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1770
1771 /*******************/
1772 /* HW Capabilities */
1773 /*******************/
1774
1775 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1776 {
1777         struct ath9k_hw_capabilities *pCap = &ah->caps;
1778         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1779         struct ath_common *common = ath9k_hw_common(ah);
1780         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1781
1782         u16 capField = 0, eeval;
1783         u8 ant_div_ctl1;
1784
1785         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1786         regulatory->current_rd = eeval;
1787
1788         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1789         if (AR_SREV_9285_12_OR_LATER(ah))
1790                 eeval |= AR9285_RDEXT_DEFAULT;
1791         regulatory->current_rd_ext = eeval;
1792
1793         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1794
1795         if (ah->opmode != NL80211_IFTYPE_AP &&
1796             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1797                 if (regulatory->current_rd == 0x64 ||
1798                     regulatory->current_rd == 0x65)
1799                         regulatory->current_rd += 5;
1800                 else if (regulatory->current_rd == 0x41)
1801                         regulatory->current_rd = 0x43;
1802                 ath_print(common, ATH_DBG_REGULATORY,
1803                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1804         }
1805
1806         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1807         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1808                 ath_print(common, ATH_DBG_FATAL,
1809                           "no band has been marked as supported in EEPROM.\n");
1810                 return -EINVAL;
1811         }
1812
1813         if (eeval & AR5416_OPFLAGS_11A)
1814                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1815
1816         if (eeval & AR5416_OPFLAGS_11G)
1817                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1818
1819         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1820         /*
1821          * For AR9271 we will temporarilly uses the rx chainmax as read from
1822          * the EEPROM.
1823          */
1824         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1825             !(eeval & AR5416_OPFLAGS_11A) &&
1826             !(AR_SREV_9271(ah)))
1827                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1828                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1829         else
1830                 /* Use rx_chainmask from EEPROM. */
1831                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1832
1833         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1834
1835         pCap->low_2ghz_chan = 2312;
1836         pCap->high_2ghz_chan = 2732;
1837
1838         pCap->low_5ghz_chan = 4920;
1839         pCap->high_5ghz_chan = 6100;
1840
1841         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1842
1843         if (ah->config.ht_enable)
1844                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1845         else
1846                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1847
1848         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1849                 pCap->total_queues =
1850                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1851         else
1852                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1853
1854         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1855                 pCap->keycache_size =
1856                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1857         else
1858                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1859
1860         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1861                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1862         else
1863                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1864
1865         if (AR_SREV_9271(ah))
1866                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1867         else if (AR_DEVID_7010(ah))
1868                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1869         else if (AR_SREV_9285_12_OR_LATER(ah))
1870                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1871         else if (AR_SREV_9280_20_OR_LATER(ah))
1872                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1873         else
1874                 pCap->num_gpio_pins = AR_NUM_GPIO;
1875
1876         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1877                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1878                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1879         } else {
1880                 pCap->rts_aggr_limit = (8 * 1024);
1881         }
1882
1883         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1884
1885 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1886         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1887         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1888                 ah->rfkill_gpio =
1889                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1890                 ah->rfkill_polarity =
1891                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1892
1893                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1894         }
1895 #endif
1896         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1897                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1898         else
1899                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1900
1901         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1902                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1903         else
1904                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1905
1906         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1907                 pCap->reg_cap =
1908                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1909                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1910                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1911                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1912         } else {
1913                 pCap->reg_cap =
1914                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1915                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1916         }
1917
1918         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1919         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1920             AR_SREV_5416(ah))
1921                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1922
1923         pCap->num_antcfg_5ghz =
1924                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
1925         pCap->num_antcfg_2ghz =
1926                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
1927
1928         if (AR_SREV_9280_20_OR_LATER(ah) &&
1929             ath9k_hw_btcoex_supported(ah)) {
1930                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1931                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1932
1933                 if (AR_SREV_9285(ah)) {
1934                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1935                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1936                 } else {
1937                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1938                 }
1939         } else {
1940                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1941         }
1942
1943         if (AR_SREV_9300_20_OR_LATER(ah)) {
1944                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_LDPC |
1945                                  ATH9K_HW_CAP_FASTCLOCK;
1946                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1947                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1948                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1949                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1950                 pCap->txs_len = sizeof(struct ar9003_txs);
1951                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1952                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1953         } else {
1954                 pCap->tx_desc_len = sizeof(struct ath_desc);
1955                 if (AR_SREV_9280_20(ah) &&
1956                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1957                       AR5416_EEP_MINOR_VER_16) ||
1958                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1959                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1960         }
1961
1962         if (AR_SREV_9300_20_OR_LATER(ah))
1963                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1964
1965         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1966                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1967
1968         if (AR_SREV_9285(ah))
1969                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1970                         ant_div_ctl1 =
1971                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1972                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1973                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1974                 }
1975
1976         return 0;
1977 }
1978
1979 /****************************/
1980 /* GPIO / RFKILL / Antennae */
1981 /****************************/
1982
1983 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1984                                          u32 gpio, u32 type)
1985 {
1986         int addr;
1987         u32 gpio_shift, tmp;
1988
1989         if (gpio > 11)
1990                 addr = AR_GPIO_OUTPUT_MUX3;
1991         else if (gpio > 5)
1992                 addr = AR_GPIO_OUTPUT_MUX2;
1993         else
1994                 addr = AR_GPIO_OUTPUT_MUX1;
1995
1996         gpio_shift = (gpio % 6) * 5;
1997
1998         if (AR_SREV_9280_20_OR_LATER(ah)
1999             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2000                 REG_RMW(ah, addr, (type << gpio_shift),
2001                         (0x1f << gpio_shift));
2002         } else {
2003                 tmp = REG_READ(ah, addr);
2004                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2005                 tmp &= ~(0x1f << gpio_shift);
2006                 tmp |= (type << gpio_shift);
2007                 REG_WRITE(ah, addr, tmp);
2008         }
2009 }
2010
2011 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2012 {
2013         u32 gpio_shift;
2014
2015         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2016
2017         if (AR_DEVID_7010(ah)) {
2018                 gpio_shift = gpio;
2019                 REG_RMW(ah, AR7010_GPIO_OE,
2020                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2021                         (AR7010_GPIO_OE_MASK << gpio_shift));
2022                 return;
2023         }
2024
2025         gpio_shift = gpio << 1;
2026         REG_RMW(ah,
2027                 AR_GPIO_OE_OUT,
2028                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2029                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2030 }
2031 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2032
2033 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2034 {
2035 #define MS_REG_READ(x, y) \
2036         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2037
2038         if (gpio >= ah->caps.num_gpio_pins)
2039                 return 0xffffffff;
2040
2041         if (AR_DEVID_7010(ah)) {
2042                 u32 val;
2043                 val = REG_READ(ah, AR7010_GPIO_IN);
2044                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2045         } else if (AR_SREV_9300_20_OR_LATER(ah))
2046                 return MS_REG_READ(AR9300, gpio) != 0;
2047         else if (AR_SREV_9271(ah))
2048                 return MS_REG_READ(AR9271, gpio) != 0;
2049         else if (AR_SREV_9287_11_OR_LATER(ah))
2050                 return MS_REG_READ(AR9287, gpio) != 0;
2051         else if (AR_SREV_9285_12_OR_LATER(ah))
2052                 return MS_REG_READ(AR9285, gpio) != 0;
2053         else if (AR_SREV_9280_20_OR_LATER(ah))
2054                 return MS_REG_READ(AR928X, gpio) != 0;
2055         else
2056                 return MS_REG_READ(AR, gpio) != 0;
2057 }
2058 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2059
2060 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2061                          u32 ah_signal_type)
2062 {
2063         u32 gpio_shift;
2064
2065         if (AR_DEVID_7010(ah)) {
2066                 gpio_shift = gpio;
2067                 REG_RMW(ah, AR7010_GPIO_OE,
2068                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2069                         (AR7010_GPIO_OE_MASK << gpio_shift));
2070                 return;
2071         }
2072
2073         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2074         gpio_shift = 2 * gpio;
2075         REG_RMW(ah,
2076                 AR_GPIO_OE_OUT,
2077                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2078                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2079 }
2080 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2081
2082 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2083 {
2084         if (AR_DEVID_7010(ah)) {
2085                 val = val ? 0 : 1;
2086                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2087                         AR_GPIO_BIT(gpio));
2088                 return;
2089         }
2090
2091         if (AR_SREV_9271(ah))
2092                 val = ~val;
2093
2094         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2095                 AR_GPIO_BIT(gpio));
2096 }
2097 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2098
2099 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2100 {
2101         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2102 }
2103 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2104
2105 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2106 {
2107         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2108 }
2109 EXPORT_SYMBOL(ath9k_hw_setantenna);
2110
2111 /*********************/
2112 /* General Operation */
2113 /*********************/
2114
2115 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2116 {
2117         u32 bits = REG_READ(ah, AR_RX_FILTER);
2118         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2119
2120         if (phybits & AR_PHY_ERR_RADAR)
2121                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2122         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2123                 bits |= ATH9K_RX_FILTER_PHYERR;
2124
2125         return bits;
2126 }
2127 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2128
2129 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2130 {
2131         u32 phybits;
2132
2133         ENABLE_REGWRITE_BUFFER(ah);
2134
2135         REG_WRITE(ah, AR_RX_FILTER, bits);
2136
2137         phybits = 0;
2138         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2139                 phybits |= AR_PHY_ERR_RADAR;
2140         if (bits & ATH9K_RX_FILTER_PHYERR)
2141                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2142         REG_WRITE(ah, AR_PHY_ERR, phybits);
2143
2144         if (phybits)
2145                 REG_WRITE(ah, AR_RXCFG,
2146                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2147         else
2148                 REG_WRITE(ah, AR_RXCFG,
2149                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2150
2151         REGWRITE_BUFFER_FLUSH(ah);
2152 }
2153 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2154
2155 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2156 {
2157         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2158                 return false;
2159
2160         ath9k_hw_init_pll(ah, NULL);
2161         return true;
2162 }
2163 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2164
2165 bool ath9k_hw_disable(struct ath_hw *ah)
2166 {
2167         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2168                 return false;
2169
2170         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2171                 return false;
2172
2173         ath9k_hw_init_pll(ah, NULL);
2174         return true;
2175 }
2176 EXPORT_SYMBOL(ath9k_hw_disable);
2177
2178 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2179 {
2180         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2181         struct ath9k_channel *chan = ah->curchan;
2182         struct ieee80211_channel *channel = chan->chan;
2183
2184         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2185
2186         ah->eep_ops->set_txpower(ah, chan,
2187                                  ath9k_regd_get_ctl(regulatory, chan),
2188                                  channel->max_antenna_gain * 2,
2189                                  channel->max_power * 2,
2190                                  min((u32) MAX_RATE_POWER,
2191                                  (u32) regulatory->power_limit));
2192 }
2193 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2194
2195 void ath9k_hw_setopmode(struct ath_hw *ah)
2196 {
2197         ath9k_hw_set_operating_mode(ah, ah->opmode);
2198 }
2199 EXPORT_SYMBOL(ath9k_hw_setopmode);
2200
2201 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2202 {
2203         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2204         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2205 }
2206 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2207
2208 void ath9k_hw_write_associd(struct ath_hw *ah)
2209 {
2210         struct ath_common *common = ath9k_hw_common(ah);
2211
2212         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2213         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2214                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2215 }
2216 EXPORT_SYMBOL(ath9k_hw_write_associd);
2217
2218 #define ATH9K_MAX_TSF_READ 10
2219
2220 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2221 {
2222         u32 tsf_lower, tsf_upper1, tsf_upper2;
2223         int i;
2224
2225         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2226         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2227                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2228                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2229                 if (tsf_upper2 == tsf_upper1)
2230                         break;
2231                 tsf_upper1 = tsf_upper2;
2232         }
2233
2234         WARN_ON( i == ATH9K_MAX_TSF_READ );
2235
2236         return (((u64)tsf_upper1 << 32) | tsf_lower);
2237 }
2238 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2239
2240 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2241 {
2242         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2243         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2244 }
2245 EXPORT_SYMBOL(ath9k_hw_settsf64);
2246
2247 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2248 {
2249         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2250                            AH_TSF_WRITE_TIMEOUT))
2251                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2252                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2253
2254         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2255 }
2256 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2257
2258 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2259 {
2260         if (setting)
2261                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2262         else
2263                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2264 }
2265 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2266
2267 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2268 {
2269         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2270         u32 macmode;
2271
2272         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2273                 macmode = AR_2040_JOINED_RX_CLEAR;
2274         else
2275                 macmode = 0;
2276
2277         REG_WRITE(ah, AR_2040_MODE, macmode);
2278 }
2279
2280 /* HW Generic timers configuration */
2281
2282 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2283 {
2284         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2285         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2286         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2287         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2288         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2289         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2290         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2291         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2292         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2293         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2294                                 AR_NDP2_TIMER_MODE, 0x0002},
2295         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2296                                 AR_NDP2_TIMER_MODE, 0x0004},
2297         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2298                                 AR_NDP2_TIMER_MODE, 0x0008},
2299         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2300                                 AR_NDP2_TIMER_MODE, 0x0010},
2301         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2302                                 AR_NDP2_TIMER_MODE, 0x0020},
2303         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2304                                 AR_NDP2_TIMER_MODE, 0x0040},
2305         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2306                                 AR_NDP2_TIMER_MODE, 0x0080}
2307 };
2308
2309 /* HW generic timer primitives */
2310
2311 /* compute and clear index of rightmost 1 */
2312 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2313 {
2314         u32 b;
2315
2316         b = *mask;
2317         b &= (0-b);
2318         *mask &= ~b;
2319         b *= debruijn32;
2320         b >>= 27;
2321
2322         return timer_table->gen_timer_index[b];
2323 }
2324
2325 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2326 {
2327         return REG_READ(ah, AR_TSF_L32);
2328 }
2329 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2330
2331 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2332                                           void (*trigger)(void *),
2333                                           void (*overflow)(void *),
2334                                           void *arg,
2335                                           u8 timer_index)
2336 {
2337         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2338         struct ath_gen_timer *timer;
2339
2340         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2341
2342         if (timer == NULL) {
2343                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2344                           "Failed to allocate memory"
2345                           "for hw timer[%d]\n", timer_index);
2346                 return NULL;
2347         }
2348
2349         /* allocate a hardware generic timer slot */
2350         timer_table->timers[timer_index] = timer;
2351         timer->index = timer_index;
2352         timer->trigger = trigger;
2353         timer->overflow = overflow;
2354         timer->arg = arg;
2355
2356         return timer;
2357 }
2358 EXPORT_SYMBOL(ath_gen_timer_alloc);
2359
2360 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2361                               struct ath_gen_timer *timer,
2362                               u32 timer_next,
2363                               u32 timer_period)
2364 {
2365         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2366         u32 tsf;
2367
2368         BUG_ON(!timer_period);
2369
2370         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2371
2372         tsf = ath9k_hw_gettsf32(ah);
2373
2374         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2375                   "curent tsf %x period %x"
2376                   "timer_next %x\n", tsf, timer_period, timer_next);
2377
2378         /*
2379          * Pull timer_next forward if the current TSF already passed it
2380          * because of software latency
2381          */
2382         if (timer_next < tsf)
2383                 timer_next = tsf + timer_period;
2384
2385         /*
2386          * Program generic timer registers
2387          */
2388         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2389                  timer_next);
2390         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2391                   timer_period);
2392         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2393                     gen_tmr_configuration[timer->index].mode_mask);
2394
2395         /* Enable both trigger and thresh interrupt masks */
2396         REG_SET_BIT(ah, AR_IMR_S5,
2397                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2398                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2399 }
2400 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2401
2402 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2403 {
2404         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2405
2406         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2407                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2408                 return;
2409         }
2410
2411         /* Clear generic timer enable bits. */
2412         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2413                         gen_tmr_configuration[timer->index].mode_mask);
2414
2415         /* Disable both trigger and thresh interrupt masks */
2416         REG_CLR_BIT(ah, AR_IMR_S5,
2417                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2418                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2419
2420         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2421 }
2422 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2423
2424 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2425 {
2426         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2427
2428         /* free the hardware generic timer slot */
2429         timer_table->timers[timer->index] = NULL;
2430         kfree(timer);
2431 }
2432 EXPORT_SYMBOL(ath_gen_timer_free);
2433
2434 /*
2435  * Generic Timer Interrupts handling
2436  */
2437 void ath_gen_timer_isr(struct ath_hw *ah)
2438 {
2439         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2440         struct ath_gen_timer *timer;
2441         struct ath_common *common = ath9k_hw_common(ah);
2442         u32 trigger_mask, thresh_mask, index;
2443
2444         /* get hardware generic timer interrupt status */
2445         trigger_mask = ah->intr_gen_timer_trigger;
2446         thresh_mask = ah->intr_gen_timer_thresh;
2447         trigger_mask &= timer_table->timer_mask.val;
2448         thresh_mask &= timer_table->timer_mask.val;
2449
2450         trigger_mask &= ~thresh_mask;
2451
2452         while (thresh_mask) {
2453                 index = rightmost_index(timer_table, &thresh_mask);
2454                 timer = timer_table->timers[index];
2455                 BUG_ON(!timer);
2456                 ath_print(common, ATH_DBG_HWTIMER,
2457                           "TSF overflow for Gen timer %d\n", index);
2458                 timer->overflow(timer->arg);
2459         }
2460
2461         while (trigger_mask) {
2462                 index = rightmost_index(timer_table, &trigger_mask);
2463                 timer = timer_table->timers[index];
2464                 BUG_ON(!timer);
2465                 ath_print(common, ATH_DBG_HWTIMER,
2466                           "Gen timer[%d] trigger\n", index);
2467                 timer->trigger(timer->arg);
2468         }
2469 }
2470 EXPORT_SYMBOL(ath_gen_timer_isr);
2471
2472 /********/
2473 /* HTC  */
2474 /********/
2475
2476 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2477 {
2478         ah->htc_reset_init = true;
2479 }
2480 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2481
2482 static struct {
2483         u32 version;
2484         const char * name;
2485 } ath_mac_bb_names[] = {
2486         /* Devices with external radios */
2487         { AR_SREV_VERSION_5416_PCI,     "5416" },
2488         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2489         { AR_SREV_VERSION_9100,         "9100" },
2490         { AR_SREV_VERSION_9160,         "9160" },
2491         /* Single-chip solutions */
2492         { AR_SREV_VERSION_9280,         "9280" },
2493         { AR_SREV_VERSION_9285,         "9285" },
2494         { AR_SREV_VERSION_9287,         "9287" },
2495         { AR_SREV_VERSION_9271,         "9271" },
2496         { AR_SREV_VERSION_9300,         "9300" },
2497 };
2498
2499 /* For devices with external radios */
2500 static struct {
2501         u16 version;
2502         const char * name;
2503 } ath_rf_names[] = {
2504         { 0,                            "5133" },
2505         { AR_RAD5133_SREV_MAJOR,        "5133" },
2506         { AR_RAD5122_SREV_MAJOR,        "5122" },
2507         { AR_RAD2133_SREV_MAJOR,        "2133" },
2508         { AR_RAD2122_SREV_MAJOR,        "2122" }
2509 };
2510
2511 /*
2512  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2513  */
2514 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2515 {
2516         int i;
2517
2518         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2519                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2520                         return ath_mac_bb_names[i].name;
2521                 }
2522         }
2523
2524         return "????";
2525 }
2526
2527 /*
2528  * Return the RF name. "????" is returned if the RF is unknown.
2529  * Used for devices with external radios.
2530  */
2531 static const char *ath9k_hw_rf_name(u16 rf_version)
2532 {
2533         int i;
2534
2535         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2536                 if (ath_rf_names[i].version == rf_version) {
2537                         return ath_rf_names[i].name;
2538                 }
2539         }
2540
2541         return "????";
2542 }
2543
2544 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2545 {
2546         int used;
2547
2548         /* chipsets >= AR9280 are single-chip */
2549         if (AR_SREV_9280_20_OR_LATER(ah)) {
2550                 used = snprintf(hw_name, len,
2551                                "Atheros AR%s Rev:%x",
2552                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2553                                ah->hw_version.macRev);
2554         }
2555         else {
2556                 used = snprintf(hw_name, len,
2557                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2558                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2559                                ah->hw_version.macRev,
2560                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2561                                                 AR_RADIO_SREV_MAJOR)),
2562                                ah->hw_version.phyRev);
2563         }
2564
2565         hw_name[used] = '\0';
2566 }
2567 EXPORT_SYMBOL(ath9k_hw_name);