drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  58 {
  59         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  60
  61         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  62 }
  63
  64 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  65                                         struct ath9k_channel *chan)
  66 {
  67         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  68 }
  69
  70 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  71 {
  72         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  73                 return;
  74
  75         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  76 }
  77
  78 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  79 {
  80         /* You will not have this callback if using the old ANI */
  81         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  82                 return;
  83
  84         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  85 }
  86
  87 /********************/
  88 /* Helper Functions */
  89 /********************/
  90
  91 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  92 {
  93         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  94         struct ath_common *common = ath9k_hw_common(ah);
  95         unsigned int clockrate;
  96
  97         if (!ah->curchan) /* should really check for CCK instead */
  98                 clockrate = ATH9K_CLOCK_RATE_CCK;
  99         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 100                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 101         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 102                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 103         else
 104                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 105
 106         if (conf_is_ht40(conf))
 107                 clockrate *= 2;
 108
 109         common->clockrate = clockrate;
 110 }
 111
 112 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 113 {
 114         struct ath_common *common = ath9k_hw_common(ah);
 115
 116         return usecs * common->clockrate;
 117 }
 118
 119 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 120 {
 121         int i;
 122
 123         BUG_ON(timeout < AH_TIME_QUANTUM);
 124
 125         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 126                 if ((REG_READ(ah, reg) & mask) == val)
 127                         return true;
 128
 129                 udelay(AH_TIME_QUANTUM);
 130         }
 131
 132         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 133                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 134                   timeout, reg, REG_READ(ah, reg), mask, val);
 135
 136         return false;
 137 }
 138 EXPORT_SYMBOL(ath9k_hw_wait);
 139
 140 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 141 {
 142         u32 retval;
 143         int i;
 144
 145         for (i = 0, retval = 0; i < n; i++) {
 146                 retval = (retval << 1) | (val & 1);
 147                 val >>= 1;
 148         }
 149         return retval;
 150 }
 151
 152 bool ath9k_get_channel_edges(struct ath_hw *ah,
 153                              u16 flags, u16 *low,
 154                              u16 *high)
 155 {
 156         struct ath9k_hw_capabilities *pCap = &ah->caps;
 157
 158         if (flags & CHANNEL_5GHZ) {
 159                 *low = pCap->low_5ghz_chan;
 160                 *high = pCap->high_5ghz_chan;
 161                 return true;
 162         }
 163         if ((flags & CHANNEL_2GHZ)) {
 164                 *low = pCap->low_2ghz_chan;
 165                 *high = pCap->high_2ghz_chan;
 166                 return true;
 167         }
 168         return false;
 169 }
 170
 171 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 172                            u8 phy, int kbps,
 173                            u32 frameLen, u16 rateix,
 174                            bool shortPreamble)
 175 {
 176         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 177
 178         if (kbps == 0)
 179                 return 0;
 180
 181         switch (phy) {
 182         case WLAN_RC_PHY_CCK:
 183                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 184                 if (shortPreamble)
 185                         phyTime >>= 1;
 186                 numBits = frameLen << 3;
 187                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 188                 break;
 189         case WLAN_RC_PHY_OFDM:
 190                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 191                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 192                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 193                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 194                         txTime = OFDM_SIFS_TIME_QUARTER
 195                                 + OFDM_PREAMBLE_TIME_QUARTER
 196                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 197                 } else if (ah->curchan &&
 198                            IS_CHAN_HALF_RATE(ah->curchan)) {
 199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 202                         txTime = OFDM_SIFS_TIME_HALF +
 203                                 OFDM_PREAMBLE_TIME_HALF
 204                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 205                 } else {
 206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 209                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 210                                 + (numSymbols * OFDM_SYMBOL_TIME);
 211                 }
 212                 break;
 213         default:
 214                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 215                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 216                 txTime = 0;
 217                 break;
 218         }
 219
 220         return txTime;
 221 }
 222 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 223
 224 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 225                                   struct ath9k_channel *chan,
 226                                   struct chan_centers *centers)
 227 {
 228         int8_t extoff;
 229
 230         if (!IS_CHAN_HT40(chan)) {
 231                 centers->ctl_center = centers->ext_center =
 232                         centers->synth_center = chan->channel;
 233                 return;
 234         }
 235
 236         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 237             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 238                 centers->synth_center =
 239                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 240                 extoff = 1;
 241         } else {
 242                 centers->synth_center =
 243                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 244                 extoff = -1;
 245         }
 246
 247         centers->ctl_center =
 248                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 249         /* 25 MHz spacing is supported by hw but not on upper layers */
 250         centers->ext_center =
 251                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 252 }
 253
 254 /******************/
 255 /* Chip Revisions */
 256 /******************/
 257
 258 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 259 {
 260         u32 val;
 261
 262         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 263
 264         if (val == 0xFF) {
 265                 val = REG_READ(ah, AR_SREV);
 266                 ah->hw_version.macVersion =
 267                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 268                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 269                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 270         } else {
 271                 if (!AR_SREV_9100(ah))
 272                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 273
 274                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 275
 276                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 277                         ah->is_pciexpress = true;
 278         }
 279 }
 280
 281 /************************************/
 282 /* HW Attach, Detach, Init Routines */
 283 /************************************/
 284
 285 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 286 {
 287         if (AR_SREV_9100(ah))
 288                 return;
 289
 290         ENABLE_REGWRITE_BUFFER(ah);
 291
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 298         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 299         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 300         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 301
 302         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 303
 304         REGWRITE_BUFFER_FLUSH(ah);
 305 }
 306
 307 /* This should work for all families including legacy */
 308 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 309 {
 310         struct ath_common *common = ath9k_hw_common(ah);
 311         u32 regAddr[2] = { AR_STA_ID0 };
 312         u32 regHold[2];
 313         static const u32 patternData[4] = {
 314                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 315         };
 316         int i, j, loop_max;
 317
 318         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 319                 loop_max = 2;
 320                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 321         } else
 322                 loop_max = 1;
 323
 324         for (i = 0; i < loop_max; i++) {
 325                 u32 addr = regAddr[i];
 326                 u32 wrData, rdData;
 327
 328                 regHold[i] = REG_READ(ah, addr);
 329                 for (j = 0; j < 0x100; j++) {
 330                         wrData = (j << 16) | j;
 331                         REG_WRITE(ah, addr, wrData);
 332                         rdData = REG_READ(ah, addr);
 333                         if (rdData != wrData) {
 334                                 ath_print(common, ATH_DBG_FATAL,
 335                                           "address test failed "
 336                                           "addr: 0x%08x - wr:0x%08x != "
 337                                           "rd:0x%08x\n",
 338                                           addr, wrData, rdData);
 339                                 return false;
 340                         }
 341                 }
 342                 for (j = 0; j < 4; j++) {
 343                         wrData = patternData[j];
 344                         REG_WRITE(ah, addr, wrData);
 345                         rdData = REG_READ(ah, addr);
 346                         if (wrData != rdData) {
 347                                 ath_print(common, ATH_DBG_FATAL,
 348                                           "address test failed "
 349                                           "addr: 0x%08x - wr:0x%08x != "
 350                                           "rd:0x%08x\n",
 351                                           addr, wrData, rdData);
 352                                 return false;
 353                         }
 354                 }
 355                 REG_WRITE(ah, regAddr[i], regHold[i]);
 356         }
 357         udelay(100);
 358
 359         return true;
 360 }
 361
 362 static void ath9k_hw_init_config(struct ath_hw *ah)
 363 {
 364         int i;
 365
 366         ah->config.dma_beacon_response_time = 2;
 367         ah->config.sw_beacon_response_time = 10;
 368         ah->config.additional_swba_backoff = 0;
 369         ah->config.ack_6mb = 0x0;
 370         ah->config.cwm_ignore_extcca = 0;
 371         ah->config.pcie_powersave_enable = 0;
 372         ah->config.pcie_clock_req = 0;
 373         ah->config.pcie_waen = 0;
 374         ah->config.analog_shiftreg = 1;
 375         ah->config.enable_ani = true;
 376
 377         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 378                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 379                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 380         }
 381
 382         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 383                 ah->config.ht_enable = 1;
 384         else
 385                 ah->config.ht_enable = 0;
 386
 387         ah->config.rx_intr_mitigation = true;
 388         ah->config.pcieSerDesWrite = true;
 389
 390         /*
 391          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 392          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 393          * This means we use it for all AR5416 devices, and the few
 394          * minor PCI AR9280 devices out there.
 395          *
 396          * Serialization is required because these devices do not handle
 397          * well the case of two concurrent reads/writes due to the latency
 398          * involved. During one read/write another read/write can be issued
 399          * on another CPU while the previous read/write may still be working
 400          * on our hardware, if we hit this case the hardware poops in a loop.
 401          * We prevent this by serializing reads and writes.
 402          *
 403          * This issue is not present on PCI-Express devices or pre-AR5416
 404          * devices (legacy, 802.11abg).
 405          */
 406         if (num_possible_cpus() > 1)
 407                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 408 }
 409
 410 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 411 {
 412         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 413
 414         regulatory->country_code = CTRY_DEFAULT;
 415         regulatory->power_limit = MAX_RATE_POWER;
 416         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 417
 418         ah->hw_version.magic = AR5416_MAGIC;
 419         ah->hw_version.subvendorid = 0;
 420
 421         ah->atim_window = 0;
 422         ah->sta_id1_defaults =
 423                 AR_STA_ID1_CRPT_MIC_ENABLE |
 424                 AR_STA_ID1_MCAST_KSRCH;
 425         ah->beacon_interval = 100;
 426         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 427         ah->slottime = (u32) -1;
 428         ah->globaltxtimeout = (u32) -1;
 429         ah->power_mode = ATH9K_PM_UNDEFINED;
 430 }
 431
 432 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 433 {
 434         struct ath_common *common = ath9k_hw_common(ah);
 435         u32 sum;
 436         int i;
 437         u16 eeval;
 438         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 439
 440         sum = 0;
 441         for (i = 0; i < 3; i++) {
 442                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 443                 sum += eeval;
 444                 common->macaddr[2 * i] = eeval >> 8;
 445                 common->macaddr[2 * i + 1] = eeval & 0xff;
 446         }
 447         if (sum == 0 || sum == 0xffff * 3)
 448                 return -EADDRNOTAVAIL;
 449
 450         return 0;
 451 }
 452
 453 static int ath9k_hw_post_init(struct ath_hw *ah)
 454 {
 455         int ecode;
 456
 457         if (!AR_SREV_9271(ah)) {
 458                 if (!ath9k_hw_chip_test(ah))
 459                         return -ENODEV;
 460         }
 461
 462         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 463                 ecode = ar9002_hw_rf_claim(ah);
 464                 if (ecode != 0)
 465                         return ecode;
 466         }
 467
 468         ecode = ath9k_hw_eeprom_init(ah);
 469         if (ecode != 0)
 470                 return ecode;
 471
 472         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 473                   "Eeprom VER: %d, REV: %d\n",
 474                   ah->eep_ops->get_eeprom_ver(ah),
 475                   ah->eep_ops->get_eeprom_rev(ah));
 476
 477         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 478         if (ecode) {
 479                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 480                           "Failed allocating banks for "
 481                           "external radio\n");
 482                 return ecode;
 483         }
 484
 485         if (!AR_SREV_9100(ah)) {
 486                 ath9k_hw_ani_setup(ah);
 487                 ath9k_hw_ani_init(ah);
 488         }
 489
 490         return 0;
 491 }
 492
 493 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 494 {
 495         if (AR_SREV_9300_20_OR_LATER(ah))
 496                 ar9003_hw_attach_ops(ah);
 497         else
 498                 ar9002_hw_attach_ops(ah);
 499 }
 500
 501 /* Called for all hardware families */
 502 static int __ath9k_hw_init(struct ath_hw *ah)
 503 {
 504         struct ath_common *common = ath9k_hw_common(ah);
 505         int r = 0;
 506
 507         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 508                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 509
 510         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 511                 ath_print(common, ATH_DBG_FATAL,
 512                           "Couldn't reset chip\n");
 513                 return -EIO;
 514         }
 515
 516         ath9k_hw_init_defaults(ah);
 517         ath9k_hw_init_config(ah);
 518
 519         ath9k_hw_attach_ops(ah);
 520
 521         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 522                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 523                 return -EIO;
 524         }
 525
 526         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 527                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 528                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 529                      !ah->is_pciexpress)) {
 530                         ah->config.serialize_regmode =
 531                                 SER_REG_MODE_ON;
 532                 } else {
 533                         ah->config.serialize_regmode =
 534                                 SER_REG_MODE_OFF;
 535                 }
 536         }
 537
 538         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 539                 ah->config.serialize_regmode);
 540
 541         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 542                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 543         else
 544                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 545
 546         if (!ath9k_hw_macversion_supported(ah)) {
 547                 ath_print(common, ATH_DBG_FATAL,
 548                           "Mac Chip Rev 0x%02x.%x is not supported by "
 549                           "this driver\n", ah->hw_version.macVersion,
 550                           ah->hw_version.macRev);
 551                 return -EOPNOTSUPP;
 552         }
 553
 554         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 555                 ah->is_pciexpress = false;
 556
 557         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 558         ath9k_hw_init_cal_settings(ah);
 559
 560         ah->ani_function = ATH9K_ANI_ALL;
 561         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 562                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 563         if (!AR_SREV_9300_20_OR_LATER(ah))
 564                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 565
 566         ath9k_hw_init_mode_regs(ah);
 567
 568         /*
 569          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 570          * We need to do this to avoid RMW of this register. We cannot
 571          * read the reg when chip is asleep.
 572          */
 573         ah->WARegVal = REG_READ(ah, AR_WA);
 574         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 575                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 576
 577         if (ah->is_pciexpress)
 578                 ath9k_hw_configpcipowersave(ah, 0, 0);
 579         else
 580                 ath9k_hw_disablepcie(ah);
 581
 582         if (!AR_SREV_9300_20_OR_LATER(ah))
 583                 ar9002_hw_cck_chan14_spread(ah);
 584
 585         r = ath9k_hw_post_init(ah);
 586         if (r)
 587                 return r;
 588
 589         ath9k_hw_init_mode_gain_regs(ah);
 590         r = ath9k_hw_fill_cap_info(ah);
 591         if (r)
 592                 return r;
 593
 594         r = ath9k_hw_init_macaddr(ah);
 595         if (r) {
 596                 ath_print(common, ATH_DBG_FATAL,
 597                           "Failed to initialize MAC address\n");
 598                 return r;
 599         }
 600
 601         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 602                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 603         else
 604                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 605
 606         ah->bb_watchdog_timeout_ms = 25;
 607
 608         common->state = ATH_HW_INITIALIZED;
 609
 610         return 0;
 611 }
 612
 613 int ath9k_hw_init(struct ath_hw *ah)
 614 {
 615         int ret;
 616         struct ath_common *common = ath9k_hw_common(ah);
 617
 618         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 619         switch (ah->hw_version.devid) {
 620         case AR5416_DEVID_PCI:
 621         case AR5416_DEVID_PCIE:
 622         case AR5416_AR9100_DEVID:
 623         case AR9160_DEVID_PCI:
 624         case AR9280_DEVID_PCI:
 625         case AR9280_DEVID_PCIE:
 626         case AR9285_DEVID_PCIE:
 627         case AR9287_DEVID_PCI:
 628         case AR9287_DEVID_PCIE:
 629         case AR2427_DEVID_PCIE:
 630         case AR9300_DEVID_PCIE:
 631                 break;
 632         default:
 633                 if (common->bus_ops->ath_bus_type == ATH_USB)
 634                         break;
 635                 ath_print(common, ATH_DBG_FATAL,
 636                           "Hardware device ID 0x%04x not supported\n",
 637                           ah->hw_version.devid);
 638                 return -EOPNOTSUPP;
 639         }
 640
 641         ret = __ath9k_hw_init(ah);
 642         if (ret) {
 643                 ath_print(common, ATH_DBG_FATAL,
 644                           "Unable to initialize hardware; "
 645                           "initialization status: %d\n", ret);
 646                 return ret;
 647         }
 648
 649         return 0;
 650 }
 651 EXPORT_SYMBOL(ath9k_hw_init);
 652
 653 static void ath9k_hw_init_qos(struct ath_hw *ah)
 654 {
 655         ENABLE_REGWRITE_BUFFER(ah);
 656
 657         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 658         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 659
 660         REG_WRITE(ah, AR_QOS_NO_ACK,
 661                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 662                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 663                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 664
 665         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 666         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 667         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 668         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 669         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 670
 671         REGWRITE_BUFFER_FLUSH(ah);
 672 }
 673
 674 static void ath9k_hw_init_pll(struct ath_hw *ah,
 675                               struct ath9k_channel *chan)
 676 {
 677         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 678
 679         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 680
 681         /* Switch the core clock for ar9271 to 117Mhz */
 682         if (AR_SREV_9271(ah)) {
 683                 udelay(500);
 684                 REG_WRITE(ah, 0x50040, 0x304);
 685         }
 686
 687         udelay(RTC_PLL_SETTLE_DELAY);
 688
 689         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 690 }
 691
 692 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 693                                           enum nl80211_iftype opmode)
 694 {
 695         u32 imr_reg = AR_IMR_TXERR |
 696                 AR_IMR_TXURN |
 697                 AR_IMR_RXERR |
 698                 AR_IMR_RXORN |
 699                 AR_IMR_BCNMISC;
 700
 701         if (AR_SREV_9300_20_OR_LATER(ah)) {
 702                 imr_reg |= AR_IMR_RXOK_HP;
 703                 if (ah->config.rx_intr_mitigation)
 704                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 705                 else
 706                         imr_reg |= AR_IMR_RXOK_LP;
 707
 708         } else {
 709                 if (ah->config.rx_intr_mitigation)
 710                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 711                 else
 712                         imr_reg |= AR_IMR_RXOK;
 713         }
 714
 715         if (ah->config.tx_intr_mitigation)
 716                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 717         else
 718                 imr_reg |= AR_IMR_TXOK;
 719
 720         if (opmode == NL80211_IFTYPE_AP)
 721                 imr_reg |= AR_IMR_MIB;
 722
 723         ENABLE_REGWRITE_BUFFER(ah);
 724
 725         REG_WRITE(ah, AR_IMR, imr_reg);
 726         ah->imrs2_reg |= AR_IMR_S2_GTT;
 727         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 728
 729         if (!AR_SREV_9100(ah)) {
 730                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 731                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 732                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 733         }
 734
 735         REGWRITE_BUFFER_FLUSH(ah);
 736
 737         if (AR_SREV_9300_20_OR_LATER(ah)) {
 738                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 739                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 740                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 741                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 742         }
 743 }
 744
 745 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 746 {
 747         u32 val = ath9k_hw_mac_to_clks(ah, us);
 748         val = min(val, (u32) 0xFFFF);
 749         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 750 }
 751
 752 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 753 {
 754         u32 val = ath9k_hw_mac_to_clks(ah, us);
 755         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 756         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 757 }
 758
 759 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 760 {
 761         u32 val = ath9k_hw_mac_to_clks(ah, us);
 762         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 763         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 764 }
 765
 766 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 767 {
 768         if (tu > 0xFFFF) {
 769                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 770                           "bad global tx timeout %u\n", tu);
 771                 ah->globaltxtimeout = (u32) -1;
 772                 return false;
 773         } else {
 774                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 775                 ah->globaltxtimeout = tu;
 776                 return true;
 777         }
 778 }
 779
 780 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 781 {
 782         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 783         int acktimeout;
 784         int slottime;
 785         int sifstime;
 786
 787         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 788                   ah->misc_mode);
 789
 790         if (ah->misc_mode != 0)
 791                 REG_WRITE(ah, AR_PCU_MISC,
 792                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 793
 794         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 795                 sifstime = 16;
 796         else
 797                 sifstime = 10;
 798
 799         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 800         slottime = ah->slottime + 3 * ah->coverage_class;
 801         acktimeout = slottime + sifstime;
 802
 803         /*
 804          * Workaround for early ACK timeouts, add an offset to match the
 805          * initval's 64us ack timeout value.
 806          * This was initially only meant to work around an issue with delayed
 807          * BA frames in some implementations, but it has been found to fix ACK
 808          * timeout issues in other cases as well.
 809          */
 810         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 811                 acktimeout += 64 - sifstime - ah->slottime;
 812
 813         ath9k_hw_setslottime(ah, slottime);
 814         ath9k_hw_set_ack_timeout(ah, acktimeout);
 815         ath9k_hw_set_cts_timeout(ah, acktimeout);
 816         if (ah->globaltxtimeout != (u32) -1)
 817                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 818 }
 819 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 820
 821 void ath9k_hw_deinit(struct ath_hw *ah)
 822 {
 823         struct ath_common *common = ath9k_hw_common(ah);
 824
 825         if (common->state < ATH_HW_INITIALIZED)
 826                 goto free_hw;
 827
 828         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 829
 830 free_hw:
 831         ath9k_hw_rf_free_ext_banks(ah);
 832 }
 833 EXPORT_SYMBOL(ath9k_hw_deinit);
 834
 835 /*******/
 836 /* INI */
 837 /*******/
 838
 839 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 840 {
 841         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 842
 843         if (IS_CHAN_B(chan))
 844                 ctl |= CTL_11B;
 845         else if (IS_CHAN_G(chan))
 846                 ctl |= CTL_11G;
 847         else
 848                 ctl |= CTL_11A;
 849
 850         return ctl;
 851 }
 852
 853 /****************************************/
 854 /* Reset and Channel Switching Routines */
 855 /****************************************/
 856
 857 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 858 {
 859         struct ath_common *common = ath9k_hw_common(ah);
 860         u32 regval;
 861
 862         ENABLE_REGWRITE_BUFFER(ah);
 863
 864         /*
 865          * set AHB_MODE not to do cacheline prefetches
 866         */
 867         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 868                 regval = REG_READ(ah, AR_AHB_MODE);
 869                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 870         }
 871
 872         /*
 873          * let mac dma reads be in 128 byte chunks
 874          */
 875         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 876         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 877
 878         REGWRITE_BUFFER_FLUSH(ah);
 879
 880         /*
 881          * Restore TX Trigger Level to its pre-reset value.
 882          * The initial value depends on whether aggregation is enabled, and is
 883          * adjusted whenever underruns are detected.
 884          */
 885         if (!AR_SREV_9300_20_OR_LATER(ah))
 886                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 887
 888         ENABLE_REGWRITE_BUFFER(ah);
 889
 890         /*
 891          * let mac dma writes be in 128 byte chunks
 892          */
 893         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 894         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 895
 896         /*
 897          * Setup receive FIFO threshold to hold off TX activities
 898          */
 899         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 900
 901         if (AR_SREV_9300_20_OR_LATER(ah)) {
 902                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 903                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 904
 905                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 906                         ah->caps.rx_status_len);
 907         }
 908
 909         /*
 910          * reduce the number of usable entries in PCU TXBUF to avoid
 911          * wrap around issues.
 912          */
 913         if (AR_SREV_9285(ah)) {
 914                 /* For AR9285 the number of Fifos are reduced to half.
 915                  * So set the usable tx buf size also to half to
 916                  * avoid data/delimiter underruns
 917                  */
 918                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 919                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 920         } else if (!AR_SREV_9271(ah)) {
 921                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 922                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 923         }
 924
 925         REGWRITE_BUFFER_FLUSH(ah);
 926
 927         if (AR_SREV_9300_20_OR_LATER(ah))
 928                 ath9k_hw_reset_txstatus_ring(ah);
 929 }
 930
 931 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 932 {
 933         u32 val;
 934
 935         val = REG_READ(ah, AR_STA_ID1);
 936         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 937         switch (opmode) {
 938         case NL80211_IFTYPE_AP:
 939                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 940                           | AR_STA_ID1_KSRCH_MODE);
 941                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 942                 break;
 943         case NL80211_IFTYPE_ADHOC:
 944         case NL80211_IFTYPE_MESH_POINT:
 945                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 946                           | AR_STA_ID1_KSRCH_MODE);
 947                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 948                 break;
 949         case NL80211_IFTYPE_STATION:
 950         case NL80211_IFTYPE_MONITOR:
 951                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 952                 break;
 953         }
 954 }
 955
 956 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 957                                    u32 *coef_mantissa, u32 *coef_exponent)
 958 {
 959         u32 coef_exp, coef_man;
 960
 961         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 962                 if ((coef_scaled >> coef_exp) & 0x1)
 963                         break;
 964
 965         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 966
 967         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 968
 969         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 970         *coef_exponent = coef_exp - 16;
 971 }
 972
 973 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 974 {
 975         u32 rst_flags;
 976         u32 tmpReg;
 977
 978         if (AR_SREV_9100(ah)) {
 979                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 980                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 981                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 982                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 983                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 984         }
 985
 986         ENABLE_REGWRITE_BUFFER(ah);
 987
 988         if (AR_SREV_9300_20_OR_LATER(ah)) {
 989                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 990                 udelay(10);
 991         }
 992
 993         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 994                   AR_RTC_FORCE_WAKE_ON_INT);
 995
 996         if (AR_SREV_9100(ah)) {
 997                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 998                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 999         } else {
1000                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1001                 if (tmpReg &
1002                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1003                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1004                         u32 val;
1005                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1006
1007                         val = AR_RC_HOSTIF;
1008                         if (!AR_SREV_9300_20_OR_LATER(ah))
1009                                 val |= AR_RC_AHB;
1010                         REG_WRITE(ah, AR_RC, val);
1011
1012                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1013                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1014
1015                 rst_flags = AR_RTC_RC_MAC_WARM;
1016                 if (type == ATH9K_RESET_COLD)
1017                         rst_flags |= AR_RTC_RC_MAC_COLD;
1018         }
1019
1020         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1021
1022         REGWRITE_BUFFER_FLUSH(ah);
1023
1024         udelay(50);
1025
1026         REG_WRITE(ah, AR_RTC_RC, 0);
1027         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1028                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1029                           "RTC stuck in MAC reset\n");
1030                 return false;
1031         }
1032
1033         if (!AR_SREV_9100(ah))
1034                 REG_WRITE(ah, AR_RC, 0);
1035
1036         if (AR_SREV_9100(ah))
1037                 udelay(50);
1038
1039         return true;
1040 }
1041
1042 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1043 {
1044         ENABLE_REGWRITE_BUFFER(ah);
1045
1046         if (AR_SREV_9300_20_OR_LATER(ah)) {
1047                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1048                 udelay(10);
1049         }
1050
1051         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1052                   AR_RTC_FORCE_WAKE_ON_INT);
1053
1054         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1055                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1056
1057         REG_WRITE(ah, AR_RTC_RESET, 0);
1058         udelay(2);
1059
1060         REGWRITE_BUFFER_FLUSH(ah);
1061
1062         if (!AR_SREV_9300_20_OR_LATER(ah))
1063                 udelay(2);
1064
1065         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1066                 REG_WRITE(ah, AR_RC, 0);
1067
1068         REG_WRITE(ah, AR_RTC_RESET, 1);
1069
1070         if (!ath9k_hw_wait(ah,
1071                            AR_RTC_STATUS,
1072                            AR_RTC_STATUS_M,
1073                            AR_RTC_STATUS_ON,
1074                            AH_WAIT_TIMEOUT)) {
1075                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1076                           "RTC not waking up\n");
1077                 return false;
1078         }
1079
1080         ath9k_hw_read_revisions(ah);
1081
1082         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1083 }
1084
1085 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1086 {
1087         if (AR_SREV_9300_20_OR_LATER(ah)) {
1088                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1089                 udelay(10);
1090         }
1091
1092         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1093                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1094
1095         switch (type) {
1096         case ATH9K_RESET_POWER_ON:
1097                 return ath9k_hw_set_reset_power_on(ah);
1098         case ATH9K_RESET_WARM:
1099         case ATH9K_RESET_COLD:
1100                 return ath9k_hw_set_reset(ah, type);
1101         default:
1102                 return false;
1103         }
1104 }
1105
1106 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1107                                 struct ath9k_channel *chan)
1108 {
1109         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1110                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1111                         return false;
1112         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1113                 return false;
1114
1115         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1116                 return false;
1117
1118         ah->chip_fullsleep = false;
1119         ath9k_hw_init_pll(ah, chan);
1120         ath9k_hw_set_rfmode(ah, chan);
1121
1122         return true;
1123 }
1124
1125 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1126                                     struct ath9k_channel *chan)
1127 {
1128         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1129         struct ath_common *common = ath9k_hw_common(ah);
1130         struct ieee80211_channel *channel = chan->chan;
1131         u32 qnum;
1132         int r;
1133
1134         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1135                 if (ath9k_hw_numtxpending(ah, qnum)) {
1136                         ath_print(common, ATH_DBG_QUEUE,
1137                                   "Transmit frames pending on "
1138                                   "queue %d\n", qnum);
1139                         return false;
1140                 }
1141         }
1142
1143         if (!ath9k_hw_rfbus_req(ah)) {
1144                 ath_print(common, ATH_DBG_FATAL,
1145                           "Could not kill baseband RX\n");
1146                 return false;
1147         }
1148
1149         ath9k_hw_set_channel_regs(ah, chan);
1150
1151         r = ath9k_hw_rf_set_freq(ah, chan);
1152         if (r) {
1153                 ath_print(common, ATH_DBG_FATAL,
1154                           "Failed to set channel\n");
1155                 return false;
1156         }
1157         ath9k_hw_set_clockrate(ah);
1158
1159         ah->eep_ops->set_txpower(ah, chan,
1160                              ath9k_regd_get_ctl(regulatory, chan),
1161                              channel->max_antenna_gain * 2,
1162                              channel->max_power * 2,
1163                              min((u32) MAX_RATE_POWER,
1164                              (u32) regulatory->power_limit), false);
1165
1166         ath9k_hw_rfbus_done(ah);
1167
1168         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1169                 ath9k_hw_set_delta_slope(ah, chan);
1170
1171         ath9k_hw_spur_mitigate_freq(ah, chan);
1172
1173         return true;
1174 }
1175
1176 bool ath9k_hw_check_alive(struct ath_hw *ah)
1177 {
1178         int count = 50;
1179         u32 reg;
1180
1181         if (AR_SREV_9285_12_OR_LATER(ah))
1182                 return true;
1183
1184         do {
1185                 reg = REG_READ(ah, AR_OBS_BUS_1);
1186
1187                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1188                         continue;
1189
1190                 switch (reg & 0x7E000B00) {
1191                 case 0x1E000000:
1192                 case 0x52000B00:
1193                 case 0x18000B00:
1194                         continue;
1195                 default:
1196                         return true;
1197                 }
1198         } while (count-- > 0);
1199
1200         return false;
1201 }
1202 EXPORT_SYMBOL(ath9k_hw_check_alive);
1203
1204 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1205                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1206 {
1207         struct ath_common *common = ath9k_hw_common(ah);
1208         u32 saveLedState;
1209         struct ath9k_channel *curchan = ah->curchan;
1210         u32 saveDefAntenna;
1211         u32 macStaId1;
1212         u64 tsf = 0;
1213         int i, r;
1214
1215         ah->txchainmask = common->tx_chainmask;
1216         ah->rxchainmask = common->rx_chainmask;
1217
1218         if (!ah->chip_fullsleep) {
1219                 ath9k_hw_abortpcurecv(ah);
1220                 if (!ath9k_hw_stopdmarecv(ah)) {
1221                         ath_print(common, ATH_DBG_XMIT,
1222                                 "Failed to stop receive dma\n");
1223                         bChannelChange = false;
1224                 }
1225         }
1226
1227         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1228                 return -EIO;
1229
1230         if (curchan && !ah->chip_fullsleep)
1231                 ath9k_hw_getnf(ah, curchan);
1232
1233         ah->caldata = caldata;
1234         if (caldata &&
1235             (chan->channel != caldata->channel ||
1236              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1237              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1238                 /* Operating channel changed, reset channel calibration data */
1239                 memset(caldata, 0, sizeof(*caldata));
1240                 ath9k_init_nfcal_hist_buffer(ah, chan);
1241         }
1242
1243         if (bChannelChange &&
1244             (ah->chip_fullsleep != true) &&
1245             (ah->curchan != NULL) &&
1246             (chan->channel != ah->curchan->channel) &&
1247             ((chan->channelFlags & CHANNEL_ALL) ==
1248              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1249             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1250
1251                 if (ath9k_hw_channel_change(ah, chan)) {
1252                         ath9k_hw_loadnf(ah, ah->curchan);
1253                         ath9k_hw_start_nfcal(ah, true);
1254                         if (AR_SREV_9271(ah))
1255                                 ar9002_hw_load_ani_reg(ah, chan);
1256                         return 0;
1257                 }
1258         }
1259
1260         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1261         if (saveDefAntenna == 0)
1262                 saveDefAntenna = 1;
1263
1264         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1265
1266         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1267         if (AR_SREV_9100(ah) ||
1268             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1269                 tsf = ath9k_hw_gettsf64(ah);
1270
1271         saveLedState = REG_READ(ah, AR_CFG_LED) &
1272                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1273                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1274
1275         ath9k_hw_mark_phy_inactive(ah);
1276
1277         /* Only required on the first reset */
1278         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1279                 REG_WRITE(ah,
1280                           AR9271_RESET_POWER_DOWN_CONTROL,
1281                           AR9271_RADIO_RF_RST);
1282                 udelay(50);
1283         }
1284
1285         if (!ath9k_hw_chip_reset(ah, chan)) {
1286                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1287                 return -EINVAL;
1288         }
1289
1290         /* Only required on the first reset */
1291         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1292                 ah->htc_reset_init = false;
1293                 REG_WRITE(ah,
1294                           AR9271_RESET_POWER_DOWN_CONTROL,
1295                           AR9271_GATE_MAC_CTL);
1296                 udelay(50);
1297         }
1298
1299         /* Restore TSF */
1300         if (tsf)
1301                 ath9k_hw_settsf64(ah, tsf);
1302
1303         if (AR_SREV_9280_20_OR_LATER(ah))
1304                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1305
1306         if (!AR_SREV_9300_20_OR_LATER(ah))
1307                 ar9002_hw_enable_async_fifo(ah);
1308
1309         r = ath9k_hw_process_ini(ah, chan);
1310         if (r)
1311                 return r;
1312
1313         /*
1314          * Some AR91xx SoC devices frequently fail to accept TSF writes
1315          * right after the chip reset. When that happens, write a new
1316          * value after the initvals have been applied, with an offset
1317          * based on measured time difference
1318          */
1319         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1320                 tsf += 1500;
1321                 ath9k_hw_settsf64(ah, tsf);
1322         }
1323
1324         /* Setup MFP options for CCMP */
1325         if (AR_SREV_9280_20_OR_LATER(ah)) {
1326                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1327                  * frames when constructing CCMP AAD. */
1328                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1329                               0xc7ff);
1330                 ah->sw_mgmt_crypto = false;
1331         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1332                 /* Disable hardware crypto for management frames */
1333                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1334                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1335                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1336                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1337                 ah->sw_mgmt_crypto = true;
1338         } else
1339                 ah->sw_mgmt_crypto = true;
1340
1341         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1342                 ath9k_hw_set_delta_slope(ah, chan);
1343
1344         ath9k_hw_spur_mitigate_freq(ah, chan);
1345         ah->eep_ops->set_board_values(ah, chan);
1346
1347         ath9k_hw_set_operating_mode(ah, ah->opmode);
1348
1349         ENABLE_REGWRITE_BUFFER(ah);
1350
1351         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1352         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1353                   | macStaId1
1354                   | AR_STA_ID1_RTS_USE_DEF
1355                   | (ah->config.
1356                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1357                   | ah->sta_id1_defaults);
1358         ath_hw_setbssidmask(common);
1359         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1360         ath9k_hw_write_associd(ah);
1361         REG_WRITE(ah, AR_ISR, ~0);
1362         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1363
1364         REGWRITE_BUFFER_FLUSH(ah);
1365
1366         r = ath9k_hw_rf_set_freq(ah, chan);
1367         if (r)
1368                 return r;
1369
1370         ath9k_hw_set_clockrate(ah);
1371
1372         ENABLE_REGWRITE_BUFFER(ah);
1373
1374         for (i = 0; i < AR_NUM_DCU; i++)
1375                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1376
1377         REGWRITE_BUFFER_FLUSH(ah);
1378
1379         ah->intr_txqs = 0;
1380         for (i = 0; i < ah->caps.total_queues; i++)
1381                 ath9k_hw_resettxqueue(ah, i);
1382
1383         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1384         ath9k_hw_ani_cache_ini_regs(ah);
1385         ath9k_hw_init_qos(ah);
1386
1387         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1388                 ath9k_enable_rfkill(ah);
1389
1390         ath9k_hw_init_global_settings(ah);
1391
1392         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1393                 ar9002_hw_update_async_fifo(ah);
1394                 ar9002_hw_enable_wep_aggregation(ah);
1395         }
1396
1397         REG_WRITE(ah, AR_STA_ID1,
1398                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1399
1400         ath9k_hw_set_dma(ah);
1401
1402         REG_WRITE(ah, AR_OBS, 8);
1403
1404         if (ah->config.rx_intr_mitigation) {
1405                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1406                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1407         }
1408
1409         if (ah->config.tx_intr_mitigation) {
1410                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1411                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1412         }
1413
1414         ath9k_hw_init_bb(ah, chan);
1415
1416         if (!ath9k_hw_init_cal(ah, chan))
1417                 return -EIO;
1418
1419         ENABLE_REGWRITE_BUFFER(ah);
1420
1421         ath9k_hw_restore_chainmask(ah);
1422         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1423
1424         REGWRITE_BUFFER_FLUSH(ah);
1425
1426         /*
1427          * For big endian systems turn on swapping for descriptors
1428          */
1429         if (AR_SREV_9100(ah)) {
1430                 u32 mask;
1431                 mask = REG_READ(ah, AR_CFG);
1432                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1433                         ath_print(common, ATH_DBG_RESET,
1434                                 "CFG Byte Swap Set 0x%x\n", mask);
1435                 } else {
1436                         mask =
1437                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1438                         REG_WRITE(ah, AR_CFG, mask);
1439                         ath_print(common, ATH_DBG_RESET,
1440                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1441                 }
1442         } else {
1443                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1444                         /* Configure AR9271 target WLAN */
1445                         if (AR_SREV_9271(ah))
1446                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1447                         else
1448                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1449                 }
1450 #ifdef __BIG_ENDIAN
1451                 else
1452                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1453 #endif
1454         }
1455
1456         if (ah->btcoex_hw.enabled)
1457                 ath9k_hw_btcoex_enable(ah);
1458
1459         if (AR_SREV_9300_20_OR_LATER(ah))
1460                 ar9003_hw_bb_watchdog_config(ah);
1461
1462         return 0;
1463 }
1464 EXPORT_SYMBOL(ath9k_hw_reset);
1465
1466 /******************************/
1467 /* Power Management (Chipset) */
1468 /******************************/
1469
1470 /*
1471  * Notify Power Mgt is disabled in self-generated frames.
1472  * If requested, force chip to sleep.
1473  */
1474 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1475 {
1476         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1477         if (setChip) {
1478                 /*
1479                  * Clear the RTC force wake bit to allow the
1480                  * mac to go to sleep.
1481                  */
1482                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1483                             AR_RTC_FORCE_WAKE_EN);
1484                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1485                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1486
1487                 /* Shutdown chip. Active low */
1488                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1489                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1490                                     AR_RTC_RESET_EN);
1491         }
1492
1493         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1494         if (AR_SREV_9300_20_OR_LATER(ah))
1495                 REG_WRITE(ah, AR_WA,
1496                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1497 }
1498
1499 /*
1500  * Notify Power Management is enabled in self-generating
1501  * frames. If request, set power mode of chip to
1502  * auto/normal.  Duration in units of 128us (1/8 TU).
1503  */
1504 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1505 {
1506         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1507         if (setChip) {
1508                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1509
1510                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1511                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1512                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1513                                   AR_RTC_FORCE_WAKE_ON_INT);
1514                 } else {
1515                         /*
1516                          * Clear the RTC force wake bit to allow the
1517                          * mac to go to sleep.
1518                          */
1519                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1520                                     AR_RTC_FORCE_WAKE_EN);
1521                 }
1522         }
1523
1524         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1525         if (AR_SREV_9300_20_OR_LATER(ah))
1526                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1527 }
1528
1529 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1530 {
1531         u32 val;
1532         int i;
1533
1534         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1535         if (AR_SREV_9300_20_OR_LATER(ah)) {
1536                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1537                 udelay(10);
1538         }
1539
1540         if (setChip) {
1541                 if ((REG_READ(ah, AR_RTC_STATUS) &
1542                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1543                         if (ath9k_hw_set_reset_reg(ah,
1544                                            ATH9K_RESET_POWER_ON) != true) {
1545                                 return false;
1546                         }
1547                         if (!AR_SREV_9300_20_OR_LATER(ah))
1548                                 ath9k_hw_init_pll(ah, NULL);
1549                 }
1550                 if (AR_SREV_9100(ah))
1551                         REG_SET_BIT(ah, AR_RTC_RESET,
1552                                     AR_RTC_RESET_EN);
1553
1554                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1555                             AR_RTC_FORCE_WAKE_EN);
1556                 udelay(50);
1557
1558                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1559                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1560                         if (val == AR_RTC_STATUS_ON)
1561                                 break;
1562                         udelay(50);
1563                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1564                                     AR_RTC_FORCE_WAKE_EN);
1565                 }
1566                 if (i == 0) {
1567                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1568                                   "Failed to wakeup in %uus\n",
1569                                   POWER_UP_TIME / 20);
1570                         return false;
1571                 }
1572         }
1573
1574         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1575
1576         return true;
1577 }
1578
1579 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1580 {
1581         struct ath_common *common = ath9k_hw_common(ah);
1582         int status = true, setChip = true;
1583         static const char *modes[] = {
1584                 "AWAKE",
1585                 "FULL-SLEEP",
1586                 "NETWORK SLEEP",
1587                 "UNDEFINED"
1588         };
1589
1590         if (ah->power_mode == mode)
1591                 return status;
1592
1593         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1594                   modes[ah->power_mode], modes[mode]);
1595
1596         switch (mode) {
1597         case ATH9K_PM_AWAKE:
1598                 status = ath9k_hw_set_power_awake(ah, setChip);
1599                 break;
1600         case ATH9K_PM_FULL_SLEEP:
1601                 ath9k_set_power_sleep(ah, setChip);
1602                 ah->chip_fullsleep = true;
1603                 break;
1604         case ATH9K_PM_NETWORK_SLEEP:
1605                 ath9k_set_power_network_sleep(ah, setChip);
1606                 break;
1607         default:
1608                 ath_print(common, ATH_DBG_FATAL,
1609                           "Unknown power mode %u\n", mode);
1610                 return false;
1611         }
1612         ah->power_mode = mode;
1613
1614         return status;
1615 }
1616 EXPORT_SYMBOL(ath9k_hw_setpower);
1617
1618 /*******************/
1619 /* Beacon Handling */
1620 /*******************/
1621
1622 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1623 {
1624         int flags = 0;
1625
1626         ah->beacon_interval = beacon_period;
1627
1628         ENABLE_REGWRITE_BUFFER(ah);
1629
1630         switch (ah->opmode) {
1631         case NL80211_IFTYPE_STATION:
1632         case NL80211_IFTYPE_MONITOR:
1633                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1634                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1635                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1636                 flags |= AR_TBTT_TIMER_EN;
1637                 break;
1638         case NL80211_IFTYPE_ADHOC:
1639         case NL80211_IFTYPE_MESH_POINT:
1640                 REG_SET_BIT(ah, AR_TXCFG,
1641                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1642                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1643                           TU_TO_USEC(next_beacon +
1644                                      (ah->atim_window ? ah->
1645                                       atim_window : 1)));
1646                 flags |= AR_NDP_TIMER_EN;
1647         case NL80211_IFTYPE_AP:
1648                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1649                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1650                           TU_TO_USEC(next_beacon -
1651                                      ah->config.
1652                                      dma_beacon_response_time));
1653                 REG_WRITE(ah, AR_NEXT_SWBA,
1654                           TU_TO_USEC(next_beacon -
1655                                      ah->config.
1656                                      sw_beacon_response_time));
1657                 flags |=
1658                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1659                 break;
1660         default:
1661                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1662                           "%s: unsupported opmode: %d\n",
1663                           __func__, ah->opmode);
1664                 return;
1665                 break;
1666         }
1667
1668         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1669         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1670         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1671         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1672
1673         REGWRITE_BUFFER_FLUSH(ah);
1674
1675         beacon_period &= ~ATH9K_BEACON_ENA;
1676         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1677                 ath9k_hw_reset_tsf(ah);
1678         }
1679
1680         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1681 }
1682 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1683
1684 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1685                                     const struct ath9k_beacon_state *bs)
1686 {
1687         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1688         struct ath9k_hw_capabilities *pCap = &ah->caps;
1689         struct ath_common *common = ath9k_hw_common(ah);
1690
1691         ENABLE_REGWRITE_BUFFER(ah);
1692
1693         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1694
1695         REG_WRITE(ah, AR_BEACON_PERIOD,
1696                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1697         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1698                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1699
1700         REGWRITE_BUFFER_FLUSH(ah);
1701
1702         REG_RMW_FIELD(ah, AR_RSSI_THR,
1703                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1704
1705         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1706
1707         if (bs->bs_sleepduration > beaconintval)
1708                 beaconintval = bs->bs_sleepduration;
1709
1710         dtimperiod = bs->bs_dtimperiod;
1711         if (bs->bs_sleepduration > dtimperiod)
1712                 dtimperiod = bs->bs_sleepduration;
1713
1714         if (beaconintval == dtimperiod)
1715                 nextTbtt = bs->bs_nextdtim;
1716         else
1717                 nextTbtt = bs->bs_nexttbtt;
1718
1719         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1720         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1721         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1722         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1723
1724         ENABLE_REGWRITE_BUFFER(ah);
1725
1726         REG_WRITE(ah, AR_NEXT_DTIM,
1727                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1728         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1729
1730         REG_WRITE(ah, AR_SLEEP1,
1731                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1732                   | AR_SLEEP1_ASSUME_DTIM);
1733
1734         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1735                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1736         else
1737                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1738
1739         REG_WRITE(ah, AR_SLEEP2,
1740                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1741
1742         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1743         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1744
1745         REGWRITE_BUFFER_FLUSH(ah);
1746
1747         REG_SET_BIT(ah, AR_TIMER_MODE,
1748                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1749                     AR_DTIM_TIMER_EN);
1750
1751         /* TSF Out of Range Threshold */
1752         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1753 }
1754 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1755
1756 /*******************/
1757 /* HW Capabilities */
1758 /*******************/
1759
1760 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1761 {
1762         struct ath9k_hw_capabilities *pCap = &ah->caps;
1763         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1764         struct ath_common *common = ath9k_hw_common(ah);
1765         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1766
1767         u16 capField = 0, eeval;
1768         u8 ant_div_ctl1;
1769
1770         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1771         regulatory->current_rd = eeval;
1772
1773         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1774         if (AR_SREV_9285_12_OR_LATER(ah))
1775                 eeval |= AR9285_RDEXT_DEFAULT;
1776         regulatory->current_rd_ext = eeval;
1777
1778         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1779
1780         if (ah->opmode != NL80211_IFTYPE_AP &&
1781             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1782                 if (regulatory->current_rd == 0x64 ||
1783                     regulatory->current_rd == 0x65)
1784                         regulatory->current_rd += 5;
1785                 else if (regulatory->current_rd == 0x41)
1786                         regulatory->current_rd = 0x43;
1787                 ath_print(common, ATH_DBG_REGULATORY,
1788                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1789         }
1790
1791         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1792         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1793                 ath_print(common, ATH_DBG_FATAL,
1794                           "no band has been marked as supported in EEPROM.\n");
1795                 return -EINVAL;
1796         }
1797
1798         if (eeval & AR5416_OPFLAGS_11A)
1799                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1800
1801         if (eeval & AR5416_OPFLAGS_11G)
1802                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1803
1804         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1805         /*
1806          * For AR9271 we will temporarilly uses the rx chainmax as read from
1807          * the EEPROM.
1808          */
1809         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1810             !(eeval & AR5416_OPFLAGS_11A) &&
1811             !(AR_SREV_9271(ah)))
1812                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1813                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1814         else
1815                 /* Use rx_chainmask from EEPROM. */
1816                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1817
1818         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1819
1820         /* enable key search for every frame in an aggregate */
1821         if (AR_SREV_9300_20_OR_LATER(ah))
1822                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1823
1824         pCap->low_2ghz_chan = 2312;
1825         pCap->high_2ghz_chan = 2732;
1826
1827         pCap->low_5ghz_chan = 4920;
1828         pCap->high_5ghz_chan = 6100;
1829
1830         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1831
1832         if (ah->config.ht_enable)
1833                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1834         else
1835                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1836
1837         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1838                 pCap->total_queues =
1839                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1840         else
1841                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1842
1843         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1844                 pCap->keycache_size =
1845                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1846         else
1847                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1848
1849         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1850                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1851         else
1852                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1853
1854         if (AR_SREV_9271(ah))
1855                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1856         else if (AR_DEVID_7010(ah))
1857                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1858         else if (AR_SREV_9285_12_OR_LATER(ah))
1859                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1860         else if (AR_SREV_9280_20_OR_LATER(ah))
1861                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1862         else
1863                 pCap->num_gpio_pins = AR_NUM_GPIO;
1864
1865         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1866                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1867                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1868         } else {
1869                 pCap->rts_aggr_limit = (8 * 1024);
1870         }
1871
1872         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1873
1874 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1875         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1876         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1877                 ah->rfkill_gpio =
1878                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1879                 ah->rfkill_polarity =
1880                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1881
1882                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1883         }
1884 #endif
1885         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1886                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1887         else
1888                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1889
1890         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1891                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1892         else
1893                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1894
1895         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1896                 pCap->reg_cap =
1897                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1898                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1899                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1900                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1901         } else {
1902                 pCap->reg_cap =
1903                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1904                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1905         }
1906
1907         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1908         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1909             AR_SREV_5416(ah))
1910                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1911
1912         pCap->num_antcfg_5ghz =
1913                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
1914         pCap->num_antcfg_2ghz =
1915                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
1916
1917         if (AR_SREV_9280_20_OR_LATER(ah) &&
1918             ath9k_hw_btcoex_supported(ah)) {
1919                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1920                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1921
1922                 if (AR_SREV_9285(ah)) {
1923                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1924                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1925                 } else {
1926                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1927                 }
1928         } else {
1929                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1930         }
1931
1932         if (AR_SREV_9300_20_OR_LATER(ah)) {
1933                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_LDPC |
1934                                  ATH9K_HW_CAP_FASTCLOCK;
1935                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1936                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1937                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1938                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1939                 pCap->txs_len = sizeof(struct ar9003_txs);
1940                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1941                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1942         } else {
1943                 pCap->tx_desc_len = sizeof(struct ath_desc);
1944                 if (AR_SREV_9280_20(ah) &&
1945                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1946                       AR5416_EEP_MINOR_VER_16) ||
1947                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1948                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1949         }
1950
1951         if (AR_SREV_9300_20_OR_LATER(ah))
1952                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1953
1954         if (AR_SREV_9300_20_OR_LATER(ah))
1955                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1956
1957         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1958                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1959
1960         if (AR_SREV_9285(ah))
1961                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1962                         ant_div_ctl1 =
1963                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1964                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1965                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1966                 }
1967
1968         return 0;
1969 }
1970
1971 /****************************/
1972 /* GPIO / RFKILL / Antennae */
1973 /****************************/
1974
1975 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1976                                          u32 gpio, u32 type)
1977 {
1978         int addr;
1979         u32 gpio_shift, tmp;
1980
1981         if (gpio > 11)
1982                 addr = AR_GPIO_OUTPUT_MUX3;
1983         else if (gpio > 5)
1984                 addr = AR_GPIO_OUTPUT_MUX2;
1985         else
1986                 addr = AR_GPIO_OUTPUT_MUX1;
1987
1988         gpio_shift = (gpio % 6) * 5;
1989
1990         if (AR_SREV_9280_20_OR_LATER(ah)
1991             || (addr != AR_GPIO_OUTPUT_MUX1)) {
1992                 REG_RMW(ah, addr, (type << gpio_shift),
1993                         (0x1f << gpio_shift));
1994         } else {
1995                 tmp = REG_READ(ah, addr);
1996                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
1997                 tmp &= ~(0x1f << gpio_shift);
1998                 tmp |= (type << gpio_shift);
1999                 REG_WRITE(ah, addr, tmp);
2000         }
2001 }
2002
2003 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2004 {
2005         u32 gpio_shift;
2006
2007         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2008
2009         if (AR_DEVID_7010(ah)) {
2010                 gpio_shift = gpio;
2011                 REG_RMW(ah, AR7010_GPIO_OE,
2012                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2013                         (AR7010_GPIO_OE_MASK << gpio_shift));
2014                 return;
2015         }
2016
2017         gpio_shift = gpio << 1;
2018         REG_RMW(ah,
2019                 AR_GPIO_OE_OUT,
2020                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2021                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2022 }
2023 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2024
2025 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2026 {
2027 #define MS_REG_READ(x, y) \
2028         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2029
2030         if (gpio >= ah->caps.num_gpio_pins)
2031                 return 0xffffffff;
2032
2033         if (AR_DEVID_7010(ah)) {
2034                 u32 val;
2035                 val = REG_READ(ah, AR7010_GPIO_IN);
2036                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2037         } else if (AR_SREV_9300_20_OR_LATER(ah))
2038                 return MS_REG_READ(AR9300, gpio) != 0;
2039         else if (AR_SREV_9271(ah))
2040                 return MS_REG_READ(AR9271, gpio) != 0;
2041         else if (AR_SREV_9287_11_OR_LATER(ah))
2042                 return MS_REG_READ(AR9287, gpio) != 0;
2043         else if (AR_SREV_9285_12_OR_LATER(ah))
2044                 return MS_REG_READ(AR9285, gpio) != 0;
2045         else if (AR_SREV_9280_20_OR_LATER(ah))
2046                 return MS_REG_READ(AR928X, gpio) != 0;
2047         else
2048                 return MS_REG_READ(AR, gpio) != 0;
2049 }
2050 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2051
2052 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2053                          u32 ah_signal_type)
2054 {
2055         u32 gpio_shift;
2056
2057         if (AR_DEVID_7010(ah)) {
2058                 gpio_shift = gpio;
2059                 REG_RMW(ah, AR7010_GPIO_OE,
2060                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2061                         (AR7010_GPIO_OE_MASK << gpio_shift));
2062                 return;
2063         }
2064
2065         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2066         gpio_shift = 2 * gpio;
2067         REG_RMW(ah,
2068                 AR_GPIO_OE_OUT,
2069                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2070                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2071 }
2072 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2073
2074 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2075 {
2076         if (AR_DEVID_7010(ah)) {
2077                 val = val ? 0 : 1;
2078                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2079                         AR_GPIO_BIT(gpio));
2080                 return;
2081         }
2082
2083         if (AR_SREV_9271(ah))
2084                 val = ~val;
2085
2086         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2087                 AR_GPIO_BIT(gpio));
2088 }
2089 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2090
2091 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2092 {
2093         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2094 }
2095 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2096
2097 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2098 {
2099         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2100 }
2101 EXPORT_SYMBOL(ath9k_hw_setantenna);
2102
2103 /*********************/
2104 /* General Operation */
2105 /*********************/
2106
2107 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2108 {
2109         u32 bits = REG_READ(ah, AR_RX_FILTER);
2110         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2111
2112         if (phybits & AR_PHY_ERR_RADAR)
2113                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2114         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2115                 bits |= ATH9K_RX_FILTER_PHYERR;
2116
2117         return bits;
2118 }
2119 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2120
2121 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2122 {
2123         u32 phybits;
2124
2125         ENABLE_REGWRITE_BUFFER(ah);
2126
2127         REG_WRITE(ah, AR_RX_FILTER, bits);
2128
2129         phybits = 0;
2130         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2131                 phybits |= AR_PHY_ERR_RADAR;
2132         if (bits & ATH9K_RX_FILTER_PHYERR)
2133                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2134         REG_WRITE(ah, AR_PHY_ERR, phybits);
2135
2136         if (phybits)
2137                 REG_WRITE(ah, AR_RXCFG,
2138                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2139         else
2140                 REG_WRITE(ah, AR_RXCFG,
2141                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2142
2143         REGWRITE_BUFFER_FLUSH(ah);
2144 }
2145 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2146
2147 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2148 {
2149         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2150                 return false;
2151
2152         ath9k_hw_init_pll(ah, NULL);
2153         return true;
2154 }
2155 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2156
2157 bool ath9k_hw_disable(struct ath_hw *ah)
2158 {
2159         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2160                 return false;
2161
2162         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2163                 return false;
2164
2165         ath9k_hw_init_pll(ah, NULL);
2166         return true;
2167 }
2168 EXPORT_SYMBOL(ath9k_hw_disable);
2169
2170 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2171 {
2172         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2173         struct ath9k_channel *chan = ah->curchan;
2174         struct ieee80211_channel *channel = chan->chan;
2175
2176         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2177
2178         ah->eep_ops->set_txpower(ah, chan,
2179                                  ath9k_regd_get_ctl(regulatory, chan),
2180                                  channel->max_antenna_gain * 2,
2181                                  channel->max_power * 2,
2182                                  min((u32) MAX_RATE_POWER,
2183                                  (u32) regulatory->power_limit), test);
2184 }
2185 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2186
2187 void ath9k_hw_setopmode(struct ath_hw *ah)
2188 {
2189         ath9k_hw_set_operating_mode(ah, ah->opmode);
2190 }
2191 EXPORT_SYMBOL(ath9k_hw_setopmode);
2192
2193 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2194 {
2195         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2196         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2197 }
2198 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2199
2200 void ath9k_hw_write_associd(struct ath_hw *ah)
2201 {
2202         struct ath_common *common = ath9k_hw_common(ah);
2203
2204         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2205         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2206                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2207 }
2208 EXPORT_SYMBOL(ath9k_hw_write_associd);
2209
2210 #define ATH9K_MAX_TSF_READ 10
2211
2212 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2213 {
2214         u32 tsf_lower, tsf_upper1, tsf_upper2;
2215         int i;
2216
2217         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2218         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2219                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2220                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2221                 if (tsf_upper2 == tsf_upper1)
2222                         break;
2223                 tsf_upper1 = tsf_upper2;
2224         }
2225
2226         WARN_ON( i == ATH9K_MAX_TSF_READ );
2227
2228         return (((u64)tsf_upper1 << 32) | tsf_lower);
2229 }
2230 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2231
2232 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2233 {
2234         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2235         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2236 }
2237 EXPORT_SYMBOL(ath9k_hw_settsf64);
2238
2239 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2240 {
2241         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2242                            AH_TSF_WRITE_TIMEOUT))
2243                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2244                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2245
2246         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2247 }
2248 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2249
2250 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2251 {
2252         if (setting)
2253                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2254         else
2255                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2256 }
2257 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2258
2259 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2260 {
2261         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2262         u32 macmode;
2263
2264         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2265                 macmode = AR_2040_JOINED_RX_CLEAR;
2266         else
2267                 macmode = 0;
2268
2269         REG_WRITE(ah, AR_2040_MODE, macmode);
2270 }
2271
2272 /* HW Generic timers configuration */
2273
2274 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2275 {
2276         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2277         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2278         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2279         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2280         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2281         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2282         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2283         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2284         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2285         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2286                                 AR_NDP2_TIMER_MODE, 0x0002},
2287         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2288                                 AR_NDP2_TIMER_MODE, 0x0004},
2289         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2290                                 AR_NDP2_TIMER_MODE, 0x0008},
2291         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2292                                 AR_NDP2_TIMER_MODE, 0x0010},
2293         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2294                                 AR_NDP2_TIMER_MODE, 0x0020},
2295         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2296                                 AR_NDP2_TIMER_MODE, 0x0040},
2297         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2298                                 AR_NDP2_TIMER_MODE, 0x0080}
2299 };
2300
2301 /* HW generic timer primitives */
2302
2303 /* compute and clear index of rightmost 1 */
2304 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2305 {
2306         u32 b;
2307
2308         b = *mask;
2309         b &= (0-b);
2310         *mask &= ~b;
2311         b *= debruijn32;
2312         b >>= 27;
2313
2314         return timer_table->gen_timer_index[b];
2315 }
2316
2317 static u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2318 {
2319         return REG_READ(ah, AR_TSF_L32);
2320 }
2321
2322 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2323                                           void (*trigger)(void *),
2324                                           void (*overflow)(void *),
2325                                           void *arg,
2326                                           u8 timer_index)
2327 {
2328         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2329         struct ath_gen_timer *timer;
2330
2331         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2332
2333         if (timer == NULL) {
2334                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2335                           "Failed to allocate memory"
2336                           "for hw timer[%d]\n", timer_index);
2337                 return NULL;
2338         }
2339
2340         /* allocate a hardware generic timer slot */
2341         timer_table->timers[timer_index] = timer;
2342         timer->index = timer_index;
2343         timer->trigger = trigger;
2344         timer->overflow = overflow;
2345         timer->arg = arg;
2346
2347         return timer;
2348 }
2349 EXPORT_SYMBOL(ath_gen_timer_alloc);
2350
2351 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2352                               struct ath_gen_timer *timer,
2353                               u32 timer_next,
2354                               u32 timer_period)
2355 {
2356         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2357         u32 tsf;
2358
2359         BUG_ON(!timer_period);
2360
2361         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2362
2363         tsf = ath9k_hw_gettsf32(ah);
2364
2365         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2366                   "curent tsf %x period %x"
2367                   "timer_next %x\n", tsf, timer_period, timer_next);
2368
2369         /*
2370          * Pull timer_next forward if the current TSF already passed it
2371          * because of software latency
2372          */
2373         if (timer_next < tsf)
2374                 timer_next = tsf + timer_period;
2375
2376         /*
2377          * Program generic timer registers
2378          */
2379         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2380                  timer_next);
2381         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2382                   timer_period);
2383         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2384                     gen_tmr_configuration[timer->index].mode_mask);
2385
2386         /* Enable both trigger and thresh interrupt masks */
2387         REG_SET_BIT(ah, AR_IMR_S5,
2388                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2389                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2390 }
2391 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2392
2393 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2394 {
2395         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2396
2397         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2398                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2399                 return;
2400         }
2401
2402         /* Clear generic timer enable bits. */
2403         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2404                         gen_tmr_configuration[timer->index].mode_mask);
2405
2406         /* Disable both trigger and thresh interrupt masks */
2407         REG_CLR_BIT(ah, AR_IMR_S5,
2408                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2409                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2410
2411         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2412 }
2413 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2414
2415 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2416 {
2417         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2418
2419         /* free the hardware generic timer slot */
2420         timer_table->timers[timer->index] = NULL;
2421         kfree(timer);
2422 }
2423 EXPORT_SYMBOL(ath_gen_timer_free);
2424
2425 /*
2426  * Generic Timer Interrupts handling
2427  */
2428 void ath_gen_timer_isr(struct ath_hw *ah)
2429 {
2430         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2431         struct ath_gen_timer *timer;
2432         struct ath_common *common = ath9k_hw_common(ah);
2433         u32 trigger_mask, thresh_mask, index;
2434
2435         /* get hardware generic timer interrupt status */
2436         trigger_mask = ah->intr_gen_timer_trigger;
2437         thresh_mask = ah->intr_gen_timer_thresh;
2438         trigger_mask &= timer_table->timer_mask.val;
2439         thresh_mask &= timer_table->timer_mask.val;
2440
2441         trigger_mask &= ~thresh_mask;
2442
2443         while (thresh_mask) {
2444                 index = rightmost_index(timer_table, &thresh_mask);
2445                 timer = timer_table->timers[index];
2446                 BUG_ON(!timer);
2447                 ath_print(common, ATH_DBG_HWTIMER,
2448                           "TSF overflow for Gen timer %d\n", index);
2449                 timer->overflow(timer->arg);
2450         }
2451
2452         while (trigger_mask) {
2453                 index = rightmost_index(timer_table, &trigger_mask);
2454                 timer = timer_table->timers[index];
2455                 BUG_ON(!timer);
2456                 ath_print(common, ATH_DBG_HWTIMER,
2457                           "Gen timer[%d] trigger\n", index);
2458                 timer->trigger(timer->arg);
2459         }
2460 }
2461 EXPORT_SYMBOL(ath_gen_timer_isr);
2462
2463 /********/
2464 /* HTC  */
2465 /********/
2466
2467 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2468 {
2469         ah->htc_reset_init = true;
2470 }
2471 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2472
2473 static struct {
2474         u32 version;
2475         const char * name;
2476 } ath_mac_bb_names[] = {
2477         /* Devices with external radios */
2478         { AR_SREV_VERSION_5416_PCI,     "5416" },
2479         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2480         { AR_SREV_VERSION_9100,         "9100" },
2481         { AR_SREV_VERSION_9160,         "9160" },
2482         /* Single-chip solutions */
2483         { AR_SREV_VERSION_9280,         "9280" },
2484         { AR_SREV_VERSION_9285,         "9285" },
2485         { AR_SREV_VERSION_9287,         "9287" },
2486         { AR_SREV_VERSION_9271,         "9271" },
2487         { AR_SREV_VERSION_9300,         "9300" },
2488 };
2489
2490 /* For devices with external radios */
2491 static struct {
2492         u16 version;
2493         const char * name;
2494 } ath_rf_names[] = {
2495         { 0,                            "5133" },
2496         { AR_RAD5133_SREV_MAJOR,        "5133" },
2497         { AR_RAD5122_SREV_MAJOR,        "5122" },
2498         { AR_RAD2133_SREV_MAJOR,        "2133" },
2499         { AR_RAD2122_SREV_MAJOR,        "2122" }
2500 };
2501
2502 /*
2503  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2504  */
2505 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2506 {
2507         int i;
2508
2509         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2510                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2511                         return ath_mac_bb_names[i].name;
2512                 }
2513         }
2514
2515         return "????";
2516 }
2517
2518 /*
2519  * Return the RF name. "????" is returned if the RF is unknown.
2520  * Used for devices with external radios.
2521  */
2522 static const char *ath9k_hw_rf_name(u16 rf_version)
2523 {
2524         int i;
2525
2526         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2527                 if (ath_rf_names[i].version == rf_version) {
2528                         return ath_rf_names[i].name;
2529                 }
2530         }
2531
2532         return "????";
2533 }
2534
2535 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2536 {
2537         int used;
2538
2539         /* chipsets >= AR9280 are single-chip */
2540         if (AR_SREV_9280_20_OR_LATER(ah)) {
2541                 used = snprintf(hw_name, len,
2542                                "Atheros AR%s Rev:%x",
2543                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2544                                ah->hw_version.macRev);
2545         }
2546         else {
2547                 used = snprintf(hw_name, len,
2548                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2549                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2550                                ah->hw_version.macRev,
2551                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2552                                                 AR_RADIO_SREV_MAJOR)),
2553                                ah->hw_version.phyRev);
2554         }
2555
2556         hw_name[used] = '\0';
2557 }
2558 EXPORT_SYMBOL(ath9k_hw_name);