drivers/net/wireless/ath/ath9k/xmit.c

   1 /*
   2  * Copyright (c) 2008-2009 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include "ath9k.h"
  18 #include "ar9003_mac.h"
  19
  20 #define BITS_PER_BYTE           8
  21 #define OFDM_PLCP_BITS          22
  22 #define HT_RC_2_MCS(_rc)        ((_rc) & 0x1f)
  23 #define HT_RC_2_STREAMS(_rc)    ((((_rc) & 0x78) >> 3) + 1)
  24 #define L_STF                   8
  25 #define L_LTF                   8
  26 #define L_SIG                   4
  27 #define HT_SIG                  8
  28 #define HT_STF                  4
  29 #define HT_LTF(_ns)             (4 * (_ns))
  30 #define SYMBOL_TIME(_ns)        ((_ns) << 2) /* ns * 4 us */
  31 #define SYMBOL_TIME_HALFGI(_ns) (((_ns) * 18 + 4) / 5)  /* ns * 3.6 us */
  32 #define NUM_SYMBOLS_PER_USEC(_usec) (_usec >> 2)
  33 #define NUM_SYMBOLS_PER_USEC_HALFGI(_usec) (((_usec*5)-4)/18)
  34
  35 #define OFDM_SIFS_TIME              16
  36
  37 static u16 bits_per_symbol[][2] = {
  38         /* 20MHz 40MHz */
  39         {    26,   54 },     /*  0: BPSK */
  40         {    52,  108 },     /*  1: QPSK 1/2 */
  41         {    78,  162 },     /*  2: QPSK 3/4 */
  42         {   104,  216 },     /*  3: 16-QAM 1/2 */
  43         {   156,  324 },     /*  4: 16-QAM 3/4 */
  44         {   208,  432 },     /*  5: 64-QAM 2/3 */
  45         {   234,  486 },     /*  6: 64-QAM 3/4 */
  46         {   260,  540 },     /*  7: 64-QAM 5/6 */
  47 };
  48
  49 #define IS_HT_RATE(_rate)     ((_rate) & 0x80)
  50
  51 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
  52                                   struct ath_atx_tid *tid,
  53                                   struct list_head *bf_head);
  54 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
  55                                 struct ath_txq *txq, struct list_head *bf_q,
  56                                 struct ath_tx_status *ts, int txok, int sendbar);
  57 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
  58                              struct list_head *head);
  59 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf);
  60 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
  61                               struct ath_tx_status *ts, int txok);
  62 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
  63                              int nbad, int txok, bool update_rc);
  64 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
  65                               int seqno);
  66
  67 enum {
  68         MCS_HT20,
  69         MCS_HT20_SGI,
  70         MCS_HT40,
  71         MCS_HT40_SGI,
  72 };
  73
  74 static int ath_max_4ms_framelen[4][32] = {
  75         [MCS_HT20] = {
  76                 3212,  6432,  9648,  12864,  19300,  25736,  28952,  32172,
  77                 6424,  12852, 19280, 25708,  38568,  51424,  57852,  64280,
  78                 9628,  19260, 28896, 38528,  57792,  65532,  65532,  65532,
  79                 12828, 25656, 38488, 51320,  65532,  65532,  65532,  65532,
  80         },
  81         [MCS_HT20_SGI] = {
  82                 3572,  7144,  10720,  14296,  21444,  28596,  32172,  35744,
  83                 7140,  14284, 21428,  28568,  42856,  57144,  64288,  65532,
  84                 10700, 21408, 32112,  42816,  64228,  65532,  65532,  65532,
  85                 14256, 28516, 42780,  57040,  65532,  65532,  65532,  65532,
  86         },
  87         [MCS_HT40] = {
  88                 6680,  13360,  20044,  26724,  40092,  53456,  60140,  65532,
  89                 13348, 26700,  40052,  53400,  65532,  65532,  65532,  65532,
  90                 20004, 40008,  60016,  65532,  65532,  65532,  65532,  65532,
  91                 26644, 53292,  65532,  65532,  65532,  65532,  65532,  65532,
  92         },
  93         [MCS_HT40_SGI] = {
  94                 7420,  14844,  22272,  29696,  44544,  59396,  65532,  65532,
  95                 14832, 29668,  44504,  59340,  65532,  65532,  65532,  65532,
  96                 22232, 44464,  65532,  65532,  65532,  65532,  65532,  65532,
  97                 29616, 59232,  65532,  65532,  65532,  65532,  65532,  65532,
  98         }
  99 };
 100
 101 /*********************/
 102 /* Aggregation logic */
 103 /*********************/
 104
 105 static void ath_tx_queue_tid(struct ath_txq *txq, struct ath_atx_tid *tid)
 106 {
 107         struct ath_atx_ac *ac = tid->ac;
 108
 109         if (tid->paused)
 110                 return;
 111
 112         if (tid->sched)
 113                 return;
 114
 115         tid->sched = true;
 116         list_add_tail(&tid->list, &ac->tid_q);
 117
 118         if (ac->sched)
 119                 return;
 120
 121         ac->sched = true;
 122         list_add_tail(&ac->list, &txq->axq_acq);
 123 }
 124
 125 static void ath_tx_resume_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 126 {
 127         struct ath_txq *txq = tid->ac->txq;
 128
 129         WARN_ON(!tid->paused);
 130
 131         spin_lock_bh(&txq->axq_lock);
 132         tid->paused = false;
 133
 134         if (list_empty(&tid->buf_q))
 135                 goto unlock;
 136
 137         ath_tx_queue_tid(txq, tid);
 138         ath_txq_schedule(sc, txq);
 139 unlock:
 140         spin_unlock_bh(&txq->axq_lock);
 141 }
 142
 143 static void ath_tx_flush_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 144 {
 145         struct ath_txq *txq = tid->ac->txq;
 146         struct ath_buf *bf;
 147         struct list_head bf_head;
 148         struct ath_tx_status ts;
 149
 150         INIT_LIST_HEAD(&bf_head);
 151
 152         memset(&ts, 0, sizeof(ts));
 153         spin_lock_bh(&txq->axq_lock);
 154
 155         while (!list_empty(&tid->buf_q)) {
 156                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 157                 list_move_tail(&bf->list, &bf_head);
 158
 159                 if (bf_isretried(bf)) {
 160                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 161                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 162                 } else {
 163                         ath_tx_send_ht_normal(sc, txq, tid, &bf_head);
 164                 }
 165         }
 166
 167         spin_unlock_bh(&txq->axq_lock);
 168 }
 169
 170 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 171                               int seqno)
 172 {
 173         int index, cindex;
 174
 175         index  = ATH_BA_INDEX(tid->seq_start, seqno);
 176         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 177
 178         __clear_bit(cindex, tid->tx_buf);
 179
 180         while (tid->baw_head != tid->baw_tail && !test_bit(tid->baw_head, tid->tx_buf)) {
 181                 INCR(tid->seq_start, IEEE80211_SEQ_MAX);
 182                 INCR(tid->baw_head, ATH_TID_MAX_BUFS);
 183         }
 184 }
 185
 186 static void ath_tx_addto_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 187                              struct ath_buf *bf)
 188 {
 189         int index, cindex;
 190
 191         if (bf_isretried(bf))
 192                 return;
 193
 194         index  = ATH_BA_INDEX(tid->seq_start, bf->bf_seqno);
 195         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 196         __set_bit(cindex, tid->tx_buf);
 197
 198         if (index >= ((tid->baw_tail - tid->baw_head) &
 199                 (ATH_TID_MAX_BUFS - 1))) {
 200                 tid->baw_tail = cindex;
 201                 INCR(tid->baw_tail, ATH_TID_MAX_BUFS);
 202         }
 203 }
 204
 205 /*
 206  * TODO: For frame(s) that are in the retry state, we will reuse the
 207  * sequence number(s) without setting the retry bit. The
 208  * alternative is to give up on these and BAR the receiver's window
 209  * forward.
 210  */
 211 static void ath_tid_drain(struct ath_softc *sc, struct ath_txq *txq,
 212                           struct ath_atx_tid *tid)
 213
 214 {
 215         struct ath_buf *bf;
 216         struct list_head bf_head;
 217         struct ath_tx_status ts;
 218
 219         memset(&ts, 0, sizeof(ts));
 220         INIT_LIST_HEAD(&bf_head);
 221
 222         for (;;) {
 223                 if (list_empty(&tid->buf_q))
 224                         break;
 225
 226                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 227                 list_move_tail(&bf->list, &bf_head);
 228
 229                 if (bf_isretried(bf))
 230                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 231
 232                 spin_unlock(&txq->axq_lock);
 233                 ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 234                 spin_lock(&txq->axq_lock);
 235         }
 236
 237         tid->seq_next = tid->seq_start;
 238         tid->baw_tail = tid->baw_head;
 239 }
 240
 241 static void ath_tx_set_retry(struct ath_softc *sc, struct ath_txq *txq,
 242                              struct ath_buf *bf)
 243 {
 244         struct sk_buff *skb;
 245         struct ieee80211_hdr *hdr;
 246
 247         bf->bf_state.bf_type |= BUF_RETRY;
 248         bf->bf_retries++;
 249         TX_STAT_INC(txq->axq_qnum, a_retries);
 250
 251         skb = bf->bf_mpdu;
 252         hdr = (struct ieee80211_hdr *)skb->data;
 253         hdr->frame_control |= cpu_to_le16(IEEE80211_FCTL_RETRY);
 254 }
 255
 256 static struct ath_buf *ath_tx_get_buffer(struct ath_softc *sc)
 257 {
 258         struct ath_buf *bf = NULL;
 259
 260         spin_lock_bh(&sc->tx.txbuflock);
 261
 262         if (unlikely(list_empty(&sc->tx.txbuf))) {
 263                 spin_unlock_bh(&sc->tx.txbuflock);
 264                 return NULL;
 265         }
 266
 267         bf = list_first_entry(&sc->tx.txbuf, struct ath_buf, list);
 268         list_del(&bf->list);
 269
 270         spin_unlock_bh(&sc->tx.txbuflock);
 271
 272         return bf;
 273 }
 274
 275 static void ath_tx_return_buffer(struct ath_softc *sc, struct ath_buf *bf)
 276 {
 277         spin_lock_bh(&sc->tx.txbuflock);
 278         list_add_tail(&bf->list, &sc->tx.txbuf);
 279         spin_unlock_bh(&sc->tx.txbuflock);
 280 }
 281
 282 static struct ath_buf* ath_clone_txbuf(struct ath_softc *sc, struct ath_buf *bf)
 283 {
 284         struct ath_buf *tbf;
 285
 286         tbf = ath_tx_get_buffer(sc);
 287         if (WARN_ON(!tbf))
 288                 return NULL;
 289
 290         ATH_TXBUF_RESET(tbf);
 291
 292         tbf->aphy = bf->aphy;
 293         tbf->bf_mpdu = bf->bf_mpdu;
 294         tbf->bf_buf_addr = bf->bf_buf_addr;
 295         memcpy(tbf->bf_desc, bf->bf_desc, sc->sc_ah->caps.tx_desc_len);
 296         tbf->bf_state = bf->bf_state;
 297
 298         return tbf;
 299 }
 300
 301 static void ath_tx_complete_aggr(struct ath_softc *sc, struct ath_txq *txq,
 302                                  struct ath_buf *bf, struct list_head *bf_q,
 303                                  struct ath_tx_status *ts, int txok)
 304 {
 305         struct ath_node *an = NULL;
 306         struct sk_buff *skb;
 307         struct ieee80211_sta *sta;
 308         struct ieee80211_hw *hw;
 309         struct ieee80211_hdr *hdr;
 310         struct ieee80211_tx_info *tx_info;
 311         struct ath_atx_tid *tid = NULL;
 312         struct ath_buf *bf_next, *bf_last = bf->bf_lastbf;
 313         struct list_head bf_head, bf_pending;
 314         u16 seq_st = 0, acked_cnt = 0, txfail_cnt = 0;
 315         u32 ba[WME_BA_BMP_SIZE >> 5];
 316         int isaggr, txfail, txpending, sendbar = 0, needreset = 0, nbad = 0;
 317         bool rc_update = true;
 318         struct ieee80211_tx_rate rates[4];
 319         int nframes;
 320
 321         skb = bf->bf_mpdu;
 322         hdr = (struct ieee80211_hdr *)skb->data;
 323
 324         tx_info = IEEE80211_SKB_CB(skb);
 325         hw = bf->aphy->hw;
 326
 327         memcpy(rates, tx_info->control.rates, sizeof(rates));
 328         nframes = bf->bf_nframes;
 329
 330         rcu_read_lock();
 331
 332         sta = ieee80211_find_sta_by_ifaddr(hw, hdr->addr1, hdr->addr2);
 333         if (!sta) {
 334                 rcu_read_unlock();
 335
 336                 INIT_LIST_HEAD(&bf_head);
 337                 while (bf) {
 338                         bf_next = bf->bf_next;
 339
 340                         bf->bf_state.bf_type |= BUF_XRETRY;
 341                         if ((sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) ||
 342                             !bf->bf_stale || bf_next != NULL)
 343                                 list_move_tail(&bf->list, &bf_head);
 344
 345                         ath_tx_rc_status(bf, ts, 1, 0, false);
 346                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 347                                 0, 0);
 348
 349                         bf = bf_next;
 350                 }
 351                 return;
 352         }
 353
 354         an = (struct ath_node *)sta->drv_priv;
 355         tid = ATH_AN_2_TID(an, bf->bf_tidno);
 356
 357         /*
 358          * The hardware occasionally sends a tx status for the wrong TID.
 359          * In this case, the BA status cannot be considered valid and all
 360          * subframes need to be retransmitted
 361          */
 362         if (bf->bf_tidno != ts->tid)
 363                 txok = false;
 364
 365         isaggr = bf_isaggr(bf);
 366         memset(ba, 0, WME_BA_BMP_SIZE >> 3);
 367
 368         if (isaggr && txok) {
 369                 if (ts->ts_flags & ATH9K_TX_BA) {
 370                         seq_st = ts->ts_seqnum;
 371                         memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
 372                 } else {
 373                         /*
 374                          * AR5416 can become deaf/mute when BA
 375                          * issue happens. Chip needs to be reset.
 376                          * But AP code may have sychronization issues
 377                          * when perform internal reset in this routine.
 378                          * Only enable reset in STA mode for now.
 379                          */
 380                         if (sc->sc_ah->opmode == NL80211_IFTYPE_STATION)
 381                                 needreset = 1;
 382                 }
 383         }
 384
 385         INIT_LIST_HEAD(&bf_pending);
 386         INIT_LIST_HEAD(&bf_head);
 387
 388         nbad = ath_tx_num_badfrms(sc, bf, ts, txok);
 389         while (bf) {
 390                 txfail = txpending = 0;
 391                 bf_next = bf->bf_next;
 392
 393                 skb = bf->bf_mpdu;
 394                 tx_info = IEEE80211_SKB_CB(skb);
 395
 396                 if (ATH_BA_ISSET(ba, ATH_BA_INDEX(seq_st, bf->bf_seqno))) {
 397                         /* transmit completion, subframe is
 398                          * acked by block ack */
 399                         acked_cnt++;
 400                 } else if (!isaggr && txok) {
 401                         /* transmit completion */
 402                         acked_cnt++;
 403                 } else {
 404                         if (!(tid->state & AGGR_CLEANUP) &&
 405                             !bf_last->bf_tx_aborted) {
 406                                 if (bf->bf_retries < ATH_MAX_SW_RETRIES) {
 407                                         ath_tx_set_retry(sc, txq, bf);
 408                                         txpending = 1;
 409                                 } else {
 410                                         bf->bf_state.bf_type |= BUF_XRETRY;
 411                                         txfail = 1;
 412                                         sendbar = 1;
 413                                         txfail_cnt++;
 414                                 }
 415                         } else {
 416                                 /*
 417                                  * cleanup in progress, just fail
 418                                  * the un-acked sub-frames
 419                                  */
 420                                 txfail = 1;
 421                         }
 422                 }
 423
 424                 if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) &&
 425                     bf_next == NULL) {
 426                         /*
 427                          * Make sure the last desc is reclaimed if it
 428                          * not a holding desc.
 429                          */
 430                         if (!bf_last->bf_stale)
 431                                 list_move_tail(&bf->list, &bf_head);
 432                         else
 433                                 INIT_LIST_HEAD(&bf_head);
 434                 } else {
 435                         BUG_ON(list_empty(bf_q));
 436                         list_move_tail(&bf->list, &bf_head);
 437                 }
 438
 439                 if (!txpending || (tid->state & AGGR_CLEANUP)) {
 440                         /*
 441                          * complete the acked-ones/xretried ones; update
 442                          * block-ack window
 443                          */
 444                         spin_lock_bh(&txq->axq_lock);
 445                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 446                         spin_unlock_bh(&txq->axq_lock);
 447
 448                         if (rc_update && (acked_cnt == 1 || txfail_cnt == 1)) {
 449                                 memcpy(tx_info->control.rates, rates, sizeof(rates));
 450                                 bf->bf_nframes = nframes;
 451                                 ath_tx_rc_status(bf, ts, nbad, txok, true);
 452                                 rc_update = false;
 453                         } else {
 454                                 ath_tx_rc_status(bf, ts, nbad, txok, false);
 455                         }
 456
 457                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 458                                 !txfail, sendbar);
 459                 } else {
 460                         /* retry the un-acked ones */
 461                         if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)) {
 462                                 if (bf->bf_next == NULL && bf_last->bf_stale) {
 463                                         struct ath_buf *tbf;
 464
 465                                         tbf = ath_clone_txbuf(sc, bf_last);
 466                                         /*
 467                                          * Update tx baw and complete the
 468                                          * frame with failed status if we
 469                                          * run out of tx buf.
 470                                          */
 471                                         if (!tbf) {
 472                                                 spin_lock_bh(&txq->axq_lock);
 473                                                 ath_tx_update_baw(sc, tid,
 474                                                                 bf->bf_seqno);
 475                                                 spin_unlock_bh(&txq->axq_lock);
 476
 477                                                 bf->bf_state.bf_type |=
 478                                                         BUF_XRETRY;
 479                                                 ath_tx_rc_status(bf, ts, nbad,
 480                                                                 0, false);
 481                                                 ath_tx_complete_buf(sc, bf, txq,
 482                                                                     &bf_head,
 483                                                                     ts, 0, 0);
 484                                                 break;
 485                                         }
 486
 487                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 488                                                              tbf->bf_desc);
 489                                         list_add_tail(&tbf->list, &bf_head);
 490                                 } else {
 491                                         /*
 492                                          * Clear descriptor status words for
 493                                          * software retry
 494                                          */
 495                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 496                                                              bf->bf_desc);
 497                                 }
 498                         }
 499
 500                         /*
 501                          * Put this buffer to the temporary pending
 502                          * queue to retain ordering
 503                          */
 504                         list_splice_tail_init(&bf_head, &bf_pending);
 505                 }
 506
 507                 bf = bf_next;
 508         }
 509
 510         /* prepend un-acked frames to the beginning of the pending frame queue */
 511         if (!list_empty(&bf_pending)) {
 512                 spin_lock_bh(&txq->axq_lock);
 513                 list_splice(&bf_pending, &tid->buf_q);
 514                 ath_tx_queue_tid(txq, tid);
 515                 spin_unlock_bh(&txq->axq_lock);
 516         }
 517
 518         if (tid->state & AGGR_CLEANUP) {
 519                 ath_tx_flush_tid(sc, tid);
 520
 521                 if (tid->baw_head == tid->baw_tail) {
 522                         tid->state &= ~AGGR_ADDBA_COMPLETE;
 523                         tid->state &= ~AGGR_CLEANUP;
 524                 }
 525         }
 526
 527         rcu_read_unlock();
 528
 529         if (needreset)
 530                 ath_reset(sc, false);
 531 }
 532
 533 static u32 ath_lookup_rate(struct ath_softc *sc, struct ath_buf *bf,
 534                            struct ath_atx_tid *tid)
 535 {
 536         struct sk_buff *skb;
 537         struct ieee80211_tx_info *tx_info;
 538         struct ieee80211_tx_rate *rates;
 539         u32 max_4ms_framelen, frmlen;
 540         u16 aggr_limit, legacy = 0;
 541         int i;
 542
 543         skb = bf->bf_mpdu;
 544         tx_info = IEEE80211_SKB_CB(skb);
 545         rates = tx_info->control.rates;
 546
 547         /*
 548          * Find the lowest frame length among the rate series that will have a
 549          * 4ms transmit duration.
 550          * TODO - TXOP limit needs to be considered.
 551          */
 552         max_4ms_framelen = ATH_AMPDU_LIMIT_MAX;
 553
 554         for (i = 0; i < 4; i++) {
 555                 if (rates[i].count) {
 556                         int modeidx;
 557                         if (!(rates[i].flags & IEEE80211_TX_RC_MCS)) {
 558                                 legacy = 1;
 559                                 break;
 560                         }
 561
 562                         if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
 563                                 modeidx = MCS_HT40;
 564                         else
 565                                 modeidx = MCS_HT20;
 566
 567                         if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
 568                                 modeidx++;
 569
 570                         frmlen = ath_max_4ms_framelen[modeidx][rates[i].idx];
 571                         max_4ms_framelen = min(max_4ms_framelen, frmlen);
 572                 }
 573         }
 574
 575         /*
 576          * limit aggregate size by the minimum rate if rate selected is
 577          * not a probe rate, if rate selected is a probe rate then
 578          * avoid aggregation of this packet.
 579          */
 580         if (tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE || legacy)
 581                 return 0;
 582
 583         if (sc->sc_flags & SC_OP_BT_PRIORITY_DETECTED)
 584                 aggr_limit = min((max_4ms_framelen * 3) / 8,
 585                                  (u32)ATH_AMPDU_LIMIT_MAX);
 586         else
 587                 aggr_limit = min(max_4ms_framelen,
 588                                  (u32)ATH_AMPDU_LIMIT_MAX);
 589
 590         /*
 591          * h/w can accept aggregates upto 16 bit lengths (65535).
 592          * The IE, however can hold upto 65536, which shows up here
 593          * as zero. Ignore 65536 since we  are constrained by hw.
 594          */
 595         if (tid->an->maxampdu)
 596                 aggr_limit = min(aggr_limit, tid->an->maxampdu);
 597
 598         return aggr_limit;
 599 }
 600
 601 /*
 602  * Returns the number of delimiters to be added to
 603  * meet the minimum required mpdudensity.
 604  */
 605 static int ath_compute_num_delims(struct ath_softc *sc, struct ath_atx_tid *tid,
 606                                   struct ath_buf *bf, u16 frmlen)
 607 {
 608         struct sk_buff *skb = bf->bf_mpdu;
 609         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
 610         u32 nsymbits, nsymbols;
 611         u16 minlen;
 612         u8 flags, rix;
 613         int width, streams, half_gi, ndelim, mindelim;
 614
 615         /* Select standard number of delimiters based on frame length alone */
 616         ndelim = ATH_AGGR_GET_NDELIM(frmlen);
 617
 618         /*
 619          * If encryption enabled, hardware requires some more padding between
 620          * subframes.
 621          * TODO - this could be improved to be dependent on the rate.
 622          *      The hardware can keep up at lower rates, but not higher rates
 623          */
 624         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR)
 625                 ndelim += ATH_AGGR_ENCRYPTDELIM;
 626
 627         /*
 628          * Convert desired mpdu density from microeconds to bytes based
 629          * on highest rate in rate series (i.e. first rate) to determine
 630          * required minimum length for subframe. Take into account
 631          * whether high rate is 20 or 40Mhz and half or full GI.
 632          *
 633          * If there is no mpdu density restriction, no further calculation
 634          * is needed.
 635          */
 636
 637         if (tid->an->mpdudensity == 0)
 638                 return ndelim;
 639
 640         rix = tx_info->control.rates[0].idx;
 641         flags = tx_info->control.rates[0].flags;
 642         width = (flags & IEEE80211_TX_RC_40_MHZ_WIDTH) ? 1 : 0;
 643         half_gi = (flags & IEEE80211_TX_RC_SHORT_GI) ? 1 : 0;
 644
 645         if (half_gi)
 646                 nsymbols = NUM_SYMBOLS_PER_USEC_HALFGI(tid->an->mpdudensity);
 647         else
 648                 nsymbols = NUM_SYMBOLS_PER_USEC(tid->an->mpdudensity);
 649
 650         if (nsymbols == 0)
 651                 nsymbols = 1;
 652
 653         streams = HT_RC_2_STREAMS(rix);
 654         nsymbits = bits_per_symbol[rix % 8][width] * streams;
 655         minlen = (nsymbols * nsymbits) / BITS_PER_BYTE;
 656
 657         if (frmlen < minlen) {
 658                 mindelim = (minlen - frmlen) / ATH_AGGR_DELIM_SZ;
 659                 ndelim = max(mindelim, ndelim);
 660         }
 661
 662         return ndelim;
 663 }
 664
 665 static enum ATH_AGGR_STATUS ath_tx_form_aggr(struct ath_softc *sc,
 666                                              struct ath_txq *txq,
 667                                              struct ath_atx_tid *tid,
 668                                              struct list_head *bf_q)
 669 {
 670 #define PADBYTES(_len) ((4 - ((_len) % 4)) % 4)
 671         struct ath_buf *bf, *bf_first, *bf_prev = NULL;
 672         int rl = 0, nframes = 0, ndelim, prev_al = 0;
 673         u16 aggr_limit = 0, al = 0, bpad = 0,
 674                 al_delta, h_baw = tid->baw_size / 2;
 675         enum ATH_AGGR_STATUS status = ATH_AGGR_DONE;
 676         struct ieee80211_tx_info *tx_info;
 677
 678         bf_first = list_first_entry(&tid->buf_q, struct ath_buf, list);
 679
 680         do {
 681                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 682
 683                 /* do not step over block-ack window */
 684                 if (!BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno)) {
 685                         status = ATH_AGGR_BAW_CLOSED;
 686                         break;
 687                 }
 688
 689                 if (!rl) {
 690                         aggr_limit = ath_lookup_rate(sc, bf, tid);
 691                         rl = 1;
 692                 }
 693
 694                 /* do not exceed aggregation limit */
 695                 al_delta = ATH_AGGR_DELIM_SZ + bf->bf_frmlen;
 696
 697                 if (nframes &&
 698                     (aggr_limit < (al + bpad + al_delta + prev_al))) {
 699                         status = ATH_AGGR_LIMITED;
 700                         break;
 701                 }
 702
 703                 tx_info = IEEE80211_SKB_CB(bf->bf_mpdu);
 704                 if (nframes && ((tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE) ||
 705                         !(tx_info->control.rates[0].flags & IEEE80211_TX_RC_MCS)))
 706                         break;
 707
 708                 /* do not exceed subframe limit */
 709                 if (nframes >= min((int)h_baw, ATH_AMPDU_SUBFRAME_DEFAULT)) {
 710                         status = ATH_AGGR_LIMITED;
 711                         break;
 712                 }
 713                 nframes++;
 714
 715                 /* add padding for previous frame to aggregation length */
 716                 al += bpad + al_delta;
 717
 718                 /*
 719                  * Get the delimiters needed to meet the MPDU
 720                  * density for this node.
 721                  */
 722                 ndelim = ath_compute_num_delims(sc, tid, bf_first, bf->bf_frmlen);
 723                 bpad = PADBYTES(al_delta) + (ndelim << 2);
 724
 725                 bf->bf_next = NULL;
 726                 ath9k_hw_set_desc_link(sc->sc_ah, bf->bf_desc, 0);
 727
 728                 /* link buffers of this frame to the aggregate */
 729                 ath_tx_addto_baw(sc, tid, bf);
 730                 ath9k_hw_set11n_aggr_middle(sc->sc_ah, bf->bf_desc, ndelim);
 731                 list_move_tail(&bf->list, bf_q);
 732                 if (bf_prev) {
 733                         bf_prev->bf_next = bf;
 734                         ath9k_hw_set_desc_link(sc->sc_ah, bf_prev->bf_desc,
 735                                                bf->bf_daddr);
 736                 }
 737                 bf_prev = bf;
 738
 739         } while (!list_empty(&tid->buf_q));
 740
 741         bf_first->bf_al = al;
 742         bf_first->bf_nframes = nframes;
 743
 744         return status;
 745 #undef PADBYTES
 746 }
 747
 748 static void ath_tx_sched_aggr(struct ath_softc *sc, struct ath_txq *txq,
 749                               struct ath_atx_tid *tid)
 750 {
 751         struct ath_buf *bf;
 752         enum ATH_AGGR_STATUS status;
 753         struct list_head bf_q;
 754
 755         do {
 756                 if (list_empty(&tid->buf_q))
 757                         return;
 758
 759                 INIT_LIST_HEAD(&bf_q);
 760
 761                 status = ath_tx_form_aggr(sc, txq, tid, &bf_q);
 762
 763                 /*
 764                  * no frames picked up to be aggregated;
 765                  * block-ack window is not open.
 766                  */
 767                 if (list_empty(&bf_q))
 768                         break;
 769
 770                 bf = list_first_entry(&bf_q, struct ath_buf, list);
 771                 bf->bf_lastbf = list_entry(bf_q.prev, struct ath_buf, list);
 772
 773                 /* if only one frame, send as non-aggregate */
 774                 if (bf->bf_nframes == 1) {
 775                         bf->bf_state.bf_type &= ~BUF_AGGR;
 776                         ath9k_hw_clr11n_aggr(sc->sc_ah, bf->bf_desc);
 777                         ath_buf_set_rate(sc, bf);
 778                         ath_tx_txqaddbuf(sc, txq, &bf_q);
 779                         continue;
 780                 }
 781
 782                 /* setup first desc of aggregate */
 783                 bf->bf_state.bf_type |= BUF_AGGR;
 784                 ath_buf_set_rate(sc, bf);
 785                 ath9k_hw_set11n_aggr_first(sc->sc_ah, bf->bf_desc, bf->bf_al);
 786
 787                 /* anchor last desc of aggregate */
 788                 ath9k_hw_set11n_aggr_last(sc->sc_ah, bf->bf_lastbf->bf_desc);
 789
 790                 ath_tx_txqaddbuf(sc, txq, &bf_q);
 791                 TX_STAT_INC(txq->axq_qnum, a_aggr);
 792
 793         } while (txq->axq_depth < ATH_AGGR_MIN_QDEPTH &&
 794                  status != ATH_AGGR_BAW_CLOSED);
 795 }
 796
 797 int ath_tx_aggr_start(struct ath_softc *sc, struct ieee80211_sta *sta,
 798                       u16 tid, u16 *ssn)
 799 {
 800         struct ath_atx_tid *txtid;
 801         struct ath_node *an;
 802
 803         an = (struct ath_node *)sta->drv_priv;
 804         txtid = ATH_AN_2_TID(an, tid);
 805
 806         if (txtid->state & (AGGR_CLEANUP | AGGR_ADDBA_COMPLETE))
 807                 return -EAGAIN;
 808
 809         txtid->state |= AGGR_ADDBA_PROGRESS;
 810         txtid->paused = true;
 811         *ssn = txtid->seq_start;
 812
 813         return 0;
 814 }
 815
 816 void ath_tx_aggr_stop(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 817 {
 818         struct ath_node *an = (struct ath_node *)sta->drv_priv;
 819         struct ath_atx_tid *txtid = ATH_AN_2_TID(an, tid);
 820         struct ath_txq *txq = txtid->ac->txq;
 821
 822         if (txtid->state & AGGR_CLEANUP)
 823                 return;
 824
 825         if (!(txtid->state & AGGR_ADDBA_COMPLETE)) {
 826                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 827                 return;
 828         }
 829
 830         spin_lock_bh(&txq->axq_lock);
 831         txtid->paused = true;
 832
 833         /*
 834          * If frames are still being transmitted for this TID, they will be
 835          * cleaned up during tx completion. To prevent race conditions, this
 836          * TID can only be reused after all in-progress subframes have been
 837          * completed.
 838          */
 839         if (txtid->baw_head != txtid->baw_tail)
 840                 txtid->state |= AGGR_CLEANUP;
 841         else
 842                 txtid->state &= ~AGGR_ADDBA_COMPLETE;
 843         spin_unlock_bh(&txq->axq_lock);
 844
 845         ath_tx_flush_tid(sc, txtid);
 846 }
 847
 848 void ath_tx_aggr_resume(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 849 {
 850         struct ath_atx_tid *txtid;
 851         struct ath_node *an;
 852
 853         an = (struct ath_node *)sta->drv_priv;
 854
 855         if (sc->sc_flags & SC_OP_TXAGGR) {
 856                 txtid = ATH_AN_2_TID(an, tid);
 857                 txtid->baw_size =
 858                         IEEE80211_MIN_AMPDU_BUF << sta->ht_cap.ampdu_factor;
 859                 txtid->state |= AGGR_ADDBA_COMPLETE;
 860                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 861                 ath_tx_resume_tid(sc, txtid);
 862         }
 863 }
 864
 865 /********************/
 866 /* Queue Management */
 867 /********************/
 868
 869 static void ath_txq_drain_pending_buffers(struct ath_softc *sc,
 870                                           struct ath_txq *txq)
 871 {
 872         struct ath_atx_ac *ac, *ac_tmp;
 873         struct ath_atx_tid *tid, *tid_tmp;
 874
 875         list_for_each_entry_safe(ac, ac_tmp, &txq->axq_acq, list) {
 876                 list_del(&ac->list);
 877                 ac->sched = false;
 878                 list_for_each_entry_safe(tid, tid_tmp, &ac->tid_q, list) {
 879                         list_del(&tid->list);
 880                         tid->sched = false;
 881                         ath_tid_drain(sc, txq, tid);
 882                 }
 883         }
 884 }
 885
 886 struct ath_txq *ath_txq_setup(struct ath_softc *sc, int qtype, int subtype)
 887 {
 888         struct ath_hw *ah = sc->sc_ah;
 889         struct ath_common *common = ath9k_hw_common(ah);
 890         struct ath9k_tx_queue_info qi;
 891         static const int subtype_txq_to_hwq[] = {
 892                 [WME_AC_BE] = ATH_TXQ_AC_BE,
 893                 [WME_AC_BK] = ATH_TXQ_AC_BK,
 894                 [WME_AC_VI] = ATH_TXQ_AC_VI,
 895                 [WME_AC_VO] = ATH_TXQ_AC_VO,
 896         };
 897         int qnum, i;
 898
 899         memset(&qi, 0, sizeof(qi));
 900         qi.tqi_subtype = subtype_txq_to_hwq[subtype];
 901         qi.tqi_aifs = ATH9K_TXQ_USEDEFAULT;
 902         qi.tqi_cwmin = ATH9K_TXQ_USEDEFAULT;
 903         qi.tqi_cwmax = ATH9K_TXQ_USEDEFAULT;
 904         qi.tqi_physCompBuf = 0;
 905
 906         /*
 907          * Enable interrupts only for EOL and DESC conditions.
 908          * We mark tx descriptors to receive a DESC interrupt
 909          * when a tx queue gets deep; otherwise waiting for the
 910          * EOL to reap descriptors.  Note that this is done to
 911          * reduce interrupt load and this only defers reaping
 912          * descriptors, never transmitting frames.  Aside from
 913          * reducing interrupts this also permits more concurrency.
 914          * The only potential downside is if the tx queue backs
 915          * up in which case the top half of the kernel may backup
 916          * due to a lack of tx descriptors.
 917          *
 918          * The UAPSD queue is an exception, since we take a desc-
 919          * based intr on the EOSP frames.
 920          */
 921         if (ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
 922                 qi.tqi_qflags = TXQ_FLAG_TXOKINT_ENABLE |
 923                                 TXQ_FLAG_TXERRINT_ENABLE;
 924         } else {
 925                 if (qtype == ATH9K_TX_QUEUE_UAPSD)
 926                         qi.tqi_qflags = TXQ_FLAG_TXDESCINT_ENABLE;
 927                 else
 928                         qi.tqi_qflags = TXQ_FLAG_TXEOLINT_ENABLE |
 929                                         TXQ_FLAG_TXDESCINT_ENABLE;
 930         }
 931         qnum = ath9k_hw_setuptxqueue(ah, qtype, &qi);
 932         if (qnum == -1) {
 933                 /*
 934                  * NB: don't print a message, this happens
 935                  * normally on parts with too few tx queues
 936                  */
 937                 return NULL;
 938         }
 939         if (qnum >= ARRAY_SIZE(sc->tx.txq)) {
 940                 ath_print(common, ATH_DBG_FATAL,
 941                           "qnum %u out of range, max %u!\n",
 942                           qnum, (unsigned int)ARRAY_SIZE(sc->tx.txq));
 943                 ath9k_hw_releasetxqueue(ah, qnum);
 944                 return NULL;
 945         }
 946         if (!ATH_TXQ_SETUP(sc, qnum)) {
 947                 struct ath_txq *txq = &sc->tx.txq[qnum];
 948
 949                 txq->axq_qnum = qnum;
 950                 txq->axq_link = NULL;
 951                 INIT_LIST_HEAD(&txq->axq_q);
 952                 INIT_LIST_HEAD(&txq->axq_acq);
 953                 spin_lock_init(&txq->axq_lock);
 954                 txq->axq_depth = 0;
 955                 txq->axq_tx_inprogress = false;
 956                 sc->tx.txqsetup |= 1<<qnum;
 957
 958                 txq->txq_headidx = txq->txq_tailidx = 0;
 959                 for (i = 0; i < ATH_TXFIFO_DEPTH; i++)
 960                         INIT_LIST_HEAD(&txq->txq_fifo[i]);
 961                 INIT_LIST_HEAD(&txq->txq_fifo_pending);
 962         }
 963         return &sc->tx.txq[qnum];
 964 }
 965
 966 int ath_txq_update(struct ath_softc *sc, int qnum,
 967                    struct ath9k_tx_queue_info *qinfo)
 968 {
 969         struct ath_hw *ah = sc->sc_ah;
 970         int error = 0;
 971         struct ath9k_tx_queue_info qi;
 972
 973         if (qnum == sc->beacon.beaconq) {
 974                 /*
 975                  * XXX: for beacon queue, we just save the parameter.
 976                  * It will be picked up by ath_beaconq_config when
 977                  * it's necessary.
 978                  */
 979                 sc->beacon.beacon_qi = *qinfo;
 980                 return 0;
 981         }
 982
 983         BUG_ON(sc->tx.txq[qnum].axq_qnum != qnum);
 984
 985         ath9k_hw_get_txq_props(ah, qnum, &qi);
 986         qi.tqi_aifs = qinfo->tqi_aifs;
 987         qi.tqi_cwmin = qinfo->tqi_cwmin;
 988         qi.tqi_cwmax = qinfo->tqi_cwmax;
 989         qi.tqi_burstTime = qinfo->tqi_burstTime;
 990         qi.tqi_readyTime = qinfo->tqi_readyTime;
 991
 992         if (!ath9k_hw_set_txq_props(ah, qnum, &qi)) {
 993                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
 994                           "Unable to update hardware queue %u!\n", qnum);
 995                 error = -EIO;
 996         } else {
 997                 ath9k_hw_resettxqueue(ah, qnum);
 998         }
 999
1000         return error;
1001 }
1002
1003 int ath_cabq_update(struct ath_softc *sc)
1004 {
1005         struct ath9k_tx_queue_info qi;
1006         int qnum = sc->beacon.cabq->axq_qnum;
1007
1008         ath9k_hw_get_txq_props(sc->sc_ah, qnum, &qi);
1009         /*
1010          * Ensure the readytime % is within the bounds.
1011          */
1012         if (sc->config.cabqReadytime < ATH9K_READY_TIME_LO_BOUND)
1013                 sc->config.cabqReadytime = ATH9K_READY_TIME_LO_BOUND;
1014         else if (sc->config.cabqReadytime > ATH9K_READY_TIME_HI_BOUND)
1015                 sc->config.cabqReadytime = ATH9K_READY_TIME_HI_BOUND;
1016
1017         qi.tqi_readyTime = (sc->beacon_interval *
1018                             sc->config.cabqReadytime) / 100;
1019         ath_txq_update(sc, qnum, &qi);
1020
1021         return 0;
1022 }
1023
1024 /*
1025  * Drain a given TX queue (could be Beacon or Data)
1026  *
1027  * This assumes output has been stopped and
1028  * we do not need to block ath_tx_tasklet.
1029  */
1030 void ath_draintxq(struct ath_softc *sc, struct ath_txq *txq, bool retry_tx)
1031 {
1032         struct ath_buf *bf, *lastbf;
1033         struct list_head bf_head;
1034         struct ath_tx_status ts;
1035
1036         memset(&ts, 0, sizeof(ts));
1037         INIT_LIST_HEAD(&bf_head);
1038
1039         for (;;) {
1040                 spin_lock_bh(&txq->axq_lock);
1041
1042                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1043                         if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
1044                                 txq->txq_headidx = txq->txq_tailidx = 0;
1045                                 spin_unlock_bh(&txq->axq_lock);
1046                                 break;
1047                         } else {
1048                                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
1049                                                       struct ath_buf, list);
1050                         }
1051                 } else {
1052                         if (list_empty(&txq->axq_q)) {
1053                                 txq->axq_link = NULL;
1054                                 spin_unlock_bh(&txq->axq_lock);
1055                                 break;
1056                         }
1057                         bf = list_first_entry(&txq->axq_q, struct ath_buf,
1058                                               list);
1059
1060                         if (bf->bf_stale) {
1061                                 list_del(&bf->list);
1062                                 spin_unlock_bh(&txq->axq_lock);
1063
1064                                 ath_tx_return_buffer(sc, bf);
1065                                 continue;
1066                         }
1067                 }
1068
1069                 lastbf = bf->bf_lastbf;
1070                 if (!retry_tx)
1071                         lastbf->bf_tx_aborted = true;
1072
1073                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1074                         list_cut_position(&bf_head,
1075                                           &txq->txq_fifo[txq->txq_tailidx],
1076                                           &lastbf->list);
1077                         INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
1078                 } else {
1079                         /* remove ath_buf's of the same mpdu from txq */
1080                         list_cut_position(&bf_head, &txq->axq_q, &lastbf->list);
1081                 }
1082
1083                 txq->axq_depth--;
1084
1085                 spin_unlock_bh(&txq->axq_lock);
1086
1087                 if (bf_isampdu(bf))
1088                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, 0);
1089                 else
1090                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
1091         }
1092
1093         spin_lock_bh(&txq->axq_lock);
1094         txq->axq_tx_inprogress = false;
1095         spin_unlock_bh(&txq->axq_lock);
1096
1097         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1098                 spin_lock_bh(&txq->axq_lock);
1099                 while (!list_empty(&txq->txq_fifo_pending)) {
1100                         bf = list_first_entry(&txq->txq_fifo_pending,
1101                                               struct ath_buf, list);
1102                         list_cut_position(&bf_head,
1103                                           &txq->txq_fifo_pending,
1104                                           &bf->bf_lastbf->list);
1105                         spin_unlock_bh(&txq->axq_lock);
1106
1107                         if (bf_isampdu(bf))
1108                                 ath_tx_complete_aggr(sc, txq, bf, &bf_head,
1109                                                      &ts, 0);
1110                         else
1111                                 ath_tx_complete_buf(sc, bf, txq, &bf_head,
1112                                                     &ts, 0, 0);
1113                         spin_lock_bh(&txq->axq_lock);
1114                 }
1115                 spin_unlock_bh(&txq->axq_lock);
1116         }
1117
1118         /* flush any pending frames if aggregation is enabled */
1119         if (sc->sc_flags & SC_OP_TXAGGR) {
1120                 if (!retry_tx) {
1121                         spin_lock_bh(&txq->axq_lock);
1122                         ath_txq_drain_pending_buffers(sc, txq);
1123                         spin_unlock_bh(&txq->axq_lock);
1124                 }
1125         }
1126 }
1127
1128 void ath_drain_all_txq(struct ath_softc *sc, bool retry_tx)
1129 {
1130         struct ath_hw *ah = sc->sc_ah;
1131         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1132         struct ath_txq *txq;
1133         int i, npend = 0;
1134
1135         if (sc->sc_flags & SC_OP_INVALID)
1136                 return;
1137
1138         /* Stop beacon queue */
1139         ath9k_hw_stoptxdma(sc->sc_ah, sc->beacon.beaconq);
1140
1141         /* Stop data queues */
1142         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1143                 if (ATH_TXQ_SETUP(sc, i)) {
1144                         txq = &sc->tx.txq[i];
1145                         ath9k_hw_stoptxdma(ah, txq->axq_qnum);
1146                         npend += ath9k_hw_numtxpending(ah, txq->axq_qnum);
1147                 }
1148         }
1149
1150         if (npend) {
1151                 int r;
1152
1153                 ath_print(common, ATH_DBG_FATAL,
1154                           "Failed to stop TX DMA. Resetting hardware!\n");
1155
1156                 r = ath9k_hw_reset(ah, sc->sc_ah->curchan, ah->caldata, false);
1157                 if (r)
1158                         ath_print(common, ATH_DBG_FATAL,
1159                                   "Unable to reset hardware; reset status %d\n",
1160                                   r);
1161         }
1162
1163         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1164                 if (ATH_TXQ_SETUP(sc, i))
1165                         ath_draintxq(sc, &sc->tx.txq[i], retry_tx);
1166         }
1167 }
1168
1169 void ath_tx_cleanupq(struct ath_softc *sc, struct ath_txq *txq)
1170 {
1171         ath9k_hw_releasetxqueue(sc->sc_ah, txq->axq_qnum);
1172         sc->tx.txqsetup &= ~(1<<txq->axq_qnum);
1173 }
1174
1175 void ath_txq_schedule(struct ath_softc *sc, struct ath_txq *txq)
1176 {
1177         struct ath_atx_ac *ac;
1178         struct ath_atx_tid *tid;
1179
1180         if (list_empty(&txq->axq_acq))
1181                 return;
1182
1183         ac = list_first_entry(&txq->axq_acq, struct ath_atx_ac, list);
1184         list_del(&ac->list);
1185         ac->sched = false;
1186
1187         do {
1188                 if (list_empty(&ac->tid_q))
1189                         return;
1190
1191                 tid = list_first_entry(&ac->tid_q, struct ath_atx_tid, list);
1192                 list_del(&tid->list);
1193                 tid->sched = false;
1194
1195                 if (tid->paused)
1196                         continue;
1197
1198                 ath_tx_sched_aggr(sc, txq, tid);
1199
1200                 /*
1201                  * add tid to round-robin queue if more frames
1202                  * are pending for the tid
1203                  */
1204                 if (!list_empty(&tid->buf_q))
1205                         ath_tx_queue_tid(txq, tid);
1206
1207                 break;
1208         } while (!list_empty(&ac->tid_q));
1209
1210         if (!list_empty(&ac->tid_q)) {
1211                 if (!ac->sched) {
1212                         ac->sched = true;
1213                         list_add_tail(&ac->list, &txq->axq_acq);
1214                 }
1215         }
1216 }
1217
1218 /***********/
1219 /* TX, DMA */
1220 /***********/
1221
1222 /*
1223  * Insert a chain of ath_buf (descriptors) on a txq and
1224  * assume the descriptors are already chained together by caller.
1225  */
1226 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
1227                              struct list_head *head)
1228 {
1229         struct ath_hw *ah = sc->sc_ah;
1230         struct ath_common *common = ath9k_hw_common(ah);
1231         struct ath_buf *bf;
1232
1233         /*
1234          * Insert the frame on the outbound list and
1235          * pass it on to the hardware.
1236          */
1237
1238         if (list_empty(head))
1239                 return;
1240
1241         bf = list_first_entry(head, struct ath_buf, list);
1242
1243         ath_print(common, ATH_DBG_QUEUE,
1244                   "qnum: %d, txq depth: %d\n", txq->axq_qnum, txq->axq_depth);
1245
1246         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1247                 if (txq->axq_depth >= ATH_TXFIFO_DEPTH) {
1248                         list_splice_tail_init(head, &txq->txq_fifo_pending);
1249                         return;
1250                 }
1251                 if (!list_empty(&txq->txq_fifo[txq->txq_headidx]))
1252                         ath_print(common, ATH_DBG_XMIT,
1253                                   "Initializing tx fifo %d which "
1254                                   "is non-empty\n",
1255                                   txq->txq_headidx);
1256                 INIT_LIST_HEAD(&txq->txq_fifo[txq->txq_headidx]);
1257                 list_splice_init(head, &txq->txq_fifo[txq->txq_headidx]);
1258                 INCR(txq->txq_headidx, ATH_TXFIFO_DEPTH);
1259                 ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1260                 ath_print(common, ATH_DBG_XMIT,
1261                           "TXDP[%u] = %llx (%p)\n",
1262                           txq->axq_qnum, ito64(bf->bf_daddr), bf->bf_desc);
1263         } else {
1264                 list_splice_tail_init(head, &txq->axq_q);
1265
1266                 if (txq->axq_link == NULL) {
1267                         ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1268                         ath_print(common, ATH_DBG_XMIT,
1269                                         "TXDP[%u] = %llx (%p)\n",
1270                                         txq->axq_qnum, ito64(bf->bf_daddr),
1271                                         bf->bf_desc);
1272                 } else {
1273                         *txq->axq_link = bf->bf_daddr;
1274                         ath_print(common, ATH_DBG_XMIT,
1275                                         "link[%u] (%p)=%llx (%p)\n",
1276                                         txq->axq_qnum, txq->axq_link,
1277                                         ito64(bf->bf_daddr), bf->bf_desc);
1278                 }
1279                 ath9k_hw_get_desc_link(ah, bf->bf_lastbf->bf_desc,
1280                                        &txq->axq_link);
1281                 ath9k_hw_txstart(ah, txq->axq_qnum);
1282         }
1283         txq->axq_depth++;
1284 }
1285
1286 static void ath_tx_send_ampdu(struct ath_softc *sc, struct ath_atx_tid *tid,
1287                               struct list_head *bf_head,
1288                               struct ath_tx_control *txctl)
1289 {
1290         struct ath_buf *bf;
1291
1292         bf = list_first_entry(bf_head, struct ath_buf, list);
1293         bf->bf_state.bf_type |= BUF_AMPDU;
1294         TX_STAT_INC(txctl->txq->axq_qnum, a_queued);
1295
1296         /*
1297          * Do not queue to h/w when any of the following conditions is true:
1298          * - there are pending frames in software queue
1299          * - the TID is currently paused for ADDBA/BAR request
1300          * - seqno is not within block-ack window
1301          * - h/w queue depth exceeds low water mark
1302          */
1303         if (!list_empty(&tid->buf_q) || tid->paused ||
1304             !BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno) ||
1305             txctl->txq->axq_depth >= ATH_AGGR_MIN_QDEPTH) {
1306                 /*
1307                  * Add this frame to software queue for scheduling later
1308                  * for aggregation.
1309                  */
1310                 list_move_tail(&bf->list, &tid->buf_q);
1311                 ath_tx_queue_tid(txctl->txq, tid);
1312                 return;
1313         }
1314
1315         /* Add sub-frame to BAW */
1316         ath_tx_addto_baw(sc, tid, bf);
1317
1318         /* Queue to h/w without aggregation */
1319         bf->bf_nframes = 1;
1320         bf->bf_lastbf = bf;
1321         ath_buf_set_rate(sc, bf);
1322         ath_tx_txqaddbuf(sc, txctl->txq, bf_head);
1323 }
1324
1325 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
1326                                   struct ath_atx_tid *tid,
1327                                   struct list_head *bf_head)
1328 {
1329         struct ath_buf *bf;
1330
1331         bf = list_first_entry(bf_head, struct ath_buf, list);
1332         bf->bf_state.bf_type &= ~BUF_AMPDU;
1333
1334         /* update starting sequence number for subsequent ADDBA request */
1335         INCR(tid->seq_start, IEEE80211_SEQ_MAX);
1336
1337         bf->bf_nframes = 1;
1338         bf->bf_lastbf = bf;
1339         ath_buf_set_rate(sc, bf);
1340         ath_tx_txqaddbuf(sc, txq, bf_head);
1341         TX_STAT_INC(txq->axq_qnum, queued);
1342 }
1343
1344 static void ath_tx_send_normal(struct ath_softc *sc, struct ath_txq *txq,
1345                                struct list_head *bf_head)
1346 {
1347         struct ath_buf *bf;
1348
1349         bf = list_first_entry(bf_head, struct ath_buf, list);
1350
1351         bf->bf_lastbf = bf;
1352         bf->bf_nframes = 1;
1353         ath_buf_set_rate(sc, bf);
1354         ath_tx_txqaddbuf(sc, txq, bf_head);
1355         TX_STAT_INC(txq->axq_qnum, queued);
1356 }
1357
1358 static enum ath9k_pkt_type get_hw_packet_type(struct sk_buff *skb)
1359 {
1360         struct ieee80211_hdr *hdr;
1361         enum ath9k_pkt_type htype;
1362         __le16 fc;
1363
1364         hdr = (struct ieee80211_hdr *)skb->data;
1365         fc = hdr->frame_control;
1366
1367         if (ieee80211_is_beacon(fc))
1368                 htype = ATH9K_PKT_TYPE_BEACON;
1369         else if (ieee80211_is_probe_resp(fc))
1370                 htype = ATH9K_PKT_TYPE_PROBE_RESP;
1371         else if (ieee80211_is_atim(fc))
1372                 htype = ATH9K_PKT_TYPE_ATIM;
1373         else if (ieee80211_is_pspoll(fc))
1374                 htype = ATH9K_PKT_TYPE_PSPOLL;
1375         else
1376                 htype = ATH9K_PKT_TYPE_NORMAL;
1377
1378         return htype;
1379 }
1380
1381 static void assign_aggr_tid_seqno(struct sk_buff *skb,
1382                                   struct ath_buf *bf)
1383 {
1384         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1385         struct ieee80211_hdr *hdr;
1386         struct ath_node *an;
1387         struct ath_atx_tid *tid;
1388         __le16 fc;
1389         u8 *qc;
1390
1391         if (!tx_info->control.sta)
1392                 return;
1393
1394         an = (struct ath_node *)tx_info->control.sta->drv_priv;
1395         hdr = (struct ieee80211_hdr *)skb->data;
1396         fc = hdr->frame_control;
1397
1398         if (ieee80211_is_data_qos(fc)) {
1399                 qc = ieee80211_get_qos_ctl(hdr);
1400                 bf->bf_tidno = qc[0] & 0xf;
1401         }
1402
1403         /*
1404          * For HT capable stations, we save tidno for later use.
1405          * We also override seqno set by upper layer with the one
1406          * in tx aggregation state.
1407          */
1408         tid = ATH_AN_2_TID(an, bf->bf_tidno);
1409         hdr->seq_ctrl = cpu_to_le16(tid->seq_next << IEEE80211_SEQ_SEQ_SHIFT);
1410         bf->bf_seqno = tid->seq_next;
1411         INCR(tid->seq_next, IEEE80211_SEQ_MAX);
1412 }
1413
1414 static int setup_tx_flags(struct sk_buff *skb, bool use_ldpc)
1415 {
1416         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1417         int flags = 0;
1418
1419         flags |= ATH9K_TXDESC_CLRDMASK; /* needed for crypto errors */
1420         flags |= ATH9K_TXDESC_INTREQ;
1421
1422         if (tx_info->flags & IEEE80211_TX_CTL_NO_ACK)
1423                 flags |= ATH9K_TXDESC_NOACK;
1424
1425         if (use_ldpc)
1426                 flags |= ATH9K_TXDESC_LDPC;
1427
1428         return flags;
1429 }
1430
1431 /*
1432  * rix - rate index
1433  * pktlen - total bytes (delims + data + fcs + pads + pad delims)
1434  * width  - 0 for 20 MHz, 1 for 40 MHz
1435  * half_gi - to use 4us v/s 3.6 us for symbol time
1436  */
1437 static u32 ath_pkt_duration(struct ath_softc *sc, u8 rix, struct ath_buf *bf,
1438                             int width, int half_gi, bool shortPreamble)
1439 {
1440         u32 nbits, nsymbits, duration, nsymbols;
1441         int streams, pktlen;
1442
1443         pktlen = bf_isaggr(bf) ? bf->bf_al : bf->bf_frmlen;
1444
1445         /* find number of symbols: PLCP + data */
1446         streams = HT_RC_2_STREAMS(rix);
1447         nbits = (pktlen << 3) + OFDM_PLCP_BITS;
1448         nsymbits = bits_per_symbol[rix % 8][width] * streams;
1449         nsymbols = (nbits + nsymbits - 1) / nsymbits;
1450
1451         if (!half_gi)
1452                 duration = SYMBOL_TIME(nsymbols);
1453         else
1454                 duration = SYMBOL_TIME_HALFGI(nsymbols);
1455
1456         /* addup duration for legacy/ht training and signal fields */
1457         duration += L_STF + L_LTF + L_SIG + HT_SIG + HT_STF + HT_LTF(streams);
1458
1459         return duration;
1460 }
1461
1462 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf)
1463 {
1464         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1465         struct ath9k_11n_rate_series series[4];
1466         struct sk_buff *skb;
1467         struct ieee80211_tx_info *tx_info;
1468         struct ieee80211_tx_rate *rates;
1469         const struct ieee80211_rate *rate;
1470         struct ieee80211_hdr *hdr;
1471         int i, flags = 0;
1472         u8 rix = 0, ctsrate = 0;
1473         bool is_pspoll;
1474
1475         memset(series, 0, sizeof(struct ath9k_11n_rate_series) * 4);
1476
1477         skb = bf->bf_mpdu;
1478         tx_info = IEEE80211_SKB_CB(skb);
1479         rates = tx_info->control.rates;
1480         hdr = (struct ieee80211_hdr *)skb->data;
1481         is_pspoll = ieee80211_is_pspoll(hdr->frame_control);
1482
1483         /*
1484          * We check if Short Preamble is needed for the CTS rate by
1485          * checking the BSS's global flag.
1486          * But for the rate series, IEEE80211_TX_RC_USE_SHORT_PREAMBLE is used.
1487          */
1488         rate = ieee80211_get_rts_cts_rate(sc->hw, tx_info);
1489         ctsrate = rate->hw_value;
1490         if (sc->sc_flags & SC_OP_PREAMBLE_SHORT)
1491                 ctsrate |= rate->hw_value_short;
1492
1493         for (i = 0; i < 4; i++) {
1494                 bool is_40, is_sgi, is_sp;
1495                 int phy;
1496
1497                 if (!rates[i].count || (rates[i].idx < 0))
1498                         continue;
1499
1500                 rix = rates[i].idx;
1501                 series[i].Tries = rates[i].count;
1502                 series[i].ChSel = common->tx_chainmask;
1503
1504                 if ((sc->config.ath_aggr_prot && bf_isaggr(bf)) ||
1505                     (rates[i].flags & IEEE80211_TX_RC_USE_RTS_CTS)) {
1506                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1507                         flags |= ATH9K_TXDESC_RTSENA;
1508                 } else if (rates[i].flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
1509                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1510                         flags |= ATH9K_TXDESC_CTSENA;
1511                 }
1512
1513                 if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
1514                         series[i].RateFlags |= ATH9K_RATESERIES_2040;
1515                 if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
1516                         series[i].RateFlags |= ATH9K_RATESERIES_HALFGI;
1517
1518                 is_sgi = !!(rates[i].flags & IEEE80211_TX_RC_SHORT_GI);
1519                 is_40 = !!(rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH);
1520                 is_sp = !!(rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE);
1521
1522                 if (rates[i].flags & IEEE80211_TX_RC_MCS) {
1523                         /* MCS rates */
1524                         series[i].Rate = rix | 0x80;
1525                         series[i].PktDuration = ath_pkt_duration(sc, rix, bf,
1526                                  is_40, is_sgi, is_sp);
1527                         if (rix < 8 && (tx_info->flags & IEEE80211_TX_CTL_STBC))
1528                                 series[i].RateFlags |= ATH9K_RATESERIES_STBC;
1529                         continue;
1530                 }
1531
1532                 /* legcay rates */
1533                 if ((tx_info->band == IEEE80211_BAND_2GHZ) &&
1534                     !(rate->flags & IEEE80211_RATE_ERP_G))
1535                         phy = WLAN_RC_PHY_CCK;
1536                 else
1537                         phy = WLAN_RC_PHY_OFDM;
1538
1539                 rate = &sc->sbands[tx_info->band].bitrates[rates[i].idx];
1540                 series[i].Rate = rate->hw_value;
1541                 if (rate->hw_value_short) {
1542                         if (rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE)
1543                                 series[i].Rate |= rate->hw_value_short;
1544                 } else {
1545                         is_sp = false;
1546                 }
1547
1548                 series[i].PktDuration = ath9k_hw_computetxtime(sc->sc_ah,
1549                         phy, rate->bitrate * 100, bf->bf_frmlen, rix, is_sp);
1550         }
1551
1552         /* For AR5416 - RTS cannot be followed by a frame larger than 8K */
1553         if (bf_isaggr(bf) && (bf->bf_al > sc->sc_ah->caps.rts_aggr_limit))
1554                 flags &= ~ATH9K_TXDESC_RTSENA;
1555
1556         /* ATH9K_TXDESC_RTSENA and ATH9K_TXDESC_CTSENA are mutually exclusive. */
1557         if (flags & ATH9K_TXDESC_RTSENA)
1558                 flags &= ~ATH9K_TXDESC_CTSENA;
1559
1560         /* set dur_update_en for l-sig computation except for PS-Poll frames */
1561         ath9k_hw_set11n_ratescenario(sc->sc_ah, bf->bf_desc,
1562                                      bf->bf_lastbf->bf_desc,
1563                                      !is_pspoll, ctsrate,
1564                                      0, series, 4, flags);
1565
1566         if (sc->config.ath_aggr_prot && flags)
1567                 ath9k_hw_set11n_burstduration(sc->sc_ah, bf->bf_desc, 8192);
1568 }
1569
1570 static int ath_tx_setup_buffer(struct ieee80211_hw *hw, struct ath_buf *bf,
1571                                 struct sk_buff *skb,
1572                                 struct ath_tx_control *txctl)
1573 {
1574         struct ath_wiphy *aphy = hw->priv;
1575         struct ath_softc *sc = aphy->sc;
1576         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1577         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1578         int hdrlen;
1579         __le16 fc;
1580         int padpos, padsize;
1581         bool use_ldpc = false;
1582
1583         tx_info->pad[0] = 0;
1584         switch (txctl->frame_type) {
1585         case ATH9K_IFT_NOT_INTERNAL:
1586                 break;
1587         case ATH9K_IFT_PAUSE:
1588                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_PAUSE;
1589                 /* fall through */
1590         case ATH9K_IFT_UNPAUSE:
1591                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_INTERNAL;
1592                 break;
1593         }
1594         hdrlen = ieee80211_get_hdrlen_from_skb(skb);
1595         fc = hdr->frame_control;
1596
1597         ATH_TXBUF_RESET(bf);
1598
1599         bf->aphy = aphy;
1600         bf->bf_frmlen = skb->len + FCS_LEN;
1601         /* Remove the padding size from bf_frmlen, if any */
1602         padpos = ath9k_cmn_padpos(hdr->frame_control);
1603         padsize = padpos & 3;
1604         if (padsize && skb->len>padpos+padsize) {
1605                 bf->bf_frmlen -= padsize;
1606         }
1607
1608         if (!txctl->paprd && conf_is_ht(&hw->conf)) {
1609                 bf->bf_state.bf_type |= BUF_HT;
1610                 if (tx_info->flags & IEEE80211_TX_CTL_LDPC)
1611                         use_ldpc = true;
1612         }
1613
1614         bf->bf_state.bfs_paprd = txctl->paprd;
1615         if (txctl->paprd)
1616                 bf->bf_state.bfs_paprd_timestamp = jiffies;
1617         bf->bf_flags = setup_tx_flags(skb, use_ldpc);
1618
1619         bf->bf_keytype = ath9k_cmn_get_hw_crypto_keytype(skb);
1620         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR) {
1621                 bf->bf_frmlen += tx_info->control.hw_key->icv_len;
1622                 bf->bf_keyix = tx_info->control.hw_key->hw_key_idx;
1623         } else {
1624                 bf->bf_keyix = ATH9K_TXKEYIX_INVALID;
1625         }
1626
1627         if (ieee80211_is_data_qos(fc) && bf_isht(bf) &&
1628             (sc->sc_flags & SC_OP_TXAGGR))
1629                 assign_aggr_tid_seqno(skb, bf);
1630
1631         bf->bf_mpdu = skb;
1632
1633         bf->bf_buf_addr = dma_map_single(sc->dev, skb->data,
1634                                          skb->len, DMA_TO_DEVICE);
1635         if (unlikely(dma_mapping_error(sc->dev, bf->bf_buf_addr))) {
1636                 bf->bf_mpdu = NULL;
1637                 bf->bf_buf_addr = 0;
1638                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1639                           "dma_mapping_error() on TX\n");
1640                 return -ENOMEM;
1641         }
1642
1643         bf->bf_tx_aborted = false;
1644
1645         return 0;
1646 }
1647
1648 /* FIXME: tx power */
1649 static void ath_tx_start_dma(struct ath_softc *sc, struct ath_buf *bf,
1650                              struct ath_tx_control *txctl)
1651 {
1652         struct sk_buff *skb = bf->bf_mpdu;
1653         struct ieee80211_tx_info *tx_info =  IEEE80211_SKB_CB(skb);
1654         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1655         struct ath_node *an = NULL;
1656         struct list_head bf_head;
1657         struct ath_desc *ds;
1658         struct ath_atx_tid *tid;
1659         struct ath_hw *ah = sc->sc_ah;
1660         int frm_type;
1661         __le16 fc;
1662
1663         frm_type = get_hw_packet_type(skb);
1664         fc = hdr->frame_control;
1665
1666         INIT_LIST_HEAD(&bf_head);
1667         list_add_tail(&bf->list, &bf_head);
1668
1669         ds = bf->bf_desc;
1670         ath9k_hw_set_desc_link(ah, ds, 0);
1671
1672         ath9k_hw_set11n_txdesc(ah, ds, bf->bf_frmlen, frm_type, MAX_RATE_POWER,
1673                                bf->bf_keyix, bf->bf_keytype, bf->bf_flags);
1674
1675         ath9k_hw_filltxdesc(ah, ds,
1676                             skb->len,   /* segment length */
1677                             true,       /* first segment */
1678                             true,       /* last segment */
1679                             ds,         /* first descriptor */
1680                             bf->bf_buf_addr,
1681                             txctl->txq->axq_qnum);
1682
1683         if (bf->bf_state.bfs_paprd)
1684                 ar9003_hw_set_paprd_txdesc(ah, ds, bf->bf_state.bfs_paprd);
1685
1686         spin_lock_bh(&txctl->txq->axq_lock);
1687
1688         if (bf_isht(bf) && (sc->sc_flags & SC_OP_TXAGGR) &&
1689             tx_info->control.sta) {
1690                 an = (struct ath_node *)tx_info->control.sta->drv_priv;
1691                 tid = ATH_AN_2_TID(an, bf->bf_tidno);
1692
1693                 if (!ieee80211_is_data_qos(fc)) {
1694                         ath_tx_send_normal(sc, txctl->txq, &bf_head);
1695                         goto tx_done;
1696                 }
1697
1698                 WARN_ON(tid->ac->txq != txctl->txq);
1699                 if (tx_info->flags & IEEE80211_TX_CTL_AMPDU) {
1700                         /*
1701                          * Try aggregation if it's a unicast data frame
1702                          * and the destination is HT capable.
1703                          */
1704                         ath_tx_send_ampdu(sc, tid, &bf_head, txctl);
1705                 } else {
1706                         /*
1707                          * Send this frame as regular when ADDBA
1708                          * exchange is neither complete nor pending.
1709                          */
1710                         ath_tx_send_ht_normal(sc, txctl->txq,
1711                                               tid, &bf_head);
1712                 }
1713         } else {
1714                 ath_tx_send_normal(sc, txctl->txq, &bf_head);
1715         }
1716
1717 tx_done:
1718         spin_unlock_bh(&txctl->txq->axq_lock);
1719 }
1720
1721 /* Upon failure caller should free skb */
1722 int ath_tx_start(struct ieee80211_hw *hw, struct sk_buff *skb,
1723                  struct ath_tx_control *txctl)
1724 {
1725         struct ath_wiphy *aphy = hw->priv;
1726         struct ath_softc *sc = aphy->sc;
1727         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1728         struct ath_txq *txq = txctl->txq;
1729         struct ath_buf *bf;
1730         int q, r;
1731
1732         bf = ath_tx_get_buffer(sc);
1733         if (!bf) {
1734                 ath_print(common, ATH_DBG_XMIT, "TX buffers are full\n");
1735                 return -1;
1736         }
1737
1738         q = skb_get_queue_mapping(skb);
1739         r = ath_tx_setup_buffer(hw, bf, skb, txctl);
1740         if (unlikely(r)) {
1741                 ath_print(common, ATH_DBG_FATAL, "TX mem alloc failure\n");
1742
1743                 /* upon ath_tx_processq() this TX queue will be resumed, we
1744                  * guarantee this will happen by knowing beforehand that
1745                  * we will at least have to run TX completionon one buffer
1746                  * on the queue */
1747                 spin_lock_bh(&txq->axq_lock);
1748                 if (txq == sc->tx.txq_map[q] && !txq->stopped &&
1749                     txq->axq_depth > 1) {
1750                         ath_mac80211_stop_queue(sc, q);
1751                         txq->stopped = 1;
1752                 }
1753                 spin_unlock_bh(&txq->axq_lock);
1754
1755                 ath_tx_return_buffer(sc, bf);
1756
1757                 return r;
1758         }
1759
1760         spin_lock_bh(&txq->axq_lock);
1761         if (txq == sc->tx.txq_map[q] &&
1762             ++txq->pending_frames > ATH_MAX_QDEPTH && !txq->stopped) {
1763                 ath_mac80211_stop_queue(sc, q);
1764                 txq->stopped = 1;
1765         }
1766         spin_unlock_bh(&txq->axq_lock);
1767
1768         ath_tx_start_dma(sc, bf, txctl);
1769
1770         return 0;
1771 }
1772
1773 void ath_tx_cabq(struct ieee80211_hw *hw, struct sk_buff *skb)
1774 {
1775         struct ath_wiphy *aphy = hw->priv;
1776         struct ath_softc *sc = aphy->sc;
1777         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1778         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *) skb->data;
1779         int padpos, padsize;
1780         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1781         struct ath_tx_control txctl;
1782
1783         memset(&txctl, 0, sizeof(struct ath_tx_control));
1784
1785         /*
1786          * As a temporary workaround, assign seq# here; this will likely need
1787          * to be cleaned up to work better with Beacon transmission and virtual
1788          * BSSes.
1789          */
1790         if (info->flags & IEEE80211_TX_CTL_ASSIGN_SEQ) {
1791                 if (info->flags & IEEE80211_TX_CTL_FIRST_FRAGMENT)
1792                         sc->tx.seq_no += 0x10;
1793                 hdr->seq_ctrl &= cpu_to_le16(IEEE80211_SCTL_FRAG);
1794                 hdr->seq_ctrl |= cpu_to_le16(sc->tx.seq_no);
1795         }
1796
1797         /* Add the padding after the header if this is not already done */
1798         padpos = ath9k_cmn_padpos(hdr->frame_control);
1799         padsize = padpos & 3;
1800         if (padsize && skb->len>padpos) {
1801                 if (skb_headroom(skb) < padsize) {
1802                         ath_print(common, ATH_DBG_XMIT,
1803                                   "TX CABQ padding failed\n");
1804                         dev_kfree_skb_any(skb);
1805                         return;
1806                 }
1807                 skb_push(skb, padsize);
1808                 memmove(skb->data, skb->data + padsize, padpos);
1809         }
1810
1811         txctl.txq = sc->beacon.cabq;
1812
1813         ath_print(common, ATH_DBG_XMIT,
1814                   "transmitting CABQ packet, skb: %p\n", skb);
1815
1816         if (ath_tx_start(hw, skb, &txctl) != 0) {
1817                 ath_print(common, ATH_DBG_XMIT, "CABQ TX failed\n");
1818                 goto exit;
1819         }
1820
1821         return;
1822 exit:
1823         dev_kfree_skb_any(skb);
1824 }
1825
1826 /*****************/
1827 /* TX Completion */
1828 /*****************/
1829
1830 static void ath_tx_complete(struct ath_softc *sc, struct sk_buff *skb,
1831                             struct ath_wiphy *aphy, int tx_flags,
1832                             struct ath_txq *txq)
1833 {
1834         struct ieee80211_hw *hw = sc->hw;
1835         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1836         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1837         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1838         int q, padpos, padsize;
1839
1840         ath_print(common, ATH_DBG_XMIT, "TX complete: skb: %p\n", skb);
1841
1842         if (aphy)
1843                 hw = aphy->hw;
1844
1845         if (tx_flags & ATH_TX_BAR)
1846                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU_NO_BACK;
1847
1848         if (!(tx_flags & (ATH_TX_ERROR | ATH_TX_XRETRY))) {
1849                 /* Frame was ACKed */
1850                 tx_info->flags |= IEEE80211_TX_STAT_ACK;
1851         }
1852
1853         padpos = ath9k_cmn_padpos(hdr->frame_control);
1854         padsize = padpos & 3;
1855         if (padsize && skb->len>padpos+padsize) {
1856                 /*
1857                  * Remove MAC header padding before giving the frame back to
1858                  * mac80211.
1859                  */
1860                 memmove(skb->data + padsize, skb->data, padpos);
1861                 skb_pull(skb, padsize);
1862         }
1863
1864         if (sc->ps_flags & PS_WAIT_FOR_TX_ACK) {
1865                 sc->ps_flags &= ~PS_WAIT_FOR_TX_ACK;
1866                 ath_print(common, ATH_DBG_PS,
1867                           "Going back to sleep after having "
1868                           "received TX status (0x%lx)\n",
1869                         sc->ps_flags & (PS_WAIT_FOR_BEACON |
1870                                         PS_WAIT_FOR_CAB |
1871                                         PS_WAIT_FOR_PSPOLL_DATA |
1872                                         PS_WAIT_FOR_TX_ACK));
1873         }
1874
1875         if (unlikely(tx_info->pad[0] & ATH_TX_INFO_FRAME_TYPE_INTERNAL))
1876                 ath9k_tx_status(hw, skb);
1877         else {
1878                 q = skb_get_queue_mapping(skb);
1879                 if (txq == sc->tx.txq_map[q]) {
1880                         spin_lock_bh(&txq->axq_lock);
1881                         if (WARN_ON(--txq->pending_frames < 0))
1882                                 txq->pending_frames = 0;
1883                         spin_unlock_bh(&txq->axq_lock);
1884                 }
1885
1886                 ieee80211_tx_status(hw, skb);
1887         }
1888 }
1889
1890 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
1891                                 struct ath_txq *txq, struct list_head *bf_q,
1892                                 struct ath_tx_status *ts, int txok, int sendbar)
1893 {
1894         struct sk_buff *skb = bf->bf_mpdu;
1895         unsigned long flags;
1896         int tx_flags = 0;
1897
1898         if (sendbar)
1899                 tx_flags = ATH_TX_BAR;
1900
1901         if (!txok) {
1902                 tx_flags |= ATH_TX_ERROR;
1903
1904                 if (bf_isxretried(bf))
1905                         tx_flags |= ATH_TX_XRETRY;
1906         }
1907
1908         dma_unmap_single(sc->dev, bf->bf_buf_addr, skb->len, DMA_TO_DEVICE);
1909         bf->bf_buf_addr = 0;
1910
1911         if (bf->bf_state.bfs_paprd) {
1912                 if (time_after(jiffies,
1913                                bf->bf_state.bfs_paprd_timestamp +
1914                                msecs_to_jiffies(ATH_PAPRD_TIMEOUT)))
1915                         dev_kfree_skb_any(skb);
1916                 else
1917                         complete(&sc->paprd_complete);
1918         } else {
1919                 ath_debug_stat_tx(sc, bf, ts);
1920                 ath_tx_complete(sc, skb, bf->aphy, tx_flags, txq);
1921         }
1922         /* At this point, skb (bf->bf_mpdu) is consumed...make sure we don't
1923          * accidentally reference it later.
1924          */
1925         bf->bf_mpdu = NULL;
1926
1927         /*
1928          * Return the list of ath_buf of this mpdu to free queue
1929          */
1930         spin_lock_irqsave(&sc->tx.txbuflock, flags);
1931         list_splice_tail_init(bf_q, &sc->tx.txbuf);
1932         spin_unlock_irqrestore(&sc->tx.txbuflock, flags);
1933 }
1934
1935 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
1936                               struct ath_tx_status *ts, int txok)
1937 {
1938         u16 seq_st = 0;
1939         u32 ba[WME_BA_BMP_SIZE >> 5];
1940         int ba_index;
1941         int nbad = 0;
1942         int isaggr = 0;
1943
1944         if (bf->bf_lastbf->bf_tx_aborted)
1945                 return 0;
1946
1947         isaggr = bf_isaggr(bf);
1948         if (isaggr) {
1949                 seq_st = ts->ts_seqnum;
1950                 memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
1951         }
1952
1953         while (bf) {
1954                 ba_index = ATH_BA_INDEX(seq_st, bf->bf_seqno);
1955                 if (!txok || (isaggr && !ATH_BA_ISSET(ba, ba_index)))
1956                         nbad++;
1957
1958                 bf = bf->bf_next;
1959         }
1960
1961         return nbad;
1962 }
1963
1964 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
1965                              int nbad, int txok, bool update_rc)
1966 {
1967         struct sk_buff *skb = bf->bf_mpdu;
1968         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1969         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1970         struct ieee80211_hw *hw = bf->aphy->hw;
1971         u8 i, tx_rateindex;
1972
1973         if (txok)
1974                 tx_info->status.ack_signal = ts->ts_rssi;
1975
1976         tx_rateindex = ts->ts_rateindex;
1977         WARN_ON(tx_rateindex >= hw->max_rates);
1978
1979         if (ts->ts_status & ATH9K_TXERR_FILT)
1980                 tx_info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1981         if ((tx_info->flags & IEEE80211_TX_CTL_AMPDU) && update_rc) {
1982                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU;
1983
1984                 BUG_ON(nbad > bf->bf_nframes);
1985
1986                 tx_info->status.ampdu_len = bf->bf_nframes;
1987                 tx_info->status.ampdu_ack_len = bf->bf_nframes - nbad;
1988         }
1989
1990         if ((ts->ts_status & ATH9K_TXERR_FILT) == 0 &&
1991             (bf->bf_flags & ATH9K_TXDESC_NOACK) == 0 && update_rc) {
1992                 if (ieee80211_is_data(hdr->frame_control)) {
1993                         if (ts->ts_flags &
1994                             (ATH9K_TX_DATA_UNDERRUN | ATH9K_TX_DELIM_UNDERRUN))
1995                                 tx_info->pad[0] |= ATH_TX_INFO_UNDERRUN;
1996                         if ((ts->ts_status & ATH9K_TXERR_XRETRY) ||
1997                             (ts->ts_status & ATH9K_TXERR_FIFO))
1998                                 tx_info->pad[0] |= ATH_TX_INFO_XRETRY;
1999                 }
2000         }
2001
2002         for (i = tx_rateindex + 1; i < hw->max_rates; i++) {
2003                 tx_info->status.rates[i].count = 0;
2004                 tx_info->status.rates[i].idx = -1;
2005         }
2006
2007         tx_info->status.rates[tx_rateindex].count = ts->ts_longretry + 1;
2008 }
2009
2010 static void ath_wake_mac80211_queue(struct ath_softc *sc, int qnum)
2011 {
2012         struct ath_txq *txq;
2013
2014         txq = sc->tx.txq_map[qnum];
2015         spin_lock_bh(&txq->axq_lock);
2016         if (txq->stopped && txq->pending_frames < ATH_MAX_QDEPTH) {
2017                 if (ath_mac80211_start_queue(sc, qnum))
2018                         txq->stopped = 0;
2019         }
2020         spin_unlock_bh(&txq->axq_lock);
2021 }
2022
2023 static void ath_tx_processq(struct ath_softc *sc, struct ath_txq *txq)
2024 {
2025         struct ath_hw *ah = sc->sc_ah;
2026         struct ath_common *common = ath9k_hw_common(ah);
2027         struct ath_buf *bf, *lastbf, *bf_held = NULL;
2028         struct list_head bf_head;
2029         struct ath_desc *ds;
2030         struct ath_tx_status ts;
2031         int txok;
2032         int status;
2033         int qnum;
2034
2035         ath_print(common, ATH_DBG_QUEUE, "tx queue %d (%x), link %p\n",
2036                   txq->axq_qnum, ath9k_hw_gettxbuf(sc->sc_ah, txq->axq_qnum),
2037                   txq->axq_link);
2038
2039         for (;;) {
2040                 spin_lock_bh(&txq->axq_lock);
2041                 if (list_empty(&txq->axq_q)) {
2042                         txq->axq_link = NULL;
2043                         spin_unlock_bh(&txq->axq_lock);
2044                         break;
2045                 }
2046                 bf = list_first_entry(&txq->axq_q, struct ath_buf, list);
2047
2048                 /*
2049                  * There is a race condition that a BH gets scheduled
2050                  * after sw writes TxE and before hw re-load the last
2051                  * descriptor to get the newly chained one.
2052                  * Software must keep the last DONE descriptor as a
2053                  * holding descriptor - software does so by marking
2054                  * it with the STALE flag.
2055                  */
2056                 bf_held = NULL;
2057                 if (bf->bf_stale) {
2058                         bf_held = bf;
2059                         if (list_is_last(&bf_held->list, &txq->axq_q)) {
2060                                 spin_unlock_bh(&txq->axq_lock);
2061                                 break;
2062                         } else {
2063                                 bf = list_entry(bf_held->list.next,
2064                                                 struct ath_buf, list);
2065                         }
2066                 }
2067
2068                 lastbf = bf->bf_lastbf;
2069                 ds = lastbf->bf_desc;
2070
2071                 memset(&ts, 0, sizeof(ts));
2072                 status = ath9k_hw_txprocdesc(ah, ds, &ts);
2073                 if (status == -EINPROGRESS) {
2074                         spin_unlock_bh(&txq->axq_lock);
2075                         break;
2076                 }
2077
2078                 /*
2079                  * Remove ath_buf's of the same transmit unit from txq,
2080                  * however leave the last descriptor back as the holding
2081                  * descriptor for hw.
2082                  */
2083                 lastbf->bf_stale = true;
2084                 INIT_LIST_HEAD(&bf_head);
2085                 if (!list_is_singular(&lastbf->list))
2086                         list_cut_position(&bf_head,
2087                                 &txq->axq_q, lastbf->list.prev);
2088
2089                 txq->axq_depth--;
2090                 txok = !(ts.ts_status & ATH9K_TXERR_MASK);
2091                 txq->axq_tx_inprogress = false;
2092                 if (bf_held)
2093                         list_del(&bf_held->list);
2094                 spin_unlock_bh(&txq->axq_lock);
2095
2096                 if (bf_held)
2097                         ath_tx_return_buffer(sc, bf_held);
2098
2099                 if (!bf_isampdu(bf)) {
2100                         /*
2101                          * This frame is sent out as a single frame.
2102                          * Use hardware retry status for this frame.
2103                          */
2104                         if (ts.ts_status & ATH9K_TXERR_XRETRY)
2105                                 bf->bf_state.bf_type |= BUF_XRETRY;
2106                         ath_tx_rc_status(bf, &ts, txok ? 0 : 1, txok, true);
2107                 }
2108
2109                 qnum = skb_get_queue_mapping(bf->bf_mpdu);
2110
2111                 if (bf_isampdu(bf))
2112                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, txok);
2113                 else
2114                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, txok, 0);
2115
2116                 if (txq == sc->tx.txq_map[qnum])
2117                         ath_wake_mac80211_queue(sc, qnum);
2118
2119                 spin_lock_bh(&txq->axq_lock);
2120                 if (sc->sc_flags & SC_OP_TXAGGR)
2121                         ath_txq_schedule(sc, txq);
2122                 spin_unlock_bh(&txq->axq_lock);
2123         }
2124 }
2125
2126 static void ath_tx_complete_poll_work(struct work_struct *work)
2127 {
2128         struct ath_softc *sc = container_of(work, struct ath_softc,
2129                         tx_complete_work.work);
2130         struct ath_txq *txq;
2131         int i;
2132         bool needreset = false;
2133
2134         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
2135                 if (ATH_TXQ_SETUP(sc, i)) {
2136                         txq = &sc->tx.txq[i];
2137                         spin_lock_bh(&txq->axq_lock);
2138                         if (txq->axq_depth) {
2139                                 if (txq->axq_tx_inprogress) {
2140                                         needreset = true;
2141                                         spin_unlock_bh(&txq->axq_lock);
2142                                         break;
2143                                 } else {
2144                                         txq->axq_tx_inprogress = true;
2145                                 }
2146                         }
2147                         spin_unlock_bh(&txq->axq_lock);
2148                 }
2149
2150         if (needreset) {
2151                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_RESET,
2152                           "tx hung, resetting the chip\n");
2153                 ath9k_ps_wakeup(sc);
2154                 ath_reset(sc, true);
2155                 ath9k_ps_restore(sc);
2156         }
2157
2158         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2159                         msecs_to_jiffies(ATH_TX_COMPLETE_POLL_INT));
2160 }
2161
2162
2163
2164 void ath_tx_tasklet(struct ath_softc *sc)
2165 {
2166         int i;
2167         u32 qcumask = ((1 << ATH9K_NUM_TX_QUEUES) - 1);
2168
2169         ath9k_hw_gettxintrtxqs(sc->sc_ah, &qcumask);
2170
2171         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
2172                 if (ATH_TXQ_SETUP(sc, i) && (qcumask & (1 << i)))
2173                         ath_tx_processq(sc, &sc->tx.txq[i]);
2174         }
2175 }
2176
2177 void ath_tx_edma_tasklet(struct ath_softc *sc)
2178 {
2179         struct ath_tx_status txs;
2180         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2181         struct ath_hw *ah = sc->sc_ah;
2182         struct ath_txq *txq;
2183         struct ath_buf *bf, *lastbf;
2184         struct list_head bf_head;
2185         int status;
2186         int txok;
2187         int qnum;
2188
2189         for (;;) {
2190                 status = ath9k_hw_txprocdesc(ah, NULL, (void *)&txs);
2191                 if (status == -EINPROGRESS)
2192                         break;
2193                 if (status == -EIO) {
2194                         ath_print(common, ATH_DBG_XMIT,
2195                                   "Error processing tx status\n");
2196                         break;
2197                 }
2198
2199                 /* Skip beacon completions */
2200                 if (txs.qid == sc->beacon.beaconq)
2201                         continue;
2202
2203                 txq = &sc->tx.txq[txs.qid];
2204
2205                 spin_lock_bh(&txq->axq_lock);
2206                 if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
2207                         spin_unlock_bh(&txq->axq_lock);
2208                         return;
2209                 }
2210
2211                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
2212                                       struct ath_buf, list);
2213                 lastbf = bf->bf_lastbf;
2214
2215                 INIT_LIST_HEAD(&bf_head);
2216                 list_cut_position(&bf_head, &txq->txq_fifo[txq->txq_tailidx],
2217                                   &lastbf->list);
2218                 INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
2219                 txq->axq_depth--;
2220                 txq->axq_tx_inprogress = false;
2221                 spin_unlock_bh(&txq->axq_lock);
2222
2223                 txok = !(txs.ts_status & ATH9K_TXERR_MASK);
2224
2225                 if (!bf_isampdu(bf)) {
2226                         if (txs.ts_status & ATH9K_TXERR_XRETRY)
2227                                 bf->bf_state.bf_type |= BUF_XRETRY;
2228                         ath_tx_rc_status(bf, &txs, txok ? 0 : 1, txok, true);
2229                 }
2230
2231                 qnum = skb_get_queue_mapping(bf->bf_mpdu);
2232
2233                 if (bf_isampdu(bf))
2234                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &txs, txok);
2235                 else
2236                         ath_tx_complete_buf(sc, bf, txq, &bf_head,
2237                                             &txs, txok, 0);
2238
2239                 if (txq == sc->tx.txq_map[qnum])
2240                         ath_wake_mac80211_queue(sc, qnum);
2241
2242                 spin_lock_bh(&txq->axq_lock);
2243                 if (!list_empty(&txq->txq_fifo_pending)) {
2244                         INIT_LIST_HEAD(&bf_head);
2245                         bf = list_first_entry(&txq->txq_fifo_pending,
2246                                 struct ath_buf, list);
2247                         list_cut_position(&bf_head, &txq->txq_fifo_pending,
2248                                 &bf->bf_lastbf->list);
2249                         ath_tx_txqaddbuf(sc, txq, &bf_head);
2250                 } else if (sc->sc_flags & SC_OP_TXAGGR)
2251                         ath_txq_schedule(sc, txq);
2252                 spin_unlock_bh(&txq->axq_lock);
2253         }
2254 }
2255
2256 /*****************/
2257 /* Init, Cleanup */
2258 /*****************/
2259
2260 static int ath_txstatus_setup(struct ath_softc *sc, int size)
2261 {
2262         struct ath_descdma *dd = &sc->txsdma;
2263         u8 txs_len = sc->sc_ah->caps.txs_len;
2264
2265         dd->dd_desc_len = size * txs_len;
2266         dd->dd_desc = dma_alloc_coherent(sc->dev, dd->dd_desc_len,
2267                                          &dd->dd_desc_paddr, GFP_KERNEL);
2268         if (!dd->dd_desc)
2269                 return -ENOMEM;
2270
2271         return 0;
2272 }
2273
2274 static int ath_tx_edma_init(struct ath_softc *sc)
2275 {
2276         int err;
2277
2278         err = ath_txstatus_setup(sc, ATH_TXSTATUS_RING_SIZE);
2279         if (!err)
2280                 ath9k_hw_setup_statusring(sc->sc_ah, sc->txsdma.dd_desc,
2281                                           sc->txsdma.dd_desc_paddr,
2282                                           ATH_TXSTATUS_RING_SIZE);
2283
2284         return err;
2285 }
2286
2287 static void ath_tx_edma_cleanup(struct ath_softc *sc)
2288 {
2289         struct ath_descdma *dd = &sc->txsdma;
2290
2291         dma_free_coherent(sc->dev, dd->dd_desc_len, dd->dd_desc,
2292                           dd->dd_desc_paddr);
2293 }
2294
2295 int ath_tx_init(struct ath_softc *sc, int nbufs)
2296 {
2297         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2298         int error = 0;
2299
2300         spin_lock_init(&sc->tx.txbuflock);
2301
2302         error = ath_descdma_setup(sc, &sc->tx.txdma, &sc->tx.txbuf,
2303                                   "tx", nbufs, 1, 1);
2304         if (error != 0) {
2305                 ath_print(common, ATH_DBG_FATAL,
2306                           "Failed to allocate tx descriptors: %d\n", error);
2307                 goto err;
2308         }
2309
2310         error = ath_descdma_setup(sc, &sc->beacon.bdma, &sc->beacon.bbuf,
2311                                   "beacon", ATH_BCBUF, 1, 1);
2312         if (error != 0) {
2313                 ath_print(common, ATH_DBG_FATAL,
2314                           "Failed to allocate beacon descriptors: %d\n", error);
2315                 goto err;
2316         }
2317
2318         INIT_DELAYED_WORK(&sc->tx_complete_work, ath_tx_complete_poll_work);
2319
2320         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
2321                 error = ath_tx_edma_init(sc);
2322                 if (error)
2323                         goto err;
2324         }
2325
2326 err:
2327         if (error != 0)
2328                 ath_tx_cleanup(sc);
2329
2330         return error;
2331 }
2332
2333 void ath_tx_cleanup(struct ath_softc *sc)
2334 {
2335         if (sc->beacon.bdma.dd_desc_len != 0)
2336                 ath_descdma_cleanup(sc, &sc->beacon.bdma, &sc->beacon.bbuf);
2337
2338         if (sc->tx.txdma.dd_desc_len != 0)
2339                 ath_descdma_cleanup(sc, &sc->tx.txdma, &sc->tx.txbuf);
2340
2341         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)
2342                 ath_tx_edma_cleanup(sc);
2343 }
2344
2345 void ath_tx_node_init(struct ath_softc *sc, struct ath_node *an)
2346 {
2347         struct ath_atx_tid *tid;
2348         struct ath_atx_ac *ac;
2349         int tidno, acno;
2350
2351         for (tidno = 0, tid = &an->tid[tidno];
2352              tidno < WME_NUM_TID;
2353              tidno++, tid++) {
2354                 tid->an        = an;
2355                 tid->tidno     = tidno;
2356                 tid->seq_start = tid->seq_next = 0;
2357                 tid->baw_size  = WME_MAX_BA;
2358                 tid->baw_head  = tid->baw_tail = 0;
2359                 tid->sched     = false;
2360                 tid->paused    = false;
2361                 tid->state &= ~AGGR_CLEANUP;
2362                 INIT_LIST_HEAD(&tid->buf_q);
2363                 acno = TID_TO_WME_AC(tidno);
2364                 tid->ac = &an->ac[acno];
2365                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2366                 tid->state &= ~AGGR_ADDBA_PROGRESS;
2367         }
2368
2369         for (acno = 0, ac = &an->ac[acno];
2370              acno < WME_NUM_AC; acno++, ac++) {
2371                 ac->sched    = false;
2372                 ac->txq = sc->tx.txq_map[acno];
2373                 INIT_LIST_HEAD(&ac->tid_q);
2374         }
2375 }
2376
2377 void ath_tx_node_cleanup(struct ath_softc *sc, struct ath_node *an)
2378 {
2379         struct ath_atx_ac *ac;
2380         struct ath_atx_tid *tid;
2381         struct ath_txq *txq;
2382         int tidno;
2383
2384         for (tidno = 0, tid = &an->tid[tidno];
2385              tidno < WME_NUM_TID; tidno++, tid++) {
2386
2387                 ac = tid->ac;
2388                 txq = ac->txq;
2389
2390                 spin_lock_bh(&txq->axq_lock);
2391
2392                 if (tid->sched) {
2393                         list_del(&tid->list);
2394                         tid->sched = false;
2395                 }
2396
2397                 if (ac->sched) {
2398                         list_del(&ac->list);
2399                         tid->ac->sched = false;
2400                 }
2401
2402                 ath_tid_drain(sc, txq, tid);
2403                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2404                 tid->state &= ~AGGR_CLEANUP;
2405
2406                 spin_unlock_bh(&txq->axq_lock);
2407         }
2408 }