drivers/net/wireless/b43/phy_n.c

   1 /*
   2
   3   Broadcom B43 wireless driver
   4   IEEE 802.11n PHY support
   5
   6   Copyright (c) 2008 Michael Buesch <mb@bu3sch.de>
   7
   8   This program is free software; you can redistribute it and/or modify
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  17
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  19   along with this program; see the file COPYING.  If not, write to
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  21   Boston, MA 02110-1301, USA.
  22
  23 */
  24
  25 #include <linux/delay.h>
  26 #include <linux/types.h>
  27
  28 #include "b43.h"
  29 #include "phy_n.h"
  30 #include "tables_nphy.h"
  31
  32
  33 void b43_nphy_set_rxantenna(struct b43_wldev *dev, int antenna)
  34 {//TODO
  35 }
  36
  37 static void b43_nphy_op_adjust_txpower(struct b43_wldev *dev)
  38 {//TODO
  39 }
  40
  41 static enum b43_txpwr_result b43_nphy_op_recalc_txpower(struct b43_wldev *dev,
  42                                                         bool ignore_tssi)
  43 {//TODO
  44         return B43_TXPWR_RES_DONE;
  45 }
  46
  47 static void b43_chantab_radio_upload(struct b43_wldev *dev,
  48                                      const struct b43_nphy_channeltab_entry *e)
  49 {
  50         b43_radio_write16(dev, B2055_PLL_REF, e->radio_pll_ref);
  51         b43_radio_write16(dev, B2055_RF_PLLMOD0, e->radio_rf_pllmod0);
  52         b43_radio_write16(dev, B2055_RF_PLLMOD1, e->radio_rf_pllmod1);
  53         b43_radio_write16(dev, B2055_VCO_CAPTAIL, e->radio_vco_captail);
  54         b43_radio_write16(dev, B2055_VCO_CAL1, e->radio_vco_cal1);
  55         b43_radio_write16(dev, B2055_VCO_CAL2, e->radio_vco_cal2);
  56         b43_radio_write16(dev, B2055_PLL_LFC1, e->radio_pll_lfc1);
  57         b43_radio_write16(dev, B2055_PLL_LFR1, e->radio_pll_lfr1);
  58         b43_radio_write16(dev, B2055_PLL_LFC2, e->radio_pll_lfc2);
  59         b43_radio_write16(dev, B2055_LGBUF_CENBUF, e->radio_lgbuf_cenbuf);
  60         b43_radio_write16(dev, B2055_LGEN_TUNE1, e->radio_lgen_tune1);
  61         b43_radio_write16(dev, B2055_LGEN_TUNE2, e->radio_lgen_tune2);
  62         b43_radio_write16(dev, B2055_C1_LGBUF_ATUNE, e->radio_c1_lgbuf_atune);
  63         b43_radio_write16(dev, B2055_C1_LGBUF_GTUNE, e->radio_c1_lgbuf_gtune);
  64         b43_radio_write16(dev, B2055_C1_RX_RFR1, e->radio_c1_rx_rfr1);
  65         b43_radio_write16(dev, B2055_C1_TX_PGAPADTN, e->radio_c1_tx_pgapadtn);
  66         b43_radio_write16(dev, B2055_C1_TX_MXBGTRIM, e->radio_c1_tx_mxbgtrim);
  67         b43_radio_write16(dev, B2055_C2_LGBUF_ATUNE, e->radio_c2_lgbuf_atune);
  68         b43_radio_write16(dev, B2055_C2_LGBUF_GTUNE, e->radio_c2_lgbuf_gtune);
  69         b43_radio_write16(dev, B2055_C2_RX_RFR1, e->radio_c2_rx_rfr1);
  70         b43_radio_write16(dev, B2055_C2_TX_PGAPADTN, e->radio_c2_tx_pgapadtn);
  71         b43_radio_write16(dev, B2055_C2_TX_MXBGTRIM, e->radio_c2_tx_mxbgtrim);
  72 }
  73
  74 static void b43_chantab_phy_upload(struct b43_wldev *dev,
  75                                    const struct b43_nphy_channeltab_entry *e)
  76 {
  77         b43_phy_write(dev, B43_NPHY_BW1A, e->phy_bw1a);
  78         b43_phy_write(dev, B43_NPHY_BW2, e->phy_bw2);
  79         b43_phy_write(dev, B43_NPHY_BW3, e->phy_bw3);
  80         b43_phy_write(dev, B43_NPHY_BW4, e->phy_bw4);
  81         b43_phy_write(dev, B43_NPHY_BW5, e->phy_bw5);
  82         b43_phy_write(dev, B43_NPHY_BW6, e->phy_bw6);
  83 }
  84
  85 static void b43_nphy_tx_power_fix(struct b43_wldev *dev)
  86 {
  87         //TODO
  88 }
  89
  90 /* Tune the hardware to a new channel. */
  91 static int nphy_channel_switch(struct b43_wldev *dev, unsigned int channel)
  92 {
  93         const struct b43_nphy_channeltab_entry *tabent;
  94
  95         tabent = b43_nphy_get_chantabent(dev, channel);
  96         if (!tabent)
  97                 return -ESRCH;
  98
  99         //FIXME enable/disable band select upper20 in RXCTL
 100         if (0 /*FIXME 5Ghz*/)
 101                 b43_radio_maskset(dev, B2055_MASTER1, 0xFF8F, 0x20);
 102         else
 103                 b43_radio_maskset(dev, B2055_MASTER1, 0xFF8F, 0x50);
 104         b43_chantab_radio_upload(dev, tabent);
 105         udelay(50);
 106         b43_radio_write16(dev, B2055_VCO_CAL10, 5);
 107         b43_radio_write16(dev, B2055_VCO_CAL10, 45);
 108         b43_radio_write16(dev, B2055_VCO_CAL10, 65);
 109         udelay(300);
 110         if (0 /*FIXME 5Ghz*/)
 111                 b43_phy_set(dev, B43_NPHY_BANDCTL, B43_NPHY_BANDCTL_5GHZ);
 112         else
 113                 b43_phy_mask(dev, B43_NPHY_BANDCTL, ~B43_NPHY_BANDCTL_5GHZ);
 114         b43_chantab_phy_upload(dev, tabent);
 115         b43_nphy_tx_power_fix(dev);
 116
 117         return 0;
 118 }
 119
 120 static void b43_radio_init2055_pre(struct b43_wldev *dev)
 121 {
 122         b43_phy_mask(dev, B43_NPHY_RFCTL_CMD,
 123                      ~B43_NPHY_RFCTL_CMD_PORFORCE);
 124         b43_phy_set(dev, B43_NPHY_RFCTL_CMD,
 125                     B43_NPHY_RFCTL_CMD_CHIP0PU |
 126                     B43_NPHY_RFCTL_CMD_OEPORFORCE);
 127         b43_phy_set(dev, B43_NPHY_RFCTL_CMD,
 128                     B43_NPHY_RFCTL_CMD_PORFORCE);
 129 }
 130
 131 static void b43_radio_init2055_post(struct b43_wldev *dev)
 132 {
 133         struct ssb_sprom *sprom = &(dev->dev->bus->sprom);
 134         struct ssb_boardinfo *binfo = &(dev->dev->bus->boardinfo);
 135         int i;
 136         u16 val;
 137
 138         b43_radio_mask(dev, B2055_MASTER1, 0xFFF3);
 139         msleep(1);
 140         if ((sprom->revision != 4) ||
 141            !(sprom->boardflags_hi & B43_BFH_RSSIINV)) {
 142                 if ((binfo->vendor != PCI_VENDOR_ID_BROADCOM) ||
 143                     (binfo->type != 0x46D) ||
 144                     (binfo->rev < 0x41)) {
 145                         b43_radio_mask(dev, B2055_C1_RX_BB_REG, 0x7F);
 146                         b43_radio_mask(dev, B2055_C1_RX_BB_REG, 0x7F);
 147                         msleep(1);
 148                 }
 149         }
 150         b43_radio_maskset(dev, B2055_RRCCAL_NOPTSEL, 0x3F, 0x2C);
 151         msleep(1);
 152         b43_radio_write16(dev, B2055_CAL_MISC, 0x3C);
 153         msleep(1);
 154         b43_radio_mask(dev, B2055_CAL_MISC, 0xFFBE);
 155         msleep(1);
 156         b43_radio_set(dev, B2055_CAL_LPOCTL, 0x80);
 157         msleep(1);
 158         b43_radio_set(dev, B2055_CAL_MISC, 0x1);
 159         msleep(1);
 160         b43_radio_set(dev, B2055_CAL_MISC, 0x40);
 161         msleep(1);
 162         for (i = 0; i < 100; i++) {
 163                 val = b43_radio_read16(dev, B2055_CAL_COUT2);
 164                 if (val & 0x80)
 165                         break;
 166                 udelay(10);
 167         }
 168         msleep(1);
 169         b43_radio_mask(dev, B2055_CAL_LPOCTL, 0xFF7F);
 170         msleep(1);
 171         nphy_channel_switch(dev, dev->phy.channel);
 172         b43_radio_write16(dev, B2055_C1_RX_BB_LPF, 0x9);
 173         b43_radio_write16(dev, B2055_C2_RX_BB_LPF, 0x9);
 174         b43_radio_write16(dev, B2055_C1_RX_BB_MIDACHP, 0x83);
 175         b43_radio_write16(dev, B2055_C2_RX_BB_MIDACHP, 0x83);
 176 }
 177
 178 /* Initialize a Broadcom 2055 N-radio */
 179 static void b43_radio_init2055(struct b43_wldev *dev)
 180 {
 181         b43_radio_init2055_pre(dev);
 182         if (b43_status(dev) < B43_STAT_INITIALIZED)
 183                 b2055_upload_inittab(dev, 0, 1);
 184         else
 185                 b2055_upload_inittab(dev, 0/*FIXME on 5ghz band*/, 0);
 186         b43_radio_init2055_post(dev);
 187 }
 188
 189 void b43_nphy_radio_turn_on(struct b43_wldev *dev)
 190 {
 191         b43_radio_init2055(dev);
 192 }
 193
 194 void b43_nphy_radio_turn_off(struct b43_wldev *dev)
 195 {
 196         b43_phy_mask(dev, B43_NPHY_RFCTL_CMD,
 197                      ~B43_NPHY_RFCTL_CMD_EN);
 198 }
 199
 200 #define ntab_upload(dev, offset, data) do { \
 201                 unsigned int i;                                         \
 202                 for (i = 0; i < (offset##_SIZE); i++)                   \
 203                         b43_ntab_write(dev, (offset) + i, (data)[i]);   \
 204         } while (0)
 205
 206 /*
 207  * Upload the N-PHY tables.
 208  * http://bcm-v4.sipsolutions.net/802.11/PHY/N/InitTables
 209  */
 210 static void b43_nphy_tables_init(struct b43_wldev *dev)
 211 {
 212         if (dev->phy.rev < 3)
 213                 b43_nphy_rev0_1_2_tables_init(dev);
 214         else
 215                 b43_nphy_rev3plus_tables_init(dev);
 216 }
 217
 218 static void b43_nphy_workarounds(struct b43_wldev *dev)
 219 {
 220         struct b43_phy *phy = &dev->phy;
 221         unsigned int i;
 222
 223         b43_phy_set(dev, B43_NPHY_IQFLIP,
 224                     B43_NPHY_IQFLIP_ADC1 | B43_NPHY_IQFLIP_ADC2);
 225         if (1 /* FIXME band is 2.4GHz */) {
 226                 b43_phy_set(dev, B43_NPHY_CLASSCTL,
 227                             B43_NPHY_CLASSCTL_CCKEN);
 228         } else {
 229                 b43_phy_mask(dev, B43_NPHY_CLASSCTL,
 230                              ~B43_NPHY_CLASSCTL_CCKEN);
 231         }
 232         b43_radio_set(dev, B2055_C1_TX_RF_SPARE, 0x8);
 233         b43_phy_write(dev, B43_NPHY_TXFRAMEDELAY, 8);
 234
 235         /* Fixup some tables */
 236         b43_ntab_write(dev, B43_NTAB16(8, 0x00), 0xA);
 237         b43_ntab_write(dev, B43_NTAB16(8, 0x10), 0xA);
 238         b43_ntab_write(dev, B43_NTAB16(8, 0x02), 0xCDAA);
 239         b43_ntab_write(dev, B43_NTAB16(8, 0x12), 0xCDAA);
 240         b43_ntab_write(dev, B43_NTAB16(8, 0x08), 0);
 241         b43_ntab_write(dev, B43_NTAB16(8, 0x18), 0);
 242         b43_ntab_write(dev, B43_NTAB16(8, 0x07), 0x7AAB);
 243         b43_ntab_write(dev, B43_NTAB16(8, 0x17), 0x7AAB);
 244         b43_ntab_write(dev, B43_NTAB16(8, 0x06), 0x800);
 245         b43_ntab_write(dev, B43_NTAB16(8, 0x16), 0x800);
 246
 247         b43_phy_write(dev, B43_NPHY_RFCTL_LUT_TRSW_LO1, 0x2D8);
 248         b43_phy_write(dev, B43_NPHY_RFCTL_LUT_TRSW_UP1, 0x301);
 249         b43_phy_write(dev, B43_NPHY_RFCTL_LUT_TRSW_LO2, 0x2D8);
 250         b43_phy_write(dev, B43_NPHY_RFCTL_LUT_TRSW_UP2, 0x301);
 251
 252         //TODO set RF sequence
 253
 254         /* Set narrowband clip threshold */
 255         b43_phy_write(dev, B43_NPHY_C1_NBCLIPTHRES, 66);
 256         b43_phy_write(dev, B43_NPHY_C2_NBCLIPTHRES, 66);
 257
 258         /* Set wideband clip 2 threshold */
 259         b43_phy_maskset(dev, B43_NPHY_C1_CLIPWBTHRES,
 260                         ~B43_NPHY_C1_CLIPWBTHRES_CLIP2,
 261                         21 << B43_NPHY_C1_CLIPWBTHRES_CLIP2_SHIFT);
 262         b43_phy_maskset(dev, B43_NPHY_C2_CLIPWBTHRES,
 263                         ~B43_NPHY_C2_CLIPWBTHRES_CLIP2,
 264                         21 << B43_NPHY_C2_CLIPWBTHRES_CLIP2_SHIFT);
 265
 266         /* Set Clip 2 detect */
 267         b43_phy_set(dev, B43_NPHY_C1_CGAINI,
 268                     B43_NPHY_C1_CGAINI_CL2DETECT);
 269         b43_phy_set(dev, B43_NPHY_C2_CGAINI,
 270                     B43_NPHY_C2_CGAINI_CL2DETECT);
 271
 272         if (0 /*FIXME*/) {
 273                 /* Set dwell lengths */
 274                 b43_phy_write(dev, B43_NPHY_CLIP1_NBDWELL_LEN, 43);
 275                 b43_phy_write(dev, B43_NPHY_CLIP2_NBDWELL_LEN, 43);
 276                 b43_phy_write(dev, B43_NPHY_W1CLIP1_DWELL_LEN, 9);
 277                 b43_phy_write(dev, B43_NPHY_W1CLIP2_DWELL_LEN, 9);
 278
 279                 /* Set gain backoff */
 280                 b43_phy_maskset(dev, B43_NPHY_C1_CGAINI,
 281                                 ~B43_NPHY_C1_CGAINI_GAINBKOFF,
 282                                 1 << B43_NPHY_C1_CGAINI_GAINBKOFF_SHIFT);
 283                 b43_phy_maskset(dev, B43_NPHY_C2_CGAINI,
 284                                 ~B43_NPHY_C2_CGAINI_GAINBKOFF,
 285                                 1 << B43_NPHY_C2_CGAINI_GAINBKOFF_SHIFT);
 286
 287                 /* Set HPVGA2 index */
 288                 b43_phy_maskset(dev, B43_NPHY_C1_INITGAIN,
 289                                 ~B43_NPHY_C1_INITGAIN_HPVGA2,
 290                                 6 << B43_NPHY_C1_INITGAIN_HPVGA2_SHIFT);
 291                 b43_phy_maskset(dev, B43_NPHY_C2_INITGAIN,
 292                                 ~B43_NPHY_C2_INITGAIN_HPVGA2,
 293                                 6 << B43_NPHY_C2_INITGAIN_HPVGA2_SHIFT);
 294
 295                 //FIXME verify that the specs really mean to use autoinc here.
 296                 for (i = 0; i < 3; i++)
 297                         b43_ntab_write(dev, B43_NTAB16(7, 0x106) + i, 0x673);
 298         }
 299
 300         /* Set minimum gain value */
 301         b43_phy_maskset(dev, B43_NPHY_C1_MINMAX_GAIN,
 302                         ~B43_NPHY_C1_MINGAIN,
 303                         23 << B43_NPHY_C1_MINGAIN_SHIFT);
 304         b43_phy_maskset(dev, B43_NPHY_C2_MINMAX_GAIN,
 305                         ~B43_NPHY_C2_MINGAIN,
 306                         23 << B43_NPHY_C2_MINGAIN_SHIFT);
 307
 308         if (phy->rev < 2) {
 309                 b43_phy_mask(dev, B43_NPHY_SCRAM_SIGCTL,
 310                              ~B43_NPHY_SCRAM_SIGCTL_SCM);
 311         }
 312
 313         /* Set phase track alpha and beta */
 314         b43_phy_write(dev, B43_NPHY_PHASETR_A0, 0x125);
 315         b43_phy_write(dev, B43_NPHY_PHASETR_A1, 0x1B3);
 316         b43_phy_write(dev, B43_NPHY_PHASETR_A2, 0x105);
 317         b43_phy_write(dev, B43_NPHY_PHASETR_B0, 0x16E);
 318         b43_phy_write(dev, B43_NPHY_PHASETR_B1, 0xCD);
 319         b43_phy_write(dev, B43_NPHY_PHASETR_B2, 0x20);
 320 }
 321
 322 static void b43_nphy_reset_cca(struct b43_wldev *dev)
 323 {
 324         u16 bbcfg;
 325
 326         ssb_write32(dev->dev, SSB_TMSLOW,
 327                     ssb_read32(dev->dev, SSB_TMSLOW) | SSB_TMSLOW_FGC);
 328         bbcfg = b43_phy_read(dev, B43_NPHY_BBCFG);
 329         b43_phy_set(dev, B43_NPHY_BBCFG, B43_NPHY_BBCFG_RSTCCA);
 330         b43_phy_write(dev, B43_NPHY_BBCFG,
 331                       bbcfg & ~B43_NPHY_BBCFG_RSTCCA);
 332         ssb_write32(dev->dev, SSB_TMSLOW,
 333                     ssb_read32(dev->dev, SSB_TMSLOW) & ~SSB_TMSLOW_FGC);
 334 }
 335
 336 enum b43_nphy_rf_sequence {
 337         B43_RFSEQ_RX2TX,
 338         B43_RFSEQ_TX2RX,
 339         B43_RFSEQ_RESET2RX,
 340         B43_RFSEQ_UPDATE_GAINH,
 341         B43_RFSEQ_UPDATE_GAINL,
 342         B43_RFSEQ_UPDATE_GAINU,
 343 };
 344
 345 static void b43_nphy_force_rf_sequence(struct b43_wldev *dev,
 346                                        enum b43_nphy_rf_sequence seq)
 347 {
 348         static const u16 trigger[] = {
 349                 [B43_RFSEQ_RX2TX]               = B43_NPHY_RFSEQTR_RX2TX,
 350                 [B43_RFSEQ_TX2RX]               = B43_NPHY_RFSEQTR_TX2RX,
 351                 [B43_RFSEQ_RESET2RX]            = B43_NPHY_RFSEQTR_RST2RX,
 352                 [B43_RFSEQ_UPDATE_GAINH]        = B43_NPHY_RFSEQTR_UPGH,
 353                 [B43_RFSEQ_UPDATE_GAINL]        = B43_NPHY_RFSEQTR_UPGL,
 354                 [B43_RFSEQ_UPDATE_GAINU]        = B43_NPHY_RFSEQTR_UPGU,
 355         };
 356         int i;
 357
 358         B43_WARN_ON(seq >= ARRAY_SIZE(trigger));
 359
 360         b43_phy_set(dev, B43_NPHY_RFSEQMODE,
 361                     B43_NPHY_RFSEQMODE_CAOVER | B43_NPHY_RFSEQMODE_TROVER);
 362         b43_phy_set(dev, B43_NPHY_RFSEQTR, trigger[seq]);
 363         for (i = 0; i < 200; i++) {
 364                 if (!(b43_phy_read(dev, B43_NPHY_RFSEQST) & trigger[seq]))
 365                         goto ok;
 366                 msleep(1);
 367         }
 368         b43err(dev->wl, "RF sequence status timeout\n");
 369 ok:
 370         b43_phy_mask(dev, B43_NPHY_RFSEQMODE,
 371                      ~(B43_NPHY_RFSEQMODE_CAOVER | B43_NPHY_RFSEQMODE_TROVER));
 372 }
 373
 374 static void b43_nphy_bphy_init(struct b43_wldev *dev)
 375 {
 376         unsigned int i;
 377         u16 val;
 378
 379         val = 0x1E1F;
 380         for (i = 0; i < 14; i++) {
 381                 b43_phy_write(dev, B43_PHY_N_BMODE(0x88 + i), val);
 382                 val -= 0x202;
 383         }
 384         val = 0x3E3F;
 385         for (i = 0; i < 16; i++) {
 386                 b43_phy_write(dev, B43_PHY_N_BMODE(0x97 + i), val);
 387                 val -= 0x202;
 388         }
 389         b43_phy_write(dev, B43_PHY_N_BMODE(0x38), 0x668);
 390 }
 391
 392 /* RSSI Calibration */
 393 static void b43_nphy_rssi_cal(struct b43_wldev *dev, u8 type)
 394 {
 395         //TODO
 396 }
 397
 398 int b43_phy_initn(struct b43_wldev *dev)
 399 {
 400         struct b43_phy *phy = &dev->phy;
 401         u16 tmp;
 402
 403         //TODO: Spectral management
 404         b43_nphy_tables_init(dev);
 405
 406         /* Clear all overrides */
 407         b43_phy_write(dev, B43_NPHY_RFCTL_OVER, 0);
 408         b43_phy_write(dev, B43_NPHY_RFCTL_INTC1, 0);
 409         b43_phy_write(dev, B43_NPHY_RFCTL_INTC2, 0);
 410         b43_phy_write(dev, B43_NPHY_RFCTL_INTC3, 0);
 411         b43_phy_write(dev, B43_NPHY_RFCTL_INTC4, 0);
 412         b43_phy_mask(dev, B43_NPHY_RFSEQMODE,
 413                      ~(B43_NPHY_RFSEQMODE_CAOVER |
 414                        B43_NPHY_RFSEQMODE_TROVER));
 415         b43_phy_write(dev, B43_NPHY_AFECTL_OVER, 0);
 416
 417         tmp = (phy->rev < 2) ? 64 : 59;
 418         b43_phy_maskset(dev, B43_NPHY_BPHY_CTL3,
 419                         ~B43_NPHY_BPHY_CTL3_SCALE,
 420                         tmp << B43_NPHY_BPHY_CTL3_SCALE_SHIFT);
 421
 422         b43_phy_write(dev, B43_NPHY_AFESEQ_TX2RX_PUD_20M, 0x20);
 423         b43_phy_write(dev, B43_NPHY_AFESEQ_TX2RX_PUD_40M, 0x20);
 424
 425         b43_phy_write(dev, B43_NPHY_TXREALFD, 184);
 426         b43_phy_write(dev, B43_NPHY_MIMO_CRSTXEXT, 200);
 427         b43_phy_write(dev, B43_NPHY_PLOAD_CSENSE_EXTLEN, 80);
 428         b43_phy_write(dev, B43_NPHY_C2_BCLIPBKOFF, 511);
 429
 430         //TODO MIMO-Config
 431         //TODO Update TX/RX chain
 432
 433         if (phy->rev < 2) {
 434                 b43_phy_write(dev, B43_NPHY_DUP40_GFBL, 0xAA8);
 435                 b43_phy_write(dev, B43_NPHY_DUP40_BL, 0x9A4);
 436         }
 437         b43_nphy_workarounds(dev);
 438         b43_nphy_reset_cca(dev);
 439
 440         ssb_write32(dev->dev, SSB_TMSLOW,
 441                     ssb_read32(dev->dev, SSB_TMSLOW) | B43_TMSLOW_MACPHYCLKEN);
 442         b43_nphy_force_rf_sequence(dev, B43_RFSEQ_RX2TX);
 443         b43_nphy_force_rf_sequence(dev, B43_RFSEQ_RESET2RX);
 444
 445         b43_phy_read(dev, B43_NPHY_CLASSCTL); /* dummy read */
 446         //TODO read core1/2 clip1 thres regs
 447
 448         if (1 /* FIXME Band is 2.4GHz */)
 449                 b43_nphy_bphy_init(dev);
 450         //TODO disable TX power control
 451         //TODO Fix the TX power settings
 452         //TODO Init periodic calibration with reason 3
 453         b43_nphy_rssi_cal(dev, 2);
 454         b43_nphy_rssi_cal(dev, 0);
 455         b43_nphy_rssi_cal(dev, 1);
 456         //TODO get TX gain
 457         //TODO init superswitch
 458         //TODO calibrate LO
 459         //TODO idle TSSI TX pctl
 460         //TODO TX power control power setup
 461         //TODO table writes
 462         //TODO TX power control coefficients
 463         //TODO enable TX power control
 464         //TODO control antenna selection
 465         //TODO init radar detection
 466         //TODO reset channel if changed
 467
 468         b43err(dev->wl, "IEEE 802.11n devices are not supported, yet.\n");
 469         return 0;
 470 }
 471
 472 static int b43_nphy_op_allocate(struct b43_wldev *dev)
 473 {
 474         struct b43_phy_n *nphy;
 475
 476         nphy = kzalloc(sizeof(*nphy), GFP_KERNEL);
 477         if (!nphy)
 478                 return -ENOMEM;
 479         dev->phy.n = nphy;
 480
 481         return 0;
 482 }
 483
 484 static void b43_nphy_op_prepare_structs(struct b43_wldev *dev)
 485 {
 486         struct b43_phy *phy = &dev->phy;
 487         struct b43_phy_n *nphy = phy->n;
 488
 489         memset(nphy, 0, sizeof(*nphy));
 490
 491         //TODO init struct b43_phy_n
 492 }
 493
 494 static void b43_nphy_op_free(struct b43_wldev *dev)
 495 {
 496         struct b43_phy *phy = &dev->phy;
 497         struct b43_phy_n *nphy = phy->n;
 498
 499         kfree(nphy);
 500         phy->n = NULL;
 501 }
 502
 503 static int b43_nphy_op_init(struct b43_wldev *dev)
 504 {
 505         return b43_phy_initn(dev);
 506 }
 507
 508 static inline void check_phyreg(struct b43_wldev *dev, u16 offset)
 509 {
 510 #if B43_DEBUG
 511         if ((offset & B43_PHYROUTE) == B43_PHYROUTE_OFDM_GPHY) {
 512                 /* OFDM registers are onnly available on A/G-PHYs */
 513                 b43err(dev->wl, "Invalid OFDM PHY access at "
 514                        "0x%04X on N-PHY\n", offset);
 515                 dump_stack();
 516         }
 517         if ((offset & B43_PHYROUTE) == B43_PHYROUTE_EXT_GPHY) {
 518                 /* Ext-G registers are only available on G-PHYs */
 519                 b43err(dev->wl, "Invalid EXT-G PHY access at "
 520                        "0x%04X on N-PHY\n", offset);
 521                 dump_stack();
 522         }
 523 #endif /* B43_DEBUG */
 524 }
 525
 526 static u16 b43_nphy_op_read(struct b43_wldev *dev, u16 reg)
 527 {
 528         check_phyreg(dev, reg);
 529         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
 530         return b43_read16(dev, B43_MMIO_PHY_DATA);
 531 }
 532
 533 static void b43_nphy_op_write(struct b43_wldev *dev, u16 reg, u16 value)
 534 {
 535         check_phyreg(dev, reg);
 536         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
 537         b43_write16(dev, B43_MMIO_PHY_DATA, value);
 538 }
 539
 540 static u16 b43_nphy_op_radio_read(struct b43_wldev *dev, u16 reg)
 541 {
 542         /* Register 1 is a 32-bit register. */
 543         B43_WARN_ON(reg == 1);
 544         /* N-PHY needs 0x100 for read access */
 545         reg |= 0x100;
 546
 547         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
 548         return b43_read16(dev, B43_MMIO_RADIO_DATA_LOW);
 549 }
 550
 551 static void b43_nphy_op_radio_write(struct b43_wldev *dev, u16 reg, u16 value)
 552 {
 553         /* Register 1 is a 32-bit register. */
 554         B43_WARN_ON(reg == 1);
 555
 556         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
 557         b43_write16(dev, B43_MMIO_RADIO_DATA_LOW, value);
 558 }
 559
 560 static void b43_nphy_op_software_rfkill(struct b43_wldev *dev,
 561                                         bool blocked)
 562 {//TODO
 563 }
 564
 565 static void b43_nphy_op_switch_analog(struct b43_wldev *dev, bool on)
 566 {
 567         b43_phy_write(dev, B43_NPHY_AFECTL_OVER,
 568                       on ? 0 : 0x7FFF);
 569 }
 570
 571 static int b43_nphy_op_switch_channel(struct b43_wldev *dev,
 572                                       unsigned int new_channel)
 573 {
 574         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
 575                 if ((new_channel < 1) || (new_channel > 14))
 576                         return -EINVAL;
 577         } else {
 578                 if (new_channel > 200)
 579                         return -EINVAL;
 580         }
 581
 582         return nphy_channel_switch(dev, new_channel);
 583 }
 584
 585 static unsigned int b43_nphy_op_get_default_chan(struct b43_wldev *dev)
 586 {
 587         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
 588                 return 1;
 589         return 36;
 590 }
 591
 592 const struct b43_phy_operations b43_phyops_n = {
 593         .allocate               = b43_nphy_op_allocate,
 594         .free                   = b43_nphy_op_free,
 595         .prepare_structs        = b43_nphy_op_prepare_structs,
 596         .init                   = b43_nphy_op_init,
 597         .phy_read               = b43_nphy_op_read,
 598         .phy_write              = b43_nphy_op_write,
 599         .radio_read             = b43_nphy_op_radio_read,
 600         .radio_write            = b43_nphy_op_radio_write,
 601         .software_rfkill        = b43_nphy_op_software_rfkill,
 602         .switch_analog          = b43_nphy_op_switch_analog,
 603         .switch_channel         = b43_nphy_op_switch_channel,
 604         .get_default_chan       = b43_nphy_op_get_default_chan,
 605         .recalc_txpower         = b43_nphy_op_recalc_txpower,
 606         .adjust_txpower         = b43_nphy_op_adjust_txpower,
 607 };