drivers/pci/dwc/pcie-designware.h

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #ifndef _PCIE_DESIGNWARE_H
  15 #define _PCIE_DESIGNWARE_H
  16
  17 #include <linux/irq.h>
  18 #include <linux/msi.h>
  19 #include <linux/pci.h>
  20
  21 /* Parameters for the waiting for link up routine */
  22 #define LINK_WAIT_MAX_RETRIES           10
  23 #define LINK_WAIT_USLEEP_MIN            90000
  24 #define LINK_WAIT_USLEEP_MAX            100000
  25
  26 /* Parameters for the waiting for iATU enabled routine */
  27 #define LINK_WAIT_MAX_IATU_RETRIES      5
  28 #define LINK_WAIT_IATU_MIN              9000
  29 #define LINK_WAIT_IATU_MAX              10000
  30
  31 /* Synopsys-specific PCIe configuration registers */
  32 #define PCIE_PORT_LINK_CONTROL          0x710
  33 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  34 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  35 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  36 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  37 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  38
  39 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  40 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  41 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  42 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  43 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  44 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  45 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  46
  47 #define PCIE_MSI_ADDR_LO                0x820
  48 #define PCIE_MSI_ADDR_HI                0x824
  49 #define PCIE_MSI_INTR0_ENABLE           0x828
  50 #define PCIE_MSI_INTR0_MASK             0x82C
  51 #define PCIE_MSI_INTR0_STATUS           0x830
  52
  53 #define PCIE_ATU_VIEWPORT               0x900
  54 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  55 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  56 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  57 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  58 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  59 #define PCIE_ATU_CR1                    0x904
  60 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  61 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  62 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  63 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  64 #define PCIE_ATU_CR2                    0x908
  65 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  66 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  67 #define PCIE_ATU_LOWER_BASE             0x90C
  68 #define PCIE_ATU_UPPER_BASE             0x910
  69 #define PCIE_ATU_LIMIT                  0x914
  70 #define PCIE_ATU_LOWER_TARGET           0x918
  71 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  72 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  73 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  74 #define PCIE_ATU_UPPER_TARGET           0x91C
  75
  76 /*
  77  * iATU Unroll-specific register definitions
  78  * From 4.80 core version the address translation will be made by unroll
  79  */
  80 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
  81 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
  82 #define PCIE_ATU_UNR_LOWER_BASE         0x08
  83 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
  84 #define PCIE_ATU_UNR_LIMIT              0x10
  85 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
  86 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
  87
  88 /* Register address builder */
  89 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)        \
  90                         ((0x3 << 20) | ((region) << 9))
  91
  92 /*
  93  * Maximum number of MSI IRQs can be 256 per controller. But keep
  94  * it 32 as of now. Probably we will never need more than 32. If needed,
  95  * then increment it in multiple of 32.
  96  */
  97 #define MAX_MSI_IRQS                    32
  98 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / 32)
  99
 100 struct pcie_port;
 101 struct dw_pcie;
 102
 103 struct dw_pcie_host_ops {
 104         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
 105         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
 106         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 107                              unsigned int devfn, int where, int size, u32 *val);
 108         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 109                              unsigned int devfn, int where, int size, u32 val);
 110         void (*host_init)(struct pcie_port *pp);
 111         void (*msi_set_irq)(struct pcie_port *pp, int irq);
 112         void (*msi_clear_irq)(struct pcie_port *pp, int irq);
 113         phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
 114         u32 (*get_msi_data)(struct pcie_port *pp, int pos);
 115         void (*scan_bus)(struct pcie_port *pp);
 116         int (*msi_host_init)(struct pcie_port *pp, struct msi_controller *chip);
 117 };
 118
 119 struct pcie_port {
 120         u8                      root_bus_nr;
 121         u64                     cfg0_base;
 122         void __iomem            *va_cfg0_base;
 123         u32                     cfg0_size;
 124         u64                     cfg1_base;
 125         void __iomem            *va_cfg1_base;
 126         u32                     cfg1_size;
 127         resource_size_t         io_base;
 128         phys_addr_t             io_bus_addr;
 129         u32                     io_size;
 130         u64                     mem_base;
 131         phys_addr_t             mem_bus_addr;
 132         u32                     mem_size;
 133         struct resource         *cfg;
 134         struct resource         *io;
 135         struct resource         *mem;
 136         struct resource         *busn;
 137         int                     irq;
 138         struct dw_pcie_host_ops *ops;
 139         int                     msi_irq;
 140         struct irq_domain       *irq_domain;
 141         unsigned long           msi_data;
 142         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 143 };
 144
 145 struct dw_pcie_ops {
 146         u32     (*readl_dbi)(struct dw_pcie *pcie, u32 reg);
 147         void    (*writel_dbi)(struct dw_pcie *pcie, u32 reg, u32 val);
 148         int     (*link_up)(struct dw_pcie *pcie);
 149 };
 150
 151 struct dw_pcie {
 152         struct device           *dev;
 153         void __iomem            *dbi_base;
 154         u32                     num_viewport;
 155         u8                      iatu_unroll_enabled;
 156         struct pcie_port        pp;
 157         const struct dw_pcie_ops *ops;
 158 };
 159
 160 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 161
 162 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 163 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 164
 165 u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg);
 166 void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val);
 167 int dw_pcie_link_up(struct dw_pcie *pci);
 168 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 169 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 170                                int type, u64 cpu_addr, u64 pci_addr,
 171                                u32 size);
 172 void dw_pcie_setup(struct dw_pcie *pci);
 173
 174 #ifdef CONFIG_PCIE_DW_HOST
 175 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 176 void dw_pcie_msi_init(struct pcie_port *pp);
 177 void dw_pcie_setup_rc(struct pcie_port *pp);
 178 int dw_pcie_host_init(struct pcie_port *pp);
 179 #else
 180 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 181 {
 182         return IRQ_NONE;
 183 }
 184
 185 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 186 {
 187 }
 188
 189 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 190 {
 191 }
 192
 193 static inline int dw_pcie_host_init(struct pcie_port *pp)
 194 {
 195         return 0;
 196 }
 197 #endif
 198 #endif /* _PCIE_DESIGNWARE_H */