drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/iopoll.h>
  24 #include <linux/irq.h>
  25 #include <linux/irqchip/chained_irq.h>
  26 #include <linux/irqdomain.h>
  27 #include <linux/kernel.h>
  28 #include <linux/mfd/syscon.h>
  29 #include <linux/module.h>
  30 #include <linux/of_address.h>
  31 #include <linux/of_device.h>
  32 #include <linux/of_pci.h>
  33 #include <linux/of_platform.h>
  34 #include <linux/of_irq.h>
  35 #include <linux/pci.h>
  36 #include <linux/pci_ids.h>
  37 #include <linux/phy/phy.h>
  38 #include <linux/platform_device.h>
  39 #include <linux/reset.h>
  40 #include <linux/regmap.h>
  41
  42 /*
  43  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  44  * bits.  This allows atomic updates of the register without locking.
  45  */
  46 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  47 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  48
  49 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  50
  51 #define PCIE_CLIENT_BASE                0x0
  52 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  53 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  54 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  55 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  56 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  57 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  58 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  59 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  60 #define PCIE_CLIENT_DEBUG_OUT_0         (PCIE_CLIENT_BASE + 0x3c)
  61 #define   PCIE_CLIENT_DEBUG_LTSSM_MASK          GENMASK(5, 0)
  62 #define   PCIE_CLIENT_DEBUG_LTSSM_L1            0x18
  63 #define   PCIE_CLIENT_DEBUG_LTSSM_L2            0x19
  64 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  65 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  66 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  67 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  68 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  69 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  70 #define   PCIE_CLIENT_INTR_SHIFT                5
  71 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  72 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  73 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  74 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  75 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  76 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  77 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  78 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  79 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  80 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  81 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  82 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  83 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  84 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  85 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  86 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  87
  88 #define PCIE_CLIENT_INT_LEGACY \
  89         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  90         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  91
  92 #define PCIE_CLIENT_INT_CLI \
  93         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  94         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  95         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  96         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  97         PCIE_CLIENT_INT_PHY)
  98
  99 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
 100 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
 101 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
 102 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
 103 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
 104 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
 105 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 106 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 107 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 108 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 109 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 110 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 111 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 112 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 113                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 114 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 115 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 116 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 117 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 118 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 119 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 120 #define   PCIE_CORE_INT_RT                      BIT(5)
 121 #define   PCIE_CORE_INT_RTR                     BIT(6)
 122 #define   PCIE_CORE_INT_PE                      BIT(7)
 123 #define   PCIE_CORE_INT_MTR                     BIT(8)
 124 #define   PCIE_CORE_INT_UCR                     BIT(9)
 125 #define   PCIE_CORE_INT_FCE                     BIT(10)
 126 #define   PCIE_CORE_INT_CT                      BIT(11)
 127 #define   PCIE_CORE_INT_UTC                     BIT(18)
 128 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 129 #define PCIE_CORE_CONFIG_VENDOR         (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
 130 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 131 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 132
 133 #define PCIE_CORE_INT \
 134                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 135                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 136                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 137                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 138                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 139                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 140                  PCIE_CORE_INT_MMVC)
 141
 142 #define PCIE_RC_CONFIG_BASE             0xa00000
 143 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 144 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 145 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 146 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 147 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 148 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 149 #define PCIE_RC_CONFIG_DCSR             (PCIE_RC_CONFIG_BASE + 0xc8)
 150 #define   PCIE_RC_CONFIG_DCSR_MPS_MASK          GENMASK(7, 5)
 151 #define   PCIE_RC_CONFIG_DCSR_MPS_256           (0x1 << 5)
 152 #define PCIE_RC_CONFIG_LINK_CAP         (PCIE_RC_CONFIG_BASE + 0xcc)
 153 #define   PCIE_RC_CONFIG_LINK_CAP_L0S           BIT(10)
 154 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 155 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 156 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 157 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 158
 159 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 160 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 161 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 162 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 163 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 164 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 165 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 166
 167 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 168 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 169 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 170 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 171 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 172
 173 /* Size of one AXI Region (not Region 0) */
 174 #define AXI_REGION_SIZE                         BIT(20)
 175 /* Size of Region 0, equal to sum of sizes of other regions */
 176 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 177 #define OB_REG_SIZE_SHIFT                       5
 178 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 179 #define AXI_WRAPPER_IO_WRITE                    0x6
 180 #define AXI_WRAPPER_MEM_WRITE                   0x2
 181 #define AXI_WRAPPER_TYPE0_CFG                   0xa
 182 #define AXI_WRAPPER_TYPE1_CFG                   0xb
 183 #define AXI_WRAPPER_NOR_MSG                     0xc
 184
 185 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 186 #define MIN_AXI_ADDR_BITS_PASSED                8
 187 #define PCIE_RC_SEND_PME_OFF                    0x11960
 188 #define ROCKCHIP_VENDOR_ID                      0x1d87
 189 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 190 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 191 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 192 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 193 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 194           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 195            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 196 #define PCIE_LINK_IS_L2(x) \
 197         (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
 198 #define PCIE_LINK_UP(x) \
 199         (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
 200 #define PCIE_LINK_IS_GEN2(x) \
 201         (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
 202
 203 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 204 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 205 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 206 #define RC_REGION_0_TYPE_MASK                   GENMASK(3, 0)
 207 #define MAX_AXI_WRAPPER_REGION_NUM              33
 208
 209 struct rockchip_pcie {
 210         void    __iomem *reg_base;              /* DT axi-base */
 211         void    __iomem *apb_base;              /* DT apb-base */
 212         struct  phy *phy;
 213         struct  reset_control *core_rst;
 214         struct  reset_control *mgmt_rst;
 215         struct  reset_control *mgmt_sticky_rst;
 216         struct  reset_control *pipe_rst;
 217         struct  reset_control *pm_rst;
 218         struct  reset_control *aclk_rst;
 219         struct  reset_control *pclk_rst;
 220         struct  clk *aclk_pcie;
 221         struct  clk *aclk_perf_pcie;
 222         struct  clk *hclk_pcie;
 223         struct  clk *clk_pcie_pm;
 224         struct  regulator *vpcie3v3; /* 3.3V power supply */
 225         struct  regulator *vpcie1v8; /* 1.8V power supply */
 226         struct  regulator *vpcie0v9; /* 0.9V power supply */
 227         struct  gpio_desc *ep_gpio;
 228         u32     lanes;
 229         u8      root_bus_nr;
 230         int     link_gen;
 231         struct  device *dev;
 232         struct  irq_domain *irq_domain;
 233         int     offset;
 234         struct pci_bus *root_bus;
 235         struct resource *io;
 236         phys_addr_t io_bus_addr;
 237         u32     io_size;
 238         void    __iomem *msg_region;
 239         u32     mem_size;
 240         phys_addr_t msg_bus_addr;
 241         phys_addr_t mem_bus_addr;
 242 };
 243
 244 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 245 {
 246         return readl(rockchip->apb_base + reg);
 247 }
 248
 249 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 250                                 u32 reg)
 251 {
 252         writel(val, rockchip->apb_base + reg);
 253 }
 254
 255 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 256 {
 257         u32 status;
 258
 259         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 260         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 261         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 262 }
 263
 264 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 265 {
 266         u32 status;
 267
 268         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 269         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 270         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 271 }
 272
 273 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 274 {
 275         u32 val;
 276
 277         /* Update Tx credit maximum update interval */
 278         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 279         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 280         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 281         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 282 }
 283
 284 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 285                                       struct pci_bus *bus, int dev)
 286 {
 287         /* access only one slot on each root port */
 288         if (bus->number == rockchip->root_bus_nr && dev > 0)
 289                 return 0;
 290
 291         /*
 292          * do not read more than one device on the bus directly attached
 293          * to RC's downstream side.
 294          */
 295         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 296                 return 0;
 297
 298         return 1;
 299 }
 300
 301 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 302                                      int where, int size, u32 *val)
 303 {
 304         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 305
 306         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 307                 *val = 0;
 308                 return PCIBIOS_BAD_REGISTER_NUMBER;
 309         }
 310
 311         if (size == 4) {
 312                 *val = readl(addr);
 313         } else if (size == 2) {
 314                 *val = readw(addr);
 315         } else if (size == 1) {
 316                 *val = readb(addr);
 317         } else {
 318                 *val = 0;
 319                 return PCIBIOS_BAD_REGISTER_NUMBER;
 320         }
 321         return PCIBIOS_SUCCESSFUL;
 322 }
 323
 324 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 325                                      int where, int size, u32 val)
 326 {
 327         u32 mask, tmp, offset;
 328
 329         offset = where & ~0x3;
 330
 331         if (size == 4) {
 332                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 333                 return PCIBIOS_SUCCESSFUL;
 334         }
 335
 336         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 337
 338         /*
 339          * N.B. This read/modify/write isn't safe in general because it can
 340          * corrupt RW1C bits in adjacent registers.  But the hardware
 341          * doesn't support smaller writes.
 342          */
 343         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 344         tmp |= val << ((where & 0x3) * 8);
 345         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 346
 347         return PCIBIOS_SUCCESSFUL;
 348 }
 349
 350 static void rockchip_pcie_cfg_configuration_accesses(
 351                 struct rockchip_pcie *rockchip, u32 type)
 352 {
 353         u32 ob_desc_0;
 354
 355         /* Configuration Accesses for region 0 */
 356         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 357
 358         rockchip_pcie_write(rockchip,
 359                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 360                             PCIE_CORE_OB_REGION_ADDR0);
 361         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 362                             PCIE_CORE_OB_REGION_ADDR1);
 363         ob_desc_0 = rockchip_pcie_read(rockchip, PCIE_CORE_OB_REGION_DESC0);
 364         ob_desc_0 &= ~(RC_REGION_0_TYPE_MASK);
 365         ob_desc_0 |= (type | (0x1 << 23));
 366         rockchip_pcie_write(rockchip, ob_desc_0, PCIE_CORE_OB_REGION_DESC0);
 367         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 368 }
 369
 370 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 371                                        struct pci_bus *bus, u32 devfn,
 372                                        int where, int size, u32 *val)
 373 {
 374         u32 busdev;
 375
 376         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 377                                 PCI_FUNC(devfn), where);
 378
 379         if (!IS_ALIGNED(busdev, size)) {
 380                 *val = 0;
 381                 return PCIBIOS_BAD_REGISTER_NUMBER;
 382         }
 383
 384         if (bus->parent->number == rockchip->root_bus_nr)
 385                 rockchip_pcie_cfg_configuration_accesses(rockchip,
 386                                                 AXI_WRAPPER_TYPE0_CFG);
 387         else
 388                 rockchip_pcie_cfg_configuration_accesses(rockchip,
 389                                                 AXI_WRAPPER_TYPE1_CFG);
 390
 391         if (size == 4) {
 392                 *val = readl(rockchip->reg_base + busdev);
 393         } else if (size == 2) {
 394                 *val = readw(rockchip->reg_base + busdev);
 395         } else if (size == 1) {
 396                 *val = readb(rockchip->reg_base + busdev);
 397         } else {
 398                 *val = 0;
 399                 return PCIBIOS_BAD_REGISTER_NUMBER;
 400         }
 401         return PCIBIOS_SUCCESSFUL;
 402 }
 403
 404 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 405                                        struct pci_bus *bus, u32 devfn,
 406                                        int where, int size, u32 val)
 407 {
 408         u32 busdev;
 409
 410         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 411                                 PCI_FUNC(devfn), where);
 412         if (!IS_ALIGNED(busdev, size))
 413                 return PCIBIOS_BAD_REGISTER_NUMBER;
 414
 415         if (bus->parent->number == rockchip->root_bus_nr)
 416                 rockchip_pcie_cfg_configuration_accesses(rockchip,
 417                                                 AXI_WRAPPER_TYPE0_CFG);
 418         else
 419                 rockchip_pcie_cfg_configuration_accesses(rockchip,
 420                                                 AXI_WRAPPER_TYPE1_CFG);
 421
 422         if (size == 4)
 423                 writel(val, rockchip->reg_base + busdev);
 424         else if (size == 2)
 425                 writew(val, rockchip->reg_base + busdev);
 426         else if (size == 1)
 427                 writeb(val, rockchip->reg_base + busdev);
 428         else
 429                 return PCIBIOS_BAD_REGISTER_NUMBER;
 430
 431         return PCIBIOS_SUCCESSFUL;
 432 }
 433
 434 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 435                                  int size, u32 *val)
 436 {
 437         struct rockchip_pcie *rockchip = bus->sysdata;
 438
 439         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 440                 *val = 0xffffffff;
 441                 return PCIBIOS_DEVICE_NOT_FOUND;
 442         }
 443
 444         if (bus->number == rockchip->root_bus_nr)
 445                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 446
 447         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 448 }
 449
 450 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 451                                  int where, int size, u32 val)
 452 {
 453         struct rockchip_pcie *rockchip = bus->sysdata;
 454
 455         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 456                 return PCIBIOS_DEVICE_NOT_FOUND;
 457
 458         if (bus->number == rockchip->root_bus_nr)
 459                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 460
 461         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 462 }
 463
 464 static struct pci_ops rockchip_pcie_ops = {
 465         .read = rockchip_pcie_rd_conf,
 466         .write = rockchip_pcie_wr_conf,
 467 };
 468
 469 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 470 {
 471         int curr;
 472         u32 status, scale, power;
 473
 474         if (IS_ERR(rockchip->vpcie3v3))
 475                 return;
 476
 477         /*
 478          * Set RC's captured slot power limit and scale if
 479          * vpcie3v3 available. The default values are both zero
 480          * which means the software should set these two according
 481          * to the actual power supply.
 482          */
 483         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 484         if (curr <= 0)
 485                 return;
 486
 487         scale = 3; /* 0.001x */
 488         curr = curr / 1000; /* convert to mA */
 489         power = (curr * 3300) / 1000; /* milliwatt */
 490         while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 491                 if (!scale) {
 492                         dev_warn(rockchip->dev, "invalid power supply\n");
 493                         return;
 494                 }
 495                 scale--;
 496                 power = power / 10;
 497         }
 498
 499         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 500         status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 501                   (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 502         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 503 }
 504
 505 /**
 506  * rockchip_pcie_init_port - Initialize hardware
 507  * @rockchip: PCIe port information
 508  */
 509 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 510 {
 511         struct device *dev = rockchip->dev;
 512         int err;
 513         u32 status;
 514
 515         gpiod_set_value(rockchip->ep_gpio, 0);
 516
 517         err = reset_control_assert(rockchip->aclk_rst);
 518         if (err) {
 519                 dev_err(dev, "assert aclk_rst err %d\n", err);
 520                 return err;
 521         }
 522
 523         err = reset_control_assert(rockchip->pclk_rst);
 524         if (err) {
 525                 dev_err(dev, "assert pclk_rst err %d\n", err);
 526                 return err;
 527         }
 528
 529         err = reset_control_assert(rockchip->pm_rst);
 530         if (err) {
 531                 dev_err(dev, "assert pm_rst err %d\n", err);
 532                 return err;
 533         }
 534
 535         err = phy_init(rockchip->phy);
 536         if (err < 0) {
 537                 dev_err(dev, "fail to init phy, err %d\n", err);
 538                 return err;
 539         }
 540
 541         err = reset_control_assert(rockchip->core_rst);
 542         if (err) {
 543                 dev_err(dev, "assert core_rst err %d\n", err);
 544                 return err;
 545         }
 546
 547         err = reset_control_assert(rockchip->mgmt_rst);
 548         if (err) {
 549                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 550                 return err;
 551         }
 552
 553         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 554         if (err) {
 555                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 556                 return err;
 557         }
 558
 559         err = reset_control_assert(rockchip->pipe_rst);
 560         if (err) {
 561                 dev_err(dev, "assert pipe_rst err %d\n", err);
 562                 return err;
 563         }
 564
 565         udelay(10);
 566
 567         err = reset_control_deassert(rockchip->pm_rst);
 568         if (err) {
 569                 dev_err(dev, "deassert pm_rst err %d\n", err);
 570                 return err;
 571         }
 572
 573         err = reset_control_deassert(rockchip->aclk_rst);
 574         if (err) {
 575                 dev_err(dev, "deassert aclk_rst err %d\n", err);
 576                 return err;
 577         }
 578
 579         err = reset_control_deassert(rockchip->pclk_rst);
 580         if (err) {
 581                 dev_err(dev, "deassert pclk_rst err %d\n", err);
 582                 return err;
 583         }
 584
 585         if (rockchip->link_gen == 2)
 586                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 587                                     PCIE_CLIENT_CONFIG);
 588         else
 589                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 590                                     PCIE_CLIENT_CONFIG);
 591
 592         rockchip_pcie_write(rockchip,
 593                             PCIE_CLIENT_CONF_ENABLE |
 594                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 595                             PCIE_CLIENT_ARI_ENABLE |
 596                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 597                             PCIE_CLIENT_MODE_RC,
 598                             PCIE_CLIENT_CONFIG);
 599
 600         err = phy_power_on(rockchip->phy);
 601         if (err) {
 602                 dev_err(dev, "fail to power on phy, err %d\n", err);
 603                 return err;
 604         }
 605
 606         /*
 607          * Please don't reorder the deassert sequence of the following
 608          * four reset pins.
 609          */
 610         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 611         if (err) {
 612                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 613                 return err;
 614         }
 615
 616         err = reset_control_deassert(rockchip->core_rst);
 617         if (err) {
 618                 dev_err(dev, "deassert core_rst err %d\n", err);
 619                 return err;
 620         }
 621
 622         err = reset_control_deassert(rockchip->mgmt_rst);
 623         if (err) {
 624                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 625                 return err;
 626         }
 627
 628         err = reset_control_deassert(rockchip->pipe_rst);
 629         if (err) {
 630                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 631                 return err;
 632         }
 633
 634         /* Fix the transmitted FTS count desired to exit from L0s. */
 635         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 636         status = (status & ~PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 637                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 638         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 639
 640         rockchip_pcie_set_power_limit(rockchip);
 641
 642         /* Set RC's clock architecture as common clock */
 643         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 644         status |= PCI_EXP_LNKSTA_SLC << 16;
 645         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 646
 647         /* Set RC's RCB to 128 */
 648         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 649         status |= PCI_EXP_LNKCTL_RCB;
 650         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 651
 652         /* Enable Gen1 training */
 653         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 654                             PCIE_CLIENT_CONFIG);
 655
 656         gpiod_set_value(rockchip->ep_gpio, 1);
 657
 658         /* 500ms timeout value should be enough for Gen1/2 training */
 659         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_BASIC_STATUS1,
 660                                  status, PCIE_LINK_UP(status), 20,
 661                                  500 * USEC_PER_MSEC);
 662         if (err) {
 663                 dev_err(dev, "PCIe link training gen1 timeout!\n");
 664                 return -ETIMEDOUT;
 665         }
 666
 667         if (rockchip->link_gen == 2) {
 668                 /*
 669                  * Enable retrain for gen2. This should be configured only after
 670                  * gen1 finished.
 671                  */
 672                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 673                 status |= PCI_EXP_LNKCTL_RL;
 674                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 675
 676                 err = readl_poll_timeout(rockchip->apb_base + PCIE_CORE_CTRL,
 677                                          status, PCIE_LINK_IS_GEN2(status), 20,
 678                                          500 * USEC_PER_MSEC);
 679                 if (err)
 680                         dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 681         }
 682
 683         /* Check the final link width from negotiated lane counter from MGMT */
 684         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 685         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 686                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 687         dev_dbg(dev, "current link width is x%d\n", status);
 688
 689         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 690                             PCIE_CORE_CONFIG_VENDOR);
 691         rockchip_pcie_write(rockchip,
 692                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 693                             PCIE_RC_CONFIG_RID_CCR);
 694
 695         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 696         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 697         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 698         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 699
 700         /* Clear L0s from RC's link cap */
 701         if (of_property_read_bool(dev->of_node, "aspm-no-l0s")) {
 702                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LINK_CAP);
 703                 status &= ~PCIE_RC_CONFIG_LINK_CAP_L0S;
 704                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LINK_CAP);
 705         }
 706
 707         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCSR);
 708         status &= ~PCIE_RC_CONFIG_DCSR_MPS_MASK;
 709         status |= PCIE_RC_CONFIG_DCSR_MPS_256;
 710         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCSR);
 711
 712         return 0;
 713 }
 714
 715 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 716 {
 717         struct rockchip_pcie *rockchip = arg;
 718         struct device *dev = rockchip->dev;
 719         u32 reg;
 720         u32 sub_reg;
 721
 722         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 723         if (reg & PCIE_CLIENT_INT_LOCAL) {
 724                 dev_dbg(dev, "local interrupt received\n");
 725                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 726                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 727                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 728
 729                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 730                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 731
 732                 if (sub_reg & PCIE_CORE_INT_RRPE)
 733                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 734
 735                 if (sub_reg & PCIE_CORE_INT_PRFO)
 736                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 737
 738                 if (sub_reg & PCIE_CORE_INT_CRFO)
 739                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 740
 741                 if (sub_reg & PCIE_CORE_INT_RT)
 742                         dev_dbg(dev, "replay timer timed out\n");
 743
 744                 if (sub_reg & PCIE_CORE_INT_RTR)
 745                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 746
 747                 if (sub_reg & PCIE_CORE_INT_PE)
 748                         dev_dbg(dev, "phy error detected on receive side\n");
 749
 750                 if (sub_reg & PCIE_CORE_INT_MTR)
 751                         dev_dbg(dev, "malformed TLP received from the link\n");
 752
 753                 if (sub_reg & PCIE_CORE_INT_UCR)
 754                         dev_dbg(dev, "malformed TLP received from the link\n");
 755
 756                 if (sub_reg & PCIE_CORE_INT_FCE)
 757                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 758
 759                 if (sub_reg & PCIE_CORE_INT_CT)
 760                         dev_dbg(dev, "a request timed out waiting for completion\n");
 761
 762                 if (sub_reg & PCIE_CORE_INT_UTC)
 763                         dev_dbg(dev, "unmapped TC error\n");
 764
 765                 if (sub_reg & PCIE_CORE_INT_MMVC)
 766                         dev_dbg(dev, "MSI mask register changes\n");
 767
 768                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 769         } else if (reg & PCIE_CLIENT_INT_PHY) {
 770                 dev_dbg(dev, "phy link changes\n");
 771                 rockchip_pcie_update_txcredit_mui(rockchip);
 772                 rockchip_pcie_clr_bw_int(rockchip);
 773         }
 774
 775         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 776                             PCIE_CLIENT_INT_STATUS);
 777
 778         return IRQ_HANDLED;
 779 }
 780
 781 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 782 {
 783         struct rockchip_pcie *rockchip = arg;
 784         struct device *dev = rockchip->dev;
 785         u32 reg;
 786
 787         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 788         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 789                 dev_dbg(dev, "legacy done interrupt received\n");
 790
 791         if (reg & PCIE_CLIENT_INT_MSG)
 792                 dev_dbg(dev, "message done interrupt received\n");
 793
 794         if (reg & PCIE_CLIENT_INT_HOT_RST)
 795                 dev_dbg(dev, "hot reset interrupt received\n");
 796
 797         if (reg & PCIE_CLIENT_INT_DPA)
 798                 dev_dbg(dev, "dpa interrupt received\n");
 799
 800         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 801                 dev_dbg(dev, "fatal error interrupt received\n");
 802
 803         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 804                 dev_dbg(dev, "no fatal error interrupt received\n");
 805
 806         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 807                 dev_dbg(dev, "correctable error interrupt received\n");
 808
 809         if (reg & PCIE_CLIENT_INT_PHY)
 810                 dev_dbg(dev, "phy interrupt received\n");
 811
 812         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 813                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 814                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 815                               PCIE_CLIENT_INT_NFATAL_ERR |
 816                               PCIE_CLIENT_INT_CORR_ERR |
 817                               PCIE_CLIENT_INT_PHY),
 818                    PCIE_CLIENT_INT_STATUS);
 819
 820         return IRQ_HANDLED;
 821 }
 822
 823 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 824 {
 825         struct irq_chip *chip = irq_desc_get_chip(desc);
 826         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 827         struct device *dev = rockchip->dev;
 828         u32 reg;
 829         u32 hwirq;
 830         u32 virq;
 831
 832         chained_irq_enter(chip, desc);
 833
 834         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 835         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 836
 837         while (reg) {
 838                 hwirq = ffs(reg) - 1;
 839                 reg &= ~BIT(hwirq);
 840
 841                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 842                 if (virq)
 843                         generic_handle_irq(virq);
 844                 else
 845                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 846         }
 847
 848         chained_irq_exit(chip, desc);
 849 }
 850
 851
 852 /**
 853  * rockchip_pcie_parse_dt - Parse Device Tree
 854  * @rockchip: PCIe port information
 855  *
 856  * Return: '0' on success and error value on failure
 857  */
 858 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 859 {
 860         struct device *dev = rockchip->dev;
 861         struct platform_device *pdev = to_platform_device(dev);
 862         struct device_node *node = dev->of_node;
 863         struct resource *regs;
 864         int irq;
 865         int err;
 866
 867         regs = platform_get_resource_byname(pdev,
 868                                             IORESOURCE_MEM,
 869                                             "axi-base");
 870         rockchip->reg_base = devm_pci_remap_cfg_resource(dev, regs);
 871         if (IS_ERR(rockchip->reg_base))
 872                 return PTR_ERR(rockchip->reg_base);
 873
 874         regs = platform_get_resource_byname(pdev,
 875                                             IORESOURCE_MEM,
 876                                             "apb-base");
 877         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 878         if (IS_ERR(rockchip->apb_base))
 879                 return PTR_ERR(rockchip->apb_base);
 880
 881         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 882         if (IS_ERR(rockchip->phy)) {
 883                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 884                         dev_err(dev, "missing phy\n");
 885                 return PTR_ERR(rockchip->phy);
 886         }
 887
 888         rockchip->lanes = 1;
 889         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 890         if (!err && (rockchip->lanes == 0 ||
 891                      rockchip->lanes == 3 ||
 892                      rockchip->lanes > 4)) {
 893                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 894                 rockchip->lanes = 1;
 895         }
 896
 897         rockchip->link_gen = of_pci_get_max_link_speed(node);
 898         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 899                 rockchip->link_gen = 2;
 900
 901         rockchip->core_rst = devm_reset_control_get(dev, "core");
 902         if (IS_ERR(rockchip->core_rst)) {
 903                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 904                         dev_err(dev, "missing core reset property in node\n");
 905                 return PTR_ERR(rockchip->core_rst);
 906         }
 907
 908         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 909         if (IS_ERR(rockchip->mgmt_rst)) {
 910                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 911                         dev_err(dev, "missing mgmt reset property in node\n");
 912                 return PTR_ERR(rockchip->mgmt_rst);
 913         }
 914
 915         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 916         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 917                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 918                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 919                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 920         }
 921
 922         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 923         if (IS_ERR(rockchip->pipe_rst)) {
 924                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 925                         dev_err(dev, "missing pipe reset property in node\n");
 926                 return PTR_ERR(rockchip->pipe_rst);
 927         }
 928
 929         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 930         if (IS_ERR(rockchip->pm_rst)) {
 931                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 932                         dev_err(dev, "missing pm reset property in node\n");
 933                 return PTR_ERR(rockchip->pm_rst);
 934         }
 935
 936         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 937         if (IS_ERR(rockchip->pclk_rst)) {
 938                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 939                         dev_err(dev, "missing pclk reset property in node\n");
 940                 return PTR_ERR(rockchip->pclk_rst);
 941         }
 942
 943         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 944         if (IS_ERR(rockchip->aclk_rst)) {
 945                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 946                         dev_err(dev, "missing aclk reset property in node\n");
 947                 return PTR_ERR(rockchip->aclk_rst);
 948         }
 949
 950         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 951         if (IS_ERR(rockchip->ep_gpio)) {
 952                 dev_err(dev, "missing ep-gpios property in node\n");
 953                 return PTR_ERR(rockchip->ep_gpio);
 954         }
 955
 956         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 957         if (IS_ERR(rockchip->aclk_pcie)) {
 958                 dev_err(dev, "aclk clock not found\n");
 959                 return PTR_ERR(rockchip->aclk_pcie);
 960         }
 961
 962         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 963         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 964                 dev_err(dev, "aclk_perf clock not found\n");
 965                 return PTR_ERR(rockchip->aclk_perf_pcie);
 966         }
 967
 968         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 969         if (IS_ERR(rockchip->hclk_pcie)) {
 970                 dev_err(dev, "hclk clock not found\n");
 971                 return PTR_ERR(rockchip->hclk_pcie);
 972         }
 973
 974         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 975         if (IS_ERR(rockchip->clk_pcie_pm)) {
 976                 dev_err(dev, "pm clock not found\n");
 977                 return PTR_ERR(rockchip->clk_pcie_pm);
 978         }
 979
 980         irq = platform_get_irq_byname(pdev, "sys");
 981         if (irq < 0) {
 982                 dev_err(dev, "missing sys IRQ resource\n");
 983                 return -EINVAL;
 984         }
 985
 986         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 987                                IRQF_SHARED, "pcie-sys", rockchip);
 988         if (err) {
 989                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 990                 return err;
 991         }
 992
 993         irq = platform_get_irq_byname(pdev, "legacy");
 994         if (irq < 0) {
 995                 dev_err(dev, "missing legacy IRQ resource\n");
 996                 return -EINVAL;
 997         }
 998
 999         irq_set_chained_handler_and_data(irq,
1000                                          rockchip_pcie_legacy_int_handler,
1001                                          rockchip);
1002
1003         irq = platform_get_irq_byname(pdev, "client");
1004         if (irq < 0) {
1005                 dev_err(dev, "missing client IRQ resource\n");
1006                 return -EINVAL;
1007         }
1008
1009         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
1010                                IRQF_SHARED, "pcie-client", rockchip);
1011         if (err) {
1012                 dev_err(dev, "failed to request PCIe client IRQ\n");
1013                 return err;
1014         }
1015
1016         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
1017         if (IS_ERR(rockchip->vpcie3v3)) {
1018                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
1019                         return -EPROBE_DEFER;
1020                 dev_info(dev, "no vpcie3v3 regulator found\n");
1021         }
1022
1023         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
1024         if (IS_ERR(rockchip->vpcie1v8)) {
1025                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
1026                         return -EPROBE_DEFER;
1027                 dev_info(dev, "no vpcie1v8 regulator found\n");
1028         }
1029
1030         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
1031         if (IS_ERR(rockchip->vpcie0v9)) {
1032                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
1033                         return -EPROBE_DEFER;
1034                 dev_info(dev, "no vpcie0v9 regulator found\n");
1035         }
1036
1037         return 0;
1038 }
1039
1040 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
1041 {
1042         struct device *dev = rockchip->dev;
1043         int err;
1044
1045         if (!IS_ERR(rockchip->vpcie3v3)) {
1046                 err = regulator_enable(rockchip->vpcie3v3);
1047                 if (err) {
1048                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1049                         goto err_out;
1050                 }
1051         }
1052
1053         if (!IS_ERR(rockchip->vpcie1v8)) {
1054                 err = regulator_enable(rockchip->vpcie1v8);
1055                 if (err) {
1056                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1057                         goto err_disable_3v3;
1058                 }
1059         }
1060
1061         if (!IS_ERR(rockchip->vpcie0v9)) {
1062                 err = regulator_enable(rockchip->vpcie0v9);
1063                 if (err) {
1064                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1065                         goto err_disable_1v8;
1066                 }
1067         }
1068
1069         return 0;
1070
1071 err_disable_1v8:
1072         if (!IS_ERR(rockchip->vpcie1v8))
1073                 regulator_disable(rockchip->vpcie1v8);
1074 err_disable_3v3:
1075         if (!IS_ERR(rockchip->vpcie3v3))
1076                 regulator_disable(rockchip->vpcie3v3);
1077 err_out:
1078         return err;
1079 }
1080
1081 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1082 {
1083         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1084                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1085         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1086                             PCIE_CORE_INT_MASK);
1087
1088         rockchip_pcie_enable_bw_int(rockchip);
1089 }
1090
1091 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1092                                   irq_hw_number_t hwirq)
1093 {
1094         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1095         irq_set_chip_data(irq, domain->host_data);
1096
1097         return 0;
1098 }
1099
1100 static const struct irq_domain_ops intx_domain_ops = {
1101         .map = rockchip_pcie_intx_map,
1102 };
1103
1104 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1105 {
1106         struct device *dev = rockchip->dev;
1107         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1108
1109         if (!intc) {
1110                 dev_err(dev, "missing child interrupt-controller node\n");
1111                 return -EINVAL;
1112         }
1113
1114         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1115                                                     &intx_domain_ops, rockchip);
1116         if (!rockchip->irq_domain) {
1117                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1118                 return -EINVAL;
1119         }
1120
1121         return 0;
1122 }
1123
1124 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1125                                      int region_no, int type, u8 num_pass_bits,
1126                                      u32 lower_addr, u32 upper_addr)
1127 {
1128         u32 ob_addr_0;
1129         u32 ob_addr_1;
1130         u32 ob_desc_0;
1131         u32 aw_offset;
1132
1133         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1134                 return -EINVAL;
1135         if (num_pass_bits + 1 < 8)
1136                 return -EINVAL;
1137         if (num_pass_bits > 63)
1138                 return -EINVAL;
1139         if (region_no == 0) {
1140                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1141                         return -EINVAL;
1142         }
1143         if (region_no != 0) {
1144                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1145                         return -EINVAL;
1146         }
1147
1148         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1149
1150         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1151         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1152         ob_addr_1 = upper_addr;
1153         ob_desc_0 = (1 << 23 | type);
1154
1155         rockchip_pcie_write(rockchip, ob_addr_0,
1156                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1157         rockchip_pcie_write(rockchip, ob_addr_1,
1158                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1159         rockchip_pcie_write(rockchip, ob_desc_0,
1160                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1161         rockchip_pcie_write(rockchip, 0,
1162                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1163
1164         return 0;
1165 }
1166
1167 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1168                                      int region_no, u8 num_pass_bits,
1169                                      u32 lower_addr, u32 upper_addr)
1170 {
1171         u32 ib_addr_0;
1172         u32 ib_addr_1;
1173         u32 aw_offset;
1174
1175         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1176                 return -EINVAL;
1177         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1178                 return -EINVAL;
1179         if (num_pass_bits > 63)
1180                 return -EINVAL;
1181
1182         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1183
1184         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1185         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1186         ib_addr_1 = upper_addr;
1187
1188         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1189         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1190
1191         return 0;
1192 }
1193
1194 static int rockchip_pcie_cfg_atu(struct rockchip_pcie *rockchip)
1195 {
1196         struct device *dev = rockchip->dev;
1197         int offset;
1198         int err;
1199         int reg_no;
1200
1201         rockchip_pcie_cfg_configuration_accesses(rockchip,
1202                                                  AXI_WRAPPER_TYPE0_CFG);
1203
1204         for (reg_no = 0; reg_no < (rockchip->mem_size >> 20); reg_no++) {
1205                 err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1206                                                 AXI_WRAPPER_MEM_WRITE,
1207                                                 20 - 1,
1208                                                 rockchip->mem_bus_addr +
1209                                                 (reg_no << 20),
1210                                                 0);
1211                 if (err) {
1212                         dev_err(dev, "program RC mem outbound ATU failed\n");
1213                         return err;
1214                 }
1215         }
1216
1217         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1218         if (err) {
1219                 dev_err(dev, "program RC mem inbound ATU failed\n");
1220                 return err;
1221         }
1222
1223         offset = rockchip->mem_size >> 20;
1224         for (reg_no = 0; reg_no < (rockchip->io_size >> 20); reg_no++) {
1225                 err = rockchip_pcie_prog_ob_atu(rockchip,
1226                                                 reg_no + 1 + offset,
1227                                                 AXI_WRAPPER_IO_WRITE,
1228                                                 20 - 1,
1229                                                 rockchip->io_bus_addr +
1230                                                 (reg_no << 20),
1231                                                 0);
1232                 if (err) {
1233                         dev_err(dev, "program RC io outbound ATU failed\n");
1234                         return err;
1235                 }
1236         }
1237
1238         /* assign message regions */
1239         rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1 + offset,
1240                                   AXI_WRAPPER_NOR_MSG,
1241                                   20 - 1, 0, 0);
1242
1243         rockchip->msg_bus_addr = rockchip->mem_bus_addr +
1244                                         ((reg_no + offset) << 20);
1245         return err;
1246 }
1247
1248 static int rockchip_pcie_wait_l2(struct rockchip_pcie *rockchip)
1249 {
1250         u32 value;
1251         int err;
1252
1253         /* send PME_TURN_OFF message */
1254         writel(0x0, rockchip->msg_region + PCIE_RC_SEND_PME_OFF);
1255
1256         /* read LTSSM and wait for falling into L2 link state */
1257         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_DEBUG_OUT_0,
1258                                  value, PCIE_LINK_IS_L2(value), 20,
1259                                  jiffies_to_usecs(5 * HZ));
1260         if (err) {
1261                 dev_err(rockchip->dev, "PCIe link enter L2 timeout!\n");
1262                 return err;
1263         }
1264
1265         return 0;
1266 }
1267
1268 static int __maybe_unused rockchip_pcie_suspend_noirq(struct device *dev)
1269 {
1270         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1271         int ret;
1272
1273         /* disable core and cli int since we don't need to ack PME_ACK */
1274         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) |
1275                             PCIE_CLIENT_INT_CLI, PCIE_CLIENT_INT_MASK);
1276         rockchip_pcie_write(rockchip, (u32)PCIE_CORE_INT, PCIE_CORE_INT_MASK);
1277
1278         ret = rockchip_pcie_wait_l2(rockchip);
1279         if (ret) {
1280                 rockchip_pcie_enable_interrupts(rockchip);
1281                 return ret;
1282         }
1283
1284         phy_power_off(rockchip->phy);
1285         phy_exit(rockchip->phy);
1286
1287         clk_disable_unprepare(rockchip->clk_pcie_pm);
1288         clk_disable_unprepare(rockchip->hclk_pcie);
1289         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1290         clk_disable_unprepare(rockchip->aclk_pcie);
1291
1292         if (!IS_ERR(rockchip->vpcie0v9))
1293                 regulator_disable(rockchip->vpcie0v9);
1294
1295         return ret;
1296 }
1297
1298 static int __maybe_unused rockchip_pcie_resume_noirq(struct device *dev)
1299 {
1300         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1301         int err;
1302
1303         if (!IS_ERR(rockchip->vpcie0v9)) {
1304                 err = regulator_enable(rockchip->vpcie0v9);
1305                 if (err) {
1306                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1307                         return err;
1308                 }
1309         }
1310
1311         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1312         if (err)
1313                 goto err_pcie_pm;
1314
1315         err = clk_prepare_enable(rockchip->hclk_pcie);
1316         if (err)
1317                 goto err_hclk_pcie;
1318
1319         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1320         if (err)
1321                 goto err_aclk_perf_pcie;
1322
1323         err = clk_prepare_enable(rockchip->aclk_pcie);
1324         if (err)
1325                 goto err_aclk_pcie;
1326
1327         err = rockchip_pcie_init_port(rockchip);
1328         if (err)
1329                 goto err_pcie_resume;
1330
1331         err = rockchip_pcie_cfg_atu(rockchip);
1332         if (err)
1333                 goto err_pcie_resume;
1334
1335         /* Need this to enter L1 again */
1336         rockchip_pcie_update_txcredit_mui(rockchip);
1337         rockchip_pcie_enable_interrupts(rockchip);
1338
1339         return 0;
1340
1341 err_pcie_resume:
1342         clk_disable_unprepare(rockchip->aclk_pcie);
1343 err_aclk_pcie:
1344         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1345 err_aclk_perf_pcie:
1346         clk_disable_unprepare(rockchip->hclk_pcie);
1347 err_hclk_pcie:
1348         clk_disable_unprepare(rockchip->clk_pcie_pm);
1349 err_pcie_pm:
1350         return err;
1351 }
1352
1353 static int rockchip_pcie_probe(struct platform_device *pdev)
1354 {
1355         struct rockchip_pcie *rockchip;
1356         struct device *dev = &pdev->dev;
1357         struct pci_bus *bus, *child;
1358         struct pci_host_bridge *bridge;
1359         struct resource_entry *win;
1360         resource_size_t io_base;
1361         struct resource *mem;
1362         struct resource *io;
1363         int err;
1364
1365         LIST_HEAD(res);
1366
1367         if (!dev->of_node)
1368                 return -ENODEV;
1369
1370         bridge = devm_pci_alloc_host_bridge(dev, sizeof(*rockchip));
1371         if (!bridge)
1372                 return -ENOMEM;
1373
1374         rockchip = pci_host_bridge_priv(bridge);
1375
1376         platform_set_drvdata(pdev, rockchip);
1377         rockchip->dev = dev;
1378
1379         err = rockchip_pcie_parse_dt(rockchip);
1380         if (err)
1381                 return err;
1382
1383         err = clk_prepare_enable(rockchip->aclk_pcie);
1384         if (err) {
1385                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1386                 goto err_aclk_pcie;
1387         }
1388
1389         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1390         if (err) {
1391                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1392                 goto err_aclk_perf_pcie;
1393         }
1394
1395         err = clk_prepare_enable(rockchip->hclk_pcie);
1396         if (err) {
1397                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1398                 goto err_hclk_pcie;
1399         }
1400
1401         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1402         if (err) {
1403                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1404                 goto err_pcie_pm;
1405         }
1406
1407         err = rockchip_pcie_set_vpcie(rockchip);
1408         if (err) {
1409                 dev_err(dev, "failed to set vpcie regulator\n");
1410                 goto err_set_vpcie;
1411         }
1412
1413         err = rockchip_pcie_init_port(rockchip);
1414         if (err)
1415                 goto err_vpcie;
1416
1417         rockchip_pcie_enable_interrupts(rockchip);
1418
1419         err = rockchip_pcie_init_irq_domain(rockchip);
1420         if (err < 0)
1421                 goto err_vpcie;
1422
1423         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1424                                                &res, &io_base);
1425         if (err)
1426                 goto err_vpcie;
1427
1428         err = devm_request_pci_bus_resources(dev, &res);
1429         if (err)
1430                 goto err_free_res;
1431
1432         /* Get the I/O and memory ranges from DT */
1433         resource_list_for_each_entry(win, &res) {
1434                 switch (resource_type(win->res)) {
1435                 case IORESOURCE_IO:
1436                         io = win->res;
1437                         io->name = "I/O";
1438                         rockchip->io_size = resource_size(io);
1439                         rockchip->io_bus_addr = io->start - win->offset;
1440                         err = pci_remap_iospace(io, io_base);
1441                         if (err) {
1442                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1443                                          err, io);
1444                                 continue;
1445                         }
1446                         rockchip->io = io;
1447                         break;
1448                 case IORESOURCE_MEM:
1449                         mem = win->res;
1450                         mem->name = "MEM";
1451                         rockchip->mem_size = resource_size(mem);
1452                         rockchip->mem_bus_addr = mem->start - win->offset;
1453                         break;
1454                 case IORESOURCE_BUS:
1455                         rockchip->root_bus_nr = win->res->start;
1456                         break;
1457                 default:
1458                         continue;
1459                 }
1460         }
1461
1462         err = rockchip_pcie_cfg_atu(rockchip);
1463         if (err)
1464                 goto err_free_res;
1465
1466         rockchip->msg_region = devm_ioremap(rockchip->dev,
1467                                             rockchip->msg_bus_addr, SZ_1M);
1468         if (!rockchip->msg_region) {
1469                 err = -ENOMEM;
1470                 goto err_free_res;
1471         }
1472
1473         list_splice_init(&res, &bridge->windows);
1474         bridge->dev.parent = &pdev->dev;
1475         bridge->sysdata = rockchip;
1476         bridge->busnr = 0;
1477         bridge->ops = &rockchip_pcie_ops;
1478         bridge->map_irq = of_irq_parse_and_map_pci;
1479         bridge->swizzle_irq = pci_common_swizzle;
1480
1481         err = pci_scan_root_bus_bridge(bridge);
1482         if (!err)
1483                 goto err_free_res;
1484
1485         bus = bridge->bus;
1486
1487         rockchip->root_bus = bus;
1488
1489         pci_bus_size_bridges(bus);
1490         pci_bus_assign_resources(bus);
1491         list_for_each_entry(child, &bus->children, node)
1492                 pcie_bus_configure_settings(child);
1493
1494         pci_bus_add_devices(bus);
1495         return 0;
1496
1497 err_free_res:
1498         pci_free_resource_list(&res);
1499 err_vpcie:
1500         if (!IS_ERR(rockchip->vpcie3v3))
1501                 regulator_disable(rockchip->vpcie3v3);
1502         if (!IS_ERR(rockchip->vpcie1v8))
1503                 regulator_disable(rockchip->vpcie1v8);
1504         if (!IS_ERR(rockchip->vpcie0v9))
1505                 regulator_disable(rockchip->vpcie0v9);
1506 err_set_vpcie:
1507         clk_disable_unprepare(rockchip->clk_pcie_pm);
1508 err_pcie_pm:
1509         clk_disable_unprepare(rockchip->hclk_pcie);
1510 err_hclk_pcie:
1511         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1512 err_aclk_perf_pcie:
1513         clk_disable_unprepare(rockchip->aclk_pcie);
1514 err_aclk_pcie:
1515         return err;
1516 }
1517
1518 static int rockchip_pcie_remove(struct platform_device *pdev)
1519 {
1520         struct device *dev = &pdev->dev;
1521         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1522
1523         pci_stop_root_bus(rockchip->root_bus);
1524         pci_remove_root_bus(rockchip->root_bus);
1525         pci_unmap_iospace(rockchip->io);
1526         irq_domain_remove(rockchip->irq_domain);
1527
1528         phy_power_off(rockchip->phy);
1529         phy_exit(rockchip->phy);
1530
1531         clk_disable_unprepare(rockchip->clk_pcie_pm);
1532         clk_disable_unprepare(rockchip->hclk_pcie);
1533         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1534         clk_disable_unprepare(rockchip->aclk_pcie);
1535
1536         if (!IS_ERR(rockchip->vpcie3v3))
1537                 regulator_disable(rockchip->vpcie3v3);
1538         if (!IS_ERR(rockchip->vpcie1v8))
1539                 regulator_disable(rockchip->vpcie1v8);
1540         if (!IS_ERR(rockchip->vpcie0v9))
1541                 regulator_disable(rockchip->vpcie0v9);
1542
1543         return 0;
1544 }
1545
1546 static const struct dev_pm_ops rockchip_pcie_pm_ops = {
1547         SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(rockchip_pcie_suspend_noirq,
1548                                       rockchip_pcie_resume_noirq)
1549 };
1550
1551 static const struct of_device_id rockchip_pcie_of_match[] = {
1552         { .compatible = "rockchip,rk3399-pcie", },
1553         {}
1554 };
1555 MODULE_DEVICE_TABLE(of, rockchip_pcie_of_match);
1556
1557 static struct platform_driver rockchip_pcie_driver = {
1558         .driver = {
1559                 .name = "rockchip-pcie",
1560                 .of_match_table = rockchip_pcie_of_match,
1561                 .pm = &rockchip_pcie_pm_ops,
1562         },
1563         .probe = rockchip_pcie_probe,
1564         .remove = rockchip_pcie_remove,
1565 };
1566 module_platform_driver(rockchip_pcie_driver);
1567
1568 MODULE_AUTHOR("Rockchip Inc");
1569 MODULE_DESCRIPTION("Rockchip AXI PCIe driver");
1570 MODULE_LICENSE("GPL v2");