drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/iopoll.h>
  24 #include <linux/irq.h>
  25 #include <linux/irqchip/chained_irq.h>
  26 #include <linux/irqdomain.h>
  27 #include <linux/kernel.h>
  28 #include <linux/mfd/syscon.h>
  29 #include <linux/of_address.h>
  30 #include <linux/of_device.h>
  31 #include <linux/of_pci.h>
  32 #include <linux/of_platform.h>
  33 #include <linux/of_irq.h>
  34 #include <linux/pci.h>
  35 #include <linux/pci_ids.h>
  36 #include <linux/phy/phy.h>
  37 #include <linux/platform_device.h>
  38 #include <linux/reset.h>
  39 #include <linux/regmap.h>
  40
  41 /*
  42  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  43  * bits.  This allows atomic updates of the register without locking.
  44  */
  45 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  46 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  47
  48 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  49
  50 #define PCIE_CLIENT_BASE                0x0
  51 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  52 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  53 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  54 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  55 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  56 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  57 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  58 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  59 #define PCIE_CLIENT_DEBUG_OUT_0         (PCIE_CLIENT_BASE + 0x3c)
  60 #define   PCIE_CLIENT_DEBUG_LTSSM_MASK          GENMASK(5, 0)
  61 #define   PCIE_CLIENT_DEBUG_LTSSM_L1            0x18
  62 #define   PCIE_CLIENT_DEBUG_LTSSM_L2            0x19
  63 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  64 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  65 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  66 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  67 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  68 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  69 #define   PCIE_CLIENT_INTR_SHIFT                5
  70 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  71 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  72 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  73 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  74 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  75 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  76 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  77 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  78 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  79 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  80 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  81 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  82 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  83 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  84 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  85 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  86
  87 #define PCIE_CLIENT_INT_LEGACY \
  88         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  89         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  90
  91 #define PCIE_CLIENT_INT_CLI \
  92         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  93         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  94         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  95         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  96         PCIE_CLIENT_INT_PHY)
  97
  98 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  99 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
 100 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
 101 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
 102 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
 103 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
 104 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 105 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 106 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 107 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 108 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 109 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 110 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 111 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 112                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 113 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 114 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 115 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 116 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 117 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 118 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 119 #define   PCIE_CORE_INT_RT                      BIT(5)
 120 #define   PCIE_CORE_INT_RTR                     BIT(6)
 121 #define   PCIE_CORE_INT_PE                      BIT(7)
 122 #define   PCIE_CORE_INT_MTR                     BIT(8)
 123 #define   PCIE_CORE_INT_UCR                     BIT(9)
 124 #define   PCIE_CORE_INT_FCE                     BIT(10)
 125 #define   PCIE_CORE_INT_CT                      BIT(11)
 126 #define   PCIE_CORE_INT_UTC                     BIT(18)
 127 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 128 #define PCIE_CORE_CONFIG_VENDOR         (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
 129 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 130 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 131
 132 #define PCIE_CORE_INT \
 133                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 134                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 135                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 136                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 137                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 138                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 139                  PCIE_CORE_INT_MMVC)
 140
 141 #define PCIE_RC_CONFIG_BASE             0xa00000
 142 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 143 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 144 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 145 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 146 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 147 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 148 #define PCIE_RC_CONFIG_LINK_CAP         (PCIE_RC_CONFIG_BASE + 0xcc)
 149 #define   PCIE_RC_CONFIG_LINK_CAP_L0S           BIT(10)
 150 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 151 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 152 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 153 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 154
 155 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 156 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 157 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 158 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 159 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 160 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 161 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 162
 163 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 164 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 165 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 166 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 167 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 168
 169 /* Size of one AXI Region (not Region 0) */
 170 #define AXI_REGION_SIZE                         BIT(20)
 171 /* Size of Region 0, equal to sum of sizes of other regions */
 172 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 173 #define OB_REG_SIZE_SHIFT                       5
 174 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 175 #define AXI_WRAPPER_IO_WRITE                    0x6
 176 #define AXI_WRAPPER_MEM_WRITE                   0x2
 177 #define AXI_WRAPPER_NOR_MSG                     0xc
 178
 179 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 180 #define MIN_AXI_ADDR_BITS_PASSED                8
 181 #define PCIE_RC_SEND_PME_OFF                    0x11960
 182 #define ROCKCHIP_VENDOR_ID                      0x1d87
 183 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 184 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 185 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 186 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 187 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 188           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 189            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 190 #define PCIE_LINK_IS_L2(x) \
 191         (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
 192 #define PCIE_LINK_UP(x) \
 193         (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
 194 #define PCIE_LINK_IS_GEN2(x) \
 195         (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
 196
 197 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 198 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 199 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 200 #define MAX_AXI_WRAPPER_REGION_NUM              33
 201
 202 struct rockchip_pcie {
 203         void    __iomem *reg_base;              /* DT axi-base */
 204         void    __iomem *apb_base;              /* DT apb-base */
 205         struct  phy *phy;
 206         struct  reset_control *core_rst;
 207         struct  reset_control *mgmt_rst;
 208         struct  reset_control *mgmt_sticky_rst;
 209         struct  reset_control *pipe_rst;
 210         struct  reset_control *pm_rst;
 211         struct  reset_control *aclk_rst;
 212         struct  reset_control *pclk_rst;
 213         struct  clk *aclk_pcie;
 214         struct  clk *aclk_perf_pcie;
 215         struct  clk *hclk_pcie;
 216         struct  clk *clk_pcie_pm;
 217         struct  regulator *vpcie3v3; /* 3.3V power supply */
 218         struct  regulator *vpcie1v8; /* 1.8V power supply */
 219         struct  regulator *vpcie0v9; /* 0.9V power supply */
 220         struct  gpio_desc *ep_gpio;
 221         u32     lanes;
 222         u8      root_bus_nr;
 223         int     link_gen;
 224         struct  device *dev;
 225         struct  irq_domain *irq_domain;
 226         u32     io_size;
 227         int     offset;
 228         phys_addr_t io_bus_addr;
 229         void    __iomem *msg_region;
 230         u32     mem_size;
 231         phys_addr_t msg_bus_addr;
 232         phys_addr_t mem_bus_addr;
 233 };
 234
 235 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 236 {
 237         return readl(rockchip->apb_base + reg);
 238 }
 239
 240 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 241                                 u32 reg)
 242 {
 243         writel(val, rockchip->apb_base + reg);
 244 }
 245
 246 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 247 {
 248         u32 status;
 249
 250         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 251         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 252         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 253 }
 254
 255 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 256 {
 257         u32 status;
 258
 259         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 260         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 261         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 262 }
 263
 264 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 265 {
 266         u32 val;
 267
 268         /* Update Tx credit maximum update interval */
 269         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 270         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 271         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 272         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 273 }
 274
 275 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 276                                       struct pci_bus *bus, int dev)
 277 {
 278         /* access only one slot on each root port */
 279         if (bus->number == rockchip->root_bus_nr && dev > 0)
 280                 return 0;
 281
 282         /*
 283          * do not read more than one device on the bus directly attached
 284          * to RC's downstream side.
 285          */
 286         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 287                 return 0;
 288
 289         return 1;
 290 }
 291
 292 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 293                                      int where, int size, u32 *val)
 294 {
 295         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 296
 297         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 298                 *val = 0;
 299                 return PCIBIOS_BAD_REGISTER_NUMBER;
 300         }
 301
 302         if (size == 4) {
 303                 *val = readl(addr);
 304         } else if (size == 2) {
 305                 *val = readw(addr);
 306         } else if (size == 1) {
 307                 *val = readb(addr);
 308         } else {
 309                 *val = 0;
 310                 return PCIBIOS_BAD_REGISTER_NUMBER;
 311         }
 312         return PCIBIOS_SUCCESSFUL;
 313 }
 314
 315 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 316                                      int where, int size, u32 val)
 317 {
 318         u32 mask, tmp, offset;
 319
 320         offset = where & ~0x3;
 321
 322         if (size == 4) {
 323                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 324                 return PCIBIOS_SUCCESSFUL;
 325         }
 326
 327         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 328
 329         /*
 330          * N.B. This read/modify/write isn't safe in general because it can
 331          * corrupt RW1C bits in adjacent registers.  But the hardware
 332          * doesn't support smaller writes.
 333          */
 334         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 335         tmp |= val << ((where & 0x3) * 8);
 336         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 337
 338         return PCIBIOS_SUCCESSFUL;
 339 }
 340
 341 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 342                                        struct pci_bus *bus, u32 devfn,
 343                                        int where, int size, u32 *val)
 344 {
 345         u32 busdev;
 346
 347         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 348                                 PCI_FUNC(devfn), where);
 349
 350         if (!IS_ALIGNED(busdev, size)) {
 351                 *val = 0;
 352                 return PCIBIOS_BAD_REGISTER_NUMBER;
 353         }
 354
 355         if (size == 4) {
 356                 *val = readl(rockchip->reg_base + busdev);
 357         } else if (size == 2) {
 358                 *val = readw(rockchip->reg_base + busdev);
 359         } else if (size == 1) {
 360                 *val = readb(rockchip->reg_base + busdev);
 361         } else {
 362                 *val = 0;
 363                 return PCIBIOS_BAD_REGISTER_NUMBER;
 364         }
 365         return PCIBIOS_SUCCESSFUL;
 366 }
 367
 368 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 369                                        struct pci_bus *bus, u32 devfn,
 370                                        int where, int size, u32 val)
 371 {
 372         u32 busdev;
 373
 374         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 375                                 PCI_FUNC(devfn), where);
 376         if (!IS_ALIGNED(busdev, size))
 377                 return PCIBIOS_BAD_REGISTER_NUMBER;
 378
 379         if (size == 4)
 380                 writel(val, rockchip->reg_base + busdev);
 381         else if (size == 2)
 382                 writew(val, rockchip->reg_base + busdev);
 383         else if (size == 1)
 384                 writeb(val, rockchip->reg_base + busdev);
 385         else
 386                 return PCIBIOS_BAD_REGISTER_NUMBER;
 387
 388         return PCIBIOS_SUCCESSFUL;
 389 }
 390
 391 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 392                                  int size, u32 *val)
 393 {
 394         struct rockchip_pcie *rockchip = bus->sysdata;
 395
 396         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 397                 *val = 0xffffffff;
 398                 return PCIBIOS_DEVICE_NOT_FOUND;
 399         }
 400
 401         if (bus->number == rockchip->root_bus_nr)
 402                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 403
 404         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 405 }
 406
 407 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 408                                  int where, int size, u32 val)
 409 {
 410         struct rockchip_pcie *rockchip = bus->sysdata;
 411
 412         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 413                 return PCIBIOS_DEVICE_NOT_FOUND;
 414
 415         if (bus->number == rockchip->root_bus_nr)
 416                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 417
 418         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 419 }
 420
 421 static struct pci_ops rockchip_pcie_ops = {
 422         .read = rockchip_pcie_rd_conf,
 423         .write = rockchip_pcie_wr_conf,
 424 };
 425
 426 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 427 {
 428         int curr;
 429         u32 status, scale, power;
 430
 431         if (IS_ERR(rockchip->vpcie3v3))
 432                 return;
 433
 434         /*
 435          * Set RC's captured slot power limit and scale if
 436          * vpcie3v3 available. The default values are both zero
 437          * which means the software should set these two according
 438          * to the actual power supply.
 439          */
 440         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 441         if (curr <= 0)
 442                 return;
 443
 444         scale = 3; /* 0.001x */
 445         curr = curr / 1000; /* convert to mA */
 446         power = (curr * 3300) / 1000; /* milliwatt */
 447         while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 448                 if (!scale) {
 449                         dev_warn(rockchip->dev, "invalid power supply\n");
 450                         return;
 451                 }
 452                 scale--;
 453                 power = power / 10;
 454         }
 455
 456         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 457         status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 458                   (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 459         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 460 }
 461
 462 /**
 463  * rockchip_pcie_init_port - Initialize hardware
 464  * @rockchip: PCIe port information
 465  */
 466 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 467 {
 468         struct device *dev = rockchip->dev;
 469         int err;
 470         u32 status;
 471
 472         gpiod_set_value(rockchip->ep_gpio, 0);
 473
 474         err = reset_control_assert(rockchip->aclk_rst);
 475         if (err) {
 476                 dev_err(dev, "assert aclk_rst err %d\n", err);
 477                 return err;
 478         }
 479
 480         err = reset_control_assert(rockchip->pclk_rst);
 481         if (err) {
 482                 dev_err(dev, "assert pclk_rst err %d\n", err);
 483                 return err;
 484         }
 485
 486         err = reset_control_assert(rockchip->pm_rst);
 487         if (err) {
 488                 dev_err(dev, "assert pm_rst err %d\n", err);
 489                 return err;
 490         }
 491
 492         err = phy_init(rockchip->phy);
 493         if (err < 0) {
 494                 dev_err(dev, "fail to init phy, err %d\n", err);
 495                 return err;
 496         }
 497
 498         err = reset_control_assert(rockchip->core_rst);
 499         if (err) {
 500                 dev_err(dev, "assert core_rst err %d\n", err);
 501                 return err;
 502         }
 503
 504         err = reset_control_assert(rockchip->mgmt_rst);
 505         if (err) {
 506                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 507                 return err;
 508         }
 509
 510         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 511         if (err) {
 512                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 513                 return err;
 514         }
 515
 516         err = reset_control_assert(rockchip->pipe_rst);
 517         if (err) {
 518                 dev_err(dev, "assert pipe_rst err %d\n", err);
 519                 return err;
 520         }
 521
 522         udelay(10);
 523
 524         err = reset_control_deassert(rockchip->pm_rst);
 525         if (err) {
 526                 dev_err(dev, "deassert pm_rst err %d\n", err);
 527                 return err;
 528         }
 529
 530         err = reset_control_deassert(rockchip->aclk_rst);
 531         if (err) {
 532                 dev_err(dev, "deassert aclk_rst err %d\n", err);
 533                 return err;
 534         }
 535
 536         err = reset_control_deassert(rockchip->pclk_rst);
 537         if (err) {
 538                 dev_err(dev, "deassert pclk_rst err %d\n", err);
 539                 return err;
 540         }
 541
 542         if (rockchip->link_gen == 2)
 543                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 544                                     PCIE_CLIENT_CONFIG);
 545         else
 546                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 547                                     PCIE_CLIENT_CONFIG);
 548
 549         rockchip_pcie_write(rockchip,
 550                             PCIE_CLIENT_CONF_ENABLE |
 551                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 552                             PCIE_CLIENT_ARI_ENABLE |
 553                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 554                             PCIE_CLIENT_MODE_RC,
 555                             PCIE_CLIENT_CONFIG);
 556
 557         err = phy_power_on(rockchip->phy);
 558         if (err) {
 559                 dev_err(dev, "fail to power on phy, err %d\n", err);
 560                 return err;
 561         }
 562
 563         /*
 564          * Please don't reorder the deassert sequence of the following
 565          * four reset pins.
 566          */
 567         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 568         if (err) {
 569                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 570                 return err;
 571         }
 572
 573         err = reset_control_deassert(rockchip->core_rst);
 574         if (err) {
 575                 dev_err(dev, "deassert core_rst err %d\n", err);
 576                 return err;
 577         }
 578
 579         err = reset_control_deassert(rockchip->mgmt_rst);
 580         if (err) {
 581                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 582                 return err;
 583         }
 584
 585         err = reset_control_deassert(rockchip->pipe_rst);
 586         if (err) {
 587                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 588                 return err;
 589         }
 590
 591         /* Fix the transmitted FTS count desired to exit from L0s. */
 592         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 593         status = (status & ~PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 594                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 595         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 596
 597         rockchip_pcie_set_power_limit(rockchip);
 598
 599         /* Set RC's clock architecture as common clock */
 600         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 601         status |= PCI_EXP_LNKCTL_CCC;
 602         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 603
 604         /* Set RC's RCB to 128 */
 605         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 606         status |= PCI_EXP_LNKCTL_RCB;
 607         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 608
 609         /* Enable Gen1 training */
 610         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 611                             PCIE_CLIENT_CONFIG);
 612
 613         gpiod_set_value(rockchip->ep_gpio, 1);
 614
 615         /* 500ms timeout value should be enough for Gen1/2 training */
 616         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_BASIC_STATUS1,
 617                                  status, PCIE_LINK_UP(status), 20,
 618                                  500 * USEC_PER_MSEC);
 619         if (err) {
 620                 dev_err(dev, "PCIe link training gen1 timeout!\n");
 621                 return -ETIMEDOUT;
 622         }
 623
 624         if (rockchip->link_gen == 2) {
 625                 /*
 626                  * Enable retrain for gen2. This should be configured only after
 627                  * gen1 finished.
 628                  */
 629                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 630                 status |= PCI_EXP_LNKCTL_RL;
 631                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 632
 633                 err = readl_poll_timeout(rockchip->apb_base + PCIE_CORE_CTRL,
 634                                          status, PCIE_LINK_IS_GEN2(status), 20,
 635                                          500 * USEC_PER_MSEC);
 636                 if (err)
 637                         dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 638         }
 639
 640         /* Check the final link width from negotiated lane counter from MGMT */
 641         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 642         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 643                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 644         dev_dbg(dev, "current link width is x%d\n", status);
 645
 646         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 647                             PCIE_CORE_CONFIG_VENDOR);
 648         rockchip_pcie_write(rockchip,
 649                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 650                             PCIE_RC_CONFIG_RID_CCR);
 651
 652         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 653         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 654         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 655         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 656
 657         /* Clear L0s from RC's link cap */
 658         if (of_property_read_bool(dev->of_node, "aspm-no-l0s")) {
 659                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LINK_CAP);
 660                 status &= ~PCIE_RC_CONFIG_LINK_CAP_L0S;
 661                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LINK_CAP);
 662         }
 663
 664         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 665
 666         rockchip_pcie_write(rockchip,
 667                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 668                             PCIE_CORE_OB_REGION_ADDR0);
 669         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 670                             PCIE_CORE_OB_REGION_ADDR1);
 671         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 672         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 673
 674         return 0;
 675 }
 676
 677 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 678 {
 679         struct rockchip_pcie *rockchip = arg;
 680         struct device *dev = rockchip->dev;
 681         u32 reg;
 682         u32 sub_reg;
 683
 684         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 685         if (reg & PCIE_CLIENT_INT_LOCAL) {
 686                 dev_dbg(dev, "local interrupt received\n");
 687                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 688                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 689                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 690
 691                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 692                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 693
 694                 if (sub_reg & PCIE_CORE_INT_RRPE)
 695                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 696
 697                 if (sub_reg & PCIE_CORE_INT_PRFO)
 698                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 699
 700                 if (sub_reg & PCIE_CORE_INT_CRFO)
 701                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 702
 703                 if (sub_reg & PCIE_CORE_INT_RT)
 704                         dev_dbg(dev, "replay timer timed out\n");
 705
 706                 if (sub_reg & PCIE_CORE_INT_RTR)
 707                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 708
 709                 if (sub_reg & PCIE_CORE_INT_PE)
 710                         dev_dbg(dev, "phy error detected on receive side\n");
 711
 712                 if (sub_reg & PCIE_CORE_INT_MTR)
 713                         dev_dbg(dev, "malformed TLP received from the link\n");
 714
 715                 if (sub_reg & PCIE_CORE_INT_UCR)
 716                         dev_dbg(dev, "malformed TLP received from the link\n");
 717
 718                 if (sub_reg & PCIE_CORE_INT_FCE)
 719                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 720
 721                 if (sub_reg & PCIE_CORE_INT_CT)
 722                         dev_dbg(dev, "a request timed out waiting for completion\n");
 723
 724                 if (sub_reg & PCIE_CORE_INT_UTC)
 725                         dev_dbg(dev, "unmapped TC error\n");
 726
 727                 if (sub_reg & PCIE_CORE_INT_MMVC)
 728                         dev_dbg(dev, "MSI mask register changes\n");
 729
 730                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 731         } else if (reg & PCIE_CLIENT_INT_PHY) {
 732                 dev_dbg(dev, "phy link changes\n");
 733                 rockchip_pcie_update_txcredit_mui(rockchip);
 734                 rockchip_pcie_clr_bw_int(rockchip);
 735         }
 736
 737         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 738                             PCIE_CLIENT_INT_STATUS);
 739
 740         return IRQ_HANDLED;
 741 }
 742
 743 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 744 {
 745         struct rockchip_pcie *rockchip = arg;
 746         struct device *dev = rockchip->dev;
 747         u32 reg;
 748
 749         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 750         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 751                 dev_dbg(dev, "legacy done interrupt received\n");
 752
 753         if (reg & PCIE_CLIENT_INT_MSG)
 754                 dev_dbg(dev, "message done interrupt received\n");
 755
 756         if (reg & PCIE_CLIENT_INT_HOT_RST)
 757                 dev_dbg(dev, "hot reset interrupt received\n");
 758
 759         if (reg & PCIE_CLIENT_INT_DPA)
 760                 dev_dbg(dev, "dpa interrupt received\n");
 761
 762         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 763                 dev_dbg(dev, "fatal error interrupt received\n");
 764
 765         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 766                 dev_dbg(dev, "no fatal error interrupt received\n");
 767
 768         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 769                 dev_dbg(dev, "correctable error interrupt received\n");
 770
 771         if (reg & PCIE_CLIENT_INT_PHY)
 772                 dev_dbg(dev, "phy interrupt received\n");
 773
 774         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 775                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 776                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 777                               PCIE_CLIENT_INT_NFATAL_ERR |
 778                               PCIE_CLIENT_INT_CORR_ERR |
 779                               PCIE_CLIENT_INT_PHY),
 780                    PCIE_CLIENT_INT_STATUS);
 781
 782         return IRQ_HANDLED;
 783 }
 784
 785 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 786 {
 787         struct irq_chip *chip = irq_desc_get_chip(desc);
 788         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 789         struct device *dev = rockchip->dev;
 790         u32 reg;
 791         u32 hwirq;
 792         u32 virq;
 793
 794         chained_irq_enter(chip, desc);
 795
 796         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 797         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 798
 799         while (reg) {
 800                 hwirq = ffs(reg) - 1;
 801                 reg &= ~BIT(hwirq);
 802
 803                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 804                 if (virq)
 805                         generic_handle_irq(virq);
 806                 else
 807                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 808         }
 809
 810         chained_irq_exit(chip, desc);
 811 }
 812
 813
 814 /**
 815  * rockchip_pcie_parse_dt - Parse Device Tree
 816  * @rockchip: PCIe port information
 817  *
 818  * Return: '0' on success and error value on failure
 819  */
 820 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 821 {
 822         struct device *dev = rockchip->dev;
 823         struct platform_device *pdev = to_platform_device(dev);
 824         struct device_node *node = dev->of_node;
 825         struct resource *regs;
 826         int irq;
 827         int err;
 828
 829         regs = platform_get_resource_byname(pdev,
 830                                             IORESOURCE_MEM,
 831                                             "axi-base");
 832         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 833         if (IS_ERR(rockchip->reg_base))
 834                 return PTR_ERR(rockchip->reg_base);
 835
 836         regs = platform_get_resource_byname(pdev,
 837                                             IORESOURCE_MEM,
 838                                             "apb-base");
 839         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 840         if (IS_ERR(rockchip->apb_base))
 841                 return PTR_ERR(rockchip->apb_base);
 842
 843         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 844         if (IS_ERR(rockchip->phy)) {
 845                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 846                         dev_err(dev, "missing phy\n");
 847                 return PTR_ERR(rockchip->phy);
 848         }
 849
 850         rockchip->lanes = 1;
 851         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 852         if (!err && (rockchip->lanes == 0 ||
 853                      rockchip->lanes == 3 ||
 854                      rockchip->lanes > 4)) {
 855                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 856                 rockchip->lanes = 1;
 857         }
 858
 859         rockchip->link_gen = of_pci_get_max_link_speed(node);
 860         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 861                 rockchip->link_gen = 2;
 862
 863         rockchip->core_rst = devm_reset_control_get(dev, "core");
 864         if (IS_ERR(rockchip->core_rst)) {
 865                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 866                         dev_err(dev, "missing core reset property in node\n");
 867                 return PTR_ERR(rockchip->core_rst);
 868         }
 869
 870         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 871         if (IS_ERR(rockchip->mgmt_rst)) {
 872                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 873                         dev_err(dev, "missing mgmt reset property in node\n");
 874                 return PTR_ERR(rockchip->mgmt_rst);
 875         }
 876
 877         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 878         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 879                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 880                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 881                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 882         }
 883
 884         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 885         if (IS_ERR(rockchip->pipe_rst)) {
 886                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 887                         dev_err(dev, "missing pipe reset property in node\n");
 888                 return PTR_ERR(rockchip->pipe_rst);
 889         }
 890
 891         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 892         if (IS_ERR(rockchip->pm_rst)) {
 893                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 894                         dev_err(dev, "missing pm reset property in node\n");
 895                 return PTR_ERR(rockchip->pm_rst);
 896         }
 897
 898         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 899         if (IS_ERR(rockchip->pclk_rst)) {
 900                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 901                         dev_err(dev, "missing pclk reset property in node\n");
 902                 return PTR_ERR(rockchip->pclk_rst);
 903         }
 904
 905         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 906         if (IS_ERR(rockchip->aclk_rst)) {
 907                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 908                         dev_err(dev, "missing aclk reset property in node\n");
 909                 return PTR_ERR(rockchip->aclk_rst);
 910         }
 911
 912         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 913         if (IS_ERR(rockchip->ep_gpio)) {
 914                 dev_err(dev, "missing ep-gpios property in node\n");
 915                 return PTR_ERR(rockchip->ep_gpio);
 916         }
 917
 918         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 919         if (IS_ERR(rockchip->aclk_pcie)) {
 920                 dev_err(dev, "aclk clock not found\n");
 921                 return PTR_ERR(rockchip->aclk_pcie);
 922         }
 923
 924         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 925         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 926                 dev_err(dev, "aclk_perf clock not found\n");
 927                 return PTR_ERR(rockchip->aclk_perf_pcie);
 928         }
 929
 930         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 931         if (IS_ERR(rockchip->hclk_pcie)) {
 932                 dev_err(dev, "hclk clock not found\n");
 933                 return PTR_ERR(rockchip->hclk_pcie);
 934         }
 935
 936         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 937         if (IS_ERR(rockchip->clk_pcie_pm)) {
 938                 dev_err(dev, "pm clock not found\n");
 939                 return PTR_ERR(rockchip->clk_pcie_pm);
 940         }
 941
 942         irq = platform_get_irq_byname(pdev, "sys");
 943         if (irq < 0) {
 944                 dev_err(dev, "missing sys IRQ resource\n");
 945                 return -EINVAL;
 946         }
 947
 948         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 949                                IRQF_SHARED, "pcie-sys", rockchip);
 950         if (err) {
 951                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 952                 return err;
 953         }
 954
 955         irq = platform_get_irq_byname(pdev, "legacy");
 956         if (irq < 0) {
 957                 dev_err(dev, "missing legacy IRQ resource\n");
 958                 return -EINVAL;
 959         }
 960
 961         irq_set_chained_handler_and_data(irq,
 962                                          rockchip_pcie_legacy_int_handler,
 963                                          rockchip);
 964
 965         irq = platform_get_irq_byname(pdev, "client");
 966         if (irq < 0) {
 967                 dev_err(dev, "missing client IRQ resource\n");
 968                 return -EINVAL;
 969         }
 970
 971         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 972                                IRQF_SHARED, "pcie-client", rockchip);
 973         if (err) {
 974                 dev_err(dev, "failed to request PCIe client IRQ\n");
 975                 return err;
 976         }
 977
 978         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 979         if (IS_ERR(rockchip->vpcie3v3)) {
 980                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 981                         return -EPROBE_DEFER;
 982                 dev_info(dev, "no vpcie3v3 regulator found\n");
 983         }
 984
 985         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 986         if (IS_ERR(rockchip->vpcie1v8)) {
 987                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
 988                         return -EPROBE_DEFER;
 989                 dev_info(dev, "no vpcie1v8 regulator found\n");
 990         }
 991
 992         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
 993         if (IS_ERR(rockchip->vpcie0v9)) {
 994                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
 995                         return -EPROBE_DEFER;
 996                 dev_info(dev, "no vpcie0v9 regulator found\n");
 997         }
 998
 999         return 0;
1000 }
1001
1002 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
1003 {
1004         struct device *dev = rockchip->dev;
1005         int err;
1006
1007         if (!IS_ERR(rockchip->vpcie3v3)) {
1008                 err = regulator_enable(rockchip->vpcie3v3);
1009                 if (err) {
1010                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1011                         goto err_out;
1012                 }
1013         }
1014
1015         if (!IS_ERR(rockchip->vpcie1v8)) {
1016                 err = regulator_enable(rockchip->vpcie1v8);
1017                 if (err) {
1018                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1019                         goto err_disable_3v3;
1020                 }
1021         }
1022
1023         if (!IS_ERR(rockchip->vpcie0v9)) {
1024                 err = regulator_enable(rockchip->vpcie0v9);
1025                 if (err) {
1026                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1027                         goto err_disable_1v8;
1028                 }
1029         }
1030
1031         return 0;
1032
1033 err_disable_1v8:
1034         if (!IS_ERR(rockchip->vpcie1v8))
1035                 regulator_disable(rockchip->vpcie1v8);
1036 err_disable_3v3:
1037         if (!IS_ERR(rockchip->vpcie3v3))
1038                 regulator_disable(rockchip->vpcie3v3);
1039 err_out:
1040         return err;
1041 }
1042
1043 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1044 {
1045         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1046                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1047         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1048                             PCIE_CORE_INT_MASK);
1049
1050         rockchip_pcie_enable_bw_int(rockchip);
1051 }
1052
1053 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1054                                   irq_hw_number_t hwirq)
1055 {
1056         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1057         irq_set_chip_data(irq, domain->host_data);
1058
1059         return 0;
1060 }
1061
1062 static const struct irq_domain_ops intx_domain_ops = {
1063         .map = rockchip_pcie_intx_map,
1064 };
1065
1066 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1067 {
1068         struct device *dev = rockchip->dev;
1069         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1070
1071         if (!intc) {
1072                 dev_err(dev, "missing child interrupt-controller node\n");
1073                 return -EINVAL;
1074         }
1075
1076         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1077                                                     &intx_domain_ops, rockchip);
1078         if (!rockchip->irq_domain) {
1079                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1080                 return -EINVAL;
1081         }
1082
1083         return 0;
1084 }
1085
1086 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1087                                      int region_no, int type, u8 num_pass_bits,
1088                                      u32 lower_addr, u32 upper_addr)
1089 {
1090         u32 ob_addr_0;
1091         u32 ob_addr_1;
1092         u32 ob_desc_0;
1093         u32 aw_offset;
1094
1095         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1096                 return -EINVAL;
1097         if (num_pass_bits + 1 < 8)
1098                 return -EINVAL;
1099         if (num_pass_bits > 63)
1100                 return -EINVAL;
1101         if (region_no == 0) {
1102                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1103                         return -EINVAL;
1104         }
1105         if (region_no != 0) {
1106                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1107                         return -EINVAL;
1108         }
1109
1110         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1111
1112         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1113         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1114         ob_addr_1 = upper_addr;
1115         ob_desc_0 = (1 << 23 | type);
1116
1117         rockchip_pcie_write(rockchip, ob_addr_0,
1118                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1119         rockchip_pcie_write(rockchip, ob_addr_1,
1120                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1121         rockchip_pcie_write(rockchip, ob_desc_0,
1122                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1123         rockchip_pcie_write(rockchip, 0,
1124                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1125
1126         return 0;
1127 }
1128
1129 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1130                                      int region_no, u8 num_pass_bits,
1131                                      u32 lower_addr, u32 upper_addr)
1132 {
1133         u32 ib_addr_0;
1134         u32 ib_addr_1;
1135         u32 aw_offset;
1136
1137         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1138                 return -EINVAL;
1139         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1140                 return -EINVAL;
1141         if (num_pass_bits > 63)
1142                 return -EINVAL;
1143
1144         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1145
1146         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1147         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1148         ib_addr_1 = upper_addr;
1149
1150         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1151         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1152
1153         return 0;
1154 }
1155
1156 static int rockchip_cfg_atu(struct rockchip_pcie *rockchip)
1157 {
1158         struct device *dev = rockchip->dev;
1159         int offset;
1160         int err;
1161         int reg_no;
1162
1163         for (reg_no = 0; reg_no < (rockchip->mem_size >> 20); reg_no++) {
1164                 err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1165                                                 AXI_WRAPPER_MEM_WRITE,
1166                                                 20 - 1,
1167                                                 rockchip->mem_bus_addr +
1168                                                 (reg_no << 20),
1169                                                 0);
1170                 if (err) {
1171                         dev_err(dev, "program RC mem outbound ATU failed\n");
1172                         return err;
1173                 }
1174         }
1175
1176         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1177         if (err) {
1178                 dev_err(dev, "program RC mem inbound ATU failed\n");
1179                 return err;
1180         }
1181
1182         offset = rockchip->mem_size >> 20;
1183         for (reg_no = 0; reg_no < (rockchip->io_size >> 20); reg_no++) {
1184                 err = rockchip_pcie_prog_ob_atu(rockchip,
1185                                                 reg_no + 1 + offset,
1186                                                 AXI_WRAPPER_IO_WRITE,
1187                                                 20 - 1,
1188                                                 rockchip->io_bus_addr +
1189                                                 (reg_no << 20),
1190                                                 0);
1191                 if (err) {
1192                         dev_err(dev, "program RC io outbound ATU failed\n");
1193                         return err;
1194                 }
1195         }
1196
1197         /* assign message regions */
1198         rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1 + offset,
1199                                   AXI_WRAPPER_NOR_MSG,
1200                                   20 - 1, 0, 0);
1201
1202         rockchip->msg_bus_addr = rockchip->mem_bus_addr +
1203                                         ((reg_no + offset) << 20);
1204         return err;
1205 }
1206
1207 static int rockchip_pcie_wait_l2(struct rockchip_pcie *rockchip)
1208 {
1209         u32 value;
1210         int err;
1211
1212         /* send PME_TURN_OFF message */
1213         writel(0x0, rockchip->msg_region + PCIE_RC_SEND_PME_OFF);
1214
1215         /* read LTSSM and wait for falling into L2 link state */
1216         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_DEBUG_OUT_0,
1217                                  value, PCIE_LINK_IS_L2(value), 20,
1218                                  jiffies_to_usecs(5 * HZ));
1219         if (err) {
1220                 dev_err(rockchip->dev, "PCIe link enter L2 timeout!\n");
1221                 return err;
1222         }
1223
1224         return 0;
1225 }
1226
1227 static int __maybe_unused rockchip_pcie_suspend_noirq(struct device *dev)
1228 {
1229         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1230         int ret;
1231
1232         /* disable core and cli int since we don't need to ack PME_ACK */
1233         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) |
1234                             PCIE_CLIENT_INT_CLI, PCIE_CLIENT_INT_MASK);
1235         rockchip_pcie_write(rockchip, (u32)PCIE_CORE_INT, PCIE_CORE_INT_MASK);
1236
1237         ret = rockchip_pcie_wait_l2(rockchip);
1238         if (ret) {
1239                 rockchip_pcie_enable_interrupts(rockchip);
1240                 return ret;
1241         }
1242
1243         phy_power_off(rockchip->phy);
1244         phy_exit(rockchip->phy);
1245
1246         clk_disable_unprepare(rockchip->clk_pcie_pm);
1247         clk_disable_unprepare(rockchip->hclk_pcie);
1248         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1249         clk_disable_unprepare(rockchip->aclk_pcie);
1250
1251         return ret;
1252 }
1253
1254 static int __maybe_unused rockchip_pcie_resume_noirq(struct device *dev)
1255 {
1256         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1257         int err;
1258
1259         clk_prepare_enable(rockchip->clk_pcie_pm);
1260         clk_prepare_enable(rockchip->hclk_pcie);
1261         clk_prepare_enable(rockchip->aclk_perf_pcie);
1262         clk_prepare_enable(rockchip->aclk_pcie);
1263
1264         err = rockchip_pcie_init_port(rockchip);
1265         if (err)
1266                 return err;
1267
1268         err = rockchip_cfg_atu(rockchip);
1269         if (err)
1270                 return err;
1271
1272         /* Need this to enter L1 again */
1273         rockchip_pcie_update_txcredit_mui(rockchip);
1274         rockchip_pcie_enable_interrupts(rockchip);
1275
1276         return 0;
1277 }
1278
1279 static int rockchip_pcie_probe(struct platform_device *pdev)
1280 {
1281         struct rockchip_pcie *rockchip;
1282         struct device *dev = &pdev->dev;
1283         struct pci_bus *bus, *child;
1284         struct resource_entry *win;
1285         resource_size_t io_base;
1286         struct resource *mem;
1287         struct resource *io;
1288         int err;
1289
1290         LIST_HEAD(res);
1291
1292         if (!dev->of_node)
1293                 return -ENODEV;
1294
1295         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1296         if (!rockchip)
1297                 return -ENOMEM;
1298
1299         platform_set_drvdata(pdev, rockchip);
1300         rockchip->dev = dev;
1301
1302         err = rockchip_pcie_parse_dt(rockchip);
1303         if (err)
1304                 return err;
1305
1306         err = clk_prepare_enable(rockchip->aclk_pcie);
1307         if (err) {
1308                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1309                 goto err_aclk_pcie;
1310         }
1311
1312         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1313         if (err) {
1314                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1315                 goto err_aclk_perf_pcie;
1316         }
1317
1318         err = clk_prepare_enable(rockchip->hclk_pcie);
1319         if (err) {
1320                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1321                 goto err_hclk_pcie;
1322         }
1323
1324         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1325         if (err) {
1326                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1327                 goto err_pcie_pm;
1328         }
1329
1330         err = rockchip_pcie_set_vpcie(rockchip);
1331         if (err) {
1332                 dev_err(dev, "failed to set vpcie regulator\n");
1333                 goto err_set_vpcie;
1334         }
1335
1336         err = rockchip_pcie_init_port(rockchip);
1337         if (err)
1338                 goto err_vpcie;
1339
1340         rockchip_pcie_enable_interrupts(rockchip);
1341
1342         err = rockchip_pcie_init_irq_domain(rockchip);
1343         if (err < 0)
1344                 goto err_vpcie;
1345
1346         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1347                                                &res, &io_base);
1348         if (err)
1349                 goto err_vpcie;
1350
1351         err = devm_request_pci_bus_resources(dev, &res);
1352         if (err)
1353                 goto err_free_res;
1354
1355         /* Get the I/O and memory ranges from DT */
1356         resource_list_for_each_entry(win, &res) {
1357                 switch (resource_type(win->res)) {
1358                 case IORESOURCE_IO:
1359                         io = win->res;
1360                         io->name = "I/O";
1361                         rockchip->io_size = resource_size(io);
1362                         rockchip->io_bus_addr = io->start - win->offset;
1363                         err = pci_remap_iospace(io, io_base);
1364                         if (err) {
1365                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1366                                          err, io);
1367                                 continue;
1368                         }
1369                         break;
1370                 case IORESOURCE_MEM:
1371                         mem = win->res;
1372                         mem->name = "MEM";
1373                         rockchip->mem_size = resource_size(mem);
1374                         rockchip->mem_bus_addr = mem->start - win->offset;
1375                         break;
1376                 case IORESOURCE_BUS:
1377                         rockchip->root_bus_nr = win->res->start;
1378                         break;
1379                 default:
1380                         continue;
1381                 }
1382         }
1383
1384         err = rockchip_cfg_atu(rockchip);
1385         if (err)
1386                 goto err_free_res;
1387
1388         rockchip->msg_region = devm_ioremap(rockchip->dev,
1389                                             rockchip->msg_bus_addr, SZ_1M);
1390         if (!rockchip->msg_region) {
1391                 err = -ENOMEM;
1392                 goto err_free_res;
1393         }
1394
1395         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1396         if (!bus) {
1397                 err = -ENOMEM;
1398                 goto err_free_res;
1399         }
1400
1401         pci_bus_size_bridges(bus);
1402         pci_bus_assign_resources(bus);
1403         list_for_each_entry(child, &bus->children, node)
1404                 pcie_bus_configure_settings(child);
1405
1406         pci_bus_add_devices(bus);
1407         return 0;
1408
1409 err_free_res:
1410         pci_free_resource_list(&res);
1411 err_vpcie:
1412         if (!IS_ERR(rockchip->vpcie3v3))
1413                 regulator_disable(rockchip->vpcie3v3);
1414         if (!IS_ERR(rockchip->vpcie1v8))
1415                 regulator_disable(rockchip->vpcie1v8);
1416         if (!IS_ERR(rockchip->vpcie0v9))
1417                 regulator_disable(rockchip->vpcie0v9);
1418 err_set_vpcie:
1419         clk_disable_unprepare(rockchip->clk_pcie_pm);
1420 err_pcie_pm:
1421         clk_disable_unprepare(rockchip->hclk_pcie);
1422 err_hclk_pcie:
1423         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1424 err_aclk_perf_pcie:
1425         clk_disable_unprepare(rockchip->aclk_pcie);
1426 err_aclk_pcie:
1427         return err;
1428 }
1429
1430 static const struct dev_pm_ops rockchip_pcie_pm_ops = {
1431         SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(rockchip_pcie_suspend_noirq,
1432                                       rockchip_pcie_resume_noirq)
1433 };
1434
1435 static const struct of_device_id rockchip_pcie_of_match[] = {
1436         { .compatible = "rockchip,rk3399-pcie", },
1437         {}
1438 };
1439
1440 static struct platform_driver rockchip_pcie_driver = {
1441         .driver = {
1442                 .name = "rockchip-pcie",
1443                 .of_match_table = rockchip_pcie_of_match,
1444                 .pm = &rockchip_pcie_pm_ops,
1445         },
1446         .probe = rockchip_pcie_probe,
1447
1448 };
1449 builtin_platform_driver(rockchip_pcie_driver);