drivers/pci/hotplug/pciehp_hpc.c

   1 /*
   2  * PCI Express PCI Hot Plug Driver
   3  *
   4  * Copyright (C) 1995,2001 Compaq Computer Corporation
   5  * Copyright (C) 2001 Greg Kroah-Hartman (greg@kroah.com)
   6  * Copyright (C) 2001 IBM Corp.
   7  * Copyright (C) 2003-2004 Intel Corporation
   8  *
   9  * All rights reserved.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or (at
  14  * your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful, but
  17  * WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  19  * NON INFRINGEMENT.  See the GNU General Public License for more
  20  * details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  *
  26  * Send feedback to <greg@kroah.com>,<kristen.c.accardi@intel.com>
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/types.h>
  33 #include <linux/signal.h>
  34 #include <linux/jiffies.h>
  35 #include <linux/timer.h>
  36 #include <linux/pci.h>
  37 #include <linux/interrupt.h>
  38 #include <linux/time.h>
  39 #include <linux/slab.h>
  40
  41 #include "../pci.h"
  42 #include "pciehp.h"
  43
  44 static inline int pciehp_readw(struct controller *ctrl, int reg, u16 *value)
  45 {
  46         struct pci_dev *dev = ctrl->pcie->port;
  47         return pci_read_config_word(dev, pci_pcie_cap(dev) + reg, value);
  48 }
  49
  50 static inline int pciehp_readl(struct controller *ctrl, int reg, u32 *value)
  51 {
  52         struct pci_dev *dev = ctrl->pcie->port;
  53         return pci_read_config_dword(dev, pci_pcie_cap(dev) + reg, value);
  54 }
  55
  56 static inline int pciehp_writew(struct controller *ctrl, int reg, u16 value)
  57 {
  58         struct pci_dev *dev = ctrl->pcie->port;
  59         return pci_write_config_word(dev, pci_pcie_cap(dev) + reg, value);
  60 }
  61
  62 static inline int pciehp_writel(struct controller *ctrl, int reg, u32 value)
  63 {
  64         struct pci_dev *dev = ctrl->pcie->port;
  65         return pci_write_config_dword(dev, pci_pcie_cap(dev) + reg, value);
  66 }
  67
  68 /* Power Control Command */
  69 #define POWER_ON        0
  70 #define POWER_OFF       PCI_EXP_SLTCTL_PCC
  71
  72 static irqreturn_t pcie_isr(int irq, void *dev_id);
  73 static void start_int_poll_timer(struct controller *ctrl, int sec);
  74
  75 /* This is the interrupt polling timeout function. */
  76 static void int_poll_timeout(unsigned long data)
  77 {
  78         struct controller *ctrl = (struct controller *)data;
  79
  80         /* Poll for interrupt events.  regs == NULL => polling */
  81         pcie_isr(0, ctrl);
  82
  83         init_timer(&ctrl->poll_timer);
  84         if (!pciehp_poll_time)
  85                 pciehp_poll_time = 2; /* default polling interval is 2 sec */
  86
  87         start_int_poll_timer(ctrl, pciehp_poll_time);
  88 }
  89
  90 /* This function starts the interrupt polling timer. */
  91 static void start_int_poll_timer(struct controller *ctrl, int sec)
  92 {
  93         /* Clamp to sane value */
  94         if ((sec <= 0) || (sec > 60))
  95                 sec = 2;
  96
  97         ctrl->poll_timer.function = &int_poll_timeout;
  98         ctrl->poll_timer.data = (unsigned long)ctrl;
  99         ctrl->poll_timer.expires = jiffies + sec * HZ;
 100         add_timer(&ctrl->poll_timer);
 101 }
 102
 103 static inline int pciehp_request_irq(struct controller *ctrl)
 104 {
 105         int retval, irq = ctrl->pcie->irq;
 106
 107         /* Install interrupt polling timer. Start with 10 sec delay */
 108         if (pciehp_poll_mode) {
 109                 init_timer(&ctrl->poll_timer);
 110                 start_int_poll_timer(ctrl, 10);
 111                 return 0;
 112         }
 113
 114         /* Installs the interrupt handler */
 115         retval = request_irq(irq, pcie_isr, IRQF_SHARED, MY_NAME, ctrl);
 116         if (retval)
 117                 ctrl_err(ctrl, "Cannot get irq %d for the hotplug controller\n",
 118                          irq);
 119         return retval;
 120 }
 121
 122 static inline void pciehp_free_irq(struct controller *ctrl)
 123 {
 124         if (pciehp_poll_mode)
 125                 del_timer_sync(&ctrl->poll_timer);
 126         else
 127                 free_irq(ctrl->pcie->irq, ctrl);
 128 }
 129
 130 static int pcie_poll_cmd(struct controller *ctrl)
 131 {
 132         u16 slot_status;
 133         int err, timeout = 1000;
 134
 135         err = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 136         if (!err && (slot_status & PCI_EXP_SLTSTA_CC)) {
 137                 pciehp_writew(ctrl, PCI_EXP_SLTSTA, PCI_EXP_SLTSTA_CC);
 138                 return 1;
 139         }
 140         while (timeout > 0) {
 141                 msleep(10);
 142                 timeout -= 10;
 143                 err = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 144                 if (!err && (slot_status & PCI_EXP_SLTSTA_CC)) {
 145                         pciehp_writew(ctrl, PCI_EXP_SLTSTA, PCI_EXP_SLTSTA_CC);
 146                         return 1;
 147                 }
 148         }
 149         return 0;       /* timeout */
 150 }
 151
 152 static void pcie_wait_cmd(struct controller *ctrl, int poll)
 153 {
 154         unsigned int msecs = pciehp_poll_mode ? 2500 : 1000;
 155         unsigned long timeout = msecs_to_jiffies(msecs);
 156         int rc;
 157
 158         if (poll)
 159                 rc = pcie_poll_cmd(ctrl);
 160         else
 161                 rc = wait_event_timeout(ctrl->queue, !ctrl->cmd_busy, timeout);
 162         if (!rc)
 163                 ctrl_dbg(ctrl, "Command not completed in 1000 msec\n");
 164 }
 165
 166 /**
 167  * pcie_write_cmd - Issue controller command
 168  * @ctrl: controller to which the command is issued
 169  * @cmd:  command value written to slot control register
 170  * @mask: bitmask of slot control register to be modified
 171  */
 172 static int pcie_write_cmd(struct controller *ctrl, u16 cmd, u16 mask)
 173 {
 174         int retval = 0;
 175         u16 slot_status;
 176         u16 slot_ctrl;
 177
 178         mutex_lock(&ctrl->ctrl_lock);
 179
 180         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 181         if (retval) {
 182                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 183                          __func__);
 184                 goto out;
 185         }
 186
 187         if (slot_status & PCI_EXP_SLTSTA_CC) {
 188                 if (!ctrl->no_cmd_complete) {
 189                         /*
 190                          * After 1 sec and CMD_COMPLETED still not set, just
 191                          * proceed forward to issue the next command according
 192                          * to spec. Just print out the error message.
 193                          */
 194                         ctrl_dbg(ctrl, "CMD_COMPLETED not clear after 1 sec\n");
 195                 } else if (!NO_CMD_CMPL(ctrl)) {
 196                         /*
 197                          * This controller semms to notify of command completed
 198                          * event even though it supports none of power
 199                          * controller, attention led, power led and EMI.
 200                          */
 201                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Need to "
 202                                  "wait for command completed event.\n");
 203                         ctrl->no_cmd_complete = 0;
 204                 } else {
 205                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Maybe "
 206                                  "the controller is broken.\n");
 207                 }
 208         }
 209
 210         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 211         if (retval) {
 212                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 213                 goto out;
 214         }
 215
 216         slot_ctrl &= ~mask;
 217         slot_ctrl |= (cmd & mask);
 218         ctrl->cmd_busy = 1;
 219         smp_mb();
 220         retval = pciehp_writew(ctrl, PCI_EXP_SLTCTL, slot_ctrl);
 221         if (retval)
 222                 ctrl_err(ctrl, "Cannot write to SLOTCTRL register\n");
 223
 224         /*
 225          * Wait for command completion.
 226          */
 227         if (!retval && !ctrl->no_cmd_complete) {
 228                 int poll = 0;
 229                 /*
 230                  * if hotplug interrupt is not enabled or command
 231                  * completed interrupt is not enabled, we need to poll
 232                  * command completed event.
 233                  */
 234                 if (!(slot_ctrl & PCI_EXP_SLTCTL_HPIE) ||
 235                     !(slot_ctrl & PCI_EXP_SLTCTL_CCIE))
 236                         poll = 1;
 237                 pcie_wait_cmd(ctrl, poll);
 238         }
 239  out:
 240         mutex_unlock(&ctrl->ctrl_lock);
 241         return retval;
 242 }
 243
 244 static inline int check_link_active(struct controller *ctrl)
 245 {
 246         u16 link_status;
 247
 248         if (pciehp_readw(ctrl, PCI_EXP_LNKSTA, &link_status))
 249                 return 0;
 250         return !!(link_status & PCI_EXP_LNKSTA_DLLLA);
 251 }
 252
 253 static void pcie_wait_link_active(struct controller *ctrl)
 254 {
 255         int timeout = 1000;
 256
 257         if (check_link_active(ctrl))
 258                 return;
 259         while (timeout > 0) {
 260                 msleep(10);
 261                 timeout -= 10;
 262                 if (check_link_active(ctrl))
 263                         return;
 264         }
 265         ctrl_dbg(ctrl, "Data Link Layer Link Active not set in 1000 msec\n");
 266 }
 267
 268 int pciehp_check_link_status(struct controller *ctrl)
 269 {
 270         u16 lnk_status;
 271         int retval = 0;
 272
 273         /*
 274          * Data Link Layer Link Active Reporting must be capable for
 275          * hot-plug capable downstream port. But old controller might
 276          * not implement it. In this case, we wait for 1000 ms.
 277          */
 278         if (ctrl->link_active_reporting)
 279                 pcie_wait_link_active(ctrl);
 280         else
 281                 msleep(1000);
 282
 283         /*
 284          * Need to wait for 1000 ms after Data Link Layer Link Active
 285          * (DLLLA) bit reads 1b before sending configuration request.
 286          * We need it before checking Link Training (LT) bit becuase
 287          * LT is still set even after DLLLA bit is set on some platform.
 288          */
 289         msleep(1000);
 290
 291         retval = pciehp_readw(ctrl, PCI_EXP_LNKSTA, &lnk_status);
 292         if (retval) {
 293                 ctrl_err(ctrl, "Cannot read LNKSTATUS register\n");
 294                 return retval;
 295         }
 296
 297         ctrl_dbg(ctrl, "%s: lnk_status = %x\n", __func__, lnk_status);
 298         if ((lnk_status & PCI_EXP_LNKSTA_LT) ||
 299             !(lnk_status & PCI_EXP_LNKSTA_NLW)) {
 300                 ctrl_err(ctrl, "Link Training Error occurs \n");
 301                 retval = -1;
 302                 return retval;
 303         }
 304
 305         pcie_update_link_speed(ctrl->pcie->port->subordinate, lnk_status);
 306
 307         return retval;
 308 }
 309
 310 int pciehp_get_attention_status(struct slot *slot, u8 *status)
 311 {
 312         struct controller *ctrl = slot->ctrl;
 313         u16 slot_ctrl;
 314         u8 atten_led_state;
 315         int retval = 0;
 316
 317         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 318         if (retval) {
 319                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 320                 return retval;
 321         }
 322
 323         ctrl_dbg(ctrl, "%s: SLOTCTRL %x, value read %x\n", __func__,
 324                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
 325
 326         atten_led_state = (slot_ctrl & PCI_EXP_SLTCTL_AIC) >> 6;
 327
 328         switch (atten_led_state) {
 329         case 0:
 330                 *status = 0xFF; /* Reserved */
 331                 break;
 332         case 1:
 333                 *status = 1;    /* On */
 334                 break;
 335         case 2:
 336                 *status = 2;    /* Blink */
 337                 break;
 338         case 3:
 339                 *status = 0;    /* Off */
 340                 break;
 341         default:
 342                 *status = 0xFF;
 343                 break;
 344         }
 345
 346         return 0;
 347 }
 348
 349 int pciehp_get_power_status(struct slot *slot, u8 *status)
 350 {
 351         struct controller *ctrl = slot->ctrl;
 352         u16 slot_ctrl;
 353         u8 pwr_state;
 354         int     retval = 0;
 355
 356         retval = pciehp_readw(ctrl, PCI_EXP_SLTCTL, &slot_ctrl);
 357         if (retval) {
 358                 ctrl_err(ctrl, "%s: Cannot read SLOTCTRL register\n", __func__);
 359                 return retval;
 360         }
 361         ctrl_dbg(ctrl, "%s: SLOTCTRL %x value read %x\n", __func__,
 362                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
 363
 364         pwr_state = (slot_ctrl & PCI_EXP_SLTCTL_PCC) >> 10;
 365
 366         switch (pwr_state) {
 367         case 0:
 368                 *status = 1;
 369                 break;
 370         case 1:
 371                 *status = 0;
 372                 break;
 373         default:
 374                 *status = 0xFF;
 375                 break;
 376         }
 377
 378         return retval;
 379 }
 380
 381 int pciehp_get_latch_status(struct slot *slot, u8 *status)
 382 {
 383         struct controller *ctrl = slot->ctrl;
 384         u16 slot_status;
 385         int retval;
 386
 387         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 388         if (retval) {
 389                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 390                          __func__);
 391                 return retval;
 392         }
 393         *status = !!(slot_status & PCI_EXP_SLTSTA_MRLSS);
 394         return 0;
 395 }
 396
 397 int pciehp_get_adapter_status(struct slot *slot, u8 *status)
 398 {
 399         struct controller *ctrl = slot->ctrl;
 400         u16 slot_status;
 401         int retval;
 402
 403         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 404         if (retval) {
 405                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 406                          __func__);
 407                 return retval;
 408         }
 409         *status = !!(slot_status & PCI_EXP_SLTSTA_PDS);
 410         return 0;
 411 }
 412
 413 int pciehp_query_power_fault(struct slot *slot)
 414 {
 415         struct controller *ctrl = slot->ctrl;
 416         u16 slot_status;
 417         int retval;
 418
 419         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 420         if (retval) {
 421                 ctrl_err(ctrl, "Cannot check for power fault\n");
 422                 return retval;
 423         }
 424         return !!(slot_status & PCI_EXP_SLTSTA_PFD);
 425 }
 426
 427 int pciehp_set_attention_status(struct slot *slot, u8 value)
 428 {
 429         struct controller *ctrl = slot->ctrl;
 430         u16 slot_cmd;
 431         u16 cmd_mask;
 432
 433         cmd_mask = PCI_EXP_SLTCTL_AIC;
 434         switch (value) {
 435         case 0 :        /* turn off */
 436                 slot_cmd = 0x00C0;
 437                 break;
 438         case 1:         /* turn on */
 439                 slot_cmd = 0x0040;
 440                 break;
 441         case 2:         /* turn blink */
 442                 slot_cmd = 0x0080;
 443                 break;
 444         default:
 445                 return -EINVAL;
 446         }
 447         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 448                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 449         return pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 450 }
 451
 452 void pciehp_green_led_on(struct slot *slot)
 453 {
 454         struct controller *ctrl = slot->ctrl;
 455         u16 slot_cmd;
 456         u16 cmd_mask;
 457
 458         slot_cmd = 0x0100;
 459         cmd_mask = PCI_EXP_SLTCTL_PIC;
 460         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 461         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 462                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 463 }
 464
 465 void pciehp_green_led_off(struct slot *slot)
 466 {
 467         struct controller *ctrl = slot->ctrl;
 468         u16 slot_cmd;
 469         u16 cmd_mask;
 470
 471         slot_cmd = 0x0300;
 472         cmd_mask = PCI_EXP_SLTCTL_PIC;
 473         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 474         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 475                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 476 }
 477
 478 void pciehp_green_led_blink(struct slot *slot)
 479 {
 480         struct controller *ctrl = slot->ctrl;
 481         u16 slot_cmd;
 482         u16 cmd_mask;
 483
 484         slot_cmd = 0x0200;
 485         cmd_mask = PCI_EXP_SLTCTL_PIC;
 486         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 487         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 488                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 489 }
 490
 491 int pciehp_power_on_slot(struct slot * slot)
 492 {
 493         struct controller *ctrl = slot->ctrl;
 494         u16 slot_cmd;
 495         u16 cmd_mask;
 496         u16 slot_status;
 497         int retval = 0;
 498
 499         /* Clear sticky power-fault bit from previous power failures */
 500         retval = pciehp_readw(ctrl, PCI_EXP_SLTSTA, &slot_status);
 501         if (retval) {
 502                 ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS register\n",
 503                          __func__);
 504                 return retval;
 505         }
 506         slot_status &= PCI_EXP_SLTSTA_PFD;
 507         if (slot_status) {
 508                 retval = pciehp_writew(ctrl, PCI_EXP_SLTSTA, slot_status);
 509                 if (retval) {
 510                         ctrl_err(ctrl,
 511                                  "%s: Cannot write to SLOTSTATUS register\n",
 512                                  __func__);
 513                         return retval;
 514                 }
 515         }
 516         ctrl->power_fault_detected = 0;
 517
 518         slot_cmd = POWER_ON;
 519         cmd_mask = PCI_EXP_SLTCTL_PCC;
 520         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 521         if (retval) {
 522                 ctrl_err(ctrl, "Write %x command failed!\n", slot_cmd);
 523                 return retval;
 524         }
 525         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 526                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 527
 528         return retval;
 529 }
 530
 531 int pciehp_power_off_slot(struct slot * slot)
 532 {
 533         struct controller *ctrl = slot->ctrl;
 534         u16 slot_cmd;
 535         u16 cmd_mask;
 536         int retval;
 537
 538         slot_cmd = POWER_OFF;
 539         cmd_mask = PCI_EXP_SLTCTL_PCC;
 540         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 541         if (retval) {
 542                 ctrl_err(ctrl, "Write command failed!\n");
 543                 return retval;
 544         }
 545         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 546                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 547         return 0;
 548 }
 549
 550 static irqreturn_t pcie_isr(int irq, void *dev_id)
 551 {
 552         struct controller *ctrl = (struct controller *)dev_id;
 553         struct slot *slot = ctrl->slot;
 554         u16 detected, intr_loc;
 555
 556         /*
 557          * In order to guarantee that all interrupt events are
 558          * serviced, we need to re-inspect Slot Status register after
 559          * clearing what is presumed to be the last pending interrupt.
 560          */
 561         intr_loc = 0;
 562         do {
 563                 if (pciehp_readw(ctrl, PCI_EXP_SLTSTA, &detected)) {
 564                         ctrl_err(ctrl, "%s: Cannot read SLOTSTATUS\n",
 565                                  __func__);
 566                         return IRQ_NONE;
 567                 }
 568
 569                 detected &= (PCI_EXP_SLTSTA_ABP | PCI_EXP_SLTSTA_PFD |
 570                              PCI_EXP_SLTSTA_MRLSC | PCI_EXP_SLTSTA_PDC |
 571                              PCI_EXP_SLTSTA_CC);
 572                 detected &= ~intr_loc;
 573                 intr_loc |= detected;
 574                 if (!intr_loc)
 575                         return IRQ_NONE;
 576                 if (detected && pciehp_writew(ctrl, PCI_EXP_SLTSTA, intr_loc)) {
 577                         ctrl_err(ctrl, "%s: Cannot write to SLOTSTATUS\n",
 578                                  __func__);
 579                         return IRQ_NONE;
 580                 }
 581         } while (detected);
 582
 583         ctrl_dbg(ctrl, "%s: intr_loc %x\n", __func__, intr_loc);
 584
 585         /* Check Command Complete Interrupt Pending */
 586         if (intr_loc & PCI_EXP_SLTSTA_CC) {
 587                 ctrl->cmd_busy = 0;
 588                 smp_mb();
 589                 wake_up(&ctrl->queue);
 590         }
 591
 592         if (!(intr_loc & ~PCI_EXP_SLTSTA_CC))
 593                 return IRQ_HANDLED;
 594
 595         /* Check MRL Sensor Changed */
 596         if (intr_loc & PCI_EXP_SLTSTA_MRLSC)
 597                 pciehp_handle_switch_change(slot);
 598
 599         /* Check Attention Button Pressed */
 600         if (intr_loc & PCI_EXP_SLTSTA_ABP)
 601                 pciehp_handle_attention_button(slot);
 602
 603         /* Check Presence Detect Changed */
 604         if (intr_loc & PCI_EXP_SLTSTA_PDC)
 605                 pciehp_handle_presence_change(slot);
 606
 607         /* Check Power Fault Detected */
 608         if ((intr_loc & PCI_EXP_SLTSTA_PFD) && !ctrl->power_fault_detected) {
 609                 ctrl->power_fault_detected = 1;
 610                 pciehp_handle_power_fault(slot);
 611         }
 612         return IRQ_HANDLED;
 613 }
 614
 615 int pciehp_get_max_lnk_width(struct slot *slot,
 616                                  enum pcie_link_width *value)
 617 {
 618         struct controller *ctrl = slot->ctrl;
 619         enum pcie_link_width lnk_wdth;
 620         u32     lnk_cap;
 621         int retval = 0;
 622
 623         retval = pciehp_readl(ctrl, PCI_EXP_LNKCAP, &lnk_cap);
 624         if (retval) {
 625                 ctrl_err(ctrl, "%s: Cannot read LNKCAP register\n", __func__);
 626                 return retval;
 627         }
 628
 629         switch ((lnk_cap & PCI_EXP_LNKSTA_NLW) >> 4){
 630         case 0:
 631                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 632                 break;
 633         case 1:
 634                 lnk_wdth = PCIE_LNK_X1;
 635                 break;
 636         case 2:
 637                 lnk_wdth = PCIE_LNK_X2;
 638                 break;
 639         case 4:
 640                 lnk_wdth = PCIE_LNK_X4;
 641                 break;
 642         case 8:
 643                 lnk_wdth = PCIE_LNK_X8;
 644                 break;
 645         case 12:
 646                 lnk_wdth = PCIE_LNK_X12;
 647                 break;
 648         case 16:
 649                 lnk_wdth = PCIE_LNK_X16;
 650                 break;
 651         case 32:
 652                 lnk_wdth = PCIE_LNK_X32;
 653                 break;
 654         default:
 655                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 656                 break;
 657         }
 658
 659         *value = lnk_wdth;
 660         ctrl_dbg(ctrl, "Max link width = %d\n", lnk_wdth);
 661
 662         return retval;
 663 }
 664
 665 int pciehp_get_cur_lnk_width(struct slot *slot,
 666                                  enum pcie_link_width *value)
 667 {
 668         struct controller *ctrl = slot->ctrl;
 669         enum pcie_link_width lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 670         int retval = 0;
 671         u16 lnk_status;
 672
 673         retval = pciehp_readw(ctrl, PCI_EXP_LNKSTA, &lnk_status);
 674         if (retval) {
 675                 ctrl_err(ctrl, "%s: Cannot read LNKSTATUS register\n",
 676                          __func__);
 677                 return retval;
 678         }
 679
 680         switch ((lnk_status & PCI_EXP_LNKSTA_NLW) >> 4){
 681         case 0:
 682                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 683                 break;
 684         case 1:
 685                 lnk_wdth = PCIE_LNK_X1;
 686                 break;
 687         case 2:
 688                 lnk_wdth = PCIE_LNK_X2;
 689                 break;
 690         case 4:
 691                 lnk_wdth = PCIE_LNK_X4;
 692                 break;
 693         case 8:
 694                 lnk_wdth = PCIE_LNK_X8;
 695                 break;
 696         case 12:
 697                 lnk_wdth = PCIE_LNK_X12;
 698                 break;
 699         case 16:
 700                 lnk_wdth = PCIE_LNK_X16;
 701                 break;
 702         case 32:
 703                 lnk_wdth = PCIE_LNK_X32;
 704                 break;
 705         default:
 706                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 707                 break;
 708         }
 709
 710         *value = lnk_wdth;
 711         ctrl_dbg(ctrl, "Current link width = %d\n", lnk_wdth);
 712
 713         return retval;
 714 }
 715
 716 int pcie_enable_notification(struct controller *ctrl)
 717 {
 718         u16 cmd, mask;
 719
 720         /*
 721          * TBD: Power fault detected software notification support.
 722          *
 723          * Power fault detected software notification is not enabled
 724          * now, because it caused power fault detected interrupt storm
 725          * on some machines. On those machines, power fault detected
 726          * bit in the slot status register was set again immediately
 727          * when it is cleared in the interrupt service routine, and
 728          * next power fault detected interrupt was notified again.
 729          */
 730         cmd = PCI_EXP_SLTCTL_PDCE;
 731         if (ATTN_BUTTN(ctrl))
 732                 cmd |= PCI_EXP_SLTCTL_ABPE;
 733         if (MRL_SENS(ctrl))
 734                 cmd |= PCI_EXP_SLTCTL_MRLSCE;
 735         if (!pciehp_poll_mode)
 736                 cmd |= PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE;
 737
 738         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 739                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 740                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE);
 741
 742         if (pcie_write_cmd(ctrl, cmd, mask)) {
 743                 ctrl_err(ctrl, "Cannot enable software notification\n");
 744                 return -1;
 745         }
 746         return 0;
 747 }
 748
 749 static void pcie_disable_notification(struct controller *ctrl)
 750 {
 751         u16 mask;
 752         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 753                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 754                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE |
 755                 PCI_EXP_SLTCTL_DLLSCE);
 756         if (pcie_write_cmd(ctrl, 0, mask))
 757                 ctrl_warn(ctrl, "Cannot disable software notification\n");
 758 }
 759
 760 int pcie_init_notification(struct controller *ctrl)
 761 {
 762         if (pciehp_request_irq(ctrl))
 763                 return -1;
 764         if (pcie_enable_notification(ctrl)) {
 765                 pciehp_free_irq(ctrl);
 766                 return -1;
 767         }
 768         ctrl->notification_enabled = 1;
 769         return 0;
 770 }
 771
 772 static void pcie_shutdown_notification(struct controller *ctrl)
 773 {
 774         if (ctrl->notification_enabled) {
 775                 pcie_disable_notification(ctrl);
 776                 pciehp_free_irq(ctrl);
 777                 ctrl->notification_enabled = 0;
 778         }
 779 }
 780
 781 static int pcie_init_slot(struct controller *ctrl)
 782 {
 783         struct slot *slot;
 784
 785         slot = kzalloc(sizeof(*slot), GFP_KERNEL);
 786         if (!slot)
 787                 return -ENOMEM;
 788
 789         slot->ctrl = ctrl;
 790         mutex_init(&slot->lock);
 791         INIT_DELAYED_WORK(&slot->work, pciehp_queue_pushbutton_work);
 792         ctrl->slot = slot;
 793         return 0;
 794 }
 795
 796 static void pcie_cleanup_slot(struct controller *ctrl)
 797 {
 798         struct slot *slot = ctrl->slot;
 799         cancel_delayed_work(&slot->work);
 800         flush_workqueue(pciehp_wq);
 801         flush_workqueue(pciehp_ordered_wq);
 802         kfree(slot);
 803 }
 804
 805 static inline void dbg_ctrl(struct controller *ctrl)
 806 {
 807         int i;
 808         u16 reg16;
 809         struct pci_dev *pdev = ctrl->pcie->port;
 810
 811         if (!pciehp_debug)
 812                 return;
 813
 814         ctrl_info(ctrl, "Hotplug Controller:\n");
 815         ctrl_info(ctrl, "  Seg/Bus/Dev/Func/IRQ : %s IRQ %d\n",
 816                   pci_name(pdev), pdev->irq);
 817         ctrl_info(ctrl, "  Vendor ID            : 0x%04x\n", pdev->vendor);
 818         ctrl_info(ctrl, "  Device ID            : 0x%04x\n", pdev->device);
 819         ctrl_info(ctrl, "  Subsystem ID         : 0x%04x\n",
 820                   pdev->subsystem_device);
 821         ctrl_info(ctrl, "  Subsystem Vendor ID  : 0x%04x\n",
 822                   pdev->subsystem_vendor);
 823         ctrl_info(ctrl, "  PCIe Cap offset      : 0x%02x\n",
 824                   pci_pcie_cap(pdev));
 825         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
 826                 if (!pci_resource_len(pdev, i))
 827                         continue;
 828                 ctrl_info(ctrl, "  PCI resource [%d]     : %pR\n",
 829                           i, &pdev->resource[i]);
 830         }
 831         ctrl_info(ctrl, "Slot Capabilities      : 0x%08x\n", ctrl->slot_cap);
 832         ctrl_info(ctrl, "  Physical Slot Number : %d\n", PSN(ctrl));
 833         ctrl_info(ctrl, "  Attention Button     : %3s\n",
 834                   ATTN_BUTTN(ctrl) ? "yes" : "no");
 835         ctrl_info(ctrl, "  Power Controller     : %3s\n",
 836                   POWER_CTRL(ctrl) ? "yes" : "no");
 837         ctrl_info(ctrl, "  MRL Sensor           : %3s\n",
 838                   MRL_SENS(ctrl)   ? "yes" : "no");
 839         ctrl_info(ctrl, "  Attention Indicator  : %3s\n",
 840                   ATTN_LED(ctrl)   ? "yes" : "no");
 841         ctrl_info(ctrl, "  Power Indicator      : %3s\n",
 842                   PWR_LED(ctrl)    ? "yes" : "no");
 843         ctrl_info(ctrl, "  Hot-Plug Surprise    : %3s\n",
 844                   HP_SUPR_RM(ctrl) ? "yes" : "no");
 845         ctrl_info(ctrl, "  EMI Present          : %3s\n",
 846                   EMI(ctrl)        ? "yes" : "no");
 847         ctrl_info(ctrl, "  Command Completed    : %3s\n",
 848                   NO_CMD_CMPL(ctrl) ? "no" : "yes");
 849         pciehp_readw(ctrl, PCI_EXP_SLTSTA, &reg16);
 850         ctrl_info(ctrl, "Slot Status            : 0x%04x\n", reg16);
 851         pciehp_readw(ctrl, PCI_EXP_SLTCTL, &reg16);
 852         ctrl_info(ctrl, "Slot Control           : 0x%04x\n", reg16);
 853 }
 854
 855 struct controller *pcie_init(struct pcie_device *dev)
 856 {
 857         struct controller *ctrl;
 858         u32 slot_cap, link_cap;
 859         struct pci_dev *pdev = dev->port;
 860
 861         ctrl = kzalloc(sizeof(*ctrl), GFP_KERNEL);
 862         if (!ctrl) {
 863                 dev_err(&dev->device, "%s: Out of memory\n", __func__);
 864                 goto abort;
 865         }
 866         ctrl->pcie = dev;
 867         if (!pci_pcie_cap(pdev)) {
 868                 ctrl_err(ctrl, "Cannot find PCI Express capability\n");
 869                 goto abort_ctrl;
 870         }
 871         if (pciehp_readl(ctrl, PCI_EXP_SLTCAP, &slot_cap)) {
 872                 ctrl_err(ctrl, "Cannot read SLOTCAP register\n");
 873                 goto abort_ctrl;
 874         }
 875
 876         ctrl->slot_cap = slot_cap;
 877         mutex_init(&ctrl->ctrl_lock);
 878         init_waitqueue_head(&ctrl->queue);
 879         dbg_ctrl(ctrl);
 880         /*
 881          * Controller doesn't notify of command completion if the "No
 882          * Command Completed Support" bit is set in Slot Capability
 883          * register or the controller supports none of power
 884          * controller, attention led, power led and EMI.
 885          */
 886         if (NO_CMD_CMPL(ctrl) ||
 887             !(POWER_CTRL(ctrl) | ATTN_LED(ctrl) | PWR_LED(ctrl) | EMI(ctrl)))
 888             ctrl->no_cmd_complete = 1;
 889
 890         /* Check if Data Link Layer Link Active Reporting is implemented */
 891         if (pciehp_readl(ctrl, PCI_EXP_LNKCAP, &link_cap)) {
 892                 ctrl_err(ctrl, "%s: Cannot read LNKCAP register\n", __func__);
 893                 goto abort_ctrl;
 894         }
 895         if (link_cap & PCI_EXP_LNKCAP_DLLLARC) {
 896                 ctrl_dbg(ctrl, "Link Active Reporting supported\n");
 897                 ctrl->link_active_reporting = 1;
 898         }
 899
 900         /* Clear all remaining event bits in Slot Status register */
 901         if (pciehp_writew(ctrl, PCI_EXP_SLTSTA, 0x1f))
 902                 goto abort_ctrl;
 903
 904         /* Disable sotfware notification */
 905         pcie_disable_notification(ctrl);
 906
 907         ctrl_info(ctrl, "HPC vendor_id %x device_id %x ss_vid %x ss_did %x\n",
 908                   pdev->vendor, pdev->device, pdev->subsystem_vendor,
 909                   pdev->subsystem_device);
 910
 911         if (pcie_init_slot(ctrl))
 912                 goto abort_ctrl;
 913
 914         return ctrl;
 915
 916 abort_ctrl:
 917         kfree(ctrl);
 918 abort:
 919         return NULL;
 920 }
 921
 922 void pciehp_release_ctrl(struct controller *ctrl)
 923 {
 924         pcie_shutdown_notification(ctrl);
 925         pcie_cleanup_slot(ctrl);
 926         kfree(ctrl);
 927 }