drivers/pci/hotplug/pciehp_hpc.c

   1 /*
   2  * PCI Express PCI Hot Plug Driver
   3  *
   4  * Copyright (C) 1995,2001 Compaq Computer Corporation
   5  * Copyright (C) 2001 Greg Kroah-Hartman (greg@kroah.com)
   6  * Copyright (C) 2001 IBM Corp.
   7  * Copyright (C) 2003-2004 Intel Corporation
   8  *
   9  * All rights reserved.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or (at
  14  * your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful, but
  17  * WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  19  * NON INFRINGEMENT.  See the GNU General Public License for more
  20  * details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  *
  26  * Send feedback to <greg@kroah.com>,<kristen.c.accardi@intel.com>
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/types.h>
  33 #include <linux/signal.h>
  34 #include <linux/jiffies.h>
  35 #include <linux/timer.h>
  36 #include <linux/pci.h>
  37 #include <linux/interrupt.h>
  38 #include <linux/time.h>
  39 #include <linux/slab.h>
  40
  41 #include "../pci.h"
  42 #include "pciehp.h"
  43
  44 static inline struct pci_dev *ctrl_dev(struct controller *ctrl)
  45 {
  46         return ctrl->pcie->port;
  47 }
  48
  49 /* Power Control Command */
  50 #define POWER_ON        0
  51 #define POWER_OFF       PCI_EXP_SLTCTL_PCC
  52
  53 static irqreturn_t pcie_isr(int irq, void *dev_id);
  54 static void start_int_poll_timer(struct controller *ctrl, int sec);
  55
  56 /* This is the interrupt polling timeout function. */
  57 static void int_poll_timeout(unsigned long data)
  58 {
  59         struct controller *ctrl = (struct controller *)data;
  60
  61         /* Poll for interrupt events.  regs == NULL => polling */
  62         pcie_isr(0, ctrl);
  63
  64         init_timer(&ctrl->poll_timer);
  65         if (!pciehp_poll_time)
  66                 pciehp_poll_time = 2; /* default polling interval is 2 sec */
  67
  68         start_int_poll_timer(ctrl, pciehp_poll_time);
  69 }
  70
  71 /* This function starts the interrupt polling timer. */
  72 static void start_int_poll_timer(struct controller *ctrl, int sec)
  73 {
  74         /* Clamp to sane value */
  75         if ((sec <= 0) || (sec > 60))
  76                 sec = 2;
  77
  78         ctrl->poll_timer.function = &int_poll_timeout;
  79         ctrl->poll_timer.data = (unsigned long)ctrl;
  80         ctrl->poll_timer.expires = jiffies + sec * HZ;
  81         add_timer(&ctrl->poll_timer);
  82 }
  83
  84 static inline int pciehp_request_irq(struct controller *ctrl)
  85 {
  86         int retval, irq = ctrl->pcie->irq;
  87
  88         /* Install interrupt polling timer. Start with 10 sec delay */
  89         if (pciehp_poll_mode) {
  90                 init_timer(&ctrl->poll_timer);
  91                 start_int_poll_timer(ctrl, 10);
  92                 return 0;
  93         }
  94
  95         /* Installs the interrupt handler */
  96         retval = request_irq(irq, pcie_isr, IRQF_SHARED, MY_NAME, ctrl);
  97         if (retval)
  98                 ctrl_err(ctrl, "Cannot get irq %d for the hotplug controller\n",
  99                          irq);
 100         return retval;
 101 }
 102
 103 static inline void pciehp_free_irq(struct controller *ctrl)
 104 {
 105         if (pciehp_poll_mode)
 106                 del_timer_sync(&ctrl->poll_timer);
 107         else
 108                 free_irq(ctrl->pcie->irq, ctrl);
 109 }
 110
 111 static int pcie_poll_cmd(struct controller *ctrl)
 112 {
 113         struct pci_dev *pdev = ctrl_dev(ctrl);
 114         u16 slot_status;
 115         int timeout = 1000;
 116
 117         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 118         if (slot_status & PCI_EXP_SLTSTA_CC) {
 119                 pcie_capability_write_word(pdev, PCI_EXP_SLTSTA,
 120                                            PCI_EXP_SLTSTA_CC);
 121                 return 1;
 122         }
 123         while (timeout > 0) {
 124                 msleep(10);
 125                 timeout -= 10;
 126                 pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 127                 if (slot_status & PCI_EXP_SLTSTA_CC) {
 128                         pcie_capability_write_word(pdev, PCI_EXP_SLTSTA,
 129                                                    PCI_EXP_SLTSTA_CC);
 130                         return 1;
 131                 }
 132         }
 133         return 0;       /* timeout */
 134 }
 135
 136 static void pcie_wait_cmd(struct controller *ctrl, int poll)
 137 {
 138         unsigned int msecs = pciehp_poll_mode ? 2500 : 1000;
 139         unsigned long timeout = msecs_to_jiffies(msecs);
 140         int rc;
 141
 142         if (poll)
 143                 rc = pcie_poll_cmd(ctrl);
 144         else
 145                 rc = wait_event_timeout(ctrl->queue, !ctrl->cmd_busy, timeout);
 146         if (!rc)
 147                 ctrl_dbg(ctrl, "Command not completed in 1000 msec\n");
 148 }
 149
 150 /**
 151  * pcie_write_cmd - Issue controller command
 152  * @ctrl: controller to which the command is issued
 153  * @cmd:  command value written to slot control register
 154  * @mask: bitmask of slot control register to be modified
 155  */
 156 static int pcie_write_cmd(struct controller *ctrl, u16 cmd, u16 mask)
 157 {
 158         struct pci_dev *pdev = ctrl_dev(ctrl);
 159         u16 slot_status;
 160         u16 slot_ctrl;
 161
 162         mutex_lock(&ctrl->ctrl_lock);
 163
 164         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 165         if (slot_status & PCI_EXP_SLTSTA_CC) {
 166                 if (!ctrl->no_cmd_complete) {
 167                         /*
 168                          * After 1 sec and CMD_COMPLETED still not set, just
 169                          * proceed forward to issue the next command according
 170                          * to spec. Just print out the error message.
 171                          */
 172                         ctrl_dbg(ctrl, "CMD_COMPLETED not clear after 1 sec\n");
 173                 } else if (!NO_CMD_CMPL(ctrl)) {
 174                         /*
 175                          * This controller seems to notify of command completed
 176                          * event even though it supports none of power
 177                          * controller, attention led, power led and EMI.
 178                          */
 179                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Need to "
 180                                  "wait for command completed event.\n");
 181                         ctrl->no_cmd_complete = 0;
 182                 } else {
 183                         ctrl_dbg(ctrl, "Unexpected CMD_COMPLETED. Maybe "
 184                                  "the controller is broken.\n");
 185                 }
 186         }
 187
 188         pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
 189         slot_ctrl &= ~mask;
 190         slot_ctrl |= (cmd & mask);
 191         ctrl->cmd_busy = 1;
 192         smp_mb();
 193         pcie_capability_write_word(pdev, PCI_EXP_SLTCTL, slot_ctrl);
 194
 195         /*
 196          * Wait for command completion.
 197          */
 198         if (!ctrl->no_cmd_complete) {
 199                 int poll = 0;
 200                 /*
 201                  * if hotplug interrupt is not enabled or command
 202                  * completed interrupt is not enabled, we need to poll
 203                  * command completed event.
 204                  */
 205                 if (!(slot_ctrl & PCI_EXP_SLTCTL_HPIE) ||
 206                     !(slot_ctrl & PCI_EXP_SLTCTL_CCIE))
 207                         poll = 1;
 208                 pcie_wait_cmd(ctrl, poll);
 209         }
 210         mutex_unlock(&ctrl->ctrl_lock);
 211         return 0;
 212 }
 213
 214 static bool check_link_active(struct controller *ctrl)
 215 {
 216         struct pci_dev *pdev = ctrl_dev(ctrl);
 217         u16 lnk_status;
 218         bool ret;
 219
 220         pcie_capability_read_word(pdev, PCI_EXP_LNKSTA, &lnk_status);
 221         ret = !!(lnk_status & PCI_EXP_LNKSTA_DLLLA);
 222
 223         if (ret)
 224                 ctrl_dbg(ctrl, "%s: lnk_status = %x\n", __func__, lnk_status);
 225
 226         return ret;
 227 }
 228
 229 static void __pcie_wait_link_active(struct controller *ctrl, bool active)
 230 {
 231         int timeout = 1000;
 232
 233         if (check_link_active(ctrl) == active)
 234                 return;
 235         while (timeout > 0) {
 236                 msleep(10);
 237                 timeout -= 10;
 238                 if (check_link_active(ctrl) == active)
 239                         return;
 240         }
 241         ctrl_dbg(ctrl, "Data Link Layer Link Active not %s in 1000 msec\n",
 242                         active ? "set" : "cleared");
 243 }
 244
 245 static void pcie_wait_link_active(struct controller *ctrl)
 246 {
 247         __pcie_wait_link_active(ctrl, true);
 248 }
 249
 250 static void pcie_wait_link_not_active(struct controller *ctrl)
 251 {
 252         __pcie_wait_link_active(ctrl, false);
 253 }
 254
 255 static bool pci_bus_check_dev(struct pci_bus *bus, int devfn)
 256 {
 257         u32 l;
 258         int count = 0;
 259         int delay = 1000, step = 20;
 260         bool found = false;
 261
 262         do {
 263                 found = pci_bus_read_dev_vendor_id(bus, devfn, &l, 0);
 264                 count++;
 265
 266                 if (found)
 267                         break;
 268
 269                 msleep(step);
 270                 delay -= step;
 271         } while (delay > 0);
 272
 273         if (count > 1 && pciehp_debug)
 274                 printk(KERN_DEBUG "pci %04x:%02x:%02x.%d id reading try %d times with interval %d ms to get %08x\n",
 275                         pci_domain_nr(bus), bus->number, PCI_SLOT(devfn),
 276                         PCI_FUNC(devfn), count, step, l);
 277
 278         return found;
 279 }
 280
 281 int pciehp_check_link_status(struct controller *ctrl)
 282 {
 283         struct pci_dev *pdev = ctrl_dev(ctrl);
 284         bool found;
 285         u16 lnk_status;
 286
 287         /*
 288          * Data Link Layer Link Active Reporting must be capable for
 289          * hot-plug capable downstream port. But old controller might
 290          * not implement it. In this case, we wait for 1000 ms.
 291          */
 292         if (ctrl->link_active_reporting)
 293                 pcie_wait_link_active(ctrl);
 294         else
 295                 msleep(1000);
 296
 297         /* wait 100ms before read pci conf, and try in 1s */
 298         msleep(100);
 299         found = pci_bus_check_dev(ctrl->pcie->port->subordinate,
 300                                         PCI_DEVFN(0, 0));
 301
 302         pcie_capability_read_word(pdev, PCI_EXP_LNKSTA, &lnk_status);
 303         ctrl_dbg(ctrl, "%s: lnk_status = %x\n", __func__, lnk_status);
 304         if ((lnk_status & PCI_EXP_LNKSTA_LT) ||
 305             !(lnk_status & PCI_EXP_LNKSTA_NLW)) {
 306                 ctrl_err(ctrl, "Link Training Error occurs \n");
 307                 return -1;
 308         }
 309
 310         pcie_update_link_speed(ctrl->pcie->port->subordinate, lnk_status);
 311
 312         if (!found)
 313                 return -1;
 314
 315         return 0;
 316 }
 317
 318 static int __pciehp_link_set(struct controller *ctrl, bool enable)
 319 {
 320         struct pci_dev *pdev = ctrl_dev(ctrl);
 321         u16 lnk_ctrl;
 322
 323         pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &lnk_ctrl);
 324
 325         if (enable)
 326                 lnk_ctrl &= ~PCI_EXP_LNKCTL_LD;
 327         else
 328                 lnk_ctrl |= PCI_EXP_LNKCTL_LD;
 329
 330         pcie_capability_write_word(pdev, PCI_EXP_LNKCTL, lnk_ctrl);
 331         ctrl_dbg(ctrl, "%s: lnk_ctrl = %x\n", __func__, lnk_ctrl);
 332         return 0;
 333 }
 334
 335 static int pciehp_link_enable(struct controller *ctrl)
 336 {
 337         return __pciehp_link_set(ctrl, true);
 338 }
 339
 340 static int pciehp_link_disable(struct controller *ctrl)
 341 {
 342         return __pciehp_link_set(ctrl, false);
 343 }
 344
 345 int pciehp_get_attention_status(struct slot *slot, u8 *status)
 346 {
 347         struct controller *ctrl = slot->ctrl;
 348         struct pci_dev *pdev = ctrl_dev(ctrl);
 349         u16 slot_ctrl;
 350         u8 atten_led_state;
 351
 352         pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
 353         ctrl_dbg(ctrl, "%s: SLOTCTRL %x, value read %x\n", __func__,
 354                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
 355
 356         atten_led_state = (slot_ctrl & PCI_EXP_SLTCTL_AIC) >> 6;
 357
 358         switch (atten_led_state) {
 359         case 0:
 360                 *status = 0xFF; /* Reserved */
 361                 break;
 362         case 1:
 363                 *status = 1;    /* On */
 364                 break;
 365         case 2:
 366                 *status = 2;    /* Blink */
 367                 break;
 368         case 3:
 369                 *status = 0;    /* Off */
 370                 break;
 371         default:
 372                 *status = 0xFF;
 373                 break;
 374         }
 375
 376         return 0;
 377 }
 378
 379 int pciehp_get_power_status(struct slot *slot, u8 *status)
 380 {
 381         struct controller *ctrl = slot->ctrl;
 382         struct pci_dev *pdev = ctrl_dev(ctrl);
 383         u16 slot_ctrl;
 384         u8 pwr_state;
 385
 386         pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
 387         ctrl_dbg(ctrl, "%s: SLOTCTRL %x value read %x\n", __func__,
 388                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
 389
 390         pwr_state = (slot_ctrl & PCI_EXP_SLTCTL_PCC) >> 10;
 391
 392         switch (pwr_state) {
 393         case 0:
 394                 *status = 1;
 395                 break;
 396         case 1:
 397                 *status = 0;
 398                 break;
 399         default:
 400                 *status = 0xFF;
 401                 break;
 402         }
 403
 404         return 0;
 405 }
 406
 407 int pciehp_get_latch_status(struct slot *slot, u8 *status)
 408 {
 409         struct pci_dev *pdev = ctrl_dev(slot->ctrl);
 410         u16 slot_status;
 411
 412         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 413         *status = !!(slot_status & PCI_EXP_SLTSTA_MRLSS);
 414         return 0;
 415 }
 416
 417 int pciehp_get_adapter_status(struct slot *slot, u8 *status)
 418 {
 419         struct pci_dev *pdev = ctrl_dev(slot->ctrl);
 420         u16 slot_status;
 421
 422         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 423         *status = !!(slot_status & PCI_EXP_SLTSTA_PDS);
 424         return 0;
 425 }
 426
 427 int pciehp_query_power_fault(struct slot *slot)
 428 {
 429         struct pci_dev *pdev = ctrl_dev(slot->ctrl);
 430         u16 slot_status;
 431
 432         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 433         return !!(slot_status & PCI_EXP_SLTSTA_PFD);
 434 }
 435
 436 int pciehp_set_attention_status(struct slot *slot, u8 value)
 437 {
 438         struct controller *ctrl = slot->ctrl;
 439         u16 slot_cmd;
 440         u16 cmd_mask;
 441
 442         cmd_mask = PCI_EXP_SLTCTL_AIC;
 443         switch (value) {
 444         case 0 :        /* turn off */
 445                 slot_cmd = 0x00C0;
 446                 break;
 447         case 1:         /* turn on */
 448                 slot_cmd = 0x0040;
 449                 break;
 450         case 2:         /* turn blink */
 451                 slot_cmd = 0x0080;
 452                 break;
 453         default:
 454                 return -EINVAL;
 455         }
 456         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 457                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 458         return pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 459 }
 460
 461 void pciehp_green_led_on(struct slot *slot)
 462 {
 463         struct controller *ctrl = slot->ctrl;
 464         u16 slot_cmd;
 465         u16 cmd_mask;
 466
 467         slot_cmd = 0x0100;
 468         cmd_mask = PCI_EXP_SLTCTL_PIC;
 469         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 470         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 471                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 472 }
 473
 474 void pciehp_green_led_off(struct slot *slot)
 475 {
 476         struct controller *ctrl = slot->ctrl;
 477         u16 slot_cmd;
 478         u16 cmd_mask;
 479
 480         slot_cmd = 0x0300;
 481         cmd_mask = PCI_EXP_SLTCTL_PIC;
 482         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 483         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 484                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 485 }
 486
 487 void pciehp_green_led_blink(struct slot *slot)
 488 {
 489         struct controller *ctrl = slot->ctrl;
 490         u16 slot_cmd;
 491         u16 cmd_mask;
 492
 493         slot_cmd = 0x0200;
 494         cmd_mask = PCI_EXP_SLTCTL_PIC;
 495         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 496         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 497                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 498 }
 499
 500 int pciehp_power_on_slot(struct slot * slot)
 501 {
 502         struct controller *ctrl = slot->ctrl;
 503         struct pci_dev *pdev = ctrl_dev(ctrl);
 504         u16 slot_cmd;
 505         u16 cmd_mask;
 506         u16 slot_status;
 507         int retval;
 508
 509         /* Clear sticky power-fault bit from previous power failures */
 510         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &slot_status);
 511         slot_status &= PCI_EXP_SLTSTA_PFD;
 512         if (slot_status)
 513                 pcie_capability_write_word(pdev, PCI_EXP_SLTSTA, slot_status);
 514         ctrl->power_fault_detected = 0;
 515
 516         slot_cmd = POWER_ON;
 517         cmd_mask = PCI_EXP_SLTCTL_PCC;
 518         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 519         if (retval) {
 520                 ctrl_err(ctrl, "Write %x command failed!\n", slot_cmd);
 521                 return retval;
 522         }
 523         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 524                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 525
 526         retval = pciehp_link_enable(ctrl);
 527         if (retval)
 528                 ctrl_err(ctrl, "%s: Can not enable the link!\n", __func__);
 529
 530         return retval;
 531 }
 532
 533 int pciehp_power_off_slot(struct slot * slot)
 534 {
 535         struct controller *ctrl = slot->ctrl;
 536         u16 slot_cmd;
 537         u16 cmd_mask;
 538         int retval;
 539
 540         /* Disable the link at first */
 541         pciehp_link_disable(ctrl);
 542         /* wait the link is down */
 543         if (ctrl->link_active_reporting)
 544                 pcie_wait_link_not_active(ctrl);
 545         else
 546                 msleep(1000);
 547
 548         slot_cmd = POWER_OFF;
 549         cmd_mask = PCI_EXP_SLTCTL_PCC;
 550         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 551         if (retval) {
 552                 ctrl_err(ctrl, "Write command failed!\n");
 553                 return retval;
 554         }
 555         ctrl_dbg(ctrl, "%s: SLOTCTRL %x write cmd %x\n", __func__,
 556                  pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_cmd);
 557         return 0;
 558 }
 559
 560 static irqreturn_t pcie_isr(int irq, void *dev_id)
 561 {
 562         struct controller *ctrl = (struct controller *)dev_id;
 563         struct pci_dev *pdev = ctrl_dev(ctrl);
 564         struct slot *slot = ctrl->slot;
 565         u16 detected, intr_loc;
 566
 567         /*
 568          * In order to guarantee that all interrupt events are
 569          * serviced, we need to re-inspect Slot Status register after
 570          * clearing what is presumed to be the last pending interrupt.
 571          */
 572         intr_loc = 0;
 573         do {
 574                 pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &detected);
 575
 576                 detected &= (PCI_EXP_SLTSTA_ABP | PCI_EXP_SLTSTA_PFD |
 577                              PCI_EXP_SLTSTA_MRLSC | PCI_EXP_SLTSTA_PDC |
 578                              PCI_EXP_SLTSTA_CC);
 579                 detected &= ~intr_loc;
 580                 intr_loc |= detected;
 581                 if (!intr_loc)
 582                         return IRQ_NONE;
 583                 if (detected)
 584                         pcie_capability_write_word(pdev, PCI_EXP_SLTSTA,
 585                                                    intr_loc);
 586         } while (detected);
 587
 588         ctrl_dbg(ctrl, "%s: intr_loc %x\n", __func__, intr_loc);
 589
 590         /* Check Command Complete Interrupt Pending */
 591         if (intr_loc & PCI_EXP_SLTSTA_CC) {
 592                 ctrl->cmd_busy = 0;
 593                 smp_mb();
 594                 wake_up(&ctrl->queue);
 595         }
 596
 597         if (!(intr_loc & ~PCI_EXP_SLTSTA_CC))
 598                 return IRQ_HANDLED;
 599
 600         /* Check MRL Sensor Changed */
 601         if (intr_loc & PCI_EXP_SLTSTA_MRLSC)
 602                 pciehp_handle_switch_change(slot);
 603
 604         /* Check Attention Button Pressed */
 605         if (intr_loc & PCI_EXP_SLTSTA_ABP)
 606                 pciehp_handle_attention_button(slot);
 607
 608         /* Check Presence Detect Changed */
 609         if (intr_loc & PCI_EXP_SLTSTA_PDC)
 610                 pciehp_handle_presence_change(slot);
 611
 612         /* Check Power Fault Detected */
 613         if ((intr_loc & PCI_EXP_SLTSTA_PFD) && !ctrl->power_fault_detected) {
 614                 ctrl->power_fault_detected = 1;
 615                 pciehp_handle_power_fault(slot);
 616         }
 617         return IRQ_HANDLED;
 618 }
 619
 620 int pcie_enable_notification(struct controller *ctrl)
 621 {
 622         u16 cmd, mask;
 623
 624         /*
 625          * TBD: Power fault detected software notification support.
 626          *
 627          * Power fault detected software notification is not enabled
 628          * now, because it caused power fault detected interrupt storm
 629          * on some machines. On those machines, power fault detected
 630          * bit in the slot status register was set again immediately
 631          * when it is cleared in the interrupt service routine, and
 632          * next power fault detected interrupt was notified again.
 633          */
 634         cmd = PCI_EXP_SLTCTL_PDCE;
 635         if (ATTN_BUTTN(ctrl))
 636                 cmd |= PCI_EXP_SLTCTL_ABPE;
 637         if (MRL_SENS(ctrl))
 638                 cmd |= PCI_EXP_SLTCTL_MRLSCE;
 639         if (!pciehp_poll_mode)
 640                 cmd |= PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE;
 641
 642         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 643                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 644                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE);
 645
 646         if (pcie_write_cmd(ctrl, cmd, mask)) {
 647                 ctrl_err(ctrl, "Cannot enable software notification\n");
 648                 return -1;
 649         }
 650         return 0;
 651 }
 652
 653 static void pcie_disable_notification(struct controller *ctrl)
 654 {
 655         u16 mask;
 656         mask = (PCI_EXP_SLTCTL_PDCE | PCI_EXP_SLTCTL_ABPE |
 657                 PCI_EXP_SLTCTL_MRLSCE | PCI_EXP_SLTCTL_PFDE |
 658                 PCI_EXP_SLTCTL_HPIE | PCI_EXP_SLTCTL_CCIE |
 659                 PCI_EXP_SLTCTL_DLLSCE);
 660         if (pcie_write_cmd(ctrl, 0, mask))
 661                 ctrl_warn(ctrl, "Cannot disable software notification\n");
 662 }
 663
 664 /*
 665  * pciehp has a 1:1 bus:slot relationship so we ultimately want a secondary
 666  * bus reset of the bridge, but if the slot supports surprise removal we need
 667  * to disable presence detection around the bus reset and clear any spurious
 668  * events after.
 669  */
 670 int pciehp_reset_slot(struct slot *slot, int probe)
 671 {
 672         struct controller *ctrl = slot->ctrl;
 673         struct pci_dev *pdev = ctrl_dev(ctrl);
 674
 675         if (probe)
 676                 return 0;
 677
 678         if (HP_SUPR_RM(ctrl)) {
 679                 pcie_write_cmd(ctrl, 0, PCI_EXP_SLTCTL_PDCE);
 680                 if (pciehp_poll_mode)
 681                         del_timer_sync(&ctrl->poll_timer);
 682         }
 683
 684         pci_reset_bridge_secondary_bus(ctrl->pcie->port);
 685
 686         if (HP_SUPR_RM(ctrl)) {
 687                 pcie_capability_write_word(pdev, PCI_EXP_SLTSTA,
 688                                            PCI_EXP_SLTSTA_PDC);
 689                 pcie_write_cmd(ctrl, PCI_EXP_SLTCTL_PDCE, PCI_EXP_SLTCTL_PDCE);
 690                 if (pciehp_poll_mode)
 691                         int_poll_timeout(ctrl->poll_timer.data);
 692         }
 693
 694         return 0;
 695 }
 696
 697 int pcie_init_notification(struct controller *ctrl)
 698 {
 699         if (pciehp_request_irq(ctrl))
 700                 return -1;
 701         if (pcie_enable_notification(ctrl)) {
 702                 pciehp_free_irq(ctrl);
 703                 return -1;
 704         }
 705         ctrl->notification_enabled = 1;
 706         return 0;
 707 }
 708
 709 static void pcie_shutdown_notification(struct controller *ctrl)
 710 {
 711         if (ctrl->notification_enabled) {
 712                 pcie_disable_notification(ctrl);
 713                 pciehp_free_irq(ctrl);
 714                 ctrl->notification_enabled = 0;
 715         }
 716 }
 717
 718 static int pcie_init_slot(struct controller *ctrl)
 719 {
 720         struct slot *slot;
 721
 722         slot = kzalloc(sizeof(*slot), GFP_KERNEL);
 723         if (!slot)
 724                 return -ENOMEM;
 725
 726         slot->wq = alloc_workqueue("pciehp-%u", 0, 0, PSN(ctrl));
 727         if (!slot->wq)
 728                 goto abort;
 729
 730         slot->ctrl = ctrl;
 731         mutex_init(&slot->lock);
 732         INIT_DELAYED_WORK(&slot->work, pciehp_queue_pushbutton_work);
 733         ctrl->slot = slot;
 734         return 0;
 735 abort:
 736         kfree(slot);
 737         return -ENOMEM;
 738 }
 739
 740 static void pcie_cleanup_slot(struct controller *ctrl)
 741 {
 742         struct slot *slot = ctrl->slot;
 743         cancel_delayed_work(&slot->work);
 744         destroy_workqueue(slot->wq);
 745         kfree(slot);
 746 }
 747
 748 static inline void dbg_ctrl(struct controller *ctrl)
 749 {
 750         int i;
 751         u16 reg16;
 752         struct pci_dev *pdev = ctrl->pcie->port;
 753
 754         if (!pciehp_debug)
 755                 return;
 756
 757         ctrl_info(ctrl, "Hotplug Controller:\n");
 758         ctrl_info(ctrl, "  Seg/Bus/Dev/Func/IRQ : %s IRQ %d\n",
 759                   pci_name(pdev), pdev->irq);
 760         ctrl_info(ctrl, "  Vendor ID            : 0x%04x\n", pdev->vendor);
 761         ctrl_info(ctrl, "  Device ID            : 0x%04x\n", pdev->device);
 762         ctrl_info(ctrl, "  Subsystem ID         : 0x%04x\n",
 763                   pdev->subsystem_device);
 764         ctrl_info(ctrl, "  Subsystem Vendor ID  : 0x%04x\n",
 765                   pdev->subsystem_vendor);
 766         ctrl_info(ctrl, "  PCIe Cap offset      : 0x%02x\n",
 767                   pci_pcie_cap(pdev));
 768         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
 769                 if (!pci_resource_len(pdev, i))
 770                         continue;
 771                 ctrl_info(ctrl, "  PCI resource [%d]     : %pR\n",
 772                           i, &pdev->resource[i]);
 773         }
 774         ctrl_info(ctrl, "Slot Capabilities      : 0x%08x\n", ctrl->slot_cap);
 775         ctrl_info(ctrl, "  Physical Slot Number : %d\n", PSN(ctrl));
 776         ctrl_info(ctrl, "  Attention Button     : %3s\n",
 777                   ATTN_BUTTN(ctrl) ? "yes" : "no");
 778         ctrl_info(ctrl, "  Power Controller     : %3s\n",
 779                   POWER_CTRL(ctrl) ? "yes" : "no");
 780         ctrl_info(ctrl, "  MRL Sensor           : %3s\n",
 781                   MRL_SENS(ctrl)   ? "yes" : "no");
 782         ctrl_info(ctrl, "  Attention Indicator  : %3s\n",
 783                   ATTN_LED(ctrl)   ? "yes" : "no");
 784         ctrl_info(ctrl, "  Power Indicator      : %3s\n",
 785                   PWR_LED(ctrl)    ? "yes" : "no");
 786         ctrl_info(ctrl, "  Hot-Plug Surprise    : %3s\n",
 787                   HP_SUPR_RM(ctrl) ? "yes" : "no");
 788         ctrl_info(ctrl, "  EMI Present          : %3s\n",
 789                   EMI(ctrl)        ? "yes" : "no");
 790         ctrl_info(ctrl, "  Command Completed    : %3s\n",
 791                   NO_CMD_CMPL(ctrl) ? "no" : "yes");
 792         pcie_capability_read_word(pdev, PCI_EXP_SLTSTA, &reg16);
 793         ctrl_info(ctrl, "Slot Status            : 0x%04x\n", reg16);
 794         pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &reg16);
 795         ctrl_info(ctrl, "Slot Control           : 0x%04x\n", reg16);
 796 }
 797
 798 struct controller *pcie_init(struct pcie_device *dev)
 799 {
 800         struct controller *ctrl;
 801         u32 slot_cap, link_cap;
 802         struct pci_dev *pdev = dev->port;
 803
 804         ctrl = kzalloc(sizeof(*ctrl), GFP_KERNEL);
 805         if (!ctrl) {
 806                 dev_err(&dev->device, "%s: Out of memory\n", __func__);
 807                 goto abort;
 808         }
 809         ctrl->pcie = dev;
 810         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &slot_cap);
 811         ctrl->slot_cap = slot_cap;
 812         mutex_init(&ctrl->ctrl_lock);
 813         init_waitqueue_head(&ctrl->queue);
 814         dbg_ctrl(ctrl);
 815         /*
 816          * Controller doesn't notify of command completion if the "No
 817          * Command Completed Support" bit is set in Slot Capability
 818          * register or the controller supports none of power
 819          * controller, attention led, power led and EMI.
 820          */
 821         if (NO_CMD_CMPL(ctrl) ||
 822             !(POWER_CTRL(ctrl) | ATTN_LED(ctrl) | PWR_LED(ctrl) | EMI(ctrl)))
 823             ctrl->no_cmd_complete = 1;
 824
 825         /* Check if Data Link Layer Link Active Reporting is implemented */
 826         pcie_capability_read_dword(pdev, PCI_EXP_LNKCAP, &link_cap);
 827         if (link_cap & PCI_EXP_LNKCAP_DLLLARC) {
 828                 ctrl_dbg(ctrl, "Link Active Reporting supported\n");
 829                 ctrl->link_active_reporting = 1;
 830         }
 831
 832         /* Clear all remaining event bits in Slot Status register */
 833         pcie_capability_write_word(pdev, PCI_EXP_SLTSTA, 0x1f);
 834
 835         /* Disable software notification */
 836         pcie_disable_notification(ctrl);
 837
 838         ctrl_info(ctrl, "HPC vendor_id %x device_id %x ss_vid %x ss_did %x\n",
 839                   pdev->vendor, pdev->device, pdev->subsystem_vendor,
 840                   pdev->subsystem_device);
 841
 842         if (pcie_init_slot(ctrl))
 843                 goto abort_ctrl;
 844
 845         return ctrl;
 846
 847 abort_ctrl:
 848         kfree(ctrl);
 849 abort:
 850         return NULL;
 851 }
 852
 853 void pciehp_release_ctrl(struct controller *ctrl)
 854 {
 855         pcie_shutdown_notification(ctrl);
 856         pcie_cleanup_slot(ctrl);
 857         kfree(ctrl);
 858 }