drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/kallsyms.h>
  25 #include <linux/dmi.h>
  26 #include <linux/pci-aspm.h>
  27 #include <linux/ioport.h>
  28 #include "pci.h"
  29
  30 int isa_dma_bridge_buggy;
  31 EXPORT_SYMBOL(isa_dma_bridge_buggy);
  32 int pci_pci_problems;
  33 EXPORT_SYMBOL(pci_pci_problems);
  34
  35 #ifdef CONFIG_PCI_QUIRKS
  36 /*
  37  * This quirk function disables memory decoding and releases memory resources
  38  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
  39  * It also rounds up size to specified alignment.
  40  * Later on, the kernel will assign page-aligned memory resource back
  41  * to the device.
  42  */
  43 static void __devinit quirk_resource_alignment(struct pci_dev *dev)
  44 {
  45         int i;
  46         struct resource *r;
  47         resource_size_t align, size;
  48         u16 command;
  49
  50         if (!pci_is_reassigndev(dev))
  51                 return;
  52
  53         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
  54             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
  55                 dev_warn(&dev->dev,
  56                         "Can't reassign resources to host bridge.\n");
  57                 return;
  58         }
  59
  60         dev_info(&dev->dev,
  61                 "Disabling memory decoding and releasing memory resources.\n");
  62         pci_read_config_word(dev, PCI_COMMAND, &command);
  63         command &= ~PCI_COMMAND_MEMORY;
  64         pci_write_config_word(dev, PCI_COMMAND, command);
  65
  66         align = pci_specified_resource_alignment(dev);
  67         for (i=0; i < PCI_BRIDGE_RESOURCES; i++) {
  68                 r = &dev->resource[i];
  69                 if (!(r->flags & IORESOURCE_MEM))
  70                         continue;
  71                 size = resource_size(r);
  72                 if (size < align) {
  73                         size = align;
  74                         dev_info(&dev->dev,
  75                                 "Rounding up size of resource #%d to %#llx.\n",
  76                                 i, (unsigned long long)size);
  77                 }
  78                 r->end = size - 1;
  79                 r->start = 0;
  80         }
  81         /* Need to disable bridge's resource window,
  82          * to enable the kernel to reassign new resource
  83          * window later on.
  84          */
  85         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
  86             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
  87                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
  88                         r = &dev->resource[i];
  89                         if (!(r->flags & IORESOURCE_MEM))
  90                                 continue;
  91                         r->end = resource_size(r) - 1;
  92                         r->start = 0;
  93                 }
  94                 pci_disable_bridge_window(dev);
  95         }
  96 }
  97 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_resource_alignment);
  98
  99 /* The Mellanox Tavor device gives false positive parity errors
 100  * Mark this device with a broken_parity_status, to allow
 101  * PCI scanning code to "skip" this now blacklisted device.
 102  */
 103 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
 104 {
 105         dev->broken_parity_status = 1;  /* This device gives false positives */
 106 }
 107 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
 108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
 109
 110 /* Deal with broken BIOS'es that neglect to enable passive release,
 111    which can cause problems in combination with the 82441FX/PPro MTRRs */
 112 static void quirk_passive_release(struct pci_dev *dev)
 113 {
 114         struct pci_dev *d = NULL;
 115         unsigned char dlc;
 116
 117         /* We have to make sure a particular bit is set in the PIIX3
 118            ISA bridge, so we have to go out and find it. */
 119         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 120                 pci_read_config_byte(d, 0x82, &dlc);
 121                 if (!(dlc & 1<<1)) {
 122                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
 123                         dlc |= 1<<1;
 124                         pci_write_config_byte(d, 0x82, dlc);
 125                 }
 126         }
 127 }
 128 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 129 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 130
 131 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
 132     but VIA don't answer queries. If you happen to have good contacts at VIA
 133     ask them for me please -- Alan
 134
 135     This appears to be BIOS not version dependent. So presumably there is a
 136     chipset level fix */
 137
 138 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
 139 {
 140         if (!isa_dma_bridge_buggy) {
 141                 isa_dma_bridge_buggy=1;
 142                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
 143         }
 144 }
 145         /*
 146          * Its not totally clear which chipsets are the problematic ones
 147          * We know 82C586 and 82C596 variants are affected.
 148          */
 149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 151 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 152 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 153 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 154 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 155 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 156
 157 /*
 158  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 159  * for some HT machines to use C4 w/o hanging.
 160  */
 161 static void __devinit quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 162 {
 163         u32 pmbase;
 164         u16 pm1a;
 165
 166         pci_read_config_dword(dev, 0x40, &pmbase);
 167         pmbase = pmbase & 0xff80;
 168         pm1a = inw(pmbase);
 169
 170         if (pm1a & 0x10) {
 171                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 172                 outw(0x10, pmbase);
 173         }
 174 }
 175 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 176
 177 /*
 178  *      Chipsets where PCI->PCI transfers vanish or hang
 179  */
 180 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 181 {
 182         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 183                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 184                 pci_pci_problems |= PCIPCI_FAIL;
 185         }
 186 }
 187 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 188 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 189
 190 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 191 {
 192         u8 rev;
 193         pci_read_config_byte(dev, 0x08, &rev);
 194         if (rev == 0x13) {
 195                 /* Erratum 24 */
 196                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 197                 pci_pci_problems |= PCIAGP_FAIL;
 198         }
 199 }
 200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 201
 202 /*
 203  *      Triton requires workarounds to be used by the drivers
 204  */
 205 static void __devinit quirk_triton(struct pci_dev *dev)
 206 {
 207         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 208                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 209                 pci_pci_problems |= PCIPCI_TRITON;
 210         }
 211 }
 212 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 213 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 216
 217 /*
 218  *      VIA Apollo KT133 needs PCI latency patch
 219  *      Made according to a windows driver based patch by George E. Breese
 220  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 221  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 222  *      the info on which Mr Breese based his work.
 223  *
 224  *      Updated based on further information from the site and also on
 225  *      information provided by VIA
 226  */
 227 static void quirk_vialatency(struct pci_dev *dev)
 228 {
 229         struct pci_dev *p;
 230         u8 busarb;
 231         /* Ok we have a potential problem chipset here. Now see if we have
 232            a buggy southbridge */
 233
 234         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 235         if (p!=NULL) {
 236                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 237                 /* Check for buggy part revisions */
 238                 if (p->revision < 0x40 || p->revision > 0x42)
 239                         goto exit;
 240         } else {
 241                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 242                 if (p==NULL)    /* No problem parts */
 243                         goto exit;
 244                 /* Check for buggy part revisions */
 245                 if (p->revision < 0x10 || p->revision > 0x12)
 246                         goto exit;
 247         }
 248
 249         /*
 250          *      Ok we have the problem. Now set the PCI master grant to
 251          *      occur every master grant. The apparent bug is that under high
 252          *      PCI load (quite common in Linux of course) you can get data
 253          *      loss when the CPU is held off the bus for 3 bus master requests
 254          *      This happens to include the IDE controllers....
 255          *
 256          *      VIA only apply this fix when an SB Live! is present but under
 257          *      both Linux and Windows this isnt enough, and we have seen
 258          *      corruption without SB Live! but with things like 3 UDMA IDE
 259          *      controllers. So we ignore that bit of the VIA recommendation..
 260          */
 261
 262         pci_read_config_byte(dev, 0x76, &busarb);
 263         /* Set bit 4 and bi 5 of byte 76 to 0x01
 264            "Master priority rotation on every PCI master grant */
 265         busarb &= ~(1<<5);
 266         busarb |= (1<<4);
 267         pci_write_config_byte(dev, 0x76, busarb);
 268         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 269 exit:
 270         pci_dev_put(p);
 271 }
 272 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 273 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 274 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 275 /* Must restore this on a resume from RAM */
 276 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 277 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 278 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 279
 280 /*
 281  *      VIA Apollo VP3 needs ETBF on BT848/878
 282  */
 283 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 284 {
 285         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 286                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 287                 pci_pci_problems |= PCIPCI_VIAETBF;
 288         }
 289 }
 290 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 291
 292 static void __devinit quirk_vsfx(struct pci_dev *dev)
 293 {
 294         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 295                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 296                 pci_pci_problems |= PCIPCI_VSFX;
 297         }
 298 }
 299 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 300
 301 /*
 302  *      Ali Magik requires workarounds to be used by the drivers
 303  *      that DMA to AGP space. Latency must be set to 0xA and triton
 304  *      workaround applied too
 305  *      [Info kindly provided by ALi]
 306  */
 307 static void __init quirk_alimagik(struct pci_dev *dev)
 308 {
 309         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 310                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 311                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 312         }
 313 }
 314 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 315 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 316
 317 /*
 318  *      Natoma has some interesting boundary conditions with Zoran stuff
 319  *      at least
 320  */
 321 static void __devinit quirk_natoma(struct pci_dev *dev)
 322 {
 323         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 324                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 325                 pci_pci_problems |= PCIPCI_NATOMA;
 326         }
 327 }
 328 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 329 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 330 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 331 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 332 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 333 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 334
 335 /*
 336  *  This chip can cause PCI parity errors if config register 0xA0 is read
 337  *  while DMAs are occurring.
 338  */
 339 static void __devinit quirk_citrine(struct pci_dev *dev)
 340 {
 341         dev->cfg_size = 0xA0;
 342 }
 343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 344
 345 /*
 346  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 347  *  If it's needed, re-allocate the region.
 348  */
 349 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 350 {
 351         struct resource *r = &dev->resource[0];
 352
 353         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 354                 r->start = 0;
 355                 r->end = 0x3ffffff;
 356         }
 357 }
 358 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 359 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 360
 361 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 362         unsigned size, int nr, const char *name)
 363 {
 364         region &= ~(size-1);
 365         if (region) {
 366                 struct pci_bus_region bus_region;
 367                 struct resource *res = dev->resource + nr;
 368
 369                 res->name = pci_name(dev);
 370                 res->start = region;
 371                 res->end = region + size - 1;
 372                 res->flags = IORESOURCE_IO;
 373
 374                 /* Convert from PCI bus to resource space.  */
 375                 bus_region.start = res->start;
 376                 bus_region.end = res->end;
 377                 pcibios_bus_to_resource(dev, res, &bus_region);
 378
 379                 pci_claim_resource(dev, nr);
 380                 dev_info(&dev->dev, "quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
 381         }
 382 }
 383
 384 /*
 385  *      ATI Northbridge setups MCE the processor if you even
 386  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 387  */
 388 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 389 {
 390         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 391         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 392         request_region(0x3b0, 0x0C, "RadeonIGP");
 393         request_region(0x3d3, 0x01, "RadeonIGP");
 394 }
 395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 396
 397 /*
 398  * Let's make the southbridge information explicit instead
 399  * of having to worry about people probing the ACPI areas,
 400  * for example.. (Yes, it happens, and if you read the wrong
 401  * ACPI register it will put the machine to sleep with no
 402  * way of waking it up again. Bummer).
 403  *
 404  * ALI M7101: Two IO regions pointed to by words at
 405  *      0xE0 (64 bytes of ACPI registers)
 406  *      0xE2 (32 bytes of SMB registers)
 407  */
 408 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 409 {
 410         u16 region;
 411
 412         pci_read_config_word(dev, 0xE0, &region);
 413         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 414         pci_read_config_word(dev, 0xE2, &region);
 415         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 416 }
 417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 418
 419 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 420 {
 421         u32 devres;
 422         u32 mask, size, base;
 423
 424         pci_read_config_dword(dev, port, &devres);
 425         if ((devres & enable) != enable)
 426                 return;
 427         mask = (devres >> 16) & 15;
 428         base = devres & 0xffff;
 429         size = 16;
 430         for (;;) {
 431                 unsigned bit = size >> 1;
 432                 if ((bit & mask) == bit)
 433                         break;
 434                 size = bit;
 435         }
 436         /*
 437          * For now we only print it out. Eventually we'll want to
 438          * reserve it (at least if it's in the 0x1000+ range), but
 439          * let's get enough confirmation reports first.
 440          */
 441         base &= -size;
 442         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 443 }
 444
 445 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 446 {
 447         u32 devres;
 448         u32 mask, size, base;
 449
 450         pci_read_config_dword(dev, port, &devres);
 451         if ((devres & enable) != enable)
 452                 return;
 453         base = devres & 0xffff0000;
 454         mask = (devres & 0x3f) << 16;
 455         size = 128 << 16;
 456         for (;;) {
 457                 unsigned bit = size >> 1;
 458                 if ((bit & mask) == bit)
 459                         break;
 460                 size = bit;
 461         }
 462         /*
 463          * For now we only print it out. Eventually we'll want to
 464          * reserve it, but let's get enough confirmation reports first.
 465          */
 466         base &= -size;
 467         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 468 }
 469
 470 /*
 471  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 472  *      0x40 (64 bytes of ACPI registers)
 473  *      0x90 (16 bytes of SMB registers)
 474  * and a few strange programmable PIIX4 device resources.
 475  */
 476 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 477 {
 478         u32 region, res_a;
 479
 480         pci_read_config_dword(dev, 0x40, &region);
 481         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 482         pci_read_config_dword(dev, 0x90, &region);
 483         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 484
 485         /* Device resource A has enables for some of the other ones */
 486         pci_read_config_dword(dev, 0x5c, &res_a);
 487
 488         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 489         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 490
 491         /* Device resource D is just bitfields for static resources */
 492
 493         /* Device 12 enabled? */
 494         if (res_a & (1 << 29)) {
 495                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 496                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 497         }
 498         /* Device 13 enabled? */
 499         if (res_a & (1 << 30)) {
 500                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 501                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 502         }
 503         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 504         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 505 }
 506 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 507 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 508
 509 #define ICH_PMBASE      0x40
 510 #define ICH_ACPI_CNTL   0x44
 511 #define  ICH4_ACPI_EN   0x10
 512 #define  ICH6_ACPI_EN   0x80
 513 #define ICH4_GPIOBASE   0x58
 514 #define ICH4_GPIO_CNTL  0x5c
 515 #define  ICH4_GPIO_EN   0x10
 516 #define ICH6_GPIOBASE   0x48
 517 #define ICH6_GPIO_CNTL  0x4c
 518 #define  ICH6_GPIO_EN   0x10
 519
 520 /*
 521  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 522  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 523  *      0x58 (64 bytes of GPIO I/O space)
 524  */
 525 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 526 {
 527         u32 region;
 528         u8 enable;
 529
 530         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 531         if (enable & ICH4_ACPI_EN) {
 532                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 533                 quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 534                                 "ICH4 ACPI/GPIO/TCO");
 535         }
 536
 537         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 538         if (enable & ICH4_GPIO_EN) {
 539                 pci_read_config_dword(dev, ICH4_GPIOBASE, &region);
 540                 quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES + 1,
 541                                 "ICH4 GPIO");
 542         }
 543 }
 544 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 545 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 546 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 547 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 548 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 549 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 550 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 551 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 552 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 553 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 554
 555 static void __devinit ich6_lpc_acpi_gpio(struct pci_dev *dev)
 556 {
 557         u32 region;
 558         u8 enable;
 559
 560         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 561         if (enable & ICH6_ACPI_EN) {
 562                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 563                 quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 564                                 "ICH6 ACPI/GPIO/TCO");
 565         }
 566
 567         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 568         if (enable & ICH4_GPIO_EN) {
 569                 pci_read_config_dword(dev, ICH6_GPIOBASE, &region);
 570                 quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES + 1,
 571                                 "ICH6 GPIO");
 572         }
 573 }
 574
 575 static void __devinit ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 576 {
 577         u32 val;
 578         u32 size, base;
 579
 580         pci_read_config_dword(dev, reg, &val);
 581
 582         /* Enabled? */
 583         if (!(val & 1))
 584                 return;
 585         base = val & 0xfffc;
 586         if (dynsize) {
 587                 /*
 588                  * This is not correct. It is 16, 32 or 64 bytes depending on
 589                  * register D31:F0:ADh bits 5:4.
 590                  *
 591                  * But this gets us at least _part_ of it.
 592                  */
 593                 size = 16;
 594         } else {
 595                 size = 128;
 596         }
 597         base &= ~(size-1);
 598
 599         /* Just print it out for now. We should reserve it after more debugging */
 600         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 601 }
 602
 603 static void __devinit quirk_ich6_lpc(struct pci_dev *dev)
 604 {
 605         /* Shared ACPI/GPIO decode with all ICH6+ */
 606         ich6_lpc_acpi_gpio(dev);
 607
 608         /* ICH6-specific generic IO decode */
 609         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 610         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 611 }
 612 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 613 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 614
 615 static void __devinit ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 616 {
 617         u32 val;
 618         u32 mask, base;
 619
 620         pci_read_config_dword(dev, reg, &val);
 621
 622         /* Enabled? */
 623         if (!(val & 1))
 624                 return;
 625
 626         /*
 627          * IO base in bits 15:2, mask in bits 23:18, both
 628          * are dword-based
 629          */
 630         base = val & 0xfffc;
 631         mask = (val >> 16) & 0xfc;
 632         mask |= 3;
 633
 634         /* Just print it out for now. We should reserve it after more debugging */
 635         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 636 }
 637
 638 /* ICH7-10 has the same common LPC generic IO decode registers */
 639 static void __devinit quirk_ich7_lpc(struct pci_dev *dev)
 640 {
 641         /* We share the common ACPI/DPIO decode with ICH6 */
 642         ich6_lpc_acpi_gpio(dev);
 643
 644         /* And have 4 ICH7+ generic decodes */
 645         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 646         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 647         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 648         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 649 }
 650 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 651 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 652 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 653 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 654 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 655 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 656 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 657 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 658 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 659 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 660 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 661 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 662 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 663
 664 /*
 665  * VIA ACPI: One IO region pointed to by longword at
 666  *      0x48 or 0x20 (256 bytes of ACPI registers)
 667  */
 668 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 669 {
 670         u32 region;
 671
 672         if (dev->revision & 0x10) {
 673                 pci_read_config_dword(dev, 0x48, &region);
 674                 region &= PCI_BASE_ADDRESS_IO_MASK;
 675                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 676         }
 677 }
 678 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 679
 680 /*
 681  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 682  *      0x48 (256 bytes of ACPI registers)
 683  *      0x70 (128 bytes of hardware monitoring register)
 684  *      0x90 (16 bytes of SMB registers)
 685  */
 686 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 687 {
 688         u16 hm;
 689         u32 smb;
 690
 691         quirk_vt82c586_acpi(dev);
 692
 693         pci_read_config_word(dev, 0x70, &hm);
 694         hm &= PCI_BASE_ADDRESS_IO_MASK;
 695         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 696
 697         pci_read_config_dword(dev, 0x90, &smb);
 698         smb &= PCI_BASE_ADDRESS_IO_MASK;
 699         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 700 }
 701 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 702
 703 /*
 704  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 705  *      0x88 (128 bytes of power management registers)
 706  *      0xd0 (16 bytes of SMB registers)
 707  */
 708 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 709 {
 710         u16 pm, smb;
 711
 712         pci_read_config_word(dev, 0x88, &pm);
 713         pm &= PCI_BASE_ADDRESS_IO_MASK;
 714         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 715
 716         pci_read_config_word(dev, 0xd0, &smb);
 717         smb &= PCI_BASE_ADDRESS_IO_MASK;
 718         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 719 }
 720 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 721
 722 /*
 723  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 724  *      Disable fast back-to-back on the secondary bus segment
 725  */
 726 static void __devinit quirk_xio2000a(struct pci_dev *dev)
 727 {
 728         struct pci_dev *pdev;
 729         u16 command;
 730
 731         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 732                 "secondary bus fast back-to-back transfers disabled\n");
 733         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 734                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 735                 if (command & PCI_COMMAND_FAST_BACK)
 736                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 737         }
 738 }
 739 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 740                         quirk_xio2000a);
 741
 742 #ifdef CONFIG_X86_IO_APIC
 743
 744 #include <asm/io_apic.h>
 745
 746 /*
 747  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 748  * devices to the external APIC.
 749  *
 750  * TODO: When we have device-specific interrupt routers,
 751  * this code will go away from quirks.
 752  */
 753 static void quirk_via_ioapic(struct pci_dev *dev)
 754 {
 755         u8 tmp;
 756
 757         if (nr_ioapics < 1)
 758                 tmp = 0;    /* nothing routed to external APIC */
 759         else
 760                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 761
 762         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 763                tmp == 0 ? "Disa" : "Ena");
 764
 765         /* Offset 0x58: External APIC IRQ output control */
 766         pci_write_config_byte (dev, 0x58, tmp);
 767 }
 768 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 769 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 770
 771 /*
 772  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 773  * This leads to doubled level interrupt rates.
 774  * Set this bit to get rid of cycle wastage.
 775  * Otherwise uncritical.
 776  */
 777 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 778 {
 779         u8 misc_control2;
 780 #define BYPASS_APIC_DEASSERT 8
 781
 782         pci_read_config_byte(dev, 0x5B, &misc_control2);
 783         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 784                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 785                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 786         }
 787 }
 788 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 789 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 790
 791 /*
 792  * The AMD io apic can hang the box when an apic irq is masked.
 793  * We check all revs >= B0 (yet not in the pre production!) as the bug
 794  * is currently marked NoFix
 795  *
 796  * We have multiple reports of hangs with this chipset that went away with
 797  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 798  * of course. However the advice is demonstrably good even if so..
 799  */
 800 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 801 {
 802         if (dev->revision >= 0x02) {
 803                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 804                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 805         }
 806 }
 807 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 808
 809 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 810 {
 811         if (dev->devfn == 0 && dev->bus->number == 0)
 812                 sis_apic_bug = 1;
 813 }
 814 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 815 #endif /* CONFIG_X86_IO_APIC */
 816
 817 /*
 818  * Some settings of MMRBC can lead to data corruption so block changes.
 819  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 820  */
 821 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 822 {
 823         if (dev->subordinate && dev->revision <= 0x12) {
 824                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 825                         "disabling PCI-X MMRBC\n", dev->revision);
 826                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 827         }
 828 }
 829 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 830
 831 /*
 832  * FIXME: it is questionable that quirk_via_acpi
 833  * is needed.  It shows up as an ISA bridge, and does not
 834  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 835  * it seems like setting the pci_dev's 'irq' to the
 836  * value of the ACPI SCI interrupt is only done for convenience.
 837  *      -jgarzik
 838  */
 839 static void __devinit quirk_via_acpi(struct pci_dev *d)
 840 {
 841         /*
 842          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 843          */
 844         u8 irq;
 845         pci_read_config_byte(d, 0x42, &irq);
 846         irq &= 0xf;
 847         if (irq && (irq != 2))
 848                 d->irq = irq;
 849 }
 850 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 851 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 852
 853
 854 /*
 855  *      VIA bridges which have VLink
 856  */
 857
 858 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 859
 860 static void quirk_via_bridge(struct pci_dev *dev)
 861 {
 862         /* See what bridge we have and find the device ranges */
 863         switch (dev->device) {
 864         case PCI_DEVICE_ID_VIA_82C686:
 865                 /* The VT82C686 is special, it attaches to PCI and can have
 866                    any device number. All its subdevices are functions of
 867                    that single device. */
 868                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 869                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 870                 break;
 871         case PCI_DEVICE_ID_VIA_8237:
 872         case PCI_DEVICE_ID_VIA_8237A:
 873                 via_vlink_dev_lo = 15;
 874                 break;
 875         case PCI_DEVICE_ID_VIA_8235:
 876                 via_vlink_dev_lo = 16;
 877                 break;
 878         case PCI_DEVICE_ID_VIA_8231:
 879         case PCI_DEVICE_ID_VIA_8233_0:
 880         case PCI_DEVICE_ID_VIA_8233A:
 881         case PCI_DEVICE_ID_VIA_8233C_0:
 882                 via_vlink_dev_lo = 17;
 883                 break;
 884         }
 885 }
 886 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 887 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 888 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 889 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 890 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 891 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 892 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 893 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 894
 895 /**
 896  *      quirk_via_vlink         -       VIA VLink IRQ number update
 897  *      @dev: PCI device
 898  *
 899  *      If the device we are dealing with is on a PIC IRQ we need to
 900  *      ensure that the IRQ line register which usually is not relevant
 901  *      for PCI cards, is actually written so that interrupts get sent
 902  *      to the right place.
 903  *      We only do this on systems where a VIA south bridge was detected,
 904  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 905  *      above).
 906  */
 907
 908 static void quirk_via_vlink(struct pci_dev *dev)
 909 {
 910         u8 irq, new_irq;
 911
 912         /* Check if we have VLink at all */
 913         if (via_vlink_dev_lo == -1)
 914                 return;
 915
 916         new_irq = dev->irq;
 917
 918         /* Don't quirk interrupts outside the legacy IRQ range */
 919         if (!new_irq || new_irq > 15)
 920                 return;
 921
 922         /* Internal device ? */
 923         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 924             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 925                 return;
 926
 927         /* This is an internal VLink device on a PIC interrupt. The BIOS
 928            ought to have set this but may not have, so we redo it */
 929
 930         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 931         if (new_irq != irq) {
 932                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 933                         irq, new_irq);
 934                 udelay(15);     /* unknown if delay really needed */
 935                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 936         }
 937 }
 938 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 939
 940 /*
 941  * VIA VT82C598 has its device ID settable and many BIOSes
 942  * set it to the ID of VT82C597 for backward compatibility.
 943  * We need to switch it off to be able to recognize the real
 944  * type of the chip.
 945  */
 946 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 947 {
 948         pci_write_config_byte(dev, 0xfc, 0);
 949         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 950 }
 951 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 952
 953 /*
 954  * CardBus controllers have a legacy base address that enables them
 955  * to respond as i82365 pcmcia controllers.  We don't want them to
 956  * do this even if the Linux CardBus driver is not loaded, because
 957  * the Linux i82365 driver does not (and should not) handle CardBus.
 958  */
 959 static void quirk_cardbus_legacy(struct pci_dev *dev)
 960 {
 961         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 962                 return;
 963         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 964 }
 965 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 966 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 967
 968 /*
 969  * Following the PCI ordering rules is optional on the AMD762. I'm not
 970  * sure what the designers were smoking but let's not inhale...
 971  *
 972  * To be fair to AMD, it follows the spec by default, its BIOS people
 973  * who turn it off!
 974  */
 975 static void quirk_amd_ordering(struct pci_dev *dev)
 976 {
 977         u32 pcic;
 978         pci_read_config_dword(dev, 0x4C, &pcic);
 979         if ((pcic&6)!=6) {
 980                 pcic |= 6;
 981                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 982                 pci_write_config_dword(dev, 0x4C, pcic);
 983                 pci_read_config_dword(dev, 0x84, &pcic);
 984                 pcic |= (1<<23);        /* Required in this mode */
 985                 pci_write_config_dword(dev, 0x84, pcic);
 986         }
 987 }
 988 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 989 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 990
 991 /*
 992  *      DreamWorks provided workaround for Dunord I-3000 problem
 993  *
 994  *      This card decodes and responds to addresses not apparently
 995  *      assigned to it. We force a larger allocation to ensure that
 996  *      nothing gets put too close to it.
 997  */
 998 static void __devinit quirk_dunord ( struct pci_dev * dev )
 999 {
1000         struct resource *r = &dev->resource [1];
1001         r->start = 0;
1002         r->end = 0xffffff;
1003 }
1004 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1005
1006 /*
1007  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1008  * is subtractive decoding (transparent), and does indicate this
1009  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1010  * instead of 0x01.
1011  */
1012 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
1013 {
1014         dev->transparent = 1;
1015 }
1016 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1017 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1018
1019 /*
1020  * Common misconfiguration of the MediaGX/Geode PCI master that will
1021  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1022  * datasheets found at http://www.national.com/ds/GX for info on what
1023  * these bits do.  <christer@weinigel.se>
1024  */
1025 static void quirk_mediagx_master(struct pci_dev *dev)
1026 {
1027         u8 reg;
1028         pci_read_config_byte(dev, 0x41, &reg);
1029         if (reg & 2) {
1030                 reg &= ~2;
1031                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
1032                 pci_write_config_byte(dev, 0x41, reg);
1033         }
1034 }
1035 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1036 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1037
1038 /*
1039  *      Ensure C0 rev restreaming is off. This is normally done by
1040  *      the BIOS but in the odd case it is not the results are corruption
1041  *      hence the presence of a Linux check
1042  */
1043 static void quirk_disable_pxb(struct pci_dev *pdev)
1044 {
1045         u16 config;
1046
1047         if (pdev->revision != 0x04)             /* Only C0 requires this */
1048                 return;
1049         pci_read_config_word(pdev, 0x40, &config);
1050         if (config & (1<<6)) {
1051                 config &= ~(1<<6);
1052                 pci_write_config_word(pdev, 0x40, config);
1053                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1054         }
1055 }
1056 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1057 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1058
1059 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
1060 {
1061         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1062         u8 tmp;
1063
1064         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1065         if (tmp == 0x01) {
1066                 pci_read_config_byte(pdev, 0x40, &tmp);
1067                 pci_write_config_byte(pdev, 0x40, tmp|1);
1068                 pci_write_config_byte(pdev, 0x9, 1);
1069                 pci_write_config_byte(pdev, 0xa, 6);
1070                 pci_write_config_byte(pdev, 0x40, tmp);
1071
1072                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1073                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1074         }
1075 }
1076 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1077 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1078 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1079 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1080 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1081 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1082
1083 /*
1084  *      Serverworks CSB5 IDE does not fully support native mode
1085  */
1086 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
1087 {
1088         u8 prog;
1089         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1090         if (prog & 5) {
1091                 prog &= ~5;
1092                 pdev->class &= ~5;
1093                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1094                 /* PCI layer will sort out resources */
1095         }
1096 }
1097 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1098
1099 /*
1100  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1101  */
1102 static void __init quirk_ide_samemode(struct pci_dev *pdev)
1103 {
1104         u8 prog;
1105
1106         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1107
1108         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1109                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1110                 prog &= ~5;
1111                 pdev->class &= ~5;
1112                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1113         }
1114 }
1115 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1116
1117 /*
1118  * Some ATA devices break if put into D3
1119  */
1120
1121 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
1122 {
1123         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1124         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
1125                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1126 }
1127 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
1128 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
1129 /* ALi loses some register settings that we cannot then restore */
1130 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, quirk_no_ata_d3);
1131 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1132    occur when mode detecting */
1133 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_no_ata_d3);
1134
1135 /* This was originally an Alpha specific thing, but it really fits here.
1136  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1137  */
1138 static void __init quirk_eisa_bridge(struct pci_dev *dev)
1139 {
1140         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1141 }
1142 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1143
1144
1145 /*
1146  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1147  * is not activated. The myth is that Asus said that they do not want the
1148  * users to be irritated by just another PCI Device in the Win98 device
1149  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1150  * package 2.7.0 for details)
1151  *
1152  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1153  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1154  * becomes necessary to do this tweak in two steps -- the chosen trigger
1155  * is either the Host bridge (preferred) or on-board VGA controller.
1156  *
1157  * Note that we used to unhide the SMBus that way on Toshiba laptops
1158  * (Satellite A40 and Tecra M2) but then found that the thermal management
1159  * was done by SMM code, which could cause unsynchronized concurrent
1160  * accesses to the SMBus registers, with potentially bad effects. Thus you
1161  * should be very careful when adding new entries: if SMM is accessing the
1162  * Intel SMBus, this is a very good reason to leave it hidden.
1163  *
1164  * Likewise, many recent laptops use ACPI for thermal management. If the
1165  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1166  * natively, and keeping the SMBus hidden is the right thing to do. If you
1167  * are about to add an entry in the table below, please first disassemble
1168  * the DSDT and double-check that there is no code accessing the SMBus.
1169  */
1170 static int asus_hides_smbus;
1171
1172 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
1173 {
1174         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1175                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1176                         switch(dev->subsystem_device) {
1177                         case 0x8025: /* P4B-LX */
1178                         case 0x8070: /* P4B */
1179                         case 0x8088: /* P4B533 */
1180                         case 0x1626: /* L3C notebook */
1181                                 asus_hides_smbus = 1;
1182                         }
1183                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1184                         switch(dev->subsystem_device) {
1185                         case 0x80b1: /* P4GE-V */
1186                         case 0x80b2: /* P4PE */
1187                         case 0x8093: /* P4B533-V */
1188                                 asus_hides_smbus = 1;
1189                         }
1190                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1191                         switch(dev->subsystem_device) {
1192                         case 0x8030: /* P4T533 */
1193                                 asus_hides_smbus = 1;
1194                         }
1195                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1196                         switch (dev->subsystem_device) {
1197                         case 0x8070: /* P4G8X Deluxe */
1198                                 asus_hides_smbus = 1;
1199                         }
1200                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1201                         switch (dev->subsystem_device) {
1202                         case 0x80c9: /* PU-DLS */
1203                                 asus_hides_smbus = 1;
1204                         }
1205                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1206                         switch (dev->subsystem_device) {
1207                         case 0x1751: /* M2N notebook */
1208                         case 0x1821: /* M5N notebook */
1209                         case 0x1897: /* A6L notebook */
1210                                 asus_hides_smbus = 1;
1211                         }
1212                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1213                         switch (dev->subsystem_device) {
1214                         case 0x184b: /* W1N notebook */
1215                         case 0x186a: /* M6Ne notebook */
1216                                 asus_hides_smbus = 1;
1217                         }
1218                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1219                         switch (dev->subsystem_device) {
1220                         case 0x80f2: /* P4P800-X */
1221                                 asus_hides_smbus = 1;
1222                         }
1223                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1224                         switch (dev->subsystem_device) {
1225                         case 0x1882: /* M6V notebook */
1226                         case 0x1977: /* A6VA notebook */
1227                                 asus_hides_smbus = 1;
1228                         }
1229         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1230                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1231                         switch(dev->subsystem_device) {
1232                         case 0x088C: /* HP Compaq nc8000 */
1233                         case 0x0890: /* HP Compaq nc6000 */
1234                                 asus_hides_smbus = 1;
1235                         }
1236                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1237                         switch (dev->subsystem_device) {
1238                         case 0x12bc: /* HP D330L */
1239                         case 0x12bd: /* HP D530 */
1240                         case 0x006a: /* HP Compaq nx9500 */
1241                                 asus_hides_smbus = 1;
1242                         }
1243                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1244                         switch (dev->subsystem_device) {
1245                         case 0x12bf: /* HP xw4100 */
1246                                 asus_hides_smbus = 1;
1247                         }
1248        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1249                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1250                        switch(dev->subsystem_device) {
1251                        case 0xC00C: /* Samsung P35 notebook */
1252                                asus_hides_smbus = 1;
1253                        }
1254         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1255                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1256                         switch(dev->subsystem_device) {
1257                         case 0x0058: /* Compaq Evo N620c */
1258                                 asus_hides_smbus = 1;
1259                         }
1260                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1261                         switch(dev->subsystem_device) {
1262                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1263                                 /* Motherboard doesn't have Host bridge
1264                                  * subvendor/subdevice IDs, therefore checking
1265                                  * its on-board VGA controller */
1266                                 asus_hides_smbus = 1;
1267                         }
1268                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1269                         switch(dev->subsystem_device) {
1270                         case 0x00b8: /* Compaq Evo D510 CMT */
1271                         case 0x00b9: /* Compaq Evo D510 SFF */
1272                         case 0x00ba: /* Compaq Evo D510 USDT */
1273                                 /* Motherboard doesn't have Host bridge
1274                                  * subvendor/subdevice IDs and on-board VGA
1275                                  * controller is disabled if an AGP card is
1276                                  * inserted, therefore checking USB UHCI
1277                                  * Controller #1 */
1278                                 asus_hides_smbus = 1;
1279                         }
1280                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1281                         switch (dev->subsystem_device) {
1282                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1283                                 /* Motherboard doesn't have host bridge
1284                                  * subvendor/subdevice IDs, therefore checking
1285                                  * its on-board VGA controller */
1286                                 asus_hides_smbus = 1;
1287                         }
1288         }
1289 }
1290 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1291 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1292 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1293 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1294 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1295 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1296 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1297 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1298 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1299 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1300
1301 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1302 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1304
1305 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1306 {
1307         u16 val;
1308
1309         if (likely(!asus_hides_smbus))
1310                 return;
1311
1312         pci_read_config_word(dev, 0xF2, &val);
1313         if (val & 0x8) {
1314                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1315                 pci_read_config_word(dev, 0xF2, &val);
1316                 if (val & 0x8)
1317                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1318                 else
1319                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1320         }
1321 }
1322 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1323 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1324 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1325 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1326 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1327 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1328 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1329 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1330 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1331 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1332 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1333 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1334 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1335 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1336
1337 /* It appears we just have one such device. If not, we have a warning */
1338 static void __iomem *asus_rcba_base;
1339 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1340 {
1341         u32 rcba;
1342
1343         if (likely(!asus_hides_smbus))
1344                 return;
1345         WARN_ON(asus_rcba_base);
1346
1347         pci_read_config_dword(dev, 0xF0, &rcba);
1348         /* use bits 31:14, 16 kB aligned */
1349         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1350         if (asus_rcba_base == NULL)
1351                 return;
1352 }
1353
1354 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1355 {
1356         u32 val;
1357
1358         if (likely(!asus_hides_smbus || !asus_rcba_base))
1359                 return;
1360         /* read the Function Disable register, dword mode only */
1361         val = readl(asus_rcba_base + 0x3418);
1362         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1363 }
1364
1365 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1366 {
1367         if (likely(!asus_hides_smbus || !asus_rcba_base))
1368                 return;
1369         iounmap(asus_rcba_base);
1370         asus_rcba_base = NULL;
1371         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1372 }
1373
1374 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1375 {
1376         asus_hides_smbus_lpc_ich6_suspend(dev);
1377         asus_hides_smbus_lpc_ich6_resume_early(dev);
1378         asus_hides_smbus_lpc_ich6_resume(dev);
1379 }
1380 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1381 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1382 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1383 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1384
1385 /*
1386  * SiS 96x south bridge: BIOS typically hides SMBus device...
1387  */
1388 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1389 {
1390         u8 val = 0;
1391         pci_read_config_byte(dev, 0x77, &val);
1392         if (val & 0x10) {
1393                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1394                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1395         }
1396 }
1397 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1398 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1399 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1400 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1401 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1402 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1403 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1404 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1405
1406 /*
1407  * ... This is further complicated by the fact that some SiS96x south
1408  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1409  * spotted a compatible north bridge to make sure.
1410  * (pci_find_device doesn't work yet)
1411  *
1412  * We can also enable the sis96x bit in the discovery register..
1413  */
1414 #define SIS_DETECT_REGISTER 0x40
1415
1416 static void quirk_sis_503(struct pci_dev *dev)
1417 {
1418         u8 reg;
1419         u16 devid;
1420
1421         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1422         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1423         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1424         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1425                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1426                 return;
1427         }
1428
1429         /*
1430          * Ok, it now shows up as a 96x.. run the 96x quirk by
1431          * hand in case it has already been processed.
1432          * (depends on link order, which is apparently not guaranteed)
1433          */
1434         dev->device = devid;
1435         quirk_sis_96x_smbus(dev);
1436 }
1437 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1438 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1439
1440
1441 /*
1442  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1443  * and MC97 modem controller are disabled when a second PCI soundcard is
1444  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1445  * -- bjd
1446  */
1447 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1448 {
1449         u8 val;
1450         int asus_hides_ac97 = 0;
1451
1452         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1453                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1454                         asus_hides_ac97 = 1;
1455         }
1456
1457         if (!asus_hides_ac97)
1458                 return;
1459
1460         pci_read_config_byte(dev, 0x50, &val);
1461         if (val & 0xc0) {
1462                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1463                 pci_read_config_byte(dev, 0x50, &val);
1464                 if (val & 0xc0)
1465                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1466                 else
1467                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1468         }
1469 }
1470 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1471 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1472
1473 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1474
1475 /*
1476  *      If we are using libata we can drive this chip properly but must
1477  *      do this early on to make the additional device appear during
1478  *      the PCI scanning.
1479  */
1480 static void quirk_jmicron_ata(struct pci_dev *pdev)
1481 {
1482         u32 conf1, conf5, class;
1483         u8 hdr;
1484
1485         /* Only poke fn 0 */
1486         if (PCI_FUNC(pdev->devfn))
1487                 return;
1488
1489         pci_read_config_dword(pdev, 0x40, &conf1);
1490         pci_read_config_dword(pdev, 0x80, &conf5);
1491
1492         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1493         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1494
1495         switch (pdev->device) {
1496         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1497         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1498                 /* The controller should be in single function ahci mode */
1499                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1500                 break;
1501
1502         case PCI_DEVICE_ID_JMICRON_JMB365:
1503         case PCI_DEVICE_ID_JMICRON_JMB366:
1504                 /* Redirect IDE second PATA port to the right spot */
1505                 conf5 |= (1 << 24);
1506                 /* Fall through */
1507         case PCI_DEVICE_ID_JMICRON_JMB361:
1508         case PCI_DEVICE_ID_JMICRON_JMB363:
1509                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1510                 /* Set the class codes correctly and then direct IDE 0 */
1511                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1512                 break;
1513
1514         case PCI_DEVICE_ID_JMICRON_JMB368:
1515                 /* The controller should be in single function IDE mode */
1516                 conf1 |= 0x00C00000; /* Set 22, 23 */
1517                 break;
1518         }
1519
1520         pci_write_config_dword(pdev, 0x40, conf1);
1521         pci_write_config_dword(pdev, 0x80, conf5);
1522
1523         /* Update pdev accordingly */
1524         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1525         pdev->hdr_type = hdr & 0x7f;
1526         pdev->multifunction = !!(hdr & 0x80);
1527
1528         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1529         pdev->class = class >> 8;
1530 }
1531 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1532 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1533 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1534 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1535 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1536 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1537 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1538 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1539 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1540 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1541 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1542 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1543 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1544 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1545
1546 #endif
1547
1548 #ifdef CONFIG_X86_IO_APIC
1549 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1550 {
1551         int i;
1552
1553         if ((pdev->class >> 8) != 0xff00)
1554                 return;
1555
1556         /* the first BAR is the location of the IO APIC...we must
1557          * not touch this (and it's already covered by the fixmap), so
1558          * forcibly insert it into the resource tree */
1559         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1560                 insert_resource(&iomem_resource, &pdev->resource[0]);
1561
1562         /* The next five BARs all seem to be rubbish, so just clean
1563          * them out */
1564         for (i=1; i < 6; i++) {
1565                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1566         }
1567
1568 }
1569 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1570 #endif
1571
1572 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1573 {
1574         pci_msi_off(pdev);
1575         pdev->no_msi = 1;
1576 }
1577 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1578 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1579 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1580
1581
1582 /*
1583  * It's possible for the MSI to get corrupted if shpc and acpi
1584  * are used together on certain PXH-based systems.
1585  */
1586 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1587 {
1588         pci_msi_off(dev);
1589         dev->no_msi = 1;
1590         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1591 }
1592 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1593 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1594 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1595 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1596 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1597
1598 /*
1599  * Some Intel PCI Express chipsets have trouble with downstream
1600  * device power management.
1601  */
1602 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1603 {
1604         pci_pm_d3_delay = 120;
1605         dev->no_d1d2 = 1;
1606 }
1607
1608 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1609 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1610 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1611 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1612 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1613 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1614 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1615 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1616 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1617 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1618 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1619 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1620 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1622 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1623 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1627 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1628 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1629
1630 #ifdef CONFIG_X86_IO_APIC
1631 /*
1632  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1633  * remap the original interrupt in the linux kernel to the boot interrupt, so
1634  * that a PCI device's interrupt handler is installed on the boot interrupt
1635  * line instead.
1636  */
1637 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1638 {
1639         if (noioapicquirk || noioapicreroute)
1640                 return;
1641
1642         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1643         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1644                  dev->vendor, dev->device);
1645 }
1646 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1647 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1648 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1649 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1650 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1651 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1652 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1653 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1654 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1655 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1656 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1657 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1658 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1659 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1660 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1661 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1662
1663 /*
1664  * On some chipsets we can disable the generation of legacy INTx boot
1665  * interrupts.
1666  */
1667
1668 /*
1669  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1670  * 300641-004US, section 5.7.3.
1671  */
1672 #define INTEL_6300_IOAPIC_ABAR          0x40
1673 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1674
1675 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1676 {
1677         u16 pci_config_word;
1678
1679         if (noioapicquirk)
1680                 return;
1681
1682         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1683         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1684         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1685
1686         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1687                  dev->vendor, dev->device);
1688 }
1689 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1690 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1691
1692 /*
1693  * disable boot interrupts on HT-1000
1694  */
1695 #define BC_HT1000_FEATURE_REG           0x64
1696 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1697 #define BC_HT1000_MAP_IDX               0xC00
1698 #define BC_HT1000_MAP_DATA              0xC01
1699
1700 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1701 {
1702         u32 pci_config_dword;
1703         u8 irq;
1704
1705         if (noioapicquirk)
1706                 return;
1707
1708         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1709         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1710                         BC_HT1000_PIC_REGS_ENABLE);
1711
1712         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1713                 outb(irq, BC_HT1000_MAP_IDX);
1714                 outb(0x00, BC_HT1000_MAP_DATA);
1715         }
1716
1717         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1718
1719         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1720                  dev->vendor, dev->device);
1721 }
1722 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1723 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1724
1725 /*
1726  * disable boot interrupts on AMD and ATI chipsets
1727  */
1728 /*
1729  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1730  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1731  * (due to an erratum).
1732  */
1733 #define AMD_813X_MISC                   0x40
1734 #define AMD_813X_NOIOAMODE              (1<<0)
1735 #define AMD_813X_REV_B2                 0x13
1736
1737 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1738 {
1739         u32 pci_config_dword;
1740
1741         if (noioapicquirk)
1742                 return;
1743         if (dev->revision == AMD_813X_REV_B2)
1744                 return;
1745
1746         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1747         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1748         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1749
1750         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1751                  dev->vendor, dev->device);
1752 }
1753 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8131_BRIDGE,     quirk_disable_amd_813x_boot_interrupt);
1754 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8132_BRIDGE,    quirk_disable_amd_813x_boot_interrupt);
1755
1756 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1757
1758 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1759 {
1760         u16 pci_config_word;
1761
1762         if (noioapicquirk)
1763                 return;
1764
1765         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1766         if (!pci_config_word) {
1767                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1768                          "already disabled\n", dev->vendor, dev->device);
1769                 return;
1770         }
1771         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1772         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1773                  dev->vendor, dev->device);
1774 }
1775 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1776 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1777 #endif /* CONFIG_X86_IO_APIC */
1778
1779 /*
1780  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1781  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1782  * Re-allocate the region if needed...
1783  */
1784 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1785 {
1786         struct resource *r = &dev->resource[0];
1787
1788         if (r->start & 0x8) {
1789                 r->start = 0;
1790                 r->end = 0xf;
1791         }
1792 }
1793 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1794                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1795                          quirk_tc86c001_ide);
1796
1797 static void __devinit quirk_netmos(struct pci_dev *dev)
1798 {
1799         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1800         unsigned int num_serial = dev->subsystem_device & 0xf;
1801
1802         /*
1803          * These Netmos parts are multiport serial devices with optional
1804          * parallel ports.  Even when parallel ports are present, they
1805          * are identified as class SERIAL, which means the serial driver
1806          * will claim them.  To prevent this, mark them as class OTHER.
1807          * These combo devices should be claimed by parport_serial.
1808          *
1809          * The subdevice ID is of the form 0x00PS, where <P> is the number
1810          * of parallel ports and <S> is the number of serial ports.
1811          */
1812         switch (dev->device) {
1813         case PCI_DEVICE_ID_NETMOS_9835:
1814                 /* Well, this rule doesn't hold for the following 9835 device */
1815                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1816                                 dev->subsystem_device == 0x0299)
1817                         return;
1818         case PCI_DEVICE_ID_NETMOS_9735:
1819         case PCI_DEVICE_ID_NETMOS_9745:
1820         case PCI_DEVICE_ID_NETMOS_9845:
1821         case PCI_DEVICE_ID_NETMOS_9855:
1822                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1823                     num_parallel) {
1824                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1825                                 "%u serial); changing class SERIAL to OTHER "
1826                                 "(use parport_serial)\n",
1827                                 dev->device, num_parallel, num_serial);
1828                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1829                             (dev->class & 0xff);
1830                 }
1831         }
1832 }
1833 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1834
1835 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1836 {
1837         u16 command, pmcsr;
1838         u8 __iomem *csr;
1839         u8 cmd_hi;
1840         int pm;
1841
1842         switch (dev->device) {
1843         /* PCI IDs taken from drivers/net/e100.c */
1844         case 0x1029:
1845         case 0x1030 ... 0x1034:
1846         case 0x1038 ... 0x103E:
1847         case 0x1050 ... 0x1057:
1848         case 0x1059:
1849         case 0x1064 ... 0x106B:
1850         case 0x1091 ... 0x1095:
1851         case 0x1209:
1852         case 0x1229:
1853         case 0x2449:
1854         case 0x2459:
1855         case 0x245D:
1856         case 0x27DC:
1857                 break;
1858         default:
1859                 return;
1860         }
1861
1862         /*
1863          * Some firmware hands off the e100 with interrupts enabled,
1864          * which can cause a flood of interrupts if packets are
1865          * received before the driver attaches to the device.  So
1866          * disable all e100 interrupts here.  The driver will
1867          * re-enable them when it's ready.
1868          */
1869         pci_read_config_word(dev, PCI_COMMAND, &command);
1870
1871         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1872                 return;
1873
1874         /*
1875          * Check that the device is in the D0 power state. If it's not,
1876          * there is no point to look any further.
1877          */
1878         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1879         if (pm) {
1880                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1881                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1882                         return;
1883         }
1884
1885         /* Convert from PCI bus to resource space.  */
1886         csr = ioremap(pci_resource_start(dev, 0), 8);
1887         if (!csr) {
1888                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1889                 return;
1890         }
1891
1892         cmd_hi = readb(csr + 3);
1893         if (cmd_hi == 0) {
1894                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1895                         "disabling\n");
1896                 writeb(1, csr + 3);
1897         }
1898
1899         iounmap(csr);
1900 }
1901 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1902
1903 /*
1904  * The 82575 and 82598 may experience data corruption issues when transitioning
1905  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1906  */
1907 static void __devinit quirk_disable_aspm_l0s(struct pci_dev *dev)
1908 {
1909         dev_info(&dev->dev, "Disabling L0s\n");
1910         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1911 }
1912 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1913 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1914 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1915 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1916 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1917 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1918 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1919 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1920 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1921 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1922 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1923 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1924 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1925 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1926
1927 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1928 {
1929         /* rev 1 ncr53c810 chips don't set the class at all which means
1930          * they don't get their resources remapped. Fix that here.
1931          */
1932
1933         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1934                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1935                 dev->class = PCI_CLASS_STORAGE_SCSI;
1936         }
1937 }
1938 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1939
1940 /* Enable 1k I/O space granularity on the Intel P64H2 */
1941 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1942 {
1943         u16 en1k;
1944         u8 io_base_lo, io_limit_lo;
1945         unsigned long base, limit;
1946         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1947
1948         pci_read_config_word(dev, 0x40, &en1k);
1949
1950         if (en1k & 0x200) {
1951                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1952
1953                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1954                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1955                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1956                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1957
1958                 if (base <= limit) {
1959                         res->start = base;
1960                         res->end = limit + 0x3ff;
1961                 }
1962         }
1963 }
1964 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1965
1966 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1967  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1968  * in drivers/pci/setup-bus.c
1969  */
1970 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1971 {
1972         u16 en1k, iobl_adr, iobl_adr_1k;
1973         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1974
1975         pci_read_config_word(dev, 0x40, &en1k);
1976
1977         if (en1k & 0x200) {
1978                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1979
1980                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1981
1982                 if (iobl_adr != iobl_adr_1k) {
1983                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
1984                                 iobl_adr,iobl_adr_1k);
1985                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1986                 }
1987         }
1988 }
1989 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
1990
1991 /* Under some circumstances, AER is not linked with extended capabilities.
1992  * Force it to be linked by setting the corresponding control bit in the
1993  * config space.
1994  */
1995 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1996 {
1997         uint8_t b;
1998         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1999                 if (!(b & 0x20)) {
2000                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2001                         dev_info(&dev->dev,
2002                                "Linking AER extended capability\n");
2003                 }
2004         }
2005 }
2006 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2007                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2008 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2009                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2010
2011 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2012 {
2013         /*
2014          * Disable PCI Bus Parking and PCI Master read caching on CX700
2015          * which causes unspecified timing errors with a VT6212L on the PCI
2016          * bus leading to USB2.0 packet loss. The defaults are that these
2017          * features are turned off but some BIOSes turn them on.
2018          */
2019
2020         uint8_t b;
2021         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2022                 if (b & 0x40) {
2023                         /* Turn off PCI Bus Parking */
2024                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2025
2026                         dev_info(&dev->dev,
2027                                 "Disabling VIA CX700 PCI parking\n");
2028                 }
2029         }
2030
2031         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2032                 if (b != 0) {
2033                         /* Turn off PCI Master read caching */
2034                         pci_write_config_byte(dev, 0x72, 0x0);
2035
2036                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2037                         pci_write_config_byte(dev, 0x75, 0x1);
2038
2039                         /* Disable "Read FIFO Timer" */
2040                         pci_write_config_byte(dev, 0x77, 0x0);
2041
2042                         dev_info(&dev->dev,
2043                                 "Disabling VIA CX700 PCI caching\n");
2044                 }
2045         }
2046 }
2047 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2048
2049 /*
2050  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2051  * VPD end tag will hang the device.  This problem was initially
2052  * observed when a vpd entry was created in sysfs
2053  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2054  * will dump 32k of data.  Reading a full 32k will cause an access
2055  * beyond the VPD end tag causing the device to hang.  Once the device
2056  * is hung, the bnx2 driver will not be able to reset the device.
2057  * We believe that it is legal to read beyond the end tag and
2058  * therefore the solution is to limit the read/write length.
2059  */
2060 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2061 {
2062         /*
2063          * Only disable the VPD capability for 5706, 5706S, 5708,
2064          * 5708S and 5709 rev. A
2065          */
2066         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2067             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2068             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2069             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2070             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2071              (dev->revision & 0xf0) == 0x0)) {
2072                 if (dev->vpd)
2073                         dev->vpd->len = 0x80;
2074         }
2075 }
2076
2077 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2078                         PCI_DEVICE_ID_NX2_5706,
2079                         quirk_brcm_570x_limit_vpd);
2080 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2081                         PCI_DEVICE_ID_NX2_5706S,
2082                         quirk_brcm_570x_limit_vpd);
2083 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2084                         PCI_DEVICE_ID_NX2_5708,
2085                         quirk_brcm_570x_limit_vpd);
2086 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2087                         PCI_DEVICE_ID_NX2_5708S,
2088                         quirk_brcm_570x_limit_vpd);
2089 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2090                         PCI_DEVICE_ID_NX2_5709,
2091                         quirk_brcm_570x_limit_vpd);
2092 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2093                         PCI_DEVICE_ID_NX2_5709S,
2094                         quirk_brcm_570x_limit_vpd);
2095
2096 /* Originally in EDAC sources for i82875P:
2097  * Intel tells BIOS developers to hide device 6 which
2098  * configures the overflow device access containing
2099  * the DRBs - this is where we expose device 6.
2100  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2101  */
2102 static void __devinit quirk_unhide_mch_dev6(struct pci_dev *dev)
2103 {
2104         u8 reg;
2105
2106         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2107                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2108                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2109         }
2110 }
2111
2112 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2113                         quirk_unhide_mch_dev6);
2114 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2115                         quirk_unhide_mch_dev6);
2116
2117
2118 #ifdef CONFIG_PCI_MSI
2119 /* Some chipsets do not support MSI. We cannot easily rely on setting
2120  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2121  * some other busses controlled by the chipset even if Linux is not
2122  * aware of it.  Instead of setting the flag on all busses in the
2123  * machine, simply disable MSI globally.
2124  */
2125 static void __init quirk_disable_all_msi(struct pci_dev *dev)
2126 {
2127         pci_no_msi();
2128         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2129 }
2130 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2131 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2132 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2133 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2134 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2135 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2136 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2137
2138 /* Disable MSI on chipsets that are known to not support it */
2139 static void __devinit quirk_disable_msi(struct pci_dev *dev)
2140 {
2141         if (dev->subordinate) {
2142                 dev_warn(&dev->dev, "MSI quirk detected; "
2143                         "subordinate MSI disabled\n");
2144                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2145         }
2146 }
2147 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2148 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2150
2151 /* Go through the list of Hypertransport capabilities and
2152  * return 1 if a HT MSI capability is found and enabled */
2153 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
2154 {
2155         int pos, ttl = 48;
2156
2157         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2158         while (pos && ttl--) {
2159                 u8 flags;
2160
2161                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2162                                          &flags) == 0)
2163                 {
2164                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2165                                 flags & HT_MSI_FLAGS_ENABLE ?
2166                                 "enabled" : "disabled");
2167                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2168                 }
2169
2170                 pos = pci_find_next_ht_capability(dev, pos,
2171                                                   HT_CAPTYPE_MSI_MAPPING);
2172         }
2173         return 0;
2174 }
2175
2176 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2177 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
2178 {
2179         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2180                 dev_warn(&dev->dev, "MSI quirk detected; "
2181                         "subordinate MSI disabled\n");
2182                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2183         }
2184 }
2185 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2186                         quirk_msi_ht_cap);
2187
2188 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2189  * MSI are supported if the MSI capability set in any of these mappings.
2190  */
2191 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2192 {
2193         struct pci_dev *pdev;
2194
2195         if (!dev->subordinate)
2196                 return;
2197
2198         /* check HT MSI cap on this chipset and the root one.
2199          * a single one having MSI is enough to be sure that MSI are supported.
2200          */
2201         pdev = pci_get_slot(dev->bus, 0);
2202         if (!pdev)
2203                 return;
2204         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2205                 dev_warn(&dev->dev, "MSI quirk detected; "
2206                         "subordinate MSI disabled\n");
2207                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2208         }
2209         pci_dev_put(pdev);
2210 }
2211 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2212                         quirk_nvidia_ck804_msi_ht_cap);
2213
2214 /* Force enable MSI mapping capability on HT bridges */
2215 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
2216 {
2217         int pos, ttl = 48;
2218
2219         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2220         while (pos && ttl--) {
2221                 u8 flags;
2222
2223                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2224                                          &flags) == 0) {
2225                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2226
2227                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2228                                               flags | HT_MSI_FLAGS_ENABLE);
2229                 }
2230                 pos = pci_find_next_ht_capability(dev, pos,
2231                                                   HT_CAPTYPE_MSI_MAPPING);
2232         }
2233 }
2234 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2235                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2236                          ht_enable_msi_mapping);
2237
2238 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2239                          ht_enable_msi_mapping);
2240
2241 /* The P5N32-SLI motherboards from Asus have a problem with msi
2242  * for the MCP55 NIC. It is not yet determined whether the msi problem
2243  * also affects other devices. As for now, turn off msi for this device.
2244  */
2245 static void __devinit nvenet_msi_disable(struct pci_dev *dev)
2246 {
2247         if (dmi_name_in_vendors("P5N32-SLI PREMIUM") ||
2248             dmi_name_in_vendors("P5N32-E SLI")) {
2249                 dev_info(&dev->dev,
2250                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2251                 dev->no_msi = 1;
2252         }
2253 }
2254 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2255                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2256                         nvenet_msi_disable);
2257
2258 static int __devinit ht_check_msi_mapping(struct pci_dev *dev)
2259 {
2260         int pos, ttl = 48;
2261         int found = 0;
2262
2263         /* check if there is HT MSI cap or enabled on this device */
2264         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2265         while (pos && ttl--) {
2266                 u8 flags;
2267
2268                 if (found < 1)
2269                         found = 1;
2270                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2271                                          &flags) == 0) {
2272                         if (flags & HT_MSI_FLAGS_ENABLE) {
2273                                 if (found < 2) {
2274                                         found = 2;
2275                                         break;
2276                                 }
2277                         }
2278                 }
2279                 pos = pci_find_next_ht_capability(dev, pos,
2280                                                   HT_CAPTYPE_MSI_MAPPING);
2281         }
2282
2283         return found;
2284 }
2285
2286 static int __devinit host_bridge_with_leaf(struct pci_dev *host_bridge)
2287 {
2288         struct pci_dev *dev;
2289         int pos;
2290         int i, dev_no;
2291         int found = 0;
2292
2293         dev_no = host_bridge->devfn >> 3;
2294         for (i = dev_no + 1; i < 0x20; i++) {
2295                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2296                 if (!dev)
2297                         continue;
2298
2299                 /* found next host bridge ?*/
2300                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2301                 if (pos != 0) {
2302                         pci_dev_put(dev);
2303                         break;
2304                 }
2305
2306                 if (ht_check_msi_mapping(dev)) {
2307                         found = 1;
2308                         pci_dev_put(dev);
2309                         break;
2310                 }
2311                 pci_dev_put(dev);
2312         }
2313
2314         return found;
2315 }
2316
2317 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2318 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2319
2320 static int __devinit is_end_of_ht_chain(struct pci_dev *dev)
2321 {
2322         int pos, ctrl_off;
2323         int end = 0;
2324         u16 flags, ctrl;
2325
2326         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2327
2328         if (!pos)
2329                 goto out;
2330
2331         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2332
2333         ctrl_off = ((flags >> 10) & 1) ?
2334                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2335         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2336
2337         if (ctrl & (1 << 6))
2338                 end = 1;
2339
2340 out:
2341         return end;
2342 }
2343
2344 static void __devinit nv_ht_enable_msi_mapping(struct pci_dev *dev)
2345 {
2346         struct pci_dev *host_bridge;
2347         int pos;
2348         int i, dev_no;
2349         int found = 0;
2350
2351         dev_no = dev->devfn >> 3;
2352         for (i = dev_no; i >= 0; i--) {
2353                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2354                 if (!host_bridge)
2355                         continue;
2356
2357                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2358                 if (pos != 0) {
2359                         found = 1;
2360                         break;
2361                 }
2362                 pci_dev_put(host_bridge);
2363         }
2364
2365         if (!found)
2366                 return;
2367
2368         /* don't enable end_device/host_bridge with leaf directly here */
2369         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2370             host_bridge_with_leaf(host_bridge))
2371                 goto out;
2372
2373         /* root did that ! */
2374         if (msi_ht_cap_enabled(host_bridge))
2375                 goto out;
2376
2377         ht_enable_msi_mapping(dev);
2378
2379 out:
2380         pci_dev_put(host_bridge);
2381 }
2382
2383 static void __devinit ht_disable_msi_mapping(struct pci_dev *dev)
2384 {
2385         int pos, ttl = 48;
2386
2387         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2388         while (pos && ttl--) {
2389                 u8 flags;
2390
2391                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2392                                          &flags) == 0) {
2393                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2394
2395                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2396                                               flags & ~HT_MSI_FLAGS_ENABLE);
2397                 }
2398                 pos = pci_find_next_ht_capability(dev, pos,
2399                                                   HT_CAPTYPE_MSI_MAPPING);
2400         }
2401 }
2402
2403 static void __devinit __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2404 {
2405         struct pci_dev *host_bridge;
2406         int pos;
2407         int found;
2408
2409         if (!pci_msi_enabled())
2410                 return;
2411
2412         /* check if there is HT MSI cap or enabled on this device */
2413         found = ht_check_msi_mapping(dev);
2414
2415         /* no HT MSI CAP */
2416         if (found == 0)
2417                 return;
2418
2419         /*
2420          * HT MSI mapping should be disabled on devices that are below
2421          * a non-Hypertransport host bridge. Locate the host bridge...
2422          */
2423         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2424         if (host_bridge == NULL) {
2425                 dev_warn(&dev->dev,
2426                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2427                 return;
2428         }
2429
2430         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2431         if (pos != 0) {
2432                 /* Host bridge is to HT */
2433                 if (found == 1) {
2434                         /* it is not enabled, try to enable it */
2435                         if (all)
2436                                 ht_enable_msi_mapping(dev);
2437                         else
2438                                 nv_ht_enable_msi_mapping(dev);
2439                 }
2440                 return;
2441         }
2442
2443         /* HT MSI is not enabled */
2444         if (found == 1)
2445                 return;
2446
2447         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2448         ht_disable_msi_mapping(dev);
2449 }
2450
2451 static void __devinit nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2452 {
2453         return __nv_msi_ht_cap_quirk(dev, 1);
2454 }
2455
2456 static void __devinit nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2457 {
2458         return __nv_msi_ht_cap_quirk(dev, 0);
2459 }
2460
2461 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2462 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2463
2464 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2465 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2466
2467 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2468 {
2469         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2470 }
2471 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2472 {
2473         struct pci_dev *p;
2474
2475         /* SB700 MSI issue will be fixed at HW level from revision A21,
2476          * we need check PCI REVISION ID of SMBus controller to get SB700
2477          * revision.
2478          */
2479         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2480                            NULL);
2481         if (!p)
2482                 return;
2483
2484         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2485                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2486         pci_dev_put(p);
2487 }
2488 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2489                         PCI_DEVICE_ID_TIGON3_5780,
2490                         quirk_msi_intx_disable_bug);
2491 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2492                         PCI_DEVICE_ID_TIGON3_5780S,
2493                         quirk_msi_intx_disable_bug);
2494 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2495                         PCI_DEVICE_ID_TIGON3_5714,
2496                         quirk_msi_intx_disable_bug);
2497 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2498                         PCI_DEVICE_ID_TIGON3_5714S,
2499                         quirk_msi_intx_disable_bug);
2500 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2501                         PCI_DEVICE_ID_TIGON3_5715,
2502                         quirk_msi_intx_disable_bug);
2503 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2504                         PCI_DEVICE_ID_TIGON3_5715S,
2505                         quirk_msi_intx_disable_bug);
2506
2507 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2508                         quirk_msi_intx_disable_ati_bug);
2509 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2510                         quirk_msi_intx_disable_ati_bug);
2511 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2512                         quirk_msi_intx_disable_ati_bug);
2513 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2514                         quirk_msi_intx_disable_ati_bug);
2515 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2516                         quirk_msi_intx_disable_ati_bug);
2517
2518 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2519                         quirk_msi_intx_disable_bug);
2520 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2521                         quirk_msi_intx_disable_bug);
2522 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2523                         quirk_msi_intx_disable_bug);
2524
2525 #endif /* CONFIG_PCI_MSI */
2526
2527 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2528                           struct pci_fixup *end)
2529 {
2530         while (f < end) {
2531                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2532                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2533                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2534                         f->hook(dev);
2535                 }
2536                 f++;
2537         }
2538 }
2539
2540 extern struct pci_fixup __start_pci_fixups_early[];
2541 extern struct pci_fixup __end_pci_fixups_early[];
2542 extern struct pci_fixup __start_pci_fixups_header[];
2543 extern struct pci_fixup __end_pci_fixups_header[];
2544 extern struct pci_fixup __start_pci_fixups_final[];
2545 extern struct pci_fixup __end_pci_fixups_final[];
2546 extern struct pci_fixup __start_pci_fixups_enable[];
2547 extern struct pci_fixup __end_pci_fixups_enable[];
2548 extern struct pci_fixup __start_pci_fixups_resume[];
2549 extern struct pci_fixup __end_pci_fixups_resume[];
2550 extern struct pci_fixup __start_pci_fixups_resume_early[];
2551 extern struct pci_fixup __end_pci_fixups_resume_early[];
2552 extern struct pci_fixup __start_pci_fixups_suspend[];
2553 extern struct pci_fixup __end_pci_fixups_suspend[];
2554
2555 #if defined(CONFIG_DMAR) || defined(CONFIG_INTR_REMAP)
2556 #define VTUNCERRMSK_REG 0x1ac
2557 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2558 /*
2559  * This is a quirk for masking vt-d spec defined errors to platform error
2560  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2561  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2562  * on the RAS config settings of the platform) when a vt-d fault happens.
2563  * The resulting SMI caused the system to hang.
2564  *
2565  * VT-d spec related errors are already handled by the VT-d OS code, so no
2566  * need to report the same error through other channels.
2567  */
2568 static void vtd_mask_spec_errors(struct pci_dev *dev)
2569 {
2570         u32 word;
2571
2572         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2573         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2574 }
2575 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2576 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2577 #endif
2578
2579 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2580 {
2581         struct pci_fixup *start, *end;
2582
2583         switch(pass) {
2584         case pci_fixup_early:
2585                 start = __start_pci_fixups_early;
2586                 end = __end_pci_fixups_early;
2587                 break;
2588
2589         case pci_fixup_header:
2590                 start = __start_pci_fixups_header;
2591                 end = __end_pci_fixups_header;
2592                 break;
2593
2594         case pci_fixup_final:
2595                 start = __start_pci_fixups_final;
2596                 end = __end_pci_fixups_final;
2597                 break;
2598
2599         case pci_fixup_enable:
2600                 start = __start_pci_fixups_enable;
2601                 end = __end_pci_fixups_enable;
2602                 break;
2603
2604         case pci_fixup_resume:
2605                 start = __start_pci_fixups_resume;
2606                 end = __end_pci_fixups_resume;
2607                 break;
2608
2609         case pci_fixup_resume_early:
2610                 start = __start_pci_fixups_resume_early;
2611                 end = __end_pci_fixups_resume_early;
2612                 break;
2613
2614         case pci_fixup_suspend:
2615                 start = __start_pci_fixups_suspend;
2616                 end = __end_pci_fixups_suspend;
2617                 break;
2618
2619         default:
2620                 /* stupid compiler warning, you would think with an enum... */
2621                 return;
2622         }
2623         pci_do_fixups(dev, start, end);
2624 }
2625
2626 static int __init pci_apply_final_quirks(void)
2627 {
2628         struct pci_dev *dev = NULL;
2629
2630         while ((dev = pci_get_device(PCI_ANY_ID, PCI_ANY_ID, dev)) != NULL) {
2631                 pci_fixup_device(pci_fixup_final, dev);
2632         }
2633
2634         return 0;
2635 }
2636
2637 fs_initcall_sync(pci_apply_final_quirks);
2638 #else
2639 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev) {}
2640 #endif
2641 EXPORT_SYMBOL(pci_fixup_device);