drivers/scsi/hpsa.h

   1 /*
   2  *    Disk Array driver for HP Smart Array SAS controllers
   3  *    Copyright 2000, 2009 Hewlett-Packard Development Company, L.P.
   4  *
   5  *    This program is free software; you can redistribute it and/or modify
   6  *    it under the terms of the GNU General Public License as published by
   7  *    the Free Software Foundation; version 2 of the License.
   8  *
   9  *    This program is distributed in the hope that it will be useful,
  10  *    but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *    MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  12  *    NON INFRINGEMENT.  See the GNU General Public License for more details.
  13  *
  14  *    You should have received a copy of the GNU General Public License
  15  *    along with this program; if not, write to the Free Software
  16  *    Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  *
  18  *    Questions/Comments/Bugfixes to iss_storagedev@hp.com
  19  *
  20  */
  21 #ifndef HPSA_H
  22 #define HPSA_H
  23
  24 #include <scsi/scsicam.h>
  25
  26 #define IO_OK           0
  27 #define IO_ERROR        1
  28
  29 struct ctlr_info;
  30
  31 struct access_method {
  32         void (*submit_command)(struct ctlr_info *h,
  33                 struct CommandList *c);
  34         void (*set_intr_mask)(struct ctlr_info *h, unsigned long val);
  35         unsigned long (*fifo_full)(struct ctlr_info *h);
  36         bool (*intr_pending)(struct ctlr_info *h);
  37         unsigned long (*command_completed)(struct ctlr_info *h, u8 q);
  38 };
  39
  40 struct hpsa_scsi_dev_t {
  41         int devtype;
  42         int bus, target, lun;           /* as presented to the OS */
  43         unsigned char scsi3addr[8];     /* as presented to the HW */
  44 #define RAID_CTLR_LUNID "\0\0\0\0\0\0\0\0"
  45         unsigned char device_id[16];    /* from inquiry pg. 0x83 */
  46         unsigned char vendor[8];        /* bytes 8-15 of inquiry data */
  47         unsigned char model[16];        /* bytes 16-31 of inquiry data */
  48         unsigned char raid_level;       /* from inquiry page 0xC1 */
  49 };
  50
  51 struct reply_pool {
  52         u64 *head;
  53         size_t size;
  54         u8 wraparound;
  55         u32 current_entry;
  56 };
  57
  58 struct ctlr_info {
  59         int     ctlr;
  60         char    devname[8];
  61         char    *product_name;
  62         struct pci_dev *pdev;
  63         u32     board_id;
  64         void __iomem *vaddr;
  65         unsigned long paddr;
  66         int     nr_cmds; /* Number of commands allowed on this controller */
  67         struct CfgTable __iomem *cfgtable;
  68         int     interrupts_enabled;
  69         int     major;
  70         int     max_commands;
  71         int     commands_outstanding;
  72         int     max_outstanding; /* Debug */
  73         int     usage_count;  /* number of opens all all minor devices */
  74 #       define PERF_MODE_INT    0
  75 #       define DOORBELL_INT     1
  76 #       define SIMPLE_MODE_INT  2
  77 #       define MEMQ_MODE_INT    3
  78         unsigned int intr[MAX_REPLY_QUEUES];
  79         unsigned int msix_vector;
  80         unsigned int msi_vector;
  81         int intr_mode; /* either PERF_MODE_INT or SIMPLE_MODE_INT */
  82         struct access_method access;
  83
  84         /* queue and queue Info */
  85         struct list_head reqQ;
  86         struct list_head cmpQ;
  87         unsigned int Qdepth;
  88         unsigned int maxQsinceinit;
  89         unsigned int maxSG;
  90         spinlock_t lock;
  91         int maxsgentries;
  92         u8 max_cmd_sg_entries;
  93         int chainsize;
  94         struct SGDescriptor **cmd_sg_list;
  95
  96         /* pointers to command and error info pool */
  97         struct CommandList      *cmd_pool;
  98         dma_addr_t              cmd_pool_dhandle;
  99         struct ErrorInfo        *errinfo_pool;
 100         dma_addr_t              errinfo_pool_dhandle;
 101         unsigned long           *cmd_pool_bits;
 102         int                     nr_allocs;
 103         int                     nr_frees;
 104         int                     scan_finished;
 105         spinlock_t              scan_lock;
 106         wait_queue_head_t       scan_wait_queue;
 107
 108         struct Scsi_Host *scsi_host;
 109         spinlock_t devlock; /* to protect hba[ctlr]->dev[];  */
 110         int ndevices; /* number of used elements in .dev[] array. */
 111         struct hpsa_scsi_dev_t *dev[HPSA_MAX_DEVICES];
 112         /*
 113          * Performant mode tables.
 114          */
 115         u32 trans_support;
 116         u32 trans_offset;
 117         struct TransTable_struct *transtable;
 118         unsigned long transMethod;
 119
 120         /*
 121          * Performant mode completion buffers
 122          */
 123         u64 *reply_pool;
 124         size_t reply_pool_size;
 125         struct reply_pool reply_queue[MAX_REPLY_QUEUES];
 126         u8 nreply_queues;
 127         dma_addr_t reply_pool_dhandle;
 128         u32 *blockFetchTable;
 129         unsigned char *hba_inquiry_data;
 130         u64 last_intr_timestamp;
 131         u32 last_heartbeat;
 132         u64 last_heartbeat_timestamp;
 133         u32 lockup_detected;
 134         struct list_head lockup_list;
 135         /* Address of h->q[x] is passed to intr handler to know which queue */
 136         u8 q[MAX_REPLY_QUEUES];
 137         u32 TMFSupportFlags; /* cache what task mgmt funcs are supported. */
 138 #define HPSATMF_BITS_SUPPORTED  (1 << 0)
 139 #define HPSATMF_PHYS_LUN_RESET  (1 << 1)
 140 #define HPSATMF_PHYS_NEX_RESET  (1 << 2)
 141 #define HPSATMF_PHYS_TASK_ABORT (1 << 3)
 142 #define HPSATMF_PHYS_TSET_ABORT (1 << 4)
 143 #define HPSATMF_PHYS_CLEAR_ACA  (1 << 5)
 144 #define HPSATMF_PHYS_CLEAR_TSET (1 << 6)
 145 #define HPSATMF_PHYS_QRY_TASK   (1 << 7)
 146 #define HPSATMF_PHYS_QRY_TSET   (1 << 8)
 147 #define HPSATMF_PHYS_QRY_ASYNC  (1 << 9)
 148 #define HPSATMF_MASK_SUPPORTED  (1 << 16)
 149 #define HPSATMF_LOG_LUN_RESET   (1 << 17)
 150 #define HPSATMF_LOG_NEX_RESET   (1 << 18)
 151 #define HPSATMF_LOG_TASK_ABORT  (1 << 19)
 152 #define HPSATMF_LOG_TSET_ABORT  (1 << 20)
 153 #define HPSATMF_LOG_CLEAR_ACA   (1 << 21)
 154 #define HPSATMF_LOG_CLEAR_TSET  (1 << 22)
 155 #define HPSATMF_LOG_QRY_TASK    (1 << 23)
 156 #define HPSATMF_LOG_QRY_TSET    (1 << 24)
 157 #define HPSATMF_LOG_QRY_ASYNC   (1 << 25)
 158 };
 159 #define HPSA_ABORT_MSG 0
 160 #define HPSA_DEVICE_RESET_MSG 1
 161 #define HPSA_RESET_TYPE_CONTROLLER 0x00
 162 #define HPSA_RESET_TYPE_BUS 0x01
 163 #define HPSA_RESET_TYPE_TARGET 0x03
 164 #define HPSA_RESET_TYPE_LUN 0x04
 165 #define HPSA_MSG_SEND_RETRY_LIMIT 10
 166 #define HPSA_MSG_SEND_RETRY_INTERVAL_MSECS (10000)
 167
 168 /* Maximum time in seconds driver will wait for command completions
 169  * when polling before giving up.
 170  */
 171 #define HPSA_MAX_POLL_TIME_SECS (20)
 172
 173 /* During SCSI error recovery, HPSA_TUR_RETRY_LIMIT defines
 174  * how many times to retry TEST UNIT READY on a device
 175  * while waiting for it to become ready before giving up.
 176  * HPSA_MAX_WAIT_INTERVAL_SECS is the max wait interval
 177  * between sending TURs while waiting for a device
 178  * to become ready.
 179  */
 180 #define HPSA_TUR_RETRY_LIMIT (20)
 181 #define HPSA_MAX_WAIT_INTERVAL_SECS (30)
 182
 183 /* HPSA_BOARD_READY_WAIT_SECS is how long to wait for a board
 184  * to become ready, in seconds, before giving up on it.
 185  * HPSA_BOARD_READY_POLL_INTERVAL_MSECS * is how long to wait
 186  * between polling the board to see if it is ready, in
 187  * milliseconds.  HPSA_BOARD_READY_POLL_INTERVAL and
 188  * HPSA_BOARD_READY_ITERATIONS are derived from those.
 189  */
 190 #define HPSA_BOARD_READY_WAIT_SECS (120)
 191 #define HPSA_BOARD_NOT_READY_WAIT_SECS (100)
 192 #define HPSA_BOARD_READY_POLL_INTERVAL_MSECS (100)
 193 #define HPSA_BOARD_READY_POLL_INTERVAL \
 194         ((HPSA_BOARD_READY_POLL_INTERVAL_MSECS * HZ) / 1000)
 195 #define HPSA_BOARD_READY_ITERATIONS \
 196         ((HPSA_BOARD_READY_WAIT_SECS * 1000) / \
 197                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 198 #define HPSA_BOARD_NOT_READY_ITERATIONS \
 199         ((HPSA_BOARD_NOT_READY_WAIT_SECS * 1000) / \
 200                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 201 #define HPSA_POST_RESET_PAUSE_MSECS (3000)
 202 #define HPSA_POST_RESET_NOOP_RETRIES (12)
 203
 204 /*  Defining the diffent access_menthods */
 205 /*
 206  * Memory mapped FIFO interface (SMART 53xx cards)
 207  */
 208 #define SA5_DOORBELL    0x20
 209 #define SA5_REQUEST_PORT_OFFSET 0x40
 210 #define SA5_REPLY_INTR_MASK_OFFSET      0x34
 211 #define SA5_REPLY_PORT_OFFSET           0x44
 212 #define SA5_INTR_STATUS         0x30
 213 #define SA5_SCRATCHPAD_OFFSET   0xB0
 214
 215 #define SA5_CTCFG_OFFSET        0xB4
 216 #define SA5_CTMEM_OFFSET        0xB8
 217
 218 #define SA5_INTR_OFF            0x08
 219 #define SA5B_INTR_OFF           0x04
 220 #define SA5_INTR_PENDING        0x08
 221 #define SA5B_INTR_PENDING       0x04
 222 #define FIFO_EMPTY              0xffffffff
 223 #define HPSA_FIRMWARE_READY     0xffff0000 /* value in scratchpad register */
 224
 225 #define HPSA_ERROR_BIT          0x02
 226
 227 /* Performant mode flags */
 228 #define SA5_PERF_INTR_PENDING   0x04
 229 #define SA5_PERF_INTR_OFF       0x05
 230 #define SA5_OUTDB_STATUS_PERF_BIT       0x01
 231 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 232 #define SA5_OUTDB_CLEAR         0xA0
 233 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 234 #define SA5_OUTDB_STATUS        0x9C
 235
 236
 237 #define HPSA_INTR_ON    1
 238 #define HPSA_INTR_OFF   0
 239 /*
 240         Send the command to the hardware
 241 */
 242 static void SA5_submit_command(struct ctlr_info *h,
 243         struct CommandList *c)
 244 {
 245         dev_dbg(&h->pdev->dev, "Sending %x, tag = %x\n", c->busaddr,
 246                 c->Header.Tag.lower);
 247         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 248         (void) readl(h->vaddr + SA5_SCRATCHPAD_OFFSET);
 249 }
 250
 251 /*
 252  *  This card is the opposite of the other cards.
 253  *   0 turns interrupts on...
 254  *   0x08 turns them off...
 255  */
 256 static void SA5_intr_mask(struct ctlr_info *h, unsigned long val)
 257 {
 258         if (val) { /* Turn interrupts on */
 259                 h->interrupts_enabled = 1;
 260                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 261                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 262         } else { /* Turn them off */
 263                 h->interrupts_enabled = 0;
 264                 writel(SA5_INTR_OFF,
 265                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 266                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 267         }
 268 }
 269
 270 static void SA5_performant_intr_mask(struct ctlr_info *h, unsigned long val)
 271 {
 272         if (val) { /* turn on interrupts */
 273                 h->interrupts_enabled = 1;
 274                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 275                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 276         } else {
 277                 h->interrupts_enabled = 0;
 278                 writel(SA5_PERF_INTR_OFF,
 279                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 280                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 281         }
 282 }
 283
 284 static unsigned long SA5_performant_completed(struct ctlr_info *h, u8 q)
 285 {
 286         struct reply_pool *rq = &h->reply_queue[q];
 287         unsigned long flags, register_value = FIFO_EMPTY;
 288
 289         /* msi auto clears the interrupt pending bit. */
 290         if (!(h->msi_vector || h->msix_vector)) {
 291                 /* flush the controller write of the reply queue by reading
 292                  * outbound doorbell status register.
 293                  */
 294                 register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 295                 writel(SA5_OUTDB_CLEAR_PERF_BIT, h->vaddr + SA5_OUTDB_CLEAR);
 296                 /* Do a read in order to flush the write to the controller
 297                  * (as per spec.)
 298                  */
 299                 register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 300         }
 301
 302         if ((rq->head[rq->current_entry] & 1) == rq->wraparound) {
 303                 register_value = rq->head[rq->current_entry];
 304                 rq->current_entry++;
 305                 spin_lock_irqsave(&h->lock, flags);
 306                 h->commands_outstanding--;
 307                 spin_unlock_irqrestore(&h->lock, flags);
 308         } else {
 309                 register_value = FIFO_EMPTY;
 310         }
 311         /* Check for wraparound */
 312         if (rq->current_entry == h->max_commands) {
 313                 rq->current_entry = 0;
 314                 rq->wraparound ^= 1;
 315         }
 316         return register_value;
 317 }
 318
 319 /*
 320  *  Returns true if fifo is full.
 321  *
 322  */
 323 static unsigned long SA5_fifo_full(struct ctlr_info *h)
 324 {
 325         if (h->commands_outstanding >= h->max_commands)
 326                 return 1;
 327         else
 328                 return 0;
 329
 330 }
 331 /*
 332  *   returns value read from hardware.
 333  *     returns FIFO_EMPTY if there is nothing to read
 334  */
 335 static unsigned long SA5_completed(struct ctlr_info *h,
 336         __attribute__((unused)) u8 q)
 337 {
 338         unsigned long register_value
 339                 = readl(h->vaddr + SA5_REPLY_PORT_OFFSET);
 340         unsigned long flags;
 341
 342         if (register_value != FIFO_EMPTY) {
 343                 spin_lock_irqsave(&h->lock, flags);
 344                 h->commands_outstanding--;
 345                 spin_unlock_irqrestore(&h->lock, flags);
 346         }
 347
 348 #ifdef HPSA_DEBUG
 349         if (register_value != FIFO_EMPTY)
 350                 dev_dbg(&h->pdev->dev, "Read %lx back from board\n",
 351                         register_value);
 352         else
 353                 dev_dbg(&h->pdev->dev, "FIFO Empty read\n");
 354 #endif
 355
 356         return register_value;
 357 }
 358 /*
 359  *      Returns true if an interrupt is pending..
 360  */
 361 static bool SA5_intr_pending(struct ctlr_info *h)
 362 {
 363         unsigned long register_value  =
 364                 readl(h->vaddr + SA5_INTR_STATUS);
 365         dev_dbg(&h->pdev->dev, "intr_pending %lx\n", register_value);
 366         return register_value & SA5_INTR_PENDING;
 367 }
 368
 369 static bool SA5_performant_intr_pending(struct ctlr_info *h)
 370 {
 371         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 372
 373         if (!register_value)
 374                 return false;
 375
 376         if (h->msi_vector || h->msix_vector)
 377                 return true;
 378
 379         /* Read outbound doorbell to flush */
 380         register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 381         return register_value & SA5_OUTDB_STATUS_PERF_BIT;
 382 }
 383
 384 static struct access_method SA5_access = {
 385         SA5_submit_command,
 386         SA5_intr_mask,
 387         SA5_fifo_full,
 388         SA5_intr_pending,
 389         SA5_completed,
 390 };
 391
 392 static struct access_method SA5_performant_access = {
 393         SA5_submit_command,
 394         SA5_performant_intr_mask,
 395         SA5_fifo_full,
 396         SA5_performant_intr_pending,
 397         SA5_performant_completed,
 398 };
 399
 400 struct board_type {
 401         u32     board_id;
 402         char    *product_name;
 403         struct access_method *access;
 404 };
 405
 406 #endif /* HPSA_H */
 407