drivers/spi/spi-rspi.c

   1 /*
   2  * SH RSPI driver
   3  *
   4  * Copyright (C) 2012, 2013  Renesas Solutions Corp.
   5  * Copyright (C) 2014 Glider bvba
   6  *
   7  * Based on spi-sh.c:
   8  * Copyright (C) 2011 Renesas Solutions Corp.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  22  *
  23  */
  24
  25 #include <linux/module.h>
  26 #include <linux/kernel.h>
  27 #include <linux/sched.h>
  28 #include <linux/errno.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/platform_device.h>
  31 #include <linux/io.h>
  32 #include <linux/clk.h>
  33 #include <linux/dmaengine.h>
  34 #include <linux/dma-mapping.h>
  35 #include <linux/of_device.h>
  36 #include <linux/pm_runtime.h>
  37 #include <linux/sh_dma.h>
  38 #include <linux/spi/spi.h>
  39 #include <linux/spi/rspi.h>
  40
  41 #define RSPI_SPCR               0x00    /* Control Register */
  42 #define RSPI_SSLP               0x01    /* Slave Select Polarity Register */
  43 #define RSPI_SPPCR              0x02    /* Pin Control Register */
  44 #define RSPI_SPSR               0x03    /* Status Register */
  45 #define RSPI_SPDR               0x04    /* Data Register */
  46 #define RSPI_SPSCR              0x08    /* Sequence Control Register */
  47 #define RSPI_SPSSR              0x09    /* Sequence Status Register */
  48 #define RSPI_SPBR               0x0a    /* Bit Rate Register */
  49 #define RSPI_SPDCR              0x0b    /* Data Control Register */
  50 #define RSPI_SPCKD              0x0c    /* Clock Delay Register */
  51 #define RSPI_SSLND              0x0d    /* Slave Select Negation Delay Register */
  52 #define RSPI_SPND               0x0e    /* Next-Access Delay Register */
  53 #define RSPI_SPCR2              0x0f    /* Control Register 2 (SH only) */
  54 #define RSPI_SPCMD0             0x10    /* Command Register 0 */
  55 #define RSPI_SPCMD1             0x12    /* Command Register 1 */
  56 #define RSPI_SPCMD2             0x14    /* Command Register 2 */
  57 #define RSPI_SPCMD3             0x16    /* Command Register 3 */
  58 #define RSPI_SPCMD4             0x18    /* Command Register 4 */
  59 #define RSPI_SPCMD5             0x1a    /* Command Register 5 */
  60 #define RSPI_SPCMD6             0x1c    /* Command Register 6 */
  61 #define RSPI_SPCMD7             0x1e    /* Command Register 7 */
  62 #define RSPI_SPCMD(i)           (RSPI_SPCMD0 + (i) * 2)
  63 #define RSPI_NUM_SPCMD          8
  64 #define RSPI_RZ_NUM_SPCMD       4
  65 #define QSPI_NUM_SPCMD          4
  66
  67 /* RSPI on RZ only */
  68 #define RSPI_SPBFCR             0x20    /* Buffer Control Register */
  69 #define RSPI_SPBFDR             0x22    /* Buffer Data Count Setting Register */
  70
  71 /* QSPI only */
  72 #define QSPI_SPBFCR             0x18    /* Buffer Control Register */
  73 #define QSPI_SPBDCR             0x1a    /* Buffer Data Count Register */
  74 #define QSPI_SPBMUL0            0x1c    /* Transfer Data Length Multiplier Setting Register 0 */
  75 #define QSPI_SPBMUL1            0x20    /* Transfer Data Length Multiplier Setting Register 1 */
  76 #define QSPI_SPBMUL2            0x24    /* Transfer Data Length Multiplier Setting Register 2 */
  77 #define QSPI_SPBMUL3            0x28    /* Transfer Data Length Multiplier Setting Register 3 */
  78 #define QSPI_SPBMUL(i)          (QSPI_SPBMUL0 + (i) * 4)
  79
  80 /* SPCR - Control Register */
  81 #define SPCR_SPRIE              0x80    /* Receive Interrupt Enable */
  82 #define SPCR_SPE                0x40    /* Function Enable */
  83 #define SPCR_SPTIE              0x20    /* Transmit Interrupt Enable */
  84 #define SPCR_SPEIE              0x10    /* Error Interrupt Enable */
  85 #define SPCR_MSTR               0x08    /* Master/Slave Mode Select */
  86 #define SPCR_MODFEN             0x04    /* Mode Fault Error Detection Enable */
  87 /* RSPI on SH only */
  88 #define SPCR_TXMD               0x02    /* TX Only Mode (vs. Full Duplex) */
  89 #define SPCR_SPMS               0x01    /* 3-wire Mode (vs. 4-wire) */
  90 /* QSPI on R-Car M2 only */
  91 #define SPCR_WSWAP              0x02    /* Word Swap of read-data for DMAC */
  92 #define SPCR_BSWAP              0x01    /* Byte Swap of read-data for DMAC */
  93
  94 /* SSLP - Slave Select Polarity Register */
  95 #define SSLP_SSL1P              0x02    /* SSL1 Signal Polarity Setting */
  96 #define SSLP_SSL0P              0x01    /* SSL0 Signal Polarity Setting */
  97
  98 /* SPPCR - Pin Control Register */
  99 #define SPPCR_MOIFE             0x20    /* MOSI Idle Value Fixing Enable */
 100 #define SPPCR_MOIFV             0x10    /* MOSI Idle Fixed Value */
 101 #define SPPCR_SPOM              0x04
 102 #define SPPCR_SPLP2             0x02    /* Loopback Mode 2 (non-inverting) */
 103 #define SPPCR_SPLP              0x01    /* Loopback Mode (inverting) */
 104
 105 #define SPPCR_IO3FV             0x04    /* Single-/Dual-SPI Mode IO3 Output Fixed Value */
 106 #define SPPCR_IO2FV             0x04    /* Single-/Dual-SPI Mode IO2 Output Fixed Value */
 107
 108 /* SPSR - Status Register */
 109 #define SPSR_SPRF               0x80    /* Receive Buffer Full Flag */
 110 #define SPSR_TEND               0x40    /* Transmit End */
 111 #define SPSR_SPTEF              0x20    /* Transmit Buffer Empty Flag */
 112 #define SPSR_PERF               0x08    /* Parity Error Flag */
 113 #define SPSR_MODF               0x04    /* Mode Fault Error Flag */
 114 #define SPSR_IDLNF              0x02    /* RSPI Idle Flag */
 115 #define SPSR_OVRF               0x01    /* Overrun Error Flag (RSPI only) */
 116
 117 /* SPSCR - Sequence Control Register */
 118 #define SPSCR_SPSLN_MASK        0x07    /* Sequence Length Specification */
 119
 120 /* SPSSR - Sequence Status Register */
 121 #define SPSSR_SPECM_MASK        0x70    /* Command Error Mask */
 122 #define SPSSR_SPCP_MASK         0x07    /* Command Pointer Mask */
 123
 124 /* SPDCR - Data Control Register */
 125 #define SPDCR_TXDMY             0x80    /* Dummy Data Transmission Enable */
 126 #define SPDCR_SPLW1             0x40    /* Access Width Specification (RZ) */
 127 #define SPDCR_SPLW0             0x20    /* Access Width Specification (RZ) */
 128 #define SPDCR_SPLLWORD          (SPDCR_SPLW1 | SPDCR_SPLW0)
 129 #define SPDCR_SPLWORD           SPDCR_SPLW1
 130 #define SPDCR_SPLBYTE           SPDCR_SPLW0
 131 #define SPDCR_SPLW              0x20    /* Access Width Specification (SH) */
 132 #define SPDCR_SPRDTD            0x10    /* Receive Transmit Data Select (SH) */
 133 #define SPDCR_SLSEL1            0x08
 134 #define SPDCR_SLSEL0            0x04
 135 #define SPDCR_SLSEL_MASK        0x0c    /* SSL1 Output Select (SH) */
 136 #define SPDCR_SPFC1             0x02
 137 #define SPDCR_SPFC0             0x01
 138 #define SPDCR_SPFC_MASK         0x03    /* Frame Count Setting (1-4) (SH) */
 139
 140 /* SPCKD - Clock Delay Register */
 141 #define SPCKD_SCKDL_MASK        0x07    /* Clock Delay Setting (1-8) */
 142
 143 /* SSLND - Slave Select Negation Delay Register */
 144 #define SSLND_SLNDL_MASK        0x07    /* SSL Negation Delay Setting (1-8) */
 145
 146 /* SPND - Next-Access Delay Register */
 147 #define SPND_SPNDL_MASK         0x07    /* Next-Access Delay Setting (1-8) */
 148
 149 /* SPCR2 - Control Register 2 */
 150 #define SPCR2_PTE               0x08    /* Parity Self-Test Enable */
 151 #define SPCR2_SPIE              0x04    /* Idle Interrupt Enable */
 152 #define SPCR2_SPOE              0x02    /* Odd Parity Enable (vs. Even) */
 153 #define SPCR2_SPPE              0x01    /* Parity Enable */
 154
 155 /* SPCMDn - Command Registers */
 156 #define SPCMD_SCKDEN            0x8000  /* Clock Delay Setting Enable */
 157 #define SPCMD_SLNDEN            0x4000  /* SSL Negation Delay Setting Enable */
 158 #define SPCMD_SPNDEN            0x2000  /* Next-Access Delay Enable */
 159 #define SPCMD_LSBF              0x1000  /* LSB First */
 160 #define SPCMD_SPB_MASK          0x0f00  /* Data Length Setting */
 161 #define SPCMD_SPB_8_TO_16(bit)  (((bit - 1) << 8) & SPCMD_SPB_MASK)
 162 #define SPCMD_SPB_8BIT          0x0000  /* QSPI only */
 163 #define SPCMD_SPB_16BIT         0x0100
 164 #define SPCMD_SPB_20BIT         0x0000
 165 #define SPCMD_SPB_24BIT         0x0100
 166 #define SPCMD_SPB_32BIT         0x0200
 167 #define SPCMD_SSLKP             0x0080  /* SSL Signal Level Keeping */
 168 #define SPCMD_SPIMOD_MASK       0x0060  /* SPI Operating Mode (QSPI only) */
 169 #define SPCMD_SPIMOD1           0x0040
 170 #define SPCMD_SPIMOD0           0x0020
 171 #define SPCMD_SPIMOD_SINGLE     0
 172 #define SPCMD_SPIMOD_DUAL       SPCMD_SPIMOD0
 173 #define SPCMD_SPIMOD_QUAD       SPCMD_SPIMOD1
 174 #define SPCMD_SPRW              0x0010  /* SPI Read/Write Access (Dual/Quad) */
 175 #define SPCMD_SSLA_MASK         0x0030  /* SSL Assert Signal Setting (RSPI) */
 176 #define SPCMD_BRDV_MASK         0x000c  /* Bit Rate Division Setting */
 177 #define SPCMD_CPOL              0x0002  /* Clock Polarity Setting */
 178 #define SPCMD_CPHA              0x0001  /* Clock Phase Setting */
 179
 180 /* SPBFCR - Buffer Control Register */
 181 #define SPBFCR_TXRST            0x80    /* Transmit Buffer Data Reset */
 182 #define SPBFCR_RXRST            0x40    /* Receive Buffer Data Reset */
 183 #define SPBFCR_TXTRG_MASK       0x30    /* Transmit Buffer Data Triggering Number */
 184 #define SPBFCR_RXTRG_MASK       0x07    /* Receive Buffer Data Triggering Number */
 185
 186 struct rspi_data {
 187         void __iomem *addr;
 188         u32 max_speed_hz;
 189         struct spi_master *master;
 190         wait_queue_head_t wait;
 191         struct clk *clk;
 192         u16 spcmd;
 193         u8 spsr;
 194         u8 sppcr;
 195         int rx_irq, tx_irq;
 196         const struct spi_ops *ops;
 197
 198         unsigned dma_callbacked:1;
 199         unsigned byte_access:1;
 200 };
 201
 202 static void rspi_write8(const struct rspi_data *rspi, u8 data, u16 offset)
 203 {
 204         iowrite8(data, rspi->addr + offset);
 205 }
 206
 207 static void rspi_write16(const struct rspi_data *rspi, u16 data, u16 offset)
 208 {
 209         iowrite16(data, rspi->addr + offset);
 210 }
 211
 212 static void rspi_write32(const struct rspi_data *rspi, u32 data, u16 offset)
 213 {
 214         iowrite32(data, rspi->addr + offset);
 215 }
 216
 217 static u8 rspi_read8(const struct rspi_data *rspi, u16 offset)
 218 {
 219         return ioread8(rspi->addr + offset);
 220 }
 221
 222 static u16 rspi_read16(const struct rspi_data *rspi, u16 offset)
 223 {
 224         return ioread16(rspi->addr + offset);
 225 }
 226
 227 static void rspi_write_data(const struct rspi_data *rspi, u16 data)
 228 {
 229         if (rspi->byte_access)
 230                 rspi_write8(rspi, data, RSPI_SPDR);
 231         else /* 16 bit */
 232                 rspi_write16(rspi, data, RSPI_SPDR);
 233 }
 234
 235 static u16 rspi_read_data(const struct rspi_data *rspi)
 236 {
 237         if (rspi->byte_access)
 238                 return rspi_read8(rspi, RSPI_SPDR);
 239         else /* 16 bit */
 240                 return rspi_read16(rspi, RSPI_SPDR);
 241 }
 242
 243 /* optional functions */
 244 struct spi_ops {
 245         int (*set_config_register)(struct rspi_data *rspi, int access_size);
 246         int (*transfer_one)(struct spi_master *master, struct spi_device *spi,
 247                             struct spi_transfer *xfer);
 248         u16 mode_bits;
 249         u16 flags;
 250         u16 fifo_size;
 251 };
 252
 253 /*
 254  * functions for RSPI on legacy SH
 255  */
 256 static int rspi_set_config_register(struct rspi_data *rspi, int access_size)
 257 {
 258         int spbr;
 259
 260         /* Sets output mode, MOSI signal, and (optionally) loopback */
 261         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 262
 263         /* Sets transfer bit rate */
 264         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk),
 265                             2 * rspi->max_speed_hz) - 1;
 266         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 267
 268         /* Disable dummy transmission, set 16-bit word access, 1 frame */
 269         rspi_write8(rspi, 0, RSPI_SPDCR);
 270         rspi->byte_access = 0;
 271
 272         /* Sets RSPCK, SSL, next-access delay value */
 273         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 274         rspi_write8(rspi, 0x00, RSPI_SSLND);
 275         rspi_write8(rspi, 0x00, RSPI_SPND);
 276
 277         /* Sets parity, interrupt mask */
 278         rspi_write8(rspi, 0x00, RSPI_SPCR2);
 279
 280         /* Sets SPCMD */
 281         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 282         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 283
 284         /* Sets RSPI mode */
 285         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 286
 287         return 0;
 288 }
 289
 290 /*
 291  * functions for RSPI on RZ
 292  */
 293 static int rspi_rz_set_config_register(struct rspi_data *rspi, int access_size)
 294 {
 295         int spbr;
 296
 297         /* Sets output mode, MOSI signal, and (optionally) loopback */
 298         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 299
 300         /* Sets transfer bit rate */
 301         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk),
 302                             2 * rspi->max_speed_hz) - 1;
 303         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 304
 305         /* Disable dummy transmission, set byte access */
 306         rspi_write8(rspi, SPDCR_SPLBYTE, RSPI_SPDCR);
 307         rspi->byte_access = 1;
 308
 309         /* Sets RSPCK, SSL, next-access delay value */
 310         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 311         rspi_write8(rspi, 0x00, RSPI_SSLND);
 312         rspi_write8(rspi, 0x00, RSPI_SPND);
 313
 314         /* Sets SPCMD */
 315         rspi->spcmd |= SPCMD_SPB_8_TO_16(access_size);
 316         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 317
 318         /* Sets RSPI mode */
 319         rspi_write8(rspi, SPCR_MSTR, RSPI_SPCR);
 320
 321         return 0;
 322 }
 323
 324 /*
 325  * functions for QSPI
 326  */
 327 static int qspi_set_config_register(struct rspi_data *rspi, int access_size)
 328 {
 329         int spbr;
 330
 331         /* Sets output mode, MOSI signal, and (optionally) loopback */
 332         rspi_write8(rspi, rspi->sppcr, RSPI_SPPCR);
 333
 334         /* Sets transfer bit rate */
 335         spbr = DIV_ROUND_UP(clk_get_rate(rspi->clk), 2 * rspi->max_speed_hz);
 336         rspi_write8(rspi, clamp(spbr, 0, 255), RSPI_SPBR);
 337
 338         /* Disable dummy transmission, set byte access */
 339         rspi_write8(rspi, 0, RSPI_SPDCR);
 340         rspi->byte_access = 1;
 341
 342         /* Sets RSPCK, SSL, next-access delay value */
 343         rspi_write8(rspi, 0x00, RSPI_SPCKD);
 344         rspi_write8(rspi, 0x00, RSPI_SSLND);
 345         rspi_write8(rspi, 0x00, RSPI_SPND);
 346
 347         /* Data Length Setting */
 348         if (access_size == 8)
 349                 rspi->spcmd |= SPCMD_SPB_8BIT;
 350         else if (access_size == 16)
 351                 rspi->spcmd |= SPCMD_SPB_16BIT;
 352         else
 353                 rspi->spcmd |= SPCMD_SPB_32BIT;
 354
 355         rspi->spcmd |= SPCMD_SCKDEN | SPCMD_SLNDEN | SPCMD_SPNDEN;
 356
 357         /* Resets transfer data length */
 358         rspi_write32(rspi, 0, QSPI_SPBMUL0);
 359
 360         /* Resets transmit and receive buffer */
 361         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 362         /* Sets buffer to allow normal operation */
 363         rspi_write8(rspi, 0x00, QSPI_SPBFCR);
 364
 365         /* Sets SPCMD */
 366         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 367
 368         /* Enables SPI function in master mode */
 369         rspi_write8(rspi, SPCR_SPE | SPCR_MSTR, RSPI_SPCR);
 370
 371         return 0;
 372 }
 373
 374 #define set_config_register(spi, n) spi->ops->set_config_register(spi, n)
 375
 376 static void rspi_enable_irq(const struct rspi_data *rspi, u8 enable)
 377 {
 378         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | enable, RSPI_SPCR);
 379 }
 380
 381 static void rspi_disable_irq(const struct rspi_data *rspi, u8 disable)
 382 {
 383         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~disable, RSPI_SPCR);
 384 }
 385
 386 static int rspi_wait_for_interrupt(struct rspi_data *rspi, u8 wait_mask,
 387                                    u8 enable_bit)
 388 {
 389         int ret;
 390
 391         rspi->spsr = rspi_read8(rspi, RSPI_SPSR);
 392         if (rspi->spsr & wait_mask)
 393                 return 0;
 394
 395         rspi_enable_irq(rspi, enable_bit);
 396         ret = wait_event_timeout(rspi->wait, rspi->spsr & wait_mask, HZ);
 397         if (ret == 0 && !(rspi->spsr & wait_mask))
 398                 return -ETIMEDOUT;
 399
 400         return 0;
 401 }
 402
 403 static inline int rspi_wait_for_tx_empty(struct rspi_data *rspi)
 404 {
 405         return rspi_wait_for_interrupt(rspi, SPSR_SPTEF, SPCR_SPTIE);
 406 }
 407
 408 static inline int rspi_wait_for_rx_full(struct rspi_data *rspi)
 409 {
 410         return rspi_wait_for_interrupt(rspi, SPSR_SPRF, SPCR_SPRIE);
 411 }
 412
 413 static int rspi_data_out(struct rspi_data *rspi, u8 data)
 414 {
 415         int error = rspi_wait_for_tx_empty(rspi);
 416         if (error < 0) {
 417                 dev_err(&rspi->master->dev, "transmit timeout\n");
 418                 return error;
 419         }
 420         rspi_write_data(rspi, data);
 421         return 0;
 422 }
 423
 424 static int rspi_data_in(struct rspi_data *rspi)
 425 {
 426         int error;
 427         u8 data;
 428
 429         error = rspi_wait_for_rx_full(rspi);
 430         if (error < 0) {
 431                 dev_err(&rspi->master->dev, "receive timeout\n");
 432                 return error;
 433         }
 434         data = rspi_read_data(rspi);
 435         return data;
 436 }
 437
 438 static int rspi_pio_transfer(struct rspi_data *rspi, const u8 *tx, u8 *rx,
 439                              unsigned int n)
 440 {
 441         while (n-- > 0) {
 442                 if (tx) {
 443                         int ret = rspi_data_out(rspi, *tx++);
 444                         if (ret < 0)
 445                                 return ret;
 446                 }
 447                 if (rx) {
 448                         int ret = rspi_data_in(rspi);
 449                         if (ret < 0)
 450                                 return ret;
 451                         *rx++ = ret;
 452                 }
 453         }
 454
 455         return 0;
 456 }
 457
 458 static void rspi_dma_complete(void *arg)
 459 {
 460         struct rspi_data *rspi = arg;
 461
 462         rspi->dma_callbacked = 1;
 463         wake_up_interruptible(&rspi->wait);
 464 }
 465
 466 static int rspi_send_dma(struct rspi_data *rspi, struct sg_table *tx)
 467 {
 468         struct dma_async_tx_descriptor *desc;
 469         int ret;
 470
 471         desc = dmaengine_prep_slave_sg(rspi->master->dma_tx, tx->sgl,
 472                                        tx->nents, DMA_TO_DEVICE,
 473                                        DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 474         if (!desc)
 475                 return -EIO;
 476
 477         /*
 478          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 479          * called. So, this driver disables the IRQ while DMA transfer.
 480          */
 481         disable_irq(rspi->tx_irq);
 482
 483         rspi_enable_irq(rspi, SPCR_SPTIE);
 484         rspi->dma_callbacked = 0;
 485
 486         desc->callback = rspi_dma_complete;
 487         desc->callback_param = rspi;
 488         dmaengine_submit(desc);
 489         dma_async_issue_pending(rspi->master->dma_tx);
 490
 491         ret = wait_event_interruptible_timeout(rspi->wait,
 492                                                rspi->dma_callbacked, HZ);
 493         if (ret > 0 && rspi->dma_callbacked)
 494                 ret = 0;
 495         else if (!ret)
 496                 ret = -ETIMEDOUT;
 497         rspi_disable_irq(rspi, SPCR_SPTIE);
 498
 499         enable_irq(rspi->tx_irq);
 500         return ret;
 501 }
 502
 503 static void rspi_receive_init(const struct rspi_data *rspi)
 504 {
 505         u8 spsr;
 506
 507         spsr = rspi_read8(rspi, RSPI_SPSR);
 508         if (spsr & SPSR_SPRF)
 509                 rspi_read_data(rspi);   /* dummy read */
 510         if (spsr & SPSR_OVRF)
 511                 rspi_write8(rspi, rspi_read8(rspi, RSPI_SPSR) & ~SPSR_OVRF,
 512                             RSPI_SPSR);
 513 }
 514
 515 static void rspi_rz_receive_init(const struct rspi_data *rspi)
 516 {
 517         rspi_receive_init(rspi);
 518         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, RSPI_SPBFCR);
 519         rspi_write8(rspi, 0, RSPI_SPBFCR);
 520 }
 521
 522 static void qspi_receive_init(const struct rspi_data *rspi)
 523 {
 524         u8 spsr;
 525
 526         spsr = rspi_read8(rspi, RSPI_SPSR);
 527         if (spsr & SPSR_SPRF)
 528                 rspi_read_data(rspi);   /* dummy read */
 529         rspi_write8(rspi, SPBFCR_TXRST | SPBFCR_RXRST, QSPI_SPBFCR);
 530         rspi_write8(rspi, 0, QSPI_SPBFCR);
 531 }
 532
 533 static int rspi_send_receive_dma(struct rspi_data *rspi, struct sg_table *tx,
 534                                  struct sg_table *rx)
 535 {
 536         struct dma_async_tx_descriptor *desc_tx, *desc_rx;
 537         int ret;
 538
 539         /* prepare transmit transfer */
 540         desc_tx = dmaengine_prep_slave_sg(rspi->master->dma_tx, tx->sgl,
 541                                           tx->nents, DMA_TO_DEVICE,
 542                                           DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 543         if (!desc_tx)
 544                 return -EIO;
 545
 546         /* prepare receive transfer */
 547         desc_rx = dmaengine_prep_slave_sg(rspi->master->dma_rx, rx->sgl,
 548                                           rx->nents, DMA_FROM_DEVICE,
 549                                           DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 550         if (!desc_rx)
 551                 return -EIO;
 552
 553         /*
 554          * DMAC needs SPTIE, but if SPTIE is set, this IRQ routine will be
 555          * called. So, this driver disables the IRQ while DMA transfer.
 556          */
 557         disable_irq(rspi->tx_irq);
 558         if (rspi->rx_irq != rspi->tx_irq)
 559                 disable_irq(rspi->rx_irq);
 560
 561         rspi_enable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 562         rspi->dma_callbacked = 0;
 563
 564         desc_rx->callback = rspi_dma_complete;
 565         desc_rx->callback_param = rspi;
 566         dmaengine_submit(desc_rx);
 567         dma_async_issue_pending(rspi->master->dma_rx);
 568
 569         desc_tx->callback = NULL;       /* No callback */
 570         dmaengine_submit(desc_tx);
 571         dma_async_issue_pending(rspi->master->dma_tx);
 572
 573         ret = wait_event_interruptible_timeout(rspi->wait,
 574                                                rspi->dma_callbacked, HZ);
 575         if (ret > 0 && rspi->dma_callbacked)
 576                 ret = 0;
 577         else if (!ret)
 578                 ret = -ETIMEDOUT;
 579         rspi_disable_irq(rspi, SPCR_SPTIE | SPCR_SPRIE);
 580
 581         enable_irq(rspi->tx_irq);
 582         if (rspi->rx_irq != rspi->tx_irq)
 583                 enable_irq(rspi->rx_irq);
 584
 585         return ret;
 586 }
 587
 588 static bool __rspi_can_dma(const struct rspi_data *rspi,
 589                            const struct spi_transfer *xfer)
 590 {
 591         return xfer->len > rspi->ops->fifo_size;
 592 }
 593
 594 static bool rspi_can_dma(struct spi_master *master, struct spi_device *spi,
 595                          struct spi_transfer *xfer)
 596 {
 597         struct rspi_data *rspi = spi_master_get_devdata(master);
 598
 599         return __rspi_can_dma(rspi, xfer);
 600 }
 601
 602 static int rspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 603                              struct spi_transfer *xfer)
 604 {
 605         struct rspi_data *rspi = spi_master_get_devdata(master);
 606         u8 spcr;
 607         int ret;
 608
 609         spcr = rspi_read8(rspi, RSPI_SPCR);
 610         if (xfer->rx_buf) {
 611                 rspi_receive_init(rspi);
 612                 spcr &= ~SPCR_TXMD;
 613         } else {
 614                 spcr |= SPCR_TXMD;
 615         }
 616         rspi_write8(rspi, spcr, RSPI_SPCR);
 617
 618         if (master->can_dma && __rspi_can_dma(rspi, xfer)) {
 619                 if (xfer->rx_buf)
 620                         return rspi_send_receive_dma(rspi, &xfer->tx_sg,
 621                                                      &xfer->rx_sg);
 622                 else
 623                         return rspi_send_dma(rspi, &xfer->tx_sg);
 624         }
 625
 626         ret = rspi_pio_transfer(rspi, xfer->tx_buf, xfer->rx_buf, xfer->len);
 627         if (ret < 0)
 628                 return ret;
 629
 630         /* Wait for the last transmission */
 631         rspi_wait_for_tx_empty(rspi);
 632
 633         return 0;
 634 }
 635
 636 static int rspi_rz_transfer_out_in(struct rspi_data *rspi,
 637                                    struct spi_transfer *xfer)
 638 {
 639         int ret;
 640
 641         rspi_rz_receive_init(rspi);
 642
 643         ret = rspi_pio_transfer(rspi, xfer->tx_buf, xfer->rx_buf, xfer->len);
 644         if (ret < 0)
 645                 return ret;
 646
 647         /* Wait for the last transmission */
 648         rspi_wait_for_tx_empty(rspi);
 649
 650         return 0;
 651 }
 652
 653 static int rspi_rz_transfer_one(struct spi_master *master,
 654                                 struct spi_device *spi,
 655                                 struct spi_transfer *xfer)
 656 {
 657         struct rspi_data *rspi = spi_master_get_devdata(master);
 658
 659         return rspi_rz_transfer_out_in(rspi, xfer);
 660 }
 661
 662 static int qspi_transfer_out_in(struct rspi_data *rspi,
 663                                 struct spi_transfer *xfer)
 664 {
 665         int ret;
 666
 667         qspi_receive_init(rspi);
 668
 669         ret = rspi_pio_transfer(rspi, xfer->tx_buf, xfer->rx_buf, xfer->len);
 670         if (ret < 0)
 671                 return ret;
 672
 673         /* Wait for the last transmission */
 674         rspi_wait_for_tx_empty(rspi);
 675
 676         return 0;
 677 }
 678
 679 static int qspi_transfer_out(struct rspi_data *rspi, struct spi_transfer *xfer)
 680 {
 681         int ret;
 682
 683         ret = rspi_pio_transfer(rspi, xfer->tx_buf, NULL, xfer->len);
 684         if (ret < 0)
 685                 return ret;
 686
 687         /* Wait for the last transmission */
 688         rspi_wait_for_tx_empty(rspi);
 689
 690         return 0;
 691 }
 692
 693 static int qspi_transfer_in(struct rspi_data *rspi, struct spi_transfer *xfer)
 694 {
 695         return rspi_pio_transfer(rspi, NULL, xfer->rx_buf, xfer->len);
 696 }
 697
 698 static int qspi_transfer_one(struct spi_master *master, struct spi_device *spi,
 699                              struct spi_transfer *xfer)
 700 {
 701         struct rspi_data *rspi = spi_master_get_devdata(master);
 702
 703         if (spi->mode & SPI_LOOP) {
 704                 return qspi_transfer_out_in(rspi, xfer);
 705         } else if (xfer->tx_nbits > SPI_NBITS_SINGLE) {
 706                 /* Quad or Dual SPI Write */
 707                 return qspi_transfer_out(rspi, xfer);
 708         } else if (xfer->rx_nbits > SPI_NBITS_SINGLE) {
 709                 /* Quad or Dual SPI Read */
 710                 return qspi_transfer_in(rspi, xfer);
 711         } else {
 712                 /* Single SPI Transfer */
 713                 return qspi_transfer_out_in(rspi, xfer);
 714         }
 715 }
 716
 717 static int rspi_setup(struct spi_device *spi)
 718 {
 719         struct rspi_data *rspi = spi_master_get_devdata(spi->master);
 720
 721         rspi->max_speed_hz = spi->max_speed_hz;
 722
 723         rspi->spcmd = SPCMD_SSLKP;
 724         if (spi->mode & SPI_CPOL)
 725                 rspi->spcmd |= SPCMD_CPOL;
 726         if (spi->mode & SPI_CPHA)
 727                 rspi->spcmd |= SPCMD_CPHA;
 728
 729         /* CMOS output mode and MOSI signal from previous transfer */
 730         rspi->sppcr = 0;
 731         if (spi->mode & SPI_LOOP)
 732                 rspi->sppcr |= SPPCR_SPLP;
 733
 734         set_config_register(rspi, 8);
 735
 736         return 0;
 737 }
 738
 739 static u16 qspi_transfer_mode(const struct spi_transfer *xfer)
 740 {
 741         if (xfer->tx_buf)
 742                 switch (xfer->tx_nbits) {
 743                 case SPI_NBITS_QUAD:
 744                         return SPCMD_SPIMOD_QUAD;
 745                 case SPI_NBITS_DUAL:
 746                         return SPCMD_SPIMOD_DUAL;
 747                 default:
 748                         return 0;
 749                 }
 750         if (xfer->rx_buf)
 751                 switch (xfer->rx_nbits) {
 752                 case SPI_NBITS_QUAD:
 753                         return SPCMD_SPIMOD_QUAD | SPCMD_SPRW;
 754                 case SPI_NBITS_DUAL:
 755                         return SPCMD_SPIMOD_DUAL | SPCMD_SPRW;
 756                 default:
 757                         return 0;
 758                 }
 759
 760         return 0;
 761 }
 762
 763 static int qspi_setup_sequencer(struct rspi_data *rspi,
 764                                 const struct spi_message *msg)
 765 {
 766         const struct spi_transfer *xfer;
 767         unsigned int i = 0, len = 0;
 768         u16 current_mode = 0xffff, mode;
 769
 770         list_for_each_entry(xfer, &msg->transfers, transfer_list) {
 771                 mode = qspi_transfer_mode(xfer);
 772                 if (mode == current_mode) {
 773                         len += xfer->len;
 774                         continue;
 775                 }
 776
 777                 /* Transfer mode change */
 778                 if (i) {
 779                         /* Set transfer data length of previous transfer */
 780                         rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 781                 }
 782
 783                 if (i >= QSPI_NUM_SPCMD) {
 784                         dev_err(&msg->spi->dev,
 785                                 "Too many different transfer modes");
 786                         return -EINVAL;
 787                 }
 788
 789                 /* Program transfer mode for this transfer */
 790                 rspi_write16(rspi, rspi->spcmd | mode, RSPI_SPCMD(i));
 791                 current_mode = mode;
 792                 len = xfer->len;
 793                 i++;
 794         }
 795         if (i) {
 796                 /* Set final transfer data length and sequence length */
 797                 rspi_write32(rspi, len, QSPI_SPBMUL(i - 1));
 798                 rspi_write8(rspi, i - 1, RSPI_SPSCR);
 799         }
 800
 801         return 0;
 802 }
 803
 804 static int rspi_prepare_message(struct spi_master *master,
 805                                 struct spi_message *msg)
 806 {
 807         struct rspi_data *rspi = spi_master_get_devdata(master);
 808         int ret;
 809
 810         if (msg->spi->mode &
 811             (SPI_TX_DUAL | SPI_TX_QUAD | SPI_RX_DUAL | SPI_RX_QUAD)) {
 812                 /* Setup sequencer for messages with multiple transfer modes */
 813                 ret = qspi_setup_sequencer(rspi, msg);
 814                 if (ret < 0)
 815                         return ret;
 816         }
 817
 818         /* Enable SPI function in master mode */
 819         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) | SPCR_SPE, RSPI_SPCR);
 820         return 0;
 821 }
 822
 823 static int rspi_unprepare_message(struct spi_master *master,
 824                                   struct spi_message *msg)
 825 {
 826         struct rspi_data *rspi = spi_master_get_devdata(master);
 827
 828         /* Disable SPI function */
 829         rspi_write8(rspi, rspi_read8(rspi, RSPI_SPCR) & ~SPCR_SPE, RSPI_SPCR);
 830
 831         /* Reset sequencer for Single SPI Transfers */
 832         rspi_write16(rspi, rspi->spcmd, RSPI_SPCMD0);
 833         rspi_write8(rspi, 0, RSPI_SPSCR);
 834         return 0;
 835 }
 836
 837 static irqreturn_t rspi_irq_mux(int irq, void *_sr)
 838 {
 839         struct rspi_data *rspi = _sr;
 840         u8 spsr;
 841         irqreturn_t ret = IRQ_NONE;
 842         u8 disable_irq = 0;
 843
 844         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 845         if (spsr & SPSR_SPRF)
 846                 disable_irq |= SPCR_SPRIE;
 847         if (spsr & SPSR_SPTEF)
 848                 disable_irq |= SPCR_SPTIE;
 849
 850         if (disable_irq) {
 851                 ret = IRQ_HANDLED;
 852                 rspi_disable_irq(rspi, disable_irq);
 853                 wake_up(&rspi->wait);
 854         }
 855
 856         return ret;
 857 }
 858
 859 static irqreturn_t rspi_irq_rx(int irq, void *_sr)
 860 {
 861         struct rspi_data *rspi = _sr;
 862         u8 spsr;
 863
 864         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 865         if (spsr & SPSR_SPRF) {
 866                 rspi_disable_irq(rspi, SPCR_SPRIE);
 867                 wake_up(&rspi->wait);
 868                 return IRQ_HANDLED;
 869         }
 870
 871         return 0;
 872 }
 873
 874 static irqreturn_t rspi_irq_tx(int irq, void *_sr)
 875 {
 876         struct rspi_data *rspi = _sr;
 877         u8 spsr;
 878
 879         rspi->spsr = spsr = rspi_read8(rspi, RSPI_SPSR);
 880         if (spsr & SPSR_SPTEF) {
 881                 rspi_disable_irq(rspi, SPCR_SPTIE);
 882                 wake_up(&rspi->wait);
 883                 return IRQ_HANDLED;
 884         }
 885
 886         return 0;
 887 }
 888
 889 static struct dma_chan *rspi_request_dma_chan(struct device *dev,
 890                                               enum dma_transfer_direction dir,
 891                                               unsigned int id,
 892                                               dma_addr_t port_addr)
 893 {
 894         dma_cap_mask_t mask;
 895         struct dma_chan *chan;
 896         struct dma_slave_config cfg;
 897         int ret;
 898
 899         dma_cap_zero(mask);
 900         dma_cap_set(DMA_SLAVE, mask);
 901
 902         chan = dma_request_channel(mask, shdma_chan_filter,
 903                                    (void *)(unsigned long)id);
 904         if (!chan) {
 905                 dev_warn(dev, "dma_request_channel failed\n");
 906                 return NULL;
 907         }
 908
 909         memset(&cfg, 0, sizeof(cfg));
 910         cfg.slave_id = id;
 911         cfg.direction = dir;
 912         if (dir == DMA_MEM_TO_DEV)
 913                 cfg.dst_addr = port_addr;
 914         else
 915                 cfg.src_addr = port_addr;
 916
 917         ret = dmaengine_slave_config(chan, &cfg);
 918         if (ret) {
 919                 dev_warn(dev, "dmaengine_slave_config failed %d\n", ret);
 920                 dma_release_channel(chan);
 921                 return NULL;
 922         }
 923
 924         return chan;
 925 }
 926
 927 static int rspi_request_dma(struct device *dev, struct spi_master *master,
 928                             const struct resource *res)
 929 {
 930         const struct rspi_plat_data *rspi_pd = dev_get_platdata(dev);
 931
 932         if (!rspi_pd || !rspi_pd->dma_rx_id || !rspi_pd->dma_tx_id)
 933                 return 0;       /* The driver assumes no error. */
 934
 935         master->dma_rx = rspi_request_dma_chan(dev, DMA_DEV_TO_MEM,
 936                                                rspi_pd->dma_rx_id,
 937                                                res->start + RSPI_SPDR);
 938         if (!master->dma_rx)
 939                 return -ENODEV;
 940
 941         master->dma_tx = rspi_request_dma_chan(dev, DMA_MEM_TO_DEV,
 942                                                rspi_pd->dma_tx_id,
 943                                                res->start + RSPI_SPDR);
 944         if (!master->dma_tx) {
 945                 dma_release_channel(master->dma_rx);
 946                 master->dma_rx = NULL;
 947                 return -ENODEV;
 948         }
 949
 950         master->can_dma = rspi_can_dma;
 951         dev_info(dev, "DMA available");
 952         return 0;
 953 }
 954
 955 static void rspi_release_dma(struct rspi_data *rspi)
 956 {
 957         if (rspi->master->dma_tx)
 958                 dma_release_channel(rspi->master->dma_tx);
 959         if (rspi->master->dma_rx)
 960                 dma_release_channel(rspi->master->dma_rx);
 961 }
 962
 963 static int rspi_remove(struct platform_device *pdev)
 964 {
 965         struct rspi_data *rspi = platform_get_drvdata(pdev);
 966
 967         rspi_release_dma(rspi);
 968         pm_runtime_disable(&pdev->dev);
 969
 970         return 0;
 971 }
 972
 973 static const struct spi_ops rspi_ops = {
 974         .set_config_register =  rspi_set_config_register,
 975         .transfer_one =         rspi_transfer_one,
 976         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP,
 977         .flags =                SPI_MASTER_MUST_TX,
 978         .fifo_size =            8,
 979 };
 980
 981 static const struct spi_ops rspi_rz_ops = {
 982         .set_config_register =  rspi_rz_set_config_register,
 983         .transfer_one =         rspi_rz_transfer_one,
 984         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP,
 985         .flags =                SPI_MASTER_MUST_RX | SPI_MASTER_MUST_TX,
 986         .fifo_size =            8,      /* 8 for TX, 32 for RX */
 987 };
 988
 989 static const struct spi_ops qspi_ops = {
 990         .set_config_register =  qspi_set_config_register,
 991         .transfer_one =         qspi_transfer_one,
 992         .mode_bits =            SPI_CPHA | SPI_CPOL | SPI_LOOP |
 993                                 SPI_TX_DUAL | SPI_TX_QUAD |
 994                                 SPI_RX_DUAL | SPI_RX_QUAD,
 995         .flags =                SPI_MASTER_MUST_RX | SPI_MASTER_MUST_TX,
 996         .fifo_size =            32,
 997 };
 998
 999 #ifdef CONFIG_OF
1000 static const struct of_device_id rspi_of_match[] = {
1001         /* RSPI on legacy SH */
1002         { .compatible = "renesas,rspi", .data = &rspi_ops },
1003         /* RSPI on RZ/A1H */
1004         { .compatible = "renesas,rspi-rz", .data = &rspi_rz_ops },
1005         /* QSPI on R-Car Gen2 */
1006         { .compatible = "renesas,qspi", .data = &qspi_ops },
1007         { /* sentinel */ }
1008 };
1009
1010 MODULE_DEVICE_TABLE(of, rspi_of_match);
1011
1012 static int rspi_parse_dt(struct device *dev, struct spi_master *master)
1013 {
1014         u32 num_cs;
1015         int error;
1016
1017         /* Parse DT properties */
1018         error = of_property_read_u32(dev->of_node, "num-cs", &num_cs);
1019         if (error) {
1020                 dev_err(dev, "of_property_read_u32 num-cs failed %d\n", error);
1021                 return error;
1022         }
1023
1024         master->num_chipselect = num_cs;
1025         return 0;
1026 }
1027 #else
1028 #define rspi_of_match   NULL
1029 static inline int rspi_parse_dt(struct device *dev, struct spi_master *master)
1030 {
1031         return -EINVAL;
1032 }
1033 #endif /* CONFIG_OF */
1034
1035 static int rspi_request_irq(struct device *dev, unsigned int irq,
1036                             irq_handler_t handler, const char *suffix,
1037                             void *dev_id)
1038 {
1039         const char *base = dev_name(dev);
1040         size_t len = strlen(base) + strlen(suffix) + 2;
1041         char *name = devm_kzalloc(dev, len, GFP_KERNEL);
1042         if (!name)
1043                 return -ENOMEM;
1044         snprintf(name, len, "%s:%s", base, suffix);
1045         return devm_request_irq(dev, irq, handler, 0, name, dev_id);
1046 }
1047
1048 static int rspi_probe(struct platform_device *pdev)
1049 {
1050         struct resource *res;
1051         struct spi_master *master;
1052         struct rspi_data *rspi;
1053         int ret;
1054         const struct of_device_id *of_id;
1055         const struct rspi_plat_data *rspi_pd;
1056         const struct spi_ops *ops;
1057
1058         master = spi_alloc_master(&pdev->dev, sizeof(struct rspi_data));
1059         if (master == NULL) {
1060                 dev_err(&pdev->dev, "spi_alloc_master error.\n");
1061                 return -ENOMEM;
1062         }
1063
1064         of_id = of_match_device(rspi_of_match, &pdev->dev);
1065         if (of_id) {
1066                 ops = of_id->data;
1067                 ret = rspi_parse_dt(&pdev->dev, master);
1068                 if (ret)
1069                         goto error1;
1070         } else {
1071                 ops = (struct spi_ops *)pdev->id_entry->driver_data;
1072                 rspi_pd = dev_get_platdata(&pdev->dev);
1073                 if (rspi_pd && rspi_pd->num_chipselect)
1074                         master->num_chipselect = rspi_pd->num_chipselect;
1075                 else
1076                         master->num_chipselect = 2; /* default */
1077         };
1078
1079         /* ops parameter check */
1080         if (!ops->set_config_register) {
1081                 dev_err(&pdev->dev, "there is no set_config_register\n");
1082                 ret = -ENODEV;
1083                 goto error1;
1084         }
1085
1086         rspi = spi_master_get_devdata(master);
1087         platform_set_drvdata(pdev, rspi);
1088         rspi->ops = ops;
1089         rspi->master = master;
1090
1091         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1092         rspi->addr = devm_ioremap_resource(&pdev->dev, res);
1093         if (IS_ERR(rspi->addr)) {
1094                 ret = PTR_ERR(rspi->addr);
1095                 goto error1;
1096         }
1097
1098         rspi->clk = devm_clk_get(&pdev->dev, NULL);
1099         if (IS_ERR(rspi->clk)) {
1100                 dev_err(&pdev->dev, "cannot get clock\n");
1101                 ret = PTR_ERR(rspi->clk);
1102                 goto error1;
1103         }
1104
1105         pm_runtime_enable(&pdev->dev);
1106
1107         init_waitqueue_head(&rspi->wait);
1108
1109         master->bus_num = pdev->id;
1110         master->setup = rspi_setup;
1111         master->auto_runtime_pm = true;
1112         master->transfer_one = ops->transfer_one;
1113         master->prepare_message = rspi_prepare_message;
1114         master->unprepare_message = rspi_unprepare_message;
1115         master->mode_bits = ops->mode_bits;
1116         master->flags = ops->flags;
1117         master->dev.of_node = pdev->dev.of_node;
1118
1119         ret = platform_get_irq_byname(pdev, "rx");
1120         if (ret < 0) {
1121                 ret = platform_get_irq_byname(pdev, "mux");
1122                 if (ret < 0)
1123                         ret = platform_get_irq(pdev, 0);
1124                 if (ret >= 0)
1125                         rspi->rx_irq = rspi->tx_irq = ret;
1126         } else {
1127                 rspi->rx_irq = ret;
1128                 ret = platform_get_irq_byname(pdev, "tx");
1129                 if (ret >= 0)
1130                         rspi->tx_irq = ret;
1131         }
1132         if (ret < 0) {
1133                 dev_err(&pdev->dev, "platform_get_irq error\n");
1134                 goto error2;
1135         }
1136
1137         if (rspi->rx_irq == rspi->tx_irq) {
1138                 /* Single multiplexed interrupt */
1139                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_mux,
1140                                        "mux", rspi);
1141         } else {
1142                 /* Multi-interrupt mode, only SPRI and SPTI are used */
1143                 ret = rspi_request_irq(&pdev->dev, rspi->rx_irq, rspi_irq_rx,
1144                                        "rx", rspi);
1145                 if (!ret)
1146                         ret = rspi_request_irq(&pdev->dev, rspi->tx_irq,
1147                                                rspi_irq_tx, "tx", rspi);
1148         }
1149         if (ret < 0) {
1150                 dev_err(&pdev->dev, "request_irq error\n");
1151                 goto error2;
1152         }
1153
1154         ret = rspi_request_dma(&pdev->dev, master, res);
1155         if (ret < 0)
1156                 dev_warn(&pdev->dev, "DMA not available, using PIO\n");
1157
1158         ret = devm_spi_register_master(&pdev->dev, master);
1159         if (ret < 0) {
1160                 dev_err(&pdev->dev, "spi_register_master error.\n");
1161                 goto error3;
1162         }
1163
1164         dev_info(&pdev->dev, "probed\n");
1165
1166         return 0;
1167
1168 error3:
1169         rspi_release_dma(rspi);
1170 error2:
1171         pm_runtime_disable(&pdev->dev);
1172 error1:
1173         spi_master_put(master);
1174
1175         return ret;
1176 }
1177
1178 static struct platform_device_id spi_driver_ids[] = {
1179         { "rspi",       (kernel_ulong_t)&rspi_ops },
1180         { "rspi-rz",    (kernel_ulong_t)&rspi_rz_ops },
1181         { "qspi",       (kernel_ulong_t)&qspi_ops },
1182         {},
1183 };
1184
1185 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1186
1187 static struct platform_driver rspi_driver = {
1188         .probe =        rspi_probe,
1189         .remove =       rspi_remove,
1190         .id_table =     spi_driver_ids,
1191         .driver         = {
1192                 .name = "renesas_spi",
1193                 .owner  = THIS_MODULE,
1194                 .of_match_table = of_match_ptr(rspi_of_match),
1195         },
1196 };
1197 module_platform_driver(rspi_driver);
1198
1199 MODULE_DESCRIPTION("Renesas RSPI bus driver");
1200 MODULE_LICENSE("GPL v2");
1201 MODULE_AUTHOR("Yoshihiro Shimoda");
1202 MODULE_ALIAS("platform:rspi");