drivers/spi/spi-sh-msiof.c

   1 /*
   2  * SuperH MSIOF SPI Master Interface
   3  *
   4  * Copyright (c) 2009 Magnus Damm
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  */
  11
  12 #include <linux/bitmap.h>
  13 #include <linux/clk.h>
  14 #include <linux/completion.h>
  15 #include <linux/delay.h>
  16 #include <linux/err.h>
  17 #include <linux/gpio.h>
  18 #include <linux/init.h>
  19 #include <linux/interrupt.h>
  20 #include <linux/io.h>
  21 #include <linux/kernel.h>
  22 #include <linux/module.h>
  23 #include <linux/of.h>
  24 #include <linux/of_device.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/pm_runtime.h>
  27
  28 #include <linux/spi/sh_msiof.h>
  29 #include <linux/spi/spi.h>
  30 #include <linux/spi/spi_bitbang.h>
  31
  32 #include <asm/unaligned.h>
  33
  34
  35 struct sh_msiof_chipdata {
  36         u16 tx_fifo_size;
  37         u16 rx_fifo_size;
  38         u16 master_flags;
  39 };
  40
  41 struct sh_msiof_spi_priv {
  42         struct spi_bitbang bitbang; /* must be first for spi_bitbang.c */
  43         void __iomem *mapbase;
  44         struct clk *clk;
  45         struct platform_device *pdev;
  46         const struct sh_msiof_chipdata *chipdata;
  47         struct sh_msiof_spi_info *info;
  48         struct completion done;
  49         int tx_fifo_size;
  50         int rx_fifo_size;
  51 };
  52
  53 #define TMDR1   0x00    /* Transmit Mode Register 1 */
  54 #define TMDR2   0x04    /* Transmit Mode Register 2 */
  55 #define TMDR3   0x08    /* Transmit Mode Register 3 */
  56 #define RMDR1   0x10    /* Receive Mode Register 1 */
  57 #define RMDR2   0x14    /* Receive Mode Register 2 */
  58 #define RMDR3   0x18    /* Receive Mode Register 3 */
  59 #define TSCR    0x20    /* Transmit Clock Select Register */
  60 #define RSCR    0x22    /* Receive Clock Select Register (SH, A1, APE6) */
  61 #define CTR     0x28    /* Control Register */
  62 #define FCTR    0x30    /* FIFO Control Register */
  63 #define STR     0x40    /* Status Register */
  64 #define IER     0x44    /* Interrupt Enable Register */
  65 #define TDR1    0x48    /* Transmit Control Data Register 1 (SH, A1) */
  66 #define TDR2    0x4c    /* Transmit Control Data Register 2 (SH, A1) */
  67 #define TFDR    0x50    /* Transmit FIFO Data Register */
  68 #define RDR1    0x58    /* Receive Control Data Register 1 (SH, A1) */
  69 #define RDR2    0x5c    /* Receive Control Data Register 2 (SH, A1) */
  70 #define RFDR    0x60    /* Receive FIFO Data Register */
  71
  72 /* TMDR1 and RMDR1 */
  73 #define MDR1_TRMD        0x80000000 /* Transfer Mode (1 = Master mode) */
  74 #define MDR1_SYNCMD_MASK 0x30000000 /* SYNC Mode */
  75 #define MDR1_SYNCMD_SPI  0x20000000 /*   Level mode/SPI */
  76 #define MDR1_SYNCMD_LR   0x30000000 /*   L/R mode */
  77 #define MDR1_SYNCAC_SHIFT        25 /* Sync Polarity (1 = Active-low) */
  78 #define MDR1_BITLSB_SHIFT        24 /* MSB/LSB First (1 = LSB first) */
  79 #define MDR1_FLD_MASK    0x000000c0 /* Frame Sync Signal Interval (0-3) */
  80 #define MDR1_FLD_SHIFT            2
  81 #define MDR1_XXSTP       0x00000001 /* Transmission/Reception Stop on FIFO */
  82 /* TMDR1 */
  83 #define TMDR1_PCON       0x40000000 /* Transfer Signal Connection */
  84
  85 /* TMDR2 and RMDR2 */
  86 #define MDR2_BITLEN1(i) (((i) - 1) << 24) /* Data Size (8-32 bits) */
  87 #define MDR2_WDLEN1(i)  (((i) - 1) << 16) /* Word Count (1-64/256 (SH, A1))) */
  88 #define MDR2_GRPMASK1   0x00000001 /* Group Output Mask 1 (SH, A1) */
  89
  90 /* TSCR and RSCR */
  91 #define SCR_BRPS_MASK       0x1f00 /* Prescaler Setting (1-32) */
  92 #define SCR_BRPS(i)     (((i) - 1) << 8)
  93 #define SCR_BRDV_MASK       0x0007 /* Baud Rate Generator's Division Ratio */
  94 #define SCR_BRDV_DIV_2      0x0000
  95 #define SCR_BRDV_DIV_4      0x0001
  96 #define SCR_BRDV_DIV_8      0x0002
  97 #define SCR_BRDV_DIV_16     0x0003
  98 #define SCR_BRDV_DIV_32     0x0004
  99 #define SCR_BRDV_DIV_1      0x0007
 100
 101 /* CTR */
 102 #define CTR_TSCKIZ_MASK 0xc0000000 /* Transmit Clock I/O Polarity Select */
 103 #define CTR_TSCKIZ_SCK  0x80000000 /*   Disable SCK when TX disabled */
 104 #define CTR_TSCKIZ_POL_SHIFT    30 /*   Transmit Clock Polarity */
 105 #define CTR_RSCKIZ_MASK 0x30000000 /* Receive Clock Polarity Select */
 106 #define CTR_RSCKIZ_SCK  0x20000000 /*   Must match CTR_TSCKIZ_SCK */
 107 #define CTR_RSCKIZ_POL_SHIFT    28 /*   Receive Clock Polarity */
 108 #define CTR_TEDG_SHIFT          27 /* Transmit Timing (1 = falling edge) */
 109 #define CTR_REDG_SHIFT          26 /* Receive Timing (1 = falling edge) */
 110 #define CTR_TXDIZ_MASK  0x00c00000 /* Pin Output When TX is Disabled */
 111 #define CTR_TXDIZ_LOW   0x00000000 /*   0 */
 112 #define CTR_TXDIZ_HIGH  0x00400000 /*   1 */
 113 #define CTR_TXDIZ_HIZ   0x00800000 /*   High-impedance */
 114 #define CTR_TSCKE       0x00008000 /* Transmit Serial Clock Output Enable */
 115 #define CTR_TFSE        0x00004000 /* Transmit Frame Sync Signal Output Enable */
 116 #define CTR_TXE         0x00000200 /* Transmit Enable */
 117 #define CTR_RXE         0x00000100 /* Receive Enable */
 118
 119 /* STR and IER */
 120 #define STR_TEOF        0x00800000 /* Frame Transmission End */
 121 #define STR_REOF        0x00000080 /* Frame Reception End */
 122
 123
 124 static u32 sh_msiof_read(struct sh_msiof_spi_priv *p, int reg_offs)
 125 {
 126         switch (reg_offs) {
 127         case TSCR:
 128         case RSCR:
 129                 return ioread16(p->mapbase + reg_offs);
 130         default:
 131                 return ioread32(p->mapbase + reg_offs);
 132         }
 133 }
 134
 135 static void sh_msiof_write(struct sh_msiof_spi_priv *p, int reg_offs,
 136                            u32 value)
 137 {
 138         switch (reg_offs) {
 139         case TSCR:
 140         case RSCR:
 141                 iowrite16(value, p->mapbase + reg_offs);
 142                 break;
 143         default:
 144                 iowrite32(value, p->mapbase + reg_offs);
 145                 break;
 146         }
 147 }
 148
 149 static int sh_msiof_modify_ctr_wait(struct sh_msiof_spi_priv *p,
 150                                     u32 clr, u32 set)
 151 {
 152         u32 mask = clr | set;
 153         u32 data;
 154         int k;
 155
 156         data = sh_msiof_read(p, CTR);
 157         data &= ~clr;
 158         data |= set;
 159         sh_msiof_write(p, CTR, data);
 160
 161         for (k = 100; k > 0; k--) {
 162                 if ((sh_msiof_read(p, CTR) & mask) == set)
 163                         break;
 164
 165                 udelay(10);
 166         }
 167
 168         return k > 0 ? 0 : -ETIMEDOUT;
 169 }
 170
 171 static irqreturn_t sh_msiof_spi_irq(int irq, void *data)
 172 {
 173         struct sh_msiof_spi_priv *p = data;
 174
 175         /* just disable the interrupt and wake up */
 176         sh_msiof_write(p, IER, 0);
 177         complete(&p->done);
 178
 179         return IRQ_HANDLED;
 180 }
 181
 182 static struct {
 183         unsigned short div;
 184         unsigned short scr;
 185 } const sh_msiof_spi_clk_table[] = {
 186         { 1,    SCR_BRPS( 1) | SCR_BRDV_DIV_1 },
 187         { 2,    SCR_BRPS( 1) | SCR_BRDV_DIV_2 },
 188         { 4,    SCR_BRPS( 1) | SCR_BRDV_DIV_4 },
 189         { 8,    SCR_BRPS( 1) | SCR_BRDV_DIV_8 },
 190         { 16,   SCR_BRPS( 1) | SCR_BRDV_DIV_16 },
 191         { 32,   SCR_BRPS( 1) | SCR_BRDV_DIV_32 },
 192         { 64,   SCR_BRPS(32) | SCR_BRDV_DIV_2 },
 193         { 128,  SCR_BRPS(32) | SCR_BRDV_DIV_4 },
 194         { 256,  SCR_BRPS(32) | SCR_BRDV_DIV_8 },
 195         { 512,  SCR_BRPS(32) | SCR_BRDV_DIV_16 },
 196         { 1024, SCR_BRPS(32) | SCR_BRDV_DIV_32 },
 197 };
 198
 199 static void sh_msiof_spi_set_clk_regs(struct sh_msiof_spi_priv *p,
 200                                       unsigned long parent_rate, u32 spi_hz)
 201 {
 202         unsigned long div = 1024;
 203         size_t k;
 204
 205         if (!WARN_ON(!spi_hz || !parent_rate))
 206                 div = DIV_ROUND_UP(parent_rate, spi_hz);
 207
 208         /* TODO: make more fine grained */
 209
 210         for (k = 0; k < ARRAY_SIZE(sh_msiof_spi_clk_table); k++) {
 211                 if (sh_msiof_spi_clk_table[k].div >= div)
 212                         break;
 213         }
 214
 215         k = min_t(int, k, ARRAY_SIZE(sh_msiof_spi_clk_table) - 1);
 216
 217         sh_msiof_write(p, TSCR, sh_msiof_spi_clk_table[k].scr);
 218         if (!(p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 219                 sh_msiof_write(p, RSCR, sh_msiof_spi_clk_table[k].scr);
 220 }
 221
 222 static void sh_msiof_spi_set_pin_regs(struct sh_msiof_spi_priv *p,
 223                                       u32 cpol, u32 cpha,
 224                                       u32 tx_hi_z, u32 lsb_first, u32 cs_high)
 225 {
 226         u32 tmp;
 227         int edge;
 228
 229         /*
 230          * CPOL CPHA     TSCKIZ RSCKIZ TEDG REDG
 231          *    0    0         10     10    1    1
 232          *    0    1         10     10    0    0
 233          *    1    0         11     11    0    0
 234          *    1    1         11     11    1    1
 235          */
 236         sh_msiof_write(p, FCTR, 0);
 237
 238         tmp = MDR1_SYNCMD_SPI | 1 << MDR1_FLD_SHIFT | MDR1_XXSTP;
 239         tmp |= !cs_high << MDR1_SYNCAC_SHIFT;
 240         tmp |= lsb_first << MDR1_BITLSB_SHIFT;
 241         sh_msiof_write(p, TMDR1, tmp | MDR1_TRMD | TMDR1_PCON);
 242         if (p->chipdata->master_flags & SPI_MASTER_MUST_TX) {
 243                 /* These bits are reserved if RX needs TX */
 244                 tmp &= ~0x0000ffff;
 245         }
 246         sh_msiof_write(p, RMDR1, tmp);
 247
 248         tmp = 0;
 249         tmp |= CTR_TSCKIZ_SCK | cpol << CTR_TSCKIZ_POL_SHIFT;
 250         tmp |= CTR_RSCKIZ_SCK | cpol << CTR_RSCKIZ_POL_SHIFT;
 251
 252         edge = cpol ^ !cpha;
 253
 254         tmp |= edge << CTR_TEDG_SHIFT;
 255         tmp |= edge << CTR_REDG_SHIFT;
 256         tmp |= tx_hi_z ? CTR_TXDIZ_HIZ : CTR_TXDIZ_LOW;
 257         sh_msiof_write(p, CTR, tmp);
 258 }
 259
 260 static void sh_msiof_spi_set_mode_regs(struct sh_msiof_spi_priv *p,
 261                                        const void *tx_buf, void *rx_buf,
 262                                        u32 bits, u32 words)
 263 {
 264         u32 dr2 = MDR2_BITLEN1(bits) | MDR2_WDLEN1(words);
 265
 266         if (tx_buf || (p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 267                 sh_msiof_write(p, TMDR2, dr2);
 268         else
 269                 sh_msiof_write(p, TMDR2, dr2 | MDR2_GRPMASK1);
 270
 271         if (rx_buf)
 272                 sh_msiof_write(p, RMDR2, dr2);
 273
 274         sh_msiof_write(p, IER, STR_TEOF | STR_REOF);
 275 }
 276
 277 static void sh_msiof_reset_str(struct sh_msiof_spi_priv *p)
 278 {
 279         sh_msiof_write(p, STR, sh_msiof_read(p, STR));
 280 }
 281
 282 static void sh_msiof_spi_write_fifo_8(struct sh_msiof_spi_priv *p,
 283                                       const void *tx_buf, int words, int fs)
 284 {
 285         const u8 *buf_8 = tx_buf;
 286         int k;
 287
 288         for (k = 0; k < words; k++)
 289                 sh_msiof_write(p, TFDR, buf_8[k] << fs);
 290 }
 291
 292 static void sh_msiof_spi_write_fifo_16(struct sh_msiof_spi_priv *p,
 293                                        const void *tx_buf, int words, int fs)
 294 {
 295         const u16 *buf_16 = tx_buf;
 296         int k;
 297
 298         for (k = 0; k < words; k++)
 299                 sh_msiof_write(p, TFDR, buf_16[k] << fs);
 300 }
 301
 302 static void sh_msiof_spi_write_fifo_16u(struct sh_msiof_spi_priv *p,
 303                                         const void *tx_buf, int words, int fs)
 304 {
 305         const u16 *buf_16 = tx_buf;
 306         int k;
 307
 308         for (k = 0; k < words; k++)
 309                 sh_msiof_write(p, TFDR, get_unaligned(&buf_16[k]) << fs);
 310 }
 311
 312 static void sh_msiof_spi_write_fifo_32(struct sh_msiof_spi_priv *p,
 313                                        const void *tx_buf, int words, int fs)
 314 {
 315         const u32 *buf_32 = tx_buf;
 316         int k;
 317
 318         for (k = 0; k < words; k++)
 319                 sh_msiof_write(p, TFDR, buf_32[k] << fs);
 320 }
 321
 322 static void sh_msiof_spi_write_fifo_32u(struct sh_msiof_spi_priv *p,
 323                                         const void *tx_buf, int words, int fs)
 324 {
 325         const u32 *buf_32 = tx_buf;
 326         int k;
 327
 328         for (k = 0; k < words; k++)
 329                 sh_msiof_write(p, TFDR, get_unaligned(&buf_32[k]) << fs);
 330 }
 331
 332 static void sh_msiof_spi_write_fifo_s32(struct sh_msiof_spi_priv *p,
 333                                         const void *tx_buf, int words, int fs)
 334 {
 335         const u32 *buf_32 = tx_buf;
 336         int k;
 337
 338         for (k = 0; k < words; k++)
 339                 sh_msiof_write(p, TFDR, swab32(buf_32[k] << fs));
 340 }
 341
 342 static void sh_msiof_spi_write_fifo_s32u(struct sh_msiof_spi_priv *p,
 343                                          const void *tx_buf, int words, int fs)
 344 {
 345         const u32 *buf_32 = tx_buf;
 346         int k;
 347
 348         for (k = 0; k < words; k++)
 349                 sh_msiof_write(p, TFDR, swab32(get_unaligned(&buf_32[k]) << fs));
 350 }
 351
 352 static void sh_msiof_spi_read_fifo_8(struct sh_msiof_spi_priv *p,
 353                                      void *rx_buf, int words, int fs)
 354 {
 355         u8 *buf_8 = rx_buf;
 356         int k;
 357
 358         for (k = 0; k < words; k++)
 359                 buf_8[k] = sh_msiof_read(p, RFDR) >> fs;
 360 }
 361
 362 static void sh_msiof_spi_read_fifo_16(struct sh_msiof_spi_priv *p,
 363                                       void *rx_buf, int words, int fs)
 364 {
 365         u16 *buf_16 = rx_buf;
 366         int k;
 367
 368         for (k = 0; k < words; k++)
 369                 buf_16[k] = sh_msiof_read(p, RFDR) >> fs;
 370 }
 371
 372 static void sh_msiof_spi_read_fifo_16u(struct sh_msiof_spi_priv *p,
 373                                        void *rx_buf, int words, int fs)
 374 {
 375         u16 *buf_16 = rx_buf;
 376         int k;
 377
 378         for (k = 0; k < words; k++)
 379                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_16[k]);
 380 }
 381
 382 static void sh_msiof_spi_read_fifo_32(struct sh_msiof_spi_priv *p,
 383                                       void *rx_buf, int words, int fs)
 384 {
 385         u32 *buf_32 = rx_buf;
 386         int k;
 387
 388         for (k = 0; k < words; k++)
 389                 buf_32[k] = sh_msiof_read(p, RFDR) >> fs;
 390 }
 391
 392 static void sh_msiof_spi_read_fifo_32u(struct sh_msiof_spi_priv *p,
 393                                        void *rx_buf, int words, int fs)
 394 {
 395         u32 *buf_32 = rx_buf;
 396         int k;
 397
 398         for (k = 0; k < words; k++)
 399                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_32[k]);
 400 }
 401
 402 static void sh_msiof_spi_read_fifo_s32(struct sh_msiof_spi_priv *p,
 403                                        void *rx_buf, int words, int fs)
 404 {
 405         u32 *buf_32 = rx_buf;
 406         int k;
 407
 408         for (k = 0; k < words; k++)
 409                 buf_32[k] = swab32(sh_msiof_read(p, RFDR) >> fs);
 410 }
 411
 412 static void sh_msiof_spi_read_fifo_s32u(struct sh_msiof_spi_priv *p,
 413                                        void *rx_buf, int words, int fs)
 414 {
 415         u32 *buf_32 = rx_buf;
 416         int k;
 417
 418         for (k = 0; k < words; k++)
 419                 put_unaligned(swab32(sh_msiof_read(p, RFDR) >> fs), &buf_32[k]);
 420 }
 421
 422 static int sh_msiof_spi_bits(struct spi_device *spi, struct spi_transfer *t)
 423 {
 424         int bits;
 425
 426         bits = t ? t->bits_per_word : 0;
 427         if (!bits)
 428                 bits = spi->bits_per_word;
 429         return bits;
 430 }
 431
 432 static u32 sh_msiof_spi_hz(struct spi_device *spi, struct spi_transfer *t)
 433 {
 434         u32 hz;
 435
 436         hz = t ? t->speed_hz : 0;
 437         if (!hz)
 438                 hz = spi->max_speed_hz;
 439         return hz;
 440 }
 441
 442 static int sh_msiof_spi_setup(struct spi_device *spi)
 443 {
 444         struct device_node      *np = spi->master->dev.of_node;
 445         struct sh_msiof_spi_priv *p = spi_master_get_devdata(spi->master);
 446
 447         if (!np) {
 448                 /*
 449                  * Use spi->controller_data for CS (same strategy as spi_gpio),
 450                  * if any. otherwise let HW control CS
 451                  */
 452                 spi->cs_gpio = (uintptr_t)spi->controller_data;
 453         }
 454
 455         /* Configure pins before deasserting CS */
 456         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 457                                   !!(spi->mode & SPI_CPHA),
 458                                   !!(spi->mode & SPI_3WIRE),
 459                                   !!(spi->mode & SPI_LSB_FIRST),
 460                                   !!(spi->mode & SPI_CS_HIGH));
 461
 462         return spi_bitbang_setup(spi);
 463 }
 464
 465 static int sh_msiof_prepare_message(struct spi_master *master,
 466                                     struct spi_message *msg)
 467 {
 468         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 469         const struct spi_device *spi = msg->spi;
 470
 471         pm_runtime_get_sync(&p->pdev->dev);
 472         clk_enable(p->clk);
 473
 474         /* Configure pins before asserting CS */
 475         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 476                                   !!(spi->mode & SPI_CPHA),
 477                                   !!(spi->mode & SPI_3WIRE),
 478                                   !!(spi->mode & SPI_LSB_FIRST),
 479                                   !!(spi->mode & SPI_CS_HIGH));
 480         return 0;
 481 }
 482
 483 static int sh_msiof_unprepare_message(struct spi_master *master,
 484                                       struct spi_message *msg)
 485 {
 486         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 487
 488         clk_disable(p->clk);
 489         pm_runtime_put(&p->pdev->dev);
 490         return 0;
 491 }
 492
 493 static void sh_msiof_spi_chipselect(struct spi_device *spi, int is_on)
 494 {
 495         int value;
 496
 497         /* chip select is active low unless SPI_CS_HIGH is set */
 498         if (spi->mode & SPI_CS_HIGH)
 499                 value = (is_on == BITBANG_CS_ACTIVE) ? 1 : 0;
 500         else
 501                 value = (is_on == BITBANG_CS_ACTIVE) ? 0 : 1;
 502
 503         if (spi->cs_gpio >= 0)
 504                 gpio_set_value(spi->cs_gpio, value);
 505 }
 506
 507 static int sh_msiof_spi_txrx_once(struct sh_msiof_spi_priv *p,
 508                                   void (*tx_fifo)(struct sh_msiof_spi_priv *,
 509                                                   const void *, int, int),
 510                                   void (*rx_fifo)(struct sh_msiof_spi_priv *,
 511                                                   void *, int, int),
 512                                   const void *tx_buf, void *rx_buf,
 513                                   int words, int bits)
 514 {
 515         int fifo_shift;
 516         int ret;
 517
 518         /* limit maximum word transfer to rx/tx fifo size */
 519         if (tx_buf)
 520                 words = min_t(int, words, p->tx_fifo_size);
 521         if (rx_buf)
 522                 words = min_t(int, words, p->rx_fifo_size);
 523
 524         /* the fifo contents need shifting */
 525         fifo_shift = 32 - bits;
 526
 527         /* setup msiof transfer mode registers */
 528         sh_msiof_spi_set_mode_regs(p, tx_buf, rx_buf, bits, words);
 529
 530         /* write tx fifo */
 531         if (tx_buf)
 532                 tx_fifo(p, tx_buf, words, fifo_shift);
 533
 534         /* setup clock and rx/tx signals */
 535         ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TSCKE);
 536         if (rx_buf)
 537                 ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_RXE);
 538         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_TXE);
 539
 540         /* start by setting frame bit */
 541         reinit_completion(&p->done);
 542         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, 0, CTR_TFSE);
 543         if (ret) {
 544                 dev_err(&p->pdev->dev, "failed to start hardware\n");
 545                 goto err;
 546         }
 547
 548         /* wait for tx fifo to be emptied / rx fifo to be filled */
 549         wait_for_completion(&p->done);
 550
 551         /* read rx fifo */
 552         if (rx_buf)
 553                 rx_fifo(p, rx_buf, words, fifo_shift);
 554
 555         /* clear status bits */
 556         sh_msiof_reset_str(p);
 557
 558         /* shut down frame, rx/tx and clock signals */
 559         ret = sh_msiof_modify_ctr_wait(p, CTR_TFSE, 0);
 560         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_TXE, 0);
 561         if (rx_buf)
 562                 ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_RXE, 0);
 563         ret = ret ? ret : sh_msiof_modify_ctr_wait(p, CTR_TSCKE, 0);
 564         if (ret) {
 565                 dev_err(&p->pdev->dev, "failed to shut down hardware\n");
 566                 goto err;
 567         }
 568
 569         return words;
 570
 571  err:
 572         sh_msiof_write(p, IER, 0);
 573         return ret;
 574 }
 575
 576 static int sh_msiof_spi_txrx(struct spi_device *spi, struct spi_transfer *t)
 577 {
 578         struct sh_msiof_spi_priv *p = spi_master_get_devdata(spi->master);
 579         void (*tx_fifo)(struct sh_msiof_spi_priv *, const void *, int, int);
 580         void (*rx_fifo)(struct sh_msiof_spi_priv *, void *, int, int);
 581         int bits;
 582         int bytes_per_word;
 583         int bytes_done;
 584         int words;
 585         int n;
 586         bool swab;
 587
 588         bits = sh_msiof_spi_bits(spi, t);
 589
 590         if (bits <= 8 && t->len > 15 && !(t->len & 3)) {
 591                 bits = 32;
 592                 swab = true;
 593         } else {
 594                 swab = false;
 595         }
 596
 597         /* setup bytes per word and fifo read/write functions */
 598         if (bits <= 8) {
 599                 bytes_per_word = 1;
 600                 tx_fifo = sh_msiof_spi_write_fifo_8;
 601                 rx_fifo = sh_msiof_spi_read_fifo_8;
 602         } else if (bits <= 16) {
 603                 bytes_per_word = 2;
 604                 if ((unsigned long)t->tx_buf & 0x01)
 605                         tx_fifo = sh_msiof_spi_write_fifo_16u;
 606                 else
 607                         tx_fifo = sh_msiof_spi_write_fifo_16;
 608
 609                 if ((unsigned long)t->rx_buf & 0x01)
 610                         rx_fifo = sh_msiof_spi_read_fifo_16u;
 611                 else
 612                         rx_fifo = sh_msiof_spi_read_fifo_16;
 613         } else if (swab) {
 614                 bytes_per_word = 4;
 615                 if ((unsigned long)t->tx_buf & 0x03)
 616                         tx_fifo = sh_msiof_spi_write_fifo_s32u;
 617                 else
 618                         tx_fifo = sh_msiof_spi_write_fifo_s32;
 619
 620                 if ((unsigned long)t->rx_buf & 0x03)
 621                         rx_fifo = sh_msiof_spi_read_fifo_s32u;
 622                 else
 623                         rx_fifo = sh_msiof_spi_read_fifo_s32;
 624         } else {
 625                 bytes_per_word = 4;
 626                 if ((unsigned long)t->tx_buf & 0x03)
 627                         tx_fifo = sh_msiof_spi_write_fifo_32u;
 628                 else
 629                         tx_fifo = sh_msiof_spi_write_fifo_32;
 630
 631                 if ((unsigned long)t->rx_buf & 0x03)
 632                         rx_fifo = sh_msiof_spi_read_fifo_32u;
 633                 else
 634                         rx_fifo = sh_msiof_spi_read_fifo_32;
 635         }
 636
 637         /* setup clocks (clock already enabled in chipselect()) */
 638         sh_msiof_spi_set_clk_regs(p, clk_get_rate(p->clk),
 639                                   sh_msiof_spi_hz(spi, t));
 640
 641         /* transfer in fifo sized chunks */
 642         words = t->len / bytes_per_word;
 643         bytes_done = 0;
 644
 645         while (bytes_done < t->len) {
 646                 void *rx_buf = t->rx_buf ? t->rx_buf + bytes_done : NULL;
 647                 const void *tx_buf = t->tx_buf ? t->tx_buf + bytes_done : NULL;
 648                 n = sh_msiof_spi_txrx_once(p, tx_fifo, rx_fifo,
 649                                            tx_buf,
 650                                            rx_buf,
 651                                            words, bits);
 652                 if (n < 0)
 653                         break;
 654
 655                 bytes_done += n * bytes_per_word;
 656                 words -= n;
 657         }
 658
 659         return bytes_done;
 660 }
 661
 662 static u32 sh_msiof_spi_txrx_word(struct spi_device *spi, unsigned nsecs,
 663                                   u32 word, u8 bits)
 664 {
 665         BUG(); /* unused but needed by bitbang code */
 666         return 0;
 667 }
 668
 669 static const struct sh_msiof_chipdata sh_data = {
 670         .tx_fifo_size = 64,
 671         .rx_fifo_size = 64,
 672         .master_flags = 0,
 673 };
 674
 675 static const struct sh_msiof_chipdata r8a779x_data = {
 676         .tx_fifo_size = 64,
 677         .rx_fifo_size = 256,
 678         .master_flags = SPI_MASTER_MUST_TX,
 679 };
 680
 681 static const struct of_device_id sh_msiof_match[] = {
 682         { .compatible = "renesas,sh-msiof",        .data = &sh_data },
 683         { .compatible = "renesas,sh-mobile-msiof", .data = &sh_data },
 684         { .compatible = "renesas,msiof-r8a7790",   .data = &r8a779x_data },
 685         { .compatible = "renesas,msiof-r8a7791",   .data = &r8a779x_data },
 686         {},
 687 };
 688 MODULE_DEVICE_TABLE(of, sh_msiof_match);
 689
 690 #ifdef CONFIG_OF
 691 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 692 {
 693         struct sh_msiof_spi_info *info;
 694         struct device_node *np = dev->of_node;
 695         u32 num_cs = 1;
 696
 697         info = devm_kzalloc(dev, sizeof(struct sh_msiof_spi_info), GFP_KERNEL);
 698         if (!info) {
 699                 dev_err(dev, "failed to allocate setup data\n");
 700                 return NULL;
 701         }
 702
 703         /* Parse the MSIOF properties */
 704         of_property_read_u32(np, "num-cs", &num_cs);
 705         of_property_read_u32(np, "renesas,tx-fifo-size",
 706                                         &info->tx_fifo_override);
 707         of_property_read_u32(np, "renesas,rx-fifo-size",
 708                                         &info->rx_fifo_override);
 709
 710         info->num_chipselect = num_cs;
 711
 712         return info;
 713 }
 714 #else
 715 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 716 {
 717         return NULL;
 718 }
 719 #endif
 720
 721 static int sh_msiof_spi_probe(struct platform_device *pdev)
 722 {
 723         struct resource *r;
 724         struct spi_master *master;
 725         const struct of_device_id *of_id;
 726         struct sh_msiof_spi_priv *p;
 727         int i;
 728         int ret;
 729
 730         master = spi_alloc_master(&pdev->dev, sizeof(struct sh_msiof_spi_priv));
 731         if (master == NULL) {
 732                 dev_err(&pdev->dev, "failed to allocate spi master\n");
 733                 return -ENOMEM;
 734         }
 735
 736         p = spi_master_get_devdata(master);
 737
 738         platform_set_drvdata(pdev, p);
 739
 740         of_id = of_match_device(sh_msiof_match, &pdev->dev);
 741         if (of_id) {
 742                 p->chipdata = of_id->data;
 743                 p->info = sh_msiof_spi_parse_dt(&pdev->dev);
 744         } else {
 745                 p->chipdata = (const void *)pdev->id_entry->driver_data;
 746                 p->info = dev_get_platdata(&pdev->dev);
 747         }
 748
 749         if (!p->info) {
 750                 dev_err(&pdev->dev, "failed to obtain device info\n");
 751                 ret = -ENXIO;
 752                 goto err1;
 753         }
 754
 755         init_completion(&p->done);
 756
 757         p->clk = devm_clk_get(&pdev->dev, NULL);
 758         if (IS_ERR(p->clk)) {
 759                 dev_err(&pdev->dev, "cannot get clock\n");
 760                 ret = PTR_ERR(p->clk);
 761                 goto err1;
 762         }
 763
 764         i = platform_get_irq(pdev, 0);
 765         if (i < 0) {
 766                 dev_err(&pdev->dev, "cannot get platform IRQ\n");
 767                 ret = -ENOENT;
 768                 goto err1;
 769         }
 770
 771         r = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 772         p->mapbase = devm_ioremap_resource(&pdev->dev, r);
 773         if (IS_ERR(p->mapbase)) {
 774                 ret = PTR_ERR(p->mapbase);
 775                 goto err1;
 776         }
 777
 778         ret = devm_request_irq(&pdev->dev, i, sh_msiof_spi_irq, 0,
 779                                dev_name(&pdev->dev), p);
 780         if (ret) {
 781                 dev_err(&pdev->dev, "unable to request irq\n");
 782                 goto err1;
 783         }
 784
 785         ret = clk_prepare(p->clk);
 786         if (ret < 0) {
 787                 dev_err(&pdev->dev, "unable to prepare clock\n");
 788                 goto err1;
 789         }
 790
 791         p->pdev = pdev;
 792         pm_runtime_enable(&pdev->dev);
 793
 794         /* Platform data may override FIFO sizes */
 795         p->tx_fifo_size = p->chipdata->tx_fifo_size;
 796         p->rx_fifo_size = p->chipdata->rx_fifo_size;
 797         if (p->info->tx_fifo_override)
 798                 p->tx_fifo_size = p->info->tx_fifo_override;
 799         if (p->info->rx_fifo_override)
 800                 p->rx_fifo_size = p->info->rx_fifo_override;
 801
 802         /* init master and bitbang code */
 803         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH;
 804         master->mode_bits |= SPI_LSB_FIRST | SPI_3WIRE;
 805         master->flags = p->chipdata->master_flags;
 806         master->bus_num = pdev->id;
 807         master->dev.of_node = pdev->dev.of_node;
 808         master->num_chipselect = p->info->num_chipselect;
 809         master->setup = sh_msiof_spi_setup;
 810         master->cleanup = spi_bitbang_cleanup;
 811         master->prepare_message = sh_msiof_prepare_message;
 812         master->unprepare_message = sh_msiof_unprepare_message;
 813         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(8, 32);
 814
 815         p->bitbang.master = master;
 816         p->bitbang.chipselect = sh_msiof_spi_chipselect;
 817         p->bitbang.setup_transfer = spi_bitbang_setup_transfer;
 818         p->bitbang.txrx_bufs = sh_msiof_spi_txrx;
 819         p->bitbang.txrx_word[SPI_MODE_0] = sh_msiof_spi_txrx_word;
 820         p->bitbang.txrx_word[SPI_MODE_1] = sh_msiof_spi_txrx_word;
 821         p->bitbang.txrx_word[SPI_MODE_2] = sh_msiof_spi_txrx_word;
 822         p->bitbang.txrx_word[SPI_MODE_3] = sh_msiof_spi_txrx_word;
 823
 824         ret = spi_bitbang_start(&p->bitbang);
 825         if (ret == 0)
 826                 return 0;
 827
 828         pm_runtime_disable(&pdev->dev);
 829         clk_unprepare(p->clk);
 830  err1:
 831         spi_master_put(master);
 832         return ret;
 833 }
 834
 835 static int sh_msiof_spi_remove(struct platform_device *pdev)
 836 {
 837         struct sh_msiof_spi_priv *p = platform_get_drvdata(pdev);
 838         int ret;
 839
 840         ret = spi_bitbang_stop(&p->bitbang);
 841         if (!ret) {
 842                 pm_runtime_disable(&pdev->dev);
 843                 clk_unprepare(p->clk);
 844                 spi_master_put(p->bitbang.master);
 845         }
 846         return ret;
 847 }
 848
 849 static struct platform_device_id spi_driver_ids[] = {
 850         { "spi_sh_msiof",       (kernel_ulong_t)&sh_data },
 851         { "spi_r8a7790_msiof",  (kernel_ulong_t)&r8a779x_data },
 852         { "spi_r8a7791_msiof",  (kernel_ulong_t)&r8a779x_data },
 853         {},
 854 };
 855 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
 856
 857 static struct platform_driver sh_msiof_spi_drv = {
 858         .probe          = sh_msiof_spi_probe,
 859         .remove         = sh_msiof_spi_remove,
 860         .id_table       = spi_driver_ids,
 861         .driver         = {
 862                 .name           = "spi_sh_msiof",
 863                 .owner          = THIS_MODULE,
 864                 .of_match_table = of_match_ptr(sh_msiof_match),
 865         },
 866 };
 867 module_platform_driver(sh_msiof_spi_drv);
 868
 869 MODULE_DESCRIPTION("SuperH MSIOF SPI Master Interface Driver");
 870 MODULE_AUTHOR("Magnus Damm");
 871 MODULE_LICENSE("GPL v2");
 872 MODULE_ALIAS("platform:spi_sh_msiof");