drivers/staging/comedi/drivers/me_daq.c

   1 /*
   2  * comedi/drivers/me_daq.c
   3  * Hardware driver for Meilhaus data acquisition cards:
   4  *   ME-2000i, ME-2600i, ME-3000vm1
   5  *
   6  * Copyright (C) 2002 Michael Hillmann <hillmann@syscongroup.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 /*
  20  * Driver: me_daq
  21  * Description: Meilhaus PCI data acquisition cards
  22  * Devices: [Meilhaus] ME-2600i (me-2600i), ME-2000i (me-2000i)
  23  * Author: Michael Hillmann <hillmann@syscongroup.de>
  24  * Status: experimental
  25  *
  26  * Configuration options: not applicable, uses PCI auto config
  27  *
  28  * Supports:
  29  *    Analog Input, Analog Output, Digital I/O
  30  */
  31
  32 #include <linux/module.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35
  36 #include "../comedi_pci.h"
  37
  38 #include "plx9052.h"
  39
  40 #define ME2600_FIRMWARE         "me2600_firmware.bin"
  41
  42 #define XILINX_DOWNLOAD_RESET   0x42    /* Xilinx registers */
  43
  44 /*
  45  * PCI BAR2 Memory map (dev->mmio)
  46  */
  47 #define ME_CTRL1_REG                    0x00    /* R (ai start) | W */
  48 #define   ME_CTRL1_INT_ENA              BIT(15)
  49 #define   ME_CTRL1_COUNTER_B_IRQ        BIT(12)
  50 #define   ME_CTRL1_COUNTER_A_IRQ        BIT(11)
  51 #define   ME_CTRL1_CHANLIST_READY_IRQ   BIT(10)
  52 #define   ME_CTRL1_EXT_IRQ              BIT(9)
  53 #define   ME_CTRL1_ADFIFO_HALFFULL_IRQ  BIT(8)
  54 #define   ME_CTRL1_SCAN_COUNT_ENA       BIT(5)
  55 #define   ME_CTRL1_SIMULTANEOUS_ENA     BIT(4)
  56 #define   ME_CTRL1_TRIGGER_FALLING_EDGE BIT(3)
  57 #define   ME_CTRL1_CONTINUOUS_MODE      BIT(2)
  58 #define   ME_CTRL1_ADC_MODE(x)          (((x) & 0x3) << 0)
  59 #define   ME_CTRL1_ADC_MODE_DISABLE     ME_CTRL1_ADC_MODE(0)
  60 #define   ME_CTRL1_ADC_MODE_SOFT_TRIG   ME_CTRL1_ADC_MODE(1)
  61 #define   ME_CTRL1_ADC_MODE_SCAN_TRIG   ME_CTRL1_ADC_MODE(2)
  62 #define   ME_CTRL1_ADC_MODE_EXT_TRIG    ME_CTRL1_ADC_MODE(3)
  63 #define   ME_CTRL1_ADC_MODE_MASK        ME_CTRL1_ADC_MODE(3)
  64 #define ME_CONTROL_2                    0x0002  /* - | W */
  65 #define   ENABLE_ADFIFO                 (1<<10)
  66 #define   ENABLE_CHANLIST               (1<<9)
  67 #define   ENABLE_PORT_B                 (1<<7)
  68 #define   ENABLE_PORT_A                 (1<<6)
  69 #define   ENABLE_COUNTER_B              (1<<4)
  70 #define   ENABLE_COUNTER_A              (1<<3)
  71 #define   ENABLE_DAC                    (1<<1)
  72 #define   BUFFERED_DAC                  (1<<0)
  73 #define ME_DAC_UPDATE                   0x0002  /* R | - */
  74 #define ME_STATUS                       0x0004  /* R | - */
  75 #define   COUNTER_B_IRQ_PENDING         (1<<12)
  76 #define   COUNTER_A_IRQ_PENDING         (1<<11)
  77 #define   CHANLIST_READY_IRQ_PENDING    (1<<10)
  78 #define   EXT_IRQ_PENDING               (1<<9)
  79 #define   ADFIFO_HALFFULL_IRQ_PENDING   (1<<8)
  80 #define   ADFIFO_FULL                   (1<<4)
  81 #define   ADFIFO_HALFFULL               (1<<3)
  82 #define   ADFIFO_EMPTY                  (1<<2)
  83 #define   CHANLIST_FULL                 (1<<1)
  84 #define   FST_ACTIVE                    (1<<0)
  85 #define ME_RESET_INTERRUPT              0x0004  /* - | W */
  86 #define ME_DIO_PORT_A                   0x0006  /* R | W */
  87 #define ME_DIO_PORT_B                   0x0008  /* R | W */
  88 #define ME_TIMER_DATA_0                 0x000A  /* - | W */
  89 #define ME_TIMER_DATA_1                 0x000C  /* - | W */
  90 #define ME_TIMER_DATA_2                 0x000E  /* - | W */
  91 #define ME_CHANNEL_LIST                 0x0010  /* - | W */
  92 #define   ADC_UNIPOLAR                  (1<<6)
  93 #define   ADC_GAIN_0                    (0<<4)
  94 #define   ADC_GAIN_1                    (1<<4)
  95 #define   ADC_GAIN_2                    (2<<4)
  96 #define   ADC_GAIN_3                    (3<<4)
  97 #define ME_READ_AD_FIFO                 0x0010  /* R | - */
  98 #define ME_DAC_CONTROL                  0x0012  /* - | W */
  99 #define   DAC_UNIPOLAR_D                (0<<4)
 100 #define   DAC_BIPOLAR_D                 (1<<4)
 101 #define   DAC_UNIPOLAR_C                (0<<5)
 102 #define   DAC_BIPOLAR_C                 (1<<5)
 103 #define   DAC_UNIPOLAR_B                (0<<6)
 104 #define   DAC_BIPOLAR_B                 (1<<6)
 105 #define   DAC_UNIPOLAR_A                (0<<7)
 106 #define   DAC_BIPOLAR_A                 (1<<7)
 107 #define   DAC_GAIN_0_D                  (0<<8)
 108 #define   DAC_GAIN_1_D                  (1<<8)
 109 #define   DAC_GAIN_0_C                  (0<<9)
 110 #define   DAC_GAIN_1_C                  (1<<9)
 111 #define   DAC_GAIN_0_B                  (0<<10)
 112 #define   DAC_GAIN_1_B                  (1<<10)
 113 #define   DAC_GAIN_0_A                  (0<<11)
 114 #define   DAC_GAIN_1_A                  (1<<11)
 115 #define ME_DAC_CONTROL_UPDATE           0x0012  /* R | - */
 116 #define ME_DAC_DATA_A                   0x0014  /* - | W */
 117 #define ME_DAC_DATA_B                   0x0016  /* - | W */
 118 #define ME_DAC_DATA_C                   0x0018  /* - | W */
 119 #define ME_DAC_DATA_D                   0x001A  /* - | W */
 120 #define ME_COUNTER_ENDDATA_A            0x001C  /* - | W */
 121 #define ME_COUNTER_ENDDATA_B            0x001E  /* - | W */
 122 #define ME_COUNTER_STARTDATA_A          0x0020  /* - | W */
 123 #define ME_COUNTER_VALUE_A              0x0020  /* R | - */
 124 #define ME_COUNTER_STARTDATA_B          0x0022  /* - | W */
 125 #define ME_COUNTER_VALUE_B              0x0022  /* R | - */
 126
 127 static const struct comedi_lrange me_ai_range = {
 128         8, {
 129                 BIP_RANGE(10),
 130                 BIP_RANGE(5),
 131                 BIP_RANGE(2.5),
 132                 BIP_RANGE(1.25),
 133                 UNI_RANGE(10),
 134                 UNI_RANGE(5),
 135                 UNI_RANGE(2.5),
 136                 UNI_RANGE(1.25)
 137         }
 138 };
 139
 140 static const struct comedi_lrange me_ao_range = {
 141         3, {
 142                 BIP_RANGE(10),
 143                 BIP_RANGE(5),
 144                 UNI_RANGE(10)
 145         }
 146 };
 147
 148 enum me_boardid {
 149         BOARD_ME2600,
 150         BOARD_ME2000,
 151 };
 152
 153 struct me_board {
 154         const char *name;
 155         int needs_firmware;
 156         int has_ao;
 157 };
 158
 159 static const struct me_board me_boards[] = {
 160         [BOARD_ME2600] = {
 161                 .name           = "me-2600i",
 162                 .needs_firmware = 1,
 163                 .has_ao         = 1,
 164         },
 165         [BOARD_ME2000] = {
 166                 .name           = "me-2000i",
 167         },
 168 };
 169
 170 struct me_private_data {
 171         void __iomem *plx_regbase;      /* PLX configuration base address */
 172
 173         unsigned short ctrl1;           /* Mirror of CONTROL_1 register */
 174         unsigned short ctrl2;           /* Mirror of CONTROL_2 register */
 175         unsigned short dac_ctrl;        /* Mirror of the DAC_CONTROL register */
 176 };
 177
 178 static inline void sleep(unsigned sec)
 179 {
 180         schedule_timeout_interruptible(sec * HZ);
 181 }
 182
 183 static int me_dio_insn_config(struct comedi_device *dev,
 184                               struct comedi_subdevice *s,
 185                               struct comedi_insn *insn,
 186                               unsigned int *data)
 187 {
 188         struct me_private_data *devpriv = dev->private;
 189         unsigned int chan = CR_CHAN(insn->chanspec);
 190         unsigned int mask;
 191         int ret;
 192
 193         if (chan < 16)
 194                 mask = 0x0000ffff;
 195         else
 196                 mask = 0xffff0000;
 197
 198         ret = comedi_dio_insn_config(dev, s, insn, data, mask);
 199         if (ret)
 200                 return ret;
 201
 202         if (s->io_bits & 0x0000ffff)
 203                 devpriv->ctrl2 |= ENABLE_PORT_A;
 204         else
 205                 devpriv->ctrl2 &= ~ENABLE_PORT_A;
 206         if (s->io_bits & 0xffff0000)
 207                 devpriv->ctrl2 |= ENABLE_PORT_B;
 208         else
 209                 devpriv->ctrl2 &= ~ENABLE_PORT_B;
 210
 211         writew(devpriv->ctrl2, dev->mmio + ME_CONTROL_2);
 212
 213         return insn->n;
 214 }
 215
 216 static int me_dio_insn_bits(struct comedi_device *dev,
 217                             struct comedi_subdevice *s,
 218                             struct comedi_insn *insn,
 219                             unsigned int *data)
 220 {
 221         void __iomem *mmio_porta = dev->mmio + ME_DIO_PORT_A;
 222         void __iomem *mmio_portb = dev->mmio + ME_DIO_PORT_B;
 223         unsigned int mask;
 224         unsigned int val;
 225
 226         mask = comedi_dio_update_state(s, data);
 227         if (mask) {
 228                 if (mask & 0x0000ffff)
 229                         writew((s->state & 0xffff), mmio_porta);
 230                 if (mask & 0xffff0000)
 231                         writew(((s->state >> 16) & 0xffff), mmio_portb);
 232         }
 233
 234         if (s->io_bits & 0x0000ffff)
 235                 val = s->state & 0xffff;
 236         else
 237                 val = readw(mmio_porta);
 238
 239         if (s->io_bits & 0xffff0000)
 240                 val |= (s->state & 0xffff0000);
 241         else
 242                 val |= (readw(mmio_portb) << 16);
 243
 244         data[1] = val;
 245
 246         return insn->n;
 247 }
 248
 249 static int me_ai_eoc(struct comedi_device *dev,
 250                      struct comedi_subdevice *s,
 251                      struct comedi_insn *insn,
 252                      unsigned long context)
 253 {
 254         unsigned int status;
 255
 256         status = readw(dev->mmio + ME_STATUS);
 257         if ((status & 0x0004) == 0)
 258                 return 0;
 259         return -EBUSY;
 260 }
 261
 262 static int me_ai_insn_read(struct comedi_device *dev,
 263                            struct comedi_subdevice *s,
 264                            struct comedi_insn *insn,
 265                            unsigned int *data)
 266 {
 267         struct me_private_data *devpriv = dev->private;
 268         unsigned int chan = CR_CHAN(insn->chanspec);
 269         unsigned int rang = CR_RANGE(insn->chanspec);
 270         unsigned int aref = CR_AREF(insn->chanspec);
 271         unsigned short val;
 272         int ret;
 273
 274         /* stop any running conversion */
 275         devpriv->ctrl1 &= ~ME_CTRL1_ADC_MODE_MASK;
 276         writew(devpriv->ctrl1, dev->mmio + ME_CTRL1_REG);
 277
 278         /* clear chanlist and ad fifo */
 279         devpriv->ctrl2 &= ~(ENABLE_ADFIFO | ENABLE_CHANLIST);
 280         writew(devpriv->ctrl2, dev->mmio + ME_CONTROL_2);
 281
 282         /* reset any pending interrupt */
 283         writew(0x00, dev->mmio + ME_RESET_INTERRUPT);
 284
 285         /* enable the chanlist and ADC fifo */
 286         devpriv->ctrl2 |= (ENABLE_ADFIFO | ENABLE_CHANLIST);
 287         writew(devpriv->ctrl2, dev->mmio + ME_CONTROL_2);
 288
 289         /* write to channel list fifo */
 290         val = chan & 0x0f;                      /* b3:b0 channel */
 291         val |= (rang & 0x03) << 4;              /* b5:b4 gain */
 292         val |= (rang & 0x04) << 4;              /* b6 polarity */
 293         val |= ((aref & AREF_DIFF) ? 0x80 : 0); /* b7 differential */
 294         writew(val & 0xff, dev->mmio + ME_CHANNEL_LIST);
 295
 296         /* set ADC mode to software trigger */
 297         devpriv->ctrl1 |= ME_CTRL1_ADC_MODE_SOFT_TRIG;
 298         writew(devpriv->ctrl1, dev->mmio + ME_CTRL1_REG);
 299
 300         /* start ai conversion */
 301         readw(dev->mmio + ME_CTRL1_REG);
 302
 303         /* wait for ADC fifo not empty flag */
 304         ret = comedi_timeout(dev, s, insn, me_ai_eoc, 0);
 305         if (ret)
 306                 return ret;
 307
 308         /* get value from ADC fifo */
 309         val = readw(dev->mmio + ME_READ_AD_FIFO);
 310         val = (val ^ 0x800) & 0x0fff;
 311         data[0] = val;
 312
 313         /* stop any running conversion */
 314         devpriv->ctrl1 &= ~ME_CTRL1_ADC_MODE_MASK;
 315         writew(devpriv->ctrl1, dev->mmio + ME_CTRL1_REG);
 316
 317         return 1;
 318 }
 319
 320 static int me_ao_insn_write(struct comedi_device *dev,
 321                             struct comedi_subdevice *s,
 322                             struct comedi_insn *insn,
 323                             unsigned int *data)
 324 {
 325         struct me_private_data *devpriv = dev->private;
 326         unsigned int chan = CR_CHAN(insn->chanspec);
 327         unsigned int rang = CR_RANGE(insn->chanspec);
 328         unsigned int val = s->readback[chan];
 329         int i;
 330
 331         /* Enable all DAC */
 332         devpriv->ctrl2 |= ENABLE_DAC;
 333         writew(devpriv->ctrl2, dev->mmio + ME_CONTROL_2);
 334
 335         /* and set DAC to "buffered" mode */
 336         devpriv->ctrl2 |= BUFFERED_DAC;
 337         writew(devpriv->ctrl2, dev->mmio + ME_CONTROL_2);
 338
 339         /* Set dac-control register */
 340         for (i = 0; i < insn->n; i++) {
 341                 /* clear bits for this channel */
 342                 devpriv->dac_ctrl &= ~(0x0880 >> chan);
 343                 if (rang == 0)
 344                         devpriv->dac_ctrl |=
 345                             ((DAC_BIPOLAR_A | DAC_GAIN_1_A) >> chan);
 346                 else if (rang == 1)
 347                         devpriv->dac_ctrl |=
 348                             ((DAC_BIPOLAR_A | DAC_GAIN_0_A) >> chan);
 349         }
 350         writew(devpriv->dac_ctrl, dev->mmio + ME_DAC_CONTROL);
 351
 352         /* Update dac-control register */
 353         readw(dev->mmio + ME_DAC_CONTROL_UPDATE);
 354
 355         /* Set data register */
 356         for (i = 0; i < insn->n; i++) {
 357                 val = data[i];
 358
 359                 writew(val, dev->mmio + ME_DAC_DATA_A + (chan << 1));
 360         }
 361         s->readback[chan] = val;
 362
 363         /* Update dac with data registers */
 364         readw(dev->mmio + ME_DAC_UPDATE);
 365
 366         return insn->n;
 367 }
 368
 369 static int me2600_xilinx_download(struct comedi_device *dev,
 370                                   const u8 *data, size_t size,
 371                                   unsigned long context)
 372 {
 373         struct me_private_data *devpriv = dev->private;
 374         unsigned int value;
 375         unsigned int file_length;
 376         unsigned int i;
 377
 378         /* disable irq's on PLX */
 379         writel(0x00, devpriv->plx_regbase + PLX9052_INTCSR);
 380
 381         /* First, make a dummy read to reset xilinx */
 382         value = readw(dev->mmio + XILINX_DOWNLOAD_RESET);
 383
 384         /* Wait until reset is over */
 385         sleep(1);
 386
 387         /* Write a dummy value to Xilinx */
 388         writeb(0x00, dev->mmio + 0x0);
 389         sleep(1);
 390
 391         /*
 392          * Format of the firmware
 393          * Build longs from the byte-wise coded header
 394          * Byte 1-3:   length of the array
 395          * Byte 4-7:   version
 396          * Byte 8-11:  date
 397          * Byte 12-15: reserved
 398          */
 399         if (size < 16)
 400                 return -EINVAL;
 401
 402         file_length = (((unsigned int)data[0] & 0xff) << 24) +
 403             (((unsigned int)data[1] & 0xff) << 16) +
 404             (((unsigned int)data[2] & 0xff) << 8) +
 405             ((unsigned int)data[3] & 0xff);
 406
 407         /*
 408          * Loop for writing firmware byte by byte to xilinx
 409          * Firmware data start at offset 16
 410          */
 411         for (i = 0; i < file_length; i++)
 412                 writeb((data[16 + i] & 0xff), dev->mmio + 0x0);
 413
 414         /* Write 5 dummy values to xilinx */
 415         for (i = 0; i < 5; i++)
 416                 writeb(0x00, dev->mmio + 0x0);
 417
 418         /* Test if there was an error during download -> INTB was thrown */
 419         value = readl(devpriv->plx_regbase + PLX9052_INTCSR);
 420         if (value & PLX9052_INTCSR_LI2STAT) {
 421                 /* Disable interrupt */
 422                 writel(0x00, devpriv->plx_regbase + PLX9052_INTCSR);
 423                 dev_err(dev->class_dev, "Xilinx download failed\n");
 424                 return -EIO;
 425         }
 426
 427         /* Wait until the Xilinx is ready for real work */
 428         sleep(1);
 429
 430         /* Enable PLX-Interrupts */
 431         writel(PLX9052_INTCSR_LI1ENAB |
 432                PLX9052_INTCSR_LI1POL |
 433                PLX9052_INTCSR_PCIENAB,
 434                devpriv->plx_regbase + PLX9052_INTCSR);
 435
 436         return 0;
 437 }
 438
 439 static int me_reset(struct comedi_device *dev)
 440 {
 441         struct me_private_data *devpriv = dev->private;
 442
 443         /* Reset board */
 444         writew(0x00, dev->mmio + ME_CTRL1_REG);
 445         writew(0x00, dev->mmio + ME_CONTROL_2);
 446         writew(0x00, dev->mmio + ME_RESET_INTERRUPT);
 447         writew(0x00, dev->mmio + ME_DAC_CONTROL);
 448
 449         /* Save values in the board context */
 450         devpriv->dac_ctrl = 0;
 451         devpriv->ctrl1 = 0;
 452         devpriv->ctrl2 = 0;
 453
 454         return 0;
 455 }
 456
 457 static int me_auto_attach(struct comedi_device *dev,
 458                           unsigned long context)
 459 {
 460         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 461         const struct me_board *board = NULL;
 462         struct me_private_data *devpriv;
 463         struct comedi_subdevice *s;
 464         int ret;
 465
 466         if (context < ARRAY_SIZE(me_boards))
 467                 board = &me_boards[context];
 468         if (!board)
 469                 return -ENODEV;
 470         dev->board_ptr = board;
 471         dev->board_name = board->name;
 472
 473         devpriv = comedi_alloc_devpriv(dev, sizeof(*devpriv));
 474         if (!devpriv)
 475                 return -ENOMEM;
 476
 477         ret = comedi_pci_enable(dev);
 478         if (ret)
 479                 return ret;
 480
 481         devpriv->plx_regbase = pci_ioremap_bar(pcidev, 0);
 482         if (!devpriv->plx_regbase)
 483                 return -ENOMEM;
 484
 485         dev->mmio = pci_ioremap_bar(pcidev, 2);
 486         if (!dev->mmio)
 487                 return -ENOMEM;
 488
 489         /* Download firmware and reset card */
 490         if (board->needs_firmware) {
 491                 ret = comedi_load_firmware(dev, &comedi_to_pci_dev(dev)->dev,
 492                                            ME2600_FIRMWARE,
 493                                            me2600_xilinx_download, 0);
 494                 if (ret < 0)
 495                         return ret;
 496         }
 497         me_reset(dev);
 498
 499         ret = comedi_alloc_subdevices(dev, 3);
 500         if (ret)
 501                 return ret;
 502
 503         s = &dev->subdevices[0];
 504         s->type         = COMEDI_SUBD_AI;
 505         s->subdev_flags = SDF_READABLE | SDF_COMMON;
 506         s->n_chan       = 16;
 507         s->maxdata      = 0x0fff;
 508         s->len_chanlist = 16;
 509         s->range_table  = &me_ai_range;
 510         s->insn_read    = me_ai_insn_read;
 511
 512         s = &dev->subdevices[1];
 513         if (board->has_ao) {
 514                 s->type         = COMEDI_SUBD_AO;
 515                 s->subdev_flags = SDF_WRITABLE | SDF_COMMON;
 516                 s->n_chan       = 4;
 517                 s->maxdata      = 0x0fff;
 518                 s->len_chanlist = 4;
 519                 s->range_table  = &me_ao_range;
 520                 s->insn_write   = me_ao_insn_write;
 521
 522                 ret = comedi_alloc_subdev_readback(s);
 523                 if (ret)
 524                         return ret;
 525         } else {
 526                 s->type = COMEDI_SUBD_UNUSED;
 527         }
 528
 529         s = &dev->subdevices[2];
 530         s->type         = COMEDI_SUBD_DIO;
 531         s->subdev_flags = SDF_READABLE | SDF_WRITABLE;
 532         s->n_chan       = 32;
 533         s->maxdata      = 1;
 534         s->len_chanlist = 32;
 535         s->range_table  = &range_digital;
 536         s->insn_bits    = me_dio_insn_bits;
 537         s->insn_config  = me_dio_insn_config;
 538
 539         return 0;
 540 }
 541
 542 static void me_detach(struct comedi_device *dev)
 543 {
 544         struct me_private_data *devpriv = dev->private;
 545
 546         if (devpriv) {
 547                 if (dev->mmio)
 548                         me_reset(dev);
 549                 if (devpriv->plx_regbase)
 550                         iounmap(devpriv->plx_regbase);
 551         }
 552         comedi_pci_detach(dev);
 553 }
 554
 555 static struct comedi_driver me_daq_driver = {
 556         .driver_name    = "me_daq",
 557         .module         = THIS_MODULE,
 558         .auto_attach    = me_auto_attach,
 559         .detach         = me_detach,
 560 };
 561
 562 static int me_daq_pci_probe(struct pci_dev *dev,
 563                             const struct pci_device_id *id)
 564 {
 565         return comedi_pci_auto_config(dev, &me_daq_driver, id->driver_data);
 566 }
 567
 568 static const struct pci_device_id me_daq_pci_table[] = {
 569         { PCI_VDEVICE(MEILHAUS, 0x2600), BOARD_ME2600 },
 570         { PCI_VDEVICE(MEILHAUS, 0x2000), BOARD_ME2000 },
 571         { 0 }
 572 };
 573 MODULE_DEVICE_TABLE(pci, me_daq_pci_table);
 574
 575 static struct pci_driver me_daq_pci_driver = {
 576         .name           = "me_daq",
 577         .id_table       = me_daq_pci_table,
 578         .probe          = me_daq_pci_probe,
 579         .remove         = comedi_pci_auto_unconfig,
 580 };
 581 module_comedi_pci_driver(me_daq_driver, me_daq_pci_driver);
 582
 583 MODULE_AUTHOR("Comedi http://www.comedi.org");
 584 MODULE_DESCRIPTION("Comedi low-level driver");
 585 MODULE_LICENSE("GPL");
 586 MODULE_FIRMWARE(ME2600_FIRMWARE);