drivers/staging/comedi/drivers/me_daq.c

   1 /*
   2  * comedi/drivers/me_daq.c
   3  * Hardware driver for Meilhaus data acquisition cards:
   4  *   ME-2000i, ME-2600i, ME-3000vm1
   5  *
   6  * Copyright (C) 2002 Michael Hillmann <hillmann@syscongroup.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 /*
  24  * Driver: me_daq
  25  * Description: Meilhaus PCI data acquisition cards
  26  * Devices: (Meilhaus) ME-2600i [me-2600i]
  27  *          (Meilhaus) ME-2000i [me-2000i]
  28  * Author: Michael Hillmann <hillmann@syscongroup.de>
  29  * Status: experimental
  30  *
  31  * Configuration options: not applicable, uses PCI auto config
  32  *
  33  * Supports:
  34  *    Analog Input, Analog Output, Digital I/O
  35  */
  36
  37 #include <linux/pci.h>
  38 #include <linux/interrupt.h>
  39 #include <linux/sched.h>
  40 #include <linux/firmware.h>
  41
  42 #include "../comedidev.h"
  43
  44 #define ME2600_FIRMWARE         "me2600_firmware.bin"
  45
  46 #define PLX_INTCSR              0x4C    /* PLX interrupt status register */
  47 #define XILINX_DOWNLOAD_RESET   0x42    /* Xilinx registers */
  48
  49 #define ME_CONTROL_1                    0x0000  /* - | W */
  50 #define   INTERRUPT_ENABLE              (1<<15)
  51 #define   COUNTER_B_IRQ                 (1<<12)
  52 #define   COUNTER_A_IRQ                 (1<<11)
  53 #define   CHANLIST_READY_IRQ            (1<<10)
  54 #define   EXT_IRQ                       (1<<9)
  55 #define   ADFIFO_HALFFULL_IRQ           (1<<8)
  56 #define   SCAN_COUNT_ENABLE             (1<<5)
  57 #define   SIMULTANEOUS_ENABLE           (1<<4)
  58 #define   TRIGGER_FALLING_EDGE          (1<<3)
  59 #define   CONTINUOUS_MODE               (1<<2)
  60 #define   DISABLE_ADC                   (0<<0)
  61 #define   SOFTWARE_TRIGGERED_ADC        (1<<0)
  62 #define   SCAN_TRIGGERED_ADC            (2<<0)
  63 #define   EXT_TRIGGERED_ADC             (3<<0)
  64 #define ME_ADC_START                    0x0000  /* R | - */
  65 #define ME_CONTROL_2                    0x0002  /* - | W */
  66 #define   ENABLE_ADFIFO                 (1<<10)
  67 #define   ENABLE_CHANLIST               (1<<9)
  68 #define   ENABLE_PORT_B                 (1<<7)
  69 #define   ENABLE_PORT_A                 (1<<6)
  70 #define   ENABLE_COUNTER_B              (1<<4)
  71 #define   ENABLE_COUNTER_A              (1<<3)
  72 #define   ENABLE_DAC                    (1<<1)
  73 #define   BUFFERED_DAC                  (1<<0)
  74 #define ME_DAC_UPDATE                   0x0002  /* R | - */
  75 #define ME_STATUS                       0x0004  /* R | - */
  76 #define   COUNTER_B_IRQ_PENDING         (1<<12)
  77 #define   COUNTER_A_IRQ_PENDING         (1<<11)
  78 #define   CHANLIST_READY_IRQ_PENDING    (1<<10)
  79 #define   EXT_IRQ_PENDING               (1<<9)
  80 #define   ADFIFO_HALFFULL_IRQ_PENDING   (1<<8)
  81 #define   ADFIFO_FULL                   (1<<4)
  82 #define   ADFIFO_HALFFULL               (1<<3)
  83 #define   ADFIFO_EMPTY                  (1<<2)
  84 #define   CHANLIST_FULL                 (1<<1)
  85 #define   FST_ACTIVE                    (1<<0)
  86 #define ME_RESET_INTERRUPT              0x0004  /* - | W */
  87 #define ME_DIO_PORT_A                   0x0006  /* R | W */
  88 #define ME_DIO_PORT_B                   0x0008  /* R | W */
  89 #define ME_TIMER_DATA_0                 0x000A  /* - | W */
  90 #define ME_TIMER_DATA_1                 0x000C  /* - | W */
  91 #define ME_TIMER_DATA_2                 0x000E  /* - | W */
  92 #define ME_CHANNEL_LIST                 0x0010  /* - | W */
  93 #define   ADC_UNIPOLAR                  (1<<6)
  94 #define   ADC_GAIN_0                    (0<<4)
  95 #define   ADC_GAIN_1                    (1<<4)
  96 #define   ADC_GAIN_2                    (2<<4)
  97 #define   ADC_GAIN_3                    (3<<4)
  98 #define ME_READ_AD_FIFO                 0x0010  /* R | - */
  99 #define ME_DAC_CONTROL                  0x0012  /* - | W */
 100 #define   DAC_UNIPOLAR_D                (0<<4)
 101 #define   DAC_BIPOLAR_D                 (1<<4)
 102 #define   DAC_UNIPOLAR_C                (0<<5)
 103 #define   DAC_BIPOLAR_C                 (1<<5)
 104 #define   DAC_UNIPOLAR_B                (0<<6)
 105 #define   DAC_BIPOLAR_B                 (1<<6)
 106 #define   DAC_UNIPOLAR_A                (0<<7)
 107 #define   DAC_BIPOLAR_A                 (1<<7)
 108 #define   DAC_GAIN_0_D                  (0<<8)
 109 #define   DAC_GAIN_1_D                  (1<<8)
 110 #define   DAC_GAIN_0_C                  (0<<9)
 111 #define   DAC_GAIN_1_C                  (1<<9)
 112 #define   DAC_GAIN_0_B                  (0<<10)
 113 #define   DAC_GAIN_1_B                  (1<<10)
 114 #define   DAC_GAIN_0_A                  (0<<11)
 115 #define   DAC_GAIN_1_A                  (1<<11)
 116 #define ME_DAC_CONTROL_UPDATE           0x0012  /* R | - */
 117 #define ME_DAC_DATA_A                   0x0014  /* - | W */
 118 #define ME_DAC_DATA_B                   0x0016  /* - | W */
 119 #define ME_DAC_DATA_C                   0x0018  /* - | W */
 120 #define ME_DAC_DATA_D                   0x001A  /* - | W */
 121 #define ME_COUNTER_ENDDATA_A            0x001C  /* - | W */
 122 #define ME_COUNTER_ENDDATA_B            0x001E  /* - | W */
 123 #define ME_COUNTER_STARTDATA_A          0x0020  /* - | W */
 124 #define ME_COUNTER_VALUE_A              0x0020  /* R | - */
 125 #define ME_COUNTER_STARTDATA_B          0x0022  /* - | W */
 126 #define ME_COUNTER_VALUE_B              0x0022  /* R | - */
 127
 128 static const struct comedi_lrange me_ai_range = {
 129         8, {
 130                 BIP_RANGE(10),
 131                 BIP_RANGE(5),
 132                 BIP_RANGE(2.5),
 133                 BIP_RANGE(1.25),
 134                 UNI_RANGE(10),
 135                 UNI_RANGE(5),
 136                 UNI_RANGE(2.5),
 137                 UNI_RANGE(1.25)
 138         }
 139 };
 140
 141 static const struct comedi_lrange me_ao_range = {
 142         3, {
 143                 BIP_RANGE(10),
 144                 BIP_RANGE(5),
 145                 UNI_RANGE(10)
 146         }
 147 };
 148
 149 enum me_boardid {
 150         BOARD_ME2600,
 151         BOARD_ME2000,
 152 };
 153
 154 struct me_board {
 155         const char *name;
 156         int needs_firmware;
 157         int has_ao;
 158 };
 159
 160 static const struct me_board me_boards[] = {
 161         [BOARD_ME2600] = {
 162                 .name           = "me-2600i",
 163                 .needs_firmware = 1,
 164                 .has_ao         = 1,
 165         },
 166         [BOARD_ME2000] = {
 167                 .name           = "me-2000i",
 168         },
 169 };
 170
 171 struct me_private_data {
 172         void __iomem *plx_regbase;      /* PLX configuration base address */
 173         void __iomem *me_regbase;       /* Base address of the Meilhaus card */
 174
 175         unsigned short control_1;       /* Mirror of CONTROL_1 register */
 176         unsigned short control_2;       /* Mirror of CONTROL_2 register */
 177         unsigned short dac_control;     /* Mirror of the DAC_CONTROL register */
 178         int ao_readback[4];     /* Mirror of analog output data */
 179 };
 180
 181 static inline void sleep(unsigned sec)
 182 {
 183         current->state = TASK_INTERRUPTIBLE;
 184         schedule_timeout(sec * HZ);
 185 }
 186
 187 static int me_dio_insn_config(struct comedi_device *dev,
 188                               struct comedi_subdevice *s,
 189                               struct comedi_insn *insn,
 190                               unsigned int *data)
 191 {
 192         struct me_private_data *dev_private = dev->private;
 193         unsigned int mask = 1 << CR_CHAN(insn->chanspec);
 194         unsigned int bits;
 195         unsigned int port;
 196
 197         if (mask & 0x0000ffff) {
 198                 bits = 0x0000ffff;
 199                 port = ENABLE_PORT_A;
 200         } else {
 201                 bits = 0xffff0000;
 202                 port = ENABLE_PORT_B;
 203         }
 204
 205         switch (data[0]) {
 206         case INSN_CONFIG_DIO_INPUT:
 207                 s->io_bits &= ~bits;
 208                 dev_private->control_2 &= ~port;
 209                 break;
 210         case INSN_CONFIG_DIO_OUTPUT:
 211                 s->io_bits |= bits;
 212                 dev_private->control_2 |= port;
 213                 break;
 214         case INSN_CONFIG_DIO_QUERY:
 215                 data[1] = (s->io_bits & bits) ? COMEDI_OUTPUT : COMEDI_INPUT;
 216                 return insn->n;
 217                 break;
 218         default:
 219                 return -EINVAL;
 220         }
 221
 222         /* Update the port configuration */
 223         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 224
 225         return insn->n;
 226 }
 227
 228 static int me_dio_insn_bits(struct comedi_device *dev,
 229                             struct comedi_subdevice *s,
 230                             struct comedi_insn *insn,
 231                             unsigned int *data)
 232 {
 233         struct me_private_data *dev_private = dev->private;
 234         void __iomem *mmio_porta = dev_private->me_regbase + ME_DIO_PORT_A;
 235         void __iomem *mmio_portb = dev_private->me_regbase + ME_DIO_PORT_B;
 236         unsigned int mask = data[0];
 237         unsigned int bits = data[1];
 238         unsigned int val;
 239
 240         mask &= s->io_bits;     /* only update the COMEDI_OUTPUT channels */
 241         if (mask) {
 242                 s->state &= ~mask;
 243                 s->state |= (bits & mask);
 244
 245                 if (mask & 0x0000ffff)
 246                         writew((s->state & 0xffff), mmio_porta);
 247                 if (mask & 0xffff0000)
 248                         writew(((s->state >> 16) & 0xffff), mmio_portb);
 249         }
 250
 251         if (s->io_bits & 0x0000ffff)
 252                 val = s->state & 0xffff;
 253         else
 254                 val = readw(mmio_porta);
 255
 256         if (s->io_bits & 0xffff0000)
 257                 val |= (s->state & 0xffff0000);
 258         else
 259                 val |= (readw(mmio_portb) << 16);
 260
 261         data[1] = val;
 262
 263         return insn->n;
 264 }
 265
 266 static int me_ai_insn_read(struct comedi_device *dev,
 267                            struct comedi_subdevice *s,
 268                            struct comedi_insn *insn,
 269                            unsigned int *data)
 270 {
 271         struct me_private_data *dev_private = dev->private;
 272         unsigned int chan = CR_CHAN(insn->chanspec);
 273         unsigned int rang = CR_RANGE(insn->chanspec);
 274         unsigned int aref = CR_AREF(insn->chanspec);
 275         unsigned short val;
 276         int i;
 277
 278         /* stop any running conversion */
 279         dev_private->control_1 &= 0xFFFC;
 280         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 281
 282         /* clear chanlist and ad fifo */
 283         dev_private->control_2 &= ~(ENABLE_ADFIFO | ENABLE_CHANLIST);
 284         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 285
 286         /* reset any pending interrupt */
 287         writew(0x00, dev_private->me_regbase + ME_RESET_INTERRUPT);
 288
 289         /* enable the chanlist and ADC fifo */
 290         dev_private->control_2 |= (ENABLE_ADFIFO | ENABLE_CHANLIST);
 291         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 292
 293         /* write to channel list fifo */
 294         val = chan & 0x0f;                      /* b3:b0 channel */
 295         val |= (rang & 0x03) << 4;              /* b5:b4 gain */
 296         val |= (rang & 0x04) << 4;              /* b6 polarity */
 297         val |= ((aref & AREF_DIFF) ? 0x80 : 0); /* b7 differential */
 298         writew(val & 0xff, dev_private->me_regbase + ME_CHANNEL_LIST);
 299
 300         /* set ADC mode to software trigger */
 301         dev_private->control_1 |= SOFTWARE_TRIGGERED_ADC;
 302         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 303
 304         /* start conversion by reading from ADC_START */
 305         readw(dev_private->me_regbase + ME_ADC_START);
 306
 307         /* wait for ADC fifo not empty flag */
 308         for (i = 100000; i > 0; i--)
 309                 if (!(readw(dev_private->me_regbase + ME_STATUS) & 0x0004))
 310                         break;
 311
 312         /* get value from ADC fifo */
 313         if (i) {
 314                 val = readw(dev_private->me_regbase + ME_READ_AD_FIFO);
 315                 val = (val ^ 0x800) & 0x0fff;
 316                 data[0] = val;
 317         } else {
 318                 dev_err(dev->class_dev, "Cannot get single value\n");
 319                 return -EIO;
 320         }
 321
 322         /* stop any running conversion */
 323         dev_private->control_1 &= 0xFFFC;
 324         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 325
 326         return 1;
 327 }
 328
 329 static int me_ao_insn_write(struct comedi_device *dev,
 330                             struct comedi_subdevice *s,
 331                             struct comedi_insn *insn,
 332                             unsigned int *data)
 333 {
 334         struct me_private_data *dev_private = dev->private;
 335         unsigned int chan = CR_CHAN(insn->chanspec);
 336         unsigned int rang = CR_RANGE(insn->chanspec);
 337         int i;
 338
 339         /* Enable all DAC */
 340         dev_private->control_2 |= ENABLE_DAC;
 341         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 342
 343         /* and set DAC to "buffered" mode */
 344         dev_private->control_2 |= BUFFERED_DAC;
 345         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 346
 347         /* Set dac-control register */
 348         for (i = 0; i < insn->n; i++) {
 349                 /* clear bits for this channel */
 350                 dev_private->dac_control &= ~(0x0880 >> chan);
 351                 if (rang == 0)
 352                         dev_private->dac_control |=
 353                             ((DAC_BIPOLAR_A | DAC_GAIN_1_A) >> chan);
 354                 else if (rang == 1)
 355                         dev_private->dac_control |=
 356                             ((DAC_BIPOLAR_A | DAC_GAIN_0_A) >> chan);
 357         }
 358         writew(dev_private->dac_control,
 359                dev_private->me_regbase + ME_DAC_CONTROL);
 360
 361         /* Update dac-control register */
 362         readw(dev_private->me_regbase + ME_DAC_CONTROL_UPDATE);
 363
 364         /* Set data register */
 365         for (i = 0; i < insn->n; i++) {
 366                 writew((data[0] & s->maxdata),
 367                        dev_private->me_regbase + ME_DAC_DATA_A + (chan << 1));
 368                 dev_private->ao_readback[chan] = (data[0] & s->maxdata);
 369         }
 370
 371         /* Update dac with data registers */
 372         readw(dev_private->me_regbase + ME_DAC_UPDATE);
 373
 374         return insn->n;
 375 }
 376
 377 static int me_ao_insn_read(struct comedi_device *dev,
 378                            struct comedi_subdevice *s,
 379                            struct comedi_insn *insn,
 380                            unsigned int *data)
 381 {
 382         struct me_private_data *dev_private = dev->private;
 383         unsigned int chan = CR_CHAN(insn->chanspec);
 384         int i;
 385
 386         for (i = 0; i < insn->n; i++)
 387                 data[i] = dev_private->ao_readback[chan];
 388
 389         return insn->n;
 390 }
 391
 392 static int me2600_xilinx_download(struct comedi_device *dev,
 393                                   const u8 *data, size_t size)
 394 {
 395         struct me_private_data *dev_private = dev->private;
 396         unsigned int value;
 397         unsigned int file_length;
 398         unsigned int i;
 399
 400         /* disable irq's on PLX */
 401         writel(0x00, dev_private->plx_regbase + PLX_INTCSR);
 402
 403         /* First, make a dummy read to reset xilinx */
 404         value = readw(dev_private->me_regbase + XILINX_DOWNLOAD_RESET);
 405
 406         /* Wait until reset is over */
 407         sleep(1);
 408
 409         /* Write a dummy value to Xilinx */
 410         writeb(0x00, dev_private->me_regbase + 0x0);
 411         sleep(1);
 412
 413         /*
 414          * Format of the firmware
 415          * Build longs from the byte-wise coded header
 416          * Byte 1-3:   length of the array
 417          * Byte 4-7:   version
 418          * Byte 8-11:  date
 419          * Byte 12-15: reserved
 420          */
 421         if (size < 16)
 422                 return -EINVAL;
 423
 424         file_length = (((unsigned int)data[0] & 0xff) << 24) +
 425             (((unsigned int)data[1] & 0xff) << 16) +
 426             (((unsigned int)data[2] & 0xff) << 8) +
 427             ((unsigned int)data[3] & 0xff);
 428
 429         /*
 430          * Loop for writing firmware byte by byte to xilinx
 431          * Firmware data start at offset 16
 432          */
 433         for (i = 0; i < file_length; i++)
 434                 writeb((data[16 + i] & 0xff),
 435                        dev_private->me_regbase + 0x0);
 436
 437         /* Write 5 dummy values to xilinx */
 438         for (i = 0; i < 5; i++)
 439                 writeb(0x00, dev_private->me_regbase + 0x0);
 440
 441         /* Test if there was an error during download -> INTB was thrown */
 442         value = readl(dev_private->plx_regbase + PLX_INTCSR);
 443         if (value & 0x20) {
 444                 /* Disable interrupt */
 445                 writel(0x00, dev_private->plx_regbase + PLX_INTCSR);
 446                 dev_err(dev->class_dev, "Xilinx download failed\n");
 447                 return -EIO;
 448         }
 449
 450         /* Wait until the Xilinx is ready for real work */
 451         sleep(1);
 452
 453         /* Enable PLX-Interrupts */
 454         writel(0x43, dev_private->plx_regbase + PLX_INTCSR);
 455
 456         return 0;
 457 }
 458
 459 static int me2600_upload_firmware(struct comedi_device *dev)
 460 {
 461         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 462         const struct firmware *fw;
 463         int ret;
 464
 465         ret = request_firmware(&fw, ME2600_FIRMWARE, &pcidev->dev);
 466         if (ret)
 467                 return ret;
 468
 469         ret = me2600_xilinx_download(dev, fw->data, fw->size);
 470         release_firmware(fw);
 471
 472         return ret;
 473 }
 474
 475 static int me_reset(struct comedi_device *dev)
 476 {
 477         struct me_private_data *dev_private = dev->private;
 478
 479         /* Reset board */
 480         writew(0x00, dev_private->me_regbase + ME_CONTROL_1);
 481         writew(0x00, dev_private->me_regbase + ME_CONTROL_2);
 482         writew(0x00, dev_private->me_regbase + ME_RESET_INTERRUPT);
 483         writew(0x00, dev_private->me_regbase + ME_DAC_CONTROL);
 484
 485         /* Save values in the board context */
 486         dev_private->dac_control = 0;
 487         dev_private->control_1 = 0;
 488         dev_private->control_2 = 0;
 489
 490         return 0;
 491 }
 492
 493 static int me_auto_attach(struct comedi_device *dev,
 494                           unsigned long context)
 495 {
 496         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 497         const struct me_board *board = NULL;
 498         struct me_private_data *dev_private;
 499         struct comedi_subdevice *s;
 500         int ret;
 501
 502         if (context < ARRAY_SIZE(me_boards))
 503                 board = &me_boards[context];
 504         if (!board)
 505                 return -ENODEV;
 506         dev->board_ptr = board;
 507         dev->board_name = board->name;
 508
 509         dev_private = kzalloc(sizeof(*dev_private), GFP_KERNEL);
 510         if (!dev_private)
 511                 return -ENOMEM;
 512         dev->private = dev_private;
 513
 514         ret = comedi_pci_enable(pcidev, dev->board_name);
 515         if (ret)
 516                 return ret;
 517         dev->iobase = 1;        /* detach needs this */
 518
 519         dev_private->plx_regbase = ioremap(pci_resource_start(pcidev, 0),
 520                                            pci_resource_len(pcidev, 0));
 521         if (!dev_private->plx_regbase)
 522                 return -ENOMEM;
 523
 524         dev_private->me_regbase = ioremap(pci_resource_start(pcidev, 2),
 525                                           pci_resource_len(pcidev, 2));
 526         if (!dev_private->me_regbase)
 527                 return -ENOMEM;
 528
 529         /* Download firmware and reset card */
 530         if (board->needs_firmware) {
 531                 ret = me2600_upload_firmware(dev);
 532                 if (ret < 0)
 533                         return ret;
 534         }
 535         me_reset(dev);
 536
 537         ret = comedi_alloc_subdevices(dev, 3);
 538         if (ret)
 539                 return ret;
 540
 541         s = &dev->subdevices[0];
 542         s->type         = COMEDI_SUBD_AI;
 543         s->subdev_flags = SDF_READABLE | SDF_COMMON;
 544         s->n_chan       = 16;
 545         s->maxdata      = 0x0fff;
 546         s->len_chanlist = 16;
 547         s->range_table  = &me_ai_range;
 548         s->insn_read    = me_ai_insn_read;
 549
 550         s = &dev->subdevices[1];
 551         if (board->has_ao) {
 552                 s->type         = COMEDI_SUBD_AO;
 553                 s->subdev_flags = SDF_WRITEABLE | SDF_COMMON;
 554                 s->n_chan       = 4;
 555                 s->maxdata      = 0x0fff;
 556                 s->len_chanlist = 4;
 557                 s->range_table  = &me_ao_range;
 558                 s->insn_read    = me_ao_insn_read;
 559                 s->insn_write   = me_ao_insn_write;
 560         } else {
 561                 s->type = COMEDI_SUBD_UNUSED;
 562         }
 563
 564         s = &dev->subdevices[2];
 565         s->type         = COMEDI_SUBD_DIO;
 566         s->subdev_flags = SDF_READABLE | SDF_WRITEABLE;
 567         s->n_chan       = 32;
 568         s->maxdata      = 1;
 569         s->len_chanlist = 32;
 570         s->range_table  = &range_digital;
 571         s->insn_bits    = me_dio_insn_bits;
 572         s->insn_config  = me_dio_insn_config;
 573         s->io_bits      = 0;
 574
 575         dev_info(dev->class_dev, "%s: %s attached\n",
 576                 dev->driver->driver_name, dev->board_name);
 577
 578         return 0;
 579 }
 580
 581 static void me_detach(struct comedi_device *dev)
 582 {
 583         struct me_private_data *dev_private = dev->private;
 584
 585         if (dev_private) {
 586                 if (dev_private->me_regbase) {
 587                         me_reset(dev);
 588                         iounmap(dev_private->me_regbase);
 589                 }
 590                 if (dev_private->plx_regbase)
 591                         iounmap(dev_private->plx_regbase);
 592         }
 593         comedi_pci_disable(dev);
 594 }
 595
 596 static struct comedi_driver me_daq_driver = {
 597         .driver_name    = "me_daq",
 598         .module         = THIS_MODULE,
 599         .auto_attach    = me_auto_attach,
 600         .detach         = me_detach,
 601 };
 602
 603 static int me_daq_pci_probe(struct pci_dev *dev,
 604                             const struct pci_device_id *id)
 605 {
 606         return comedi_pci_auto_config(dev, &me_daq_driver, id->driver_data);
 607 }
 608
 609 static DEFINE_PCI_DEVICE_TABLE(me_daq_pci_table) = {
 610         { PCI_VDEVICE(MEILHAUS, 0x2600), BOARD_ME2600 },
 611         { PCI_VDEVICE(MEILHAUS, 0x2000), BOARD_ME2000 },
 612         { 0 }
 613 };
 614 MODULE_DEVICE_TABLE(pci, me_daq_pci_table);
 615
 616 static struct pci_driver me_daq_pci_driver = {
 617         .name           = "me_daq",
 618         .id_table       = me_daq_pci_table,
 619         .probe          = me_daq_pci_probe,
 620         .remove         = comedi_pci_auto_unconfig,
 621 };
 622 module_comedi_pci_driver(me_daq_driver, me_daq_pci_driver);
 623
 624 MODULE_AUTHOR("Comedi http://www.comedi.org");
 625 MODULE_DESCRIPTION("Comedi low-level driver");
 626 MODULE_LICENSE("GPL");
 627 MODULE_FIRMWARE(ME2600_FIRMWARE);