drivers/staging/comedi/drivers/me_daq.c

   1 /*
   2  * comedi/drivers/me_daq.c
   3  * Hardware driver for Meilhaus data acquisition cards:
   4  *   ME-2000i, ME-2600i, ME-3000vm1
   5  *
   6  * Copyright (C) 2002 Michael Hillmann <hillmann@syscongroup.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 /*
  24  * Driver: me_daq
  25  * Description: Meilhaus PCI data acquisition cards
  26  * Devices: (Meilhaus) ME-2600i [me-2600i]
  27  *          (Meilhaus) ME-2000i [me-2000i]
  28  * Author: Michael Hillmann <hillmann@syscongroup.de>
  29  * Status: experimental
  30  *
  31  * Configuration options: not applicable, uses PCI auto config
  32  *
  33  * Supports:
  34  *    Analog Input, Analog Output, Digital I/O
  35  */
  36
  37 #include <linux/interrupt.h>
  38 #include <linux/sched.h>
  39 #include <linux/firmware.h>
  40 #include "../comedidev.h"
  41
  42 #define ME2600_FIRMWARE         "me2600_firmware.bin"
  43
  44 #define ME2000_DEVICE_ID        0x2000
  45 #define ME2600_DEVICE_ID        0x2600
  46
  47 #define PLX_INTCSR              0x4C    /* PLX interrupt status register */
  48 #define XILINX_DOWNLOAD_RESET   0x42    /* Xilinx registers */
  49
  50 #define ME_CONTROL_1                    0x0000  /* - | W */
  51 #define   INTERRUPT_ENABLE              (1<<15)
  52 #define   COUNTER_B_IRQ                 (1<<12)
  53 #define   COUNTER_A_IRQ                 (1<<11)
  54 #define   CHANLIST_READY_IRQ            (1<<10)
  55 #define   EXT_IRQ                       (1<<9)
  56 #define   ADFIFO_HALFFULL_IRQ           (1<<8)
  57 #define   SCAN_COUNT_ENABLE             (1<<5)
  58 #define   SIMULTANEOUS_ENABLE           (1<<4)
  59 #define   TRIGGER_FALLING_EDGE          (1<<3)
  60 #define   CONTINUOUS_MODE               (1<<2)
  61 #define   DISABLE_ADC                   (0<<0)
  62 #define   SOFTWARE_TRIGGERED_ADC        (1<<0)
  63 #define   SCAN_TRIGGERED_ADC            (2<<0)
  64 #define   EXT_TRIGGERED_ADC             (3<<0)
  65 #define ME_ADC_START                    0x0000  /* R | - */
  66 #define ME_CONTROL_2                    0x0002  /* - | W */
  67 #define   ENABLE_ADFIFO                 (1<<10)
  68 #define   ENABLE_CHANLIST               (1<<9)
  69 #define   ENABLE_PORT_B                 (1<<7)
  70 #define   ENABLE_PORT_A                 (1<<6)
  71 #define   ENABLE_COUNTER_B              (1<<4)
  72 #define   ENABLE_COUNTER_A              (1<<3)
  73 #define   ENABLE_DAC                    (1<<1)
  74 #define   BUFFERED_DAC                  (1<<0)
  75 #define ME_DAC_UPDATE                   0x0002  /* R | - */
  76 #define ME_STATUS                       0x0004  /* R | - */
  77 #define   COUNTER_B_IRQ_PENDING         (1<<12)
  78 #define   COUNTER_A_IRQ_PENDING         (1<<11)
  79 #define   CHANLIST_READY_IRQ_PENDING    (1<<10)
  80 #define   EXT_IRQ_PENDING               (1<<9)
  81 #define   ADFIFO_HALFFULL_IRQ_PENDING   (1<<8)
  82 #define   ADFIFO_FULL                   (1<<4)
  83 #define   ADFIFO_HALFFULL               (1<<3)
  84 #define   ADFIFO_EMPTY                  (1<<2)
  85 #define   CHANLIST_FULL                 (1<<1)
  86 #define   FST_ACTIVE                    (1<<0)
  87 #define ME_RESET_INTERRUPT              0x0004  /* - | W */
  88 #define ME_DIO_PORT_A                   0x0006  /* R | W */
  89 #define ME_DIO_PORT_B                   0x0008  /* R | W */
  90 #define ME_TIMER_DATA_0                 0x000A  /* - | W */
  91 #define ME_TIMER_DATA_1                 0x000C  /* - | W */
  92 #define ME_TIMER_DATA_2                 0x000E  /* - | W */
  93 #define ME_CHANNEL_LIST                 0x0010  /* - | W */
  94 #define   ADC_UNIPOLAR                  (1<<6)
  95 #define   ADC_GAIN_0                    (0<<4)
  96 #define   ADC_GAIN_1                    (1<<4)
  97 #define   ADC_GAIN_2                    (2<<4)
  98 #define   ADC_GAIN_3                    (3<<4)
  99 #define ME_READ_AD_FIFO                 0x0010  /* R | - */
 100 #define ME_DAC_CONTROL                  0x0012  /* - | W */
 101 #define   DAC_UNIPOLAR_D                (0<<4)
 102 #define   DAC_BIPOLAR_D                 (1<<4)
 103 #define   DAC_UNIPOLAR_C                (0<<5)
 104 #define   DAC_BIPOLAR_C                 (1<<5)
 105 #define   DAC_UNIPOLAR_B                (0<<6)
 106 #define   DAC_BIPOLAR_B                 (1<<6)
 107 #define   DAC_UNIPOLAR_A                (0<<7)
 108 #define   DAC_BIPOLAR_A                 (1<<7)
 109 #define   DAC_GAIN_0_D                  (0<<8)
 110 #define   DAC_GAIN_1_D                  (1<<8)
 111 #define   DAC_GAIN_0_C                  (0<<9)
 112 #define   DAC_GAIN_1_C                  (1<<9)
 113 #define   DAC_GAIN_0_B                  (0<<10)
 114 #define   DAC_GAIN_1_B                  (1<<10)
 115 #define   DAC_GAIN_0_A                  (0<<11)
 116 #define   DAC_GAIN_1_A                  (1<<11)
 117 #define ME_DAC_CONTROL_UPDATE           0x0012  /* R | - */
 118 #define ME_DAC_DATA_A                   0x0014  /* - | W */
 119 #define ME_DAC_DATA_B                   0x0016  /* - | W */
 120 #define ME_DAC_DATA_C                   0x0018  /* - | W */
 121 #define ME_DAC_DATA_D                   0x001A  /* - | W */
 122 #define ME_COUNTER_ENDDATA_A            0x001C  /* - | W */
 123 #define ME_COUNTER_ENDDATA_B            0x001E  /* - | W */
 124 #define ME_COUNTER_STARTDATA_A          0x0020  /* - | W */
 125 #define ME_COUNTER_VALUE_A              0x0020  /* R | - */
 126 #define ME_COUNTER_STARTDATA_B          0x0022  /* - | W */
 127 #define ME_COUNTER_VALUE_B              0x0022  /* R | - */
 128
 129 static const struct comedi_lrange me_ai_range = {
 130         8, {
 131                 BIP_RANGE(10),
 132                 BIP_RANGE(5),
 133                 BIP_RANGE(2.5),
 134                 BIP_RANGE(1.25),
 135                 UNI_RANGE(10),
 136                 UNI_RANGE(5),
 137                 UNI_RANGE(2.5),
 138                 UNI_RANGE(1.25)
 139         }
 140 };
 141
 142 static const struct comedi_lrange me_ao_range = {
 143         3, {
 144                 BIP_RANGE(10),
 145                 BIP_RANGE(5),
 146                 UNI_RANGE(10)
 147         }
 148 };
 149
 150 struct me_board {
 151         const char *name;
 152         int device_id;
 153         int has_ao;
 154 };
 155
 156 static const struct me_board me_boards[] = {
 157         {
 158                 .name           = "me-2600i",
 159                 .device_id      = ME2600_DEVICE_ID,
 160                 .has_ao         = 1,
 161         }, {
 162                 .name           = "me-2000i",
 163                 .device_id      = ME2000_DEVICE_ID,
 164         }
 165 };
 166
 167 struct me_private_data {
 168         void __iomem *plx_regbase;      /* PLX configuration base address */
 169         void __iomem *me_regbase;       /* Base address of the Meilhaus card */
 170
 171         unsigned short control_1;       /* Mirror of CONTROL_1 register */
 172         unsigned short control_2;       /* Mirror of CONTROL_2 register */
 173         unsigned short dac_control;     /* Mirror of the DAC_CONTROL register */
 174         int ao_readback[4];     /* Mirror of analog output data */
 175 };
 176
 177 static inline void sleep(unsigned sec)
 178 {
 179         current->state = TASK_INTERRUPTIBLE;
 180         schedule_timeout(sec * HZ);
 181 }
 182
 183 static int me_dio_insn_config(struct comedi_device *dev,
 184                               struct comedi_subdevice *s,
 185                               struct comedi_insn *insn,
 186                               unsigned int *data)
 187 {
 188         struct me_private_data *dev_private = dev->private;
 189         unsigned int mask = 1 << CR_CHAN(insn->chanspec);
 190         unsigned int bits;
 191         unsigned int port;
 192
 193         if (mask & 0x0000ffff) {
 194                 bits = 0x0000ffff;
 195                 port = ENABLE_PORT_A;
 196         } else {
 197                 bits = 0xffff0000;
 198                 port = ENABLE_PORT_B;
 199         }
 200
 201         switch (data[0]) {
 202         case INSN_CONFIG_DIO_INPUT:
 203                 s->io_bits &= ~bits;
 204                 dev_private->control_2 &= ~port;
 205                 break;
 206         case INSN_CONFIG_DIO_OUTPUT:
 207                 s->io_bits |= bits;
 208                 dev_private->control_2 |= port;
 209                 break;
 210         case INSN_CONFIG_DIO_QUERY:
 211                 data[1] = (s->io_bits & bits) ? COMEDI_OUTPUT : COMEDI_INPUT;
 212                 return insn->n;
 213                 break;
 214         default:
 215                 return -EINVAL;
 216         }
 217
 218         /* Update the port configuration */
 219         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 220
 221         return insn->n;
 222 }
 223
 224 static int me_dio_insn_bits(struct comedi_device *dev,
 225                             struct comedi_subdevice *s,
 226                             struct comedi_insn *insn,
 227                             unsigned int *data)
 228 {
 229         struct me_private_data *dev_private = dev->private;
 230         void __iomem *mmio_porta = dev_private->me_regbase + ME_DIO_PORT_A;
 231         void __iomem *mmio_portb = dev_private->me_regbase + ME_DIO_PORT_B;
 232         unsigned int mask = data[0];
 233         unsigned int bits = data[1];
 234         unsigned int val;
 235
 236         mask &= s->io_bits;     /* only update the COMEDI_OUTPUT channels */
 237         if (mask) {
 238                 s->state &= ~mask;
 239                 s->state |= (bits & mask);
 240
 241                 if (mask & 0x0000ffff)
 242                         writew((s->state & 0xffff), mmio_porta);
 243                 if (mask & 0xffff0000)
 244                         writew(((s->state >> 16) & 0xffff), mmio_portb);
 245         }
 246
 247         if (s->io_bits & 0x0000ffff)
 248                 val = s->state & 0xffff;
 249         else
 250                 val = readw(mmio_porta);
 251
 252         if (s->io_bits & 0xffff0000)
 253                 val |= (s->state & 0xffff0000);
 254         else
 255                 val |= (readw(mmio_portb) << 16);
 256
 257         data[1] = val;
 258
 259         return insn->n;
 260 }
 261
 262 static int me_ai_insn_read(struct comedi_device *dev,
 263                            struct comedi_subdevice *s,
 264                            struct comedi_insn *insn,
 265                            unsigned int *data)
 266 {
 267         struct me_private_data *dev_private = dev->private;
 268         unsigned int chan = CR_CHAN(insn->chanspec);
 269         unsigned int rang = CR_RANGE(insn->chanspec);
 270         unsigned int aref = CR_AREF(insn->chanspec);
 271         unsigned short val;
 272         int i;
 273
 274         /* stop any running conversion */
 275         dev_private->control_1 &= 0xFFFC;
 276         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 277
 278         /* clear chanlist and ad fifo */
 279         dev_private->control_2 &= ~(ENABLE_ADFIFO | ENABLE_CHANLIST);
 280         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 281
 282         /* reset any pending interrupt */
 283         writew(0x00, dev_private->me_regbase + ME_RESET_INTERRUPT);
 284
 285         /* enable the chanlist and ADC fifo */
 286         dev_private->control_2 |= (ENABLE_ADFIFO | ENABLE_CHANLIST);
 287         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 288
 289         /* write to channel list fifo */
 290         val = chan & 0x0f;                      /* b3:b0 channel */
 291         val |= (rang & 0x03) << 4;              /* b5:b4 gain */
 292         val |= (rang & 0x04) << 4;              /* b6 polarity */
 293         val |= ((aref & AREF_DIFF) ? 0x80 : 0); /* b7 differential */
 294         writew(val & 0xff, dev_private->me_regbase + ME_CHANNEL_LIST);
 295
 296         /* set ADC mode to software trigger */
 297         dev_private->control_1 |= SOFTWARE_TRIGGERED_ADC;
 298         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 299
 300         /* start conversion by reading from ADC_START */
 301         readw(dev_private->me_regbase + ME_ADC_START);
 302
 303         /* wait for ADC fifo not empty flag */
 304         for (i = 100000; i > 0; i--)
 305                 if (!(readw(dev_private->me_regbase + ME_STATUS) & 0x0004))
 306                         break;
 307
 308         /* get value from ADC fifo */
 309         if (i) {
 310                 val = readw(dev_private->me_regbase + ME_READ_AD_FIFO);
 311                 val = (val ^ 0x800) & 0x0fff;
 312                 data[0] = val;
 313         } else {
 314                 dev_err(dev->class_dev, "Cannot get single value\n");
 315                 return -EIO;
 316         }
 317
 318         /* stop any running conversion */
 319         dev_private->control_1 &= 0xFFFC;
 320         writew(dev_private->control_1, dev_private->me_regbase + ME_CONTROL_1);
 321
 322         return 1;
 323 }
 324
 325 static int me_ao_insn_write(struct comedi_device *dev,
 326                             struct comedi_subdevice *s,
 327                             struct comedi_insn *insn,
 328                             unsigned int *data)
 329 {
 330         struct me_private_data *dev_private = dev->private;
 331         unsigned int chan = CR_CHAN(insn->chanspec);
 332         unsigned int rang = CR_RANGE(insn->chanspec);
 333         int i;
 334
 335         /* Enable all DAC */
 336         dev_private->control_2 |= ENABLE_DAC;
 337         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 338
 339         /* and set DAC to "buffered" mode */
 340         dev_private->control_2 |= BUFFERED_DAC;
 341         writew(dev_private->control_2, dev_private->me_regbase + ME_CONTROL_2);
 342
 343         /* Set dac-control register */
 344         for (i = 0; i < insn->n; i++) {
 345                 /* clear bits for this channel */
 346                 dev_private->dac_control &= ~(0x0880 >> chan);
 347                 if (rang == 0)
 348                         dev_private->dac_control |=
 349                             ((DAC_BIPOLAR_A | DAC_GAIN_1_A) >> chan);
 350                 else if (rang == 1)
 351                         dev_private->dac_control |=
 352                             ((DAC_BIPOLAR_A | DAC_GAIN_0_A) >> chan);
 353         }
 354         writew(dev_private->dac_control,
 355                dev_private->me_regbase + ME_DAC_CONTROL);
 356
 357         /* Update dac-control register */
 358         readw(dev_private->me_regbase + ME_DAC_CONTROL_UPDATE);
 359
 360         /* Set data register */
 361         for (i = 0; i < insn->n; i++) {
 362                 writew((data[0] & s->maxdata),
 363                        dev_private->me_regbase + ME_DAC_DATA_A + (chan << 1));
 364                 dev_private->ao_readback[chan] = (data[0] & s->maxdata);
 365         }
 366
 367         /* Update dac with data registers */
 368         readw(dev_private->me_regbase + ME_DAC_UPDATE);
 369
 370         return insn->n;
 371 }
 372
 373 static int me_ao_insn_read(struct comedi_device *dev,
 374                            struct comedi_subdevice *s,
 375                            struct comedi_insn *insn,
 376                            unsigned int *data)
 377 {
 378         struct me_private_data *dev_private = dev->private;
 379         unsigned int chan = CR_CHAN(insn->chanspec);
 380         int i;
 381
 382         for (i = 0; i < insn->n; i++)
 383                 data[i] = dev_private->ao_readback[chan];
 384
 385         return insn->n;
 386 }
 387
 388 static int me2600_xilinx_download(struct comedi_device *dev,
 389                                   const u8 *data, size_t size)
 390 {
 391         struct me_private_data *dev_private = dev->private;
 392         unsigned int value;
 393         unsigned int file_length;
 394         unsigned int i;
 395
 396         /* disable irq's on PLX */
 397         writel(0x00, dev_private->plx_regbase + PLX_INTCSR);
 398
 399         /* First, make a dummy read to reset xilinx */
 400         value = readw(dev_private->me_regbase + XILINX_DOWNLOAD_RESET);
 401
 402         /* Wait until reset is over */
 403         sleep(1);
 404
 405         /* Write a dummy value to Xilinx */
 406         writeb(0x00, dev_private->me_regbase + 0x0);
 407         sleep(1);
 408
 409         /*
 410          * Format of the firmware
 411          * Build longs from the byte-wise coded header
 412          * Byte 1-3:   length of the array
 413          * Byte 4-7:   version
 414          * Byte 8-11:  date
 415          * Byte 12-15: reserved
 416          */
 417         if (size < 16)
 418                 return -EINVAL;
 419
 420         file_length = (((unsigned int)data[0] & 0xff) << 24) +
 421             (((unsigned int)data[1] & 0xff) << 16) +
 422             (((unsigned int)data[2] & 0xff) << 8) +
 423             ((unsigned int)data[3] & 0xff);
 424
 425         /*
 426          * Loop for writing firmware byte by byte to xilinx
 427          * Firmware data start at offfset 16
 428          */
 429         for (i = 0; i < file_length; i++)
 430                 writeb((data[16 + i] & 0xff),
 431                        dev_private->me_regbase + 0x0);
 432
 433         /* Write 5 dummy values to xilinx */
 434         for (i = 0; i < 5; i++)
 435                 writeb(0x00, dev_private->me_regbase + 0x0);
 436
 437         /* Test if there was an error during download -> INTB was thrown */
 438         value = readl(dev_private->plx_regbase + PLX_INTCSR);
 439         if (value & 0x20) {
 440                 /* Disable interrupt */
 441                 writel(0x00, dev_private->plx_regbase + PLX_INTCSR);
 442                 dev_err(dev->class_dev, "Xilinx download failed\n");
 443                 return -EIO;
 444         }
 445
 446         /* Wait until the Xilinx is ready for real work */
 447         sleep(1);
 448
 449         /* Enable PLX-Interrupts */
 450         writel(0x43, dev_private->plx_regbase + PLX_INTCSR);
 451
 452         return 0;
 453 }
 454
 455 static int me2600_upload_firmware(struct comedi_device *dev)
 456 {
 457         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 458         const struct firmware *fw;
 459         int ret;
 460
 461         ret = request_firmware(&fw, ME2600_FIRMWARE, &pcidev->dev);
 462         if (ret)
 463                 return ret;
 464
 465         ret = me2600_xilinx_download(dev, fw->data, fw->size);
 466         release_firmware(fw);
 467
 468         return ret;
 469 }
 470
 471 static int me_reset(struct comedi_device *dev)
 472 {
 473         struct me_private_data *dev_private = dev->private;
 474
 475         /* Reset board */
 476         writew(0x00, dev_private->me_regbase + ME_CONTROL_1);
 477         writew(0x00, dev_private->me_regbase + ME_CONTROL_2);
 478         writew(0x00, dev_private->me_regbase + ME_RESET_INTERRUPT);
 479         writew(0x00, dev_private->me_regbase + ME_DAC_CONTROL);
 480
 481         /* Save values in the board context */
 482         dev_private->dac_control = 0;
 483         dev_private->control_1 = 0;
 484         dev_private->control_2 = 0;
 485
 486         return 0;
 487 }
 488
 489 static const void *me_find_boardinfo(struct comedi_device *dev,
 490                                      struct pci_dev *pcidev)
 491 {
 492         const struct me_board *board;
 493         int i;
 494
 495         for (i = 0; i < ARRAY_SIZE(me_boards); i++) {
 496                 board = &me_boards[i];
 497                 if (board->device_id == pcidev->device)
 498                         return board;
 499         }
 500         return NULL;
 501 }
 502
 503 static int me_auto_attach(struct comedi_device *dev,
 504                                     unsigned long context_unused)
 505 {
 506         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 507         const struct me_board *board;
 508         struct me_private_data *dev_private;
 509         struct comedi_subdevice *s;
 510         int ret;
 511
 512         board = me_find_boardinfo(dev, pcidev);
 513         if (!board)
 514                 return -ENODEV;
 515         dev->board_ptr = board;
 516         dev->board_name = board->name;
 517
 518         dev_private = kzalloc(sizeof(*dev_private), GFP_KERNEL);
 519         if (!dev_private)
 520                 return -ENOMEM;
 521         dev->private = dev_private;
 522
 523         ret = comedi_pci_enable(pcidev, dev->board_name);
 524         if (ret)
 525                 return ret;
 526         dev->iobase = 1;        /* detach needs this */
 527
 528         dev_private->plx_regbase = ioremap(pci_resource_start(pcidev, 0),
 529                                            pci_resource_len(pcidev, 0));
 530         if (!dev_private->plx_regbase)
 531                 return -ENOMEM;
 532
 533         dev_private->me_regbase = ioremap(pci_resource_start(pcidev, 2),
 534                                           pci_resource_len(pcidev, 2));
 535         if (!dev_private->me_regbase)
 536                 return -ENOMEM;
 537
 538         /* Download firmware and reset card */
 539         if (board->device_id == ME2600_DEVICE_ID) {
 540                 ret = me2600_upload_firmware(dev);
 541                 if (ret < 0)
 542                         return ret;
 543         }
 544         me_reset(dev);
 545
 546         ret = comedi_alloc_subdevices(dev, 3);
 547         if (ret)
 548                 return ret;
 549
 550         s = &dev->subdevices[0];
 551         s->type         = COMEDI_SUBD_AI;
 552         s->subdev_flags = SDF_READABLE | SDF_COMMON;
 553         s->n_chan       = 16;
 554         s->maxdata      = 0x0fff;
 555         s->len_chanlist = 16;
 556         s->range_table  = &me_ai_range;
 557         s->insn_read    = me_ai_insn_read;
 558
 559         s = &dev->subdevices[1];
 560         if (board->has_ao) {
 561                 s->type         = COMEDI_SUBD_AO;
 562                 s->subdev_flags = SDF_WRITEABLE | SDF_COMMON;
 563                 s->n_chan       = 4;
 564                 s->maxdata      = 0x0fff;
 565                 s->len_chanlist = 4;
 566                 s->range_table  = &me_ao_range;
 567                 s->insn_read    = me_ao_insn_read;
 568                 s->insn_write   = me_ao_insn_write;
 569         } else {
 570                 s->type = COMEDI_SUBD_UNUSED;
 571         }
 572
 573         s = &dev->subdevices[2];
 574         s->type         = COMEDI_SUBD_DIO;
 575         s->subdev_flags = SDF_READABLE | SDF_WRITEABLE;
 576         s->n_chan       = 32;
 577         s->maxdata      = 1;
 578         s->len_chanlist = 32;
 579         s->range_table  = &range_digital;
 580         s->insn_bits    = me_dio_insn_bits;
 581         s->insn_config  = me_dio_insn_config;
 582         s->io_bits      = 0;
 583
 584         dev_info(dev->class_dev, "%s: %s attached\n",
 585                 dev->driver->driver_name, dev->board_name);
 586
 587         return 0;
 588 }
 589
 590 static void me_detach(struct comedi_device *dev)
 591 {
 592         struct pci_dev *pcidev = comedi_to_pci_dev(dev);
 593         struct me_private_data *dev_private = dev->private;
 594
 595         if (dev_private) {
 596                 if (dev_private->me_regbase) {
 597                         me_reset(dev);
 598                         iounmap(dev_private->me_regbase);
 599                 }
 600                 if (dev_private->plx_regbase)
 601                         iounmap(dev_private->plx_regbase);
 602         }
 603         if (pcidev) {
 604                 if (dev->iobase)
 605                         comedi_pci_disable(pcidev);
 606         }
 607 }
 608
 609 static struct comedi_driver me_daq_driver = {
 610         .driver_name    = "me_daq",
 611         .module         = THIS_MODULE,
 612         .auto_attach    = me_auto_attach,
 613         .detach         = me_detach,
 614 };
 615
 616 static int me_daq_pci_probe(struct pci_dev *dev,
 617                                       const struct pci_device_id *ent)
 618 {
 619         return comedi_pci_auto_config(dev, &me_daq_driver);
 620 }
 621
 622 static void me_daq_pci_remove(struct pci_dev *dev)
 623 {
 624         comedi_pci_auto_unconfig(dev);
 625 }
 626
 627 static DEFINE_PCI_DEVICE_TABLE(me_daq_pci_table) = {
 628         { PCI_DEVICE(PCI_VENDOR_ID_MEILHAUS, ME2600_DEVICE_ID) },
 629         { PCI_DEVICE(PCI_VENDOR_ID_MEILHAUS, ME2000_DEVICE_ID) },
 630         { 0 }
 631 };
 632 MODULE_DEVICE_TABLE(pci, me_daq_pci_table);
 633
 634 static struct pci_driver me_daq_pci_driver = {
 635         .name           = "me_daq",
 636         .id_table       = me_daq_pci_table,
 637         .probe          = me_daq_pci_probe,
 638         .remove         = me_daq_pci_remove,
 639 };
 640 module_comedi_pci_driver(me_daq_driver, me_daq_pci_driver);
 641
 642 MODULE_AUTHOR("Comedi http://www.comedi.org");
 643 MODULE_DESCRIPTION("Comedi low-level driver");
 644 MODULE_LICENSE("GPL");
 645 MODULE_FIRMWARE(ME2600_FIRMWARE);