drivers/staging/rtl8188eu/hal/odm_RTL8188E.c

   1 /******************************************************************************
   2  *
   3  * Copyright(c) 2007 - 2011 Realtek Corporation. All rights reserved.
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms of version 2 of the GNU General Public License as
   7  * published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc.,
  16  * 51 Franklin Street, Fifth Floor, Boston, MA 02110, USA
  17  *
  18  *
  19  ******************************************************************************/
  20
  21 #include "odm_precomp.h"
  22
  23 void ODM_DIG_LowerBound_88E(struct odm_dm_struct *dm_odm)
  24 {
  25         struct rtw_dig *pDM_DigTable = &dm_odm->DM_DigTable;
  26
  27         if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) {
  28                 pDM_DigTable->rx_gain_range_min = (u8) pDM_DigTable->AntDiv_RSSI_max;
  29                 ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
  30                              ("ODM_DIG_LowerBound_88E(): pDM_DigTable->AntDiv_RSSI_max=%d\n", pDM_DigTable->AntDiv_RSSI_max));
  31         }
  32         /* If only one Entry connected */
  33 }
  34
  35 static void odm_RX_HWAntDivInit(struct odm_dm_struct *dm_odm)
  36 {
  37         u32     value32;
  38
  39         if (*(dm_odm->mp_mode) == 1) {
  40                 dm_odm->AntDivType = CGCS_RX_SW_ANTDIV;
  41                 ODM_SetBBReg(dm_odm, ODM_REG_IGI_A_11N, BIT7, 0); /*  disable HW AntDiv */
  42                 ODM_SetBBReg(dm_odm, ODM_REG_LNA_SWITCH_11N, BIT31, 1);  /*  1:CG, 0:CS */
  43                 return;
  44         }
  45         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("odm_RX_HWAntDivInit()\n"));
  46
  47         /* MAC Setting */
  48         value32 = ODM_GetMACReg(dm_odm, ODM_REG_ANTSEL_PIN_11N, bMaskDWord);
  49         ODM_SetMACReg(dm_odm, ODM_REG_ANTSEL_PIN_11N, bMaskDWord, value32|(BIT23|BIT25)); /* Reg4C[25]=1, Reg4C[23]=1 for pin output */
  50         /* Pin Settings */
  51         ODM_SetBBReg(dm_odm, ODM_REG_PIN_CTRL_11N, BIT9|BIT8, 0);/* Reg870[8]=1'b0, Reg870[9]=1'b0      antsel antselb by HW */
  52         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT10, 0);        /* Reg864[10]=1'b0      antsel2 by HW */
  53         ODM_SetBBReg(dm_odm, ODM_REG_LNA_SWITCH_11N, BIT22, 1); /* Regb2c[22]=1'b0      disable CS/CG switch */
  54         ODM_SetBBReg(dm_odm, ODM_REG_LNA_SWITCH_11N, BIT31, 1); /* Regb2c[31]=1'b1      output at CG only */
  55         /* OFDM Settings */
  56         ODM_SetBBReg(dm_odm, ODM_REG_ANTDIV_PARA1_11N, bMaskDWord, 0x000000a0);
  57         /* CCK Settings */
  58         ODM_SetBBReg(dm_odm, ODM_REG_BB_PWR_SAV4_11N, BIT7, 1); /* Fix CCK PHY status report issue */
  59         ODM_SetBBReg(dm_odm, ODM_REG_CCK_ANTDIV_PARA2_11N, BIT4, 1); /* CCK complete HW AntDiv within 64 samples */
  60         ODM_UpdateRxIdleAnt_88E(dm_odm, MAIN_ANT);
  61         ODM_SetBBReg(dm_odm, ODM_REG_ANT_MAPPING1_11N, 0xFFFF, 0x0201); /* antenna mapping table */
  62 }
  63
  64 static void odm_TRX_HWAntDivInit(struct odm_dm_struct *dm_odm)
  65 {
  66         u32     value32;
  67
  68         if (*(dm_odm->mp_mode) == 1) {
  69                 dm_odm->AntDivType = CGCS_RX_SW_ANTDIV;
  70                 ODM_SetBBReg(dm_odm, ODM_REG_IGI_A_11N, BIT7, 0); /*  disable HW AntDiv */
  71                 ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT5|BIT4|BIT3, 0); /* Default RX   (0/1) */
  72                 return;
  73         }
  74         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("odm_TRX_HWAntDivInit()\n"));
  75
  76         /* MAC Setting */
  77         value32 = ODM_GetMACReg(dm_odm, ODM_REG_ANTSEL_PIN_11N, bMaskDWord);
  78         ODM_SetMACReg(dm_odm, ODM_REG_ANTSEL_PIN_11N, bMaskDWord, value32|(BIT23|BIT25)); /* Reg4C[25]=1, Reg4C[23]=1 for pin output */
  79         /* Pin Settings */
  80         ODM_SetBBReg(dm_odm, ODM_REG_PIN_CTRL_11N, BIT9|BIT8, 0);/* Reg870[8]=1'b0, Reg870[9]=1'b0              antsel antselb by HW */
  81         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT10, 0);        /* Reg864[10]=1'b0      antsel2 by HW */
  82         ODM_SetBBReg(dm_odm, ODM_REG_LNA_SWITCH_11N, BIT22, 0); /* Regb2c[22]=1'b0      disable CS/CG switch */
  83         ODM_SetBBReg(dm_odm, ODM_REG_LNA_SWITCH_11N, BIT31, 1); /* Regb2c[31]=1'b1      output at CG only */
  84         /* OFDM Settings */
  85         ODM_SetBBReg(dm_odm, ODM_REG_ANTDIV_PARA1_11N, bMaskDWord, 0x000000a0);
  86         /* CCK Settings */
  87         ODM_SetBBReg(dm_odm, ODM_REG_BB_PWR_SAV4_11N, BIT7, 1); /* Fix CCK PHY status report issue */
  88         ODM_SetBBReg(dm_odm, ODM_REG_CCK_ANTDIV_PARA2_11N, BIT4, 1); /* CCK complete HW AntDiv within 64 samples */
  89         /* Tx Settings */
  90         ODM_SetBBReg(dm_odm, ODM_REG_TX_ANT_CTRL_11N, BIT21, 0); /* Reg80c[21]=1'b0             from TX Reg */
  91         ODM_UpdateRxIdleAnt_88E(dm_odm, MAIN_ANT);
  92
  93         /* antenna mapping table */
  94         if (!dm_odm->bIsMPChip) { /* testchip */
  95                 ODM_SetBBReg(dm_odm, ODM_REG_RX_DEFUALT_A_11N, BIT10|BIT9|BIT8, 1);     /* Reg858[10:8]=3'b001 */
  96                 ODM_SetBBReg(dm_odm, ODM_REG_RX_DEFUALT_A_11N, BIT13|BIT12|BIT11, 2);   /* Reg858[13:11]=3'b010 */
  97         } else { /* MPchip */
  98                 ODM_SetBBReg(dm_odm, ODM_REG_ANT_MAPPING1_11N, bMaskDWord, 0x0201);     /* Reg914=3'b010, Reg915=3'b001 */
  99         }
 100 }
 101
 102 static void odm_FastAntTrainingInit(struct odm_dm_struct *dm_odm)
 103 {
 104         u32     value32, i;
 105         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 106         u32     AntCombination = 2;
 107
 108         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("odm_FastAntTrainingInit()\n"));
 109
 110         if (*(dm_odm->mp_mode) == 1) {
 111                 ODM_RT_TRACE(dm_odm, ODM_COMP_INIT, ODM_DBG_LOUD, ("dm_odm->AntDivType: %d\n", dm_odm->AntDivType));
 112                 return;
 113         }
 114
 115         for (i = 0; i < 6; i++) {
 116                 dm_fat_tbl->Bssid[i] = 0;
 117                 dm_fat_tbl->antSumRSSI[i] = 0;
 118                 dm_fat_tbl->antRSSIcnt[i] = 0;
 119                 dm_fat_tbl->antAveRSSI[i] = 0;
 120         }
 121         dm_fat_tbl->TrainIdx = 0;
 122         dm_fat_tbl->FAT_State = FAT_NORMAL_STATE;
 123
 124         /* MAC Setting */
 125         value32 = ODM_GetMACReg(dm_odm, 0x4c, bMaskDWord);
 126         ODM_SetMACReg(dm_odm, 0x4c, bMaskDWord, value32|(BIT23|BIT25)); /* Reg4C[25]=1, Reg4C[23]=1 for pin output */
 127         value32 = ODM_GetMACReg(dm_odm,  0x7B4, bMaskDWord);
 128         ODM_SetMACReg(dm_odm, 0x7b4, bMaskDWord, value32|(BIT16|BIT17)); /* Reg7B4[16]=1 enable antenna training, Reg7B4[17]=1 enable A2 match */
 129
 130         /* Match MAC ADDR */
 131         ODM_SetMACReg(dm_odm, 0x7b4, 0xFFFF, 0);
 132         ODM_SetMACReg(dm_odm, 0x7b0, bMaskDWord, 0);
 133
 134         ODM_SetBBReg(dm_odm, 0x870, BIT9|BIT8, 0);/* Reg870[8]=1'b0, Reg870[9]=1'b0             antsel antselb by HW */
 135         ODM_SetBBReg(dm_odm, 0x864, BIT10, 0);  /* Reg864[10]=1'b0      antsel2 by HW */
 136         ODM_SetBBReg(dm_odm, 0xb2c, BIT22, 0);  /* Regb2c[22]=1'b0      disable CS/CG switch */
 137         ODM_SetBBReg(dm_odm, 0xb2c, BIT31, 1);  /* Regb2c[31]=1'b1      output at CG only */
 138         ODM_SetBBReg(dm_odm, 0xca4, bMaskDWord, 0x000000a0);
 139
 140         /* antenna mapping table */
 141         if (AntCombination == 2) {
 142                 if (!dm_odm->bIsMPChip) { /* testchip */
 143                         ODM_SetBBReg(dm_odm, 0x858, BIT10|BIT9|BIT8, 1);        /* Reg858[10:8]=3'b001 */
 144                         ODM_SetBBReg(dm_odm, 0x858, BIT13|BIT12|BIT11, 2);      /* Reg858[13:11]=3'b010 */
 145                 } else { /* MPchip */
 146                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte0, 1);
 147                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte1, 2);
 148                 }
 149         } else if (AntCombination == 7) {
 150                 if (!dm_odm->bIsMPChip) { /* testchip */
 151                         ODM_SetBBReg(dm_odm, 0x858, BIT10|BIT9|BIT8, 0);        /* Reg858[10:8]=3'b000 */
 152                         ODM_SetBBReg(dm_odm, 0x858, BIT13|BIT12|BIT11, 1);      /* Reg858[13:11]=3'b001 */
 153                         ODM_SetBBReg(dm_odm, 0x878, BIT16, 0);
 154                         ODM_SetBBReg(dm_odm, 0x858, BIT15|BIT14, 2);    /* Reg878[0],Reg858[14:15])=3'b010 */
 155                         ODM_SetBBReg(dm_odm, 0x878, BIT19|BIT18|BIT17, 3);/* Reg878[3:1]=3b'011 */
 156                         ODM_SetBBReg(dm_odm, 0x878, BIT22|BIT21|BIT20, 4);/* Reg878[6:4]=3b'100 */
 157                         ODM_SetBBReg(dm_odm, 0x878, BIT25|BIT24|BIT23, 5);/* Reg878[9:7]=3b'101 */
 158                         ODM_SetBBReg(dm_odm, 0x878, BIT28|BIT27|BIT26, 6);/* Reg878[12:10]=3b'110 */
 159                         ODM_SetBBReg(dm_odm, 0x878, BIT31|BIT30|BIT29, 7);/* Reg878[15:13]=3b'111 */
 160                 } else { /* MPchip */
 161                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte0, 0);
 162                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte1, 1);
 163                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte2, 2);
 164                         ODM_SetBBReg(dm_odm, 0x914, bMaskByte3, 3);
 165                         ODM_SetBBReg(dm_odm, 0x918, bMaskByte0, 4);
 166                         ODM_SetBBReg(dm_odm, 0x918, bMaskByte1, 5);
 167                         ODM_SetBBReg(dm_odm, 0x918, bMaskByte2, 6);
 168                         ODM_SetBBReg(dm_odm, 0x918, bMaskByte3, 7);
 169                 }
 170         }
 171
 172         /* Default Ant Setting when no fast training */
 173         ODM_SetBBReg(dm_odm, 0x80c, BIT21, 1); /* Reg80c[21]=1'b1               from TX Info */
 174         ODM_SetBBReg(dm_odm, 0x864, BIT5|BIT4|BIT3, 0); /* Default RX */
 175         ODM_SetBBReg(dm_odm, 0x864, BIT8|BIT7|BIT6, 1); /* Optional RX */
 176
 177         /* Enter Traing state */
 178         ODM_SetBBReg(dm_odm, 0x864, BIT2|BIT1|BIT0, (AntCombination-1));        /* Reg864[2:0]=3'd6     ant combination=reg864[2:0]+1 */
 179         ODM_SetBBReg(dm_odm, 0xc50, BIT7, 1);   /* RegC50[7]=1'b1               enable HW AntDiv */
 180 }
 181
 182 void ODM_AntennaDiversityInit_88E(struct odm_dm_struct *dm_odm)
 183 {
 184         if (dm_odm->SupportICType != ODM_RTL8188E)
 185                 return;
 186
 187         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("dm_odm->AntDivType=%d\n", dm_odm->AntDivType));
 188         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("dm_odm->bIsMPChip=%s\n", (dm_odm->bIsMPChip ? "true" : "false")));
 189
 190         if (dm_odm->AntDivType == CGCS_RX_HW_ANTDIV)
 191                 odm_RX_HWAntDivInit(dm_odm);
 192         else if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV)
 193                 odm_TRX_HWAntDivInit(dm_odm);
 194         else if (dm_odm->AntDivType == CG_TRX_SMART_ANTDIV)
 195                 odm_FastAntTrainingInit(dm_odm);
 196 }
 197
 198 void ODM_UpdateRxIdleAnt_88E(struct odm_dm_struct *dm_odm, u8 Ant)
 199 {
 200         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 201         u32     DefaultAnt, OptionalAnt;
 202
 203         if (dm_fat_tbl->RxIdleAnt != Ant) {
 204                 ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("Need to Update Rx Idle Ant\n"));
 205                 if (Ant == MAIN_ANT) {
 206                         DefaultAnt = (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) ? MAIN_ANT_CG_TRX : MAIN_ANT_CGCS_RX;
 207                         OptionalAnt = (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) ? AUX_ANT_CG_TRX : AUX_ANT_CGCS_RX;
 208                 } else {
 209                         DefaultAnt = (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) ? AUX_ANT_CG_TRX : AUX_ANT_CGCS_RX;
 210                         OptionalAnt = (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) ? MAIN_ANT_CG_TRX : MAIN_ANT_CGCS_RX;
 211                 }
 212
 213                 if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) {
 214                         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT5|BIT4|BIT3, DefaultAnt);      /* Default RX */
 215                         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT8|BIT7|BIT6, OptionalAnt);             /* Optional RX */
 216                         ODM_SetBBReg(dm_odm, ODM_REG_ANTSEL_CTRL_11N, BIT14|BIT13|BIT12, DefaultAnt);   /* Default TX */
 217                         ODM_SetMACReg(dm_odm, ODM_REG_RESP_TX_11N, BIT6|BIT7, DefaultAnt);      /* Resp Tx */
 218                 } else if (dm_odm->AntDivType == CGCS_RX_HW_ANTDIV) {
 219                         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT5|BIT4|BIT3, DefaultAnt);      /* Default RX */
 220                         ODM_SetBBReg(dm_odm, ODM_REG_RX_ANT_CTRL_11N, BIT8|BIT7|BIT6, OptionalAnt);             /* Optional RX */
 221                 }
 222         }
 223         dm_fat_tbl->RxIdleAnt = Ant;
 224         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("RxIdleAnt=%s\n", (Ant == MAIN_ANT) ? "MAIN_ANT" : "AUX_ANT"));
 225         pr_info("RxIdleAnt=%s\n", (Ant == MAIN_ANT) ? "MAIN_ANT" : "AUX_ANT");
 226 }
 227
 228 static void odm_UpdateTxAnt_88E(struct odm_dm_struct *dm_odm, u8 Ant, u32 MacId)
 229 {
 230         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 231         u8      TargetAnt;
 232
 233         if (Ant == MAIN_ANT)
 234                 TargetAnt = MAIN_ANT_CG_TRX;
 235         else
 236                 TargetAnt = AUX_ANT_CG_TRX;
 237         dm_fat_tbl->antsel_a[MacId] = TargetAnt&BIT0;
 238         dm_fat_tbl->antsel_b[MacId] = (TargetAnt&BIT1)>>1;
 239         dm_fat_tbl->antsel_c[MacId] = (TargetAnt&BIT2)>>2;
 240
 241         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
 242                      ("Tx from TxInfo, TargetAnt=%s\n",
 243                      (Ant == MAIN_ANT) ? "MAIN_ANT" : "AUX_ANT"));
 244         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
 245                      ("antsel_tr_mux=3'b%d%d%d\n",
 246                      dm_fat_tbl->antsel_c[MacId], dm_fat_tbl->antsel_b[MacId], dm_fat_tbl->antsel_a[MacId]));
 247 }
 248
 249 void ODM_SetTxAntByTxInfo_88E(struct odm_dm_struct *dm_odm, u8 *pDesc, u8 macId)
 250 {
 251         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 252
 253         if ((dm_odm->AntDivType == CG_TRX_HW_ANTDIV) || (dm_odm->AntDivType == CG_TRX_SMART_ANTDIV)) {
 254                 SET_TX_DESC_ANTSEL_A_88E(pDesc, dm_fat_tbl->antsel_a[macId]);
 255                 SET_TX_DESC_ANTSEL_B_88E(pDesc, dm_fat_tbl->antsel_b[macId]);
 256                 SET_TX_DESC_ANTSEL_C_88E(pDesc, dm_fat_tbl->antsel_c[macId]);
 257         }
 258 }
 259
 260 void ODM_AntselStatistics_88E(struct odm_dm_struct *dm_odm, u8 antsel_tr_mux, u32 MacId, u8 RxPWDBAll)
 261 {
 262         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 263         if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV) {
 264                 if (antsel_tr_mux == MAIN_ANT_CG_TRX) {
 265                         dm_fat_tbl->MainAnt_Sum[MacId] += RxPWDBAll;
 266                         dm_fat_tbl->MainAnt_Cnt[MacId]++;
 267                 } else {
 268                         dm_fat_tbl->AuxAnt_Sum[MacId] += RxPWDBAll;
 269                         dm_fat_tbl->AuxAnt_Cnt[MacId]++;
 270                 }
 271         } else if (dm_odm->AntDivType == CGCS_RX_HW_ANTDIV) {
 272                 if (antsel_tr_mux == MAIN_ANT_CGCS_RX) {
 273                         dm_fat_tbl->MainAnt_Sum[MacId] += RxPWDBAll;
 274                         dm_fat_tbl->MainAnt_Cnt[MacId]++;
 275                 } else {
 276                         dm_fat_tbl->AuxAnt_Sum[MacId] += RxPWDBAll;
 277                         dm_fat_tbl->AuxAnt_Cnt[MacId]++;
 278                 }
 279         }
 280 }
 281
 282 static void odm_HWAntDiv(struct odm_dm_struct *dm_odm)
 283 {
 284         u32     i, MinRSSI = 0xFF, AntDivMaxRSSI = 0, MaxRSSI = 0, LocalMinRSSI, LocalMaxRSSI;
 285         u32     Main_RSSI, Aux_RSSI;
 286         u8      RxIdleAnt = 0, TargetAnt = 7;
 287         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 288         struct rtw_dig *pDM_DigTable = &dm_odm->DM_DigTable;
 289         struct sta_info *pEntry;
 290
 291         for (i = 0; i < ODM_ASSOCIATE_ENTRY_NUM; i++) {
 292                 pEntry = dm_odm->pODM_StaInfo[i];
 293                 if (IS_STA_VALID(pEntry)) {
 294                         /* 2 Caculate RSSI per Antenna */
 295                         Main_RSSI = (dm_fat_tbl->MainAnt_Cnt[i] != 0) ? (dm_fat_tbl->MainAnt_Sum[i]/dm_fat_tbl->MainAnt_Cnt[i]) : 0;
 296                         Aux_RSSI = (dm_fat_tbl->AuxAnt_Cnt[i] != 0) ? (dm_fat_tbl->AuxAnt_Sum[i]/dm_fat_tbl->AuxAnt_Cnt[i]) : 0;
 297                         TargetAnt = (Main_RSSI >= Aux_RSSI) ? MAIN_ANT : AUX_ANT;
 298                         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
 299                                      ("MacID=%d, MainAnt_Sum=%d, MainAnt_Cnt=%d\n",
 300                                      i, dm_fat_tbl->MainAnt_Sum[i],
 301                                      dm_fat_tbl->MainAnt_Cnt[i]));
 302                         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
 303                                      ("MacID=%d, AuxAnt_Sum=%d, AuxAnt_Cnt=%d\n",
 304                                      i, dm_fat_tbl->AuxAnt_Sum[i], dm_fat_tbl->AuxAnt_Cnt[i]));
 305                         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD,
 306                                      ("MacID=%d, Main_RSSI= %d, Aux_RSSI= %d\n",
 307                                      i, Main_RSSI, Aux_RSSI));
 308                         /* 2 Select MaxRSSI for DIG */
 309                         LocalMaxRSSI = (Main_RSSI > Aux_RSSI) ? Main_RSSI : Aux_RSSI;
 310                         if ((LocalMaxRSSI > AntDivMaxRSSI) && (LocalMaxRSSI < 40))
 311                                 AntDivMaxRSSI = LocalMaxRSSI;
 312                         if (LocalMaxRSSI > MaxRSSI)
 313                                 MaxRSSI = LocalMaxRSSI;
 314
 315                         /* 2 Select RX Idle Antenna */
 316                         if ((dm_fat_tbl->RxIdleAnt == MAIN_ANT) && (Main_RSSI == 0))
 317                                 Main_RSSI = Aux_RSSI;
 318                         else if ((dm_fat_tbl->RxIdleAnt == AUX_ANT) && (Aux_RSSI == 0))
 319                                 Aux_RSSI = Main_RSSI;
 320
 321                         LocalMinRSSI = (Main_RSSI > Aux_RSSI) ? Aux_RSSI : Main_RSSI;
 322                         if (LocalMinRSSI < MinRSSI) {
 323                                 MinRSSI = LocalMinRSSI;
 324                                 RxIdleAnt = TargetAnt;
 325                         }
 326                         /* 2 Select TRX Antenna */
 327                         if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV)
 328                                 odm_UpdateTxAnt_88E(dm_odm, TargetAnt, i);
 329                 }
 330                 dm_fat_tbl->MainAnt_Sum[i] = 0;
 331                 dm_fat_tbl->AuxAnt_Sum[i] = 0;
 332                 dm_fat_tbl->MainAnt_Cnt[i] = 0;
 333                 dm_fat_tbl->AuxAnt_Cnt[i] = 0;
 334         }
 335
 336         /* 2 Set RX Idle Antenna */
 337         ODM_UpdateRxIdleAnt_88E(dm_odm, RxIdleAnt);
 338
 339         pDM_DigTable->AntDiv_RSSI_max = AntDivMaxRSSI;
 340         pDM_DigTable->RSSI_max = MaxRSSI;
 341 }
 342
 343 void ODM_AntennaDiversity_88E(struct odm_dm_struct *dm_odm)
 344 {
 345         struct fast_ant_train *dm_fat_tbl = &dm_odm->DM_FatTable;
 346         if ((dm_odm->SupportICType != ODM_RTL8188E) || (!(dm_odm->SupportAbility & ODM_BB_ANT_DIV)))
 347                 return;
 348         if (!dm_odm->bLinked) {
 349                 ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("ODM_AntennaDiversity_88E(): No Link.\n"));
 350                 if (dm_fat_tbl->bBecomeLinked) {
 351                         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("Need to Turn off HW AntDiv\n"));
 352                         ODM_SetBBReg(dm_odm, ODM_REG_IGI_A_11N, BIT7, 0);       /* RegC50[7]=1'b1               enable HW AntDiv */
 353                         ODM_SetBBReg(dm_odm, ODM_REG_CCK_ANTDIV_PARA1_11N, BIT15, 0); /* Enable CCK AntDiv */
 354                         if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV)
 355                                 ODM_SetBBReg(dm_odm, ODM_REG_TX_ANT_CTRL_11N, BIT21, 0); /* Reg80c[21]=1'b0             from TX Reg */
 356                         dm_fat_tbl->bBecomeLinked = dm_odm->bLinked;
 357                 }
 358                 return;
 359         } else {
 360                 if (!dm_fat_tbl->bBecomeLinked) {
 361                         ODM_RT_TRACE(dm_odm, ODM_COMP_ANT_DIV, ODM_DBG_LOUD, ("Need to Turn on HW AntDiv\n"));
 362                         /* Because HW AntDiv is disabled before Link, we enable HW AntDiv after link */
 363                         ODM_SetBBReg(dm_odm, ODM_REG_IGI_A_11N, BIT7, 1);       /* RegC50[7]=1'b1               enable HW AntDiv */
 364                         ODM_SetBBReg(dm_odm, ODM_REG_CCK_ANTDIV_PARA1_11N, BIT15, 1); /* Enable CCK AntDiv */
 365                         if (dm_odm->AntDivType == CG_TRX_HW_ANTDIV)
 366                                 ODM_SetBBReg(dm_odm, ODM_REG_TX_ANT_CTRL_11N, BIT21, 1); /* Reg80c[21]=1'b1             from TX Info */
 367                         dm_fat_tbl->bBecomeLinked = dm_odm->bLinked;
 368                 }
 369         }
 370         if ((dm_odm->AntDivType == CG_TRX_HW_ANTDIV) || (dm_odm->AntDivType == CGCS_RX_HW_ANTDIV))
 371                 odm_HWAntDiv(dm_odm);
 372 }
 373
 374 /* 3============================================================ */
 375 /* 3 Dynamic Primary CCA */
 376 /* 3============================================================ */
 377
 378 void odm_PrimaryCCA_Init(struct odm_dm_struct *dm_odm)
 379 {
 380         struct dyn_primary_cca *PrimaryCCA = &(dm_odm->DM_PriCCA);
 381
 382         PrimaryCCA->DupRTS_flag = 0;
 383         PrimaryCCA->intf_flag = 0;
 384         PrimaryCCA->intf_type = 0;
 385         PrimaryCCA->Monitor_flag = 0;
 386         PrimaryCCA->PriCCA_flag = 0;
 387 }
 388
 389 bool ODM_DynamicPrimaryCCA_DupRTS(struct odm_dm_struct *dm_odm)
 390 {
 391         struct dyn_primary_cca *PrimaryCCA = &(dm_odm->DM_PriCCA);
 392
 393         return  PrimaryCCA->DupRTS_flag;
 394 }
 395
 396 void odm_DynamicPrimaryCCA(struct odm_dm_struct *dm_odm)
 397 {
 398         return;
 399 }