drivers/staging/winbond/reg.c

   1 #include "sysdef.h"
   2 #include "wbhal.h"
   3 #include "wb35reg_f.h"
   4 #include "core.h"
   5
   6 /*
   7  * ====================================================
   8  * Original Phy.h
   9  * ====================================================
  10  */
  11
  12 /*
  13  * ====================================================
  14  * For MAXIM2825/6/7 Ver. 331 or more
  15  *
  16  * 0x00 0x000a2
  17  * 0x01 0x21cc0
  18  * 0x02 0x13802
  19  * 0x02 0x1383a
  20  *
  21  * channe1 01 ; 0x03 0x30142 ; 0x04 0x0b333;
  22  * channe1 02 ; 0x03 0x32141 ; 0x04 0x08444;
  23  * channe1 03 ; 0x03 0x32143 ; 0x04 0x0aeee;
  24  * channe1 04 ; 0x03 0x32142 ; 0x04 0x0b333;
  25  * channe1 05 ; 0x03 0x31141 ; 0x04 0x08444;
  26  * channe1 06 ; 0x03 0x31143 ; 0x04 0x0aeee;
  27  * channe1 07 ; 0x03 0x31142 ; 0x04 0x0b333;
  28  * channe1 08 ; 0x03 0x33141 ; 0x04 0x08444;
  29  * channe1 09 ; 0x03 0x33143 ; 0x04 0x0aeee;
  30  * channe1 10 ; 0x03 0x33142 ; 0x04 0x0b333;
  31  * channe1 11 ; 0x03 0x30941 ; 0x04 0x08444;
  32  * channe1 12 ; 0x03 0x30943 ; 0x04 0x0aeee;
  33  * channe1 13 ; 0x03 0x30942 ; 0x04 0x0b333;
  34  *
  35  * 0x05 0x28986
  36  * 0x06 0x18008
  37  * 0x07 0x38400
  38  * 0x08 0x05100; 100 Hz DC
  39  * 0x08 0x05900; 30 KHz DC
  40  * 0x09 0x24f08
  41  * 0x0a 0x17e00, 0x17ea0
  42  * 0x0b 0x37d80
  43  * 0x0c 0x0c900  --  0x0ca00 (lager power 9db than 0x0c000), 0x0c000
  44  */
  45
  46 /* MAX2825 (pure b/g) */
  47 u32 max2825_rf_data[] = {
  48         (0x00<<18) | 0x000a2,
  49         (0x01<<18) | 0x21cc0,
  50         (0x02<<18) | 0x13806,
  51         (0x03<<18) | 0x30142,
  52         (0x04<<18) | 0x0b333,
  53         (0x05<<18) | 0x289A6,
  54         (0x06<<18) | 0x18008,
  55         (0x07<<18) | 0x38000,
  56         (0x08<<18) | 0x05100,
  57         (0x09<<18) | 0x24f08,
  58         (0x0A<<18) | 0x14000,
  59         (0x0B<<18) | 0x37d80,
  60         (0x0C<<18) | 0x0c100   /* 11a: 0x0c300, 11g: 0x0c100 */
  61 };
  62
  63 u32 max2825_channel_data_24[][3] = {
  64         {(0x03 << 18) | 0x30142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 01 */
  65         {(0x03 << 18) | 0x32141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channel 02 */
  66         {(0x03 << 18) | 0x32143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channel 03 */
  67         {(0x03 << 18) | 0x32142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 04 */
  68         {(0x03 << 18) | 0x31141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channel 05 */
  69         {(0x03 << 18) | 0x31143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channel 06 */
  70         {(0x03 << 18) | 0x31142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 07 */
  71         {(0x03 << 18) | 0x33141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channel 08 */
  72         {(0x03 << 18) | 0x33143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channel 09 */
  73         {(0x03 << 18) | 0x33142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 10 */
  74         {(0x03 << 18) | 0x30941, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channel 11 */
  75         {(0x03 << 18) | 0x30943, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channel 12 */
  76         {(0x03 << 18) | 0x30942, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 13 */
  77         {(0x03 << 18) | 0x32941, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x289A6}  /* channel 14 (2484MHz) */
  78 };
  79
  80 u32 max2825_power_data_24[] = {(0x0C << 18) | 0x0c000, (0x0C << 18) | 0x0c100};
  81
  82 /* ========================================== */
  83 /* MAX2827 (a/b/g) */
  84 u32 max2827_rf_data[] = {
  85         (0x00 << 18) | 0x000a2,
  86         (0x01 << 18) | 0x21cc0,
  87         (0x02 << 18) | 0x13806,
  88         (0x03 << 18) | 0x30142,
  89         (0x04 << 18) | 0x0b333,
  90         (0x05 << 18) | 0x289A6,
  91         (0x06 << 18) | 0x18008,
  92         (0x07 << 18) | 0x38000,
  93         (0x08 << 18) | 0x05100,
  94         (0x09 << 18) | 0x24f08,
  95         (0x0A << 18) | 0x14000,
  96         (0x0B << 18) | 0x37d80,
  97         (0x0C << 18) | 0x0c100   /* 11a: 0x0c300, 11g: 0x0c100 */
  98 };
  99
 100 u32 max2827_channel_data_24[][3] = {
 101         {(0x03 << 18) | 0x30142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 01 */
 102         {(0x03 << 18) | 0x32141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 02 */
 103         {(0x03 << 18) | 0x32143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 03 */
 104         {(0x03 << 18) | 0x32142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 04 */
 105         {(0x03 << 18) | 0x31141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 05 */
 106         {(0x03 << 18) | 0x31143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 06 */
 107         {(0x03 << 18) | 0x31142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 07 */
 108         {(0x03 << 18) | 0x33141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 08 */
 109         {(0x03 << 18) | 0x33143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 09 */
 110         {(0x03 << 18) | 0x33142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 10 */
 111         {(0x03 << 18) | 0x30941, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 11 */
 112         {(0x03 << 18) | 0x30943, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 12 */
 113         {(0x03 << 18) | 0x30942, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 13 */
 114         {(0x03 << 18) | 0x32941, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x289A6}  /* channel 14 (2484MHz) */
 115 };
 116
 117 u32 max2827_channel_data_50[][3] = {
 118         {(0x03 << 18) | 0x33cc3, (0x04 << 18) | 0x08ccc, (0x05 << 18) | 0x2A9A6}, /* channel 36 */
 119         {(0x03 << 18) | 0x302c0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x2A9A6}, /* channel 40 */
 120         {(0x03 << 18) | 0x302c2, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x2A9A6}, /* channel 44 */
 121         {(0x03 << 18) | 0x322c1, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x2A9A6}, /* channel 48 */
 122         {(0x03 << 18) | 0x312c1, (0x04 << 18) | 0x0a666, (0x05 << 18) | 0x2A9A6}, /* channel 52 */
 123         {(0x03 << 18) | 0x332c3, (0x04 << 18) | 0x08ccc, (0x05 << 18) | 0x2A9A6}, /* channel 56 */
 124         {(0x03 << 18) | 0x30ac0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x2A9A6}, /* channel 60 */
 125         {(0x03 << 18) | 0x30ac2, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x2A9A6}  /* channel 64 */
 126 };
 127
 128 u32 max2827_power_data_24[] = {(0x0C << 18) | 0x0C000, (0x0C << 18) | 0x0D600, (0x0C << 18) | 0x0C100};
 129 u32 max2827_power_data_50[] = {(0x0C << 18) | 0x0C400, (0x0C << 18) | 0x0D500, (0x0C << 18) | 0x0C300};
 130
 131 /* ======================================================= */
 132 /* MAX2828 (a/b/g) */
 133 u32 max2828_rf_data[] = {
 134         (0x00 << 18) | 0x000a2,
 135         (0x01 << 18) | 0x21cc0,
 136         (0x02 << 18) | 0x13806,
 137         (0x03 << 18) | 0x30142,
 138         (0x04 << 18) | 0x0b333,
 139         (0x05 << 18) | 0x289A6,
 140         (0x06 << 18) | 0x18008,
 141         (0x07 << 18) | 0x38000,
 142         (0x08 << 18) | 0x05100,
 143         (0x09 << 18) | 0x24f08,
 144         (0x0A << 18) | 0x14000,
 145         (0x0B << 18) | 0x37d80,
 146         (0x0C << 18) | 0x0c100   /* 11a: 0x0c300, 11g: 0x0c100 */
 147 };
 148
 149 u32 max2828_channel_data_24[][3] = {
 150         {(0x03 << 18) | 0x30142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 01 */
 151         {(0x03 << 18) | 0x32141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 02 */
 152         {(0x03 << 18) | 0x32143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 03 */
 153         {(0x03 << 18) | 0x32142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 04 */
 154         {(0x03 << 18) | 0x31141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 05 */
 155         {(0x03 << 18) | 0x31143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 06 */
 156         {(0x03 << 18) | 0x31142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 07 */
 157         {(0x03 << 18) | 0x33141, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 08 */
 158         {(0x03 << 18) | 0x33143, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 09 */
 159         {(0x03 << 18) | 0x33142, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 10 */
 160         {(0x03 << 18) | 0x30941, (0x04 << 18) | 0x08444, (0x05 << 18) | 0x289A6}, /* channe1 11 */
 161         {(0x03 << 18) | 0x30943, (0x04 << 18) | 0x0aeee, (0x05 << 18) | 0x289A6}, /* channe1 12 */
 162         {(0x03 << 18) | 0x30942, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channe1 13 */
 163         {(0x03 << 18) | 0x32941, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x289A6}  /* channel 14 (2484MHz) */
 164 };
 165
 166 u32 max2828_channel_data_50[][3] = {
 167         {(0x03 << 18) | 0x33cc3, (0x04 << 18) | 0x08ccc, (0x05 << 18) | 0x289A6}, /* channel 36 */
 168         {(0x03 << 18) | 0x302c0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x289A6}, /* channel 40 */
 169         {(0x03 << 18) | 0x302c2, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}, /* channel 44 */
 170         {(0x03 << 18) | 0x322c1, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x289A6}, /* channel 48 */
 171         {(0x03 << 18) | 0x312c1, (0x04 << 18) | 0x0a666, (0x05 << 18) | 0x289A6}, /* channel 52 */
 172         {(0x03 << 18) | 0x332c3, (0x04 << 18) | 0x08ccc, (0x05 << 18) | 0x289A6}, /* channel 56 */
 173         {(0x03 << 18) | 0x30ac0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x289A6}, /* channel 60 */
 174         {(0x03 << 18) | 0x30ac2, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x289A6}  /* channel 64 */
 175 };
 176
 177 u32 max2828_power_data_24[] = {(0x0C << 18) | 0x0c000, (0x0C << 18) | 0x0c100};
 178 u32 max2828_power_data_50[] = {(0x0C << 18) | 0x0c000, (0x0C << 18) | 0x0c100};
 179
 180 /* ========================================================== */
 181 /* MAX2829 (a/b/g) */
 182 u32 max2829_rf_data[] = {
 183         (0x00 << 18) | 0x000a2,
 184         (0x01 << 18) | 0x23520,
 185         (0x02 << 18) | 0x13802,
 186         (0x03 << 18) | 0x30142,
 187         (0x04 << 18) | 0x0b333,
 188         (0x05 << 18) | 0x28906,
 189         (0x06 << 18) | 0x18008,
 190         (0x07 << 18) | 0x3B500,
 191         (0x08 << 18) | 0x05100,
 192         (0x09 << 18) | 0x24f08,
 193         (0x0A << 18) | 0x14000,
 194         (0x0B << 18) | 0x37d80,
 195         (0x0C << 18) | 0x0F300 /* TXVGA=51, (MAX-6 dB) */
 196 };
 197
 198 u32 max2829_channel_data_24[][3] = {
 199         {(3 << 18) | 0x30142, (4 << 18) | 0x0b333, (5 << 18) | 0x289C6},  /* 01 (2412MHz) */
 200         {(3 << 18) | 0x32141, (4 << 18) | 0x08444, (5 << 18) | 0x289C6},  /* 02 (2417MHz) */
 201         {(3 << 18) | 0x32143, (4 << 18) | 0x0aeee, (5 << 18) | 0x289C6},  /* 03 (2422MHz) */
 202         {(3 << 18) | 0x32142, (4 << 18) | 0x0b333, (5 << 18) | 0x289C6},  /* 04 (2427MHz) */
 203         {(3 << 18) | 0x31141, (4 << 18) | 0x08444, (5 << 18) | 0x289C6},  /* 05 (2432MHz) */
 204         {(3 << 18) | 0x31143, (4 << 18) | 0x0aeee, (5 << 18) | 0x289C6},  /* 06 (2437MHz) */
 205         {(3 << 18) | 0x31142, (4 << 18) | 0x0b333, (5 << 18) | 0x289C6},  /* 07 (2442MHz) */
 206         {(3 << 18) | 0x33141, (4 << 18) | 0x08444, (5 << 18) | 0x289C6},  /* 08 (2447MHz) */
 207         {(3 << 18) | 0x33143, (4 << 18) | 0x0aeee, (5 << 18) | 0x289C6},  /* 09 (2452MHz) */
 208         {(3 << 18) | 0x33142, (4 << 18) | 0x0b333, (5 << 18) | 0x289C6},  /* 10 (2457MHz) */
 209         {(3 << 18) | 0x30941, (4 << 18) | 0x08444, (5 << 18) | 0x289C6},  /* 11 (2462MHz) */
 210         {(3 << 18) | 0x30943, (4 << 18) | 0x0aeee, (5 << 18) | 0x289C6},  /* 12 (2467MHz) */
 211         {(3 << 18) | 0x30942, (4 << 18) | 0x0b333, (5 << 18) | 0x289C6},  /* 13 (2472MHz) */
 212         {(3 << 18) | 0x32941, (4 << 18) | 0x09999, (5 << 18) | 0x289C6},  /* 14 (2484MHz) */
 213 };
 214
 215 u32 max2829_channel_data_50[][4] = {
 216         {36, (3 << 18) | 0x33cc3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A946}, /* 36 (5.180GHz) */
 217         {40, (3 << 18) | 0x302c0, (4 << 18) | 0x08000, (5 << 18) | 0x2A946}, /* 40 (5.200GHz) */
 218         {44, (3 << 18) | 0x302c2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A946}, /* 44 (5.220GHz) */
 219         {48, (3 << 18) | 0x322c1, (4 << 18) | 0x09999, (5 << 18) | 0x2A946}, /* 48 (5.240GHz) */
 220         {52, (3 << 18) | 0x312c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A946}, /* 52 (5.260GHz) */
 221         {56, (3 << 18) | 0x332c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A946}, /* 56 (5.280GHz) */
 222         {60, (3 << 18) | 0x30ac0, (4 << 18) | 0x08000, (5 << 18) | 0x2A946}, /* 60 (5.300GHz) */
 223         {64, (3 << 18) | 0x30ac2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A946}, /* 64 (5.320GHz) */
 224
 225         {100, (3 << 18) | 0x30ec0, (4 << 18) | 0x08000, (5 << 18) | 0x2A9C6}, /* 100 (5.500GHz) */
 226         {104, (3 << 18) | 0x30ec2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A9C6}, /* 104 (5.520GHz) */
 227         {108, (3 << 18) | 0x32ec1, (4 << 18) | 0x09999, (5 << 18) | 0x2A9C6}, /* 108 (5.540GHz) */
 228         {112, (3 << 18) | 0x31ec1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A9C6}, /* 112 (5.560GHz) */
 229         {116, (3 << 18) | 0x33ec3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A9C6}, /* 116 (5.580GHz) */
 230         {120, (3 << 18) | 0x301c0, (4 << 18) | 0x08000, (5 << 18) | 0x2A9C6}, /* 120 (5.600GHz) */
 231         {124, (3 << 18) | 0x301c2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A9C6}, /* 124 (5.620GHz) */
 232         {128, (3 << 18) | 0x321c1, (4 << 18) | 0x09999, (5 << 18) | 0x2A9C6}, /* 128 (5.640GHz) */
 233         {132, (3 << 18) | 0x311c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A9C6}, /* 132 (5.660GHz) */
 234         {136, (3 << 18) | 0x331c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A9C6}, /* 136 (5.680GHz) */
 235         {140, (3 << 18) | 0x309c0, (4 << 18) | 0x08000, (5 << 18) | 0x2A9C6}, /* 140 (5.700GHz) */
 236
 237         {149, (3 << 18) | 0x329c2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A9C6}, /* 149 (5.745GHz) */
 238         {153, (3 << 18) | 0x319c1, (4 << 18) | 0x09999, (5 << 18) | 0x2A9C6}, /* 153 (5.765GHz) */
 239         {157, (3 << 18) | 0x339c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A9C6}, /* 157 (5.785GHz) */
 240         {161, (3 << 18) | 0x305c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A9C6}, /* 161 (5.805GHz) */
 241
 242         /* Japan */
 243         { 184, (3 << 18) | 0x308c2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A946}, /* 184 (4.920GHz) */
 244         { 188, (3 << 18) | 0x328c1, (4 << 18) | 0x09999, (5 << 18) | 0x2A946}, /* 188 (4.940GHz) */
 245         { 192, (3 << 18) | 0x318c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A946}, /* 192 (4.960GHz) */
 246         { 196, (3 << 18) | 0x338c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A946}, /* 196 (4.980GHz) */
 247         {   8, (3 << 18) | 0x324c1, (4 << 18) | 0x09999, (5 << 18) | 0x2A946}, /*   8 (5.040GHz) */
 248         {  12, (3 << 18) | 0x314c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A946}, /*  12 (5.060GHz) */
 249         {  16, (3 << 18) | 0x334c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A946}, /*  16 (5.080GHz) */
 250         {  34, (3 << 18) | 0x31cc2, (4 << 18) | 0x0b333, (5 << 18) | 0x2A946}, /*  34 (5.170GHz) */
 251         {  38, (3 << 18) | 0x33cc1, (4 << 18) | 0x09999, (5 << 18) | 0x2A946}, /*  38 (5.190GHz) */
 252         {  42, (3 << 18) | 0x302c1, (4 << 18) | 0x0a666, (5 << 18) | 0x2A946}, /*  42 (5.210GHz) */
 253         {  46, (3 << 18) | 0x322c3, (4 << 18) | 0x08ccc, (5 << 18) | 0x2A946}, /*  46 (5.230GHz) */
 254 };
 255
 256 /*
 257  * ====================================================================
 258  * For MAXIM2825/6/7 Ver. 317 or less
 259  *
 260  * 0x00 0x00080
 261  * 0x01 0x214c0
 262  * 0x02 0x13802
 263  *
 264  * 2.4GHz Channels
 265  * channe1 01 (2.412GHz); 0x03 0x30143 ;0x04 0x0accc
 266  * channe1 02 (2.417GHz); 0x03 0x32140 ;0x04 0x09111
 267  * channe1 03 (2.422GHz); 0x03 0x32142 ;0x04 0x0bbbb
 268  * channe1 04 (2.427GHz); 0x03 0x32143 ;0x04 0x0accc
 269  * channe1 05 (2.432GHz); 0x03 0x31140 ;0x04 0x09111
 270  * channe1 06 (2.437GHz); 0x03 0x31142 ;0x04 0x0bbbb
 271  * channe1 07 (2.442GHz); 0x03 0x31143 ;0x04 0x0accc
 272  * channe1 08 (2.447GHz); 0x03 0x33140 ;0x04 0x09111
 273  * channe1 09 (2.452GHz); 0x03 0x33142 ;0x04 0x0bbbb
 274  * channe1 10 (2.457GHz); 0x03 0x33143 ;0x04 0x0accc
 275  * channe1 11 (2.462GHz); 0x03 0x30940 ;0x04 0x09111
 276  * channe1 12 (2.467GHz); 0x03 0x30942 ;0x04 0x0bbbb
 277  * channe1 13 (2.472GHz); 0x03 0x30943 ;0x04 0x0accc
 278  *
 279  * 5.0Ghz Channels
 280  * channel 36 (5.180GHz); 0x03 0x33cc0 ;0x04 0x0b333
 281  * channel 40 (5.200GHz); 0x03 0x302c0 ;0x04 0x08000
 282  * channel 44 (5.220GHz); 0x03 0x302c2 ;0x04 0x0b333
 283  * channel 48 (5.240GHz); 0x03 0x322c1 ;0x04 0x09999
 284  * channel 52 (5.260GHz); 0x03 0x312c1 ;0x04 0x0a666
 285  * channel 56 (5.280GHz); 0x03 0x332c3 ;0x04 0x08ccc
 286  * channel 60 (5.300GHz); 0x03 0x30ac0 ;0x04 0x08000
 287  * channel 64 (5.320GHz); 0x03 0x30ac2 ;0x04 0x08333
 288  *
 289  * 2.4GHz band ; 0x05 0x28986;
 290  * 5.0GHz band ; 0x05 0x2a986
 291  * 0x06 0x18008
 292  * 0x07 0x38400
 293  * 0x08 0x05108
 294  * 0x09 0x27ff8
 295  * 0x0a 0x14000
 296  * 0x0b 0x37f99
 297  * 0x0c 0x0c000
 298  * ====================================================================
 299  */
 300 u32 maxim_317_rf_data[] = {
 301         (0x00 << 18) | 0x000a2,
 302         (0x01 << 18) | 0x214c0,
 303         (0x02 << 18) | 0x13802,
 304         (0x03 << 18) | 0x30143,
 305         (0x04 << 18) | 0x0accc,
 306         (0x05 << 18) | 0x28986,
 307         (0x06 << 18) | 0x18008,
 308         (0x07 << 18) | 0x38400,
 309         (0x08 << 18) | 0x05108,
 310         (0x09 << 18) | 0x27ff8,
 311         (0x0A << 18) | 0x14000,
 312         (0x0B << 18) | 0x37f99,
 313         (0x0C << 18) | 0x0c000
 314 };
 315
 316 u32 maxim_317_channel_data_24[][3] = {
 317         {(0x03 << 18) | 0x30143, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x28986}, /* channe1 01 */
 318         {(0x03 << 18) | 0x32140, (0x04 << 18) | 0x09111, (0x05 << 18) | 0x28986}, /* channe1 02 */
 319         {(0x03 << 18) | 0x32142, (0x04 << 18) | 0x0bbbb, (0x05 << 18) | 0x28986}, /* channe1 03 */
 320         {(0x03 << 18) | 0x32143, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x28986}, /* channe1 04 */
 321         {(0x03 << 18) | 0x31140, (0x04 << 18) | 0x09111, (0x05 << 18) | 0x28986}, /* channe1 05 */
 322         {(0x03 << 18) | 0x31142, (0x04 << 18) | 0x0bbbb, (0x05 << 18) | 0x28986}, /* channe1 06 */
 323         {(0x03 << 18) | 0x31143, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x28986}, /* channe1 07 */
 324         {(0x03 << 18) | 0x33140, (0x04 << 18) | 0x09111, (0x05 << 18) | 0x28986}, /* channe1 08 */
 325         {(0x03 << 18) | 0x33142, (0x04 << 18) | 0x0bbbb, (0x05 << 18) | 0x28986}, /* channe1 09 */
 326         {(0x03 << 18) | 0x33143, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x28986}, /* channe1 10 */
 327         {(0x03 << 18) | 0x30940, (0x04 << 18) | 0x09111, (0x05 << 18) | 0x28986}, /* channe1 11 */
 328         {(0x03 << 18) | 0x30942, (0x04 << 18) | 0x0bbbb, (0x05 << 18) | 0x28986}, /* channe1 12 */
 329         {(0x03 << 18) | 0x30943, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x28986}  /* channe1 13 */
 330 };
 331
 332 u32 maxim_317_channel_data_50[][3] = {
 333         {(0x03 << 18) | 0x33cc0, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x2a986}, /* channel 36 */
 334         {(0x03 << 18) | 0x302c0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x2a986}, /* channel 40 */
 335         {(0x03 << 18) | 0x302c3, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x2a986}, /* channel 44 */
 336         {(0x03 << 18) | 0x322c1, (0x04 << 18) | 0x09666, (0x05 << 18) | 0x2a986}, /* channel 48 */
 337         {(0x03 << 18) | 0x312c2, (0x04 << 18) | 0x09999, (0x05 << 18) | 0x2a986}, /* channel 52 */
 338         {(0x03 << 18) | 0x332c0, (0x04 << 18) | 0x0b333, (0x05 << 18) | 0x2a99e}, /* channel 56 */
 339         {(0x03 << 18) | 0x30ac0, (0x04 << 18) | 0x08000, (0x05 << 18) | 0x2a99e}, /* channel 60 */
 340         {(0x03 << 18) | 0x30ac3, (0x04 << 18) | 0x0accc, (0x05 << 18) | 0x2a99e}  /* channel 64 */
 341 };
 342
 343 u32 maxim_317_power_data_24[] = {(0x0C << 18) | 0x0c000, (0x0C << 18) | 0x0c100};
 344 u32 maxim_317_power_data_50[] = {(0x0C << 18) | 0x0c000, (0x0C << 18) | 0x0c100};
 345
 346 /*
 347  * ===================================================================
 348  * AL2230 MP (Mass Production Version)
 349  * RF Registers Setting for Airoha AL2230 silicon after June 1st, 2004
 350  * 20-bit length and LSB first
 351  *
 352  * Ch01 (2412MHz) ;0x00 0x09EFC ;0x01 0x8CCCC;
 353  * Ch02 (2417MHz) ;0x00 0x09EFC ;0x01 0x8CCCD;
 354  * Ch03 (2422MHz) ;0x00 0x09E7C ;0x01 0x8CCCC;
 355  * Ch04 (2427MHz) ;0x00 0x09E7C ;0x01 0x8CCCD;
 356  * Ch05 (2432MHz) ;0x00 0x05EFC ;0x01 0x8CCCC;
 357  * Ch06 (2437MHz) ;0x00 0x05EFC ;0x01 0x8CCCD;
 358  * Ch07 (2442MHz) ;0x00 0x05E7C ;0x01 0x8CCCC;
 359  * Ch08 (2447MHz) ;0x00 0x05E7C ;0x01 0x8CCCD;
 360  * Ch09 (2452MHz) ;0x00 0x0DEFC ;0x01 0x8CCCC;
 361  * Ch10 (2457MHz) ;0x00 0x0DEFC ;0x01 0x8CCCD;
 362  * Ch11 (2462MHz) ;0x00 0x0DE7C ;0x01 0x8CCCC;
 363  * Ch12 (2467MHz) ;0x00 0x0DE7C ;0x01 0x8CCCD;
 364  * Ch13 (2472MHz) ;0x00 0x03EFC ;0x01 0x8CCCC;
 365  * Ch14 (2484Mhz) ;0x00 0x03E7C ;0x01 0x86666;
 366  *
 367  * 0x02 0x401D8; RXDCOC BW 100Hz for RXHP low
 368  * 0x02 0x481DC; RXDCOC BW 30Khz for RXHP low
 369  *
 370  * 0x03 0xCFFF0
 371  * 0x04 0x23800
 372  * 0x05 0xA3B72
 373  * 0x06 0x6DA01
 374  * 0x07 0xE1688
 375  * 0x08 0x11600
 376  * 0x09 0x99E02
 377  * 0x0A 0x5DDB0
 378  * 0x0B 0xD9900
 379  * 0x0C 0x3FFBD
 380  * 0x0D 0xB0000
 381  * 0x0F 0xF00A0
 382  *
 383  * RF Calibration for Airoha AL2230
 384  *
 385  * 0x0f 0xf00a0 ; Initial Setting
 386  * 0x0f 0xf00b0 ; Activate TX DCC
 387  * 0x0f 0xf02a0 ; Activate Phase Calibration
 388  * 0x0f 0xf00e0 ; Activate Filter RC Calibration
 389  * 0x0f 0xf00a0 ; Restore Initial Setting
 390  * ==================================================================
 391  */
 392 u32 al2230_rf_data[] = {
 393         (0x00 << 20) | 0x09EFC,
 394         (0x01 << 20) | 0x8CCCC,
 395         (0x02 << 20) | 0x40058,
 396         (0x03 << 20) | 0xCFFF0,
 397         (0x04 << 20) | 0x24100,
 398         (0x05 << 20) | 0xA3B2F,
 399         (0x06 << 20) | 0x6DA01,
 400         (0x07 << 20) | 0xE3628,
 401         (0x08 << 20) | 0x11600,
 402         (0x09 << 20) | 0x9DC02,
 403         (0x0A << 20) | 0x5ddb0,
 404         (0x0B << 20) | 0xD9900,
 405         (0x0C << 20) | 0x3FFBD,
 406         (0x0D << 20) | 0xB0000,
 407         (0x0F << 20) | 0xF01A0
 408 };
 409
 410 u32 al2230s_rf_data[] = {
 411         (0x00 << 20) | 0x09EFC,
 412         (0x01 << 20) | 0x8CCCC,
 413         (0x02 << 20) | 0x40058,
 414         (0x03 << 20) | 0xCFFF0,
 415         (0x04 << 20) | 0x24100,
 416         (0x05 << 20) | 0xA3B2F,
 417         (0x06 << 20) | 0x6DA01,
 418         (0x07 << 20) | 0xE3628,
 419         (0x08 << 20) | 0x11600,
 420         (0x09 << 20) | 0x9DC02,
 421         (0x0A << 20) | 0x5DDB0,
 422         (0x0B << 20) | 0xD9900,
 423         (0x0C << 20) | 0x3FFBD,
 424         (0x0D << 20) | 0xB0000,
 425         (0x0F << 20) | 0xF01A0
 426 };
 427
 428 u32 al2230_channel_data_24[][2] = {
 429         {(0x00 << 20) | 0x09EFC, (0x01 << 20) | 0x8CCCC}, /* channe1 01 */
 430         {(0x00 << 20) | 0x09EFC, (0x01 << 20) | 0x8CCCD}, /* channe1 02 */
 431         {(0x00 << 20) | 0x09E7C, (0x01 << 20) | 0x8CCCC}, /* channe1 03 */
 432         {(0x00 << 20) | 0x09E7C, (0x01 << 20) | 0x8CCCD}, /* channe1 04 */
 433         {(0x00 << 20) | 0x05EFC, (0x01 << 20) | 0x8CCCC}, /* channe1 05 */
 434         {(0x00 << 20) | 0x05EFC, (0x01 << 20) | 0x8CCCD}, /* channe1 06 */
 435         {(0x00 << 20) | 0x05E7C, (0x01 << 20) | 0x8CCCC}, /* channe1 07 */
 436         {(0x00 << 20) | 0x05E7C, (0x01 << 20) | 0x8CCCD}, /* channe1 08 */
 437         {(0x00 << 20) | 0x0DEFC, (0x01 << 20) | 0x8CCCC}, /* channe1 09 */
 438         {(0x00 << 20) | 0x0DEFC, (0x01 << 20) | 0x8CCCD}, /* channe1 10 */
 439         {(0x00 << 20) | 0x0DE7C, (0x01 << 20) | 0x8CCCC}, /* channe1 11 */
 440         {(0x00 << 20) | 0x0DE7C, (0x01 << 20) | 0x8CCCD}, /* channe1 12 */
 441         {(0x00 << 20) | 0x03EFC, (0x01 << 20) | 0x8CCCC}, /* channe1 13 */
 442         {(0x00 << 20) | 0x03E7C, (0x01 << 20) | 0x86666}  /* channe1 14 */
 443 };
 444
 445 /* Current setting. u32 airoha_power_data_24[] = {(0x09 << 20) | 0x90202, (0x09 << 20) | 0x96602, (0x09 << 20) | 0x97602}; */
 446 #define AIROHA_TXVGA_LOW_INDEX          31      /* Index for 0x90202 */
 447 #define AIROHA_TXVGA_MIDDLE_INDEX       12      /* Index for 0x96602 */
 448 #define AIROHA_TXVGA_HIGH_INDEX         8       /* Index for 0x97602 1.0.24.0 1.0.28.0 */
 449
 450 u32 al2230_txvga_data[][2] = {
 451         /* value , index */
 452         {0x090202, 0},
 453         {0x094202, 2},
 454         {0x092202, 4},
 455         {0x096202, 6},
 456         {0x091202, 8},
 457         {0x095202, 10},
 458         {0x093202, 12},
 459         {0x097202, 14},
 460         {0x090A02, 16},
 461         {0x094A02, 18},
 462         {0x092A02, 20},
 463         {0x096A02, 22},
 464         {0x091A02, 24},
 465         {0x095A02, 26},
 466         {0x093A02, 28},
 467         {0x097A02, 30},
 468         {0x090602, 32},
 469         {0x094602, 34},
 470         {0x092602, 36},
 471         {0x096602, 38},
 472         {0x091602, 40},
 473         {0x095602, 42},
 474         {0x093602, 44},
 475         {0x097602, 46},
 476         {0x090E02, 48},
 477         {0x098E02, 49},
 478         {0x094E02, 50},
 479         {0x09CE02, 51},
 480         {0x092E02, 52},
 481         {0x09AE02, 53},
 482         {0x096E02, 54},
 483         {0x09EE02, 55},
 484         {0x091E02, 56},
 485         {0x099E02, 57},
 486         {0x095E02, 58},
 487         {0x09DE02, 59},
 488         {0x093E02, 60},
 489         {0x09BE02, 61},
 490         {0x097E02, 62},
 491         {0x09FE02, 63}
 492 };
 493
 494 /*
 495  * ==========================================
 496  * For Airoha AL7230, 2.4Ghz band
 497  * 24bit, MSB first
 498  */
 499
 500 /* channel independent registers: */
 501 u32 al7230_rf_data_24[] = {
 502         (0x00 << 24) | 0x003790,
 503         (0x01 << 24) | 0x133331,
 504         (0x02 << 24) | 0x841FF2,
 505         (0x03 << 24) | 0x3FDFA3,
 506         (0x04 << 24) | 0x7FD784,
 507         (0x05 << 24) | 0x802B55,
 508         (0x06 << 24) | 0x56AF36,
 509         (0x07 << 24) | 0xCE0207,
 510         (0x08 << 24) | 0x6EBC08,
 511         (0x09 << 24) | 0x221BB9,
 512         (0x0A << 24) | 0xE0000A,
 513         (0x0B << 24) | 0x08071B,
 514         (0x0C << 24) | 0x000A3C,
 515         (0x0D << 24) | 0xFFFFFD,
 516         (0x0E << 24) | 0x00000E,
 517         (0x0F << 24) | 0x1ABA8F
 518 };
 519
 520 u32 al7230_channel_data_24[][2] = {
 521         {(0x00 << 24) | 0x003790, (0x01 << 24) | 0x133331}, /* channe1 01 */
 522         {(0x00 << 24) | 0x003790, (0x01 << 24) | 0x1B3331}, /* channe1 02 */
 523         {(0x00 << 24) | 0x003790, (0x01 << 24) | 0x033331}, /* channe1 03 */
 524         {(0x00 << 24) | 0x003790, (0x01 << 24) | 0x0B3331}, /* channe1 04 */
 525         {(0x00 << 24) | 0x0037A0, (0x01 << 24) | 0x133331}, /* channe1 05 */
 526         {(0x00 << 24) | 0x0037A0, (0x01 << 24) | 0x1B3331}, /* channe1 06 */
 527         {(0x00 << 24) | 0x0037A0, (0x01 << 24) | 0x033331}, /* channe1 07 */
 528         {(0x00 << 24) | 0x0037A0, (0x01 << 24) | 0x0B3331}, /* channe1 08 */
 529         {(0x00 << 24) | 0x0037B0, (0x01 << 24) | 0x133331}, /* channe1 09 */
 530         {(0x00 << 24) | 0x0037B0, (0x01 << 24) | 0x1B3331}, /* channe1 10 */
 531         {(0x00 << 24) | 0x0037B0, (0x01 << 24) | 0x033331}, /* channe1 11 */
 532         {(0x00 << 24) | 0x0037B0, (0x01 << 24) | 0x0B3331}, /* channe1 12 */
 533         {(0x00 << 24) | 0x0037C0, (0x01 << 24) | 0x133331}, /* channe1 13 */
 534         {(0x00 << 24) | 0x0037C0, (0x01 << 24) | 0x066661}  /* channel 14 */
 535 };
 536
 537 /* channel independent registers: */
 538 u32 al7230_rf_data_50[] = {
 539         (0x00 << 24) | 0x0FF520,
 540         (0x01 << 24) | 0x000001,
 541         (0x02 << 24) | 0x451FE2,
 542         (0x03 << 24) | 0x5FDFA3,
 543         (0x04 << 24) | 0x6FD784,
 544         (0x05 << 24) | 0x853F55,
 545         (0x06 << 24) | 0x56AF36,
 546         (0x07 << 24) | 0xCE0207,
 547         (0x08 << 24) | 0x6EBC08,
 548         (0x09 << 24) | 0x221BB9,
 549         (0x0A << 24) | 0xE0600A,
 550         (0x0B << 24) | 0x08044B,
 551         (0x0C << 24) | 0x00143C,
 552         (0x0D << 24) | 0xFFFFFD,
 553         (0x0E << 24) | 0x00000E,
 554         (0x0F << 24) | 0x12BACF  /* 5Ghz default state */
 555 };
 556
 557 u32 al7230_channel_data_5[][4] = {
 558         /* channel dependent registers: 0x00, 0x01 and 0x04 */
 559         /* 11J =========== */
 560         {184, (0x00 << 24) | 0x0FF520, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 184 */
 561         {188, (0x00 << 24) | 0x0FF520, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 188 */
 562         {192, (0x00 << 24) | 0x0FF530, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 192 */
 563         {196, (0x00 << 24) | 0x0FF530, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 196 */
 564         {8,   (0x00 << 24) | 0x0FF540, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 008 */
 565         {12,  (0x00 << 24) | 0x0FF540, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 012 */
 566         {16,  (0x00 << 24) | 0x0FF550, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 016 */
 567         {34,  (0x00 << 24) | 0x0FF560, (0x01 << 24) | 0x055551, (0x04 << 24) | 0x77F784}, /* channel 034 */
 568         {38,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x100001, (0x04 << 24) | 0x77F784}, /* channel 038 */
 569         {42,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x1AAAA1, (0x04 << 24) | 0x77F784}, /* channel 042 */
 570         {46,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x055551, (0x04 << 24) | 0x77F784}, /* channel 046 */
 571         /* 11 A/H ========= */
 572         {36,  (0x00 << 24) | 0x0FF560, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 036 */
 573         {40,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 040 */
 574         {44,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 044 */
 575         {48,  (0x00 << 24) | 0x0FF570, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 048 */
 576         {52,  (0x00 << 24) | 0x0FF580, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 052 */
 577         {56,  (0x00 << 24) | 0x0FF580, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 056 */
 578         {60,  (0x00 << 24) | 0x0FF580, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 060 */
 579         {64,  (0x00 << 24) | 0x0FF590, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 064 */
 580         {100, (0x00 << 24) | 0x0FF5C0, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 100 */
 581         {104, (0x00 << 24) | 0x0FF5C0, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 104 */
 582         {108, (0x00 << 24) | 0x0FF5C0, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 108 */
 583         {112, (0x00 << 24) | 0x0FF5D0, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 112 */
 584         {116, (0x00 << 24) | 0x0FF5D0, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 116 */
 585         {120, (0x00 << 24) | 0x0FF5D0, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 120 */
 586         {124, (0x00 << 24) | 0x0FF5E0, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 124 */
 587         {128, (0x00 << 24) | 0x0FF5E0, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 128 */
 588         {132, (0x00 << 24) | 0x0FF5E0, (0x01 << 24) | 0x0AAAA1, (0x04 << 24) | 0x77F784}, /* channel 132 */
 589         {136, (0x00 << 24) | 0x0FF5F0, (0x01 << 24) | 0x155551, (0x04 << 24) | 0x77F784}, /* channel 136 */
 590         {140, (0x00 << 24) | 0x0FF5F0, (0x01 << 24) | 0x000001, (0x04 << 24) | 0x67F784}, /* channel 140 */
 591         {149, (0x00 << 24) | 0x0FF600, (0x01 << 24) | 0x180001, (0x04 << 24) | 0x77F784}, /* channel 149 */
 592         {153, (0x00 << 24) | 0x0FF600, (0x01 << 24) | 0x02AAA1, (0x04 << 24) | 0x77F784}, /* channel 153 */
 593         {157, (0x00 << 24) | 0x0FF600, (0x01 << 24) | 0x0D5551, (0x04 << 24) | 0x77F784}, /* channel 157 */
 594         {161, (0x00 << 24) | 0x0FF610, (0x01 << 24) | 0x180001, (0x04 << 24) | 0x77F784}, /* channel 161 */
 595         {165, (0x00 << 24) | 0x0FF610, (0x01 << 24) | 0x02AAA1, (0x04 << 24) | 0x77F784}  /* channel 165 */
 596 };
 597
 598 /*
 599  * RF Calibration <=== Register 0x0F
 600  * 0x0F 0x1ABA8F; start from 2.4Ghz default state
 601  * 0x0F 0x9ABA8F; TXDC compensation
 602  * 0x0F 0x3ABA8F; RXFIL adjustment
 603  * 0x0F 0x1ABA8F; restore 2.4Ghz default state
 604  */
 605
 606 /* TXVGA Mapping Table <=== Register 0x0B */
 607 u32 al7230_txvga_data[][2] = {
 608         {0x08040B, 0}, /* TXVGA = 0; */
 609         {0x08041B, 1}, /* TXVGA = 1; */
 610         {0x08042B, 2}, /* TXVGA = 2; */
 611         {0x08043B, 3}, /* TXVGA = 3; */
 612         {0x08044B, 4}, /* TXVGA = 4; */
 613         {0x08045B, 5}, /* TXVGA = 5; */
 614         {0x08046B, 6}, /* TXVGA = 6; */
 615         {0x08047B, 7}, /* TXVGA = 7; */
 616         {0x08048B, 8}, /* TXVGA = 8; */
 617         {0x08049B, 9}, /* TXVGA = 9; */
 618         {0x0804AB, 10}, /* TXVGA = 10; */
 619         {0x0804BB, 11}, /* TXVGA = 11; */
 620         {0x0804CB, 12}, /* TXVGA = 12; */
 621         {0x0804DB, 13}, /* TXVGA = 13; */
 622         {0x0804EB, 14}, /* TXVGA = 14; */
 623         {0x0804FB, 15}, /* TXVGA = 15; */
 624         {0x08050B, 16}, /* TXVGA = 16; */
 625         {0x08051B, 17}, /* TXVGA = 17; */
 626         {0x08052B, 18}, /* TXVGA = 18; */
 627         {0x08053B, 19}, /* TXVGA = 19; */
 628         {0x08054B, 20}, /* TXVGA = 20; */
 629         {0x08055B, 21}, /* TXVGA = 21; */
 630         {0x08056B, 22}, /* TXVGA = 22; */
 631         {0x08057B, 23}, /* TXVGA = 23; */
 632         {0x08058B, 24}, /* TXVGA = 24; */
 633         {0x08059B, 25}, /* TXVGA = 25; */
 634         {0x0805AB, 26}, /* TXVGA = 26; */
 635         {0x0805BB, 27}, /* TXVGA = 27; */
 636         {0x0805CB, 28}, /* TXVGA = 28; */
 637         {0x0805DB, 29}, /* TXVGA = 29; */
 638         {0x0805EB, 30}, /* TXVGA = 30; */
 639         {0x0805FB, 31}, /* TXVGA = 31; */
 640         {0x08060B, 32}, /* TXVGA = 32; */
 641         {0x08061B, 33}, /* TXVGA = 33; */
 642         {0x08062B, 34}, /* TXVGA = 34; */
 643         {0x08063B, 35}, /* TXVGA = 35; */
 644         {0x08064B, 36}, /* TXVGA = 36; */
 645         {0x08065B, 37}, /* TXVGA = 37; */
 646         {0x08066B, 38}, /* TXVGA = 38; */
 647         {0x08067B, 39}, /* TXVGA = 39; */
 648         {0x08068B, 40}, /* TXVGA = 40; */
 649         {0x08069B, 41}, /* TXVGA = 41; */
 650         {0x0806AB, 42}, /* TXVGA = 42; */
 651         {0x0806BB, 43}, /* TXVGA = 43; */
 652         {0x0806CB, 44}, /* TXVGA = 44; */
 653         {0x0806DB, 45}, /* TXVGA = 45; */
 654         {0x0806EB, 46}, /* TXVGA = 46; */
 655         {0x0806FB, 47}, /* TXVGA = 47; */
 656         {0x08070B, 48}, /* TXVGA = 48; */
 657         {0x08071B, 49}, /* TXVGA = 49; */
 658         {0x08072B, 50}, /* TXVGA = 50; */
 659         {0x08073B, 51}, /* TXVGA = 51; */
 660         {0x08074B, 52}, /* TXVGA = 52; */
 661         {0x08075B, 53}, /* TXVGA = 53; */
 662         {0x08076B, 54}, /* TXVGA = 54; */
 663         {0x08077B, 55}, /* TXVGA = 55; */
 664         {0x08078B, 56}, /* TXVGA = 56; */
 665         {0x08079B, 57}, /* TXVGA = 57; */
 666         {0x0807AB, 58}, /* TXVGA = 58; */
 667         {0x0807BB, 59}, /* TXVGA = 59; */
 668         {0x0807CB, 60}, /* TXVGA = 60; */
 669         {0x0807DB, 61}, /* TXVGA = 61; */
 670         {0x0807EB, 62}, /* TXVGA = 62; */
 671         {0x0807FB, 63}, /* TXVGA = 63; */
 672 };
 673 /* ============================================= */
 674
 675 /*
 676  * W89RF242 RFIC SPI programming initial data
 677  * Winbond WLAN 11g RFIC BB-SPI register -- version FA5976A rev 1.3b
 678  */
 679 u32 w89rf242_rf_data[] = {
 680         (0x00 << 24) | 0xF86100, /* 3E184; MODA  (0x00) -- Normal mode ; calibration off */
 681         (0x01 << 24) | 0xEFFFC2, /* 3BFFF; MODB  (0x01) -- turn off RSSI, and other circuits are turned on */
 682         (0x02 << 24) | 0x102504, /* 04094; FSET  (0x02) -- default 20MHz crystal ; Icmp=1.5mA */
 683         (0x03 << 24) | 0x026286, /* 0098A; FCHN  (0x03) -- default CH7, 2442MHz */
 684         (0x04 << 24) | 0x000208, /* 02008; FCAL  (0x04) -- XTAL Freq Trim=001000 (socket board#1); FA5976AYG_v1.3C */
 685         (0x05 << 24) | 0x24C60A, /* 09316; GANA  (0x05) -- TX VGA default (TXVGA=0x18(12)) & TXGPK=110 ; FA5976A_1.3D */
 686         (0x06 << 24) | 0x3432CC, /* 0D0CB; GANB  (0x06) -- RXDC(DC offset) on; LNA=11; RXVGA=001011(11) ; RXFLSW=11(010001); RXGPK=00; RXGCF=00; -50dBm input */
 687         (0x07 << 24) | 0x0C68CE, /* 031A3; FILT  (0x07) -- TX/RX filter with auto-tuning; TFLBW=011; RFLBW=100 */
 688         (0x08 << 24) | 0x100010, /* 04000; TCAL  (0x08) -- for LO */
 689         (0x09 << 24) | 0x004012, /* 1B900; RCALA (0x09) -- FASTS=11; HPDE=01 (100nsec); SEHP=1 (select B0 pin=RXHP); RXHP=1 (Turn on RXHP function)(FA5976A_1.3C) */
 690         (0x0A << 24) | 0x704014, /* 1C100; RCALB (0x0A) */
 691         (0x0B << 24) | 0x18BDD6, /* 062F7; IQCAL (0x0B) -- Turn on LO phase tuner=0111 & RX-LO phase = 0111; FA5976A_1.3B */
 692         (0x0C << 24) | 0x575558, /* 15D55 ; IBSA  (0x0C) -- IFPre =11 ; TC5376A_v1.3A for corner */
 693         (0x0D << 24) | 0x55545A, /* 15555 ; IBSB  (0x0D) */
 694         (0x0E << 24) | 0x5557DC, /* 1555F ; IBSC  (0x0E) -- IRLNA & IRLNB (PTAT & Const current)=01/01; FA5976B_1.3F */
 695         (0x10 << 24) | 0x000C20, /* 00030 ; TMODA (0x10) -- LNA_gain_step=0011 ; LNA=15/16dB */
 696         (0x11 << 24) | 0x0C0022, /* 03000 ; TMODB (0x11) -- Turn ON RX-Q path Test Switch; To improve IQ path group delay (FA5976A_1.3C) */
 697         (0x12 << 24) | 0x000024  /* TMODC (0x12) -- Turn OFF Tempearure sensor */
 698 };
 699
 700 u32 w89rf242_channel_data_24[][2] = {
 701         {(0x03 << 24) | 0x025B06, (0x04 << 24) | 0x080408}, /* channe1 01 */
 702         {(0x03 << 24) | 0x025C46, (0x04 << 24) | 0x080408}, /* channe1 02 */
 703         {(0x03 << 24) | 0x025D86, (0x04 << 24) | 0x080408}, /* channe1 03 */
 704         {(0x03 << 24) | 0x025EC6, (0x04 << 24) | 0x080408}, /* channe1 04 */
 705         {(0x03 << 24) | 0x026006, (0x04 << 24) | 0x080408}, /* channe1 05 */
 706         {(0x03 << 24) | 0x026146, (0x04 << 24) | 0x080408}, /* channe1 06 */
 707         {(0x03 << 24) | 0x026286, (0x04 << 24) | 0x080408}, /* channe1 07 */
 708         {(0x03 << 24) | 0x0263C6, (0x04 << 24) | 0x080408}, /* channe1 08 */
 709         {(0x03 << 24) | 0x026506, (0x04 << 24) | 0x080408}, /* channe1 09 */
 710         {(0x03 << 24) | 0x026646, (0x04 << 24) | 0x080408}, /* channe1 10 */
 711         {(0x03 << 24) | 0x026786, (0x04 << 24) | 0x080408}, /* channe1 11 */
 712         {(0x03 << 24) | 0x0268C6, (0x04 << 24) | 0x080408}, /* channe1 12 */
 713         {(0x03 << 24) | 0x026A06, (0x04 << 24) | 0x080408}, /* channe1 13 */
 714         {(0x03 << 24) | 0x026D06, (0x04 << 24) | 0x080408}  /* channe1 14 */
 715 };
 716
 717 u32 w89rf242_power_data_24[] = {(0x05 << 24) | 0x24C48A, (0x05 << 24) | 0x24C48A, (0x05 << 24) | 0x24C48A};
 718
 719 u32 w89rf242_txvga_old_mapping[][2] = {
 720         {0, 0} , /* New <-> Old */
 721         {1, 1} ,
 722         {2, 2} ,
 723         {3, 3} ,
 724         {4, 4} ,
 725         {6, 5} ,
 726         {8, 6},
 727         {10, 7},
 728         {12, 8},
 729         {14, 9},
 730         {16, 10},
 731         {18, 11},
 732         {20, 12},
 733         {22, 13},
 734         {24, 14},
 735         {26, 15},
 736         {28, 16},
 737         {30, 17},
 738         {32, 18},
 739         {34, 19},
 740 };
 741
 742 u32 w89rf242_txvga_data[][5] = {
 743         /* low gain mode */
 744         {(0x05 << 24) | 0x24C00A, 0, 0x00292315, 0x0800FEFF, 0x52523131}, /* min gain */
 745         {(0x05 << 24) | 0x24C80A, 1, 0x00292315, 0x0800FEFF, 0x52523131},
 746         {(0x05 << 24) | 0x24C04A, 2, 0x00292315, 0x0800FEFF, 0x52523131}, /*  (default) +14dBm (ANT) */
 747         {(0x05 << 24) | 0x24C84A, 3, 0x00292315, 0x0800FEFF, 0x52523131},
 748
 749         /* TXVGA=0x10 */
 750         {(0x05 << 24) | 0x24C40A, 4, 0x00292315, 0x0800FEFF, 0x60603838},
 751         {(0x05 << 24) | 0x24C40A, 5, 0x00262114, 0x0700FEFF, 0x65653B3B},
 752
 753         /* TXVGA=0x11 */
 754         { (0x05 << 24) | 0x24C44A, 6, 0x00241F13, 0x0700FFFF, 0x58583333},
 755         { (0x05 << 24) | 0x24C44A, 7, 0x00292315, 0x0800FEFF, 0x5E5E3737},
 756
 757         /* TXVGA=0x12 */
 758         {(0x05 << 24) | 0x24C48A, 8, 0x00262114, 0x0700FEFF, 0x53533030},
 759         {(0x05 << 24) | 0x24C48A, 9, 0x00241F13, 0x0700FFFF, 0x59593434},
 760
 761         /* TXVGA=0x13 */
 762         {(0x05 << 24) | 0x24C4CA, 10, 0x00292315, 0x0800FEFF, 0x52523030},
 763         {(0x05 << 24) | 0x24C4CA, 11, 0x00262114, 0x0700FEFF, 0x56563232},
 764
 765         /* TXVGA=0x14 */
 766         {(0x05 << 24) | 0x24C50A, 12, 0x00292315, 0x0800FEFF, 0x54543131},
 767         {(0x05 << 24) | 0x24C50A, 13, 0x00262114, 0x0700FEFF, 0x58583434},
 768
 769         /* TXVGA=0x15 */
 770         {(0x05 << 24) | 0x24C54A, 14, 0x00292315, 0x0800FEFF, 0x54543131},
 771         {(0x05 << 24) | 0x24C54A, 15, 0x00262114, 0x0700FEFF, 0x59593434},
 772
 773         /* TXVGA=0x16 */
 774         {(0x05 << 24) | 0x24C58A, 16, 0x00292315, 0x0800FEFF, 0x55553131},
 775         {(0x05 << 24) | 0x24C58A, 17, 0x00292315, 0x0800FEFF, 0x5B5B3535},
 776
 777         /* TXVGA=0x17 */
 778         {(0x05 << 24) | 0x24C5CA, 18, 0x00262114, 0x0700FEFF, 0x51512F2F},
 779         {(0x05 << 24) | 0x24C5CA, 19, 0x00241F13, 0x0700FFFF, 0x55553131},
 780
 781         /* TXVGA=0x18 */
 782         {(0x05 << 24) | 0x24C60A, 20, 0x00292315, 0x0800FEFF, 0x4F4F2E2E},
 783         {(0x05 << 24) | 0x24C60A, 21, 0x00262114, 0x0700FEFF, 0x53533030},
 784
 785         /* TXVGA=0x19 */
 786         {(0x05 << 24) | 0x24C64A, 22, 0x00292315, 0x0800FEFF, 0x4E4E2D2D},
 787         {(0x05 << 24) | 0x24C64A, 23, 0x00262114, 0x0700FEFF, 0x53533030},
 788
 789         /* TXVGA=0x1A */
 790         {(0x05 << 24) | 0x24C68A, 24, 0x00292315, 0x0800FEFF, 0x50502E2E},
 791         {(0x05 << 24) | 0x24C68A, 25, 0x00262114, 0x0700FEFF, 0x55553131},
 792
 793         /* TXVGA=0x1B */
 794         {(0x05 << 24) | 0x24C6CA, 26, 0x00262114, 0x0700FEFF, 0x53533030},
 795         {(0x05 << 24) | 0x24C6CA, 27, 0x00292315, 0x0800FEFF, 0x5A5A3434},
 796
 797         /* TXVGA=0x1C */
 798         {(0x05 << 24) | 0x24C70A, 28, 0x00292315, 0x0800FEFF, 0x55553131},
 799         {(0x05 << 24) | 0x24C70A, 29, 0x00292315, 0x0800FEFF, 0x5D5D3636},
 800
 801         /* TXVGA=0x1D */
 802         {(0x05 << 24) | 0x24C74A, 30, 0x00292315, 0x0800FEFF, 0x5F5F3737},
 803         {(0x05 << 24) | 0x24C74A, 31, 0x00262114, 0x0700FEFF, 0x65653B3B},
 804
 805         /* TXVGA=0x1E */
 806         {(0x05 << 24) | 0x24C78A, 32, 0x00292315, 0x0800FEFF, 0x66663B3B},
 807         {(0x05 << 24) | 0x24C78A, 33, 0x00262114, 0x0700FEFF, 0x70704141},
 808
 809         /* TXVGA=0x1F */
 810         {(0x05 << 24) | 0x24C7CA, 34, 0x00292315, 0x0800FEFF, 0x72724242}
 811 };
 812
 813 /* ================================================================================================== */
 814
 815
 816
 817 /*
 818  * =============================================================================================================
 819  *  Uxx_ReadEthernetAddress --
 820  *
 821  *  Routine Description:
 822  *    Reads in the Ethernet address from the IC.
 823  *
 824  *  Arguments:
 825  *    pHwData        - The pHwData structure
 826  *
 827  *  Return Value:
 828  *
 829  *    The address is stored in EthernetIDAddr.
 830  * =============================================================================================================
 831  */
 832 void Uxx_ReadEthernetAddress(struct hw_data *pHwData)
 833 {
 834         u32     ltmp;
 835
 836         /*
 837          * Reading Ethernet address from EEPROM and set into hardware due to MAC address maybe change.
 838          * Only unplug and plug again can make hardware read EEPROM again.
 839          */
 840         Wb35Reg_WriteSync(pHwData, 0x03b4, 0x08000000); /* Start EEPROM access + Read + address(0x0d) */
 841         Wb35Reg_ReadSync(pHwData, 0x03b4, &ltmp);
 842         *(u16 *)pHwData->PermanentMacAddress = cpu_to_le16((u16) ltmp);
 843         Wb35Reg_WriteSync(pHwData, 0x03b4, 0x08010000); /* Start EEPROM access + Read + address(0x0d) */
 844         Wb35Reg_ReadSync(pHwData, 0x03b4, &ltmp);
 845         *(u16 *)(pHwData->PermanentMacAddress + 2) = cpu_to_le16((u16) ltmp);
 846         Wb35Reg_WriteSync(pHwData, 0x03b4, 0x08020000); /* Start EEPROM access + Read + address(0x0d) */
 847         Wb35Reg_ReadSync(pHwData, 0x03b4, &ltmp);
 848         *(u16 *)(pHwData->PermanentMacAddress + 4) = cpu_to_le16((u16) ltmp);
 849         *(u16 *)(pHwData->PermanentMacAddress + 6) = 0;
 850         Wb35Reg_WriteSync(pHwData, 0x03e8, cpu_to_le32(*(u32 *)pHwData->PermanentMacAddress));
 851         Wb35Reg_WriteSync(pHwData, 0x03ec, cpu_to_le32(*(u32 *)(pHwData->PermanentMacAddress + 4)));
 852 }
 853
 854
 855 /*
 856  * ===============================================================================================================
 857  *  CardGetMulticastBit --
 858  *  Description:
 859  *    For a given multicast address, returns the byte and bit in the card multicast registers that it hashes to.
 860  *    Calls CardComputeCrc() to determine the CRC value.
 861  *  Arguments:
 862  *    Address - the address
 863  *    Byte - the byte that it hashes to
 864  *    Value - will have a 1 in the relevant bit
 865  *  Return Value:
 866  *    None.
 867  * ==============================================================================================================
 868  */
 869 void CardGetMulticastBit(u8 Address[ETH_ALEN], u8 *Byte, u8 *Value)
 870 {
 871         u32 Crc;
 872         u32 BitNumber;
 873
 874         /* First compute the CRC. */
 875         Crc = CardComputeCrc(Address, ETH_ALEN);
 876
 877         /* The computed CRC is bit0~31 from left to right */
 878         /* At first we should do right shift 25bits, and read 7bits by using '&', 2^7=128 */
 879         BitNumber = (u32) ((Crc >> 26) & 0x3f);
 880
 881         *Byte  = (u8) (BitNumber >> 3); /* 900514 original (BitNumber / 8) */
 882         *Value = (u8) ((u8) 1 << (BitNumber % 8));
 883 }
 884
 885 void Uxx_power_on_procedure(struct hw_data *pHwData)
 886 {
 887         u32     ltmp, loop;
 888
 889         if (pHwData->phy_type <= RF_MAXIM_V1)
 890                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xffffff38);
 891         else {
 892                 Wb35Reg_WriteSync(pHwData, 0x03f4, 0xFF5807FF);
 893                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0x80); /* regulator on only */
 894                 msleep(10);
 895                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xb8); /* REG_ON RF_RSTN on, and */
 896                 msleep(10);
 897                 ltmp = 0x4968;
 898                 if ((pHwData->phy_type == RF_WB_242) ||
 899                         (RF_WB_242_1 == pHwData->phy_type))
 900                         ltmp = 0x4468;
 901
 902                 Wb35Reg_WriteSync(pHwData, 0x03d0, ltmp);
 903                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xa0); /* PLL_PD REF_PD set to 0 */
 904
 905                 msleep(20);
 906                 Wb35Reg_ReadSync(pHwData, 0x03d0, &ltmp);
 907                 loop = 500; /* Wait for 5 second */
 908                 while (!(ltmp & 0x20) && loop--) {
 909                         msleep(10);
 910                         if (!Wb35Reg_ReadSync(pHwData, 0x03d0, &ltmp))
 911                                 break;
 912                 }
 913
 914                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xe0); /* MLK_EN */
 915         }
 916
 917         Wb35Reg_WriteSync(pHwData, 0x03b0, 1); /* Reset hardware first */
 918         msleep(10);
 919
 920         /* Set burst write delay */
 921         Wb35Reg_WriteSync(pHwData, 0x03f8, 0x7ff);
 922 }
 923
 924 void Set_ChanIndep_RfData_al7230_24(struct hw_data *pHwData, u32 *pltmp , char number)
 925 {
 926         u8      i;
 927
 928         for (i = 0; i < number; i++) {
 929                 pHwData->phy_para[i] = al7230_rf_data_24[i];
 930                 pltmp[i] = (1 << 31) | (0 << 30) | (24 << 24) | (al7230_rf_data_24[i] & 0xffffff);
 931         }
 932 }
 933
 934 void Set_ChanIndep_RfData_al7230_50(struct hw_data *pHwData, u32 *pltmp, char number)
 935 {
 936         u8      i;
 937
 938         for (i = 0; i < number; i++) {
 939                 pHwData->phy_para[i] = al7230_rf_data_50[i];
 940                 pltmp[i] = (1 << 31) | (0 << 30) | (24 << 24) | (al7230_rf_data_50[i] & 0xffffff);
 941         }
 942 }
 943
 944
 945 /*
 946  * =============================================================================================================
 947  * RFSynthesizer_initial --
 948  * =============================================================================================================
 949  */
 950 void RFSynthesizer_initial(struct hw_data *pHwData)
 951 {
 952         u32     altmp[32];
 953         u32     *pltmp = altmp;
 954         u32     ltmp;
 955         u8      number = 0x00; /* The number of register vale */
 956         u8      i;
 957
 958         /*
 959          * bit[31]      SPI Enable.
 960          *              1=perform synthesizer program operation. This bit will
 961          *              cleared automatically after the operation is completed.
 962          * bit[30]      SPI R/W Control
 963          *              0=write,    1=read
 964          * bit[29:24]   SPI Data Format Length
 965          * bit[17:4 ]   RF Data bits.
 966          * bit[3 :0 ]   RF address.
 967          */
 968         switch (pHwData->phy_type) {
 969         case RF_MAXIM_2825:
 970         case RF_MAXIM_V1: /* 11g Winbond 2nd BB(with Phy board (v1) + Maxim 331) */
 971                 number = ARRAY_SIZE(max2825_rf_data);
 972                 for (i = 0; i < number; i++) {
 973                         pHwData->phy_para[i] = max2825_rf_data[i]; /* Backup Rf parameter */
 974                         pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2825_rf_data[i], 18);
 975                 }
 976                 break;
 977         case RF_MAXIM_2827:
 978                 number = ARRAY_SIZE(max2827_rf_data);
 979                 for (i = 0; i < number; i++) {
 980                         pHwData->phy_para[i] = max2827_rf_data[i];
 981                         pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2827_rf_data[i], 18);
 982                 }
 983                 break;
 984         case RF_MAXIM_2828:
 985                 number = ARRAY_SIZE(max2828_rf_data);
 986                 for (i = 0; i < number; i++) {
 987                         pHwData->phy_para[i] = max2828_rf_data[i];
 988                         pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2828_rf_data[i], 18);
 989                 }
 990                 break;
 991         case RF_MAXIM_2829:
 992                 number = ARRAY_SIZE(max2829_rf_data);
 993                 for (i = 0; i < number; i++) {
 994                         pHwData->phy_para[i] = max2829_rf_data[i];
 995                         pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2829_rf_data[i], 18);
 996                 }
 997                 break;
 998         case RF_AIROHA_2230:
 999                 number = ARRAY_SIZE(al2230_rf_data);
1000                 for (i = 0; i < number; i++) {
1001                         pHwData->phy_para[i] = al2230_rf_data[i];
1002                         pltmp[i] = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse(al2230_rf_data[i], 20);
1003                 }
1004                 break;
1005         case RF_AIROHA_2230S:
1006                 number = ARRAY_SIZE(al2230s_rf_data);
1007                 for (i = 0; i < number; i++) {
1008                         pHwData->phy_para[i] = al2230s_rf_data[i];
1009                         pltmp[i] = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse(al2230s_rf_data[i], 20);
1010                 }
1011                 break;
1012         case RF_AIROHA_7230:
1013                 /* Start to fill RF parameters, PLL_ON should be pulled low. */
1014                 Wb35Reg_WriteSync(pHwData, 0x03dc, 0x00000000);
1015                 pr_debug("* PLL_ON    low\n");
1016                 number = ARRAY_SIZE(al7230_rf_data_24);
1017                 Set_ChanIndep_RfData_al7230_24(pHwData, pltmp, number);
1018                 break;
1019         case RF_WB_242:
1020         case RF_WB_242_1:
1021                 number = ARRAY_SIZE(w89rf242_rf_data);
1022                 for (i = 0; i < number; i++) {
1023                         ltmp = w89rf242_rf_data[i];
1024                         if (i == 4) { /* Update the VCO trim from EEPROM */
1025                                 ltmp &= ~0xff0; /* Mask bit4 ~bit11 */
1026                                 ltmp |= pHwData->VCO_trim << 4;
1027                         }
1028
1029                         pHwData->phy_para[i] = ltmp;
1030                         pltmp[i] = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse(ltmp, 24);
1031                 }
1032                 break;
1033         }
1034
1035         pHwData->phy_number = number;
1036
1037         /* The 16 is the maximum capability of hardware. Here use 12 */
1038         if (number > 12) {
1039                 for (i = 0; i < 12; i++) /* For Al2230 */
1040                         Wb35Reg_WriteSync(pHwData, 0x0864, pltmp[i]);
1041
1042                 pltmp += 12;
1043                 number -= 12;
1044         }
1045
1046         /* Write to register. number must less and equal than 16 */
1047         for (i = 0; i < number; i++)
1048                 Wb35Reg_WriteSync(pHwData, 0x864, pltmp[i]);
1049
1050         /* Calibration only 1 time */
1051         if (pHwData->CalOneTime)
1052                 return;
1053         pHwData->CalOneTime = 1;
1054
1055         switch (pHwData->phy_type) {
1056         case RF_AIROHA_2230:
1057                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse((0x07 << 20) | 0xE168E, 20);
1058                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1059                 msleep(10);
1060                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse(al2230_rf_data[7], 20);
1061                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1062                 msleep(10);
1063         case RF_AIROHA_2230S:
1064                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0x80); /* regulator on only */
1065                 msleep(10);
1066                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xa0); /* PLL_PD REF_PD set to 0 */
1067                 msleep(10);
1068                 Wb35Reg_WriteSync(pHwData, 0x03d4, 0xe0); /* MLK_EN */
1069                 Wb35Reg_WriteSync(pHwData, 0x03b0, 1); /* Reset hardware first */
1070                 msleep(10);
1071                 /* ========================================================= */
1072
1073                 /* The follow code doesn't use the burst-write mode */
1074                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse((0x0F<<20) | 0xF01A0, 20);
1075                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1076
1077                 ltmp = pHwData->reg.BB5C & 0xfffff000;
1078                 Wb35Reg_WriteSync(pHwData, 0x105c, ltmp);
1079                 pHwData->reg.BB50 |= 0x13; /* (MASK_IQCAL_MODE|MASK_CALIB_START) */
1080                 Wb35Reg_WriteSync(pHwData, 0x1050, pHwData->reg.BB50);
1081                 msleep(5);
1082
1083                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse((0x0F << 20) | 0xF01B0, 20);
1084                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1085                 msleep(5);
1086
1087                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse((0x0F << 20) | 0xF01E0, 20);
1088                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1089                 msleep(5);
1090
1091                 ltmp = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse((0x0F << 20) | 0xF01A0, 20);
1092                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp) ;
1093
1094                 Wb35Reg_WriteSync(pHwData, 0x105c, pHwData->reg.BB5C);
1095                 pHwData->reg.BB50 &= ~0x13; /* (MASK_IQCAL_MODE|MASK_CALIB_START); */
1096                 Wb35Reg_WriteSync(pHwData, 0x1050, pHwData->reg.BB50);
1097                 break;
1098         case RF_AIROHA_7230:
1099                 /* RF parameters have filled completely, PLL_ON should be pulled high */
1100                 Wb35Reg_WriteSync(pHwData, 0x03dc, 0x00000080);
1101                 pr_debug("* PLL_ON    high\n");
1102
1103                 /* 2.4GHz */
1104                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x9ABA8F;
1105                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1106                 msleep(5);
1107                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x3ABA8F;
1108                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1109                 msleep(5);
1110                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x1ABA8F;
1111                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1112                 msleep(5);
1113
1114                 /* 5GHz */
1115                 Wb35Reg_WriteSync(pHwData, 0x03dc, 0x00000000);
1116                 pr_debug("* PLL_ON    low\n");
1117
1118                 number = ARRAY_SIZE(al7230_rf_data_50);
1119                 Set_ChanIndep_RfData_al7230_50(pHwData, pltmp, number);
1120                 /* Write to register. number must less and equal than 16 */
1121                 for (i = 0; i < number; i++)
1122                         Wb35Reg_WriteSync(pHwData, 0x0864, pltmp[i]);
1123                 msleep(5);
1124
1125                 Wb35Reg_WriteSync(pHwData, 0x03dc, 0x00000080);
1126                 pr_debug("* PLL_ON    high\n");
1127
1128                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x9ABA8F;
1129                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1130                 msleep(5);
1131                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x3ABA8F;
1132                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1133                 msleep(5);
1134                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x12BACF;
1135                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1136                 msleep(5);
1137                 break;
1138         case RF_WB_242:
1139         case RF_WB_242_1:
1140                  /* for FA5976A */
1141                 ltmp = pHwData->reg.BB5C & 0xfffff000;
1142                 Wb35Reg_WriteSync(pHwData, 0x105c, ltmp);
1143                 Wb35Reg_WriteSync(pHwData, 0x1058, 0);
1144                 pHwData->reg.BB50 |= 0x3; /* (MASK_IQCAL_MODE|MASK_CALIB_START); */
1145                 Wb35Reg_WriteSync(pHwData, 0x1050, pHwData->reg.BB50);
1146
1147                 /* ----- Calibration (1). VCO frequency calibration */
1148                 /* Calibration (1a.0). Synthesizer reset */
1149                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x0F<<24) | 0x00101E, 24);
1150                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1151                 msleep(5);
1152                 /* Calibration (1a). VCO frequency calibration mode ; waiting 2msec VCO calibration time */
1153                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFE69c0, 24);
1154                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1155                 msleep(2);
1156
1157                 /* ----- Calibration (2). TX baseband Gm-C filter auto-tuning */
1158                 /* Calibration (2a). turn off ENCAL signal */
1159                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xF8EBC0, 24);
1160                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1161                 /* Calibration (2b.0). TX filter auto-tuning BW: TFLBW=101 (TC5376A default) */
1162                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x07<<24) | 0x0C68CE, 24);
1163                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1164                 /* Calibration (2b). send TX reset signal */
1165                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x0F<<24) | 0x00201E, 24);
1166                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1167                 /* Calibration (2c). turn-on TX Gm-C filter auto-tuning */
1168                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFCEBC0, 24);
1169                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1170                 udelay(150); /* Sleep 150 us */
1171                 /* turn off ENCAL signal */
1172                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xF8EBC0, 24);
1173                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1174
1175                 /* ----- Calibration (3). RX baseband Gm-C filter auto-tuning */
1176                 /* Calibration (3a). turn off ENCAL signal */
1177                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1178                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1179                 /* Calibration (3b.0). RX filter auto-tuning BW: RFLBW=100 (TC5376A+corner default;) */
1180                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x07<<24) | 0x0C68CE, 24);
1181                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1182                 /* Calibration (3b). send RX reset signal */
1183                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x0F<<24) | 0x00401E, 24);
1184                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1185                 /* Calibration (3c). turn-on RX Gm-C filter auto-tuning */
1186                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFEEDC0, 24);
1187                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1188                 udelay(150); /* Sleep 150 us */
1189                 /* Calibration (3e). turn off ENCAL signal */
1190                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1191                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1192
1193                 /* ----- Calibration (4). TX LO leakage calibration */
1194                 /* Calibration (4a). TX LO leakage calibration */
1195                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFD6BC0, 24);
1196                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1197                 udelay(150); /* Sleep 150 us */
1198
1199                 /* ----- Calibration (5). RX DC offset calibration */
1200                 /* Calibration (5a). turn off ENCAL signal and set to RX SW DC calibration mode */
1201                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1202                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1203                 /* Calibration (5b). turn off AGC servo-loop & RSSI */
1204                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x01<<24) | 0xEBFFC2, 24);
1205                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1206
1207                 /* for LNA=11 -------- */
1208                 /* Calibration (5c-h). RX DC offset current bias ON; & LNA=11; RXVGA=111111 */
1209                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x06<<24) | 0x343FCC, 24);
1210                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1211                 /* Calibration (5d). turn on RX DC offset cal function; and waiting 2 msec cal time */
1212                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFF6DC0, 24);
1213                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1214                 msleep(2);
1215                 /* Calibration (5f). turn off ENCAL signal */
1216                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1217                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1218
1219                 /* for LNA=10 -------- */
1220                 /* Calibration (5c-m). RX DC offset current bias ON; & LNA=10; RXVGA=111111 */
1221                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x06<<24) | 0x342FCC, 24);
1222                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1223                 /* Calibration (5d). turn on RX DC offset cal function; and waiting 2 msec cal time */
1224                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFF6DC0, 24);
1225                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1226                 msleep(2);
1227                 /* Calibration (5f). turn off ENCAL signal */
1228                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1229                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1230
1231                 /* for LNA=01 -------- */
1232                 /* Calibration (5c-m). RX DC offset current bias ON; & LNA=01; RXVGA=111111 */
1233                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x06<<24) | 0x341FCC, 24);
1234                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1235                 /* Calibration (5d). turn on RX DC offset cal function; and waiting 2 msec cal time */
1236                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFF6DC0, 24);
1237                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1238                 msleep(2);
1239                 /* Calibration (5f). turn off ENCAL signal */
1240                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1241                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1242
1243                 /* for LNA=00 -------- */
1244                 /* Calibration (5c-l). RX DC offset current bias ON; & LNA=00; RXVGA=111111 */
1245                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x06<<24) | 0x340FCC, 24);
1246                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1247                 /* Calibration (5d). turn on RX DC offset cal function; and waiting 2 msec cal time */
1248                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFF6DC0, 24);
1249                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1250                 msleep(2);
1251                 /* Calibration (5f). turn off ENCAL signal */
1252                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xFAEDC0, 24);
1253                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1254                 /* Calibration (5g). turn on AGC servo-loop */
1255                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x01<<24) | 0xEFFFC2, 24);
1256                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1257
1258                 /* ----- Calibration (7). Switch RF chip to normal mode */
1259                 /* 0x00 0xF86100 ; 3E184   ; Switch RF chip to normal mode */
1260                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse((0x00<<24) | 0xF86100, 24);
1261                 Wb35Reg_WriteSync(pHwData, 0x0864, ltmp);
1262                 msleep(5);
1263                 break;
1264         }
1265 }
1266
1267 void BBProcessor_AL7230_2400(struct hw_data *pHwData)
1268 {
1269         struct wb35_reg *reg = &pHwData->reg;
1270         u32     pltmp[12];
1271
1272         pltmp[0] = 0x16A8337A; /* 0x1000 AGC_Ctrl1 */
1273         pltmp[1] = 0x9AFF9AA6; /* 0x1004 AGC_Ctrl2 */
1274         pltmp[2] = 0x55D00A04; /* 0x1008 AGC_Ctrl3 */
1275         pltmp[3] = 0xFFF72031; /* 0x100c AGC_Ctrl4 */
1276         reg->BB0C = 0xFFF72031;
1277         pltmp[4] = 0x0FacDCC5; /* 0x1010 AGC_Ctrl5 */
1278         pltmp[5] = 0x00CAA333; /* 0x1014 AGC_Ctrl6 */
1279         pltmp[6] = 0xF2211111; /* 0x1018 AGC_Ctrl7 */
1280         pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1281         pltmp[8] = 0x06443440; /* 0x1020 AGC_Ctrl9 */
1282         pltmp[9] = 0xA8002A79; /* 0x1024 AGC_Ctrl10 */
1283         pltmp[10] = 0x40000528;
1284         pltmp[11] = 0x232D7F30; /* 0x102c A_ACQ_Ctrl */
1285         reg->BB2C = 0x232D7F30;
1286         Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1287
1288         pltmp[0] = 0x00002c54; /* 0x1030 B_ACQ_Ctrl */
1289         reg->BB30 = 0x00002c54;
1290         pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1291         pltmp[2] = 0x5B2C8769; /* 0x1038 B_TXRX_Ctrl */
1292         pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1293         reg->BB3C = 0x00000000;
1294         pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1295         pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1296         pltmp[6] = 0x00332C1B; /* 0x1048 11b TX RC filter */
1297         pltmp[7] = 0x0A00FEFF; /* 0x104c 11b TX RC filter */
1298         pltmp[8] = 0x2B106208; /* 0x1050 MODE_Ctrl */
1299         reg->BB50 = 0x2B106208;
1300         pltmp[9] = 0;           /* 0x1054 */
1301         reg->BB54 = 0x00000000;
1302         pltmp[10] = 0x52524242; /* 0x1058 IQ_Alpha */
1303         reg->BB58 = 0x52524242;
1304         pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1305         Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1306 }
1307
1308 void BBProcessor_AL7230_5000(struct hw_data *pHwData)
1309 {
1310         struct wb35_reg *reg = &pHwData->reg;
1311         u32     pltmp[12];
1312
1313         pltmp[0] = 0x16AA6678; /* 0x1000 AGC_Ctrl1 */
1314         pltmp[1] = 0x9AFFA0B2; /* 0x1004 AGC_Ctrl2 */
1315         pltmp[2] = 0x55D00A04; /* 0x1008 AGC_Ctrl3 */
1316         pltmp[3] = 0xEFFF233E; /* 0x100c AGC_Ctrl4 */
1317         reg->BB0C = 0xEFFF233E;
1318         pltmp[4] = 0x0FacDCC5; /* 0x1010 AGC_Ctrl5 */
1319         pltmp[5] = 0x00CAA333; /* 0x1014 AGC_Ctrl6 */
1320         pltmp[6] = 0xF2432111; /* 0x1018 AGC_Ctrl7 */
1321         pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1322         pltmp[8] = 0x05C43440; /* 0x1020 AGC_Ctrl9 */
1323         pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1324         pltmp[10] = 0x40000528;
1325         pltmp[11] = 0x232FDF30;/* 0x102c A_ACQ_Ctrl */
1326         reg->BB2C = 0x232FDF30;
1327         Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1328
1329         pltmp[0] = 0x80002C7C; /* 0x1030 B_ACQ_Ctrl */
1330         pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1331         pltmp[2] = 0x5B2C8769; /* 0x1038 B_TXRX_Ctrl */
1332         pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1333         reg->BB3C = 0x00000000;
1334         pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1335         pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1336         pltmp[6] = 0x00332C1B; /* 0x1048 11b TX RC filter */
1337         pltmp[7] = 0x0A00FEFF; /* 0x104c 11b TX RC filter */
1338         pltmp[8] = 0x2B107208; /* 0x1050 MODE_Ctrl */
1339         reg->BB50 = 0x2B107208;
1340         pltmp[9] = 0;           /* 0x1054 */
1341         reg->BB54 = 0x00000000;
1342         pltmp[10] = 0x52524242; /* 0x1058 IQ_Alpha */
1343         reg->BB58 = 0x52524242;
1344         pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1345         Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1346 }
1347
1348 /*
1349  * ===========================================================================
1350  *  BBProcessorPowerupInit --
1351  *
1352  *  Description:
1353  *    Initialize the Baseband processor.
1354  *
1355  *  Arguments:
1356  *    pHwData    - Handle of the USB Device.
1357  *
1358  *  Return values:
1359  *    None.
1360  *============================================================================
1361  */
1362 void BBProcessor_initial(struct hw_data *pHwData)
1363 {
1364         struct wb35_reg *reg = &pHwData->reg;
1365         u32     i, pltmp[12];
1366
1367         switch (pHwData->phy_type) {
1368         case RF_MAXIM_V1: /* Initializng the Winbond 2nd BB(with Phy board (v1) + Maxim 331) */
1369                 pltmp[0] = 0x16F47E77; /* 0x1000 AGC_Ctrl1 */
1370                 pltmp[1] = 0x9AFFAEA4; /* 0x1004 AGC_Ctrl2 */
1371                 pltmp[2] = 0x55D00A04; /* 0x1008 AGC_Ctrl3 */
1372                 pltmp[3] = 0xEFFF1A34; /* 0x100c AGC_Ctrl4 */
1373                 reg->BB0C = 0xEFFF1A34;
1374                 pltmp[4] = 0x0FABE0B7; /* 0x1010 AGC_Ctrl5 */
1375                 pltmp[5] = 0x00CAA332; /* 0x1014 AGC_Ctrl6 */
1376                 pltmp[6] = 0xF6632111; /* 0x1018 AGC_Ctrl7 */
1377                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1378                 pltmp[8] = 0x04CC3640; /* 0x1020 AGC_Ctrl9 */
1379                 pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1380                 pltmp[10] = (pHwData->phy_type == 3) ? 0x40000a28 : 0x40000228; /* 0x1028 MAXIM_331(b31=0) + WBRF_V1(b11=1) : MAXIM_331(b31=0) + WBRF_V2(b11=0) */
1381                 pltmp[11] = 0x232FDF30; /* 0x102c A_ACQ_Ctrl */
1382                 reg->BB2C = 0x232FDF30; /* Modify for 33's 1.0.95.xxx version, antenna 1 */
1383                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1384
1385                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1386                 reg->BB30 = 0x00002C54;
1387                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1388                 pltmp[2] = 0x5B6C8769; /* 0x1038 B_TXRX_Ctrl */
1389                 pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1390                 reg->BB3C = 0x00000000;
1391                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1392                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1393                 pltmp[6] = 0x00453B24; /* 0x1048 11b TX RC filter */
1394                 pltmp[7] = 0x0E00FEFF; /* 0x104c 11b TX RC filter */
1395                 pltmp[8] = 0x27106208; /* 0x1050 MODE_Ctrl */
1396                 reg->BB50 = 0x27106208;
1397                 pltmp[9] = 0;           /* 0x1054 */
1398                 reg->BB54 = 0x00000000;
1399                 pltmp[10] = 0x64646464; /* 0x1058 IQ_Alpha */
1400                 reg->BB58 = 0x64646464;
1401                 pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1402                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1403
1404                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1405                 break;
1406
1407         case RF_MAXIM_2825:
1408         case RF_MAXIM_2827:
1409         case RF_MAXIM_2828:
1410                 pltmp[0] = 0x16b47e77; /* 0x1000 AGC_Ctrl1 */
1411                 pltmp[1] = 0x9affaea4; /* 0x1004 AGC_Ctrl2 */
1412                 pltmp[2] = 0x55d00a04; /* 0x1008 AGC_Ctrl3 */
1413                 pltmp[3] = 0xefff1a34; /* 0x100c AGC_Ctrl4 */
1414                 reg->BB0C = 0xefff1a34;
1415                 pltmp[4] = 0x0fabe0b7; /* 0x1010 AGC_Ctrl5 */
1416                 pltmp[5] = 0x00caa332; /* 0x1014 AGC_Ctrl6 */
1417                 pltmp[6] = 0xf6632111; /* 0x1018 AGC_Ctrl7 */
1418                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1419                 pltmp[8] = 0x04CC3640; /* 0x1020 AGC_Ctrl9 */
1420                 pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1421                 pltmp[10] = 0x40000528;
1422                 pltmp[11] = 0x232fdf30; /* 0x102c A_ACQ_Ctrl */
1423                 reg->BB2C = 0x232fdf30; /* antenna 1 */
1424                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1425
1426                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1427                 reg->BB30 = 0x00002C54;
1428                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1429                 pltmp[2] = 0x5B6C8769; /* 0x1038 B_TXRX_Ctrl */
1430                 pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1431                 reg->BB3C = 0x00000000;
1432                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1433                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1434                 pltmp[6] = 0x00453B24; /* 0x1048 11b TX RC filter */
1435                 pltmp[7] = 0x0D00FDFF; /* 0x104c 11b TX RC filter */
1436                 pltmp[8] = 0x27106208; /* 0x1050 MODE_Ctrl */
1437                 reg->BB50 = 0x27106208;
1438                 pltmp[9] = 0;           /* 0x1054 */
1439                 reg->BB54 = 0x00000000;
1440                 pltmp[10] = 0x64646464; /* 0x1058 IQ_Alpha */
1441                 reg->BB58 = 0x64646464;
1442                 pltmp[11] = 0xAA28C000; /* 0x105c DC_Cancel */
1443                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1444
1445                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1446                 break;
1447
1448         case RF_MAXIM_2829:
1449                 pltmp[0] = 0x16b47e77; /* 0x1000 AGC_Ctrl1 */
1450                 pltmp[1] = 0x9affaea4; /* 0x1004 AGC_Ctrl2 */
1451                 pltmp[2] = 0x55d00a04; /* 0x1008 AGC_Ctrl3 */
1452                 pltmp[3] = 0xf4ff1632; /* 0x100c AGC_Ctrl4 */
1453                 reg->BB0C = 0xf4ff1632;
1454                 pltmp[4] = 0x0fabe0b7; /* 0x1010 AGC_Ctrl5 */
1455                 pltmp[5] = 0x00caa332; /* 0x1014 AGC_Ctrl6 */
1456                 pltmp[6] = 0xf8632112; /* 0x1018 AGC_Ctrl7 */
1457                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1458                 pltmp[8] = 0x04CC3640; /* 0x1020 AGC_Ctrl9 */
1459                 pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1460                 pltmp[10] = 0x40000528;
1461                 pltmp[11] = 0x232fdf30; /* 0x102c A_ACQ_Ctrl */
1462                 reg->BB2C = 0x232fdf30; /* antenna 1 */
1463                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1464
1465                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1466                 reg->BB30 = 0x00002C54;
1467                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1468                 pltmp[2] = 0x5b2c8769; /* 0x1038 B_TXRX_Ctrl */
1469                 pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1470                 reg->BB3C = 0x00000000;
1471                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1472                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1473                 pltmp[6] = 0x002c2617; /* 0x1048 11b TX RC filter */
1474                 pltmp[7] = 0x0800feff; /* 0x104c 11b TX RC filter */
1475                 pltmp[8] = 0x27106208; /* 0x1050 MODE_Ctrl */
1476                 reg->BB50 = 0x27106208;
1477                 pltmp[9] = 0;           /* 0x1054 */
1478                 reg->BB54 = 0x00000000;
1479                 pltmp[10] = 0x64644a4a; /* 0x1058 IQ_Alpha */
1480                 reg->BB58 = 0x64646464;
1481                 pltmp[11] = 0xAA28C000; /* 0x105c DC_Cancel */
1482                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1483                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1484                 break;
1485         case RF_AIROHA_2230:
1486                 pltmp[0] = 0X16764A77; /* 0x1000 AGC_Ctrl1 */
1487                 pltmp[1] = 0x9affafb2; /* 0x1004 AGC_Ctrl2 */
1488                 pltmp[2] = 0x55d00a04; /* 0x1008 AGC_Ctrl3 */
1489                 pltmp[3] = 0xFFFd203c; /* 0x100c AGC_Ctrl4 */
1490                 reg->BB0C = 0xFFFd203c;
1491                 pltmp[4] = 0X0FBFDCc5; /* 0x1010 AGC_Ctrl5 */
1492                 pltmp[5] = 0x00caa332; /* 0x1014 AGC_Ctrl6 */
1493                 pltmp[6] = 0XF6632111; /* 0x1018 AGC_Ctrl7 */
1494                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1495                 pltmp[8] = 0x04C43640; /* 0x1020 AGC_Ctrl9 */
1496                 pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1497                 pltmp[10] = 0X40000528;
1498                 pltmp[11] = 0x232dfF30; /* 0x102c A_ACQ_Ctrl */
1499                 reg->BB2C = 0x232dfF30; /* antenna 1 */
1500                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1501
1502                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1503                 reg->BB30 = 0x00002C54;
1504                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1505                 pltmp[2] = 0x5B2C8769; /* 0x1038 B_TXRX_Ctrl */
1506                 pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1507                 reg->BB3C = 0x00000000;
1508                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1509                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1510                 pltmp[6] = BB48_DEFAULT_AL2230_11G; /* 0x1048 11b TX RC filter */
1511                 reg->BB48 = BB48_DEFAULT_AL2230_11G; /* 20051221 ch14 */
1512                 pltmp[7] = BB4C_DEFAULT_AL2230_11G; /* 0x104c 11b TX RC filter */
1513                 reg->BB4C = BB4C_DEFAULT_AL2230_11G;
1514                 pltmp[8] = 0x27106200; /* 0x1050 MODE_Ctrl */
1515                 reg->BB50 = 0x27106200;
1516                 pltmp[9] = 0;           /* 0x1054 */
1517                 reg->BB54 = 0x00000000;
1518                 pltmp[10] = 0x52524242; /* 0x1058 IQ_Alpha */
1519                 reg->BB58 = 0x52524242;
1520                 pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1521                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1522
1523                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1524                 break;
1525         case RF_AIROHA_2230S:
1526                 pltmp[0] = 0X16764A77; /* 0x1000 AGC_Ctrl1 */
1527                 pltmp[1] = 0x9affafb2; /* 0x1004 AGC_Ctrl2 */
1528                 pltmp[2] = 0x55d00a04; /* 0x1008 AGC_Ctrl3 */
1529                 pltmp[3] = 0xFFFd203c; /* 0x100c AGC_Ctrl4 */
1530                 reg->BB0C = 0xFFFd203c;
1531                 pltmp[4] = 0X0FBFDCc5; /* 0x1010 AGC_Ctrl5 */
1532                 pltmp[5] = 0x00caa332; /* 0x1014 AGC_Ctrl6 */
1533                 pltmp[6] = 0XF6632111; /* 0x1018 AGC_Ctrl7 */
1534                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1535                 pltmp[8] = 0x04C43640; /* 0x1020 AGC_Ctrl9 */
1536                 pltmp[9] = 0x00002A79; /* 0x1024 AGC_Ctrl10 */
1537                 pltmp[10] = 0X40000528;
1538                 pltmp[11] = 0x232dfF30; /* 0x102c A_ACQ_Ctrl */
1539                 reg->BB2C = 0x232dfF30; /* antenna 1 */
1540                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1541
1542                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1543                 reg->BB30 = 0x00002C54;
1544                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1545                 pltmp[2] = 0x5B2C8769; /* 0x1038 B_TXRX_Ctrl */
1546                 pltmp[3] = 0x00000000; /* 0x103c 11a TX LS filter */
1547                 reg->BB3C = 0x00000000;
1548                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1549                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1550                 pltmp[6] = BB48_DEFAULT_AL2230_11G; /* 0x1048 11b TX RC filter */
1551                 reg->BB48 = BB48_DEFAULT_AL2230_11G; /* ch14 */
1552                 pltmp[7] = BB4C_DEFAULT_AL2230_11G; /* 0x104c 11b TX RC filter */
1553                 reg->BB4C = BB4C_DEFAULT_AL2230_11G;
1554                 pltmp[8] = 0x27106200; /* 0x1050 MODE_Ctrl */
1555                 reg->BB50 = 0x27106200;
1556                 pltmp[9] = 0;           /* 0x1054 */
1557                 reg->BB54 = 0x00000000;
1558                 pltmp[10] = 0x52523232; /* 0x1058 IQ_Alpha */
1559                 reg->BB58 = 0x52523232;
1560                 pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1561                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1562
1563                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1564                 break;
1565         case RF_AIROHA_7230:
1566                 BBProcessor_AL7230_2400(pHwData);
1567
1568                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1569                 break;
1570         case RF_WB_242:
1571         case RF_WB_242_1:
1572                 pltmp[0] = 0x16A8525D; /* 0x1000 AGC_Ctrl1 */
1573                 pltmp[1] = 0x9AFF9ABA; /* 0x1004 AGC_Ctrl2 */
1574                 pltmp[2] = 0x55D00A04; /* 0x1008 AGC_Ctrl3 */
1575                 pltmp[3] = 0xEEE91C32; /* 0x100c AGC_Ctrl4 */
1576                 reg->BB0C = 0xEEE91C32;
1577                 pltmp[4] = 0x0FACDCC5; /* 0x1010 AGC_Ctrl5 */
1578                 pltmp[5] = 0x000AA344; /* 0x1014 AGC_Ctrl6 */
1579                 pltmp[6] = 0x22222221; /* 0x1018 AGC_Ctrl7 */
1580                 pltmp[7] = 0x0FA3F0ED; /* 0x101c AGC_Ctrl8 */
1581                 pltmp[8] = 0x04CC3440; /* 0x1020 AGC_Ctrl9 */
1582                 pltmp[9] = 0xA9002A79; /* 0x1024 AGC_Ctrl10 */
1583                 pltmp[10] = 0x40000528; /* 0x1028 */
1584                 pltmp[11] = 0x23457F30; /* 0x102c A_ACQ_Ctrl */
1585                 reg->BB2C = 0x23457F30;
1586                 Wb35Reg_BurstWrite(pHwData, 0x1000, pltmp, 12, AUTO_INCREMENT);
1587
1588                 pltmp[0] = 0x00002C54; /* 0x1030 B_ACQ_Ctrl */
1589                 reg->BB30 = 0x00002C54;
1590                 pltmp[1] = 0x00C0D6C5; /* 0x1034 A_TXRX_Ctrl */
1591                 pltmp[2] = 0x5B2C8769; /* 0x1038 B_TXRX_Ctrl */
1592                 pltmp[3] = pHwData->BB3c_cal; /* 0x103c 11a TX LS filter */
1593                 reg->BB3C = pHwData->BB3c_cal;
1594                 pltmp[4] = 0x00003F29; /* 0x1040 11a TX LS filter */
1595                 pltmp[5] = 0x0EFEFBFE; /* 0x1044 11a TX LS filter */
1596                 pltmp[6] = BB48_DEFAULT_WB242_11G; /* 0x1048 11b TX RC filter */
1597                 reg->BB48 = BB48_DEFAULT_WB242_11G;
1598                 pltmp[7] = BB4C_DEFAULT_WB242_11G; /* 0x104c 11b TX RC filter */
1599                 reg->BB4C = BB4C_DEFAULT_WB242_11G;
1600                 pltmp[8] = 0x27106208; /* 0x1050 MODE_Ctrl */
1601                 reg->BB50 = 0x27106208;
1602                 pltmp[9] = pHwData->BB54_cal; /* 0x1054 */
1603                 reg->BB54 = pHwData->BB54_cal;
1604                 pltmp[10] = 0x52523131; /* 0x1058 IQ_Alpha */
1605                 reg->BB58 = 0x52523131;
1606                 pltmp[11] = 0xAA0AC000; /* 0x105c DC_Cancel */
1607                 Wb35Reg_BurstWrite(pHwData, 0x1030, pltmp, 12, AUTO_INCREMENT);
1608
1609                 Wb35Reg_Write(pHwData, 0x1070, 0x00000045);
1610                 break;
1611         }
1612
1613         /* Fill the LNA table */
1614         reg->LNAValue[0] = (u8) (reg->BB0C & 0xff);
1615         reg->LNAValue[1] = 0;
1616         reg->LNAValue[2] = (u8) ((reg->BB0C & 0xff00) >> 8);
1617         reg->LNAValue[3] = 0;
1618
1619         /* Fill SQ3 table */
1620         for (i = 0; i < MAX_SQ3_FILTER_SIZE; i++)
1621                 reg->SQ3_filter[i] = 0x2f; /* half of Bit 0 ~ 6 */
1622 }
1623
1624 void set_tx_power_per_channel_max2829(struct hw_data *pHwData,  struct chan_info Channel)
1625 {
1626         RFSynthesizer_SetPowerIndex(pHwData, 100);
1627 }
1628
1629 void set_tx_power_per_channel_al2230(struct hw_data *pHwData,  struct chan_info Channel)
1630 {
1631         u8      index = 100;
1632
1633         if (pHwData->TxVgaFor24[Channel.ChanNo - 1] != 0xff)
1634                 index = pHwData->TxVgaFor24[Channel.ChanNo - 1];
1635
1636         RFSynthesizer_SetPowerIndex(pHwData, index);
1637 }
1638
1639 void set_tx_power_per_channel_al7230(struct hw_data *pHwData,  struct chan_info Channel)
1640 {
1641         u8      i, index = 100;
1642
1643         switch (Channel.band) {
1644         case BAND_TYPE_DSSS:
1645         case BAND_TYPE_OFDM_24:
1646                 if (pHwData->TxVgaFor24[Channel.ChanNo - 1] != 0xff)
1647                         index = pHwData->TxVgaFor24[Channel.ChanNo - 1];
1648                 break;
1649         case BAND_TYPE_OFDM_5:
1650                 for (i = 0; i < 35; i++) {
1651                         if (Channel.ChanNo == pHwData->TxVgaFor50[i].ChanNo) {
1652                                 if (pHwData->TxVgaFor50[i].TxVgaValue != 0xff)
1653                                         index = pHwData->TxVgaFor50[i].TxVgaValue;
1654                                 break;
1655                         }
1656                 }
1657                 break;
1658         }
1659         RFSynthesizer_SetPowerIndex(pHwData, index);
1660 }
1661
1662 void set_tx_power_per_channel_wb242(struct hw_data *pHwData,  struct chan_info Channel)
1663 {
1664         u8      index = 100;
1665
1666         switch (Channel.band) {
1667         case BAND_TYPE_DSSS:
1668         case BAND_TYPE_OFDM_24:
1669                 if (pHwData->TxVgaFor24[Channel.ChanNo - 1] != 0xff)
1670                         index = pHwData->TxVgaFor24[Channel.ChanNo - 1];
1671                 break;
1672         case BAND_TYPE_OFDM_5:
1673                 break;
1674         }
1675         RFSynthesizer_SetPowerIndex(pHwData, index);
1676 }
1677
1678 /*
1679  * ==========================================================================
1680  * RFSynthesizer_SwitchingChannel --
1681  *
1682  * Description:
1683  *   Swithch the RF channel.
1684  *
1685  * Arguments:
1686  *   pHwData    - Handle of the USB Device.
1687  *   Channel    - The channel no.
1688  *
1689  * Return values:
1690  *   None.
1691  * ===========================================================================
1692  */
1693 void RFSynthesizer_SwitchingChannel(struct hw_data *pHwData,  struct chan_info Channel)
1694 {
1695         struct wb35_reg *reg = &pHwData->reg;
1696         u32     pltmp[16]; /* The 16 is the maximum capability of hardware */
1697         u32     count, ltmp;
1698         u8      i, j, number;
1699         u8      ChnlTmp;
1700
1701         switch (pHwData->phy_type) {
1702         case RF_MAXIM_2825:
1703         case RF_MAXIM_V1: /* 11g Winbond 2nd BB(with Phy board (v1) + Maxim 331) */
1704
1705                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 13 */
1706                         for (i = 0; i < 3; i++)
1707                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2825_channel_data_24[Channel.ChanNo-1][i], 18);
1708                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1709                 }
1710                 RFSynthesizer_SetPowerIndex(pHwData, 100);
1711                 break;
1712         case RF_MAXIM_2827:
1713                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 13 */
1714                         for (i = 0; i < 3; i++)
1715                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2827_channel_data_24[Channel.ChanNo-1][i], 18);
1716                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1717                 } else if (Channel.band == BAND_TYPE_OFDM_5) { /* channel 36 ~ 64 */
1718                         ChnlTmp = (Channel.ChanNo - 36) / 4;
1719                         for (i = 0; i < 3; i++)
1720                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2827_channel_data_50[ChnlTmp][i], 18);
1721                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1722                 }
1723                 RFSynthesizer_SetPowerIndex(pHwData, 100);
1724                 break;
1725         case RF_MAXIM_2828:
1726                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 13 */
1727                         for (i = 0; i < 3; i++)
1728                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2828_channel_data_24[Channel.ChanNo-1][i], 18);
1729                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1730                 } else if (Channel.band == BAND_TYPE_OFDM_5) { /* channel 36 ~ 64 */
1731                         ChnlTmp = (Channel.ChanNo - 36) / 4;
1732                         for (i = 0; i < 3; i++)
1733                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2828_channel_data_50[ChnlTmp][i], 18);
1734                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1735                 }
1736                 RFSynthesizer_SetPowerIndex(pHwData, 100);
1737                 break;
1738         case RF_MAXIM_2829:
1739                 if (Channel.band <= BAND_TYPE_OFDM_24) {
1740                         for (i = 0; i < 3; i++)
1741                                 pltmp[i] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2829_channel_data_24[Channel.ChanNo-1][i], 18);
1742                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1743                 } else if (Channel.band == BAND_TYPE_OFDM_5) {
1744                         count = ARRAY_SIZE(max2829_channel_data_50);
1745
1746                         for (i = 0; i < count; i++) {
1747                                 if (max2829_channel_data_50[i][0] == Channel.ChanNo) {
1748                                         for (j = 0; j < 3; j++)
1749                                                 pltmp[j] = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2829_channel_data_50[i][j+1], 18);
1750                                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1751
1752                                         if ((max2829_channel_data_50[i][3] & 0x3FFFF) == 0x2A946) {
1753                                                 ltmp = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse((5 << 18) | 0x2A906, 18);
1754                                                 Wb35Reg_Write(pHwData, 0x0864, ltmp);
1755                                         } else { /* 0x2A9C6 */
1756                                                 ltmp = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse((5 << 18) | 0x2A986, 18);
1757                                                 Wb35Reg_Write(pHwData, 0x0864, ltmp);
1758                                         }
1759                                 }
1760                         }
1761                 }
1762                 set_tx_power_per_channel_max2829(pHwData, Channel);
1763                 break;
1764         case RF_AIROHA_2230:
1765         case RF_AIROHA_2230S:
1766                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 14 */
1767                         for (i = 0; i < 2; i++)
1768                                 pltmp[i] = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse(al2230_channel_data_24[Channel.ChanNo-1][i], 20);
1769                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 2, NO_INCREMENT);
1770                 }
1771                 set_tx_power_per_channel_al2230(pHwData, Channel);
1772                 break;
1773         case RF_AIROHA_7230:
1774                 /* Channel independent registers */
1775                 if (Channel.band != pHwData->band) {
1776                         if (Channel.band <= BAND_TYPE_OFDM_24) {
1777                                 /* Update BB register */
1778                                 BBProcessor_AL7230_2400(pHwData);
1779
1780                                 number = ARRAY_SIZE(al7230_rf_data_24);
1781                                 Set_ChanIndep_RfData_al7230_24(pHwData, pltmp, number);
1782                         } else {
1783                                 /* Update BB register */
1784                                 BBProcessor_AL7230_5000(pHwData);
1785
1786                                 number = ARRAY_SIZE(al7230_rf_data_50);
1787                                 Set_ChanIndep_RfData_al7230_50(pHwData, pltmp, number);
1788                         }
1789
1790                         /* Write to register. number must less and equal than 16 */
1791                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, number, NO_INCREMENT);
1792                         pr_debug("Band changed\n");
1793                 }
1794
1795                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 14 */
1796                         for (i = 0; i < 2; i++)
1797                                 pltmp[i] = (1 << 31) | (0 << 30) | (24 << 24) | (al7230_channel_data_24[Channel.ChanNo-1][i]&0xffffff);
1798                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 2, NO_INCREMENT);
1799                 } else if (Channel.band == BAND_TYPE_OFDM_5) {
1800                         /* Update Reg12 */
1801                         if ((Channel.ChanNo > 64) && (Channel.ChanNo <= 165)) {
1802                                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x00143c;
1803                                 Wb35Reg_Write(pHwData, 0x0864, ltmp);
1804                         } else  { /* reg12 = 0x00147c at Channel 4920 ~ 5320 */
1805                                 ltmp = (1 << 31) | (0 << 30) | (24 << 24) | 0x00147c;
1806                                 Wb35Reg_Write(pHwData, 0x0864, ltmp);
1807                         }
1808
1809                         count = ARRAY_SIZE(al7230_channel_data_5);
1810
1811                         for (i = 0; i < count; i++) {
1812                                 if (al7230_channel_data_5[i][0] == Channel.ChanNo) {
1813                                         for (j = 0; j < 3; j++)
1814                                                 pltmp[j] = (1 << 31) | (0 << 30) | (24 << 24) | (al7230_channel_data_5[i][j+1] & 0xffffff);
1815                                         Wb35Reg_BurstWrite(pHwData, 0x0864, pltmp, 3, NO_INCREMENT);
1816                                 }
1817                         }
1818                 }
1819                 set_tx_power_per_channel_al7230(pHwData, Channel);
1820                 break;
1821         case RF_WB_242:
1822         case RF_WB_242_1:
1823
1824                 if (Channel.band <= BAND_TYPE_OFDM_24) { /* channel 1 ~ 14 */
1825                         ltmp = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse(w89rf242_channel_data_24[Channel.ChanNo-1][0], 24);
1826                         Wb35Reg_Write(pHwData, 0x864, ltmp);
1827                 }
1828                 set_tx_power_per_channel_wb242(pHwData, Channel);
1829                 break;
1830         }
1831
1832         if (Channel.band <= BAND_TYPE_OFDM_24) {
1833                 /* BB: select 2.4 GHz, bit[12-11]=00 */
1834                 reg->BB50 &= ~(BIT(11) | BIT(12));
1835                 Wb35Reg_Write(pHwData, 0x1050, reg->BB50); /* MODE_Ctrl */
1836                 /* MAC: select 2.4 GHz, bit[5]=0 */
1837                 reg->M78_ERPInformation &= ~BIT(5);
1838                 Wb35Reg_Write(pHwData, 0x0878, reg->M78_ERPInformation);
1839                 /* enable 11b Baseband */
1840                 reg->BB30 &= ~BIT(31);
1841                 Wb35Reg_Write(pHwData, 0x1030, reg->BB30);
1842         } else if (Channel.band == BAND_TYPE_OFDM_5) {
1843                 /* BB: select 5 GHz */
1844                 reg->BB50 &= ~(BIT(11) | BIT(12));
1845                 if (Channel.ChanNo <= 64)
1846                         reg->BB50 |= BIT(12);                           /* 10-5.25GHz */
1847                 else if ((Channel.ChanNo >= 100) && (Channel.ChanNo <= 124))
1848                         reg->BB50 |= BIT(11);                           /* 01-5.48GHz */
1849                 else if ((Channel.ChanNo >= 128) && (Channel.ChanNo <= 161))
1850                         reg->BB50 |= (BIT(12) | BIT(11));       /* 11-5.775GHz */
1851                 else    /* Chan 184 ~ 196 will use bit[12-11] = 10 in version sh-src-1.2.25 */
1852                         reg->BB50 |= BIT(12);
1853                 Wb35Reg_Write(pHwData, 0x1050, reg->BB50); /* MODE_Ctrl */
1854
1855                 /* (1) M78 should alway use 2.4G setting when using RF_AIROHA_7230 */
1856                 /* (2) BB30 has been updated previously. */
1857                 if (pHwData->phy_type != RF_AIROHA_7230) {
1858                         /* MAC: select 5 GHz, bit[5]=1 */
1859                         reg->M78_ERPInformation |= BIT(5);
1860                         Wb35Reg_Write(pHwData, 0x0878, reg->M78_ERPInformation);
1861
1862                         /* disable 11b Baseband */
1863                         reg->BB30 |= BIT(31);
1864                         Wb35Reg_Write(pHwData, 0x1030, reg->BB30);
1865                 }
1866         }
1867 }
1868
1869 /*
1870  * Set the tx power directly from DUT GUI, not from the EEPROM.
1871  * Return the current setting
1872  */
1873 u8 RFSynthesizer_SetPowerIndex(struct hw_data *pHwData,  u8 PowerIndex)
1874 {
1875         u32     Band = pHwData->band;
1876         u8      index = 0;
1877
1878         if (pHwData->power_index == PowerIndex)
1879                 return PowerIndex;
1880
1881         if (RF_MAXIM_2825 == pHwData->phy_type) {
1882                 /* Channel 1 - 13 */
1883                 index = RFSynthesizer_SetMaxim2825Power(pHwData, PowerIndex);
1884         } else if (RF_MAXIM_2827 == pHwData->phy_type) {
1885                 if (Band <= BAND_TYPE_OFDM_24)    /* Channel 1 - 13 */
1886                         index = RFSynthesizer_SetMaxim2827_24Power(pHwData, PowerIndex);
1887                 else /* Channel 36 - 64 */
1888                         index = RFSynthesizer_SetMaxim2827_50Power(pHwData, PowerIndex);
1889         } else if (RF_MAXIM_2828 == pHwData->phy_type) {
1890                 if (Band <= BAND_TYPE_OFDM_24) /* Channel 1 - 13 */
1891                         index = RFSynthesizer_SetMaxim2828_24Power(pHwData, PowerIndex);
1892                 else /* Channel 36 - 64 */
1893                         index = RFSynthesizer_SetMaxim2828_50Power(pHwData, PowerIndex);
1894         } else if (RF_AIROHA_2230 == pHwData->phy_type) {
1895                 /* Power index: 0 ~ 63 --- Channel 1 - 14 */
1896                 index = RFSynthesizer_SetAiroha2230Power(pHwData, PowerIndex);
1897                 index = (u8) al2230_txvga_data[index][1];
1898         } else if (RF_AIROHA_2230S == pHwData->phy_type) {
1899                 /* Power index: 0 ~ 63 --- Channel 1 - 14 */
1900                 index = RFSynthesizer_SetAiroha2230Power(pHwData, PowerIndex);
1901                 index = (u8) al2230_txvga_data[index][1];
1902         } else if (RF_AIROHA_7230 == pHwData->phy_type) {
1903                 /* Power index: 0 ~ 63 */
1904                 index = RFSynthesizer_SetAiroha7230Power(pHwData, PowerIndex);
1905                 index = (u8)al7230_txvga_data[index][1];
1906         } else if ((RF_WB_242 == pHwData->phy_type) ||
1907                  (RF_WB_242_1 == pHwData->phy_type)) {
1908                 /* Power index: 0 ~ 19 for original. New range is 0 ~ 33 */
1909                 index = RFSynthesizer_SetWinbond242Power(pHwData, PowerIndex);
1910                 index = (u8)w89rf242_txvga_data[index][1];
1911         }
1912
1913         pHwData->power_index = index;  /* Backup current */
1914         return index;
1915 }
1916
1917 /* -- Sub function */
1918 u8 RFSynthesizer_SetMaxim2828_24Power(struct hw_data *pHwData, u8 index)
1919 {
1920         u32     PowerData;
1921         if (index > 1)
1922                 index = 1;
1923         PowerData = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2828_power_data_24[index], 18);
1924         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1925         return index;
1926 }
1927
1928 u8 RFSynthesizer_SetMaxim2828_50Power(struct hw_data *pHwData, u8 index)
1929 {
1930         u32     PowerData;
1931         if (index > 1)
1932                 index = 1;
1933         PowerData = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2828_power_data_50[index], 18);
1934         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1935         return index;
1936 }
1937
1938 u8 RFSynthesizer_SetMaxim2827_24Power(struct hw_data *pHwData, u8 index)
1939 {
1940         u32     PowerData;
1941         if (index > 1)
1942                 index = 1;
1943         PowerData = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2827_power_data_24[index], 18);
1944         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1945         return index;
1946 }
1947
1948 u8 RFSynthesizer_SetMaxim2827_50Power(struct hw_data *pHwData, u8 index)
1949 {
1950         u32     PowerData;
1951         if (index > 1)
1952                 index = 1;
1953         PowerData = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2827_power_data_50[index], 18);
1954         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1955         return index;
1956 }
1957
1958 u8 RFSynthesizer_SetMaxim2825Power(struct hw_data *pHwData, u8 index)
1959 {
1960         u32     PowerData;
1961         if (index > 1)
1962                 index = 1;
1963         PowerData = (1 << 31) | (0 << 30) | (18 << 24) | BitReverse(max2825_power_data_24[index], 18);
1964         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1965         return index;
1966 }
1967
1968 u8 RFSynthesizer_SetAiroha2230Power(struct hw_data *pHwData, u8 index)
1969 {
1970         u32     PowerData;
1971         u8      i, count;
1972
1973         count = ARRAY_SIZE(al2230_txvga_data);
1974         for (i = 0; i < count; i++) {
1975                 if (al2230_txvga_data[i][1] >= index)
1976                         break;
1977         }
1978         if (i == count)
1979                 i--;
1980
1981         PowerData = (1 << 31) | (0 << 30) | (20 << 24) | BitReverse(al2230_txvga_data[i][0], 20);
1982         Wb35Reg_Write(pHwData, 0x0864, PowerData);
1983         return i;
1984 }
1985
1986 u8 RFSynthesizer_SetAiroha7230Power(struct hw_data *pHwData, u8 index)
1987 {
1988         u32     PowerData;
1989         u8      i, count;
1990
1991         count = ARRAY_SIZE(al7230_txvga_data);
1992         for (i = 0; i < count; i++) {
1993                 if (al7230_txvga_data[i][1] >= index)
1994                         break;
1995         }
1996         if (i == count)
1997                 i--;
1998         PowerData = (1 << 31) | (0 << 30) | (24 << 24) | (al7230_txvga_data[i][0] & 0xffffff);
1999         Wb35Reg_Write(pHwData, 0x0864, PowerData);
2000         return i;
2001 }
2002
2003 u8 RFSynthesizer_SetWinbond242Power(struct hw_data *pHwData, u8 index)
2004 {
2005         u32     PowerData;
2006         u8      i, count;
2007
2008         count = ARRAY_SIZE(w89rf242_txvga_data);
2009         for (i = 0; i < count; i++) {
2010                 if (w89rf242_txvga_data[i][1] >= index)
2011                         break;
2012         }
2013         if (i == count)
2014                 i--;
2015
2016         /* Set TxVga into RF */
2017         PowerData = (1 << 31) | (0 << 30) | (24 << 24) | BitReverse(w89rf242_txvga_data[i][0], 24);
2018         Wb35Reg_Write(pHwData, 0x0864, PowerData);
2019
2020         /* Update BB48 BB4C BB58 for high precision txvga */
2021         Wb35Reg_Write(pHwData, 0x1048, w89rf242_txvga_data[i][2]);
2022         Wb35Reg_Write(pHwData, 0x104c, w89rf242_txvga_data[i][3]);
2023         Wb35Reg_Write(pHwData, 0x1058, w89rf242_txvga_data[i][4]);
2024
2025         return i;
2026 }
2027
2028 /*
2029  * ===========================================================================
2030  * Dxx_initial --
2031  * Mxx_initial --
2032  *
2033  *  Routine Description:
2034  *      Initial the hardware setting and module variable
2035  * ===========================================================================
2036  */
2037 void Dxx_initial(struct hw_data *pHwData)
2038 {
2039         struct wb35_reg *reg = &pHwData->reg;
2040
2041         /*
2042          * Old IC: Single mode only.
2043          * New IC: operation decide by Software set bit[4]. 1:multiple 0: single
2044          */
2045         reg->D00_DmaControl = 0xc0000004;       /* Txon, Rxon, multiple Rx for new 4k DMA */
2046                                                 /* Txon, Rxon, single Rx for old 8k ASIC */
2047         if (!HAL_USB_MODE_BURST(pHwData))
2048                 reg->D00_DmaControl = 0xc0000000; /* Txon, Rxon, single Rx for new 4k DMA */
2049
2050         Wb35Reg_WriteSync(pHwData, 0x0400, reg->D00_DmaControl);
2051 }
2052
2053 void Mxx_initial(struct hw_data *pHwData)
2054 {
2055         struct wb35_reg *reg = &pHwData->reg;
2056         u32     tmp;
2057         u32     pltmp[11];
2058         u16     i;
2059
2060
2061         /*
2062          * ======================================================
2063          * Initial Mxx register
2064          * ======================================================
2065          */
2066
2067         /* M00 bit set */
2068         #ifdef _IBSS_BEACON_SEQ_STICK_
2069         reg->M00_MacControl = 0; /* Solve beacon sequence number stop by software */
2070         #else
2071         reg->M00_MacControl = 0x80000000; /* Solve beacon sequence number stop by hardware */
2072         #endif
2073
2074         /* M24 disable enter power save, BB RxOn and enable NAV attack */
2075         reg->M24_MacControl = 0x08040042;
2076         pltmp[0] = reg->M24_MacControl;
2077
2078         pltmp[1] = 0; /* Skip M28, because no initialize value is required. */
2079
2080         /* M2C CWmin and CWmax setting */
2081         pHwData->cwmin = DEFAULT_CWMIN;
2082         pHwData->cwmax = DEFAULT_CWMAX;
2083         reg->M2C_MacControl = DEFAULT_CWMIN << 10;
2084         reg->M2C_MacControl |= DEFAULT_CWMAX;
2085         pltmp[2] = reg->M2C_MacControl;
2086
2087         /* M30 BSSID */
2088         pltmp[3] = *(u32 *)pHwData->bssid;
2089
2090         /* M34 */
2091         pHwData->AID = DEFAULT_AID;
2092         tmp = *(u16 *) (pHwData->bssid + 4);
2093         tmp |= DEFAULT_AID << 16;
2094         pltmp[4] = tmp;
2095
2096         /* M38 */
2097         reg->M38_MacControl = (DEFAULT_RATE_RETRY_LIMIT << 8) | (DEFAULT_LONG_RETRY_LIMIT << 4) | DEFAULT_SHORT_RETRY_LIMIT;
2098         pltmp[5] = reg->M38_MacControl;
2099
2100         /* M3C */
2101         tmp = (DEFAULT_PIFST << 26) | (DEFAULT_EIFST << 16) | (DEFAULT_DIFST << 8) | (DEFAULT_SIFST << 4) | DEFAULT_OSIFST ;
2102         reg->M3C_MacControl = tmp;
2103         pltmp[6] = tmp;
2104
2105         /* M40 */
2106         pHwData->slot_time_select = DEFAULT_SLOT_TIME;
2107         tmp = (DEFAULT_ATIMWD << 16) | DEFAULT_SLOT_TIME;
2108         reg->M40_MacControl = tmp;
2109         pltmp[7] = tmp;
2110
2111         /* M44 */
2112         tmp = DEFAULT_MAX_TX_MSDU_LIFE_TIME << 10; /* *1024 */
2113         reg->M44_MacControl = tmp;
2114         pltmp[8] = tmp;
2115
2116         /* M48 */
2117         pHwData->BeaconPeriod = DEFAULT_BEACON_INTERVAL;
2118         pHwData->ProbeDelay = DEFAULT_PROBE_DELAY_TIME;
2119         tmp = (DEFAULT_BEACON_INTERVAL << 16) | DEFAULT_PROBE_DELAY_TIME;
2120         reg->M48_MacControl = tmp;
2121         pltmp[9] = tmp;
2122
2123         /* M4C */
2124         reg->M4C_MacStatus = (DEFAULT_PROTOCOL_VERSION << 30) | (DEFAULT_MAC_POWER_STATE << 28) | (DEFAULT_DTIM_ALERT_TIME << 24);
2125         pltmp[10] = reg->M4C_MacStatus;
2126
2127         for (i = 0; i < 11; i++)
2128                 Wb35Reg_WriteSync(pHwData, 0x0824 + i * 4, pltmp[i]);
2129
2130         /* M60 */
2131         Wb35Reg_WriteSync(pHwData, 0x0860, 0x12481248);
2132         reg->M60_MacControl = 0x12481248;
2133
2134         /* M68 */
2135         Wb35Reg_WriteSync(pHwData, 0x0868, 0x00050900);
2136         reg->M68_MacControl = 0x00050900;
2137
2138         /* M98 */
2139         Wb35Reg_WriteSync(pHwData, 0x0898, 0xffff8888);
2140         reg->M98_MacControl = 0xffff8888;
2141 }
2142
2143
2144 void Uxx_power_off_procedure(struct hw_data *pHwData)
2145 {
2146         /* SW, PMU reset and turn off clock */
2147         Wb35Reg_WriteSync(pHwData, 0x03b0, 3);
2148         Wb35Reg_WriteSync(pHwData, 0x03f0, 0xf9);
2149 }
2150
2151 /*Decide the TxVga of every channel */
2152 void GetTxVgaFromEEPROM(struct hw_data *pHwData)
2153 {
2154         u32     i, j, ltmp;
2155         u16     Value[MAX_TXVGA_EEPROM];
2156         u8      *pctmp;
2157         u8      ctmp = 0;
2158
2159         /* Get the entire TxVga setting in EEPROM */
2160         for (i = 0; i < MAX_TXVGA_EEPROM; i++) {
2161                 Wb35Reg_WriteSync(pHwData, 0x03b4, 0x08100000 + 0x00010000 * i);
2162                 Wb35Reg_ReadSync(pHwData, 0x03b4, &ltmp);
2163                 Value[i] = (u16) (ltmp & 0xffff); /* Get 16 bit available */
2164                 Value[i] = cpu_to_le16(Value[i]); /* [7:0]2412 [7:0]2417 .... */
2165         }
2166
2167         /* Adjust the filed which fills with reserved value. */
2168         pctmp = (u8 *) Value;
2169         for (i = 0; i < (MAX_TXVGA_EEPROM * 2); i++) {
2170                 if (pctmp[i] != 0xff)
2171                         ctmp = pctmp[i];
2172                 else
2173                         pctmp[i] = ctmp;
2174         }
2175
2176         /* Adjust WB_242 to WB_242_1 TxVga scale */
2177         if (pHwData->phy_type == RF_WB_242) {
2178                 for (i = 0; i < 4; i++) { /* Only 2412 2437 2462 2484 case must be modified */
2179                         for (j = 0; j < ARRAY_SIZE(w89rf242_txvga_old_mapping); j++) {
2180                                 if (pctmp[i] < (u8) w89rf242_txvga_old_mapping[j][1]) {
2181                                         pctmp[i] = (u8) w89rf242_txvga_old_mapping[j][0];
2182                                         break;
2183                                 }
2184                         }
2185
2186                         if (j == ARRAY_SIZE(w89rf242_txvga_old_mapping))
2187                                 pctmp[i] = (u8)w89rf242_txvga_old_mapping[j-1][0];
2188                 }
2189         }
2190
2191         memcpy(pHwData->TxVgaSettingInEEPROM, pctmp, MAX_TXVGA_EEPROM * 2); /* MAX_TXVGA_EEPROM is u16 count */
2192         EEPROMTxVgaAdjust(pHwData);
2193 }
2194
2195 /*
2196  * This function will affect the TxVga parameter in HAL. If hal_set_current_channel
2197  * or RFSynthesizer_SetPowerIndex be called, new TxVga will take effect.
2198  * TxVgaSettingInEEPROM of sHwData is an u8 array point to EEPROM contain for IS89C35
2199  * This function will use default TxVgaSettingInEEPROM data to calculate new TxVga.
2200  */
2201 void EEPROMTxVgaAdjust(struct hw_data *pHwData)
2202 {
2203         u8      *pTxVga = pHwData->TxVgaSettingInEEPROM;
2204         s16     i, stmp;
2205
2206         /* -- 2.4G -- */
2207         /* channel 1 ~ 5 */
2208         stmp = pTxVga[1] - pTxVga[0];
2209         for (i = 0; i < 5; i++)
2210                 pHwData->TxVgaFor24[i] = pTxVga[0] + stmp * i / 4;
2211         /* channel 6 ~ 10 */
2212         stmp = pTxVga[2] - pTxVga[1];
2213         for (i = 5; i < 10; i++)
2214                 pHwData->TxVgaFor24[i] = pTxVga[1] + stmp * (i - 5) / 4;
2215         /* channel 11 ~ 13 */
2216         stmp = pTxVga[3] - pTxVga[2];
2217         for (i = 10; i < 13; i++)
2218                 pHwData->TxVgaFor24[i] = pTxVga[2] + stmp * (i - 10) / 2;
2219         /* channel 14 */
2220         pHwData->TxVgaFor24[13] = pTxVga[3];
2221
2222         /* -- 5G -- */
2223         if (pHwData->phy_type == RF_AIROHA_7230) {
2224                 /* channel 184 */
2225                 pHwData->TxVgaFor50[0].ChanNo = 184;
2226                 pHwData->TxVgaFor50[0].TxVgaValue = pTxVga[4];
2227                 /* channel 196 */
2228                 pHwData->TxVgaFor50[3].ChanNo = 196;
2229                 pHwData->TxVgaFor50[3].TxVgaValue = pTxVga[5];
2230                 /* interpolate */
2231                 pHwData->TxVgaFor50[1].ChanNo = 188;
2232                 pHwData->TxVgaFor50[2].ChanNo = 192;
2233                 stmp = pTxVga[5] - pTxVga[4];
2234                 pHwData->TxVgaFor50[2].TxVgaValue = pTxVga[5] - stmp / 3;
2235                 pHwData->TxVgaFor50[1].TxVgaValue = pTxVga[5] - stmp * 2 / 3;
2236
2237                 /* channel 16 */
2238                 pHwData->TxVgaFor50[6].ChanNo = 16;
2239                 pHwData->TxVgaFor50[6].TxVgaValue = pTxVga[6];
2240                 pHwData->TxVgaFor50[4].ChanNo = 8;
2241                 pHwData->TxVgaFor50[4].TxVgaValue = pTxVga[6];
2242                 pHwData->TxVgaFor50[5].ChanNo = 12;
2243                 pHwData->TxVgaFor50[5].TxVgaValue = pTxVga[6];
2244
2245                 /* channel 36 */
2246                 pHwData->TxVgaFor50[8].ChanNo = 36;
2247                 pHwData->TxVgaFor50[8].TxVgaValue = pTxVga[7];
2248                 pHwData->TxVgaFor50[7].ChanNo = 34;
2249                 pHwData->TxVgaFor50[7].TxVgaValue = pTxVga[7];
2250                 pHwData->TxVgaFor50[9].ChanNo = 38;
2251                 pHwData->TxVgaFor50[9].TxVgaValue = pTxVga[7];
2252
2253                 /* channel 40 */
2254                 pHwData->TxVgaFor50[10].ChanNo = 40;
2255                 pHwData->TxVgaFor50[10].TxVgaValue = pTxVga[8];
2256                 /* channel 48 */
2257                 pHwData->TxVgaFor50[14].ChanNo = 48;
2258                 pHwData->TxVgaFor50[14].TxVgaValue = pTxVga[9];
2259                 /* interpolate */
2260                 pHwData->TxVgaFor50[11].ChanNo = 42;
2261                 pHwData->TxVgaFor50[12].ChanNo = 44;
2262                 pHwData->TxVgaFor50[13].ChanNo = 46;
2263                 stmp = pTxVga[9] - pTxVga[8];
2264                 pHwData->TxVgaFor50[13].TxVgaValue = pTxVga[9] - stmp / 4;
2265                 pHwData->TxVgaFor50[12].TxVgaValue = pTxVga[9] - stmp * 2 / 4;
2266                 pHwData->TxVgaFor50[11].TxVgaValue = pTxVga[9] - stmp * 3 / 4;
2267
2268                 /* channel 52 */
2269                 pHwData->TxVgaFor50[15].ChanNo = 52;
2270                 pHwData->TxVgaFor50[15].TxVgaValue = pTxVga[10];
2271                 /* channel 64 */
2272                 pHwData->TxVgaFor50[18].ChanNo = 64;
2273                 pHwData->TxVgaFor50[18].TxVgaValue = pTxVga[11];
2274                 /* interpolate */
2275                 pHwData->TxVgaFor50[16].ChanNo = 56;
2276                 pHwData->TxVgaFor50[17].ChanNo = 60;
2277                 stmp = pTxVga[11] - pTxVga[10];
2278                 pHwData->TxVgaFor50[17].TxVgaValue = pTxVga[11] - stmp / 3;
2279                 pHwData->TxVgaFor50[16].TxVgaValue = pTxVga[11] - stmp * 2 / 3;
2280
2281                 /* channel 100 */
2282                 pHwData->TxVgaFor50[19].ChanNo = 100;
2283                 pHwData->TxVgaFor50[19].TxVgaValue = pTxVga[12];
2284                 /* channel 112 */
2285                 pHwData->TxVgaFor50[22].ChanNo = 112;
2286                 pHwData->TxVgaFor50[22].TxVgaValue = pTxVga[13];
2287                 /* interpolate */
2288                 pHwData->TxVgaFor50[20].ChanNo = 104;
2289                 pHwData->TxVgaFor50[21].ChanNo = 108;
2290                 stmp = pTxVga[13] - pTxVga[12];
2291                 pHwData->TxVgaFor50[21].TxVgaValue = pTxVga[13] - stmp / 3;
2292                 pHwData->TxVgaFor50[20].TxVgaValue = pTxVga[13] - stmp * 2 / 3;
2293
2294                 /* channel 128 */
2295                 pHwData->TxVgaFor50[26].ChanNo = 128;
2296                 pHwData->TxVgaFor50[26].TxVgaValue = pTxVga[14];
2297                 /* interpolate */
2298                 pHwData->TxVgaFor50[23].ChanNo = 116;
2299                 pHwData->TxVgaFor50[24].ChanNo = 120;
2300                 pHwData->TxVgaFor50[25].ChanNo = 124;
2301                 stmp = pTxVga[14] - pTxVga[13];
2302                 pHwData->TxVgaFor50[25].TxVgaValue = pTxVga[14] - stmp / 4;
2303                 pHwData->TxVgaFor50[24].TxVgaValue = pTxVga[14] - stmp * 2 / 4;
2304                 pHwData->TxVgaFor50[23].TxVgaValue = pTxVga[14] - stmp * 3 / 4;
2305
2306                 /* channel 140 */
2307                 pHwData->TxVgaFor50[29].ChanNo = 140;
2308                 pHwData->TxVgaFor50[29].TxVgaValue = pTxVga[15];
2309                 /* interpolate */
2310                 pHwData->TxVgaFor50[27].ChanNo = 132;
2311                 pHwData->TxVgaFor50[28].ChanNo = 136;
2312                 stmp = pTxVga[15] - pTxVga[14];
2313                 pHwData->TxVgaFor50[28].TxVgaValue = pTxVga[15] - stmp / 3;
2314                 pHwData->TxVgaFor50[27].TxVgaValue = pTxVga[15] - stmp * 2 / 3;
2315
2316                 /* channel 149 */
2317                 pHwData->TxVgaFor50[30].ChanNo = 149;
2318                 pHwData->TxVgaFor50[30].TxVgaValue = pTxVga[16];
2319                 /* channel 165 */
2320                 pHwData->TxVgaFor50[34].ChanNo = 165;
2321                 pHwData->TxVgaFor50[34].TxVgaValue = pTxVga[17];
2322                 /* interpolate */
2323                 pHwData->TxVgaFor50[31].ChanNo = 153;
2324                 pHwData->TxVgaFor50[32].ChanNo = 157;
2325                 pHwData->TxVgaFor50[33].ChanNo = 161;
2326                 stmp = pTxVga[17] - pTxVga[16];
2327                 pHwData->TxVgaFor50[33].TxVgaValue = pTxVga[17] - stmp / 4;
2328                 pHwData->TxVgaFor50[32].TxVgaValue = pTxVga[17] - stmp * 2 / 4;
2329                 pHwData->TxVgaFor50[31].TxVgaValue = pTxVga[17] - stmp * 3 / 4;
2330         }
2331 }
2332
2333 void BBProcessor_RateChanging(struct hw_data *pHwData,  u8 rate)
2334 {
2335         struct wb35_reg *reg = &pHwData->reg;
2336         unsigned char   Is11bRate;
2337
2338         Is11bRate = (rate % 6) ? 1 : 0;
2339         switch (pHwData->phy_type) {
2340         case RF_AIROHA_2230:
2341         case RF_AIROHA_2230S:
2342                 if (Is11bRate) {
2343                         if ((reg->BB48 != BB48_DEFAULT_AL2230_11B) &&
2344                                 (reg->BB4C != BB4C_DEFAULT_AL2230_11B)) {
2345                                 Wb35Reg_Write(pHwData, 0x1048, BB48_DEFAULT_AL2230_11B);
2346                                 Wb35Reg_Write(pHwData, 0x104c, BB4C_DEFAULT_AL2230_11B);
2347                         }
2348                 } else {
2349                         if ((reg->BB48 != BB48_DEFAULT_AL2230_11G) &&
2350                                 (reg->BB4C != BB4C_DEFAULT_AL2230_11G)) {
2351                                 Wb35Reg_Write(pHwData, 0x1048, BB48_DEFAULT_AL2230_11G);
2352                                 Wb35Reg_Write(pHwData, 0x104c, BB4C_DEFAULT_AL2230_11G);
2353                         }
2354                 }
2355                 break;
2356         case RF_WB_242:
2357                 if (Is11bRate) {
2358                         if ((reg->BB48 != BB48_DEFAULT_WB242_11B) &&
2359                                 (reg->BB4C != BB4C_DEFAULT_WB242_11B)) {
2360                                 reg->BB48 = BB48_DEFAULT_WB242_11B;
2361                                 reg->BB4C = BB4C_DEFAULT_WB242_11B;
2362                                 Wb35Reg_Write(pHwData, 0x1048, BB48_DEFAULT_WB242_11B);
2363                                 Wb35Reg_Write(pHwData, 0x104c, BB4C_DEFAULT_WB242_11B);
2364                         }
2365                 } else {
2366                         if ((reg->BB48 != BB48_DEFAULT_WB242_11G) &&
2367                                 (reg->BB4C != BB4C_DEFAULT_WB242_11G)) {
2368                                 reg->BB48 = BB48_DEFAULT_WB242_11G;
2369                                 reg->BB4C = BB4C_DEFAULT_WB242_11G;
2370                                 Wb35Reg_Write(pHwData, 0x1048, BB48_DEFAULT_WB242_11G);
2371                                 Wb35Reg_Write(pHwData, 0x104c, BB4C_DEFAULT_WB242_11G);
2372                         }
2373                 }
2374                 break;
2375         }
2376 }
2377