drivers/tty/serial/imx.c

   1 /*
   2  *  Driver for Motorola IMX serial ports
   3  *
   4  *  Based on drivers/char/serial.c, by Linus Torvalds, Theodore Ts'o.
   5  *
   6  *  Author: Sascha Hauer <sascha@saschahauer.de>
   7  *  Copyright (C) 2004 Pengutronix
   8  *
   9  *  Copyright (C) 2009 emlix GmbH
  10  *  Author: Fabian Godehardt (added IrDA support for iMX)
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  25  *
  26  * [29-Mar-2005] Mike Lee
  27  * Added hardware handshake
  28  */
  29
  30 #if defined(CONFIG_SERIAL_IMX_CONSOLE) && defined(CONFIG_MAGIC_SYSRQ)
  31 #define SUPPORT_SYSRQ
  32 #endif
  33
  34 #include <linux/module.h>
  35 #include <linux/ioport.h>
  36 #include <linux/init.h>
  37 #include <linux/console.h>
  38 #include <linux/sysrq.h>
  39 #include <linux/platform_device.h>
  40 #include <linux/tty.h>
  41 #include <linux/tty_flip.h>
  42 #include <linux/serial_core.h>
  43 #include <linux/serial.h>
  44 #include <linux/clk.h>
  45 #include <linux/delay.h>
  46 #include <linux/rational.h>
  47 #include <linux/slab.h>
  48 #include <linux/of.h>
  49 #include <linux/of_device.h>
  50 #include <linux/io.h>
  51 #include <linux/dma-mapping.h>
  52
  53 #include <asm/irq.h>
  54 #include <linux/platform_data/serial-imx.h>
  55 #include <linux/platform_data/dma-imx.h>
  56
  57 /* Register definitions */
  58 #define URXD0 0x0  /* Receiver Register */
  59 #define URTX0 0x40 /* Transmitter Register */
  60 #define UCR1  0x80 /* Control Register 1 */
  61 #define UCR2  0x84 /* Control Register 2 */
  62 #define UCR3  0x88 /* Control Register 3 */
  63 #define UCR4  0x8c /* Control Register 4 */
  64 #define UFCR  0x90 /* FIFO Control Register */
  65 #define USR1  0x94 /* Status Register 1 */
  66 #define USR2  0x98 /* Status Register 2 */
  67 #define UESC  0x9c /* Escape Character Register */
  68 #define UTIM  0xa0 /* Escape Timer Register */
  69 #define UBIR  0xa4 /* BRM Incremental Register */
  70 #define UBMR  0xa8 /* BRM Modulator Register */
  71 #define UBRC  0xac /* Baud Rate Count Register */
  72 #define IMX21_ONEMS 0xb0 /* One Millisecond register */
  73 #define IMX1_UTS 0xd0 /* UART Test Register on i.mx1 */
  74 #define IMX21_UTS 0xb4 /* UART Test Register on all other i.mx*/
  75
  76 /* UART Control Register Bit Fields.*/
  77 #define URXD_CHARRDY    (1<<15)
  78 #define URXD_ERR        (1<<14)
  79 #define URXD_OVRRUN     (1<<13)
  80 #define URXD_FRMERR     (1<<12)
  81 #define URXD_BRK        (1<<11)
  82 #define URXD_PRERR      (1<<10)
  83 #define URXD_RX_DATA    (0xFF<<0)
  84 #define UCR1_ADEN       (1<<15) /* Auto detect interrupt */
  85 #define UCR1_ADBR       (1<<14) /* Auto detect baud rate */
  86 #define UCR1_TRDYEN     (1<<13) /* Transmitter ready interrupt enable */
  87 #define UCR1_IDEN       (1<<12) /* Idle condition interrupt */
  88 #define UCR1_ICD_REG(x) (((x) & 3) << 10) /* idle condition detect */
  89 #define UCR1_RRDYEN     (1<<9)  /* Recv ready interrupt enable */
  90 #define UCR1_RDMAEN     (1<<8)  /* Recv ready DMA enable */
  91 #define UCR1_IREN       (1<<7)  /* Infrared interface enable */
  92 #define UCR1_TXMPTYEN   (1<<6)  /* Transimitter empty interrupt enable */
  93 #define UCR1_RTSDEN     (1<<5)  /* RTS delta interrupt enable */
  94 #define UCR1_SNDBRK     (1<<4)  /* Send break */
  95 #define UCR1_TDMAEN     (1<<3)  /* Transmitter ready DMA enable */
  96 #define IMX1_UCR1_UARTCLKEN (1<<2) /* UART clock enabled, i.mx1 only */
  97 #define UCR1_ATDMAEN    (1<<2)  /* Aging DMA Timer Enable */
  98 #define UCR1_DOZE       (1<<1)  /* Doze */
  99 #define UCR1_UARTEN     (1<<0)  /* UART enabled */
 100 #define UCR2_ESCI       (1<<15) /* Escape seq interrupt enable */
 101 #define UCR2_IRTS       (1<<14) /* Ignore RTS pin */
 102 #define UCR2_CTSC       (1<<13) /* CTS pin control */
 103 #define UCR2_CTS        (1<<12) /* Clear to send */
 104 #define UCR2_ESCEN      (1<<11) /* Escape enable */
 105 #define UCR2_PREN       (1<<8)  /* Parity enable */
 106 #define UCR2_PROE       (1<<7)  /* Parity odd/even */
 107 #define UCR2_STPB       (1<<6)  /* Stop */
 108 #define UCR2_WS         (1<<5)  /* Word size */
 109 #define UCR2_RTSEN      (1<<4)  /* Request to send interrupt enable */
 110 #define UCR2_ATEN       (1<<3)  /* Aging Timer Enable */
 111 #define UCR2_TXEN       (1<<2)  /* Transmitter enabled */
 112 #define UCR2_RXEN       (1<<1)  /* Receiver enabled */
 113 #define UCR2_SRST       (1<<0)  /* SW reset */
 114 #define UCR3_DTREN      (1<<13) /* DTR interrupt enable */
 115 #define UCR3_PARERREN   (1<<12) /* Parity enable */
 116 #define UCR3_FRAERREN   (1<<11) /* Frame error interrupt enable */
 117 #define UCR3_DSR        (1<<10) /* Data set ready */
 118 #define UCR3_DCD        (1<<9)  /* Data carrier detect */
 119 #define UCR3_RI         (1<<8)  /* Ring indicator */
 120 #define UCR3_ADNIMP     (1<<7)  /* Autobaud Detection Not Improved */
 121 #define UCR3_RXDSEN     (1<<6)  /* Receive status interrupt enable */
 122 #define UCR3_AIRINTEN   (1<<5)  /* Async IR wake interrupt enable */
 123 #define UCR3_AWAKEN     (1<<4)  /* Async wake interrupt enable */
 124 #define IMX21_UCR3_RXDMUXSEL    (1<<2)  /* RXD Muxed Input Select */
 125 #define UCR3_INVT       (1<<1)  /* Inverted Infrared transmission */
 126 #define UCR3_BPEN       (1<<0)  /* Preset registers enable */
 127 #define UCR4_CTSTL_SHF  10      /* CTS trigger level shift */
 128 #define UCR4_CTSTL_MASK 0x3F    /* CTS trigger is 6 bits wide */
 129 #define UCR4_INVR       (1<<9)  /* Inverted infrared reception */
 130 #define UCR4_ENIRI      (1<<8)  /* Serial infrared interrupt enable */
 131 #define UCR4_WKEN       (1<<7)  /* Wake interrupt enable */
 132 #define UCR4_REF16      (1<<6)  /* Ref freq 16 MHz */
 133 #define UCR4_IDDMAEN    (1<<6)  /* DMA IDLE Condition Detected */
 134 #define UCR4_IRSC       (1<<5)  /* IR special case */
 135 #define UCR4_TCEN       (1<<3)  /* Transmit complete interrupt enable */
 136 #define UCR4_BKEN       (1<<2)  /* Break condition interrupt enable */
 137 #define UCR4_OREN       (1<<1)  /* Receiver overrun interrupt enable */
 138 #define UCR4_DREN       (1<<0)  /* Recv data ready interrupt enable */
 139 #define UFCR_RXTL_SHF   0       /* Receiver trigger level shift */
 140 #define UFCR_DCEDTE     (1<<6)  /* DCE/DTE mode select */
 141 #define UFCR_RFDIV      (7<<7)  /* Reference freq divider mask */
 142 #define UFCR_RFDIV_REG(x)       (((x) < 7 ? 6 - (x) : 6) << 7)
 143 #define UFCR_TXTL_SHF   10      /* Transmitter trigger level shift */
 144 #define USR1_PARITYERR  (1<<15) /* Parity error interrupt flag */
 145 #define USR1_RTSS       (1<<14) /* RTS pin status */
 146 #define USR1_TRDY       (1<<13) /* Transmitter ready interrupt/dma flag */
 147 #define USR1_RTSD       (1<<12) /* RTS delta */
 148 #define USR1_ESCF       (1<<11) /* Escape seq interrupt flag */
 149 #define USR1_FRAMERR    (1<<10) /* Frame error interrupt flag */
 150 #define USR1_RRDY       (1<<9)   /* Receiver ready interrupt/dma flag */
 151 #define USR1_TIMEOUT    (1<<7)   /* Receive timeout interrupt status */
 152 #define USR1_RXDS        (1<<6)  /* Receiver idle interrupt flag */
 153 #define USR1_AIRINT      (1<<5)  /* Async IR wake interrupt flag */
 154 #define USR1_AWAKE       (1<<4)  /* Aysnc wake interrupt flag */
 155 #define USR2_ADET        (1<<15) /* Auto baud rate detect complete */
 156 #define USR2_TXFE        (1<<14) /* Transmit buffer FIFO empty */
 157 #define USR2_DTRF        (1<<13) /* DTR edge interrupt flag */
 158 #define USR2_IDLE        (1<<12) /* Idle condition */
 159 #define USR2_IRINT       (1<<8)  /* Serial infrared interrupt flag */
 160 #define USR2_WAKE        (1<<7)  /* Wake */
 161 #define USR2_RTSF        (1<<4)  /* RTS edge interrupt flag */
 162 #define USR2_TXDC        (1<<3)  /* Transmitter complete */
 163 #define USR2_BRCD        (1<<2)  /* Break condition */
 164 #define USR2_ORE        (1<<1)   /* Overrun error */
 165 #define USR2_RDR        (1<<0)   /* Recv data ready */
 166 #define UTS_FRCPERR     (1<<13) /* Force parity error */
 167 #define UTS_LOOP        (1<<12)  /* Loop tx and rx */
 168 #define UTS_TXEMPTY      (1<<6)  /* TxFIFO empty */
 169 #define UTS_RXEMPTY      (1<<5)  /* RxFIFO empty */
 170 #define UTS_TXFULL       (1<<4)  /* TxFIFO full */
 171 #define UTS_RXFULL       (1<<3)  /* RxFIFO full */
 172 #define UTS_SOFTRST      (1<<0)  /* Software reset */
 173
 174 /* We've been assigned a range on the "Low-density serial ports" major */
 175 #define SERIAL_IMX_MAJOR        207
 176 #define MINOR_START             16
 177 #define DEV_NAME                "ttymxc"
 178
 179 /*
 180  * This determines how often we check the modem status signals
 181  * for any change.  They generally aren't connected to an IRQ
 182  * so we have to poll them.  We also check immediately before
 183  * filling the TX fifo incase CTS has been dropped.
 184  */
 185 #define MCTRL_TIMEOUT   (250*HZ/1000)
 186
 187 #define DRIVER_NAME "IMX-uart"
 188
 189 #define UART_NR 8
 190
 191 /* i.mx21 type uart runs on all i.mx except i.mx1 */
 192 enum imx_uart_type {
 193         IMX1_UART,
 194         IMX21_UART,
 195         IMX6Q_UART,
 196 };
 197
 198 /* device type dependent stuff */
 199 struct imx_uart_data {
 200         unsigned uts_reg;
 201         enum imx_uart_type devtype;
 202 };
 203
 204 struct imx_port {
 205         struct uart_port        port;
 206         struct timer_list       timer;
 207         unsigned int            old_status;
 208         int                     txirq, rxirq, rtsirq;
 209         unsigned int            have_rtscts:1;
 210         unsigned int            dte_mode:1;
 211         unsigned int            use_irda:1;
 212         unsigned int            irda_inv_rx:1;
 213         unsigned int            irda_inv_tx:1;
 214         unsigned short          trcv_delay; /* transceiver delay */
 215         struct clk              *clk_ipg;
 216         struct clk              *clk_per;
 217         const struct imx_uart_data *devdata;
 218
 219         /* DMA fields */
 220         unsigned int            dma_is_inited:1;
 221         unsigned int            dma_is_enabled:1;
 222         unsigned int            dma_is_rxing:1;
 223         unsigned int            dma_is_txing:1;
 224         struct dma_chan         *dma_chan_rx, *dma_chan_tx;
 225         struct scatterlist      rx_sgl, tx_sgl[2];
 226         void                    *rx_buf;
 227         unsigned int            tx_bytes;
 228         unsigned int            dma_tx_nents;
 229         wait_queue_head_t       dma_wait;
 230 };
 231
 232 struct imx_port_ucrs {
 233         unsigned int    ucr1;
 234         unsigned int    ucr2;
 235         unsigned int    ucr3;
 236 };
 237
 238 #ifdef CONFIG_IRDA
 239 #define USE_IRDA(sport) ((sport)->use_irda)
 240 #else
 241 #define USE_IRDA(sport) (0)
 242 #endif
 243
 244 static struct imx_uart_data imx_uart_devdata[] = {
 245         [IMX1_UART] = {
 246                 .uts_reg = IMX1_UTS,
 247                 .devtype = IMX1_UART,
 248         },
 249         [IMX21_UART] = {
 250                 .uts_reg = IMX21_UTS,
 251                 .devtype = IMX21_UART,
 252         },
 253         [IMX6Q_UART] = {
 254                 .uts_reg = IMX21_UTS,
 255                 .devtype = IMX6Q_UART,
 256         },
 257 };
 258
 259 static struct platform_device_id imx_uart_devtype[] = {
 260         {
 261                 .name = "imx1-uart",
 262                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX1_UART],
 263         }, {
 264                 .name = "imx21-uart",
 265                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX21_UART],
 266         }, {
 267                 .name = "imx6q-uart",
 268                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX6Q_UART],
 269         }, {
 270                 /* sentinel */
 271         }
 272 };
 273 MODULE_DEVICE_TABLE(platform, imx_uart_devtype);
 274
 275 static struct of_device_id imx_uart_dt_ids[] = {
 276         { .compatible = "fsl,imx6q-uart", .data = &imx_uart_devdata[IMX6Q_UART], },
 277         { .compatible = "fsl,imx1-uart", .data = &imx_uart_devdata[IMX1_UART], },
 278         { .compatible = "fsl,imx21-uart", .data = &imx_uart_devdata[IMX21_UART], },
 279         { /* sentinel */ }
 280 };
 281 MODULE_DEVICE_TABLE(of, imx_uart_dt_ids);
 282
 283 static inline unsigned uts_reg(struct imx_port *sport)
 284 {
 285         return sport->devdata->uts_reg;
 286 }
 287
 288 static inline int is_imx1_uart(struct imx_port *sport)
 289 {
 290         return sport->devdata->devtype == IMX1_UART;
 291 }
 292
 293 static inline int is_imx21_uart(struct imx_port *sport)
 294 {
 295         return sport->devdata->devtype == IMX21_UART;
 296 }
 297
 298 static inline int is_imx6q_uart(struct imx_port *sport)
 299 {
 300         return sport->devdata->devtype == IMX6Q_UART;
 301 }
 302 /*
 303  * Save and restore functions for UCR1, UCR2 and UCR3 registers
 304  */
 305 #if defined(CONFIG_CONSOLE_POLL) || defined(CONFIG_SERIAL_IMX_CONSOLE)
 306 static void imx_port_ucrs_save(struct uart_port *port,
 307                                struct imx_port_ucrs *ucr)
 308 {
 309         /* save control registers */
 310         ucr->ucr1 = readl(port->membase + UCR1);
 311         ucr->ucr2 = readl(port->membase + UCR2);
 312         ucr->ucr3 = readl(port->membase + UCR3);
 313 }
 314
 315 static void imx_port_ucrs_restore(struct uart_port *port,
 316                                   struct imx_port_ucrs *ucr)
 317 {
 318         /* restore control registers */
 319         writel(ucr->ucr1, port->membase + UCR1);
 320         writel(ucr->ucr2, port->membase + UCR2);
 321         writel(ucr->ucr3, port->membase + UCR3);
 322 }
 323 #endif
 324
 325 /*
 326  * Handle any change of modem status signal since we were last called.
 327  */
 328 static void imx_mctrl_check(struct imx_port *sport)
 329 {
 330         unsigned int status, changed;
 331
 332         status = sport->port.ops->get_mctrl(&sport->port);
 333         changed = status ^ sport->old_status;
 334
 335         if (changed == 0)
 336                 return;
 337
 338         sport->old_status = status;
 339
 340         if (changed & TIOCM_RI)
 341                 sport->port.icount.rng++;
 342         if (changed & TIOCM_DSR)
 343                 sport->port.icount.dsr++;
 344         if (changed & TIOCM_CAR)
 345                 uart_handle_dcd_change(&sport->port, status & TIOCM_CAR);
 346         if (changed & TIOCM_CTS)
 347                 uart_handle_cts_change(&sport->port, status & TIOCM_CTS);
 348
 349         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 350 }
 351
 352 /*
 353  * This is our per-port timeout handler, for checking the
 354  * modem status signals.
 355  */
 356 static void imx_timeout(unsigned long data)
 357 {
 358         struct imx_port *sport = (struct imx_port *)data;
 359         unsigned long flags;
 360
 361         if (sport->port.state) {
 362                 spin_lock_irqsave(&sport->port.lock, flags);
 363                 imx_mctrl_check(sport);
 364                 spin_unlock_irqrestore(&sport->port.lock, flags);
 365
 366                 mod_timer(&sport->timer, jiffies + MCTRL_TIMEOUT);
 367         }
 368 }
 369
 370 /*
 371  * interrupts disabled on entry
 372  */
 373 static void imx_stop_tx(struct uart_port *port)
 374 {
 375         struct imx_port *sport = (struct imx_port *)port;
 376         unsigned long temp;
 377
 378         if (USE_IRDA(sport)) {
 379                 /* half duplex - wait for end of transmission */
 380                 int n = 256;
 381                 while ((--n > 0) &&
 382                       !(readl(sport->port.membase + USR2) & USR2_TXDC)) {
 383                         udelay(5);
 384                         barrier();
 385                 }
 386                 /*
 387                  * irda transceiver - wait a bit more to avoid
 388                  * cutoff, hardware dependent
 389                  */
 390                 udelay(sport->trcv_delay);
 391
 392                 /*
 393                  * half duplex - reactivate receive mode,
 394                  * flush receive pipe echo crap
 395                  */
 396                 if (readl(sport->port.membase + USR2) & USR2_TXDC) {
 397                         temp = readl(sport->port.membase + UCR1);
 398                         temp &= ~(UCR1_TXMPTYEN | UCR1_TRDYEN);
 399                         writel(temp, sport->port.membase + UCR1);
 400
 401                         temp = readl(sport->port.membase + UCR4);
 402                         temp &= ~(UCR4_TCEN);
 403                         writel(temp, sport->port.membase + UCR4);
 404
 405                         while (readl(sport->port.membase + URXD0) &
 406                                URXD_CHARRDY)
 407                                 barrier();
 408
 409                         temp = readl(sport->port.membase + UCR1);
 410                         temp |= UCR1_RRDYEN;
 411                         writel(temp, sport->port.membase + UCR1);
 412
 413                         temp = readl(sport->port.membase + UCR4);
 414                         temp |= UCR4_DREN;
 415                         writel(temp, sport->port.membase + UCR4);
 416                 }
 417                 return;
 418         }
 419
 420         /*
 421          * We are maybe in the SMP context, so if the DMA TX thread is running
 422          * on other cpu, we have to wait for it to finish.
 423          */
 424         if (sport->dma_is_enabled && sport->dma_is_txing)
 425                 return;
 426
 427         temp = readl(sport->port.membase + UCR1);
 428         writel(temp & ~UCR1_TXMPTYEN, sport->port.membase + UCR1);
 429 }
 430
 431 /*
 432  * interrupts disabled on entry
 433  */
 434 static void imx_stop_rx(struct uart_port *port)
 435 {
 436         struct imx_port *sport = (struct imx_port *)port;
 437         unsigned long temp;
 438
 439         /*
 440          * We are maybe in the SMP context, so if the DMA TX thread is running
 441          * on other cpu, we have to wait for it to finish.
 442          */
 443         if (sport->dma_is_enabled && sport->dma_is_rxing)
 444                 return;
 445
 446         temp = readl(sport->port.membase + UCR2);
 447         writel(temp & ~UCR2_RXEN, sport->port.membase + UCR2);
 448
 449         /* disable the `Receiver Ready Interrrupt` */
 450         temp = readl(sport->port.membase + UCR1);
 451         writel(temp & ~UCR1_RRDYEN, sport->port.membase + UCR1);
 452 }
 453
 454 /*
 455  * Set the modem control timer to fire immediately.
 456  */
 457 static void imx_enable_ms(struct uart_port *port)
 458 {
 459         struct imx_port *sport = (struct imx_port *)port;
 460
 461         mod_timer(&sport->timer, jiffies);
 462 }
 463
 464 static inline void imx_transmit_buffer(struct imx_port *sport)
 465 {
 466         struct circ_buf *xmit = &sport->port.state->xmit;
 467
 468         if (sport->port.x_char) {
 469                 /* Send next char */
 470                 writel(sport->port.x_char, sport->port.membase + URTX0);
 471                 return;
 472         }
 473
 474         if (uart_circ_empty(xmit) || uart_tx_stopped(&sport->port)) {
 475                 imx_stop_tx(&sport->port);
 476                 return;
 477         }
 478
 479         while (!uart_circ_empty(xmit) &&
 480                !(readl(sport->port.membase + uts_reg(sport)) & UTS_TXFULL)) {
 481                 /* send xmit->buf[xmit->tail]
 482                  * out the port here */
 483                 writel(xmit->buf[xmit->tail], sport->port.membase + URTX0);
 484                 xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 485                 sport->port.icount.tx++;
 486         }
 487
 488         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 489                 uart_write_wakeup(&sport->port);
 490
 491         if (uart_circ_empty(xmit))
 492                 imx_stop_tx(&sport->port);
 493 }
 494
 495 static void dma_tx_callback(void *data)
 496 {
 497         struct imx_port *sport = data;
 498         struct scatterlist *sgl = &sport->tx_sgl[0];
 499         struct circ_buf *xmit = &sport->port.state->xmit;
 500         unsigned long flags;
 501
 502         dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 503
 504         sport->dma_is_txing = 0;
 505
 506         /* update the stat */
 507         spin_lock_irqsave(&sport->port.lock, flags);
 508         xmit->tail = (xmit->tail + sport->tx_bytes) & (UART_XMIT_SIZE - 1);
 509         sport->port.icount.tx += sport->tx_bytes;
 510         spin_unlock_irqrestore(&sport->port.lock, flags);
 511
 512         dev_dbg(sport->port.dev, "we finish the TX DMA.\n");
 513
 514         uart_write_wakeup(&sport->port);
 515
 516         if (waitqueue_active(&sport->dma_wait)) {
 517                 wake_up(&sport->dma_wait);
 518                 dev_dbg(sport->port.dev, "exit in %s.\n", __func__);
 519                 return;
 520         }
 521 }
 522
 523 static void imx_dma_tx(struct imx_port *sport)
 524 {
 525         struct circ_buf *xmit = &sport->port.state->xmit;
 526         struct scatterlist *sgl = sport->tx_sgl;
 527         struct dma_async_tx_descriptor *desc;
 528         struct dma_chan *chan = sport->dma_chan_tx;
 529         struct device *dev = sport->port.dev;
 530         enum dma_status status;
 531         int ret;
 532
 533         status = dmaengine_tx_status(chan, (dma_cookie_t)0, NULL);
 534         if (DMA_IN_PROGRESS == status)
 535                 return;
 536
 537         sport->tx_bytes = uart_circ_chars_pending(xmit);
 538
 539         if (xmit->tail > xmit->head && xmit->head > 0) {
 540                 sport->dma_tx_nents = 2;
 541                 sg_init_table(sgl, 2);
 542                 sg_set_buf(sgl, xmit->buf + xmit->tail,
 543                                 UART_XMIT_SIZE - xmit->tail);
 544                 sg_set_buf(sgl + 1, xmit->buf, xmit->head);
 545         } else {
 546                 sport->dma_tx_nents = 1;
 547                 sg_init_one(sgl, xmit->buf + xmit->tail, sport->tx_bytes);
 548         }
 549
 550         ret = dma_map_sg(dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 551         if (ret == 0) {
 552                 dev_err(dev, "DMA mapping error for TX.\n");
 553                 return;
 554         }
 555         desc = dmaengine_prep_slave_sg(chan, sgl, sport->dma_tx_nents,
 556                                         DMA_MEM_TO_DEV, DMA_PREP_INTERRUPT);
 557         if (!desc) {
 558                 dev_err(dev, "We cannot prepare for the TX slave dma!\n");
 559                 return;
 560         }
 561         desc->callback = dma_tx_callback;
 562         desc->callback_param = sport;
 563
 564         dev_dbg(dev, "TX: prepare to send %lu bytes by DMA.\n",
 565                         uart_circ_chars_pending(xmit));
 566         /* fire it */
 567         sport->dma_is_txing = 1;
 568         dmaengine_submit(desc);
 569         dma_async_issue_pending(chan);
 570         return;
 571 }
 572
 573 /*
 574  * interrupts disabled on entry
 575  */
 576 static void imx_start_tx(struct uart_port *port)
 577 {
 578         struct imx_port *sport = (struct imx_port *)port;
 579         unsigned long temp;
 580
 581         if (USE_IRDA(sport)) {
 582                 /* half duplex in IrDA mode; have to disable receive mode */
 583                 temp = readl(sport->port.membase + UCR4);
 584                 temp &= ~(UCR4_DREN);
 585                 writel(temp, sport->port.membase + UCR4);
 586
 587                 temp = readl(sport->port.membase + UCR1);
 588                 temp &= ~(UCR1_RRDYEN);
 589                 writel(temp, sport->port.membase + UCR1);
 590         }
 591         /* Clear any pending ORE flag before enabling interrupt */
 592         temp = readl(sport->port.membase + USR2);
 593         writel(temp | USR2_ORE, sport->port.membase + USR2);
 594
 595         temp = readl(sport->port.membase + UCR4);
 596         temp |= UCR4_OREN;
 597         writel(temp, sport->port.membase + UCR4);
 598
 599         if (!sport->dma_is_enabled) {
 600                 temp = readl(sport->port.membase + UCR1);
 601                 writel(temp | UCR1_TXMPTYEN, sport->port.membase + UCR1);
 602         }
 603
 604         if (USE_IRDA(sport)) {
 605                 temp = readl(sport->port.membase + UCR1);
 606                 temp |= UCR1_TRDYEN;
 607                 writel(temp, sport->port.membase + UCR1);
 608
 609                 temp = readl(sport->port.membase + UCR4);
 610                 temp |= UCR4_TCEN;
 611                 writel(temp, sport->port.membase + UCR4);
 612         }
 613
 614         if (sport->dma_is_enabled) {
 615                 /* FIXME: port->x_char must be transmitted if != 0 */
 616                 if (!uart_circ_empty(&port->state->xmit) &&
 617                     !uart_tx_stopped(port))
 618                         imx_dma_tx(sport);
 619                 return;
 620         }
 621
 622         if (readl(sport->port.membase + uts_reg(sport)) & UTS_TXEMPTY)
 623                 imx_transmit_buffer(sport);
 624 }
 625
 626 static irqreturn_t imx_rtsint(int irq, void *dev_id)
 627 {
 628         struct imx_port *sport = dev_id;
 629         unsigned int val;
 630         unsigned long flags;
 631
 632         spin_lock_irqsave(&sport->port.lock, flags);
 633
 634         writel(USR1_RTSD, sport->port.membase + USR1);
 635         val = readl(sport->port.membase + USR1) & USR1_RTSS;
 636         uart_handle_cts_change(&sport->port, !!val);
 637         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 638
 639         spin_unlock_irqrestore(&sport->port.lock, flags);
 640         return IRQ_HANDLED;
 641 }
 642
 643 static irqreturn_t imx_txint(int irq, void *dev_id)
 644 {
 645         struct imx_port *sport = dev_id;
 646         unsigned long flags;
 647
 648         spin_lock_irqsave(&sport->port.lock, flags);
 649         imx_transmit_buffer(sport);
 650         spin_unlock_irqrestore(&sport->port.lock, flags);
 651         return IRQ_HANDLED;
 652 }
 653
 654 static irqreturn_t imx_rxint(int irq, void *dev_id)
 655 {
 656         struct imx_port *sport = dev_id;
 657         unsigned int rx, flg, ignored = 0;
 658         struct tty_port *port = &sport->port.state->port;
 659         unsigned long flags, temp;
 660
 661         spin_lock_irqsave(&sport->port.lock, flags);
 662
 663         while (readl(sport->port.membase + USR2) & USR2_RDR) {
 664                 flg = TTY_NORMAL;
 665                 sport->port.icount.rx++;
 666
 667                 rx = readl(sport->port.membase + URXD0);
 668
 669                 temp = readl(sport->port.membase + USR2);
 670                 if (temp & USR2_BRCD) {
 671                         writel(USR2_BRCD, sport->port.membase + USR2);
 672                         if (uart_handle_break(&sport->port))
 673                                 continue;
 674                 }
 675
 676                 if (uart_handle_sysrq_char(&sport->port, (unsigned char)rx))
 677                         continue;
 678
 679                 if (unlikely(rx & URXD_ERR)) {
 680                         if (rx & URXD_BRK)
 681                                 sport->port.icount.brk++;
 682                         else if (rx & URXD_PRERR)
 683                                 sport->port.icount.parity++;
 684                         else if (rx & URXD_FRMERR)
 685                                 sport->port.icount.frame++;
 686                         if (rx & URXD_OVRRUN)
 687                                 sport->port.icount.overrun++;
 688
 689                         if (rx & sport->port.ignore_status_mask) {
 690                                 if (++ignored > 100)
 691                                         goto out;
 692                                 continue;
 693                         }
 694
 695                         rx &= sport->port.read_status_mask;
 696
 697                         if (rx & URXD_BRK)
 698                                 flg = TTY_BREAK;
 699                         else if (rx & URXD_PRERR)
 700                                 flg = TTY_PARITY;
 701                         else if (rx & URXD_FRMERR)
 702                                 flg = TTY_FRAME;
 703                         if (rx & URXD_OVRRUN)
 704                                 flg = TTY_OVERRUN;
 705
 706 #ifdef SUPPORT_SYSRQ
 707                         sport->port.sysrq = 0;
 708 #endif
 709                 }
 710
 711                 tty_insert_flip_char(port, rx, flg);
 712         }
 713
 714 out:
 715         spin_unlock_irqrestore(&sport->port.lock, flags);
 716         tty_flip_buffer_push(port);
 717         return IRQ_HANDLED;
 718 }
 719
 720 static int start_rx_dma(struct imx_port *sport);
 721 /*
 722  * If the RXFIFO is filled with some data, and then we
 723  * arise a DMA operation to receive them.
 724  */
 725 static void imx_dma_rxint(struct imx_port *sport)
 726 {
 727         unsigned long temp;
 728
 729         temp = readl(sport->port.membase + USR2);
 730         if ((temp & USR2_RDR) && !sport->dma_is_rxing) {
 731                 sport->dma_is_rxing = 1;
 732
 733                 /* disable the `Recerver Ready Interrrupt` */
 734                 temp = readl(sport->port.membase + UCR1);
 735                 temp &= ~(UCR1_RRDYEN);
 736                 writel(temp, sport->port.membase + UCR1);
 737
 738                 /* tell the DMA to receive the data. */
 739                 start_rx_dma(sport);
 740         }
 741 }
 742
 743 static irqreturn_t imx_int(int irq, void *dev_id)
 744 {
 745         struct imx_port *sport = dev_id;
 746         unsigned int sts;
 747         unsigned int sts2;
 748
 749         sts = readl(sport->port.membase + USR1);
 750
 751         if (sts & USR1_RRDY) {
 752                 if (sport->dma_is_enabled)
 753                         imx_dma_rxint(sport);
 754                 else
 755                         imx_rxint(irq, dev_id);
 756         }
 757
 758         if (sts & USR1_TRDY &&
 759                         readl(sport->port.membase + UCR1) & UCR1_TXMPTYEN)
 760                 imx_txint(irq, dev_id);
 761
 762         if (sts & USR1_RTSD)
 763                 imx_rtsint(irq, dev_id);
 764
 765         if (sts & USR1_AWAKE)
 766                 writel(USR1_AWAKE, sport->port.membase + USR1);
 767
 768         sts2 = readl(sport->port.membase + USR2);
 769         if (sts2 & USR2_ORE) {
 770                 dev_err(sport->port.dev, "Rx FIFO overrun\n");
 771                 sport->port.icount.overrun++;
 772                 writel(sts2 | USR2_ORE, sport->port.membase + USR2);
 773         }
 774
 775         return IRQ_HANDLED;
 776 }
 777
 778 /*
 779  * Return TIOCSER_TEMT when transmitter is not busy.
 780  */
 781 static unsigned int imx_tx_empty(struct uart_port *port)
 782 {
 783         struct imx_port *sport = (struct imx_port *)port;
 784         unsigned int ret;
 785
 786         ret = (readl(sport->port.membase + USR2) & USR2_TXDC) ?  TIOCSER_TEMT : 0;
 787
 788         /* If the TX DMA is working, return 0. */
 789         if (sport->dma_is_enabled && sport->dma_is_txing)
 790                 ret = 0;
 791
 792         return ret;
 793 }
 794
 795 /*
 796  * We have a modem side uart, so the meanings of RTS and CTS are inverted.
 797  */
 798 static unsigned int imx_get_mctrl(struct uart_port *port)
 799 {
 800         struct imx_port *sport = (struct imx_port *)port;
 801         unsigned int tmp = TIOCM_DSR | TIOCM_CAR;
 802
 803         if (readl(sport->port.membase + USR1) & USR1_RTSS)
 804                 tmp |= TIOCM_CTS;
 805
 806         if (readl(sport->port.membase + UCR2) & UCR2_CTS)
 807                 tmp |= TIOCM_RTS;
 808
 809         if (readl(sport->port.membase + uts_reg(sport)) & UTS_LOOP)
 810                 tmp |= TIOCM_LOOP;
 811
 812         return tmp;
 813 }
 814
 815 static void imx_set_mctrl(struct uart_port *port, unsigned int mctrl)
 816 {
 817         struct imx_port *sport = (struct imx_port *)port;
 818         unsigned long temp;
 819
 820         temp = readl(sport->port.membase + UCR2) & ~(UCR2_CTS | UCR2_CTSC);
 821         if (mctrl & TIOCM_RTS)
 822                 temp |= UCR2_CTS | UCR2_CTSC;
 823
 824         writel(temp, sport->port.membase + UCR2);
 825
 826         temp = readl(sport->port.membase + uts_reg(sport)) & ~UTS_LOOP;
 827         if (mctrl & TIOCM_LOOP)
 828                 temp |= UTS_LOOP;
 829         writel(temp, sport->port.membase + uts_reg(sport));
 830 }
 831
 832 /*
 833  * Interrupts always disabled.
 834  */
 835 static void imx_break_ctl(struct uart_port *port, int break_state)
 836 {
 837         struct imx_port *sport = (struct imx_port *)port;
 838         unsigned long flags, temp;
 839
 840         spin_lock_irqsave(&sport->port.lock, flags);
 841
 842         temp = readl(sport->port.membase + UCR1) & ~UCR1_SNDBRK;
 843
 844         if (break_state != 0)
 845                 temp |= UCR1_SNDBRK;
 846
 847         writel(temp, sport->port.membase + UCR1);
 848
 849         spin_unlock_irqrestore(&sport->port.lock, flags);
 850 }
 851
 852 #define TXTL 2 /* reset default */
 853 #define RXTL 1 /* reset default */
 854
 855 static int imx_setup_ufcr(struct imx_port *sport, unsigned int mode)
 856 {
 857         unsigned int val;
 858
 859         /* set receiver / transmitter trigger level */
 860         val = readl(sport->port.membase + UFCR) & (UFCR_RFDIV | UFCR_DCEDTE);
 861         val |= TXTL << UFCR_TXTL_SHF | RXTL;
 862         writel(val, sport->port.membase + UFCR);
 863         return 0;
 864 }
 865
 866 #define RX_BUF_SIZE     (PAGE_SIZE)
 867 static void imx_rx_dma_done(struct imx_port *sport)
 868 {
 869         unsigned long temp;
 870
 871         /* Enable this interrupt when the RXFIFO is empty. */
 872         temp = readl(sport->port.membase + UCR1);
 873         temp |= UCR1_RRDYEN;
 874         writel(temp, sport->port.membase + UCR1);
 875
 876         sport->dma_is_rxing = 0;
 877
 878         /* Is the shutdown waiting for us? */
 879         if (waitqueue_active(&sport->dma_wait))
 880                 wake_up(&sport->dma_wait);
 881 }
 882
 883 /*
 884  * There are three kinds of RX DMA interrupts(such as in the MX6Q):
 885  *   [1] the RX DMA buffer is full.
 886  *   [2] the Aging timer expires(wait for 8 bytes long)
 887  *   [3] the Idle Condition Detect(enabled the UCR4_IDDMAEN).
 888  *
 889  * The [2] is trigger when a character was been sitting in the FIFO
 890  * meanwhile [3] can wait for 32 bytes long when the RX line is
 891  * on IDLE state and RxFIFO is empty.
 892  */
 893 static void dma_rx_callback(void *data)
 894 {
 895         struct imx_port *sport = data;
 896         struct dma_chan *chan = sport->dma_chan_rx;
 897         struct scatterlist *sgl = &sport->rx_sgl;
 898         struct tty_port *port = &sport->port.state->port;
 899         struct dma_tx_state state;
 900         enum dma_status status;
 901         unsigned int count;
 902
 903         /* unmap it first */
 904         dma_unmap_sg(sport->port.dev, sgl, 1, DMA_FROM_DEVICE);
 905
 906         status = dmaengine_tx_status(chan, (dma_cookie_t)0, &state);
 907         count = RX_BUF_SIZE - state.residue;
 908         dev_dbg(sport->port.dev, "We get %d bytes.\n", count);
 909
 910         if (count) {
 911                 tty_insert_flip_string(port, sport->rx_buf, count);
 912                 tty_flip_buffer_push(port);
 913
 914                 start_rx_dma(sport);
 915         } else
 916                 imx_rx_dma_done(sport);
 917 }
 918
 919 static int start_rx_dma(struct imx_port *sport)
 920 {
 921         struct scatterlist *sgl = &sport->rx_sgl;
 922         struct dma_chan *chan = sport->dma_chan_rx;
 923         struct device *dev = sport->port.dev;
 924         struct dma_async_tx_descriptor *desc;
 925         int ret;
 926
 927         sg_init_one(sgl, sport->rx_buf, RX_BUF_SIZE);
 928         ret = dma_map_sg(dev, sgl, 1, DMA_FROM_DEVICE);
 929         if (ret == 0) {
 930                 dev_err(dev, "DMA mapping error for RX.\n");
 931                 return -EINVAL;
 932         }
 933         desc = dmaengine_prep_slave_sg(chan, sgl, 1, DMA_DEV_TO_MEM,
 934                                         DMA_PREP_INTERRUPT);
 935         if (!desc) {
 936                 dev_err(dev, "We cannot prepare for the RX slave dma!\n");
 937                 return -EINVAL;
 938         }
 939         desc->callback = dma_rx_callback;
 940         desc->callback_param = sport;
 941
 942         dev_dbg(dev, "RX: prepare for the DMA.\n");
 943         dmaengine_submit(desc);
 944         dma_async_issue_pending(chan);
 945         return 0;
 946 }
 947
 948 static void imx_uart_dma_exit(struct imx_port *sport)
 949 {
 950         if (sport->dma_chan_rx) {
 951                 dma_release_channel(sport->dma_chan_rx);
 952                 sport->dma_chan_rx = NULL;
 953
 954                 kfree(sport->rx_buf);
 955                 sport->rx_buf = NULL;
 956         }
 957
 958         if (sport->dma_chan_tx) {
 959                 dma_release_channel(sport->dma_chan_tx);
 960                 sport->dma_chan_tx = NULL;
 961         }
 962
 963         sport->dma_is_inited = 0;
 964 }
 965
 966 static int imx_uart_dma_init(struct imx_port *sport)
 967 {
 968         struct dma_slave_config slave_config = {};
 969         struct device *dev = sport->port.dev;
 970         int ret;
 971
 972         /* Prepare for RX : */
 973         sport->dma_chan_rx = dma_request_slave_channel(dev, "rx");
 974         if (!sport->dma_chan_rx) {
 975                 dev_dbg(dev, "cannot get the DMA channel.\n");
 976                 ret = -EINVAL;
 977                 goto err;
 978         }
 979
 980         slave_config.direction = DMA_DEV_TO_MEM;
 981         slave_config.src_addr = sport->port.mapbase + URXD0;
 982         slave_config.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
 983         slave_config.src_maxburst = RXTL;
 984         ret = dmaengine_slave_config(sport->dma_chan_rx, &slave_config);
 985         if (ret) {
 986                 dev_err(dev, "error in RX dma configuration.\n");
 987                 goto err;
 988         }
 989
 990         sport->rx_buf = kzalloc(PAGE_SIZE, GFP_KERNEL);
 991         if (!sport->rx_buf) {
 992                 dev_err(dev, "cannot alloc DMA buffer.\n");
 993                 ret = -ENOMEM;
 994                 goto err;
 995         }
 996
 997         /* Prepare for TX : */
 998         sport->dma_chan_tx = dma_request_slave_channel(dev, "tx");
 999         if (!sport->dma_chan_tx) {
1000                 dev_err(dev, "cannot get the TX DMA channel!\n");
1001                 ret = -EINVAL;
1002                 goto err;
1003         }
1004
1005         slave_config.direction = DMA_MEM_TO_DEV;
1006         slave_config.dst_addr = sport->port.mapbase + URTX0;
1007         slave_config.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1008         slave_config.dst_maxburst = TXTL;
1009         ret = dmaengine_slave_config(sport->dma_chan_tx, &slave_config);
1010         if (ret) {
1011                 dev_err(dev, "error in TX dma configuration.");
1012                 goto err;
1013         }
1014
1015         sport->dma_is_inited = 1;
1016
1017         return 0;
1018 err:
1019         imx_uart_dma_exit(sport);
1020         return ret;
1021 }
1022
1023 static void imx_enable_dma(struct imx_port *sport)
1024 {
1025         unsigned long temp;
1026
1027         init_waitqueue_head(&sport->dma_wait);
1028
1029         /* set UCR1 */
1030         temp = readl(sport->port.membase + UCR1);
1031         temp |= UCR1_RDMAEN | UCR1_TDMAEN | UCR1_ATDMAEN |
1032                 /* wait for 32 idle frames for IDDMA interrupt */
1033                 UCR1_ICD_REG(3);
1034         writel(temp, sport->port.membase + UCR1);
1035
1036         /* set UCR4 */
1037         temp = readl(sport->port.membase + UCR4);
1038         temp |= UCR4_IDDMAEN;
1039         writel(temp, sport->port.membase + UCR4);
1040
1041         sport->dma_is_enabled = 1;
1042 }
1043
1044 static void imx_disable_dma(struct imx_port *sport)
1045 {
1046         unsigned long temp;
1047
1048         /* clear UCR1 */
1049         temp = readl(sport->port.membase + UCR1);
1050         temp &= ~(UCR1_RDMAEN | UCR1_TDMAEN | UCR1_ATDMAEN);
1051         writel(temp, sport->port.membase + UCR1);
1052
1053         /* clear UCR2 */
1054         temp = readl(sport->port.membase + UCR2);
1055         temp &= ~(UCR2_CTSC | UCR2_CTS);
1056         writel(temp, sport->port.membase + UCR2);
1057
1058         /* clear UCR4 */
1059         temp = readl(sport->port.membase + UCR4);
1060         temp &= ~UCR4_IDDMAEN;
1061         writel(temp, sport->port.membase + UCR4);
1062
1063         sport->dma_is_enabled = 0;
1064 }
1065
1066 /* half the RX buffer size */
1067 #define CTSTL 16
1068
1069 static int imx_startup(struct uart_port *port)
1070 {
1071         struct imx_port *sport = (struct imx_port *)port;
1072         int retval, i;
1073         unsigned long flags, temp;
1074
1075         retval = clk_prepare_enable(sport->clk_per);
1076         if (retval)
1077                 goto error_out1;
1078         retval = clk_prepare_enable(sport->clk_ipg);
1079         if (retval) {
1080                 clk_disable_unprepare(sport->clk_per);
1081                 goto error_out1;
1082         }
1083
1084         imx_setup_ufcr(sport, 0);
1085
1086         /* disable the DREN bit (Data Ready interrupt enable) before
1087          * requesting IRQs
1088          */
1089         temp = readl(sport->port.membase + UCR4);
1090
1091         if (USE_IRDA(sport))
1092                 temp |= UCR4_IRSC;
1093
1094         /* set the trigger level for CTS */
1095         temp &= ~(UCR4_CTSTL_MASK << UCR4_CTSTL_SHF);
1096         temp |= CTSTL << UCR4_CTSTL_SHF;
1097
1098         writel(temp & ~UCR4_DREN, sport->port.membase + UCR4);
1099
1100         /* Reset fifo's and state machines */
1101         i = 100;
1102
1103         temp = readl(sport->port.membase + UCR2);
1104         temp &= ~UCR2_SRST;
1105         writel(temp, sport->port.membase + UCR2);
1106
1107         while (!(readl(sport->port.membase + UCR2) & UCR2_SRST) && (--i > 0))
1108                 udelay(1);
1109
1110         /*
1111          * Allocate the IRQ(s) i.MX1 has three interrupts whereas later
1112          * chips only have one interrupt.
1113          */
1114         if (sport->txirq > 0) {
1115                 retval = request_irq(sport->rxirq, imx_rxint, 0,
1116                                      dev_name(port->dev), sport);
1117                 if (retval)
1118                         goto error_out1;
1119
1120                 retval = request_irq(sport->txirq, imx_txint, 0,
1121                                      dev_name(port->dev), sport);
1122                 if (retval)
1123                         goto error_out2;
1124
1125                 /* do not use RTS IRQ on IrDA */
1126                 if (!USE_IRDA(sport)) {
1127                         retval = request_irq(sport->rtsirq, imx_rtsint, 0,
1128                                              dev_name(port->dev), sport);
1129                         if (retval)
1130                                 goto error_out3;
1131                 }
1132         } else {
1133                 retval = request_irq(sport->port.irq, imx_int, 0,
1134                                      dev_name(port->dev), sport);
1135                 if (retval) {
1136                         free_irq(sport->port.irq, sport);
1137                         goto error_out1;
1138                 }
1139         }
1140
1141         spin_lock_irqsave(&sport->port.lock, flags);
1142         /*
1143          * Finally, clear and enable interrupts
1144          */
1145         writel(USR1_RTSD, sport->port.membase + USR1);
1146
1147         temp = readl(sport->port.membase + UCR1);
1148         temp |= UCR1_RRDYEN | UCR1_RTSDEN | UCR1_UARTEN;
1149
1150         if (USE_IRDA(sport)) {
1151                 temp |= UCR1_IREN;
1152                 temp &= ~(UCR1_RTSDEN);
1153         }
1154
1155         writel(temp, sport->port.membase + UCR1);
1156
1157         temp = readl(sport->port.membase + UCR2);
1158         temp |= (UCR2_RXEN | UCR2_TXEN);
1159         if (!sport->have_rtscts)
1160                 temp |= UCR2_IRTS;
1161         writel(temp, sport->port.membase + UCR2);
1162
1163         if (!is_imx1_uart(sport)) {
1164                 temp = readl(sport->port.membase + UCR3);
1165                 temp |= IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP;
1166                 writel(temp, sport->port.membase + UCR3);
1167         }
1168
1169         if (USE_IRDA(sport)) {
1170                 temp = readl(sport->port.membase + UCR4);
1171                 if (sport->irda_inv_rx)
1172                         temp |= UCR4_INVR;
1173                 else
1174                         temp &= ~(UCR4_INVR);
1175                 writel(temp | UCR4_DREN, sport->port.membase + UCR4);
1176
1177                 temp = readl(sport->port.membase + UCR3);
1178                 if (sport->irda_inv_tx)
1179                         temp |= UCR3_INVT;
1180                 else
1181                         temp &= ~(UCR3_INVT);
1182                 writel(temp, sport->port.membase + UCR3);
1183         }
1184
1185         /*
1186          * Enable modem status interrupts
1187          */
1188         imx_enable_ms(&sport->port);
1189         spin_unlock_irqrestore(&sport->port.lock, flags);
1190
1191         if (USE_IRDA(sport)) {
1192                 struct imxuart_platform_data *pdata;
1193                 pdata = dev_get_platdata(sport->port.dev);
1194                 sport->irda_inv_rx = pdata->irda_inv_rx;
1195                 sport->irda_inv_tx = pdata->irda_inv_tx;
1196                 sport->trcv_delay = pdata->transceiver_delay;
1197                 if (pdata->irda_enable)
1198                         pdata->irda_enable(1);
1199         }
1200
1201         return 0;
1202
1203 error_out3:
1204         if (sport->txirq)
1205                 free_irq(sport->txirq, sport);
1206 error_out2:
1207         if (sport->rxirq)
1208                 free_irq(sport->rxirq, sport);
1209 error_out1:
1210         return retval;
1211 }
1212
1213 static void imx_shutdown(struct uart_port *port)
1214 {
1215         struct imx_port *sport = (struct imx_port *)port;
1216         unsigned long temp;
1217         unsigned long flags;
1218
1219         if (sport->dma_is_enabled) {
1220                 /* We have to wait for the DMA to finish. */
1221                 wait_event(sport->dma_wait,
1222                         !sport->dma_is_rxing && !sport->dma_is_txing);
1223                 imx_stop_rx(port);
1224                 imx_disable_dma(sport);
1225                 imx_uart_dma_exit(sport);
1226         }
1227
1228         spin_lock_irqsave(&sport->port.lock, flags);
1229         temp = readl(sport->port.membase + UCR2);
1230         temp &= ~(UCR2_TXEN);
1231         writel(temp, sport->port.membase + UCR2);
1232         spin_unlock_irqrestore(&sport->port.lock, flags);
1233
1234         if (USE_IRDA(sport)) {
1235                 struct imxuart_platform_data *pdata;
1236                 pdata = dev_get_platdata(sport->port.dev);
1237                 if (pdata->irda_enable)
1238                         pdata->irda_enable(0);
1239         }
1240
1241         /*
1242          * Stop our timer.
1243          */
1244         del_timer_sync(&sport->timer);
1245
1246         /*
1247          * Free the interrupts
1248          */
1249         if (sport->txirq > 0) {
1250                 if (!USE_IRDA(sport))
1251                         free_irq(sport->rtsirq, sport);
1252                 free_irq(sport->txirq, sport);
1253                 free_irq(sport->rxirq, sport);
1254         } else
1255                 free_irq(sport->port.irq, sport);
1256
1257         /*
1258          * Disable all interrupts, port and break condition.
1259          */
1260
1261         spin_lock_irqsave(&sport->port.lock, flags);
1262         temp = readl(sport->port.membase + UCR1);
1263         temp &= ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN | UCR1_UARTEN);
1264         if (USE_IRDA(sport))
1265                 temp &= ~(UCR1_IREN);
1266
1267         writel(temp, sport->port.membase + UCR1);
1268         spin_unlock_irqrestore(&sport->port.lock, flags);
1269
1270         clk_disable_unprepare(sport->clk_per);
1271         clk_disable_unprepare(sport->clk_ipg);
1272 }
1273
1274 static void imx_flush_buffer(struct uart_port *port)
1275 {
1276         struct imx_port *sport = (struct imx_port *)port;
1277
1278         if (sport->dma_is_enabled) {
1279                 sport->tx_bytes = 0;
1280                 dmaengine_terminate_all(sport->dma_chan_tx);
1281         }
1282 }
1283
1284 static void
1285 imx_set_termios(struct uart_port *port, struct ktermios *termios,
1286                    struct ktermios *old)
1287 {
1288         struct imx_port *sport = (struct imx_port *)port;
1289         unsigned long flags;
1290         unsigned int ucr2, old_ucr1, old_txrxen, baud, quot;
1291         unsigned int old_csize = old ? old->c_cflag & CSIZE : CS8;
1292         unsigned int div, ufcr;
1293         unsigned long num, denom;
1294         uint64_t tdiv64;
1295
1296         /*
1297          * If we don't support modem control lines, don't allow
1298          * these to be set.
1299          */
1300         if (0) {
1301                 termios->c_cflag &= ~(HUPCL | CRTSCTS | CMSPAR);
1302                 termios->c_cflag |= CLOCAL;
1303         }
1304
1305         /*
1306          * We only support CS7 and CS8.
1307          */
1308         while ((termios->c_cflag & CSIZE) != CS7 &&
1309                (termios->c_cflag & CSIZE) != CS8) {
1310                 termios->c_cflag &= ~CSIZE;
1311                 termios->c_cflag |= old_csize;
1312                 old_csize = CS8;
1313         }
1314
1315         if ((termios->c_cflag & CSIZE) == CS8)
1316                 ucr2 = UCR2_WS | UCR2_SRST | UCR2_IRTS;
1317         else
1318                 ucr2 = UCR2_SRST | UCR2_IRTS;
1319
1320         if (termios->c_cflag & CRTSCTS) {
1321                 if (sport->have_rtscts) {
1322                         ucr2 &= ~UCR2_IRTS;
1323                         ucr2 |= UCR2_CTSC;
1324
1325                         /* Can we enable the DMA support? */
1326                         if (is_imx6q_uart(sport) && !uart_console(port)
1327                                 && !sport->dma_is_inited)
1328                                 imx_uart_dma_init(sport);
1329                 } else {
1330                         termios->c_cflag &= ~CRTSCTS;
1331                 }
1332         }
1333
1334         if (termios->c_cflag & CSTOPB)
1335                 ucr2 |= UCR2_STPB;
1336         if (termios->c_cflag & PARENB) {
1337                 ucr2 |= UCR2_PREN;
1338                 if (termios->c_cflag & PARODD)
1339                         ucr2 |= UCR2_PROE;
1340         }
1341
1342         del_timer_sync(&sport->timer);
1343
1344         /*
1345          * Ask the core to calculate the divisor for us.
1346          */
1347         baud = uart_get_baud_rate(port, termios, old, 50, port->uartclk / 16);
1348         quot = uart_get_divisor(port, baud);
1349
1350         spin_lock_irqsave(&sport->port.lock, flags);
1351
1352         sport->port.read_status_mask = 0;
1353         if (termios->c_iflag & INPCK)
1354                 sport->port.read_status_mask |= (URXD_FRMERR | URXD_PRERR);
1355         if (termios->c_iflag & (BRKINT | PARMRK))
1356                 sport->port.read_status_mask |= URXD_BRK;
1357
1358         /*
1359          * Characters to ignore
1360          */
1361         sport->port.ignore_status_mask = 0;
1362         if (termios->c_iflag & IGNPAR)
1363                 sport->port.ignore_status_mask |= URXD_PRERR;
1364         if (termios->c_iflag & IGNBRK) {
1365                 sport->port.ignore_status_mask |= URXD_BRK;
1366                 /*
1367                  * If we're ignoring parity and break indicators,
1368                  * ignore overruns too (for real raw support).
1369                  */
1370                 if (termios->c_iflag & IGNPAR)
1371                         sport->port.ignore_status_mask |= URXD_OVRRUN;
1372         }
1373
1374         /*
1375          * Update the per-port timeout.
1376          */
1377         uart_update_timeout(port, termios->c_cflag, baud);
1378
1379         /*
1380          * disable interrupts and drain transmitter
1381          */
1382         old_ucr1 = readl(sport->port.membase + UCR1);
1383         writel(old_ucr1 & ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN),
1384                         sport->port.membase + UCR1);
1385
1386         while (!(readl(sport->port.membase + USR2) & USR2_TXDC))
1387                 barrier();
1388
1389         /* then, disable everything */
1390         old_txrxen = readl(sport->port.membase + UCR2);
1391         writel(old_txrxen & ~(UCR2_TXEN | UCR2_RXEN),
1392                         sport->port.membase + UCR2);
1393         old_txrxen &= (UCR2_TXEN | UCR2_RXEN);
1394
1395         if (USE_IRDA(sport)) {
1396                 /*
1397                  * use maximum available submodule frequency to
1398                  * avoid missing short pulses due to low sampling rate
1399                  */
1400                 div = 1;
1401         } else {
1402                 /* custom-baudrate handling */
1403                 div = sport->port.uartclk / (baud * 16);
1404                 if (baud == 38400 && quot != div)
1405                         baud = sport->port.uartclk / (quot * 16);
1406
1407                 div = sport->port.uartclk / (baud * 16);
1408                 if (div > 7)
1409                         div = 7;
1410                 if (!div)
1411                         div = 1;
1412         }
1413
1414         rational_best_approximation(16 * div * baud, sport->port.uartclk,
1415                 1 << 16, 1 << 16, &num, &denom);
1416
1417         tdiv64 = sport->port.uartclk;
1418         tdiv64 *= num;
1419         do_div(tdiv64, denom * 16 * div);
1420         tty_termios_encode_baud_rate(termios,
1421                                 (speed_t)tdiv64, (speed_t)tdiv64);
1422
1423         num -= 1;
1424         denom -= 1;
1425
1426         ufcr = readl(sport->port.membase + UFCR);
1427         ufcr = (ufcr & (~UFCR_RFDIV)) | UFCR_RFDIV_REG(div);
1428         if (sport->dte_mode)
1429                 ufcr |= UFCR_DCEDTE;
1430         writel(ufcr, sport->port.membase + UFCR);
1431
1432         writel(num, sport->port.membase + UBIR);
1433         writel(denom, sport->port.membase + UBMR);
1434
1435         if (!is_imx1_uart(sport))
1436                 writel(sport->port.uartclk / div / 1000,
1437                                 sport->port.membase + IMX21_ONEMS);
1438
1439         writel(old_ucr1, sport->port.membase + UCR1);
1440
1441         /* set the parity, stop bits and data size */
1442         writel(ucr2 | old_txrxen, sport->port.membase + UCR2);
1443
1444         if (UART_ENABLE_MS(&sport->port, termios->c_cflag))
1445                 imx_enable_ms(&sport->port);
1446
1447         if (sport->dma_is_inited && !sport->dma_is_enabled)
1448                 imx_enable_dma(sport);
1449         spin_unlock_irqrestore(&sport->port.lock, flags);
1450 }
1451
1452 static const char *imx_type(struct uart_port *port)
1453 {
1454         struct imx_port *sport = (struct imx_port *)port;
1455
1456         return sport->port.type == PORT_IMX ? "IMX" : NULL;
1457 }
1458
1459 /*
1460  * Configure/autoconfigure the port.
1461  */
1462 static void imx_config_port(struct uart_port *port, int flags)
1463 {
1464         struct imx_port *sport = (struct imx_port *)port;
1465
1466         if (flags & UART_CONFIG_TYPE)
1467                 sport->port.type = PORT_IMX;
1468 }
1469
1470 /*
1471  * Verify the new serial_struct (for TIOCSSERIAL).
1472  * The only change we allow are to the flags and type, and
1473  * even then only between PORT_IMX and PORT_UNKNOWN
1474  */
1475 static int
1476 imx_verify_port(struct uart_port *port, struct serial_struct *ser)
1477 {
1478         struct imx_port *sport = (struct imx_port *)port;
1479         int ret = 0;
1480
1481         if (ser->type != PORT_UNKNOWN && ser->type != PORT_IMX)
1482                 ret = -EINVAL;
1483         if (sport->port.irq != ser->irq)
1484                 ret = -EINVAL;
1485         if (ser->io_type != UPIO_MEM)
1486                 ret = -EINVAL;
1487         if (sport->port.uartclk / 16 != ser->baud_base)
1488                 ret = -EINVAL;
1489         if (sport->port.mapbase != (unsigned long)ser->iomem_base)
1490                 ret = -EINVAL;
1491         if (sport->port.iobase != ser->port)
1492                 ret = -EINVAL;
1493         if (ser->hub6 != 0)
1494                 ret = -EINVAL;
1495         return ret;
1496 }
1497
1498 #if defined(CONFIG_CONSOLE_POLL)
1499 static int imx_poll_get_char(struct uart_port *port)
1500 {
1501         if (!(readl(port->membase + USR2) & USR2_RDR))
1502                 return NO_POLL_CHAR;
1503
1504         return readl(port->membase + URXD0) & URXD_RX_DATA;
1505 }
1506
1507 static void imx_poll_put_char(struct uart_port *port, unsigned char c)
1508 {
1509         struct imx_port_ucrs old_ucr;
1510         unsigned int status;
1511
1512         /* save control registers */
1513         imx_port_ucrs_save(port, &old_ucr);
1514
1515         /* disable interrupts */
1516         writel(UCR1_UARTEN, port->membase + UCR1);
1517         writel(old_ucr.ucr2 & ~(UCR2_ATEN | UCR2_RTSEN | UCR2_ESCI),
1518                port->membase + UCR2);
1519         writel(old_ucr.ucr3 & ~(UCR3_DCD | UCR3_RI | UCR3_DTREN),
1520                port->membase + UCR3);
1521
1522         /* drain */
1523         do {
1524                 status = readl(port->membase + USR1);
1525         } while (~status & USR1_TRDY);
1526
1527         /* write */
1528         writel(c, port->membase + URTX0);
1529
1530         /* flush */
1531         do {
1532                 status = readl(port->membase + USR2);
1533         } while (~status & USR2_TXDC);
1534
1535         /* restore control registers */
1536         imx_port_ucrs_restore(port, &old_ucr);
1537 }
1538 #endif
1539
1540 static struct uart_ops imx_pops = {
1541         .tx_empty       = imx_tx_empty,
1542         .set_mctrl      = imx_set_mctrl,
1543         .get_mctrl      = imx_get_mctrl,
1544         .stop_tx        = imx_stop_tx,
1545         .start_tx       = imx_start_tx,
1546         .stop_rx        = imx_stop_rx,
1547         .enable_ms      = imx_enable_ms,
1548         .break_ctl      = imx_break_ctl,
1549         .startup        = imx_startup,
1550         .shutdown       = imx_shutdown,
1551         .flush_buffer   = imx_flush_buffer,
1552         .set_termios    = imx_set_termios,
1553         .type           = imx_type,
1554         .config_port    = imx_config_port,
1555         .verify_port    = imx_verify_port,
1556 #if defined(CONFIG_CONSOLE_POLL)
1557         .poll_get_char  = imx_poll_get_char,
1558         .poll_put_char  = imx_poll_put_char,
1559 #endif
1560 };
1561
1562 static struct imx_port *imx_ports[UART_NR];
1563
1564 #ifdef CONFIG_SERIAL_IMX_CONSOLE
1565 static void imx_console_putchar(struct uart_port *port, int ch)
1566 {
1567         struct imx_port *sport = (struct imx_port *)port;
1568
1569         while (readl(sport->port.membase + uts_reg(sport)) & UTS_TXFULL)
1570                 barrier();
1571
1572         writel(ch, sport->port.membase + URTX0);
1573 }
1574
1575 /*
1576  * Interrupts are disabled on entering
1577  */
1578 static void
1579 imx_console_write(struct console *co, const char *s, unsigned int count)
1580 {
1581         struct imx_port *sport = imx_ports[co->index];
1582         struct imx_port_ucrs old_ucr;
1583         unsigned int ucr1;
1584         unsigned long flags = 0;
1585         int locked = 1;
1586         int retval;
1587
1588         retval = clk_enable(sport->clk_per);
1589         if (retval)
1590                 return;
1591         retval = clk_enable(sport->clk_ipg);
1592         if (retval) {
1593                 clk_disable(sport->clk_per);
1594                 return;
1595         }
1596
1597         if (sport->port.sysrq)
1598                 locked = 0;
1599         else if (oops_in_progress)
1600                 locked = spin_trylock_irqsave(&sport->port.lock, flags);
1601         else
1602                 spin_lock_irqsave(&sport->port.lock, flags);
1603
1604         /*
1605          *      First, save UCR1/2/3 and then disable interrupts
1606          */
1607         imx_port_ucrs_save(&sport->port, &old_ucr);
1608         ucr1 = old_ucr.ucr1;
1609
1610         if (is_imx1_uart(sport))
1611                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1612         ucr1 |= UCR1_UARTEN;
1613         ucr1 &= ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN);
1614
1615         writel(ucr1, sport->port.membase + UCR1);
1616
1617         writel(old_ucr.ucr2 | UCR2_TXEN, sport->port.membase + UCR2);
1618
1619         uart_console_write(&sport->port, s, count, imx_console_putchar);
1620
1621         /*
1622          *      Finally, wait for transmitter to become empty
1623          *      and restore UCR1/2/3
1624          */
1625         while (!(readl(sport->port.membase + USR2) & USR2_TXDC));
1626
1627         imx_port_ucrs_restore(&sport->port, &old_ucr);
1628
1629         if (locked)
1630                 spin_unlock_irqrestore(&sport->port.lock, flags);
1631
1632         clk_disable(sport->clk_ipg);
1633         clk_disable(sport->clk_per);
1634 }
1635
1636 /*
1637  * If the port was already initialised (eg, by a boot loader),
1638  * try to determine the current setup.
1639  */
1640 static void __init
1641 imx_console_get_options(struct imx_port *sport, int *baud,
1642                            int *parity, int *bits)
1643 {
1644
1645         if (readl(sport->port.membase + UCR1) & UCR1_UARTEN) {
1646                 /* ok, the port was enabled */
1647                 unsigned int ucr2, ubir, ubmr, uartclk;
1648                 unsigned int baud_raw;
1649                 unsigned int ucfr_rfdiv;
1650
1651                 ucr2 = readl(sport->port.membase + UCR2);
1652
1653                 *parity = 'n';
1654                 if (ucr2 & UCR2_PREN) {
1655                         if (ucr2 & UCR2_PROE)
1656                                 *parity = 'o';
1657                         else
1658                                 *parity = 'e';
1659                 }
1660
1661                 if (ucr2 & UCR2_WS)
1662                         *bits = 8;
1663                 else
1664                         *bits = 7;
1665
1666                 ubir = readl(sport->port.membase + UBIR) & 0xffff;
1667                 ubmr = readl(sport->port.membase + UBMR) & 0xffff;
1668
1669                 ucfr_rfdiv = (readl(sport->port.membase + UFCR) & UFCR_RFDIV) >> 7;
1670                 if (ucfr_rfdiv == 6)
1671                         ucfr_rfdiv = 7;
1672                 else
1673                         ucfr_rfdiv = 6 - ucfr_rfdiv;
1674
1675                 uartclk = clk_get_rate(sport->clk_per);
1676                 uartclk /= ucfr_rfdiv;
1677
1678                 {       /*
1679                          * The next code provides exact computation of
1680                          *   baud_raw = round(((uartclk/16) * (ubir + 1)) / (ubmr + 1))
1681                          * without need of float support or long long division,
1682                          * which would be required to prevent 32bit arithmetic overflow
1683                          */
1684                         unsigned int mul = ubir + 1;
1685                         unsigned int div = 16 * (ubmr + 1);
1686                         unsigned int rem = uartclk % div;
1687
1688                         baud_raw = (uartclk / div) * mul;
1689                         baud_raw += (rem * mul + div / 2) / div;
1690                         *baud = (baud_raw + 50) / 100 * 100;
1691                 }
1692
1693                 if (*baud != baud_raw)
1694                         pr_info("Console IMX rounded baud rate from %d to %d\n",
1695                                 baud_raw, *baud);
1696         }
1697 }
1698
1699 static int __init
1700 imx_console_setup(struct console *co, char *options)
1701 {
1702         struct imx_port *sport;
1703         int baud = 9600;
1704         int bits = 8;
1705         int parity = 'n';
1706         int flow = 'n';
1707         int retval;
1708
1709         /*
1710          * Check whether an invalid uart number has been specified, and
1711          * if so, search for the first available port that does have
1712          * console support.
1713          */
1714         if (co->index == -1 || co->index >= ARRAY_SIZE(imx_ports))
1715                 co->index = 0;
1716         sport = imx_ports[co->index];
1717         if (sport == NULL)
1718                 return -ENODEV;
1719
1720         /* For setting the registers, we only need to enable the ipg clock. */
1721         retval = clk_prepare_enable(sport->clk_ipg);
1722         if (retval)
1723                 goto error_console;
1724
1725         if (options)
1726                 uart_parse_options(options, &baud, &parity, &bits, &flow);
1727         else
1728                 imx_console_get_options(sport, &baud, &parity, &bits);
1729
1730         imx_setup_ufcr(sport, 0);
1731
1732         retval = uart_set_options(&sport->port, co, baud, parity, bits, flow);
1733
1734         clk_disable(sport->clk_ipg);
1735         if (retval) {
1736                 clk_unprepare(sport->clk_ipg);
1737                 goto error_console;
1738         }
1739
1740         retval = clk_prepare(sport->clk_per);
1741         if (retval)
1742                 clk_disable_unprepare(sport->clk_ipg);
1743
1744 error_console:
1745         return retval;
1746 }
1747
1748 static struct uart_driver imx_reg;
1749 static struct console imx_console = {
1750         .name           = DEV_NAME,
1751         .write          = imx_console_write,
1752         .device         = uart_console_device,
1753         .setup          = imx_console_setup,
1754         .flags          = CON_PRINTBUFFER,
1755         .index          = -1,
1756         .data           = &imx_reg,
1757 };
1758
1759 #define IMX_CONSOLE     &imx_console
1760 #else
1761 #define IMX_CONSOLE     NULL
1762 #endif
1763
1764 static struct uart_driver imx_reg = {
1765         .owner          = THIS_MODULE,
1766         .driver_name    = DRIVER_NAME,
1767         .dev_name       = DEV_NAME,
1768         .major          = SERIAL_IMX_MAJOR,
1769         .minor          = MINOR_START,
1770         .nr             = ARRAY_SIZE(imx_ports),
1771         .cons           = IMX_CONSOLE,
1772 };
1773
1774 static int serial_imx_suspend(struct platform_device *dev, pm_message_t state)
1775 {
1776         struct imx_port *sport = platform_get_drvdata(dev);
1777         unsigned int val;
1778
1779         /* enable wakeup from i.MX UART */
1780         val = readl(sport->port.membase + UCR3);
1781         val |= UCR3_AWAKEN;
1782         writel(val, sport->port.membase + UCR3);
1783
1784         uart_suspend_port(&imx_reg, &sport->port);
1785
1786         return 0;
1787 }
1788
1789 static int serial_imx_resume(struct platform_device *dev)
1790 {
1791         struct imx_port *sport = platform_get_drvdata(dev);
1792         unsigned int val;
1793
1794         /* disable wakeup from i.MX UART */
1795         val = readl(sport->port.membase + UCR3);
1796         val &= ~UCR3_AWAKEN;
1797         writel(val, sport->port.membase + UCR3);
1798
1799         uart_resume_port(&imx_reg, &sport->port);
1800
1801         return 0;
1802 }
1803
1804 #ifdef CONFIG_OF
1805 /*
1806  * This function returns 1 iff pdev isn't a device instatiated by dt, 0 iff it
1807  * could successfully get all information from dt or a negative errno.
1808  */
1809 static int serial_imx_probe_dt(struct imx_port *sport,
1810                 struct platform_device *pdev)
1811 {
1812         struct device_node *np = pdev->dev.of_node;
1813         const struct of_device_id *of_id =
1814                         of_match_device(imx_uart_dt_ids, &pdev->dev);
1815         int ret;
1816
1817         if (!np)
1818                 /* no device tree device */
1819                 return 1;
1820
1821         ret = of_alias_get_id(np, "serial");
1822         if (ret < 0) {
1823                 dev_err(&pdev->dev, "failed to get alias id, errno %d\n", ret);
1824                 return ret;
1825         }
1826         sport->port.line = ret;
1827
1828         if (of_get_property(np, "fsl,uart-has-rtscts", NULL))
1829                 sport->have_rtscts = 1;
1830
1831         if (of_get_property(np, "fsl,irda-mode", NULL))
1832                 sport->use_irda = 1;
1833
1834         if (of_get_property(np, "fsl,dte-mode", NULL))
1835                 sport->dte_mode = 1;
1836
1837         sport->devdata = of_id->data;
1838
1839         return 0;
1840 }
1841 #else
1842 static inline int serial_imx_probe_dt(struct imx_port *sport,
1843                 struct platform_device *pdev)
1844 {
1845         return 1;
1846 }
1847 #endif
1848
1849 static void serial_imx_probe_pdata(struct imx_port *sport,
1850                 struct platform_device *pdev)
1851 {
1852         struct imxuart_platform_data *pdata = dev_get_platdata(&pdev->dev);
1853
1854         sport->port.line = pdev->id;
1855         sport->devdata = (struct imx_uart_data  *) pdev->id_entry->driver_data;
1856
1857         if (!pdata)
1858                 return;
1859
1860         if (pdata->flags & IMXUART_HAVE_RTSCTS)
1861                 sport->have_rtscts = 1;
1862
1863         if (pdata->flags & IMXUART_IRDA)
1864                 sport->use_irda = 1;
1865 }
1866
1867 static int serial_imx_probe(struct platform_device *pdev)
1868 {
1869         struct imx_port *sport;
1870         void __iomem *base;
1871         int ret = 0;
1872         struct resource *res;
1873
1874         sport = devm_kzalloc(&pdev->dev, sizeof(*sport), GFP_KERNEL);
1875         if (!sport)
1876                 return -ENOMEM;
1877
1878         ret = serial_imx_probe_dt(sport, pdev);
1879         if (ret > 0)
1880                 serial_imx_probe_pdata(sport, pdev);
1881         else if (ret < 0)
1882                 return ret;
1883
1884         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1885         base = devm_ioremap_resource(&pdev->dev, res);
1886         if (IS_ERR(base))
1887                 return PTR_ERR(base);
1888
1889         sport->port.dev = &pdev->dev;
1890         sport->port.mapbase = res->start;
1891         sport->port.membase = base;
1892         sport->port.type = PORT_IMX,
1893         sport->port.iotype = UPIO_MEM;
1894         sport->port.irq = platform_get_irq(pdev, 0);
1895         sport->rxirq = platform_get_irq(pdev, 0);
1896         sport->txirq = platform_get_irq(pdev, 1);
1897         sport->rtsirq = platform_get_irq(pdev, 2);
1898         sport->port.fifosize = 32;
1899         sport->port.ops = &imx_pops;
1900         sport->port.flags = UPF_BOOT_AUTOCONF;
1901         init_timer(&sport->timer);
1902         sport->timer.function = imx_timeout;
1903         sport->timer.data     = (unsigned long)sport;
1904
1905         sport->clk_ipg = devm_clk_get(&pdev->dev, "ipg");
1906         if (IS_ERR(sport->clk_ipg)) {
1907                 ret = PTR_ERR(sport->clk_ipg);
1908                 dev_err(&pdev->dev, "failed to get ipg clk: %d\n", ret);
1909                 return ret;
1910         }
1911
1912         sport->clk_per = devm_clk_get(&pdev->dev, "per");
1913         if (IS_ERR(sport->clk_per)) {
1914                 ret = PTR_ERR(sport->clk_per);
1915                 dev_err(&pdev->dev, "failed to get per clk: %d\n", ret);
1916                 return ret;
1917         }
1918
1919         sport->port.uartclk = clk_get_rate(sport->clk_per);
1920
1921         imx_ports[sport->port.line] = sport;
1922
1923         platform_set_drvdata(pdev, sport);
1924
1925         return uart_add_one_port(&imx_reg, &sport->port);
1926 }
1927
1928 static int serial_imx_remove(struct platform_device *pdev)
1929 {
1930         struct imx_port *sport = platform_get_drvdata(pdev);
1931
1932         return uart_remove_one_port(&imx_reg, &sport->port);
1933 }
1934
1935 static struct platform_driver serial_imx_driver = {
1936         .probe          = serial_imx_probe,
1937         .remove         = serial_imx_remove,
1938
1939         .suspend        = serial_imx_suspend,
1940         .resume         = serial_imx_resume,
1941         .id_table       = imx_uart_devtype,
1942         .driver         = {
1943                 .name   = "imx-uart",
1944                 .owner  = THIS_MODULE,
1945                 .of_match_table = imx_uart_dt_ids,
1946         },
1947 };
1948
1949 static int __init imx_serial_init(void)
1950 {
1951         int ret;
1952
1953         pr_info("Serial: IMX driver\n");
1954
1955         ret = uart_register_driver(&imx_reg);
1956         if (ret)
1957                 return ret;
1958
1959         ret = platform_driver_register(&serial_imx_driver);
1960         if (ret != 0)
1961                 uart_unregister_driver(&imx_reg);
1962
1963         return ret;
1964 }
1965
1966 static void __exit imx_serial_exit(void)
1967 {
1968         platform_driver_unregister(&serial_imx_driver);
1969         uart_unregister_driver(&imx_reg);
1970 }
1971
1972 module_init(imx_serial_init);
1973 module_exit(imx_serial_exit);
1974
1975 MODULE_AUTHOR("Sascha Hauer");
1976 MODULE_DESCRIPTION("IMX generic serial port driver");
1977 MODULE_LICENSE("GPL");
1978 MODULE_ALIAS("platform:imx-uart");