drivers/usb/musb/musb_host.c

   1 /*
   2  * MUSB OTG driver host support
   3  *
   4  * Copyright 2005 Mentor Graphics Corporation
   5  * Copyright (C) 2005-2006 by Texas Instruments
   6  * Copyright (C) 2006-2007 Nokia Corporation
   7  * Copyright (C) 2008-2009 MontaVista Software, Inc. <source@mvista.com>
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License
  11  * version 2 as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  16  * General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA
  21  * 02110-1301 USA
  22  *
  23  * THIS SOFTWARE IS PROVIDED "AS IS" AND ANY EXPRESS OR IMPLIED
  24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
  26  * NO EVENT SHALL THE AUTHORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
  29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  33  *
  34  */
  35
  36 #include <linux/module.h>
  37 #include <linux/kernel.h>
  38 #include <linux/delay.h>
  39 #include <linux/sched.h>
  40 #include <linux/slab.h>
  41 #include <linux/errno.h>
  42 #include <linux/list.h>
  43 #include <linux/dma-mapping.h>
  44
  45 #include "musb_core.h"
  46 #include "musb_host.h"
  47
  48 /* MUSB HOST status 22-mar-2006
  49  *
  50  * - There's still lots of partial code duplication for fault paths, so
  51  *   they aren't handled as consistently as they need to be.
  52  *
  53  * - PIO mostly behaved when last tested.
  54  *     + including ep0, with all usbtest cases 9, 10
  55  *     + usbtest 14 (ep0out) doesn't seem to run at all
  56  *     + double buffered OUT/TX endpoints saw stalls(!) with certain usbtest
  57  *       configurations, but otherwise double buffering passes basic tests.
  58  *     + for 2.6.N, for N > ~10, needs API changes for hcd framework.
  59  *
  60  * - DMA (CPPI) ... partially behaves, not currently recommended
  61  *     + about 1/15 the speed of typical EHCI implementations (PCI)
  62  *     + RX, all too often reqpkt seems to misbehave after tx
  63  *     + TX, no known issues (other than evident silicon issue)
  64  *
  65  * - DMA (Mentor/OMAP) ...has at least toggle update problems
  66  *
  67  * - [23-feb-2009] minimal traffic scheduling to avoid bulk RX packet
  68  *   starvation ... nothing yet for TX, interrupt, or bulk.
  69  *
  70  * - Not tested with HNP, but some SRP paths seem to behave.
  71  *
  72  * NOTE 24-August-2006:
  73  *
  74  * - Bulk traffic finally uses both sides of hardware ep1, freeing up an
  75  *   extra endpoint for periodic use enabling hub + keybd + mouse.  That
  76  *   mostly works, except that with "usbnet" it's easy to trigger cases
  77  *   with "ping" where RX loses.  (a) ping to davinci, even "ping -f",
  78  *   fine; but (b) ping _from_ davinci, even "ping -c 1", ICMP RX loses
  79  *   although ARP RX wins.  (That test was done with a full speed link.)
  80  */
  81
  82
  83 /*
  84  * NOTE on endpoint usage:
  85  *
  86  * CONTROL transfers all go through ep0.  BULK ones go through dedicated IN
  87  * and OUT endpoints ... hardware is dedicated for those "async" queue(s).
  88  * (Yes, bulk _could_ use more of the endpoints than that, and would even
  89  * benefit from it.)
  90  *
  91  * INTERUPPT and ISOCHRONOUS transfers are scheduled to the other endpoints.
  92  * So far that scheduling is both dumb and optimistic:  the endpoint will be
  93  * "claimed" until its software queue is no longer refilled.  No multiplexing
  94  * of transfers between endpoints, or anything clever.
  95  */
  96
  97 struct musb *hcd_to_musb(struct usb_hcd *hcd)
  98 {
  99         return *(struct musb **) hcd->hcd_priv;
 100 }
 101
 102
 103 static void musb_ep_program(struct musb *musb, u8 epnum,
 104                         struct urb *urb, int is_out,
 105                         u8 *buf, u32 offset, u32 len);
 106
 107 /*
 108  * Clear TX fifo. Needed to avoid BABBLE errors.
 109  */
 110 static void musb_h_tx_flush_fifo(struct musb_hw_ep *ep)
 111 {
 112         struct musb     *musb = ep->musb;
 113         void __iomem    *epio = ep->regs;
 114         u16             csr;
 115         int             retries = 1000;
 116
 117         csr = musb_readw(epio, MUSB_TXCSR);
 118         while (csr & MUSB_TXCSR_FIFONOTEMPTY) {
 119                 csr |= MUSB_TXCSR_FLUSHFIFO | MUSB_TXCSR_TXPKTRDY;
 120                 musb_writew(epio, MUSB_TXCSR, csr);
 121                 csr = musb_readw(epio, MUSB_TXCSR);
 122
 123                 /*
 124                  * FIXME: sometimes the tx fifo flush failed, it has been
 125                  * observed during device disconnect on AM335x.
 126                  *
 127                  * To reproduce the issue, ensure tx urb(s) are queued when
 128                  * unplug the usb device which is connected to AM335x usb
 129                  * host port.
 130                  *
 131                  * I found using a usb-ethernet device and running iperf
 132                  * (client on AM335x) has very high chance to trigger it.
 133                  *
 134                  * Better to turn on dev_dbg() in musb_cleanup_urb() with
 135                  * CPPI enabled to see the issue when aborting the tx channel.
 136                  */
 137                 if (dev_WARN_ONCE(musb->controller, retries-- < 1,
 138                                 "Could not flush host TX%d fifo: csr: %04x\n",
 139                                 ep->epnum, csr))
 140                         return;
 141         }
 142 }
 143
 144 static void musb_h_ep0_flush_fifo(struct musb_hw_ep *ep)
 145 {
 146         void __iomem    *epio = ep->regs;
 147         u16             csr;
 148         int             retries = 5;
 149
 150         /* scrub any data left in the fifo */
 151         do {
 152                 csr = musb_readw(epio, MUSB_TXCSR);
 153                 if (!(csr & (MUSB_CSR0_TXPKTRDY | MUSB_CSR0_RXPKTRDY)))
 154                         break;
 155                 musb_writew(epio, MUSB_TXCSR, MUSB_CSR0_FLUSHFIFO);
 156                 csr = musb_readw(epio, MUSB_TXCSR);
 157                 udelay(10);
 158         } while (--retries);
 159
 160         WARN(!retries, "Could not flush host TX%d fifo: csr: %04x\n",
 161                         ep->epnum, csr);
 162
 163         /* and reset for the next transfer */
 164         musb_writew(epio, MUSB_TXCSR, 0);
 165 }
 166
 167 /*
 168  * Start transmit. Caller is responsible for locking shared resources.
 169  * musb must be locked.
 170  */
 171 static inline void musb_h_tx_start(struct musb_hw_ep *ep)
 172 {
 173         u16     txcsr;
 174
 175         /* NOTE: no locks here; caller should lock and select EP */
 176         if (ep->epnum) {
 177                 txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 178                 txcsr |= MUSB_TXCSR_TXPKTRDY | MUSB_TXCSR_H_WZC_BITS;
 179                 musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 180         } else {
 181                 txcsr = MUSB_CSR0_H_SETUPPKT | MUSB_CSR0_TXPKTRDY;
 182                 musb_writew(ep->regs, MUSB_CSR0, txcsr);
 183         }
 184
 185 }
 186
 187 static inline void musb_h_tx_dma_start(struct musb_hw_ep *ep)
 188 {
 189         u16     txcsr;
 190
 191         /* NOTE: no locks here; caller should lock and select EP */
 192         txcsr = musb_readw(ep->regs, MUSB_TXCSR);
 193         txcsr |= MUSB_TXCSR_DMAENAB | MUSB_TXCSR_H_WZC_BITS;
 194         if (is_cppi_enabled(ep->musb))
 195                 txcsr |= MUSB_TXCSR_DMAMODE;
 196         musb_writew(ep->regs, MUSB_TXCSR, txcsr);
 197 }
 198
 199 static void musb_ep_set_qh(struct musb_hw_ep *ep, int is_in, struct musb_qh *qh)
 200 {
 201         if (is_in != 0 || ep->is_shared_fifo)
 202                 ep->in_qh  = qh;
 203         if (is_in == 0 || ep->is_shared_fifo)
 204                 ep->out_qh = qh;
 205 }
 206
 207 static struct musb_qh *musb_ep_get_qh(struct musb_hw_ep *ep, int is_in)
 208 {
 209         return is_in ? ep->in_qh : ep->out_qh;
 210 }
 211
 212 /*
 213  * Start the URB at the front of an endpoint's queue
 214  * end must be claimed from the caller.
 215  *
 216  * Context: controller locked, irqs blocked
 217  */
 218 static void
 219 musb_start_urb(struct musb *musb, int is_in, struct musb_qh *qh)
 220 {
 221         u16                     frame;
 222         u32                     len;
 223         void __iomem            *mbase =  musb->mregs;
 224         struct urb              *urb = next_urb(qh);
 225         void                    *buf = urb->transfer_buffer;
 226         u32                     offset = 0;
 227         struct musb_hw_ep       *hw_ep = qh->hw_ep;
 228         unsigned                pipe = urb->pipe;
 229         u8                      address = usb_pipedevice(pipe);
 230         int                     epnum = hw_ep->epnum;
 231
 232         /* initialize software qh state */
 233         qh->offset = 0;
 234         qh->segsize = 0;
 235
 236         /* gather right source of data */
 237         switch (qh->type) {
 238         case USB_ENDPOINT_XFER_CONTROL:
 239                 /* control transfers always start with SETUP */
 240                 is_in = 0;
 241                 musb->ep0_stage = MUSB_EP0_START;
 242                 buf = urb->setup_packet;
 243                 len = 8;
 244                 break;
 245         case USB_ENDPOINT_XFER_ISOC:
 246                 qh->iso_idx = 0;
 247                 qh->frame = 0;
 248                 offset = urb->iso_frame_desc[0].offset;
 249                 len = urb->iso_frame_desc[0].length;
 250                 break;
 251         default:                /* bulk, interrupt */
 252                 /* actual_length may be nonzero on retry paths */
 253                 buf = urb->transfer_buffer + urb->actual_length;
 254                 len = urb->transfer_buffer_length - urb->actual_length;
 255         }
 256
 257         dev_dbg(musb->controller, "qh %p urb %p dev%d ep%d%s%s, hw_ep %d, %p/%d\n",
 258                         qh, urb, address, qh->epnum,
 259                         is_in ? "in" : "out",
 260                         ({char *s; switch (qh->type) {
 261                         case USB_ENDPOINT_XFER_CONTROL: s = ""; break;
 262                         case USB_ENDPOINT_XFER_BULK:    s = "-bulk"; break;
 263                         case USB_ENDPOINT_XFER_ISOC:    s = "-iso"; break;
 264                         default:                        s = "-intr"; break;
 265                         } s; }),
 266                         epnum, buf + offset, len);
 267
 268         /* Configure endpoint */
 269         musb_ep_set_qh(hw_ep, is_in, qh);
 270         musb_ep_program(musb, epnum, urb, !is_in, buf, offset, len);
 271
 272         /* transmit may have more work: start it when it is time */
 273         if (is_in)
 274                 return;
 275
 276         /* determine if the time is right for a periodic transfer */
 277         switch (qh->type) {
 278         case USB_ENDPOINT_XFER_ISOC:
 279         case USB_ENDPOINT_XFER_INT:
 280                 dev_dbg(musb->controller, "check whether there's still time for periodic Tx\n");
 281                 frame = musb_readw(mbase, MUSB_FRAME);
 282                 /* FIXME this doesn't implement that scheduling policy ...
 283                  * or handle framecounter wrapping
 284                  */
 285                 if (1) {        /* Always assume URB_ISO_ASAP */
 286                         /* REVISIT the SOF irq handler shouldn't duplicate
 287                          * this code; and we don't init urb->start_frame...
 288                          */
 289                         qh->frame = 0;
 290                         goto start;
 291                 } else {
 292                         qh->frame = urb->start_frame;
 293                         /* enable SOF interrupt so we can count down */
 294                         dev_dbg(musb->controller, "SOF for %d\n", epnum);
 295 #if 1 /* ifndef CONFIG_ARCH_DAVINCI */
 296                         musb_writeb(mbase, MUSB_INTRUSBE, 0xff);
 297 #endif
 298                 }
 299                 break;
 300         default:
 301 start:
 302                 dev_dbg(musb->controller, "Start TX%d %s\n", epnum,
 303                         hw_ep->tx_channel ? "dma" : "pio");
 304
 305                 if (!hw_ep->tx_channel)
 306                         musb_h_tx_start(hw_ep);
 307                 else if (is_cppi_enabled(musb) || tusb_dma_omap(musb))
 308                         musb_h_tx_dma_start(hw_ep);
 309         }
 310 }
 311
 312 /* Context: caller owns controller lock, IRQs are blocked */
 313 static void musb_giveback(struct musb *musb, struct urb *urb, int status)
 314 __releases(musb->lock)
 315 __acquires(musb->lock)
 316 {
 317         dev_dbg(musb->controller,
 318                         "complete %p %pF (%d), dev%d ep%d%s, %d/%d\n",
 319                         urb, urb->complete, status,
 320                         usb_pipedevice(urb->pipe),
 321                         usb_pipeendpoint(urb->pipe),
 322                         usb_pipein(urb->pipe) ? "in" : "out",
 323                         urb->actual_length, urb->transfer_buffer_length
 324                         );
 325
 326         usb_hcd_unlink_urb_from_ep(musb->hcd, urb);
 327         spin_unlock(&musb->lock);
 328         usb_hcd_giveback_urb(musb->hcd, urb, status);
 329         spin_lock(&musb->lock);
 330 }
 331
 332 /* For bulk/interrupt endpoints only */
 333 static inline void musb_save_toggle(struct musb_qh *qh, int is_in,
 334                                     struct urb *urb)
 335 {
 336         void __iomem            *epio = qh->hw_ep->regs;
 337         u16                     csr;
 338
 339         /*
 340          * FIXME: the current Mentor DMA code seems to have
 341          * problems getting toggle correct.
 342          */
 343
 344         if (is_in)
 345                 csr = musb_readw(epio, MUSB_RXCSR) & MUSB_RXCSR_H_DATATOGGLE;
 346         else
 347                 csr = musb_readw(epio, MUSB_TXCSR) & MUSB_TXCSR_H_DATATOGGLE;
 348
 349         usb_settoggle(urb->dev, qh->epnum, !is_in, csr ? 1 : 0);
 350 }
 351
 352 /*
 353  * Advance this hardware endpoint's queue, completing the specified URB and
 354  * advancing to either the next URB queued to that qh, or else invalidating
 355  * that qh and advancing to the next qh scheduled after the current one.
 356  *
 357  * Context: caller owns controller lock, IRQs are blocked
 358  */
 359 static void musb_advance_schedule(struct musb *musb, struct urb *urb,
 360                                   struct musb_hw_ep *hw_ep, int is_in)
 361 {
 362         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, is_in);
 363         struct musb_hw_ep       *ep = qh->hw_ep;
 364         int                     ready = qh->is_ready;
 365         int                     status;
 366
 367         status = (urb->status == -EINPROGRESS) ? 0 : urb->status;
 368
 369         /* save toggle eagerly, for paranoia */
 370         switch (qh->type) {
 371         case USB_ENDPOINT_XFER_BULK:
 372         case USB_ENDPOINT_XFER_INT:
 373                 musb_save_toggle(qh, is_in, urb);
 374                 break;
 375         case USB_ENDPOINT_XFER_ISOC:
 376                 if (status == 0 && urb->error_count)
 377                         status = -EXDEV;
 378                 break;
 379         }
 380
 381         qh->is_ready = 0;
 382         musb_giveback(musb, urb, status);
 383         qh->is_ready = ready;
 384
 385         /* reclaim resources (and bandwidth) ASAP; deschedule it, and
 386          * invalidate qh as soon as list_empty(&hep->urb_list)
 387          */
 388         if (list_empty(&qh->hep->urb_list)) {
 389                 struct list_head        *head;
 390                 struct dma_controller   *dma = musb->dma_controller;
 391
 392                 if (is_in) {
 393                         ep->rx_reinit = 1;
 394                         if (ep->rx_channel) {
 395                                 dma->channel_release(ep->rx_channel);
 396                                 ep->rx_channel = NULL;
 397                         }
 398                 } else {
 399                         ep->tx_reinit = 1;
 400                         if (ep->tx_channel) {
 401                                 dma->channel_release(ep->tx_channel);
 402                                 ep->tx_channel = NULL;
 403                         }
 404                 }
 405
 406                 /* Clobber old pointers to this qh */
 407                 musb_ep_set_qh(ep, is_in, NULL);
 408                 qh->hep->hcpriv = NULL;
 409
 410                 switch (qh->type) {
 411
 412                 case USB_ENDPOINT_XFER_CONTROL:
 413                 case USB_ENDPOINT_XFER_BULK:
 414                         /* fifo policy for these lists, except that NAKing
 415                          * should rotate a qh to the end (for fairness).
 416                          */
 417                         if (qh->mux == 1) {
 418                                 head = qh->ring.prev;
 419                                 list_del(&qh->ring);
 420                                 kfree(qh);
 421                                 qh = first_qh(head);
 422                                 break;
 423                         }
 424
 425                 case USB_ENDPOINT_XFER_ISOC:
 426                 case USB_ENDPOINT_XFER_INT:
 427                         /* this is where periodic bandwidth should be
 428                          * de-allocated if it's tracked and allocated;
 429                          * and where we'd update the schedule tree...
 430                          */
 431                         kfree(qh);
 432                         qh = NULL;
 433                         break;
 434                 }
 435         }
 436
 437         /*
 438          * The pipe must be broken if current urb->status is set, so don't
 439          * start next urb.
 440          * TODO: to minimize the risk of regression, only check urb->status
 441          * for RX, until we have a test case to understand the behavior of TX.
 442          */
 443         if ((!status || !is_in) && qh && qh->is_ready) {
 444                 dev_dbg(musb->controller, "... next ep%d %cX urb %p\n",
 445                     hw_ep->epnum, is_in ? 'R' : 'T', next_urb(qh));
 446                 musb_start_urb(musb, is_in, qh);
 447         }
 448 }
 449
 450 static u16 musb_h_flush_rxfifo(struct musb_hw_ep *hw_ep, u16 csr)
 451 {
 452         /* we don't want fifo to fill itself again;
 453          * ignore dma (various models),
 454          * leave toggle alone (may not have been saved yet)
 455          */
 456         csr |= MUSB_RXCSR_FLUSHFIFO | MUSB_RXCSR_RXPKTRDY;
 457         csr &= ~(MUSB_RXCSR_H_REQPKT
 458                 | MUSB_RXCSR_H_AUTOREQ
 459                 | MUSB_RXCSR_AUTOCLEAR);
 460
 461         /* write 2x to allow double buffering */
 462         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 463         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 464
 465         /* flush writebuffer */
 466         return musb_readw(hw_ep->regs, MUSB_RXCSR);
 467 }
 468
 469 /*
 470  * PIO RX for a packet (or part of it).
 471  */
 472 static bool
 473 musb_host_packet_rx(struct musb *musb, struct urb *urb, u8 epnum, u8 iso_err)
 474 {
 475         u16                     rx_count;
 476         u8                      *buf;
 477         u16                     csr;
 478         bool                    done = false;
 479         u32                     length;
 480         int                     do_flush = 0;
 481         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 482         void __iomem            *epio = hw_ep->regs;
 483         struct musb_qh          *qh = hw_ep->in_qh;
 484         int                     pipe = urb->pipe;
 485         void                    *buffer = urb->transfer_buffer;
 486
 487         /* musb_ep_select(mbase, epnum); */
 488         rx_count = musb_readw(epio, MUSB_RXCOUNT);
 489         dev_dbg(musb->controller, "RX%d count %d, buffer %p len %d/%d\n", epnum, rx_count,
 490                         urb->transfer_buffer, qh->offset,
 491                         urb->transfer_buffer_length);
 492
 493         /* unload FIFO */
 494         if (usb_pipeisoc(pipe)) {
 495                 int                                     status = 0;
 496                 struct usb_iso_packet_descriptor        *d;
 497
 498                 if (iso_err) {
 499                         status = -EILSEQ;
 500                         urb->error_count++;
 501                 }
 502
 503                 d = urb->iso_frame_desc + qh->iso_idx;
 504                 buf = buffer + d->offset;
 505                 length = d->length;
 506                 if (rx_count > length) {
 507                         if (status == 0) {
 508                                 status = -EOVERFLOW;
 509                                 urb->error_count++;
 510                         }
 511                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 512                         do_flush = 1;
 513                 } else
 514                         length = rx_count;
 515                 urb->actual_length += length;
 516                 d->actual_length = length;
 517
 518                 d->status = status;
 519
 520                 /* see if we are done */
 521                 done = (++qh->iso_idx >= urb->number_of_packets);
 522         } else {
 523                 /* non-isoch */
 524                 buf = buffer + qh->offset;
 525                 length = urb->transfer_buffer_length - qh->offset;
 526                 if (rx_count > length) {
 527                         if (urb->status == -EINPROGRESS)
 528                                 urb->status = -EOVERFLOW;
 529                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n", rx_count, length);
 530                         do_flush = 1;
 531                 } else
 532                         length = rx_count;
 533                 urb->actual_length += length;
 534                 qh->offset += length;
 535
 536                 /* see if we are done */
 537                 done = (urb->actual_length == urb->transfer_buffer_length)
 538                         || (rx_count < qh->maxpacket)
 539                         || (urb->status != -EINPROGRESS);
 540                 if (done
 541                                 && (urb->status == -EINPROGRESS)
 542                                 && (urb->transfer_flags & URB_SHORT_NOT_OK)
 543                                 && (urb->actual_length
 544                                         < urb->transfer_buffer_length))
 545                         urb->status = -EREMOTEIO;
 546         }
 547
 548         musb_read_fifo(hw_ep, length, buf);
 549
 550         csr = musb_readw(epio, MUSB_RXCSR);
 551         csr |= MUSB_RXCSR_H_WZC_BITS;
 552         if (unlikely(do_flush))
 553                 musb_h_flush_rxfifo(hw_ep, csr);
 554         else {
 555                 /* REVISIT this assumes AUTOCLEAR is never set */
 556                 csr &= ~(MUSB_RXCSR_RXPKTRDY | MUSB_RXCSR_H_REQPKT);
 557                 if (!done)
 558                         csr |= MUSB_RXCSR_H_REQPKT;
 559                 musb_writew(epio, MUSB_RXCSR, csr);
 560         }
 561
 562         return done;
 563 }
 564
 565 /* we don't always need to reinit a given side of an endpoint...
 566  * when we do, use tx/rx reinit routine and then construct a new CSR
 567  * to address data toggle, NYET, and DMA or PIO.
 568  *
 569  * it's possible that driver bugs (especially for DMA) or aborting a
 570  * transfer might have left the endpoint busier than it should be.
 571  * the busy/not-empty tests are basically paranoia.
 572  */
 573 static void
 574 musb_rx_reinit(struct musb *musb, struct musb_qh *qh, u8 epnum)
 575 {
 576         struct musb_hw_ep *ep = musb->endpoints + epnum;
 577         u16     csr;
 578
 579         /* NOTE:  we know the "rx" fifo reinit never triggers for ep0.
 580          * That always uses tx_reinit since ep0 repurposes TX register
 581          * offsets; the initial SETUP packet is also a kind of OUT.
 582          */
 583
 584         /* if programmed for Tx, put it in RX mode */
 585         if (ep->is_shared_fifo) {
 586                 csr = musb_readw(ep->regs, MUSB_TXCSR);
 587                 if (csr & MUSB_TXCSR_MODE) {
 588                         musb_h_tx_flush_fifo(ep);
 589                         csr = musb_readw(ep->regs, MUSB_TXCSR);
 590                         musb_writew(ep->regs, MUSB_TXCSR,
 591                                     csr | MUSB_TXCSR_FRCDATATOG);
 592                 }
 593
 594                 /*
 595                  * Clear the MODE bit (and everything else) to enable Rx.
 596                  * NOTE: we mustn't clear the DMAMODE bit before DMAENAB.
 597                  */
 598                 if (csr & MUSB_TXCSR_DMAMODE)
 599                         musb_writew(ep->regs, MUSB_TXCSR, MUSB_TXCSR_DMAMODE);
 600                 musb_writew(ep->regs, MUSB_TXCSR, 0);
 601
 602         /* scrub all previous state, clearing toggle */
 603         }
 604         csr = musb_readw(ep->regs, MUSB_RXCSR);
 605         if (csr & MUSB_RXCSR_RXPKTRDY)
 606                 WARNING("rx%d, packet/%d ready?\n", ep->epnum,
 607                         musb_readw(ep->regs, MUSB_RXCOUNT));
 608
 609         musb_h_flush_rxfifo(ep, MUSB_RXCSR_CLRDATATOG);
 610
 611         /* target addr and (for multipoint) hub addr/port */
 612         if (musb->is_multipoint) {
 613                 musb_write_rxfunaddr(musb, epnum, qh->addr_reg);
 614                 musb_write_rxhubaddr(musb, epnum, qh->h_addr_reg);
 615                 musb_write_rxhubport(musb, epnum, qh->h_port_reg);
 616         } else
 617                 musb_writeb(musb->mregs, MUSB_FADDR, qh->addr_reg);
 618
 619         /* protocol/endpoint, interval/NAKlimit, i/o size */
 620         musb_writeb(ep->regs, MUSB_RXTYPE, qh->type_reg);
 621         musb_writeb(ep->regs, MUSB_RXINTERVAL, qh->intv_reg);
 622         /* NOTE: bulk combining rewrites high bits of maxpacket */
 623         /* Set RXMAXP with the FIFO size of the endpoint
 624          * to disable double buffer mode.
 625          */
 626         if (musb->double_buffer_not_ok)
 627                 musb_writew(ep->regs, MUSB_RXMAXP, ep->max_packet_sz_rx);
 628         else
 629                 musb_writew(ep->regs, MUSB_RXMAXP,
 630                                 qh->maxpacket | ((qh->hb_mult - 1) << 11));
 631
 632         ep->rx_reinit = 0;
 633 }
 634
 635 static void musb_tx_dma_set_mode_mentor(struct dma_controller *dma,
 636                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
 637                 struct urb *urb, u32 offset,
 638                 u32 *length, u8 *mode)
 639 {
 640         struct dma_channel      *channel = hw_ep->tx_channel;
 641         void __iomem            *epio = hw_ep->regs;
 642         u16                     pkt_size = qh->maxpacket;
 643         u16                     csr;
 644
 645         if (*length > channel->max_len)
 646                 *length = channel->max_len;
 647
 648         csr = musb_readw(epio, MUSB_TXCSR);
 649         if (*length > pkt_size) {
 650                 *mode = 1;
 651                 csr |= MUSB_TXCSR_DMAMODE | MUSB_TXCSR_DMAENAB;
 652                 /* autoset shouldn't be set in high bandwidth */
 653                 /*
 654                  * Enable Autoset according to table
 655                  * below
 656                  * bulk_split hb_mult   Autoset_Enable
 657                  *      0       1       Yes(Normal)
 658                  *      0       >1      No(High BW ISO)
 659                  *      1       1       Yes(HS bulk)
 660                  *      1       >1      Yes(FS bulk)
 661                  */
 662                 if (qh->hb_mult == 1 || (qh->hb_mult > 1 &&
 663                                         can_bulk_split(hw_ep->musb, qh->type)))
 664                         csr |= MUSB_TXCSR_AUTOSET;
 665         } else {
 666                 *mode = 0;
 667                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAMODE);
 668                 csr |= MUSB_TXCSR_DMAENAB; /* against programmer's guide */
 669         }
 670         channel->desired_mode = *mode;
 671         musb_writew(epio, MUSB_TXCSR, csr);
 672 }
 673
 674 static void musb_tx_dma_set_mode_cppi_tusb(struct dma_controller *dma,
 675                                            struct musb_hw_ep *hw_ep,
 676                                            struct musb_qh *qh,
 677                                            struct urb *urb,
 678                                            u32 offset,
 679                                            u32 *length,
 680                                            u8 *mode)
 681 {
 682         struct dma_channel *channel = hw_ep->tx_channel;
 683
 684         channel->actual_len = 0;
 685
 686         /*
 687          * TX uses "RNDIS" mode automatically but needs help
 688          * to identify the zero-length-final-packet case.
 689          */
 690         *mode = (urb->transfer_flags & URB_ZERO_PACKET) ? 1 : 0;
 691 }
 692
 693 static bool musb_tx_dma_program(struct dma_controller *dma,
 694                 struct musb_hw_ep *hw_ep, struct musb_qh *qh,
 695                 struct urb *urb, u32 offset, u32 length)
 696 {
 697         struct dma_channel      *channel = hw_ep->tx_channel;
 698         u16                     pkt_size = qh->maxpacket;
 699         u8                      mode;
 700
 701         if (musb_dma_inventra(hw_ep->musb) || musb_dma_ux500(hw_ep->musb))
 702                 musb_tx_dma_set_mode_mentor(dma, hw_ep, qh, urb, offset,
 703                                             &length, &mode);
 704         else if (is_cppi_enabled(hw_ep->musb) || tusb_dma_omap(hw_ep->musb))
 705                 musb_tx_dma_set_mode_cppi_tusb(dma, hw_ep, qh, urb, offset,
 706                                                &length, &mode);
 707         else
 708                 return false;
 709
 710         qh->segsize = length;
 711
 712         /*
 713          * Ensure the data reaches to main memory before starting
 714          * DMA transfer
 715          */
 716         wmb();
 717
 718         if (!dma->channel_program(channel, pkt_size, mode,
 719                         urb->transfer_dma + offset, length)) {
 720                 void __iomem *epio = hw_ep->regs;
 721                 u16 csr;
 722
 723                 dma->channel_release(channel);
 724                 hw_ep->tx_channel = NULL;
 725
 726                 csr = musb_readw(epio, MUSB_TXCSR);
 727                 csr &= ~(MUSB_TXCSR_AUTOSET | MUSB_TXCSR_DMAENAB);
 728                 musb_writew(epio, MUSB_TXCSR, csr | MUSB_TXCSR_H_WZC_BITS);
 729                 return false;
 730         }
 731         return true;
 732 }
 733
 734 /*
 735  * Program an HDRC endpoint as per the given URB
 736  * Context: irqs blocked, controller lock held
 737  */
 738 static void musb_ep_program(struct musb *musb, u8 epnum,
 739                         struct urb *urb, int is_out,
 740                         u8 *buf, u32 offset, u32 len)
 741 {
 742         struct dma_controller   *dma_controller;
 743         struct dma_channel      *dma_channel;
 744         u8                      dma_ok;
 745         void __iomem            *mbase = musb->mregs;
 746         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
 747         void __iomem            *epio = hw_ep->regs;
 748         struct musb_qh          *qh = musb_ep_get_qh(hw_ep, !is_out);
 749         u16                     packet_sz = qh->maxpacket;
 750         u8                      use_dma = 1;
 751         u16                     csr;
 752
 753         dev_dbg(musb->controller, "%s hw%d urb %p spd%d dev%d ep%d%s "
 754                                 "h_addr%02x h_port%02x bytes %d\n",
 755                         is_out ? "-->" : "<--",
 756                         epnum, urb, urb->dev->speed,
 757                         qh->addr_reg, qh->epnum, is_out ? "out" : "in",
 758                         qh->h_addr_reg, qh->h_port_reg,
 759                         len);
 760
 761         musb_ep_select(mbase, epnum);
 762
 763         if (is_out && !len) {
 764                 use_dma = 0;
 765                 csr = musb_readw(epio, MUSB_TXCSR);
 766                 csr &= ~MUSB_TXCSR_DMAENAB;
 767                 musb_writew(epio, MUSB_TXCSR, csr);
 768                 hw_ep->tx_channel = NULL;
 769         }
 770
 771         /* candidate for DMA? */
 772         dma_controller = musb->dma_controller;
 773         if (use_dma && is_dma_capable() && epnum && dma_controller) {
 774                 dma_channel = is_out ? hw_ep->tx_channel : hw_ep->rx_channel;
 775                 if (!dma_channel) {
 776                         dma_channel = dma_controller->channel_alloc(
 777                                         dma_controller, hw_ep, is_out);
 778                         if (is_out)
 779                                 hw_ep->tx_channel = dma_channel;
 780                         else
 781                                 hw_ep->rx_channel = dma_channel;
 782                 }
 783         } else
 784                 dma_channel = NULL;
 785
 786         /* make sure we clear DMAEnab, autoSet bits from previous run */
 787
 788         /* OUT/transmit/EP0 or IN/receive? */
 789         if (is_out) {
 790                 u16     csr;
 791                 u16     int_txe;
 792                 u16     load_count;
 793
 794                 csr = musb_readw(epio, MUSB_TXCSR);
 795
 796                 /* disable interrupt in case we flush */
 797                 int_txe = musb->intrtxe;
 798                 musb_writew(mbase, MUSB_INTRTXE, int_txe & ~(1 << epnum));
 799
 800                 /* general endpoint setup */
 801                 if (epnum) {
 802                         /* flush all old state, set default */
 803                         /*
 804                          * We could be flushing valid
 805                          * packets in double buffering
 806                          * case
 807                          */
 808                         if (!hw_ep->tx_double_buffered)
 809                                 musb_h_tx_flush_fifo(hw_ep);
 810
 811                         /*
 812                          * We must not clear the DMAMODE bit before or in
 813                          * the same cycle with the DMAENAB bit, so we clear
 814                          * the latter first...
 815                          */
 816                         csr &= ~(MUSB_TXCSR_H_NAKTIMEOUT
 817                                         | MUSB_TXCSR_AUTOSET
 818                                         | MUSB_TXCSR_DMAENAB
 819                                         | MUSB_TXCSR_FRCDATATOG
 820                                         | MUSB_TXCSR_H_RXSTALL
 821                                         | MUSB_TXCSR_H_ERROR
 822                                         | MUSB_TXCSR_TXPKTRDY
 823                                         );
 824                         csr |= MUSB_TXCSR_MODE;
 825
 826                         if (!hw_ep->tx_double_buffered) {
 827                                 if (usb_gettoggle(urb->dev, qh->epnum, 1))
 828                                         csr |= MUSB_TXCSR_H_WR_DATATOGGLE
 829                                                 | MUSB_TXCSR_H_DATATOGGLE;
 830                                 else
 831                                         csr |= MUSB_TXCSR_CLRDATATOG;
 832                         }
 833
 834                         musb_writew(epio, MUSB_TXCSR, csr);
 835                         /* REVISIT may need to clear FLUSHFIFO ... */
 836                         csr &= ~MUSB_TXCSR_DMAMODE;
 837                         musb_writew(epio, MUSB_TXCSR, csr);
 838                         csr = musb_readw(epio, MUSB_TXCSR);
 839                 } else {
 840                         /* endpoint 0: just flush */
 841                         musb_h_ep0_flush_fifo(hw_ep);
 842                 }
 843
 844                 /* target addr and (for multipoint) hub addr/port */
 845                 if (musb->is_multipoint) {
 846                         musb_write_txfunaddr(musb, epnum, qh->addr_reg);
 847                         musb_write_txhubaddr(musb, epnum, qh->h_addr_reg);
 848                         musb_write_txhubport(musb, epnum, qh->h_port_reg);
 849 /* FIXME if !epnum, do the same for RX ... */
 850                 } else
 851                         musb_writeb(mbase, MUSB_FADDR, qh->addr_reg);
 852
 853                 /* protocol/endpoint/interval/NAKlimit */
 854                 if (epnum) {
 855                         musb_writeb(epio, MUSB_TXTYPE, qh->type_reg);
 856                         if (musb->double_buffer_not_ok) {
 857                                 musb_writew(epio, MUSB_TXMAXP,
 858                                                 hw_ep->max_packet_sz_tx);
 859                         } else if (can_bulk_split(musb, qh->type)) {
 860                                 qh->hb_mult = hw_ep->max_packet_sz_tx
 861                                                 / packet_sz;
 862                                 musb_writew(epio, MUSB_TXMAXP, packet_sz
 863                                         | ((qh->hb_mult) - 1) << 11);
 864                         } else {
 865                                 musb_writew(epio, MUSB_TXMAXP,
 866                                                 qh->maxpacket |
 867                                                 ((qh->hb_mult - 1) << 11));
 868                         }
 869                         musb_writeb(epio, MUSB_TXINTERVAL, qh->intv_reg);
 870                 } else {
 871                         musb_writeb(epio, MUSB_NAKLIMIT0, qh->intv_reg);
 872                         if (musb->is_multipoint)
 873                                 musb_writeb(epio, MUSB_TYPE0,
 874                                                 qh->type_reg);
 875                 }
 876
 877                 if (can_bulk_split(musb, qh->type))
 878                         load_count = min((u32) hw_ep->max_packet_sz_tx,
 879                                                 len);
 880                 else
 881                         load_count = min((u32) packet_sz, len);
 882
 883                 if (dma_channel && musb_tx_dma_program(dma_controller,
 884                                         hw_ep, qh, urb, offset, len))
 885                         load_count = 0;
 886
 887                 if (load_count) {
 888                         /* PIO to load FIFO */
 889                         qh->segsize = load_count;
 890                         if (!buf) {
 891                                 sg_miter_start(&qh->sg_miter, urb->sg, 1,
 892                                                 SG_MITER_ATOMIC
 893                                                 | SG_MITER_FROM_SG);
 894                                 if (!sg_miter_next(&qh->sg_miter)) {
 895                                         dev_err(musb->controller,
 896                                                         "error: sg"
 897                                                         "list empty\n");
 898                                         sg_miter_stop(&qh->sg_miter);
 899                                         goto finish;
 900                                 }
 901                                 buf = qh->sg_miter.addr + urb->sg->offset +
 902                                         urb->actual_length;
 903                                 load_count = min_t(u32, load_count,
 904                                                 qh->sg_miter.length);
 905                                 musb_write_fifo(hw_ep, load_count, buf);
 906                                 qh->sg_miter.consumed = load_count;
 907                                 sg_miter_stop(&qh->sg_miter);
 908                         } else
 909                                 musb_write_fifo(hw_ep, load_count, buf);
 910                 }
 911 finish:
 912                 /* re-enable interrupt */
 913                 musb_writew(mbase, MUSB_INTRTXE, int_txe);
 914
 915         /* IN/receive */
 916         } else {
 917                 u16     csr;
 918
 919                 if (hw_ep->rx_reinit) {
 920                         musb_rx_reinit(musb, qh, epnum);
 921
 922                         /* init new state: toggle and NYET, maybe DMA later */
 923                         if (usb_gettoggle(urb->dev, qh->epnum, 0))
 924                                 csr = MUSB_RXCSR_H_WR_DATATOGGLE
 925                                         | MUSB_RXCSR_H_DATATOGGLE;
 926                         else
 927                                 csr = 0;
 928                         if (qh->type == USB_ENDPOINT_XFER_INT)
 929                                 csr |= MUSB_RXCSR_DISNYET;
 930
 931                 } else {
 932                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 933
 934                         if (csr & (MUSB_RXCSR_RXPKTRDY
 935                                         | MUSB_RXCSR_DMAENAB
 936                                         | MUSB_RXCSR_H_REQPKT))
 937                                 ERR("broken !rx_reinit, ep%d csr %04x\n",
 938                                                 hw_ep->epnum, csr);
 939
 940                         /* scrub any stale state, leaving toggle alone */
 941                         csr &= MUSB_RXCSR_DISNYET;
 942                 }
 943
 944                 /* kick things off */
 945
 946                 if ((is_cppi_enabled(musb) || tusb_dma_omap(musb)) && dma_channel) {
 947                         /* Candidate for DMA */
 948                         dma_channel->actual_len = 0L;
 949                         qh->segsize = len;
 950
 951                         /* AUTOREQ is in a DMA register */
 952                         musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 953                         csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 954
 955                         /*
 956                          * Unless caller treats short RX transfers as
 957                          * errors, we dare not queue multiple transfers.
 958                          */
 959                         dma_ok = dma_controller->channel_program(dma_channel,
 960                                         packet_sz, !(urb->transfer_flags &
 961                                                      URB_SHORT_NOT_OK),
 962                                         urb->transfer_dma + offset,
 963                                         qh->segsize);
 964                         if (!dma_ok) {
 965                                 dma_controller->channel_release(dma_channel);
 966                                 hw_ep->rx_channel = dma_channel = NULL;
 967                         } else
 968                                 csr |= MUSB_RXCSR_DMAENAB;
 969                 }
 970
 971                 csr |= MUSB_RXCSR_H_REQPKT;
 972                 dev_dbg(musb->controller, "RXCSR%d := %04x\n", epnum, csr);
 973                 musb_writew(hw_ep->regs, MUSB_RXCSR, csr);
 974                 csr = musb_readw(hw_ep->regs, MUSB_RXCSR);
 975         }
 976 }
 977
 978 /* Schedule next QH from musb->in_bulk/out_bulk and move the current qh to
 979  * the end; avoids starvation for other endpoints.
 980  */
 981 static void musb_bulk_nak_timeout(struct musb *musb, struct musb_hw_ep *ep,
 982         int is_in)
 983 {
 984         struct dma_channel      *dma;
 985         struct urb              *urb;
 986         void __iomem            *mbase = musb->mregs;
 987         void __iomem            *epio = ep->regs;
 988         struct musb_qh          *cur_qh, *next_qh;
 989         u16                     rx_csr, tx_csr;
 990
 991         musb_ep_select(mbase, ep->epnum);
 992         if (is_in) {
 993                 dma = is_dma_capable() ? ep->rx_channel : NULL;
 994
 995                 /* clear nak timeout bit */
 996                 rx_csr = musb_readw(epio, MUSB_RXCSR);
 997                 rx_csr |= MUSB_RXCSR_H_WZC_BITS;
 998                 rx_csr &= ~MUSB_RXCSR_DATAERROR;
 999                 musb_writew(epio, MUSB_RXCSR, rx_csr);
1000
1001                 cur_qh = first_qh(&musb->in_bulk);
1002         } else {
1003                 dma = is_dma_capable() ? ep->tx_channel : NULL;
1004
1005                 /* clear nak timeout bit */
1006                 tx_csr = musb_readw(epio, MUSB_TXCSR);
1007                 tx_csr |= MUSB_TXCSR_H_WZC_BITS;
1008                 tx_csr &= ~MUSB_TXCSR_H_NAKTIMEOUT;
1009                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1010
1011                 cur_qh = first_qh(&musb->out_bulk);
1012         }
1013         if (cur_qh) {
1014                 urb = next_urb(cur_qh);
1015                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1016                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1017                         musb->dma_controller->channel_abort(dma);
1018                         urb->actual_length += dma->actual_len;
1019                         dma->actual_len = 0L;
1020                 }
1021                 musb_save_toggle(cur_qh, is_in, urb);
1022
1023                 if (is_in) {
1024                         /* move cur_qh to end of queue */
1025                         list_move_tail(&cur_qh->ring, &musb->in_bulk);
1026
1027                         /* get the next qh from musb->in_bulk */
1028                         next_qh = first_qh(&musb->in_bulk);
1029
1030                         /* set rx_reinit and schedule the next qh */
1031                         ep->rx_reinit = 1;
1032                 } else {
1033                         /* move cur_qh to end of queue */
1034                         list_move_tail(&cur_qh->ring, &musb->out_bulk);
1035
1036                         /* get the next qh from musb->out_bulk */
1037                         next_qh = first_qh(&musb->out_bulk);
1038
1039                         /* set tx_reinit and schedule the next qh */
1040                         ep->tx_reinit = 1;
1041                 }
1042                 musb_start_urb(musb, is_in, next_qh);
1043         }
1044 }
1045
1046 /*
1047  * Service the default endpoint (ep0) as host.
1048  * Return true until it's time to start the status stage.
1049  */
1050 static bool musb_h_ep0_continue(struct musb *musb, u16 len, struct urb *urb)
1051 {
1052         bool                     more = false;
1053         u8                      *fifo_dest = NULL;
1054         u16                     fifo_count = 0;
1055         struct musb_hw_ep       *hw_ep = musb->control_ep;
1056         struct musb_qh          *qh = hw_ep->in_qh;
1057         struct usb_ctrlrequest  *request;
1058
1059         switch (musb->ep0_stage) {
1060         case MUSB_EP0_IN:
1061                 fifo_dest = urb->transfer_buffer + urb->actual_length;
1062                 fifo_count = min_t(size_t, len, urb->transfer_buffer_length -
1063                                    urb->actual_length);
1064                 if (fifo_count < len)
1065                         urb->status = -EOVERFLOW;
1066
1067                 musb_read_fifo(hw_ep, fifo_count, fifo_dest);
1068
1069                 urb->actual_length += fifo_count;
1070                 if (len < qh->maxpacket) {
1071                         /* always terminate on short read; it's
1072                          * rarely reported as an error.
1073                          */
1074                 } else if (urb->actual_length <
1075                                 urb->transfer_buffer_length)
1076                         more = true;
1077                 break;
1078         case MUSB_EP0_START:
1079                 request = (struct usb_ctrlrequest *) urb->setup_packet;
1080
1081                 if (!request->wLength) {
1082                         dev_dbg(musb->controller, "start no-DATA\n");
1083                         break;
1084                 } else if (request->bRequestType & USB_DIR_IN) {
1085                         dev_dbg(musb->controller, "start IN-DATA\n");
1086                         musb->ep0_stage = MUSB_EP0_IN;
1087                         more = true;
1088                         break;
1089                 } else {
1090                         dev_dbg(musb->controller, "start OUT-DATA\n");
1091                         musb->ep0_stage = MUSB_EP0_OUT;
1092                         more = true;
1093                 }
1094                 /* FALLTHROUGH */
1095         case MUSB_EP0_OUT:
1096                 fifo_count = min_t(size_t, qh->maxpacket,
1097                                    urb->transfer_buffer_length -
1098                                    urb->actual_length);
1099                 if (fifo_count) {
1100                         fifo_dest = (u8 *) (urb->transfer_buffer
1101                                         + urb->actual_length);
1102                         dev_dbg(musb->controller, "Sending %d byte%s to ep0 fifo %p\n",
1103                                         fifo_count,
1104                                         (fifo_count == 1) ? "" : "s",
1105                                         fifo_dest);
1106                         musb_write_fifo(hw_ep, fifo_count, fifo_dest);
1107
1108                         urb->actual_length += fifo_count;
1109                         more = true;
1110                 }
1111                 break;
1112         default:
1113                 ERR("bogus ep0 stage %d\n", musb->ep0_stage);
1114                 break;
1115         }
1116
1117         return more;
1118 }
1119
1120 /*
1121  * Handle default endpoint interrupt as host. Only called in IRQ time
1122  * from musb_interrupt().
1123  *
1124  * called with controller irqlocked
1125  */
1126 irqreturn_t musb_h_ep0_irq(struct musb *musb)
1127 {
1128         struct urb              *urb;
1129         u16                     csr, len;
1130         int                     status = 0;
1131         void __iomem            *mbase = musb->mregs;
1132         struct musb_hw_ep       *hw_ep = musb->control_ep;
1133         void __iomem            *epio = hw_ep->regs;
1134         struct musb_qh          *qh = hw_ep->in_qh;
1135         bool                    complete = false;
1136         irqreturn_t             retval = IRQ_NONE;
1137
1138         /* ep0 only has one queue, "in" */
1139         urb = next_urb(qh);
1140
1141         musb_ep_select(mbase, 0);
1142         csr = musb_readw(epio, MUSB_CSR0);
1143         len = (csr & MUSB_CSR0_RXPKTRDY)
1144                         ? musb_readb(epio, MUSB_COUNT0)
1145                         : 0;
1146
1147         dev_dbg(musb->controller, "<== csr0 %04x, qh %p, count %d, urb %p, stage %d\n",
1148                 csr, qh, len, urb, musb->ep0_stage);
1149
1150         /* if we just did status stage, we are done */
1151         if (MUSB_EP0_STATUS == musb->ep0_stage) {
1152                 retval = IRQ_HANDLED;
1153                 complete = true;
1154         }
1155
1156         /* prepare status */
1157         if (csr & MUSB_CSR0_H_RXSTALL) {
1158                 dev_dbg(musb->controller, "STALLING ENDPOINT\n");
1159                 status = -EPIPE;
1160
1161         } else if (csr & MUSB_CSR0_H_ERROR) {
1162                 dev_dbg(musb->controller, "no response, csr0 %04x\n", csr);
1163                 status = -EPROTO;
1164
1165         } else if (csr & MUSB_CSR0_H_NAKTIMEOUT) {
1166                 dev_dbg(musb->controller, "control NAK timeout\n");
1167
1168                 /* NOTE:  this code path would be a good place to PAUSE a
1169                  * control transfer, if another one is queued, so that
1170                  * ep0 is more likely to stay busy.  That's already done
1171                  * for bulk RX transfers.
1172                  *
1173                  * if (qh->ring.next != &musb->control), then
1174                  * we have a candidate... NAKing is *NOT* an error
1175                  */
1176                 musb_writew(epio, MUSB_CSR0, 0);
1177                 retval = IRQ_HANDLED;
1178         }
1179
1180         if (status) {
1181                 dev_dbg(musb->controller, "aborting\n");
1182                 retval = IRQ_HANDLED;
1183                 if (urb)
1184                         urb->status = status;
1185                 complete = true;
1186
1187                 /* use the proper sequence to abort the transfer */
1188                 if (csr & MUSB_CSR0_H_REQPKT) {
1189                         csr &= ~MUSB_CSR0_H_REQPKT;
1190                         musb_writew(epio, MUSB_CSR0, csr);
1191                         csr &= ~MUSB_CSR0_H_NAKTIMEOUT;
1192                         musb_writew(epio, MUSB_CSR0, csr);
1193                 } else {
1194                         musb_h_ep0_flush_fifo(hw_ep);
1195                 }
1196
1197                 musb_writeb(epio, MUSB_NAKLIMIT0, 0);
1198
1199                 /* clear it */
1200                 musb_writew(epio, MUSB_CSR0, 0);
1201         }
1202
1203         if (unlikely(!urb)) {
1204                 /* stop endpoint since we have no place for its data, this
1205                  * SHOULD NEVER HAPPEN! */
1206                 ERR("no URB for end 0\n");
1207
1208                 musb_h_ep0_flush_fifo(hw_ep);
1209                 goto done;
1210         }
1211
1212         if (!complete) {
1213                 /* call common logic and prepare response */
1214                 if (musb_h_ep0_continue(musb, len, urb)) {
1215                         /* more packets required */
1216                         csr = (MUSB_EP0_IN == musb->ep0_stage)
1217                                 ?  MUSB_CSR0_H_REQPKT : MUSB_CSR0_TXPKTRDY;
1218                 } else {
1219                         /* data transfer complete; perform status phase */
1220                         if (usb_pipeout(urb->pipe)
1221                                         || !urb->transfer_buffer_length)
1222                                 csr = MUSB_CSR0_H_STATUSPKT
1223                                         | MUSB_CSR0_H_REQPKT;
1224                         else
1225                                 csr = MUSB_CSR0_H_STATUSPKT
1226                                         | MUSB_CSR0_TXPKTRDY;
1227
1228                         /* disable ping token in status phase */
1229                         csr |= MUSB_CSR0_H_DIS_PING;
1230
1231                         /* flag status stage */
1232                         musb->ep0_stage = MUSB_EP0_STATUS;
1233
1234                         dev_dbg(musb->controller, "ep0 STATUS, csr %04x\n", csr);
1235
1236                 }
1237                 musb_writew(epio, MUSB_CSR0, csr);
1238                 retval = IRQ_HANDLED;
1239         } else
1240                 musb->ep0_stage = MUSB_EP0_IDLE;
1241
1242         /* call completion handler if done */
1243         if (complete)
1244                 musb_advance_schedule(musb, urb, hw_ep, 1);
1245 done:
1246         return retval;
1247 }
1248
1249
1250 #ifdef CONFIG_USB_INVENTRA_DMA
1251
1252 /* Host side TX (OUT) using Mentor DMA works as follows:
1253         submit_urb ->
1254                 - if queue was empty, Program Endpoint
1255                 - ... which starts DMA to fifo in mode 1 or 0
1256
1257         DMA Isr (transfer complete) -> TxAvail()
1258                 - Stop DMA (~DmaEnab)   (<--- Alert ... currently happens
1259                                         only in musb_cleanup_urb)
1260                 - TxPktRdy has to be set in mode 0 or for
1261                         short packets in mode 1.
1262 */
1263
1264 #endif
1265
1266 /* Service a Tx-Available or dma completion irq for the endpoint */
1267 void musb_host_tx(struct musb *musb, u8 epnum)
1268 {
1269         int                     pipe;
1270         bool                    done = false;
1271         u16                     tx_csr;
1272         size_t                  length = 0;
1273         size_t                  offset = 0;
1274         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1275         void __iomem            *epio = hw_ep->regs;
1276         struct musb_qh          *qh = hw_ep->out_qh;
1277         struct urb              *urb = next_urb(qh);
1278         u32                     status = 0;
1279         void __iomem            *mbase = musb->mregs;
1280         struct dma_channel      *dma;
1281         bool                    transfer_pending = false;
1282
1283         musb_ep_select(mbase, epnum);
1284         tx_csr = musb_readw(epio, MUSB_TXCSR);
1285
1286         /* with CPPI, DMA sometimes triggers "extra" irqs */
1287         if (!urb) {
1288                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1289                 return;
1290         }
1291
1292         pipe = urb->pipe;
1293         dma = is_dma_capable() ? hw_ep->tx_channel : NULL;
1294         dev_dbg(musb->controller, "OUT/TX%d end, csr %04x%s\n", epnum, tx_csr,
1295                         dma ? ", dma" : "");
1296
1297         /* check for errors */
1298         if (tx_csr & MUSB_TXCSR_H_RXSTALL) {
1299                 /* dma was disabled, fifo flushed */
1300                 dev_dbg(musb->controller, "TX end %d stall\n", epnum);
1301
1302                 /* stall; record URB status */
1303                 status = -EPIPE;
1304
1305         } else if (tx_csr & MUSB_TXCSR_H_ERROR) {
1306                 /* (NON-ISO) dma was disabled, fifo flushed */
1307                 dev_dbg(musb->controller, "TX 3strikes on ep=%d\n", epnum);
1308
1309                 status = -ETIMEDOUT;
1310
1311         } else if (tx_csr & MUSB_TXCSR_H_NAKTIMEOUT) {
1312                 if (USB_ENDPOINT_XFER_BULK == qh->type && qh->mux == 1
1313                                 && !list_is_singular(&musb->out_bulk)) {
1314                         dev_dbg(musb->controller,
1315                                 "NAK timeout on TX%d ep\n", epnum);
1316                         musb_bulk_nak_timeout(musb, hw_ep, 0);
1317                 } else {
1318                         dev_dbg(musb->controller,
1319                                 "TX end=%d device not responding\n", epnum);
1320                         /* NOTE:  this code path would be a good place to PAUSE a
1321                          * transfer, if there's some other (nonperiodic) tx urb
1322                          * that could use this fifo.  (dma complicates it...)
1323                          * That's already done for bulk RX transfers.
1324                          *
1325                          * if (bulk && qh->ring.next != &musb->out_bulk), then
1326                          * we have a candidate... NAKing is *NOT* an error
1327                          */
1328                         musb_ep_select(mbase, epnum);
1329                         musb_writew(epio, MUSB_TXCSR,
1330                                         MUSB_TXCSR_H_WZC_BITS
1331                                         | MUSB_TXCSR_TXPKTRDY);
1332                 }
1333                         return;
1334         }
1335
1336 done:
1337         if (status) {
1338                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1339                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1340                         musb->dma_controller->channel_abort(dma);
1341                 }
1342
1343                 /* do the proper sequence to abort the transfer in the
1344                  * usb core; the dma engine should already be stopped.
1345                  */
1346                 musb_h_tx_flush_fifo(hw_ep);
1347                 tx_csr &= ~(MUSB_TXCSR_AUTOSET
1348                                 | MUSB_TXCSR_DMAENAB
1349                                 | MUSB_TXCSR_H_ERROR
1350                                 | MUSB_TXCSR_H_RXSTALL
1351                                 | MUSB_TXCSR_H_NAKTIMEOUT
1352                                 );
1353
1354                 musb_ep_select(mbase, epnum);
1355                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1356                 /* REVISIT may need to clear FLUSHFIFO ... */
1357                 musb_writew(epio, MUSB_TXCSR, tx_csr);
1358                 musb_writeb(epio, MUSB_TXINTERVAL, 0);
1359
1360                 done = true;
1361         }
1362
1363         /* second cppi case */
1364         if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1365                 dev_dbg(musb->controller, "extra TX%d ready, csr %04x\n", epnum, tx_csr);
1366                 return;
1367         }
1368
1369         if (is_dma_capable() && dma && !status) {
1370                 /*
1371                  * DMA has completed.  But if we're using DMA mode 1 (multi
1372                  * packet DMA), we need a terminal TXPKTRDY interrupt before
1373                  * we can consider this transfer completed, lest we trash
1374                  * its last packet when writing the next URB's data.  So we
1375                  * switch back to mode 0 to get that interrupt; we'll come
1376                  * back here once it happens.
1377                  */
1378                 if (tx_csr & MUSB_TXCSR_DMAMODE) {
1379                         /*
1380                          * We shouldn't clear DMAMODE with DMAENAB set; so
1381                          * clear them in a safe order.  That should be OK
1382                          * once TXPKTRDY has been set (and I've never seen
1383                          * it being 0 at this moment -- DMA interrupt latency
1384                          * is significant) but if it hasn't been then we have
1385                          * no choice but to stop being polite and ignore the
1386                          * programmer's guide... :-)
1387                          *
1388                          * Note that we must write TXCSR with TXPKTRDY cleared
1389                          * in order not to re-trigger the packet send (this bit
1390                          * can't be cleared by CPU), and there's another caveat:
1391                          * TXPKTRDY may be set shortly and then cleared in the
1392                          * double-buffered FIFO mode, so we do an extra TXCSR
1393                          * read for debouncing...
1394                          */
1395                         tx_csr &= musb_readw(epio, MUSB_TXCSR);
1396                         if (tx_csr & MUSB_TXCSR_TXPKTRDY) {
1397                                 tx_csr &= ~(MUSB_TXCSR_DMAENAB |
1398                                             MUSB_TXCSR_TXPKTRDY);
1399                                 musb_writew(epio, MUSB_TXCSR,
1400                                             tx_csr | MUSB_TXCSR_H_WZC_BITS);
1401                         }
1402                         tx_csr &= ~(MUSB_TXCSR_DMAMODE |
1403                                     MUSB_TXCSR_TXPKTRDY);
1404                         musb_writew(epio, MUSB_TXCSR,
1405                                     tx_csr | MUSB_TXCSR_H_WZC_BITS);
1406
1407                         /*
1408                          * There is no guarantee that we'll get an interrupt
1409                          * after clearing DMAMODE as we might have done this
1410                          * too late (after TXPKTRDY was cleared by controller).
1411                          * Re-read TXCSR as we have spoiled its previous value.
1412                          */
1413                         tx_csr = musb_readw(epio, MUSB_TXCSR);
1414                 }
1415
1416                 /*
1417                  * We may get here from a DMA completion or TXPKTRDY interrupt.
1418                  * In any case, we must check the FIFO status here and bail out
1419                  * only if the FIFO still has data -- that should prevent the
1420                  * "missed" TXPKTRDY interrupts and deal with double-buffered
1421                  * FIFO mode too...
1422                  */
1423                 if (tx_csr & (MUSB_TXCSR_FIFONOTEMPTY | MUSB_TXCSR_TXPKTRDY)) {
1424                         dev_dbg(musb->controller, "DMA complete but packet still in FIFO, "
1425                             "CSR %04x\n", tx_csr);
1426                         return;
1427                 }
1428         }
1429
1430         if (!status || dma || usb_pipeisoc(pipe)) {
1431                 if (dma)
1432                         length = dma->actual_len;
1433                 else
1434                         length = qh->segsize;
1435                 qh->offset += length;
1436
1437                 if (usb_pipeisoc(pipe)) {
1438                         struct usb_iso_packet_descriptor        *d;
1439
1440                         d = urb->iso_frame_desc + qh->iso_idx;
1441                         d->actual_length = length;
1442                         d->status = status;
1443                         if (++qh->iso_idx >= urb->number_of_packets) {
1444                                 done = true;
1445                         } else {
1446                                 d++;
1447                                 offset = d->offset;
1448                                 length = d->length;
1449                         }
1450                 } else if (dma && urb->transfer_buffer_length == qh->offset) {
1451                         done = true;
1452                 } else {
1453                         /* see if we need to send more data, or ZLP */
1454                         if (qh->segsize < qh->maxpacket)
1455                                 done = true;
1456                         else if (qh->offset == urb->transfer_buffer_length
1457                                         && !(urb->transfer_flags
1458                                                 & URB_ZERO_PACKET))
1459                                 done = true;
1460                         if (!done) {
1461                                 offset = qh->offset;
1462                                 length = urb->transfer_buffer_length - offset;
1463                                 transfer_pending = true;
1464                         }
1465                 }
1466         }
1467
1468         /* urb->status != -EINPROGRESS means request has been faulted,
1469          * so we must abort this transfer after cleanup
1470          */
1471         if (urb->status != -EINPROGRESS) {
1472                 done = true;
1473                 if (status == 0)
1474                         status = urb->status;
1475         }
1476
1477         if (done) {
1478                 /* set status */
1479                 urb->status = status;
1480                 urb->actual_length = qh->offset;
1481                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_OUT);
1482                 return;
1483         } else if ((usb_pipeisoc(pipe) || transfer_pending) && dma) {
1484                 if (musb_tx_dma_program(musb->dma_controller, hw_ep, qh, urb,
1485                                 offset, length)) {
1486                         if (is_cppi_enabled(musb) || tusb_dma_omap(musb))
1487                                 musb_h_tx_dma_start(hw_ep);
1488                         return;
1489                 }
1490         } else  if (tx_csr & MUSB_TXCSR_DMAENAB) {
1491                 dev_dbg(musb->controller, "not complete, but DMA enabled?\n");
1492                 return;
1493         }
1494
1495         /*
1496          * PIO: start next packet in this URB.
1497          *
1498          * REVISIT: some docs say that when hw_ep->tx_double_buffered,
1499          * (and presumably, FIFO is not half-full) we should write *two*
1500          * packets before updating TXCSR; other docs disagree...
1501          */
1502         if (length > qh->maxpacket)
1503                 length = qh->maxpacket;
1504         /* Unmap the buffer so that CPU can use it */
1505         usb_hcd_unmap_urb_for_dma(musb->hcd, urb);
1506
1507         /*
1508          * We need to map sg if the transfer_buffer is
1509          * NULL.
1510          */
1511         if (!urb->transfer_buffer)
1512                 qh->use_sg = true;
1513
1514         if (qh->use_sg) {
1515                 /* sg_miter_start is already done in musb_ep_program */
1516                 if (!sg_miter_next(&qh->sg_miter)) {
1517                         dev_err(musb->controller, "error: sg list empty\n");
1518                         sg_miter_stop(&qh->sg_miter);
1519                         status = -EINVAL;
1520                         goto done;
1521                 }
1522                 urb->transfer_buffer = qh->sg_miter.addr;
1523                 length = min_t(u32, length, qh->sg_miter.length);
1524                 musb_write_fifo(hw_ep, length, urb->transfer_buffer);
1525                 qh->sg_miter.consumed = length;
1526                 sg_miter_stop(&qh->sg_miter);
1527         } else {
1528                 musb_write_fifo(hw_ep, length, urb->transfer_buffer + offset);
1529         }
1530
1531         qh->segsize = length;
1532
1533         if (qh->use_sg) {
1534                 if (offset + length >= urb->transfer_buffer_length)
1535                         qh->use_sg = false;
1536         }
1537
1538         musb_ep_select(mbase, epnum);
1539         musb_writew(epio, MUSB_TXCSR,
1540                         MUSB_TXCSR_H_WZC_BITS | MUSB_TXCSR_TXPKTRDY);
1541 }
1542
1543 #ifdef CONFIG_USB_TI_CPPI41_DMA
1544 /* Seems to set up ISO for cppi41 and not advance len. See commit c57c41d */
1545 static int musb_rx_dma_iso_cppi41(struct dma_controller *dma,
1546                                   struct musb_hw_ep *hw_ep,
1547                                   struct musb_qh *qh,
1548                                   struct urb *urb,
1549                                   size_t len)
1550 {
1551         struct dma_channel *channel = hw_ep->rx_channel;
1552         void __iomem *epio = hw_ep->regs;
1553         dma_addr_t *buf;
1554         u32 length, res;
1555         u16 val;
1556
1557         buf = (void *)urb->iso_frame_desc[qh->iso_idx].offset +
1558                 (u32)urb->transfer_dma;
1559
1560         length = urb->iso_frame_desc[qh->iso_idx].length;
1561
1562         val = musb_readw(epio, MUSB_RXCSR);
1563         val |= MUSB_RXCSR_DMAENAB;
1564         musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1565
1566         res = dma->channel_program(channel, qh->maxpacket, 0,
1567                                    (u32)buf, length);
1568
1569         return res;
1570 }
1571 #else
1572 static inline int musb_rx_dma_iso_cppi41(struct dma_controller *dma,
1573                                          struct musb_hw_ep *hw_ep,
1574                                          struct musb_qh *qh,
1575                                          struct urb *urb,
1576                                          size_t len)
1577 {
1578         return false;
1579 }
1580 #endif
1581
1582 #if defined(CONFIG_USB_INVENTRA_DMA) || defined(CONFIG_USB_UX500_DMA) || \
1583         defined(CONFIG_USB_TI_CPPI41_DMA)
1584 /* Host side RX (IN) using Mentor DMA works as follows:
1585         submit_urb ->
1586                 - if queue was empty, ProgramEndpoint
1587                 - first IN token is sent out (by setting ReqPkt)
1588         LinuxIsr -> RxReady()
1589         /\      => first packet is received
1590         |       - Set in mode 0 (DmaEnab, ~ReqPkt)
1591         |               -> DMA Isr (transfer complete) -> RxReady()
1592         |                   - Ack receive (~RxPktRdy), turn off DMA (~DmaEnab)
1593         |                   - if urb not complete, send next IN token (ReqPkt)
1594         |                          |            else complete urb.
1595         |                          |
1596         ---------------------------
1597  *
1598  * Nuances of mode 1:
1599  *      For short packets, no ack (+RxPktRdy) is sent automatically
1600  *      (even if AutoClear is ON)
1601  *      For full packets, ack (~RxPktRdy) and next IN token (+ReqPkt) is sent
1602  *      automatically => major problem, as collecting the next packet becomes
1603  *      difficult. Hence mode 1 is not used.
1604  *
1605  * REVISIT
1606  *      All we care about at this driver level is that
1607  *       (a) all URBs terminate with REQPKT cleared and fifo(s) empty;
1608  *       (b) termination conditions are: short RX, or buffer full;
1609  *       (c) fault modes include
1610  *           - iff URB_SHORT_NOT_OK, short RX status is -EREMOTEIO.
1611  *             (and that endpoint's dma queue stops immediately)
1612  *           - overflow (full, PLUS more bytes in the terminal packet)
1613  *
1614  *      So for example, usb-storage sets URB_SHORT_NOT_OK, and would
1615  *      thus be a great candidate for using mode 1 ... for all but the
1616  *      last packet of one URB's transfer.
1617  */
1618 static int musb_rx_dma_inventra_cppi41(struct dma_controller *dma,
1619                                        struct musb_hw_ep *hw_ep,
1620                                        struct musb_qh *qh,
1621                                        struct urb *urb,
1622                                        size_t len)
1623 {
1624         struct dma_channel *channel = hw_ep->rx_channel;
1625         void __iomem *epio = hw_ep->regs;
1626         u16 val;
1627         int pipe;
1628         bool done;
1629
1630         pipe = urb->pipe;
1631
1632         if (usb_pipeisoc(pipe)) {
1633                 struct usb_iso_packet_descriptor *d;
1634
1635                 d = urb->iso_frame_desc + qh->iso_idx;
1636                 d->actual_length = len;
1637
1638                 /* even if there was an error, we did the dma
1639                  * for iso_frame_desc->length
1640                  */
1641                 if (d->status != -EILSEQ && d->status != -EOVERFLOW)
1642                         d->status = 0;
1643
1644                 if (++qh->iso_idx >= urb->number_of_packets) {
1645                         done = true;
1646                 } else {
1647                         /* REVISIT: Why ignore return value here? */
1648                         if (musb_dma_cppi41(hw_ep->musb))
1649                                 done = musb_rx_dma_iso_cppi41(dma, hw_ep, qh,
1650                                                               urb, len);
1651                         done = false;
1652                 }
1653
1654         } else  {
1655                 /* done if urb buffer is full or short packet is recd */
1656                 done = (urb->actual_length + len >=
1657                         urb->transfer_buffer_length
1658                         || channel->actual_len < qh->maxpacket
1659                         || channel->rx_packet_done);
1660         }
1661
1662         /* send IN token for next packet, without AUTOREQ */
1663         if (!done) {
1664                 val = musb_readw(epio, MUSB_RXCSR);
1665                 val |= MUSB_RXCSR_H_REQPKT;
1666                 musb_writew(epio, MUSB_RXCSR, MUSB_RXCSR_H_WZC_BITS | val);
1667         }
1668
1669         return done;
1670 }
1671
1672 /* Disadvantage of using mode 1:
1673  *      It's basically usable only for mass storage class; essentially all
1674  *      other protocols also terminate transfers on short packets.
1675  *
1676  * Details:
1677  *      An extra IN token is sent at the end of the transfer (due to AUTOREQ)
1678  *      If you try to use mode 1 for (transfer_buffer_length - 512), and try
1679  *      to use the extra IN token to grab the last packet using mode 0, then
1680  *      the problem is that you cannot be sure when the device will send the
1681  *      last packet and RxPktRdy set. Sometimes the packet is recd too soon
1682  *      such that it gets lost when RxCSR is re-set at the end of the mode 1
1683  *      transfer, while sometimes it is recd just a little late so that if you
1684  *      try to configure for mode 0 soon after the mode 1 transfer is
1685  *      completed, you will find rxcount 0. Okay, so you might think why not
1686  *      wait for an interrupt when the pkt is recd. Well, you won't get any!
1687  */
1688 static int musb_rx_dma_in_inventra_cppi41(struct dma_controller *dma,
1689                                           struct musb_hw_ep *hw_ep,
1690                                           struct musb_qh *qh,
1691                                           struct urb *urb,
1692                                           size_t len,
1693                                           u8 iso_err)
1694 {
1695         struct musb *musb = hw_ep->musb;
1696         void __iomem *epio = hw_ep->regs;
1697         struct dma_channel *channel = hw_ep->rx_channel;
1698         u16 rx_count, val;
1699         int length, pipe, done;
1700         dma_addr_t buf;
1701
1702         rx_count = musb_readw(epio, MUSB_RXCOUNT);
1703         pipe = urb->pipe;
1704
1705         if (usb_pipeisoc(pipe)) {
1706                 int d_status = 0;
1707                 struct usb_iso_packet_descriptor *d;
1708
1709                 d = urb->iso_frame_desc + qh->iso_idx;
1710
1711                 if (iso_err) {
1712                         d_status = -EILSEQ;
1713                         urb->error_count++;
1714                 }
1715                 if (rx_count > d->length) {
1716                         if (d_status == 0) {
1717                                 d_status = -EOVERFLOW;
1718                                 urb->error_count++;
1719                         }
1720                         dev_dbg(musb->controller, "** OVERFLOW %d into %d\n",
1721                                 rx_count, d->length);
1722
1723                         length = d->length;
1724                 } else
1725                         length = rx_count;
1726                 d->status = d_status;
1727                 buf = urb->transfer_dma + d->offset;
1728         } else {
1729                 length = rx_count;
1730                 buf = urb->transfer_dma + urb->actual_length;
1731         }
1732
1733         channel->desired_mode = 0;
1734 #ifdef USE_MODE1
1735         /* because of the issue below, mode 1 will
1736          * only rarely behave with correct semantics.
1737          */
1738         if ((urb->transfer_flags & URB_SHORT_NOT_OK)
1739             && (urb->transfer_buffer_length - urb->actual_length)
1740             > qh->maxpacket)
1741                 channel->desired_mode = 1;
1742         if (rx_count < hw_ep->max_packet_sz_rx) {
1743                 length = rx_count;
1744                 channel->desired_mode = 0;
1745         } else {
1746                 length = urb->transfer_buffer_length;
1747         }
1748 #endif
1749
1750         /* See comments above on disadvantages of using mode 1 */
1751         val = musb_readw(epio, MUSB_RXCSR);
1752         val &= ~MUSB_RXCSR_H_REQPKT;
1753
1754         if (channel->desired_mode == 0)
1755                 val &= ~MUSB_RXCSR_H_AUTOREQ;
1756         else
1757                 val |= MUSB_RXCSR_H_AUTOREQ;
1758         val |= MUSB_RXCSR_DMAENAB;
1759
1760         /* autoclear shouldn't be set in high bandwidth */
1761         if (qh->hb_mult == 1)
1762                 val |= MUSB_RXCSR_AUTOCLEAR;
1763
1764         musb_writew(epio, MUSB_RXCSR, MUSB_RXCSR_H_WZC_BITS | val);
1765
1766         /* REVISIT if when actual_length != 0,
1767          * transfer_buffer_length needs to be
1768          * adjusted first...
1769          */
1770         done = dma->channel_program(channel, qh->maxpacket,
1771                                    channel->desired_mode,
1772                                    buf, length);
1773
1774         if (!done) {
1775                 dma->channel_release(channel);
1776                 hw_ep->rx_channel = NULL;
1777                 channel = NULL;
1778                 val = musb_readw(epio, MUSB_RXCSR);
1779                 val &= ~(MUSB_RXCSR_DMAENAB
1780                          | MUSB_RXCSR_H_AUTOREQ
1781                          | MUSB_RXCSR_AUTOCLEAR);
1782                 musb_writew(epio, MUSB_RXCSR, val);
1783         }
1784
1785         return done;
1786 }
1787 #else
1788 static inline int musb_rx_dma_inventra_cppi41(struct dma_controller *dma,
1789                                               struct musb_hw_ep *hw_ep,
1790                                               struct musb_qh *qh,
1791                                               struct urb *urb,
1792                                               size_t len)
1793 {
1794         return false;
1795 }
1796
1797 static inline int musb_rx_dma_in_inventra_cppi41(struct dma_controller *dma,
1798                                                  struct musb_hw_ep *hw_ep,
1799                                                  struct musb_qh *qh,
1800                                                  struct urb *urb,
1801                                                  size_t len,
1802                                                  u8 iso_err)
1803 {
1804         return false;
1805 }
1806 #endif
1807
1808 /*
1809  * Service an RX interrupt for the given IN endpoint; docs cover bulk, iso,
1810  * and high-bandwidth IN transfer cases.
1811  */
1812 void musb_host_rx(struct musb *musb, u8 epnum)
1813 {
1814         struct urb              *urb;
1815         struct musb_hw_ep       *hw_ep = musb->endpoints + epnum;
1816         struct dma_controller   *c = musb->dma_controller;
1817         void __iomem            *epio = hw_ep->regs;
1818         struct musb_qh          *qh = hw_ep->in_qh;
1819         size_t                  xfer_len;
1820         void __iomem            *mbase = musb->mregs;
1821         int                     pipe;
1822         u16                     rx_csr, val;
1823         bool                    iso_err = false;
1824         bool                    done = false;
1825         u32                     status;
1826         struct dma_channel      *dma;
1827         unsigned int sg_flags = SG_MITER_ATOMIC | SG_MITER_TO_SG;
1828
1829         musb_ep_select(mbase, epnum);
1830
1831         urb = next_urb(qh);
1832         dma = is_dma_capable() ? hw_ep->rx_channel : NULL;
1833         status = 0;
1834         xfer_len = 0;
1835
1836         rx_csr = musb_readw(epio, MUSB_RXCSR);
1837         val = rx_csr;
1838
1839         if (unlikely(!urb)) {
1840                 /* REVISIT -- THIS SHOULD NEVER HAPPEN ... but, at least
1841                  * usbtest #11 (unlinks) triggers it regularly, sometimes
1842                  * with fifo full.  (Only with DMA??)
1843                  */
1844                 dev_dbg(musb->controller, "BOGUS RX%d ready, csr %04x, count %d\n", epnum, val,
1845                         musb_readw(epio, MUSB_RXCOUNT));
1846                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1847                 return;
1848         }
1849
1850         pipe = urb->pipe;
1851
1852         dev_dbg(musb->controller, "<== hw %d rxcsr %04x, urb actual %d (+dma %zu)\n",
1853                 epnum, rx_csr, urb->actual_length,
1854                 dma ? dma->actual_len : 0);
1855
1856         /* check for errors, concurrent stall & unlink is not really
1857          * handled yet! */
1858         if (rx_csr & MUSB_RXCSR_H_RXSTALL) {
1859                 dev_dbg(musb->controller, "RX end %d STALL\n", epnum);
1860
1861                 /* stall; record URB status */
1862                 status = -EPIPE;
1863
1864         } else if (rx_csr & MUSB_RXCSR_H_ERROR) {
1865                 dev_dbg(musb->controller, "end %d RX proto error\n", epnum);
1866
1867                 status = -EPROTO;
1868                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1869
1870                 rx_csr &= ~MUSB_RXCSR_H_ERROR;
1871                 musb_writew(epio, MUSB_RXCSR, rx_csr);
1872
1873         } else if (rx_csr & MUSB_RXCSR_DATAERROR) {
1874
1875                 if (USB_ENDPOINT_XFER_ISOC != qh->type) {
1876                         dev_dbg(musb->controller, "RX end %d NAK timeout\n", epnum);
1877
1878                         /* NOTE: NAKing is *NOT* an error, so we want to
1879                          * continue.  Except ... if there's a request for
1880                          * another QH, use that instead of starving it.
1881                          *
1882                          * Devices like Ethernet and serial adapters keep
1883                          * reads posted at all times, which will starve
1884                          * other devices without this logic.
1885                          */
1886                         if (usb_pipebulk(urb->pipe)
1887                                         && qh->mux == 1
1888                                         && !list_is_singular(&musb->in_bulk)) {
1889                                 musb_bulk_nak_timeout(musb, hw_ep, 1);
1890                                 return;
1891                         }
1892                         musb_ep_select(mbase, epnum);
1893                         rx_csr |= MUSB_RXCSR_H_WZC_BITS;
1894                         rx_csr &= ~MUSB_RXCSR_DATAERROR;
1895                         musb_writew(epio, MUSB_RXCSR, rx_csr);
1896
1897                         goto finish;
1898                 } else {
1899                         dev_dbg(musb->controller, "RX end %d ISO data error\n", epnum);
1900                         /* packet error reported later */
1901                         iso_err = true;
1902                 }
1903         } else if (rx_csr & MUSB_RXCSR_INCOMPRX) {
1904                 dev_dbg(musb->controller, "end %d high bandwidth incomplete ISO packet RX\n",
1905                                 epnum);
1906                 status = -EPROTO;
1907         }
1908
1909         /* faults abort the transfer */
1910         if (status) {
1911                 /* clean up dma and collect transfer count */
1912                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1913                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1914                         musb->dma_controller->channel_abort(dma);
1915                         xfer_len = dma->actual_len;
1916                 }
1917                 musb_h_flush_rxfifo(hw_ep, MUSB_RXCSR_CLRDATATOG);
1918                 musb_writeb(epio, MUSB_RXINTERVAL, 0);
1919                 done = true;
1920                 goto finish;
1921         }
1922
1923         if (unlikely(dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY)) {
1924                 /* SHOULD NEVER HAPPEN ... but at least DaVinci has done it */
1925                 ERR("RX%d dma busy, csr %04x\n", epnum, rx_csr);
1926                 goto finish;
1927         }
1928
1929         /* thorough shutdown for now ... given more precise fault handling
1930          * and better queueing support, we might keep a DMA pipeline going
1931          * while processing this irq for earlier completions.
1932          */
1933
1934         /* FIXME this is _way_ too much in-line logic for Mentor DMA */
1935         if (!musb_dma_inventra(musb) && !musb_dma_ux500(musb) &&
1936             (rx_csr & MUSB_RXCSR_H_REQPKT)) {
1937                 /* REVISIT this happened for a while on some short reads...
1938                  * the cleanup still needs investigation... looks bad...
1939                  * and also duplicates dma cleanup code above ... plus,
1940                  * shouldn't this be the "half full" double buffer case?
1941                  */
1942                 if (dma_channel_status(dma) == MUSB_DMA_STATUS_BUSY) {
1943                         dma->status = MUSB_DMA_STATUS_CORE_ABORT;
1944                         musb->dma_controller->channel_abort(dma);
1945                         xfer_len = dma->actual_len;
1946                         done = true;
1947                 }
1948
1949                 dev_dbg(musb->controller, "RXCSR%d %04x, reqpkt, len %zu%s\n", epnum, rx_csr,
1950                                 xfer_len, dma ? ", dma" : "");
1951                 rx_csr &= ~MUSB_RXCSR_H_REQPKT;
1952
1953                 musb_ep_select(mbase, epnum);
1954                 musb_writew(epio, MUSB_RXCSR,
1955                                 MUSB_RXCSR_H_WZC_BITS | rx_csr);
1956         }
1957
1958         if (dma && (rx_csr & MUSB_RXCSR_DMAENAB)) {
1959                 xfer_len = dma->actual_len;
1960
1961                 val &= ~(MUSB_RXCSR_DMAENAB
1962                         | MUSB_RXCSR_H_AUTOREQ
1963                         | MUSB_RXCSR_AUTOCLEAR
1964                         | MUSB_RXCSR_RXPKTRDY);
1965                 musb_writew(hw_ep->regs, MUSB_RXCSR, val);
1966
1967                 if (musb_dma_inventra(musb) || musb_dma_ux500(musb) ||
1968                     musb_dma_cppi41(musb)) {
1969                             done = musb_rx_dma_inventra_cppi41(c, hw_ep, qh, urb, xfer_len);
1970                             dev_dbg(hw_ep->musb->controller,
1971                                     "ep %d dma %s, rxcsr %04x, rxcount %d\n",
1972                                     epnum, done ? "off" : "reset",
1973                                     musb_readw(epio, MUSB_RXCSR),
1974                                     musb_readw(epio, MUSB_RXCOUNT));
1975                 } else {
1976                         done = true;
1977                 }
1978
1979         } else if (urb->status == -EINPROGRESS) {
1980                 /* if no errors, be sure a packet is ready for unloading */
1981                 if (unlikely(!(rx_csr & MUSB_RXCSR_RXPKTRDY))) {
1982                         status = -EPROTO;
1983                         ERR("Rx interrupt with no errors or packet!\n");
1984
1985                         /* FIXME this is another "SHOULD NEVER HAPPEN" */
1986
1987 /* SCRUB (RX) */
1988                         /* do the proper sequence to abort the transfer */
1989                         musb_ep_select(mbase, epnum);
1990                         val &= ~MUSB_RXCSR_H_REQPKT;
1991                         musb_writew(epio, MUSB_RXCSR, val);
1992                         goto finish;
1993                 }
1994
1995                 /* we are expecting IN packets */
1996                 if ((musb_dma_inventra(musb) || musb_dma_ux500(musb) ||
1997                     musb_dma_cppi41(musb)) && dma) {
1998                         dev_dbg(hw_ep->musb->controller,
1999                                 "RX%d count %d, buffer 0x%llx len %d/%d\n",
2000                                 epnum, musb_readw(epio, MUSB_RXCOUNT),
2001                                 (unsigned long long) urb->transfer_dma
2002                                 + urb->actual_length,
2003                                 qh->offset,
2004                                 urb->transfer_buffer_length);
2005
2006                         if (musb_rx_dma_in_inventra_cppi41(c, hw_ep, qh, urb,
2007                                                            xfer_len, iso_err))
2008                                 goto finish;
2009                         else
2010                                 dev_err(musb->controller, "error: rx_dma failed\n");
2011                 }
2012
2013                 if (!dma) {
2014                         unsigned int received_len;
2015
2016                         /* Unmap the buffer so that CPU can use it */
2017                         usb_hcd_unmap_urb_for_dma(musb->hcd, urb);
2018
2019                         /*
2020                          * We need to map sg if the transfer_buffer is
2021                          * NULL.
2022                          */
2023                         if (!urb->transfer_buffer) {
2024                                 qh->use_sg = true;
2025                                 sg_miter_start(&qh->sg_miter, urb->sg, 1,
2026                                                 sg_flags);
2027                         }
2028
2029                         if (qh->use_sg) {
2030                                 if (!sg_miter_next(&qh->sg_miter)) {
2031                                         dev_err(musb->controller, "error: sg list empty\n");
2032                                         sg_miter_stop(&qh->sg_miter);
2033                                         status = -EINVAL;
2034                                         done = true;
2035                                         goto finish;
2036                                 }
2037                                 urb->transfer_buffer = qh->sg_miter.addr;
2038                                 received_len = urb->actual_length;
2039                                 qh->offset = 0x0;
2040                                 done = musb_host_packet_rx(musb, urb, epnum,
2041                                                 iso_err);
2042                                 /* Calculate the number of bytes received */
2043                                 received_len = urb->actual_length -
2044                                         received_len;
2045                                 qh->sg_miter.consumed = received_len;
2046                                 sg_miter_stop(&qh->sg_miter);
2047                         } else {
2048                                 done = musb_host_packet_rx(musb, urb,
2049                                                 epnum, iso_err);
2050                         }
2051                         dev_dbg(musb->controller, "read %spacket\n", done ? "last " : "");
2052                 }
2053         }
2054
2055 finish:
2056         urb->actual_length += xfer_len;
2057         qh->offset += xfer_len;
2058         if (done) {
2059                 if (qh->use_sg)
2060                         qh->use_sg = false;
2061
2062                 if (urb->status == -EINPROGRESS)
2063                         urb->status = status;
2064                 musb_advance_schedule(musb, urb, hw_ep, USB_DIR_IN);
2065         }
2066 }
2067
2068 /* schedule nodes correspond to peripheral endpoints, like an OHCI QH.
2069  * the software schedule associates multiple such nodes with a given
2070  * host side hardware endpoint + direction; scheduling may activate
2071  * that hardware endpoint.
2072  */
2073 static int musb_schedule(
2074         struct musb             *musb,
2075         struct musb_qh          *qh,
2076         int                     is_in)
2077 {
2078         int                     idle = 0;
2079         int                     best_diff;
2080         int                     best_end, epnum;
2081         struct musb_hw_ep       *hw_ep = NULL;
2082         struct list_head        *head = NULL;
2083         u8                      toggle;
2084         u8                      txtype;
2085         struct urb              *urb = next_urb(qh);
2086
2087         /* use fixed hardware for control and bulk */
2088         if (qh->type == USB_ENDPOINT_XFER_CONTROL) {
2089                 head = &musb->control;
2090                 hw_ep = musb->control_ep;
2091                 goto success;
2092         }
2093
2094         /* else, periodic transfers get muxed to other endpoints */
2095
2096         /*
2097          * We know this qh hasn't been scheduled, so all we need to do
2098          * is choose which hardware endpoint to put it on ...
2099          *
2100          * REVISIT what we really want here is a regular schedule tree
2101          * like e.g. OHCI uses.
2102          */
2103         best_diff = 4096;
2104         best_end = -1;
2105
2106         for (epnum = 1, hw_ep = musb->endpoints + 1;
2107                         epnum < musb->nr_endpoints;
2108                         epnum++, hw_ep++) {
2109                 int     diff;
2110
2111                 if (musb_ep_get_qh(hw_ep, is_in) != NULL)
2112                         continue;
2113
2114                 if (hw_ep == musb->bulk_ep)
2115                         continue;
2116
2117                 if (is_in)
2118                         diff = hw_ep->max_packet_sz_rx;
2119                 else
2120                         diff = hw_ep->max_packet_sz_tx;
2121                 diff -= (qh->maxpacket * qh->hb_mult);
2122
2123                 if (diff >= 0 && best_diff > diff) {
2124
2125                         /*
2126                          * Mentor controller has a bug in that if we schedule
2127                          * a BULK Tx transfer on an endpoint that had earlier
2128                          * handled ISOC then the BULK transfer has to start on
2129                          * a zero toggle.  If the BULK transfer starts on a 1
2130                          * toggle then this transfer will fail as the mentor
2131                          * controller starts the Bulk transfer on a 0 toggle
2132                          * irrespective of the programming of the toggle bits
2133                          * in the TXCSR register.  Check for this condition
2134                          * while allocating the EP for a Tx Bulk transfer.  If
2135                          * so skip this EP.
2136                          */
2137                         hw_ep = musb->endpoints + epnum;
2138                         toggle = usb_gettoggle(urb->dev, qh->epnum, !is_in);
2139                         txtype = (musb_readb(hw_ep->regs, MUSB_TXTYPE)
2140                                         >> 4) & 0x3;
2141                         if (!is_in && (qh->type == USB_ENDPOINT_XFER_BULK) &&
2142                                 toggle && (txtype == USB_ENDPOINT_XFER_ISOC))
2143                                 continue;
2144
2145                         best_diff = diff;
2146                         best_end = epnum;
2147                 }
2148         }
2149         /* use bulk reserved ep1 if no other ep is free */
2150         if (best_end < 0 && qh->type == USB_ENDPOINT_XFER_BULK) {
2151                 hw_ep = musb->bulk_ep;
2152                 if (is_in)
2153                         head = &musb->in_bulk;
2154                 else
2155                         head = &musb->out_bulk;
2156
2157                 /* Enable bulk RX/TX NAK timeout scheme when bulk requests are
2158                  * multiplexed. This scheme does not work in high speed to full
2159                  * speed scenario as NAK interrupts are not coming from a
2160                  * full speed device connected to a high speed device.
2161                  * NAK timeout interval is 8 (128 uframe or 16ms) for HS and
2162                  * 4 (8 frame or 8ms) for FS device.
2163                  */
2164                 if (qh->dev)
2165                         qh->intv_reg =
2166                                 (USB_SPEED_HIGH == qh->dev->speed) ? 8 : 4;
2167                 goto success;
2168         } else if (best_end < 0) {
2169                 return -ENOSPC;
2170         }
2171
2172         idle = 1;
2173         qh->mux = 0;
2174         hw_ep = musb->endpoints + best_end;
2175         dev_dbg(musb->controller, "qh %p periodic slot %d\n", qh, best_end);
2176 success:
2177         if (head) {
2178                 idle = list_empty(head);
2179                 list_add_tail(&qh->ring, head);
2180                 qh->mux = 1;
2181         }
2182         qh->hw_ep = hw_ep;
2183         qh->hep->hcpriv = qh;
2184         if (idle)
2185                 musb_start_urb(musb, is_in, qh);
2186         return 0;
2187 }
2188
2189 static int musb_urb_enqueue(
2190         struct usb_hcd                  *hcd,
2191         struct urb                      *urb,
2192         gfp_t                           mem_flags)
2193 {
2194         unsigned long                   flags;
2195         struct musb                     *musb = hcd_to_musb(hcd);
2196         struct usb_host_endpoint        *hep = urb->ep;
2197         struct musb_qh                  *qh;
2198         struct usb_endpoint_descriptor  *epd = &hep->desc;
2199         int                             ret;
2200         unsigned                        type_reg;
2201         unsigned                        interval;
2202
2203         /* host role must be active */
2204         if (!is_host_active(musb) || !musb->is_active)
2205                 return -ENODEV;
2206
2207         spin_lock_irqsave(&musb->lock, flags);
2208         ret = usb_hcd_link_urb_to_ep(hcd, urb);
2209         qh = ret ? NULL : hep->hcpriv;
2210         if (qh)
2211                 urb->hcpriv = qh;
2212         spin_unlock_irqrestore(&musb->lock, flags);
2213
2214         /* DMA mapping was already done, if needed, and this urb is on
2215          * hep->urb_list now ... so we're done, unless hep wasn't yet
2216          * scheduled onto a live qh.
2217          *
2218          * REVISIT best to keep hep->hcpriv valid until the endpoint gets
2219          * disabled, testing for empty qh->ring and avoiding qh setup costs
2220          * except for the first urb queued after a config change.
2221          */
2222         if (qh || ret)
2223                 return ret;
2224
2225         /* Allocate and initialize qh, minimizing the work done each time
2226          * hw_ep gets reprogrammed, or with irqs blocked.  Then schedule it.
2227          *
2228          * REVISIT consider a dedicated qh kmem_cache, so it's harder
2229          * for bugs in other kernel code to break this driver...
2230          */
2231         qh = kzalloc(sizeof *qh, mem_flags);
2232         if (!qh) {
2233                 spin_lock_irqsave(&musb->lock, flags);
2234                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2235                 spin_unlock_irqrestore(&musb->lock, flags);
2236                 return -ENOMEM;
2237         }
2238
2239         qh->hep = hep;
2240         qh->dev = urb->dev;
2241         INIT_LIST_HEAD(&qh->ring);
2242         qh->is_ready = 1;
2243
2244         qh->maxpacket = usb_endpoint_maxp(epd);
2245         qh->type = usb_endpoint_type(epd);
2246
2247         /* Bits 11 & 12 of wMaxPacketSize encode high bandwidth multiplier.
2248          * Some musb cores don't support high bandwidth ISO transfers; and
2249          * we don't (yet!) support high bandwidth interrupt transfers.
2250          */
2251         qh->hb_mult = 1 + ((qh->maxpacket >> 11) & 0x03);
2252         if (qh->hb_mult > 1) {
2253                 int ok = (qh->type == USB_ENDPOINT_XFER_ISOC);
2254
2255                 if (ok)
2256                         ok = (usb_pipein(urb->pipe) && musb->hb_iso_rx)
2257                                 || (usb_pipeout(urb->pipe) && musb->hb_iso_tx);
2258                 if (!ok) {
2259                         ret = -EMSGSIZE;
2260                         goto done;
2261                 }
2262                 qh->maxpacket &= 0x7ff;
2263         }
2264
2265         qh->epnum = usb_endpoint_num(epd);
2266
2267         /* NOTE: urb->dev->devnum is wrong during SET_ADDRESS */
2268         qh->addr_reg = (u8) usb_pipedevice(urb->pipe);
2269
2270         /* precompute rxtype/txtype/type0 register */
2271         type_reg = (qh->type << 4) | qh->epnum;
2272         switch (urb->dev->speed) {
2273         case USB_SPEED_LOW:
2274                 type_reg |= 0xc0;
2275                 break;
2276         case USB_SPEED_FULL:
2277                 type_reg |= 0x80;
2278                 break;
2279         default:
2280                 type_reg |= 0x40;
2281         }
2282         qh->type_reg = type_reg;
2283
2284         /* Precompute RXINTERVAL/TXINTERVAL register */
2285         switch (qh->type) {
2286         case USB_ENDPOINT_XFER_INT:
2287                 /*
2288                  * Full/low speeds use the  linear encoding,
2289                  * high speed uses the logarithmic encoding.
2290                  */
2291                 if (urb->dev->speed <= USB_SPEED_FULL) {
2292                         interval = max_t(u8, epd->bInterval, 1);
2293                         break;
2294                 }
2295                 /* FALLTHROUGH */
2296         case USB_ENDPOINT_XFER_ISOC:
2297                 /* ISO always uses logarithmic encoding */
2298                 interval = min_t(u8, epd->bInterval, 16);
2299                 break;
2300         default:
2301                 /* REVISIT we actually want to use NAK limits, hinting to the
2302                  * transfer scheduling logic to try some other qh, e.g. try
2303                  * for 2 msec first:
2304                  *
2305                  * interval = (USB_SPEED_HIGH == urb->dev->speed) ? 16 : 2;
2306                  *
2307                  * The downside of disabling this is that transfer scheduling
2308                  * gets VERY unfair for nonperiodic transfers; a misbehaving
2309                  * peripheral could make that hurt.  That's perfectly normal
2310                  * for reads from network or serial adapters ... so we have
2311                  * partial NAKlimit support for bulk RX.
2312                  *
2313                  * The upside of disabling it is simpler transfer scheduling.
2314                  */
2315                 interval = 0;
2316         }
2317         qh->intv_reg = interval;
2318
2319         /* precompute addressing for external hub/tt ports */
2320         if (musb->is_multipoint) {
2321                 struct usb_device       *parent = urb->dev->parent;
2322
2323                 if (parent != hcd->self.root_hub) {
2324                         qh->h_addr_reg = (u8) parent->devnum;
2325
2326                         /* set up tt info if needed */
2327                         if (urb->dev->tt) {
2328                                 qh->h_port_reg = (u8) urb->dev->ttport;
2329                                 if (urb->dev->tt->hub)
2330                                         qh->h_addr_reg =
2331                                                 (u8) urb->dev->tt->hub->devnum;
2332                                 if (urb->dev->tt->multi)
2333                                         qh->h_addr_reg |= 0x80;
2334                         }
2335                 }
2336         }
2337
2338         /* invariant: hep->hcpriv is null OR the qh that's already scheduled.
2339          * until we get real dma queues (with an entry for each urb/buffer),
2340          * we only have work to do in the former case.
2341          */
2342         spin_lock_irqsave(&musb->lock, flags);
2343         if (hep->hcpriv || !next_urb(qh)) {
2344                 /* some concurrent activity submitted another urb to hep...
2345                  * odd, rare, error prone, but legal.
2346                  */
2347                 kfree(qh);
2348                 qh = NULL;
2349                 ret = 0;
2350         } else
2351                 ret = musb_schedule(musb, qh,
2352                                 epd->bEndpointAddress & USB_ENDPOINT_DIR_MASK);
2353
2354         if (ret == 0) {
2355                 urb->hcpriv = qh;
2356                 /* FIXME set urb->start_frame for iso/intr, it's tested in
2357                  * musb_start_urb(), but otherwise only konicawc cares ...
2358                  */
2359         }
2360         spin_unlock_irqrestore(&musb->lock, flags);
2361
2362 done:
2363         if (ret != 0) {
2364                 spin_lock_irqsave(&musb->lock, flags);
2365                 usb_hcd_unlink_urb_from_ep(hcd, urb);
2366                 spin_unlock_irqrestore(&musb->lock, flags);
2367                 kfree(qh);
2368         }
2369         return ret;
2370 }
2371
2372
2373 /*
2374  * abort a transfer that's at the head of a hardware queue.
2375  * called with controller locked, irqs blocked
2376  * that hardware queue advances to the next transfer, unless prevented
2377  */
2378 static int musb_cleanup_urb(struct urb *urb, struct musb_qh *qh)
2379 {
2380         struct musb_hw_ep       *ep = qh->hw_ep;
2381         struct musb             *musb = ep->musb;
2382         void __iomem            *epio = ep->regs;
2383         unsigned                hw_end = ep->epnum;
2384         void __iomem            *regs = ep->musb->mregs;
2385         int                     is_in = usb_pipein(urb->pipe);
2386         int                     status = 0;
2387         u16                     csr;
2388
2389         musb_ep_select(regs, hw_end);
2390
2391         if (is_dma_capable()) {
2392                 struct dma_channel      *dma;
2393
2394                 dma = is_in ? ep->rx_channel : ep->tx_channel;
2395                 if (dma) {
2396                         status = ep->musb->dma_controller->channel_abort(dma);
2397                         dev_dbg(musb->controller,
2398                                 "abort %cX%d DMA for urb %p --> %d\n",
2399                                 is_in ? 'R' : 'T', ep->epnum,
2400                                 urb, status);
2401                         urb->actual_length += dma->actual_len;
2402                 }
2403         }
2404
2405         /* turn off DMA requests, discard state, stop polling ... */
2406         if (ep->epnum && is_in) {
2407                 /* giveback saves bulk toggle */
2408                 csr = musb_h_flush_rxfifo(ep, 0);
2409
2410                 /* REVISIT we still get an irq; should likely clear the
2411                  * endpoint's irq status here to avoid bogus irqs.
2412                  * clearing that status is platform-specific...
2413                  */
2414         } else if (ep->epnum) {
2415                 musb_h_tx_flush_fifo(ep);
2416                 csr = musb_readw(epio, MUSB_TXCSR);
2417                 csr &= ~(MUSB_TXCSR_AUTOSET
2418                         | MUSB_TXCSR_DMAENAB
2419                         | MUSB_TXCSR_H_RXSTALL
2420                         | MUSB_TXCSR_H_NAKTIMEOUT
2421                         | MUSB_TXCSR_H_ERROR
2422                         | MUSB_TXCSR_TXPKTRDY);
2423                 musb_writew(epio, MUSB_TXCSR, csr);
2424                 /* REVISIT may need to clear FLUSHFIFO ... */
2425                 musb_writew(epio, MUSB_TXCSR, csr);
2426                 /* flush cpu writebuffer */
2427                 csr = musb_readw(epio, MUSB_TXCSR);
2428         } else  {
2429                 musb_h_ep0_flush_fifo(ep);
2430         }
2431         if (status == 0)
2432                 musb_advance_schedule(ep->musb, urb, ep, is_in);
2433         return status;
2434 }
2435
2436 static int musb_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status)
2437 {
2438         struct musb             *musb = hcd_to_musb(hcd);
2439         struct musb_qh          *qh;
2440         unsigned long           flags;
2441         int                     is_in  = usb_pipein(urb->pipe);
2442         int                     ret;
2443
2444         dev_dbg(musb->controller, "urb=%p, dev%d ep%d%s\n", urb,
2445                         usb_pipedevice(urb->pipe),
2446                         usb_pipeendpoint(urb->pipe),
2447                         is_in ? "in" : "out");
2448
2449         spin_lock_irqsave(&musb->lock, flags);
2450         ret = usb_hcd_check_unlink_urb(hcd, urb, status);
2451         if (ret)
2452                 goto done;
2453
2454         qh = urb->hcpriv;
2455         if (!qh)
2456                 goto done;
2457
2458         /*
2459          * Any URB not actively programmed into endpoint hardware can be
2460          * immediately given back; that's any URB not at the head of an
2461          * endpoint queue, unless someday we get real DMA queues.  And even
2462          * if it's at the head, it might not be known to the hardware...
2463          *
2464          * Otherwise abort current transfer, pending DMA, etc.; urb->status
2465          * has already been updated.  This is a synchronous abort; it'd be
2466          * OK to hold off until after some IRQ, though.
2467          *
2468          * NOTE: qh is invalid unless !list_empty(&hep->urb_list)
2469          */
2470         if (!qh->is_ready
2471                         || urb->urb_list.prev != &qh->hep->urb_list
2472                         || musb_ep_get_qh(qh->hw_ep, is_in) != qh) {
2473                 int     ready = qh->is_ready;
2474
2475                 qh->is_ready = 0;
2476                 musb_giveback(musb, urb, 0);
2477                 qh->is_ready = ready;
2478
2479                 /* If nothing else (usually musb_giveback) is using it
2480                  * and its URB list has emptied, recycle this qh.
2481                  */
2482                 if (ready && list_empty(&qh->hep->urb_list)) {
2483                         qh->hep->hcpriv = NULL;
2484                         list_del(&qh->ring);
2485                         kfree(qh);
2486                 }
2487         } else
2488                 ret = musb_cleanup_urb(urb, qh);
2489 done:
2490         spin_unlock_irqrestore(&musb->lock, flags);
2491         return ret;
2492 }
2493
2494 /* disable an endpoint */
2495 static void
2496 musb_h_disable(struct usb_hcd *hcd, struct usb_host_endpoint *hep)
2497 {
2498         u8                      is_in = hep->desc.bEndpointAddress & USB_DIR_IN;
2499         unsigned long           flags;
2500         struct musb             *musb = hcd_to_musb(hcd);
2501         struct musb_qh          *qh;
2502         struct urb              *urb;
2503
2504         spin_lock_irqsave(&musb->lock, flags);
2505
2506         qh = hep->hcpriv;
2507         if (qh == NULL)
2508                 goto exit;
2509
2510         /* NOTE: qh is invalid unless !list_empty(&hep->urb_list) */
2511
2512         /* Kick the first URB off the hardware, if needed */
2513         qh->is_ready = 0;
2514         if (musb_ep_get_qh(qh->hw_ep, is_in) == qh) {
2515                 urb = next_urb(qh);
2516
2517                 /* make software (then hardware) stop ASAP */
2518                 if (!urb->unlinked)
2519                         urb->status = -ESHUTDOWN;
2520
2521                 /* cleanup */
2522                 musb_cleanup_urb(urb, qh);
2523
2524                 /* Then nuke all the others ... and advance the
2525                  * queue on hw_ep (e.g. bulk ring) when we're done.
2526                  */
2527                 while (!list_empty(&hep->urb_list)) {
2528                         urb = next_urb(qh);
2529                         urb->status = -ESHUTDOWN;
2530                         musb_advance_schedule(musb, urb, qh->hw_ep, is_in);
2531                 }
2532         } else {
2533                 /* Just empty the queue; the hardware is busy with
2534                  * other transfers, and since !qh->is_ready nothing
2535                  * will activate any of these as it advances.
2536                  */
2537                 while (!list_empty(&hep->urb_list))
2538                         musb_giveback(musb, next_urb(qh), -ESHUTDOWN);
2539
2540                 hep->hcpriv = NULL;
2541                 list_del(&qh->ring);
2542                 kfree(qh);
2543         }
2544 exit:
2545         spin_unlock_irqrestore(&musb->lock, flags);
2546 }
2547
2548 static int musb_h_get_frame_number(struct usb_hcd *hcd)
2549 {
2550         struct musb     *musb = hcd_to_musb(hcd);
2551
2552         return musb_readw(musb->mregs, MUSB_FRAME);
2553 }
2554
2555 static int musb_h_start(struct usb_hcd *hcd)
2556 {
2557         struct musb     *musb = hcd_to_musb(hcd);
2558
2559         /* NOTE: musb_start() is called when the hub driver turns
2560          * on port power, or when (OTG) peripheral starts.
2561          */
2562         hcd->state = HC_STATE_RUNNING;
2563         musb->port1_status = 0;
2564         return 0;
2565 }
2566
2567 static void musb_h_stop(struct usb_hcd *hcd)
2568 {
2569         musb_stop(hcd_to_musb(hcd));
2570         hcd->state = HC_STATE_HALT;
2571 }
2572
2573 static int musb_bus_suspend(struct usb_hcd *hcd)
2574 {
2575         struct musb     *musb = hcd_to_musb(hcd);
2576         u8              devctl;
2577
2578         musb_port_suspend(musb, true);
2579
2580         if (!is_host_active(musb))
2581                 return 0;
2582
2583         switch (musb->xceiv->otg->state) {
2584         case OTG_STATE_A_SUSPEND:
2585                 return 0;
2586         case OTG_STATE_A_WAIT_VRISE:
2587                 /* ID could be grounded even if there's no device
2588                  * on the other end of the cable.  NOTE that the
2589                  * A_WAIT_VRISE timers are messy with MUSB...
2590                  */
2591                 devctl = musb_readb(musb->mregs, MUSB_DEVCTL);
2592                 if ((devctl & MUSB_DEVCTL_VBUS) == MUSB_DEVCTL_VBUS)
2593                         musb->xceiv->otg->state = OTG_STATE_A_WAIT_BCON;
2594                 break;
2595         default:
2596                 break;
2597         }
2598
2599         if (musb->is_active) {
2600                 WARNING("trying to suspend as %s while active\n",
2601                                 usb_otg_state_string(musb->xceiv->otg->state));
2602                 return -EBUSY;
2603         } else
2604                 return 0;
2605 }
2606
2607 static int musb_bus_resume(struct usb_hcd *hcd)
2608 {
2609         struct musb *musb = hcd_to_musb(hcd);
2610
2611         if (musb->config &&
2612             musb->config->host_port_deassert_reset_at_resume)
2613                 musb_port_reset(musb, false);
2614
2615         return 0;
2616 }
2617
2618 #ifndef CONFIG_MUSB_PIO_ONLY
2619
2620 #define MUSB_USB_DMA_ALIGN 4
2621
2622 struct musb_temp_buffer {
2623         void *kmalloc_ptr;
2624         void *old_xfer_buffer;
2625         u8 data[0];
2626 };
2627
2628 static void musb_free_temp_buffer(struct urb *urb)
2629 {
2630         enum dma_data_direction dir;
2631         struct musb_temp_buffer *temp;
2632         size_t length;
2633
2634         if (!(urb->transfer_flags & URB_ALIGNED_TEMP_BUFFER))
2635                 return;
2636
2637         dir = usb_urb_dir_in(urb) ? DMA_FROM_DEVICE : DMA_TO_DEVICE;
2638
2639         temp = container_of(urb->transfer_buffer, struct musb_temp_buffer,
2640                             data);
2641
2642         if (dir == DMA_FROM_DEVICE) {
2643                 if (usb_pipeisoc(urb->pipe))
2644                         length = urb->transfer_buffer_length;
2645                 else
2646                         length = urb->actual_length;
2647
2648                 memcpy(temp->old_xfer_buffer, temp->data, length);
2649         }
2650         urb->transfer_buffer = temp->old_xfer_buffer;
2651         kfree(temp->kmalloc_ptr);
2652
2653         urb->transfer_flags &= ~URB_ALIGNED_TEMP_BUFFER;
2654 }
2655
2656 static int musb_alloc_temp_buffer(struct urb *urb, gfp_t mem_flags)
2657 {
2658         enum dma_data_direction dir;
2659         struct musb_temp_buffer *temp;
2660         void *kmalloc_ptr;
2661         size_t kmalloc_size;
2662
2663         if (urb->num_sgs || urb->sg ||
2664             urb->transfer_buffer_length == 0 ||
2665             !((uintptr_t)urb->transfer_buffer & (MUSB_USB_DMA_ALIGN - 1)))
2666                 return 0;
2667
2668         dir = usb_urb_dir_in(urb) ? DMA_FROM_DEVICE : DMA_TO_DEVICE;
2669
2670         /* Allocate a buffer with enough padding for alignment */
2671         kmalloc_size = urb->transfer_buffer_length +
2672                 sizeof(struct musb_temp_buffer) + MUSB_USB_DMA_ALIGN - 1;
2673
2674         kmalloc_ptr = kmalloc(kmalloc_size, mem_flags);
2675         if (!kmalloc_ptr)
2676                 return -ENOMEM;
2677
2678         /* Position our struct temp_buffer such that data is aligned */
2679         temp = PTR_ALIGN(kmalloc_ptr, MUSB_USB_DMA_ALIGN);
2680
2681
2682         temp->kmalloc_ptr = kmalloc_ptr;
2683         temp->old_xfer_buffer = urb->transfer_buffer;
2684         if (dir == DMA_TO_DEVICE)
2685                 memcpy(temp->data, urb->transfer_buffer,
2686                        urb->transfer_buffer_length);
2687         urb->transfer_buffer = temp->data;
2688
2689         urb->transfer_flags |= URB_ALIGNED_TEMP_BUFFER;
2690
2691         return 0;
2692 }
2693
2694 static int musb_map_urb_for_dma(struct usb_hcd *hcd, struct urb *urb,
2695                                       gfp_t mem_flags)
2696 {
2697         struct musb     *musb = hcd_to_musb(hcd);
2698         int ret;
2699
2700         /*
2701          * The DMA engine in RTL1.8 and above cannot handle
2702          * DMA addresses that are not aligned to a 4 byte boundary.
2703          * For such engine implemented (un)map_urb_for_dma hooks.
2704          * Do not use these hooks for RTL<1.8
2705          */
2706         if (musb->hwvers < MUSB_HWVERS_1800)
2707                 return usb_hcd_map_urb_for_dma(hcd, urb, mem_flags);
2708
2709         ret = musb_alloc_temp_buffer(urb, mem_flags);
2710         if (ret)
2711                 return ret;
2712
2713         ret = usb_hcd_map_urb_for_dma(hcd, urb, mem_flags);
2714         if (ret)
2715                 musb_free_temp_buffer(urb);
2716
2717         return ret;
2718 }
2719
2720 static void musb_unmap_urb_for_dma(struct usb_hcd *hcd, struct urb *urb)
2721 {
2722         struct musb     *musb = hcd_to_musb(hcd);
2723
2724         usb_hcd_unmap_urb_for_dma(hcd, urb);
2725
2726         /* Do not use this hook for RTL<1.8 (see description above) */
2727         if (musb->hwvers < MUSB_HWVERS_1800)
2728                 return;
2729
2730         musb_free_temp_buffer(urb);
2731 }
2732 #endif /* !CONFIG_MUSB_PIO_ONLY */
2733
2734 static const struct hc_driver musb_hc_driver = {
2735         .description            = "musb-hcd",
2736         .product_desc           = "MUSB HDRC host driver",
2737         .hcd_priv_size          = sizeof(struct musb *),
2738         .flags                  = HCD_USB2 | HCD_MEMORY,
2739
2740         /* not using irq handler or reset hooks from usbcore, since
2741          * those must be shared with peripheral code for OTG configs
2742          */
2743
2744         .start                  = musb_h_start,
2745         .stop                   = musb_h_stop,
2746
2747         .get_frame_number       = musb_h_get_frame_number,
2748
2749         .urb_enqueue            = musb_urb_enqueue,
2750         .urb_dequeue            = musb_urb_dequeue,
2751         .endpoint_disable       = musb_h_disable,
2752
2753 #ifndef CONFIG_MUSB_PIO_ONLY
2754         .map_urb_for_dma        = musb_map_urb_for_dma,
2755         .unmap_urb_for_dma      = musb_unmap_urb_for_dma,
2756 #endif
2757
2758         .hub_status_data        = musb_hub_status_data,
2759         .hub_control            = musb_hub_control,
2760         .bus_suspend            = musb_bus_suspend,
2761         .bus_resume             = musb_bus_resume,
2762         /* .start_port_reset    = NULL, */
2763         /* .hub_irq_enable      = NULL, */
2764 };
2765
2766 int musb_host_alloc(struct musb *musb)
2767 {
2768         struct device   *dev = musb->controller;
2769
2770         /* usbcore sets dev->driver_data to hcd, and sometimes uses that... */
2771         musb->hcd = usb_create_hcd(&musb_hc_driver, dev, dev_name(dev));
2772         if (!musb->hcd)
2773                 return -EINVAL;
2774
2775         *musb->hcd->hcd_priv = (unsigned long) musb;
2776         musb->hcd->self.uses_pio_for_control = 1;
2777         musb->hcd->uses_new_polling = 1;
2778         musb->hcd->has_tt = 1;
2779
2780         return 0;
2781 }
2782
2783 void musb_host_cleanup(struct musb *musb)
2784 {
2785         if (musb->port_mode == MUSB_PORT_MODE_GADGET)
2786                 return;
2787         usb_remove_hcd(musb->hcd);
2788 }
2789
2790 void musb_host_free(struct musb *musb)
2791 {
2792         usb_put_hcd(musb->hcd);
2793 }
2794
2795 int musb_host_setup(struct musb *musb, int power_budget)
2796 {
2797         int ret;
2798         struct usb_hcd *hcd = musb->hcd;
2799
2800         MUSB_HST_MODE(musb);
2801         musb->xceiv->otg->default_a = 1;
2802         musb->xceiv->otg->state = OTG_STATE_A_IDLE;
2803
2804         otg_set_host(musb->xceiv->otg, &hcd->self);
2805         hcd->self.otg_port = 1;
2806         musb->xceiv->otg->host = &hcd->self;
2807         hcd->power_budget = 2 * (power_budget ? : 250);
2808
2809         ret = usb_add_hcd(hcd, 0, 0);
2810         if (ret < 0)
2811                 return ret;
2812
2813         device_wakeup_enable(hcd->self.controller);
2814         return 0;
2815 }
2816
2817 void musb_host_resume_root_hub(struct musb *musb)
2818 {
2819         usb_hcd_resume_root_hub(musb->hcd);
2820 }
2821
2822 void musb_host_poke_root_hub(struct musb *musb)
2823 {
2824         MUSB_HST_MODE(musb);
2825         if (musb->hcd->status_urb)
2826                 usb_hcd_poll_rh_status(musb->hcd);
2827         else
2828                 usb_hcd_resume_root_hub(musb->hcd);
2829 }