drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 typedef void (*omap_dsi_isr_t) (void *arg, u32 mask);
 189
 190 #define DSI_MAX_NR_ISRS                2
 191
 192 struct dsi_isr_data {
 193         omap_dsi_isr_t  isr;
 194         void            *arg;
 195         u32             mask;
 196 };
 197
 198 enum fifo_size {
 199         DSI_FIFO_SIZE_0         = 0,
 200         DSI_FIFO_SIZE_32        = 1,
 201         DSI_FIFO_SIZE_64        = 2,
 202         DSI_FIFO_SIZE_96        = 3,
 203         DSI_FIFO_SIZE_128       = 4,
 204 };
 205
 206 enum dsi_vc_mode {
 207         DSI_VC_MODE_L4 = 0,
 208         DSI_VC_MODE_VP,
 209 };
 210
 211 struct dsi_update_region {
 212         u16 x, y, w, h;
 213         struct omap_dss_device *device;
 214 };
 215
 216 struct dsi_irq_stats {
 217         unsigned long last_reset;
 218         unsigned irq_count;
 219         unsigned dsi_irqs[32];
 220         unsigned vc_irqs[4][32];
 221         unsigned cio_irqs[32];
 222 };
 223
 224 struct dsi_isr_tables {
 225         struct dsi_isr_data isr_table[DSI_MAX_NR_ISRS];
 226         struct dsi_isr_data isr_table_vc[4][DSI_MAX_NR_ISRS];
 227         struct dsi_isr_data isr_table_cio[DSI_MAX_NR_ISRS];
 228 };
 229
 230 static struct
 231 {
 232         struct platform_device *pdev;
 233         void __iomem    *base;
 234         int irq;
 235
 236         struct dsi_clock_info current_cinfo;
 237
 238         struct regulator *vdds_dsi_reg;
 239
 240         struct {
 241                 enum dsi_vc_mode mode;
 242                 struct omap_dss_device *dssdev;
 243                 enum fifo_size fifo_size;
 244                 int vc_id;
 245         } vc[4];
 246
 247         struct mutex lock;
 248         struct semaphore bus_lock;
 249
 250         unsigned pll_locked;
 251
 252         spinlock_t irq_lock;
 253         struct dsi_isr_tables isr_tables;
 254         /* space for a copy used by the interrupt handler */
 255         struct dsi_isr_tables isr_tables_copy;
 256
 257         int update_channel;
 258         struct dsi_update_region update_region;
 259
 260         bool te_enabled;
 261
 262         struct workqueue_struct *workqueue;
 263
 264         void (*framedone_callback)(int, void *);
 265         void *framedone_data;
 266
 267         struct delayed_work framedone_timeout_work;
 268
 269 #ifdef DSI_CATCH_MISSING_TE
 270         struct timer_list te_timer;
 271 #endif
 272
 273         unsigned long cache_req_pck;
 274         unsigned long cache_clk_freq;
 275         struct dsi_clock_info cache_cinfo;
 276
 277         u32             errors;
 278         spinlock_t      errors_lock;
 279 #ifdef DEBUG
 280         ktime_t perf_setup_time;
 281         ktime_t perf_start_time;
 282 #endif
 283         int debug_read;
 284         int debug_write;
 285
 286 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 287         spinlock_t irq_stats_lock;
 288         struct dsi_irq_stats irq_stats;
 289 #endif
 290         /* DSI PLL Parameter Ranges */
 291         unsigned long regm_max, regn_max;
 292         unsigned long  regm_dispc_max, regm_dsi_max;
 293         unsigned long  fint_min, fint_max;
 294         unsigned long lpdiv_max;
 295 } dsi;
 296
 297 #ifdef DEBUG
 298 static unsigned int dsi_perf;
 299 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 300 #endif
 301
 302 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 303 {
 304         __raw_writel(val, dsi.base + idx.idx);
 305 }
 306
 307 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 308 {
 309         return __raw_readl(dsi.base + idx.idx);
 310 }
 311
 312
 313 void dsi_save_context(void)
 314 {
 315 }
 316
 317 void dsi_restore_context(void)
 318 {
 319 }
 320
 321 void dsi_bus_lock(void)
 322 {
 323         down(&dsi.bus_lock);
 324 }
 325 EXPORT_SYMBOL(dsi_bus_lock);
 326
 327 void dsi_bus_unlock(void)
 328 {
 329         up(&dsi.bus_lock);
 330 }
 331 EXPORT_SYMBOL(dsi_bus_unlock);
 332
 333 static bool dsi_bus_is_locked(void)
 334 {
 335         return dsi.bus_lock.count == 0;
 336 }
 337
 338 static void dsi_completion_handler(void *data, u32 mask)
 339 {
 340         complete((struct completion *)data);
 341 }
 342
 343 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 344                 int value)
 345 {
 346         int t = 100000;
 347
 348         while (REG_GET(idx, bitnum, bitnum) != value) {
 349                 if (--t == 0)
 350                         return !value;
 351         }
 352
 353         return value;
 354 }
 355
 356 #ifdef DEBUG
 357 static void dsi_perf_mark_setup(void)
 358 {
 359         dsi.perf_setup_time = ktime_get();
 360 }
 361
 362 static void dsi_perf_mark_start(void)
 363 {
 364         dsi.perf_start_time = ktime_get();
 365 }
 366
 367 static void dsi_perf_show(const char *name)
 368 {
 369         ktime_t t, setup_time, trans_time;
 370         u32 total_bytes;
 371         u32 setup_us, trans_us, total_us;
 372
 373         if (!dsi_perf)
 374                 return;
 375
 376         t = ktime_get();
 377
 378         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 379         setup_us = (u32)ktime_to_us(setup_time);
 380         if (setup_us == 0)
 381                 setup_us = 1;
 382
 383         trans_time = ktime_sub(t, dsi.perf_start_time);
 384         trans_us = (u32)ktime_to_us(trans_time);
 385         if (trans_us == 0)
 386                 trans_us = 1;
 387
 388         total_us = setup_us + trans_us;
 389
 390         total_bytes = dsi.update_region.w *
 391                 dsi.update_region.h *
 392                 dsi.update_region.device->ctrl.pixel_size / 8;
 393
 394         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 395                         "%u bytes, %u kbytes/sec\n",
 396                         name,
 397                         setup_us,
 398                         trans_us,
 399                         total_us,
 400                         1000*1000 / total_us,
 401                         total_bytes,
 402                         total_bytes * 1000 / total_us);
 403 }
 404 #else
 405 #define dsi_perf_mark_setup()
 406 #define dsi_perf_mark_start()
 407 #define dsi_perf_show(x)
 408 #endif
 409
 410 static void print_irq_status(u32 status)
 411 {
 412         if (status == 0)
 413                 return;
 414
 415 #ifndef VERBOSE_IRQ
 416         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 417                 return;
 418 #endif
 419         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 420
 421 #define PIS(x) \
 422         if (status & DSI_IRQ_##x) \
 423                 printk(#x " ");
 424 #ifdef VERBOSE_IRQ
 425         PIS(VC0);
 426         PIS(VC1);
 427         PIS(VC2);
 428         PIS(VC3);
 429 #endif
 430         PIS(WAKEUP);
 431         PIS(RESYNC);
 432         PIS(PLL_LOCK);
 433         PIS(PLL_UNLOCK);
 434         PIS(PLL_RECALL);
 435         PIS(COMPLEXIO_ERR);
 436         PIS(HS_TX_TIMEOUT);
 437         PIS(LP_RX_TIMEOUT);
 438         PIS(TE_TRIGGER);
 439         PIS(ACK_TRIGGER);
 440         PIS(SYNC_LOST);
 441         PIS(LDO_POWER_GOOD);
 442         PIS(TA_TIMEOUT);
 443 #undef PIS
 444
 445         printk("\n");
 446 }
 447
 448 static void print_irq_status_vc(int channel, u32 status)
 449 {
 450         if (status == 0)
 451                 return;
 452
 453 #ifndef VERBOSE_IRQ
 454         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 455                 return;
 456 #endif
 457         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 458
 459 #define PIS(x) \
 460         if (status & DSI_VC_IRQ_##x) \
 461                 printk(#x " ");
 462         PIS(CS);
 463         PIS(ECC_CORR);
 464 #ifdef VERBOSE_IRQ
 465         PIS(PACKET_SENT);
 466 #endif
 467         PIS(FIFO_TX_OVF);
 468         PIS(FIFO_RX_OVF);
 469         PIS(BTA);
 470         PIS(ECC_NO_CORR);
 471         PIS(FIFO_TX_UDF);
 472         PIS(PP_BUSY_CHANGE);
 473 #undef PIS
 474         printk("\n");
 475 }
 476
 477 static void print_irq_status_cio(u32 status)
 478 {
 479         if (status == 0)
 480                 return;
 481
 482         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 483
 484 #define PIS(x) \
 485         if (status & DSI_CIO_IRQ_##x) \
 486                 printk(#x " ");
 487         PIS(ERRSYNCESC1);
 488         PIS(ERRSYNCESC2);
 489         PIS(ERRSYNCESC3);
 490         PIS(ERRESC1);
 491         PIS(ERRESC2);
 492         PIS(ERRESC3);
 493         PIS(ERRCONTROL1);
 494         PIS(ERRCONTROL2);
 495         PIS(ERRCONTROL3);
 496         PIS(STATEULPS1);
 497         PIS(STATEULPS2);
 498         PIS(STATEULPS3);
 499         PIS(ERRCONTENTIONLP0_1);
 500         PIS(ERRCONTENTIONLP1_1);
 501         PIS(ERRCONTENTIONLP0_2);
 502         PIS(ERRCONTENTIONLP1_2);
 503         PIS(ERRCONTENTIONLP0_3);
 504         PIS(ERRCONTENTIONLP1_3);
 505         PIS(ULPSACTIVENOT_ALL0);
 506         PIS(ULPSACTIVENOT_ALL1);
 507 #undef PIS
 508
 509         printk("\n");
 510 }
 511
 512 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 513 static void dsi_collect_irq_stats(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 514 {
 515         int i;
 516
 517         spin_lock(&dsi.irq_stats_lock);
 518
 519         dsi.irq_stats.irq_count++;
 520         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 521
 522         for (i = 0; i < 4; ++i)
 523                 dss_collect_irq_stats(vcstatus[i], dsi.irq_stats.vc_irqs[i]);
 524
 525         dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 526
 527         spin_unlock(&dsi.irq_stats_lock);
 528 }
 529 #else
 530 #define dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus)
 531 #endif
 532
 533 static int debug_irq;
 534
 535 static void dsi_handle_irq_errors(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 536 {
 537         int i;
 538
 539         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 540                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 541                 print_irq_status(irqstatus);
 542                 spin_lock(&dsi.errors_lock);
 543                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 544                 spin_unlock(&dsi.errors_lock);
 545         } else if (debug_irq) {
 546                 print_irq_status(irqstatus);
 547         }
 548
 549         for (i = 0; i < 4; ++i) {
 550                 if (vcstatus[i] & DSI_VC_IRQ_ERROR_MASK) {
 551                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 552                                        i, vcstatus[i]);
 553                         print_irq_status_vc(i, vcstatus[i]);
 554                 } else if (debug_irq) {
 555                         print_irq_status_vc(i, vcstatus[i]);
 556                 }
 557         }
 558
 559         if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 560                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 561                 print_irq_status_cio(ciostatus);
 562         } else if (debug_irq) {
 563                 print_irq_status_cio(ciostatus);
 564         }
 565 }
 566
 567 static void dsi_call_isrs(struct dsi_isr_data *isr_array,
 568                 unsigned isr_array_size, u32 irqstatus)
 569 {
 570         struct dsi_isr_data *isr_data;
 571         int i;
 572
 573         for (i = 0; i < isr_array_size; i++) {
 574                 isr_data = &isr_array[i];
 575                 if (isr_data->isr && isr_data->mask & irqstatus)
 576                         isr_data->isr(isr_data->arg, irqstatus);
 577         }
 578 }
 579
 580 static void dsi_handle_isrs(struct dsi_isr_tables *isr_tables,
 581                 u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 582 {
 583         int i;
 584
 585         dsi_call_isrs(isr_tables->isr_table,
 586                         ARRAY_SIZE(isr_tables->isr_table),
 587                         irqstatus);
 588
 589         for (i = 0; i < 4; ++i) {
 590                 if (vcstatus[i] == 0)
 591                         continue;
 592                 dsi_call_isrs(isr_tables->isr_table_vc[i],
 593                                 ARRAY_SIZE(isr_tables->isr_table_vc[i]),
 594                                 vcstatus[i]);
 595         }
 596
 597         if (ciostatus != 0)
 598                 dsi_call_isrs(isr_tables->isr_table_cio,
 599                                 ARRAY_SIZE(isr_tables->isr_table_cio),
 600                                 ciostatus);
 601 }
 602
 603 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 604 {
 605         u32 irqstatus, vcstatus[4], ciostatus;
 606         int i;
 607
 608         spin_lock(&dsi.irq_lock);
 609
 610         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 611
 612         /* IRQ is not for us */
 613         if (!irqstatus) {
 614                 spin_unlock(&dsi.irq_lock);
 615                 return IRQ_NONE;
 616         }
 617
 618         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 619         /* flush posted write */
 620         dsi_read_reg(DSI_IRQSTATUS);
 621
 622         for (i = 0; i < 4; ++i) {
 623                 if ((irqstatus & (1 << i)) == 0) {
 624                         vcstatus[i] = 0;
 625                         continue;
 626                 }
 627
 628                 vcstatus[i] = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 629
 630                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus[i]);
 631                 /* flush posted write */
 632                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 633         }
 634
 635         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 636                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 637
 638                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 639                 /* flush posted write */
 640                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 641         } else {
 642                 ciostatus = 0;
 643         }
 644
 645 #ifdef DSI_CATCH_MISSING_TE
 646         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 647                 del_timer(&dsi.te_timer);
 648 #endif
 649
 650         /* make a copy and unlock, so that isrs can unregister
 651          * themselves */
 652         memcpy(&dsi.isr_tables_copy, &dsi.isr_tables, sizeof(dsi.isr_tables));
 653
 654         spin_unlock(&dsi.irq_lock);
 655
 656         dsi_handle_isrs(&dsi.isr_tables_copy, irqstatus, vcstatus, ciostatus);
 657
 658         dsi_handle_irq_errors(irqstatus, vcstatus, ciostatus);
 659
 660         dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus);
 661
 662         return IRQ_HANDLED;
 663 }
 664
 665 /* dsi.irq_lock has to be locked by the caller */
 666 static void _omap_dsi_configure_irqs(struct dsi_isr_data *isr_array,
 667                 unsigned isr_array_size, u32 default_mask,
 668                 const struct dsi_reg enable_reg,
 669                 const struct dsi_reg status_reg)
 670 {
 671         struct dsi_isr_data *isr_data;
 672         u32 mask;
 673         u32 old_mask;
 674         int i;
 675
 676         mask = default_mask;
 677
 678         for (i = 0; i < isr_array_size; i++) {
 679                 isr_data = &isr_array[i];
 680
 681                 if (isr_data->isr == NULL)
 682                         continue;
 683
 684                 mask |= isr_data->mask;
 685         }
 686
 687         old_mask = dsi_read_reg(enable_reg);
 688         /* clear the irqstatus for newly enabled irqs */
 689         dsi_write_reg(status_reg, (mask ^ old_mask) & mask);
 690         dsi_write_reg(enable_reg, mask);
 691
 692         /* flush posted writes */
 693         dsi_read_reg(enable_reg);
 694         dsi_read_reg(status_reg);
 695 }
 696
 697 /* dsi.irq_lock has to be locked by the caller */
 698 static void _omap_dsi_set_irqs(void)
 699 {
 700         u32 mask = DSI_IRQ_ERROR_MASK;
 701 #ifdef DSI_CATCH_MISSING_TE
 702         mask |= DSI_IRQ_TE_TRIGGER;
 703 #endif
 704         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table,
 705                         ARRAY_SIZE(dsi.isr_tables.isr_table), mask,
 706                         DSI_IRQENABLE, DSI_IRQSTATUS);
 707 }
 708
 709 /* dsi.irq_lock has to be locked by the caller */
 710 static void _omap_dsi_set_irqs_vc(int vc)
 711 {
 712         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_vc[vc],
 713                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[vc]),
 714                         DSI_VC_IRQ_ERROR_MASK,
 715                         DSI_VC_IRQENABLE(vc), DSI_VC_IRQSTATUS(vc));
 716 }
 717
 718 /* dsi.irq_lock has to be locked by the caller */
 719 static void _omap_dsi_set_irqs_cio(void)
 720 {
 721         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_cio,
 722                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio),
 723                         DSI_CIO_IRQ_ERROR_MASK,
 724                         DSI_COMPLEXIO_IRQ_ENABLE, DSI_COMPLEXIO_IRQ_STATUS);
 725 }
 726
 727 static void _dsi_initialize_irq(void)
 728 {
 729         unsigned long flags;
 730         int vc;
 731
 732         spin_lock_irqsave(&dsi.irq_lock, flags);
 733
 734         memset(&dsi.isr_tables, 0, sizeof(dsi.isr_tables));
 735
 736         _omap_dsi_set_irqs();
 737         for (vc = 0; vc < 4; ++vc)
 738                 _omap_dsi_set_irqs_vc(vc);
 739         _omap_dsi_set_irqs_cio();
 740
 741         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 742 }
 743
 744 static int _dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 745                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 746 {
 747         struct dsi_isr_data *isr_data;
 748         int free_idx;
 749         int i;
 750
 751         BUG_ON(isr == NULL);
 752
 753         /* check for duplicate entry and find a free slot */
 754         free_idx = -1;
 755         for (i = 0; i < isr_array_size; i++) {
 756                 isr_data = &isr_array[i];
 757
 758                 if (isr_data->isr == isr && isr_data->arg == arg &&
 759                                 isr_data->mask == mask) {
 760                         return -EINVAL;
 761                 }
 762
 763                 if (isr_data->isr == NULL && free_idx == -1)
 764                         free_idx = i;
 765         }
 766
 767         if (free_idx == -1)
 768                 return -EBUSY;
 769
 770         isr_data = &isr_array[free_idx];
 771         isr_data->isr = isr;
 772         isr_data->arg = arg;
 773         isr_data->mask = mask;
 774
 775         return 0;
 776 }
 777
 778 static int _dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 779                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 780 {
 781         struct dsi_isr_data *isr_data;
 782         int i;
 783
 784         for (i = 0; i < isr_array_size; i++) {
 785                 isr_data = &isr_array[i];
 786                 if (isr_data->isr != isr || isr_data->arg != arg ||
 787                                 isr_data->mask != mask)
 788                         continue;
 789
 790                 isr_data->isr = NULL;
 791                 isr_data->arg = NULL;
 792                 isr_data->mask = 0;
 793
 794                 return 0;
 795         }
 796
 797         return -EINVAL;
 798 }
 799
 800 static int dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 801 {
 802         unsigned long flags;
 803         int r;
 804
 805         spin_lock_irqsave(&dsi.irq_lock, flags);
 806
 807         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 808                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 809
 810         if (r == 0)
 811                 _omap_dsi_set_irqs();
 812
 813         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 814
 815         return r;
 816 }
 817
 818 static int dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 819 {
 820         unsigned long flags;
 821         int r;
 822
 823         spin_lock_irqsave(&dsi.irq_lock, flags);
 824
 825         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 826                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 827
 828         if (r == 0)
 829                 _omap_dsi_set_irqs();
 830
 831         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 832
 833         return r;
 834 }
 835
 836 static int dsi_register_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 837                 u32 mask)
 838 {
 839         unsigned long flags;
 840         int r;
 841
 842         spin_lock_irqsave(&dsi.irq_lock, flags);
 843
 844         r = _dsi_register_isr(isr, arg, mask,
 845                         dsi.isr_tables.isr_table_vc[channel],
 846                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 847
 848         if (r == 0)
 849                 _omap_dsi_set_irqs_vc(channel);
 850
 851         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 852
 853         return r;
 854 }
 855
 856 static int dsi_unregister_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 857                 u32 mask)
 858 {
 859         unsigned long flags;
 860         int r;
 861
 862         spin_lock_irqsave(&dsi.irq_lock, flags);
 863
 864         r = _dsi_unregister_isr(isr, arg, mask,
 865                         dsi.isr_tables.isr_table_vc[channel],
 866                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 867
 868         if (r == 0)
 869                 _omap_dsi_set_irqs_vc(channel);
 870
 871         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 872
 873         return r;
 874 }
 875
 876 static int dsi_register_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 877 {
 878         unsigned long flags;
 879         int r;
 880
 881         spin_lock_irqsave(&dsi.irq_lock, flags);
 882
 883         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 884                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 885
 886         if (r == 0)
 887                 _omap_dsi_set_irqs_cio();
 888
 889         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 890
 891         return r;
 892 }
 893
 894 static int dsi_unregister_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 895 {
 896         unsigned long flags;
 897         int r;
 898
 899         spin_lock_irqsave(&dsi.irq_lock, flags);
 900
 901         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 902                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 903
 904         if (r == 0)
 905                 _omap_dsi_set_irqs_cio();
 906
 907         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 908
 909         return r;
 910 }
 911
 912 static u32 dsi_get_errors(void)
 913 {
 914         unsigned long flags;
 915         u32 e;
 916         spin_lock_irqsave(&dsi.errors_lock, flags);
 917         e = dsi.errors;
 918         dsi.errors = 0;
 919         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 920         return e;
 921 }
 922
 923 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 924 static inline void enable_clocks(bool enable)
 925 {
 926         if (enable)
 927                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 928         else
 929                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 930 }
 931
 932 /* source clock for DSI PLL. this could also be PCLKFREE */
 933 static inline void dsi_enable_pll_clock(bool enable)
 934 {
 935         if (enable)
 936                 dss_clk_enable(DSS_CLK_SYSCK);
 937         else
 938                 dss_clk_disable(DSS_CLK_SYSCK);
 939
 940         if (enable && dsi.pll_locked) {
 941                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 942                         DSSERR("cannot lock PLL when enabling clocks\n");
 943         }
 944 }
 945
 946 #ifdef DEBUG
 947 static void _dsi_print_reset_status(void)
 948 {
 949         u32 l;
 950
 951         if (!dss_debug)
 952                 return;
 953
 954         /* A dummy read using the SCP interface to any DSIPHY register is
 955          * required after DSIPHY reset to complete the reset of the DSI complex
 956          * I/O. */
 957         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 958
 959         printk(KERN_DEBUG "DSI resets: ");
 960
 961         l = dsi_read_reg(DSI_PLL_STATUS);
 962         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 963
 964         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 965         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 966
 967         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 968         printk("PHY (%x, %d, %d, %d)\n",
 969                         FLD_GET(l, 28, 26),
 970                         FLD_GET(l, 29, 29),
 971                         FLD_GET(l, 30, 30),
 972                         FLD_GET(l, 31, 31));
 973 }
 974 #else
 975 #define _dsi_print_reset_status()
 976 #endif
 977
 978 static inline int dsi_if_enable(bool enable)
 979 {
 980         DSSDBG("dsi_if_enable(%d)\n", enable);
 981
 982         enable = enable ? 1 : 0;
 983         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 984
 985         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 986                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 987                         return -EIO;
 988         }
 989
 990         return 0;
 991 }
 992
 993 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 994 {
 995         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 996 }
 997
 998 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 999 {
1000         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
1001 }
1002
1003 static unsigned long dsi_get_txbyteclkhs(void)
1004 {
1005         return dsi.current_cinfo.clkin4ddr / 16;
1006 }
1007
1008 static unsigned long dsi_fclk_rate(void)
1009 {
1010         unsigned long r;
1011
1012         if (dss_get_dsi_clk_source() == DSS_CLK_SRC_FCK) {
1013                 /* DSI FCLK source is DSS_CLK_FCK */
1014                 r = dss_clk_get_rate(DSS_CLK_FCK);
1015         } else {
1016                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
1017                 r = dsi_get_pll_hsdiv_dsi_rate();
1018         }
1019
1020         return r;
1021 }
1022
1023 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
1024 {
1025         unsigned long dsi_fclk;
1026         unsigned lp_clk_div;
1027         unsigned long lp_clk;
1028
1029         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
1030
1031         if (lp_clk_div == 0 || lp_clk_div > dsi.lpdiv_max)
1032                 return -EINVAL;
1033
1034         dsi_fclk = dsi_fclk_rate();
1035
1036         lp_clk = dsi_fclk / 2 / lp_clk_div;
1037
1038         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
1039         dsi.current_cinfo.lp_clk = lp_clk;
1040         dsi.current_cinfo.lp_clk_div = lp_clk_div;
1041
1042         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
1043
1044         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
1045                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
1046
1047         return 0;
1048 }
1049
1050
1051 enum dsi_pll_power_state {
1052         DSI_PLL_POWER_OFF       = 0x0,
1053         DSI_PLL_POWER_ON_HSCLK  = 0x1,
1054         DSI_PLL_POWER_ON_ALL    = 0x2,
1055         DSI_PLL_POWER_ON_DIV    = 0x3,
1056 };
1057
1058 static int dsi_pll_power(enum dsi_pll_power_state state)
1059 {
1060         int t = 0;
1061
1062         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
1063
1064         /* PLL_PWR_STATUS */
1065         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
1066                 if (++t > 1000) {
1067                         DSSERR("Failed to set DSI PLL power mode to %d\n",
1068                                         state);
1069                         return -ENODEV;
1070                 }
1071                 udelay(1);
1072         }
1073
1074         return 0;
1075 }
1076
1077 /* calculate clock rates using dividers in cinfo */
1078 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
1079                 struct dsi_clock_info *cinfo)
1080 {
1081         if (cinfo->regn == 0 || cinfo->regn > dsi.regn_max)
1082                 return -EINVAL;
1083
1084         if (cinfo->regm == 0 || cinfo->regm > dsi.regm_max)
1085                 return -EINVAL;
1086
1087         if (cinfo->regm_dispc > dsi.regm_dispc_max)
1088                 return -EINVAL;
1089
1090         if (cinfo->regm_dsi > dsi.regm_dsi_max)
1091                 return -EINVAL;
1092
1093         if (cinfo->use_sys_clk) {
1094                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
1095                 /* XXX it is unclear if highfreq should be used
1096                  * with DSS_SYS_CLK source also */
1097                 cinfo->highfreq = 0;
1098         } else {
1099                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
1100
1101                 if (cinfo->clkin < 32000000)
1102                         cinfo->highfreq = 0;
1103                 else
1104                         cinfo->highfreq = 1;
1105         }
1106
1107         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
1108
1109         if (cinfo->fint > dsi.fint_max || cinfo->fint < dsi.fint_min)
1110                 return -EINVAL;
1111
1112         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
1113
1114         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
1115                 return -EINVAL;
1116
1117         if (cinfo->regm_dispc > 0)
1118                 cinfo->dsi_pll_hsdiv_dispc_clk =
1119                         cinfo->clkin4ddr / cinfo->regm_dispc;
1120         else
1121                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
1122
1123         if (cinfo->regm_dsi > 0)
1124                 cinfo->dsi_pll_hsdiv_dsi_clk =
1125                         cinfo->clkin4ddr / cinfo->regm_dsi;
1126         else
1127                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
1128
1129         return 0;
1130 }
1131
1132 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
1133                 struct dsi_clock_info *dsi_cinfo,
1134                 struct dispc_clock_info *dispc_cinfo)
1135 {
1136         struct dsi_clock_info cur, best;
1137         struct dispc_clock_info best_dispc;
1138         int min_fck_per_pck;
1139         int match = 0;
1140         unsigned long dss_sys_clk, max_dss_fck;
1141
1142         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
1143
1144         max_dss_fck = dss_feat_get_param_max(FEAT_PARAM_DSS_FCK);
1145
1146         if (req_pck == dsi.cache_req_pck &&
1147                         dsi.cache_cinfo.clkin == dss_sys_clk) {
1148                 DSSDBG("DSI clock info found from cache\n");
1149                 *dsi_cinfo = dsi.cache_cinfo;
1150                 dispc_find_clk_divs(is_tft, req_pck,
1151                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
1152                 return 0;
1153         }
1154
1155         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
1156
1157         if (min_fck_per_pck &&
1158                 req_pck * min_fck_per_pck > max_dss_fck) {
1159                 DSSERR("Requested pixel clock not possible with the current "
1160                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
1161                                 "the constraint off.\n");
1162                 min_fck_per_pck = 0;
1163         }
1164
1165         DSSDBG("dsi_pll_calc\n");
1166
1167 retry:
1168         memset(&best, 0, sizeof(best));
1169         memset(&best_dispc, 0, sizeof(best_dispc));
1170
1171         memset(&cur, 0, sizeof(cur));
1172         cur.clkin = dss_sys_clk;
1173         cur.use_sys_clk = 1;
1174         cur.highfreq = 0;
1175
1176         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
1177         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
1178         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
1179         for (cur.regn = 1; cur.regn < dsi.regn_max; ++cur.regn) {
1180                 if (cur.highfreq == 0)
1181                         cur.fint = cur.clkin / cur.regn;
1182                 else
1183                         cur.fint = cur.clkin / (2 * cur.regn);
1184
1185                 if (cur.fint > dsi.fint_max || cur.fint < dsi.fint_min)
1186                         continue;
1187
1188                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
1189                 for (cur.regm = 1; cur.regm < dsi.regm_max; ++cur.regm) {
1190                         unsigned long a, b;
1191
1192                         a = 2 * cur.regm * (cur.clkin/1000);
1193                         b = cur.regn * (cur.highfreq + 1);
1194                         cur.clkin4ddr = a / b * 1000;
1195
1196                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
1197                                 break;
1198
1199                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
1200                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
1201                         for (cur.regm_dispc = 1; cur.regm_dispc < dsi.regm_dispc_max;
1202                                         ++cur.regm_dispc) {
1203                                 struct dispc_clock_info cur_dispc;
1204                                 cur.dsi_pll_hsdiv_dispc_clk =
1205                                         cur.clkin4ddr / cur.regm_dispc;
1206
1207                                 /* this will narrow down the search a bit,
1208                                  * but still give pixclocks below what was
1209                                  * requested */
1210                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
1211                                         break;
1212
1213                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
1214                                         continue;
1215
1216                                 if (min_fck_per_pck &&
1217                                         cur.dsi_pll_hsdiv_dispc_clk <
1218                                                 req_pck * min_fck_per_pck)
1219                                         continue;
1220
1221                                 match = 1;
1222
1223                                 dispc_find_clk_divs(is_tft, req_pck,
1224                                                 cur.dsi_pll_hsdiv_dispc_clk,
1225                                                 &cur_dispc);
1226
1227                                 if (abs(cur_dispc.pck - req_pck) <
1228                                                 abs(best_dispc.pck - req_pck)) {
1229                                         best = cur;
1230                                         best_dispc = cur_dispc;
1231
1232                                         if (cur_dispc.pck == req_pck)
1233                                                 goto found;
1234                                 }
1235                         }
1236                 }
1237         }
1238 found:
1239         if (!match) {
1240                 if (min_fck_per_pck) {
1241                         DSSERR("Could not find suitable clock settings.\n"
1242                                         "Turning FCK/PCK constraint off and"
1243                                         "trying again.\n");
1244                         min_fck_per_pck = 0;
1245                         goto retry;
1246                 }
1247
1248                 DSSERR("Could not find suitable clock settings.\n");
1249
1250                 return -EINVAL;
1251         }
1252
1253         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
1254         best.regm_dsi = 0;
1255         best.dsi_pll_hsdiv_dsi_clk = 0;
1256
1257         if (dsi_cinfo)
1258                 *dsi_cinfo = best;
1259         if (dispc_cinfo)
1260                 *dispc_cinfo = best_dispc;
1261
1262         dsi.cache_req_pck = req_pck;
1263         dsi.cache_clk_freq = 0;
1264         dsi.cache_cinfo = best;
1265
1266         return 0;
1267 }
1268
1269 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
1270 {
1271         int r = 0;
1272         u32 l;
1273         int f;
1274         u8 regn_start, regn_end, regm_start, regm_end;
1275         u8 regm_dispc_start, regm_dispc_end, regm_dsi_start, regm_dsi_end;
1276
1277         DSSDBGF();
1278
1279         dsi.current_cinfo.use_sys_clk = cinfo->use_sys_clk;
1280         dsi.current_cinfo.highfreq = cinfo->highfreq;
1281
1282         dsi.current_cinfo.fint = cinfo->fint;
1283         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1284         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1285                         cinfo->dsi_pll_hsdiv_dispc_clk;
1286         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1287                         cinfo->dsi_pll_hsdiv_dsi_clk;
1288
1289         dsi.current_cinfo.regn = cinfo->regn;
1290         dsi.current_cinfo.regm = cinfo->regm;
1291         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1292         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1293
1294         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1295
1296         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1297                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1298                         cinfo->clkin,
1299                         cinfo->highfreq);
1300
1301         /* DSIPHY == CLKIN4DDR */
1302         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1303                         cinfo->regm,
1304                         cinfo->regn,
1305                         cinfo->clkin,
1306                         cinfo->highfreq + 1,
1307                         cinfo->clkin4ddr);
1308
1309         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1310                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1311
1312         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1313
1314         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1315                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1316                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1317                 cinfo->dsi_pll_hsdiv_dispc_clk);
1318         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1319                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1320                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1321                 cinfo->dsi_pll_hsdiv_dsi_clk);
1322
1323         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGN, &regn_start, &regn_end);
1324         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM, &regm_start, &regm_end);
1325         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DISPC, &regm_dispc_start,
1326                         &regm_dispc_end);
1327         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DSI, &regm_dsi_start,
1328                         &regm_dsi_end);
1329
1330         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1331
1332         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1333         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1334         /* DSI_PLL_REGN */
1335         l = FLD_MOD(l, cinfo->regn - 1, regn_start, regn_end);
1336         /* DSI_PLL_REGM */
1337         l = FLD_MOD(l, cinfo->regm, regm_start, regm_end);
1338         /* DSI_CLOCK_DIV */
1339         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1340                         regm_dispc_start, regm_dispc_end);
1341         /* DSIPROTO_CLOCK_DIV */
1342         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1343                         regm_dsi_start, regm_dsi_end);
1344         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1345
1346         BUG_ON(cinfo->fint < dsi.fint_min || cinfo->fint > dsi.fint_max);
1347         if (cinfo->fint < 1000000)
1348                 f = 0x3;
1349         else if (cinfo->fint < 1250000)
1350                 f = 0x4;
1351         else if (cinfo->fint < 1500000)
1352                 f = 0x5;
1353         else if (cinfo->fint < 1750000)
1354                 f = 0x6;
1355         else
1356                 f = 0x7;
1357
1358         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1359         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1360         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1361                         11, 11);                /* DSI_PLL_CLKSEL */
1362         l = FLD_MOD(l, cinfo->highfreq,
1363                         12, 12);                /* DSI_PLL_HIGHFREQ */
1364         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1365         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1366         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1367         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1368
1369         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1370
1371         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1372                 DSSERR("dsi pll go bit not going down.\n");
1373                 r = -EIO;
1374                 goto err;
1375         }
1376
1377         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1378                 DSSERR("cannot lock PLL\n");
1379                 r = -EIO;
1380                 goto err;
1381         }
1382
1383         dsi.pll_locked = 1;
1384
1385         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1386         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1387         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1388         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1389         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1390         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1391         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1392         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1393         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1394         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1395         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1396         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1397         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1398         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1399         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1400         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1401
1402         DSSDBG("PLL config done\n");
1403 err:
1404         return r;
1405 }
1406
1407 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1408                 bool enable_hsdiv)
1409 {
1410         int r = 0;
1411         enum dsi_pll_power_state pwstate;
1412
1413         DSSDBG("PLL init\n");
1414
1415 #ifdef CONFIG_OMAP2_DSS_USE_DSI_PLL
1416         /*
1417          * HACK: this is just a quick hack to get the USE_DSI_PLL
1418          * option working. USE_DSI_PLL is itself a big hack, and
1419          * should be removed.
1420          */
1421         if (dsi.vdds_dsi_reg == NULL) {
1422                 struct regulator *vdds_dsi;
1423
1424                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
1425
1426                 if (IS_ERR(vdds_dsi)) {
1427                         DSSERR("can't get VDDS_DSI regulator\n");
1428                         return PTR_ERR(vdds_dsi);
1429                 }
1430
1431                 dsi.vdds_dsi_reg = vdds_dsi;
1432         }
1433 #endif
1434
1435         enable_clocks(1);
1436         dsi_enable_pll_clock(1);
1437
1438         r = regulator_enable(dsi.vdds_dsi_reg);
1439         if (r)
1440                 goto err0;
1441
1442         /* XXX PLL does not come out of reset without this... */
1443         dispc_pck_free_enable(1);
1444
1445         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1446                 DSSERR("PLL not coming out of reset.\n");
1447                 r = -ENODEV;
1448                 dispc_pck_free_enable(0);
1449                 goto err1;
1450         }
1451
1452         /* XXX ... but if left on, we get problems when planes do not
1453          * fill the whole display. No idea about this */
1454         dispc_pck_free_enable(0);
1455
1456         if (enable_hsclk && enable_hsdiv)
1457                 pwstate = DSI_PLL_POWER_ON_ALL;
1458         else if (enable_hsclk)
1459                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1460         else if (enable_hsdiv)
1461                 pwstate = DSI_PLL_POWER_ON_DIV;
1462         else
1463                 pwstate = DSI_PLL_POWER_OFF;
1464
1465         r = dsi_pll_power(pwstate);
1466
1467         if (r)
1468                 goto err1;
1469
1470         DSSDBG("PLL init done\n");
1471
1472         return 0;
1473 err1:
1474         regulator_disable(dsi.vdds_dsi_reg);
1475 err0:
1476         enable_clocks(0);
1477         dsi_enable_pll_clock(0);
1478         return r;
1479 }
1480
1481 void dsi_pll_uninit(void)
1482 {
1483         enable_clocks(0);
1484         dsi_enable_pll_clock(0);
1485
1486         dsi.pll_locked = 0;
1487         dsi_pll_power(DSI_PLL_POWER_OFF);
1488         regulator_disable(dsi.vdds_dsi_reg);
1489         DSSDBG("PLL uninit done\n");
1490 }
1491
1492 void dsi_dump_clocks(struct seq_file *s)
1493 {
1494         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1495         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1496
1497         dispc_clk_src = dss_get_dispc_clk_source();
1498         dsi_clk_src = dss_get_dsi_clk_source();
1499
1500         enable_clocks(1);
1501
1502         seq_printf(s,   "- DSI PLL -\n");
1503
1504         seq_printf(s,   "dsi pll source = %s\n",
1505                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree");
1506
1507         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1508
1509         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1510                         cinfo->clkin4ddr, cinfo->regm);
1511
1512         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1513                         dss_get_generic_clk_source_name(dispc_clk_src),
1514                         dss_feat_get_clk_source_name(dispc_clk_src),
1515                         cinfo->dsi_pll_hsdiv_dispc_clk,
1516                         cinfo->regm_dispc,
1517                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1518                         "off" : "on");
1519
1520         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1521                         dss_get_generic_clk_source_name(dsi_clk_src),
1522                         dss_feat_get_clk_source_name(dsi_clk_src),
1523                         cinfo->dsi_pll_hsdiv_dsi_clk,
1524                         cinfo->regm_dsi,
1525                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1526                         "off" : "on");
1527
1528         seq_printf(s,   "- DSI -\n");
1529
1530         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1531                         dss_get_generic_clk_source_name(dsi_clk_src),
1532                         dss_feat_get_clk_source_name(dsi_clk_src));
1533
1534         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1535
1536         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1537                         cinfo->clkin4ddr / 4);
1538
1539         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1540
1541         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1542
1543         seq_printf(s,   "VP_CLK\t\t%lu\n"
1544                         "VP_PCLK\t\t%lu\n",
1545                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1546                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1547
1548         enable_clocks(0);
1549 }
1550
1551 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1552 void dsi_dump_irqs(struct seq_file *s)
1553 {
1554         unsigned long flags;
1555         struct dsi_irq_stats stats;
1556
1557         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1558
1559         stats = dsi.irq_stats;
1560         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1561         dsi.irq_stats.last_reset = jiffies;
1562
1563         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1564
1565         seq_printf(s, "period %u ms\n",
1566                         jiffies_to_msecs(jiffies - stats.last_reset));
1567
1568         seq_printf(s, "irqs %d\n", stats.irq_count);
1569 #define PIS(x) \
1570         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1571
1572         seq_printf(s, "-- DSI interrupts --\n");
1573         PIS(VC0);
1574         PIS(VC1);
1575         PIS(VC2);
1576         PIS(VC3);
1577         PIS(WAKEUP);
1578         PIS(RESYNC);
1579         PIS(PLL_LOCK);
1580         PIS(PLL_UNLOCK);
1581         PIS(PLL_RECALL);
1582         PIS(COMPLEXIO_ERR);
1583         PIS(HS_TX_TIMEOUT);
1584         PIS(LP_RX_TIMEOUT);
1585         PIS(TE_TRIGGER);
1586         PIS(ACK_TRIGGER);
1587         PIS(SYNC_LOST);
1588         PIS(LDO_POWER_GOOD);
1589         PIS(TA_TIMEOUT);
1590 #undef PIS
1591
1592 #define PIS(x) \
1593         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1594                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1595                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1596                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1597                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1598
1599         seq_printf(s, "-- VC interrupts --\n");
1600         PIS(CS);
1601         PIS(ECC_CORR);
1602         PIS(PACKET_SENT);
1603         PIS(FIFO_TX_OVF);
1604         PIS(FIFO_RX_OVF);
1605         PIS(BTA);
1606         PIS(ECC_NO_CORR);
1607         PIS(FIFO_TX_UDF);
1608         PIS(PP_BUSY_CHANGE);
1609 #undef PIS
1610
1611 #define PIS(x) \
1612         seq_printf(s, "%-20s %10d\n", #x, \
1613                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1614
1615         seq_printf(s, "-- CIO interrupts --\n");
1616         PIS(ERRSYNCESC1);
1617         PIS(ERRSYNCESC2);
1618         PIS(ERRSYNCESC3);
1619         PIS(ERRESC1);
1620         PIS(ERRESC2);
1621         PIS(ERRESC3);
1622         PIS(ERRCONTROL1);
1623         PIS(ERRCONTROL2);
1624         PIS(ERRCONTROL3);
1625         PIS(STATEULPS1);
1626         PIS(STATEULPS2);
1627         PIS(STATEULPS3);
1628         PIS(ERRCONTENTIONLP0_1);
1629         PIS(ERRCONTENTIONLP1_1);
1630         PIS(ERRCONTENTIONLP0_2);
1631         PIS(ERRCONTENTIONLP1_2);
1632         PIS(ERRCONTENTIONLP0_3);
1633         PIS(ERRCONTENTIONLP1_3);
1634         PIS(ULPSACTIVENOT_ALL0);
1635         PIS(ULPSACTIVENOT_ALL1);
1636 #undef PIS
1637 }
1638 #endif
1639
1640 void dsi_dump_regs(struct seq_file *s)
1641 {
1642 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1643
1644         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1645
1646         DUMPREG(DSI_REVISION);
1647         DUMPREG(DSI_SYSCONFIG);
1648         DUMPREG(DSI_SYSSTATUS);
1649         DUMPREG(DSI_IRQSTATUS);
1650         DUMPREG(DSI_IRQENABLE);
1651         DUMPREG(DSI_CTRL);
1652         DUMPREG(DSI_COMPLEXIO_CFG1);
1653         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1654         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1655         DUMPREG(DSI_CLK_CTRL);
1656         DUMPREG(DSI_TIMING1);
1657         DUMPREG(DSI_TIMING2);
1658         DUMPREG(DSI_VM_TIMING1);
1659         DUMPREG(DSI_VM_TIMING2);
1660         DUMPREG(DSI_VM_TIMING3);
1661         DUMPREG(DSI_CLK_TIMING);
1662         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1663         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1664         DUMPREG(DSI_COMPLEXIO_CFG2);
1665         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1666         DUMPREG(DSI_VM_TIMING4);
1667         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1668         DUMPREG(DSI_VM_TIMING5);
1669         DUMPREG(DSI_VM_TIMING6);
1670         DUMPREG(DSI_VM_TIMING7);
1671         DUMPREG(DSI_STOPCLK_TIMING);
1672
1673         DUMPREG(DSI_VC_CTRL(0));
1674         DUMPREG(DSI_VC_TE(0));
1675         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1676         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1677         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1678         DUMPREG(DSI_VC_IRQSTATUS(0));
1679         DUMPREG(DSI_VC_IRQENABLE(0));
1680
1681         DUMPREG(DSI_VC_CTRL(1));
1682         DUMPREG(DSI_VC_TE(1));
1683         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1684         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1685         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1686         DUMPREG(DSI_VC_IRQSTATUS(1));
1687         DUMPREG(DSI_VC_IRQENABLE(1));
1688
1689         DUMPREG(DSI_VC_CTRL(2));
1690         DUMPREG(DSI_VC_TE(2));
1691         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1692         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1693         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1694         DUMPREG(DSI_VC_IRQSTATUS(2));
1695         DUMPREG(DSI_VC_IRQENABLE(2));
1696
1697         DUMPREG(DSI_VC_CTRL(3));
1698         DUMPREG(DSI_VC_TE(3));
1699         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1700         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1701         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1702         DUMPREG(DSI_VC_IRQSTATUS(3));
1703         DUMPREG(DSI_VC_IRQENABLE(3));
1704
1705         DUMPREG(DSI_DSIPHY_CFG0);
1706         DUMPREG(DSI_DSIPHY_CFG1);
1707         DUMPREG(DSI_DSIPHY_CFG2);
1708         DUMPREG(DSI_DSIPHY_CFG5);
1709
1710         DUMPREG(DSI_PLL_CONTROL);
1711         DUMPREG(DSI_PLL_STATUS);
1712         DUMPREG(DSI_PLL_GO);
1713         DUMPREG(DSI_PLL_CONFIGURATION1);
1714         DUMPREG(DSI_PLL_CONFIGURATION2);
1715
1716         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1717 #undef DUMPREG
1718 }
1719
1720 enum dsi_complexio_power_state {
1721         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1722         DSI_COMPLEXIO_POWER_ON          = 0x1,
1723         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1724 };
1725
1726 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1727 {
1728         int t = 0;
1729
1730         /* PWR_CMD */
1731         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1732
1733         /* PWR_STATUS */
1734         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1735                 if (++t > 1000) {
1736                         DSSERR("failed to set complexio power state to "
1737                                         "%d\n", state);
1738                         return -ENODEV;
1739                 }
1740                 udelay(1);
1741         }
1742
1743         return 0;
1744 }
1745
1746 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1747 {
1748         u32 r;
1749
1750         int clk_lane   = dssdev->phy.dsi.clk_lane;
1751         int data1_lane = dssdev->phy.dsi.data1_lane;
1752         int data2_lane = dssdev->phy.dsi.data2_lane;
1753         int clk_pol    = dssdev->phy.dsi.clk_pol;
1754         int data1_pol  = dssdev->phy.dsi.data1_pol;
1755         int data2_pol  = dssdev->phy.dsi.data2_pol;
1756
1757         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1758         r = FLD_MOD(r, clk_lane, 2, 0);
1759         r = FLD_MOD(r, clk_pol, 3, 3);
1760         r = FLD_MOD(r, data1_lane, 6, 4);
1761         r = FLD_MOD(r, data1_pol, 7, 7);
1762         r = FLD_MOD(r, data2_lane, 10, 8);
1763         r = FLD_MOD(r, data2_pol, 11, 11);
1764         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1765
1766         /* The configuration of the DSI complex I/O (number of data lanes,
1767            position, differential order) should not be changed while
1768            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1769            the hardware to take into account a new configuration of the complex
1770            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1771            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1772            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1773            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1774            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1775            DSI complex I/O configuration is unknown. */
1776
1777         /*
1778         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1779         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1780         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1781         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1782         */
1783 }
1784
1785 static inline unsigned ns2ddr(unsigned ns)
1786 {
1787         /* convert time in ns to ddr ticks, rounding up */
1788         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1789         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1790 }
1791
1792 static inline unsigned ddr2ns(unsigned ddr)
1793 {
1794         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1795         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1796 }
1797
1798 static void dsi_complexio_timings(void)
1799 {
1800         u32 r;
1801         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1802         u32 tlpx_half, tclk_trail, tclk_zero;
1803         u32 tclk_prepare;
1804
1805         /* calculate timings */
1806
1807         /* 1 * DDR_CLK = 2 * UI */
1808
1809         /* min 40ns + 4*UI      max 85ns + 6*UI */
1810         ths_prepare = ns2ddr(70) + 2;
1811
1812         /* min 145ns + 10*UI */
1813         ths_prepare_ths_zero = ns2ddr(175) + 2;
1814
1815         /* min max(8*UI, 60ns+4*UI) */
1816         ths_trail = ns2ddr(60) + 5;
1817
1818         /* min 100ns */
1819         ths_exit = ns2ddr(145);
1820
1821         /* tlpx min 50n */
1822         tlpx_half = ns2ddr(25);
1823
1824         /* min 60ns */
1825         tclk_trail = ns2ddr(60) + 2;
1826
1827         /* min 38ns, max 95ns */
1828         tclk_prepare = ns2ddr(65);
1829
1830         /* min tclk-prepare + tclk-zero = 300ns */
1831         tclk_zero = ns2ddr(260);
1832
1833         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1834                 ths_prepare, ddr2ns(ths_prepare),
1835                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1836         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1837                         ths_trail, ddr2ns(ths_trail),
1838                         ths_exit, ddr2ns(ths_exit));
1839
1840         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1841                         "tclk_zero %u (%uns)\n",
1842                         tlpx_half, ddr2ns(tlpx_half),
1843                         tclk_trail, ddr2ns(tclk_trail),
1844                         tclk_zero, ddr2ns(tclk_zero));
1845         DSSDBG("tclk_prepare %u (%uns)\n",
1846                         tclk_prepare, ddr2ns(tclk_prepare));
1847
1848         /* program timings */
1849
1850         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1851         r = FLD_MOD(r, ths_prepare, 31, 24);
1852         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1853         r = FLD_MOD(r, ths_trail, 15, 8);
1854         r = FLD_MOD(r, ths_exit, 7, 0);
1855         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1856
1857         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1858         r = FLD_MOD(r, tlpx_half, 22, 16);
1859         r = FLD_MOD(r, tclk_trail, 15, 8);
1860         r = FLD_MOD(r, tclk_zero, 7, 0);
1861         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1862
1863         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1864         r = FLD_MOD(r, tclk_prepare, 7, 0);
1865         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1866 }
1867
1868
1869 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1870 {
1871         int r = 0;
1872
1873         DSSDBG("dsi_complexio_init\n");
1874
1875         /* CIO_CLK_ICG, enable L3 clk to CIO */
1876         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1877
1878         /* A dummy read using the SCP interface to any DSIPHY register is
1879          * required after DSIPHY reset to complete the reset of the DSI complex
1880          * I/O. */
1881         dsi_read_reg(DSI_DSIPHY_CFG5);
1882
1883         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1884                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1885                 r = -ENODEV;
1886                 goto err;
1887         }
1888
1889         dsi_complexio_config(dssdev);
1890
1891         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1892
1893         if (r)
1894                 goto err;
1895
1896         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1897                 DSSERR("ComplexIO not coming out of reset.\n");
1898                 r = -ENODEV;
1899                 goto err;
1900         }
1901
1902         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1903                 DSSERR("ComplexIO LDO power down.\n");
1904                 r = -ENODEV;
1905                 goto err;
1906         }
1907
1908         dsi_complexio_timings();
1909
1910         /*
1911            The configuration of the DSI complex I/O (number of data lanes,
1912            position, differential order) should not be changed while
1913            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1914            hardware to recognize a new configuration of the complex I/O (done
1915            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1916            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1917            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1918            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1919            bit to 1. If the sequence is not followed, the DSi complex I/O
1920            configuration is undetermined.
1921            */
1922         dsi_if_enable(1);
1923         dsi_if_enable(0);
1924         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1925         dsi_if_enable(1);
1926         dsi_if_enable(0);
1927
1928         DSSDBG("CIO init done\n");
1929 err:
1930         return r;
1931 }
1932
1933 static void dsi_complexio_uninit(void)
1934 {
1935         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1936 }
1937
1938 static int _dsi_wait_reset(void)
1939 {
1940         int t = 0;
1941
1942         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1943                 if (++t > 5) {
1944                         DSSERR("soft reset failed\n");
1945                         return -ENODEV;
1946                 }
1947                 udelay(1);
1948         }
1949
1950         return 0;
1951 }
1952
1953 static int _dsi_reset(void)
1954 {
1955         /* Soft reset */
1956         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1957         return _dsi_wait_reset();
1958 }
1959
1960 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1961                 enum fifo_size size3, enum fifo_size size4)
1962 {
1963         u32 r = 0;
1964         int add = 0;
1965         int i;
1966
1967         dsi.vc[0].fifo_size = size1;
1968         dsi.vc[1].fifo_size = size2;
1969         dsi.vc[2].fifo_size = size3;
1970         dsi.vc[3].fifo_size = size4;
1971
1972         for (i = 0; i < 4; i++) {
1973                 u8 v;
1974                 int size = dsi.vc[i].fifo_size;
1975
1976                 if (add + size > 4) {
1977                         DSSERR("Illegal FIFO configuration\n");
1978                         BUG();
1979                 }
1980
1981                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1982                 r |= v << (8 * i);
1983                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1984                 add += size;
1985         }
1986
1987         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1988 }
1989
1990 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1991                 enum fifo_size size3, enum fifo_size size4)
1992 {
1993         u32 r = 0;
1994         int add = 0;
1995         int i;
1996
1997         dsi.vc[0].fifo_size = size1;
1998         dsi.vc[1].fifo_size = size2;
1999         dsi.vc[2].fifo_size = size3;
2000         dsi.vc[3].fifo_size = size4;
2001
2002         for (i = 0; i < 4; i++) {
2003                 u8 v;
2004                 int size = dsi.vc[i].fifo_size;
2005
2006                 if (add + size > 4) {
2007                         DSSERR("Illegal FIFO configuration\n");
2008                         BUG();
2009                 }
2010
2011                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2012                 r |= v << (8 * i);
2013                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
2014                 add += size;
2015         }
2016
2017         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
2018 }
2019
2020 static int dsi_force_tx_stop_mode_io(void)
2021 {
2022         u32 r;
2023
2024         r = dsi_read_reg(DSI_TIMING1);
2025         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2026         dsi_write_reg(DSI_TIMING1, r);
2027
2028         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
2029                 DSSERR("TX_STOP bit not going down\n");
2030                 return -EIO;
2031         }
2032
2033         return 0;
2034 }
2035
2036 static int dsi_vc_enable(int channel, bool enable)
2037 {
2038         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
2039                         channel, enable);
2040
2041         enable = enable ? 1 : 0;
2042
2043         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
2044
2045         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
2046                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
2047                         return -EIO;
2048         }
2049
2050         return 0;
2051 }
2052
2053 static void dsi_vc_initial_config(int channel)
2054 {
2055         u32 r;
2056
2057         DSSDBGF("%d", channel);
2058
2059         r = dsi_read_reg(DSI_VC_CTRL(channel));
2060
2061         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
2062                 DSSERR("VC(%d) busy when trying to configure it!\n",
2063                                 channel);
2064
2065         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
2066         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
2067         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
2068         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
2069         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
2070         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
2071         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
2072
2073         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
2074         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
2075
2076         dsi_write_reg(DSI_VC_CTRL(channel), r);
2077 }
2078
2079 static int dsi_vc_config_l4(int channel)
2080 {
2081         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
2082                 return 0;
2083
2084         DSSDBGF("%d", channel);
2085
2086         dsi_vc_enable(channel, 0);
2087
2088         /* VC_BUSY */
2089         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2090                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
2091                 return -EIO;
2092         }
2093
2094         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
2095
2096         dsi_vc_enable(channel, 1);
2097
2098         dsi.vc[channel].mode = DSI_VC_MODE_L4;
2099
2100         return 0;
2101 }
2102
2103 static int dsi_vc_config_vp(int channel)
2104 {
2105         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
2106                 return 0;
2107
2108         DSSDBGF("%d", channel);
2109
2110         dsi_vc_enable(channel, 0);
2111
2112         /* VC_BUSY */
2113         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2114                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
2115                 return -EIO;
2116         }
2117
2118         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
2119
2120         dsi_vc_enable(channel, 1);
2121
2122         dsi.vc[channel].mode = DSI_VC_MODE_VP;
2123
2124         return 0;
2125 }
2126
2127
2128 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
2129 {
2130         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
2131
2132         WARN_ON(!dsi_bus_is_locked());
2133
2134         dsi_vc_enable(channel, 0);
2135         dsi_if_enable(0);
2136
2137         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
2138
2139         dsi_vc_enable(channel, 1);
2140         dsi_if_enable(1);
2141
2142         dsi_force_tx_stop_mode_io();
2143 }
2144 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
2145
2146 static void dsi_vc_flush_long_data(int channel)
2147 {
2148         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2149                 u32 val;
2150                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2151                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
2152                                 (val >> 0) & 0xff,
2153                                 (val >> 8) & 0xff,
2154                                 (val >> 16) & 0xff,
2155                                 (val >> 24) & 0xff);
2156         }
2157 }
2158
2159 static void dsi_show_rx_ack_with_err(u16 err)
2160 {
2161         DSSERR("\tACK with ERROR (%#x):\n", err);
2162         if (err & (1 << 0))
2163                 DSSERR("\t\tSoT Error\n");
2164         if (err & (1 << 1))
2165                 DSSERR("\t\tSoT Sync Error\n");
2166         if (err & (1 << 2))
2167                 DSSERR("\t\tEoT Sync Error\n");
2168         if (err & (1 << 3))
2169                 DSSERR("\t\tEscape Mode Entry Command Error\n");
2170         if (err & (1 << 4))
2171                 DSSERR("\t\tLP Transmit Sync Error\n");
2172         if (err & (1 << 5))
2173                 DSSERR("\t\tHS Receive Timeout Error\n");
2174         if (err & (1 << 6))
2175                 DSSERR("\t\tFalse Control Error\n");
2176         if (err & (1 << 7))
2177                 DSSERR("\t\t(reserved7)\n");
2178         if (err & (1 << 8))
2179                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
2180         if (err & (1 << 9))
2181                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
2182         if (err & (1 << 10))
2183                 DSSERR("\t\tChecksum Error\n");
2184         if (err & (1 << 11))
2185                 DSSERR("\t\tData type not recognized\n");
2186         if (err & (1 << 12))
2187                 DSSERR("\t\tInvalid VC ID\n");
2188         if (err & (1 << 13))
2189                 DSSERR("\t\tInvalid Transmission Length\n");
2190         if (err & (1 << 14))
2191                 DSSERR("\t\t(reserved14)\n");
2192         if (err & (1 << 15))
2193                 DSSERR("\t\tDSI Protocol Violation\n");
2194 }
2195
2196 static u16 dsi_vc_flush_receive_data(int channel)
2197 {
2198         /* RX_FIFO_NOT_EMPTY */
2199         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2200                 u32 val;
2201                 u8 dt;
2202                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2203                 DSSERR("\trawval %#08x\n", val);
2204                 dt = FLD_GET(val, 5, 0);
2205                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2206                         u16 err = FLD_GET(val, 23, 8);
2207                         dsi_show_rx_ack_with_err(err);
2208                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2209                         DSSERR("\tDCS short response, 1 byte: %#x\n",
2210                                         FLD_GET(val, 23, 8));
2211                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2212                         DSSERR("\tDCS short response, 2 byte: %#x\n",
2213                                         FLD_GET(val, 23, 8));
2214                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2215                         DSSERR("\tDCS long response, len %d\n",
2216                                         FLD_GET(val, 23, 8));
2217                         dsi_vc_flush_long_data(channel);
2218                 } else {
2219                         DSSERR("\tunknown datatype 0x%02x\n", dt);
2220                 }
2221         }
2222         return 0;
2223 }
2224
2225 static int dsi_vc_send_bta(int channel)
2226 {
2227         if (dsi.debug_write || dsi.debug_read)
2228                 DSSDBG("dsi_vc_send_bta %d\n", channel);
2229
2230         WARN_ON(!dsi_bus_is_locked());
2231
2232         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2233                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
2234                 dsi_vc_flush_receive_data(channel);
2235         }
2236
2237         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
2238
2239         return 0;
2240 }
2241
2242 int dsi_vc_send_bta_sync(int channel)
2243 {
2244         DECLARE_COMPLETION_ONSTACK(completion);
2245         int r = 0;
2246         u32 err;
2247
2248         r = dsi_register_isr_vc(channel, dsi_completion_handler,
2249                         &completion, DSI_VC_IRQ_BTA);
2250         if (r)
2251                 goto err0;
2252
2253         r = dsi_register_isr(dsi_completion_handler, &completion,
2254                         DSI_IRQ_ERROR_MASK);
2255         if (r)
2256                 goto err1;
2257
2258         r = dsi_vc_send_bta(channel);
2259         if (r)
2260                 goto err2;
2261
2262         if (wait_for_completion_timeout(&completion,
2263                                 msecs_to_jiffies(500)) == 0) {
2264                 DSSERR("Failed to receive BTA\n");
2265                 r = -EIO;
2266                 goto err2;
2267         }
2268
2269         err = dsi_get_errors();
2270         if (err) {
2271                 DSSERR("Error while sending BTA: %x\n", err);
2272                 r = -EIO;
2273                 goto err2;
2274         }
2275 err2:
2276         dsi_unregister_isr(dsi_completion_handler, &completion,
2277                         DSI_IRQ_ERROR_MASK);
2278 err1:
2279         dsi_unregister_isr_vc(channel, dsi_completion_handler,
2280                         &completion, DSI_VC_IRQ_BTA);
2281 err0:
2282         return r;
2283 }
2284 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
2285
2286 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
2287                 u16 len, u8 ecc)
2288 {
2289         u32 val;
2290         u8 data_id;
2291
2292         WARN_ON(!dsi_bus_is_locked());
2293
2294         data_id = data_type | dsi.vc[channel].vc_id << 6;
2295
2296         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
2297                 FLD_VAL(ecc, 31, 24);
2298
2299         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
2300 }
2301
2302 static inline void dsi_vc_write_long_payload(int channel,
2303                 u8 b1, u8 b2, u8 b3, u8 b4)
2304 {
2305         u32 val;
2306
2307         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
2308
2309 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
2310                         b1, b2, b3, b4, val); */
2311
2312         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
2313 }
2314
2315 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
2316                 u8 ecc)
2317 {
2318         /*u32 val; */
2319         int i;
2320         u8 *p;
2321         int r = 0;
2322         u8 b1, b2, b3, b4;
2323
2324         if (dsi.debug_write)
2325                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2326
2327         /* len + header */
2328         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2329                 DSSERR("unable to send long packet: packet too long.\n");
2330                 return -EINVAL;
2331         }
2332
2333         dsi_vc_config_l4(channel);
2334
2335         dsi_vc_write_long_header(channel, data_type, len, ecc);
2336
2337         p = data;
2338         for (i = 0; i < len >> 2; i++) {
2339                 if (dsi.debug_write)
2340                         DSSDBG("\tsending full packet %d\n", i);
2341
2342                 b1 = *p++;
2343                 b2 = *p++;
2344                 b3 = *p++;
2345                 b4 = *p++;
2346
2347                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2348         }
2349
2350         i = len % 4;
2351         if (i) {
2352                 b1 = 0; b2 = 0; b3 = 0;
2353
2354                 if (dsi.debug_write)
2355                         DSSDBG("\tsending remainder bytes %d\n", i);
2356
2357                 switch (i) {
2358                 case 3:
2359                         b1 = *p++;
2360                         b2 = *p++;
2361                         b3 = *p++;
2362                         break;
2363                 case 2:
2364                         b1 = *p++;
2365                         b2 = *p++;
2366                         break;
2367                 case 1:
2368                         b1 = *p++;
2369                         break;
2370                 }
2371
2372                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2373         }
2374
2375         return r;
2376 }
2377
2378 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2379 {
2380         u32 r;
2381         u8 data_id;
2382
2383         WARN_ON(!dsi_bus_is_locked());
2384
2385         if (dsi.debug_write)
2386                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2387                                 channel,
2388                                 data_type, data & 0xff, (data >> 8) & 0xff);
2389
2390         dsi_vc_config_l4(channel);
2391
2392         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2393                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2394                 return -EINVAL;
2395         }
2396
2397         data_id = data_type | dsi.vc[channel].vc_id << 6;
2398
2399         r = (data_id << 0) | (data << 8) | (ecc << 24);
2400
2401         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2402
2403         return 0;
2404 }
2405
2406 int dsi_vc_send_null(int channel)
2407 {
2408         u8 nullpkg[] = {0, 0, 0, 0};
2409         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2410 }
2411 EXPORT_SYMBOL(dsi_vc_send_null);
2412
2413 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2414 {
2415         int r;
2416
2417         BUG_ON(len == 0);
2418
2419         if (len == 1) {
2420                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2421                                 data[0], 0);
2422         } else if (len == 2) {
2423                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2424                                 data[0] | (data[1] << 8), 0);
2425         } else {
2426                 /* 0x39 = DCS Long Write */
2427                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2428                                 data, len, 0);
2429         }
2430
2431         return r;
2432 }
2433 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2434
2435 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2436 {
2437         int r;
2438
2439         r = dsi_vc_dcs_write_nosync(channel, data, len);
2440         if (r)
2441                 goto err;
2442
2443         r = dsi_vc_send_bta_sync(channel);
2444         if (r)
2445                 goto err;
2446
2447         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2448                 DSSERR("rx fifo not empty after write, dumping data:\n");
2449                 dsi_vc_flush_receive_data(channel);
2450                 r = -EIO;
2451                 goto err;
2452         }
2453
2454         return 0;
2455 err:
2456         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2457                         channel, data[0], len);
2458         return r;
2459 }
2460 EXPORT_SYMBOL(dsi_vc_dcs_write);
2461
2462 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2463 {
2464         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2465 }
2466 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2467
2468 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2469 {
2470         u8 buf[2];
2471         buf[0] = dcs_cmd;
2472         buf[1] = param;
2473         return dsi_vc_dcs_write(channel, buf, 2);
2474 }
2475 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2476
2477 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2478 {
2479         u32 val;
2480         u8 dt;
2481         int r;
2482
2483         if (dsi.debug_read)
2484                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2485
2486         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2487         if (r)
2488                 goto err;
2489
2490         r = dsi_vc_send_bta_sync(channel);
2491         if (r)
2492                 goto err;
2493
2494         /* RX_FIFO_NOT_EMPTY */
2495         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2496                 DSSERR("RX fifo empty when trying to read.\n");
2497                 r = -EIO;
2498                 goto err;
2499         }
2500
2501         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2502         if (dsi.debug_read)
2503                 DSSDBG("\theader: %08x\n", val);
2504         dt = FLD_GET(val, 5, 0);
2505         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2506                 u16 err = FLD_GET(val, 23, 8);
2507                 dsi_show_rx_ack_with_err(err);
2508                 r = -EIO;
2509                 goto err;
2510
2511         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2512                 u8 data = FLD_GET(val, 15, 8);
2513                 if (dsi.debug_read)
2514                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2515
2516                 if (buflen < 1) {
2517                         r = -EIO;
2518                         goto err;
2519                 }
2520
2521                 buf[0] = data;
2522
2523                 return 1;
2524         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2525                 u16 data = FLD_GET(val, 23, 8);
2526                 if (dsi.debug_read)
2527                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2528
2529                 if (buflen < 2) {
2530                         r = -EIO;
2531                         goto err;
2532                 }
2533
2534                 buf[0] = data & 0xff;
2535                 buf[1] = (data >> 8) & 0xff;
2536
2537                 return 2;
2538         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2539                 int w;
2540                 int len = FLD_GET(val, 23, 8);
2541                 if (dsi.debug_read)
2542                         DSSDBG("\tDCS long response, len %d\n", len);
2543
2544                 if (len > buflen) {
2545                         r = -EIO;
2546                         goto err;
2547                 }
2548
2549                 /* two byte checksum ends the packet, not included in len */
2550                 for (w = 0; w < len + 2;) {
2551                         int b;
2552                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2553                         if (dsi.debug_read)
2554                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2555                                                 (val >> 0) & 0xff,
2556                                                 (val >> 8) & 0xff,
2557                                                 (val >> 16) & 0xff,
2558                                                 (val >> 24) & 0xff);
2559
2560                         for (b = 0; b < 4; ++b) {
2561                                 if (w < len)
2562                                         buf[w] = (val >> (b * 8)) & 0xff;
2563                                 /* we discard the 2 byte checksum */
2564                                 ++w;
2565                         }
2566                 }
2567
2568                 return len;
2569         } else {
2570                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2571                 r = -EIO;
2572                 goto err;
2573         }
2574
2575         BUG();
2576 err:
2577         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2578                         channel, dcs_cmd);
2579         return r;
2580
2581 }
2582 EXPORT_SYMBOL(dsi_vc_dcs_read);
2583
2584 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2585 {
2586         int r;
2587
2588         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2589
2590         if (r < 0)
2591                 return r;
2592
2593         if (r != 1)
2594                 return -EIO;
2595
2596         return 0;
2597 }
2598 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2599
2600 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2601 {
2602         u8 buf[2];
2603         int r;
2604
2605         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2606
2607         if (r < 0)
2608                 return r;
2609
2610         if (r != 2)
2611                 return -EIO;
2612
2613         *data1 = buf[0];
2614         *data2 = buf[1];
2615
2616         return 0;
2617 }
2618 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2619
2620 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2621 {
2622         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2623                         len, 0);
2624 }
2625 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2626
2627 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2628 {
2629         unsigned long fck;
2630         unsigned long total_ticks;
2631         u32 r;
2632
2633         BUG_ON(ticks > 0x1fff);
2634
2635         /* ticks in DSI_FCK */
2636         fck = dsi_fclk_rate();
2637
2638         r = dsi_read_reg(DSI_TIMING2);
2639         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2640         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2641         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2642         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2643         dsi_write_reg(DSI_TIMING2, r);
2644
2645         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2646
2647         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2648                         total_ticks,
2649                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2650                         (total_ticks * 1000) / (fck / 1000 / 1000));
2651 }
2652
2653 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2654 {
2655         unsigned long fck;
2656         unsigned long total_ticks;
2657         u32 r;
2658
2659         BUG_ON(ticks > 0x1fff);
2660
2661         /* ticks in DSI_FCK */
2662         fck = dsi_fclk_rate();
2663
2664         r = dsi_read_reg(DSI_TIMING1);
2665         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2666         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2667         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2668         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2669         dsi_write_reg(DSI_TIMING1, r);
2670
2671         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2672
2673         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2674                         total_ticks,
2675                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2676                         (total_ticks * 1000) / (fck / 1000 / 1000));
2677 }
2678
2679 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2680 {
2681         unsigned long fck;
2682         unsigned long total_ticks;
2683         u32 r;
2684
2685         BUG_ON(ticks > 0x1fff);
2686
2687         /* ticks in DSI_FCK */
2688         fck = dsi_fclk_rate();
2689
2690         r = dsi_read_reg(DSI_TIMING1);
2691         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2692         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2693         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2694         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2695         dsi_write_reg(DSI_TIMING1, r);
2696
2697         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2698
2699         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2700                         total_ticks,
2701                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2702                         (total_ticks * 1000) / (fck / 1000 / 1000));
2703 }
2704
2705 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2706 {
2707         unsigned long fck;
2708         unsigned long total_ticks;
2709         u32 r;
2710
2711         BUG_ON(ticks > 0x1fff);
2712
2713         /* ticks in TxByteClkHS */
2714         fck = dsi_get_txbyteclkhs();
2715
2716         r = dsi_read_reg(DSI_TIMING2);
2717         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2718         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2719         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2720         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2721         dsi_write_reg(DSI_TIMING2, r);
2722
2723         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2724
2725         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2726                         total_ticks,
2727                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2728                         (total_ticks * 1000) / (fck / 1000 / 1000));
2729 }
2730 static int dsi_proto_config(struct omap_dss_device *dssdev)
2731 {
2732         u32 r;
2733         int buswidth = 0;
2734
2735         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2736                         DSI_FIFO_SIZE_32,
2737                         DSI_FIFO_SIZE_32,
2738                         DSI_FIFO_SIZE_32);
2739
2740         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2741                         DSI_FIFO_SIZE_32,
2742                         DSI_FIFO_SIZE_32,
2743                         DSI_FIFO_SIZE_32);
2744
2745         /* XXX what values for the timeouts? */
2746         dsi_set_stop_state_counter(0x1000, false, false);
2747         dsi_set_ta_timeout(0x1fff, true, true);
2748         dsi_set_lp_rx_timeout(0x1fff, true, true);
2749         dsi_set_hs_tx_timeout(0x1fff, true, true);
2750
2751         switch (dssdev->ctrl.pixel_size) {
2752         case 16:
2753                 buswidth = 0;
2754                 break;
2755         case 18:
2756                 buswidth = 1;
2757                 break;
2758         case 24:
2759                 buswidth = 2;
2760                 break;
2761         default:
2762                 BUG();
2763         }
2764
2765         r = dsi_read_reg(DSI_CTRL);
2766         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2767         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2768         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2769         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2770         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2771         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2772         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2773         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2774         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2775         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2776         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2777
2778         dsi_write_reg(DSI_CTRL, r);
2779
2780         dsi_vc_initial_config(0);
2781         dsi_vc_initial_config(1);
2782         dsi_vc_initial_config(2);
2783         dsi_vc_initial_config(3);
2784
2785         return 0;
2786 }
2787
2788 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2789 {
2790         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2791         unsigned tclk_pre, tclk_post;
2792         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2793         unsigned ths_trail, ths_exit;
2794         unsigned ddr_clk_pre, ddr_clk_post;
2795         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2796         unsigned ths_eot;
2797         u32 r;
2798
2799         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2800         ths_prepare = FLD_GET(r, 31, 24);
2801         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2802         ths_zero = ths_prepare_ths_zero - ths_prepare;
2803         ths_trail = FLD_GET(r, 15, 8);
2804         ths_exit = FLD_GET(r, 7, 0);
2805
2806         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2807         tlpx = FLD_GET(r, 22, 16) * 2;
2808         tclk_trail = FLD_GET(r, 15, 8);
2809         tclk_zero = FLD_GET(r, 7, 0);
2810
2811         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2812         tclk_prepare = FLD_GET(r, 7, 0);
2813
2814         /* min 8*UI */
2815         tclk_pre = 20;
2816         /* min 60ns + 52*UI */
2817         tclk_post = ns2ddr(60) + 26;
2818
2819         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2820         if (dssdev->phy.dsi.data1_lane != 0 &&
2821                         dssdev->phy.dsi.data2_lane != 0)
2822                 ths_eot = 2;
2823         else
2824                 ths_eot = 4;
2825
2826         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2827                         4);
2828         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2829
2830         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2831         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2832
2833         r = dsi_read_reg(DSI_CLK_TIMING);
2834         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2835         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2836         dsi_write_reg(DSI_CLK_TIMING, r);
2837
2838         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2839                         ddr_clk_pre,
2840                         ddr_clk_post);
2841
2842         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2843                 DIV_ROUND_UP(ths_prepare, 4) +
2844                 DIV_ROUND_UP(ths_zero + 3, 4);
2845
2846         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2847
2848         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2849                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2850         dsi_write_reg(DSI_VM_TIMING7, r);
2851
2852         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2853                         enter_hs_mode_lat, exit_hs_mode_lat);
2854 }
2855
2856
2857 #define DSI_DECL_VARS \
2858         int __dsi_cb = 0; u32 __dsi_cv = 0;
2859
2860 #define DSI_FLUSH(ch) \
2861         if (__dsi_cb > 0) { \
2862                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2863                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2864                 __dsi_cb = __dsi_cv = 0; \
2865         }
2866
2867 #define DSI_PUSH(ch, data) \
2868         do { \
2869                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2870                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2871                 if (++__dsi_cb > 3) \
2872                         DSI_FLUSH(ch); \
2873         } while (0)
2874
2875 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2876                         int x, int y, int w, int h)
2877 {
2878         /* Note: supports only 24bit colors in 32bit container */
2879         int first = 1;
2880         int fifo_stalls = 0;
2881         int max_dsi_packet_size;
2882         int max_data_per_packet;
2883         int max_pixels_per_packet;
2884         int pixels_left;
2885         int bytespp = dssdev->ctrl.pixel_size / 8;
2886         int scr_width;
2887         u32 __iomem *data;
2888         int start_offset;
2889         int horiz_inc;
2890         int current_x;
2891         struct omap_overlay *ovl;
2892
2893         debug_irq = 0;
2894
2895         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2896                         x, y, w, h);
2897
2898         ovl = dssdev->manager->overlays[0];
2899
2900         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2901                 return -EINVAL;
2902
2903         if (dssdev->ctrl.pixel_size != 24)
2904                 return -EINVAL;
2905
2906         scr_width = ovl->info.screen_width;
2907         data = ovl->info.vaddr;
2908
2909         start_offset = scr_width * y + x;
2910         horiz_inc = scr_width - w;
2911         current_x = x;
2912
2913         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2914          * in fifo */
2915
2916         /* When using CPU, max long packet size is TX buffer size */
2917         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2918
2919         /* we seem to get better perf if we divide the tx fifo to half,
2920            and while the other half is being sent, we fill the other half
2921            max_dsi_packet_size /= 2; */
2922
2923         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2924
2925         max_pixels_per_packet = max_data_per_packet / bytespp;
2926
2927         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2928
2929         pixels_left = w * h;
2930
2931         DSSDBG("total pixels %d\n", pixels_left);
2932
2933         data += start_offset;
2934
2935         while (pixels_left > 0) {
2936                 /* 0x2c = write_memory_start */
2937                 /* 0x3c = write_memory_continue */
2938                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2939                 int pixels;
2940                 DSI_DECL_VARS;
2941                 first = 0;
2942
2943 #if 1
2944                 /* using fifo not empty */
2945                 /* TX_FIFO_NOT_EMPTY */
2946                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2947                         fifo_stalls++;
2948                         if (fifo_stalls > 0xfffff) {
2949                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2950                                                 pixels_left);
2951                                 dsi_if_enable(0);
2952                                 return -EIO;
2953                         }
2954                         udelay(1);
2955                 }
2956 #elif 1
2957                 /* using fifo emptiness */
2958                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2959                                 max_dsi_packet_size) {
2960                         fifo_stalls++;
2961                         if (fifo_stalls > 0xfffff) {
2962                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2963                                                pixels_left);
2964                                 dsi_if_enable(0);
2965                                 return -EIO;
2966                         }
2967                 }
2968 #else
2969                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2970                         fifo_stalls++;
2971                         if (fifo_stalls > 0xfffff) {
2972                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2973                                                pixels_left);
2974                                 dsi_if_enable(0);
2975                                 return -EIO;
2976                         }
2977                 }
2978 #endif
2979                 pixels = min(max_pixels_per_packet, pixels_left);
2980
2981                 pixels_left -= pixels;
2982
2983                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2984                                 1 + pixels * bytespp, 0);
2985
2986                 DSI_PUSH(0, dcs_cmd);
2987
2988                 while (pixels-- > 0) {
2989                         u32 pix = __raw_readl(data++);
2990
2991                         DSI_PUSH(0, (pix >> 16) & 0xff);
2992                         DSI_PUSH(0, (pix >> 8) & 0xff);
2993                         DSI_PUSH(0, (pix >> 0) & 0xff);
2994
2995                         current_x++;
2996                         if (current_x == x+w) {
2997                                 current_x = x;
2998                                 data += horiz_inc;
2999                         }
3000                 }
3001
3002                 DSI_FLUSH(0);
3003         }
3004
3005         return 0;
3006 }
3007
3008 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
3009                 u16 x, u16 y, u16 w, u16 h)
3010 {
3011         unsigned bytespp;
3012         unsigned bytespl;
3013         unsigned bytespf;
3014         unsigned total_len;
3015         unsigned packet_payload;
3016         unsigned packet_len;
3017         u32 l;
3018         int r;
3019         const unsigned channel = dsi.update_channel;
3020         /* line buffer is 1024 x 24bits */
3021         /* XXX: for some reason using full buffer size causes considerable TX
3022          * slowdown with update sizes that fill the whole buffer */
3023         const unsigned line_buf_size = 1023 * 3;
3024
3025         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
3026                         x, y, w, h);
3027
3028         dsi_vc_config_vp(channel);
3029
3030         bytespp = dssdev->ctrl.pixel_size / 8;
3031         bytespl = w * bytespp;
3032         bytespf = bytespl * h;
3033
3034         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
3035          * number of lines in a packet.  See errata about VP_CLK_RATIO */
3036
3037         if (bytespf < line_buf_size)
3038                 packet_payload = bytespf;
3039         else
3040                 packet_payload = (line_buf_size) / bytespl * bytespl;
3041
3042         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
3043         total_len = (bytespf / packet_payload) * packet_len;
3044
3045         if (bytespf % packet_payload)
3046                 total_len += (bytespf % packet_payload) + 1;
3047
3048         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
3049         dsi_write_reg(DSI_VC_TE(channel), l);
3050
3051         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
3052
3053         if (dsi.te_enabled)
3054                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
3055         else
3056                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
3057         dsi_write_reg(DSI_VC_TE(channel), l);
3058
3059         /* We put SIDLEMODE to no-idle for the duration of the transfer,
3060          * because DSS interrupts are not capable of waking up the CPU and the
3061          * framedone interrupt could be delayed for quite a long time. I think
3062          * the same goes for any DSS interrupts, but for some reason I have not
3063          * seen the problem anywhere else than here.
3064          */
3065         dispc_disable_sidle();
3066
3067         dsi_perf_mark_start();
3068
3069         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
3070                         msecs_to_jiffies(250));
3071         BUG_ON(r == 0);
3072
3073         dss_start_update(dssdev);
3074
3075         if (dsi.te_enabled) {
3076                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
3077                  * for TE is longer than the timer allows */
3078                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
3079
3080                 dsi_vc_send_bta(channel);
3081
3082 #ifdef DSI_CATCH_MISSING_TE
3083                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
3084 #endif
3085         }
3086 }
3087
3088 #ifdef DSI_CATCH_MISSING_TE
3089 static void dsi_te_timeout(unsigned long arg)
3090 {
3091         DSSERR("TE not received for 250ms!\n");
3092 }
3093 #endif
3094
3095 static void dsi_framedone_bta_callback(void *data, u32 mask);
3096
3097 static void dsi_handle_framedone(int error)
3098 {
3099         const int channel = dsi.update_channel;
3100
3101         dsi_unregister_isr_vc(channel, dsi_framedone_bta_callback,
3102                         NULL, DSI_VC_IRQ_BTA);
3103
3104         cancel_delayed_work(&dsi.framedone_timeout_work);
3105
3106         /* SIDLEMODE back to smart-idle */
3107         dispc_enable_sidle();
3108
3109         if (dsi.te_enabled) {
3110                 /* enable LP_RX_TO again after the TE */
3111                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3112         }
3113
3114         /* RX_FIFO_NOT_EMPTY */
3115         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
3116                 DSSERR("Received error during frame transfer:\n");
3117                 dsi_vc_flush_receive_data(channel);
3118                 if (!error)
3119                         error = -EIO;
3120         }
3121
3122         dsi.framedone_callback(error, dsi.framedone_data);
3123
3124         if (!error)
3125                 dsi_perf_show("DISPC");
3126 }
3127
3128 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
3129 {
3130         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
3131          * 250ms which would conflict with this timeout work. What should be
3132          * done is first cancel the transfer on the HW, and then cancel the
3133          * possibly scheduled framedone work. However, cancelling the transfer
3134          * on the HW is buggy, and would probably require resetting the whole
3135          * DSI */
3136
3137         DSSERR("Framedone not received for 250ms!\n");
3138
3139         dsi_handle_framedone(-ETIMEDOUT);
3140 }
3141
3142 static void dsi_framedone_bta_callback(void *data, u32 mask)
3143 {
3144         dsi_handle_framedone(0);
3145
3146 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
3147         dispc_fake_vsync_irq();
3148 #endif
3149 }
3150
3151 static void dsi_framedone_irq_callback(void *data, u32 mask)
3152 {
3153         const int channel = dsi.update_channel;
3154         int r;
3155
3156         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
3157          * turns itself off. However, DSI still has the pixels in its buffers,
3158          * and is sending the data.
3159          */
3160
3161         if (dsi.te_enabled) {
3162                 /* enable LP_RX_TO again after the TE */
3163                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3164         }
3165
3166         /* Send BTA after the frame. We need this for the TE to work, as TE
3167          * trigger is only sent for BTAs without preceding packet. Thus we need
3168          * to BTA after the pixel packets so that next BTA will cause TE
3169          * trigger.
3170          *
3171          * This is not needed when TE is not in use, but we do it anyway to
3172          * make sure that the transfer has been completed. It would be more
3173          * optimal, but more complex, to wait only just before starting next
3174          * transfer.
3175          *
3176          * Also, as there's no interrupt telling when the transfer has been
3177          * done and the channel could be reconfigured, the only way is to
3178          * busyloop until TE_SIZE is zero. With BTA we can do this
3179          * asynchronously.
3180          * */
3181
3182         r = dsi_register_isr_vc(channel, dsi_framedone_bta_callback,
3183                         NULL, DSI_VC_IRQ_BTA);
3184         if (r) {
3185                 DSSERR("Failed to register BTA ISR\n");
3186                 dsi_handle_framedone(-EIO);
3187                 return;
3188         }
3189
3190         r = dsi_vc_send_bta(channel);
3191         if (r) {
3192                 DSSERR("BTA after framedone failed\n");
3193                 dsi_unregister_isr_vc(channel, dsi_framedone_bta_callback,
3194                                 NULL, DSI_VC_IRQ_BTA);
3195                 dsi_handle_framedone(-EIO);
3196         }
3197 }
3198
3199 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
3200                                     u16 *x, u16 *y, u16 *w, u16 *h,
3201                                     bool enlarge_update_area)
3202 {
3203         u16 dw, dh;
3204
3205         dssdev->driver->get_resolution(dssdev, &dw, &dh);
3206
3207         if  (*x > dw || *y > dh)
3208                 return -EINVAL;
3209
3210         if (*x + *w > dw)
3211                 return -EINVAL;
3212
3213         if (*y + *h > dh)
3214                 return -EINVAL;
3215
3216         if (*w == 1)
3217                 return -EINVAL;
3218
3219         if (*w == 0 || *h == 0)
3220                 return -EINVAL;
3221
3222         dsi_perf_mark_setup();
3223
3224         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3225                 dss_setup_partial_planes(dssdev, x, y, w, h,
3226                                 enlarge_update_area);
3227                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
3228         }
3229
3230         return 0;
3231 }
3232 EXPORT_SYMBOL(omap_dsi_prepare_update);
3233
3234 int omap_dsi_update(struct omap_dss_device *dssdev,
3235                 int channel,
3236                 u16 x, u16 y, u16 w, u16 h,
3237                 void (*callback)(int, void *), void *data)
3238 {
3239         dsi.update_channel = channel;
3240
3241         /* OMAP DSS cannot send updates of odd widths.
3242          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
3243          * here to make sure we catch erroneous updates. Otherwise we'll only
3244          * see rather obscure HW error happening, as DSS halts. */
3245         BUG_ON(x % 2 == 1);
3246
3247         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3248                 dsi.framedone_callback = callback;
3249                 dsi.framedone_data = data;
3250
3251                 dsi.update_region.x = x;
3252                 dsi.update_region.y = y;
3253                 dsi.update_region.w = w;
3254                 dsi.update_region.h = h;
3255                 dsi.update_region.device = dssdev;
3256
3257                 dsi_update_screen_dispc(dssdev, x, y, w, h);
3258         } else {
3259                 int r;
3260
3261                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
3262                 if (r)
3263                         return r;
3264
3265                 dsi_perf_show("L4");
3266                 callback(0, data);
3267         }
3268
3269         return 0;
3270 }
3271 EXPORT_SYMBOL(omap_dsi_update);
3272
3273 /* Display funcs */
3274
3275 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
3276 {
3277         int r;
3278
3279         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
3280                         DISPC_IRQ_FRAMEDONE);
3281         if (r) {
3282                 DSSERR("can't get FRAMEDONE irq\n");
3283                 return r;
3284         }
3285
3286         dispc_set_lcd_display_type(dssdev->manager->id,
3287                         OMAP_DSS_LCD_DISPLAY_TFT);
3288
3289         dispc_set_parallel_interface_mode(dssdev->manager->id,
3290                         OMAP_DSS_PARALLELMODE_DSI);
3291         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
3292
3293         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
3294
3295         {
3296                 struct omap_video_timings timings = {
3297                         .hsw            = 1,
3298                         .hfp            = 1,
3299                         .hbp            = 1,
3300                         .vsw            = 1,
3301                         .vfp            = 0,
3302                         .vbp            = 0,
3303                 };
3304
3305                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
3306         }
3307
3308         return 0;
3309 }
3310
3311 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
3312 {
3313         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
3314                         DISPC_IRQ_FRAMEDONE);
3315 }
3316
3317 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
3318 {
3319         struct dsi_clock_info cinfo;
3320         int r;
3321
3322         /* we always use DSS_CLK_SYSCK as input clock */
3323         cinfo.use_sys_clk = true;
3324         cinfo.regn  = dssdev->phy.dsi.div.regn;
3325         cinfo.regm  = dssdev->phy.dsi.div.regm;
3326         cinfo.regm_dispc = dssdev->phy.dsi.div.regm_dispc;
3327         cinfo.regm_dsi = dssdev->phy.dsi.div.regm_dsi;
3328         r = dsi_calc_clock_rates(dssdev, &cinfo);
3329         if (r) {
3330                 DSSERR("Failed to calc dsi clocks\n");
3331                 return r;
3332         }
3333
3334         r = dsi_pll_set_clock_div(&cinfo);
3335         if (r) {
3336                 DSSERR("Failed to set dsi clocks\n");
3337                 return r;
3338         }
3339
3340         return 0;
3341 }
3342
3343 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3344 {
3345         struct dispc_clock_info dispc_cinfo;
3346         int r;
3347         unsigned long long fck;
3348
3349         fck = dsi_get_pll_hsdiv_dispc_rate();
3350
3351         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3352         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3353
3354         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3355         if (r) {
3356                 DSSERR("Failed to calc dispc clocks\n");
3357                 return r;
3358         }
3359
3360         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3361         if (r) {
3362                 DSSERR("Failed to set dispc clocks\n");
3363                 return r;
3364         }
3365
3366         return 0;
3367 }
3368
3369 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3370 {
3371         int r;
3372
3373         _dsi_print_reset_status();
3374
3375         r = dsi_pll_init(dssdev, true, true);
3376         if (r)
3377                 goto err0;
3378
3379         r = dsi_configure_dsi_clocks(dssdev);
3380         if (r)
3381                 goto err1;
3382
3383         dss_select_dispc_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3384         dss_select_dsi_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI);
3385
3386         DSSDBG("PLL OK\n");
3387
3388         r = dsi_configure_dispc_clocks(dssdev);
3389         if (r)
3390                 goto err2;
3391
3392         r = dsi_complexio_init(dssdev);
3393         if (r)
3394                 goto err2;
3395
3396         _dsi_print_reset_status();
3397
3398         dsi_proto_timings(dssdev);
3399         dsi_set_lp_clk_divisor(dssdev);
3400
3401         if (1)
3402                 _dsi_print_reset_status();
3403
3404         r = dsi_proto_config(dssdev);
3405         if (r)
3406                 goto err3;
3407
3408         /* enable interface */
3409         dsi_vc_enable(0, 1);
3410         dsi_vc_enable(1, 1);
3411         dsi_vc_enable(2, 1);
3412         dsi_vc_enable(3, 1);
3413         dsi_if_enable(1);
3414         dsi_force_tx_stop_mode_io();
3415
3416         return 0;
3417 err3:
3418         dsi_complexio_uninit();
3419 err2:
3420         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3421         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3422 err1:
3423         dsi_pll_uninit();
3424 err0:
3425         return r;
3426 }
3427
3428 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3429 {
3430         /* disable interface */
3431         dsi_if_enable(0);
3432         dsi_vc_enable(0, 0);
3433         dsi_vc_enable(1, 0);
3434         dsi_vc_enable(2, 0);
3435         dsi_vc_enable(3, 0);
3436
3437         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3438         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3439         dsi_complexio_uninit();
3440         dsi_pll_uninit();
3441 }
3442
3443 static int dsi_core_init(void)
3444 {
3445         /* Autoidle */
3446         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3447
3448         /* ENWAKEUP */
3449         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3450
3451         /* SIDLEMODE smart-idle */
3452         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3453
3454         _dsi_initialize_irq();
3455
3456         return 0;
3457 }
3458
3459 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3460 {
3461         int r = 0;
3462
3463         DSSDBG("dsi_display_enable\n");
3464
3465         WARN_ON(!dsi_bus_is_locked());
3466
3467         mutex_lock(&dsi.lock);
3468
3469         r = omap_dss_start_device(dssdev);
3470         if (r) {
3471                 DSSERR("failed to start device\n");
3472                 goto err0;
3473         }
3474
3475         enable_clocks(1);
3476         dsi_enable_pll_clock(1);
3477
3478         r = _dsi_reset();
3479         if (r)
3480                 goto err1;
3481
3482         dsi_core_init();
3483
3484         r = dsi_display_init_dispc(dssdev);
3485         if (r)
3486                 goto err1;
3487
3488         r = dsi_display_init_dsi(dssdev);
3489         if (r)
3490                 goto err2;
3491
3492         mutex_unlock(&dsi.lock);
3493
3494         return 0;
3495
3496 err2:
3497         dsi_display_uninit_dispc(dssdev);
3498 err1:
3499         enable_clocks(0);
3500         dsi_enable_pll_clock(0);
3501         omap_dss_stop_device(dssdev);
3502 err0:
3503         mutex_unlock(&dsi.lock);
3504         DSSDBG("dsi_display_enable FAILED\n");
3505         return r;
3506 }
3507 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3508
3509 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3510 {
3511         DSSDBG("dsi_display_disable\n");
3512
3513         WARN_ON(!dsi_bus_is_locked());
3514
3515         mutex_lock(&dsi.lock);
3516
3517         dsi_display_uninit_dispc(dssdev);
3518
3519         dsi_display_uninit_dsi(dssdev);
3520
3521         enable_clocks(0);
3522         dsi_enable_pll_clock(0);
3523
3524         omap_dss_stop_device(dssdev);
3525
3526         mutex_unlock(&dsi.lock);
3527 }
3528 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3529
3530 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3531 {
3532         dsi.te_enabled = enable;
3533         return 0;
3534 }
3535 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3536
3537 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3538                 u32 fifo_size, enum omap_burst_size *burst_size,
3539                 u32 *fifo_low, u32 *fifo_high)
3540 {
3541         unsigned burst_size_bytes;
3542
3543         *burst_size = OMAP_DSS_BURST_16x32;
3544         burst_size_bytes = 16 * 32 / 8;
3545
3546         *fifo_high = fifo_size - burst_size_bytes;
3547         *fifo_low = fifo_size - burst_size_bytes * 2;
3548 }
3549
3550 int dsi_init_display(struct omap_dss_device *dssdev)
3551 {
3552         DSSDBG("DSI init\n");
3553
3554         /* XXX these should be figured out dynamically */
3555         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3556                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3557
3558         if (dsi.vdds_dsi_reg == NULL) {
3559                 struct regulator *vdds_dsi;
3560
3561                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3562
3563                 if (IS_ERR(vdds_dsi)) {
3564                         DSSERR("can't get VDDS_DSI regulator\n");
3565                         return PTR_ERR(vdds_dsi);
3566                 }
3567
3568                 dsi.vdds_dsi_reg = vdds_dsi;
3569         }
3570
3571         return 0;
3572 }
3573
3574 int omap_dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
3575 {
3576         int i;
3577
3578         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3579                 if (!dsi.vc[i].dssdev) {
3580                         dsi.vc[i].dssdev = dssdev;
3581                         *channel = i;
3582                         return 0;
3583                 }
3584         }
3585
3586         DSSERR("cannot get VC for display %s", dssdev->name);
3587         return -ENOSPC;
3588 }
3589 EXPORT_SYMBOL(omap_dsi_request_vc);
3590
3591 int omap_dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
3592 {
3593         if (vc_id < 0 || vc_id > 3) {
3594                 DSSERR("VC ID out of range\n");
3595                 return -EINVAL;
3596         }
3597
3598         if (channel < 0 || channel > 3) {
3599                 DSSERR("Virtual Channel out of range\n");
3600                 return -EINVAL;
3601         }
3602
3603         if (dsi.vc[channel].dssdev != dssdev) {
3604                 DSSERR("Virtual Channel not allocated to display %s\n",
3605                         dssdev->name);
3606                 return -EINVAL;
3607         }
3608
3609         dsi.vc[channel].vc_id = vc_id;
3610
3611         return 0;
3612 }
3613 EXPORT_SYMBOL(omap_dsi_set_vc_id);
3614
3615 void omap_dsi_release_vc(struct omap_dss_device *dssdev, int channel)
3616 {
3617         if ((channel >= 0 && channel <= 3) &&
3618                 dsi.vc[channel].dssdev == dssdev) {
3619                 dsi.vc[channel].dssdev = NULL;
3620                 dsi.vc[channel].vc_id = 0;
3621         }
3622 }
3623 EXPORT_SYMBOL(omap_dsi_release_vc);
3624
3625 void dsi_wait_pll_hsdiv_dispc_active(void)
3626 {
3627         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3628                 DSSERR("%s (%s) not active\n",
3629                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3630                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3631 }
3632
3633 void dsi_wait_pll_hsdiv_dsi_active(void)
3634 {
3635         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3636                 DSSERR("%s (%s) not active\n",
3637                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3638                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3639 }
3640
3641 static void dsi_calc_clock_param_ranges(void)
3642 {
3643         dsi.regn_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGN);
3644         dsi.regm_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM);
3645         dsi.regm_dispc_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DISPC);
3646         dsi.regm_dsi_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DSI);
3647         dsi.fint_min = dss_feat_get_param_min(FEAT_PARAM_DSIPLL_FINT);
3648         dsi.fint_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_FINT);
3649         dsi.lpdiv_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_LPDIV);
3650 }
3651
3652 static int dsi_init(struct platform_device *pdev)
3653 {
3654         u32 rev;
3655         int r, i;
3656         struct resource *dsi_mem;
3657
3658         spin_lock_init(&dsi.irq_lock);
3659         spin_lock_init(&dsi.errors_lock);
3660         dsi.errors = 0;
3661
3662 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3663         spin_lock_init(&dsi.irq_stats_lock);
3664         dsi.irq_stats.last_reset = jiffies;
3665 #endif
3666
3667         mutex_init(&dsi.lock);
3668         sema_init(&dsi.bus_lock, 1);
3669
3670         dsi.workqueue = create_singlethread_workqueue("dsi");
3671         if (dsi.workqueue == NULL)
3672                 return -ENOMEM;
3673
3674         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3675                         dsi_framedone_timeout_work_callback);
3676
3677 #ifdef DSI_CATCH_MISSING_TE
3678         init_timer(&dsi.te_timer);
3679         dsi.te_timer.function = dsi_te_timeout;
3680         dsi.te_timer.data = 0;
3681 #endif
3682         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3683         if (!dsi_mem) {
3684                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3685                 r = -EINVAL;
3686                 goto err1;
3687         }
3688         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3689         if (!dsi.base) {
3690                 DSSERR("can't ioremap DSI\n");
3691                 r = -ENOMEM;
3692                 goto err1;
3693         }
3694         dsi.irq = platform_get_irq(dsi.pdev, 0);
3695         if (dsi.irq < 0) {
3696                 DSSERR("platform_get_irq failed\n");
3697                 r = -ENODEV;
3698                 goto err2;
3699         }
3700
3701         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3702                 "OMAP DSI1", dsi.pdev);
3703         if (r < 0) {
3704                 DSSERR("request_irq failed\n");
3705                 goto err2;
3706         }
3707
3708         /* DSI VCs initialization */
3709         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3710                 dsi.vc[i].mode = DSI_VC_MODE_L4;
3711                 dsi.vc[i].dssdev = NULL;
3712                 dsi.vc[i].vc_id = 0;
3713         }
3714
3715         dsi_calc_clock_param_ranges();
3716
3717         enable_clocks(1);
3718
3719         rev = dsi_read_reg(DSI_REVISION);
3720         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3721                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3722
3723         enable_clocks(0);
3724
3725         return 0;
3726 err2:
3727         iounmap(dsi.base);
3728 err1:
3729         destroy_workqueue(dsi.workqueue);
3730         return r;
3731 }
3732
3733 static void dsi_exit(void)
3734 {
3735         if (dsi.vdds_dsi_reg != NULL) {
3736                 regulator_put(dsi.vdds_dsi_reg);
3737                 dsi.vdds_dsi_reg = NULL;
3738         }
3739
3740         free_irq(dsi.irq, dsi.pdev);
3741         iounmap(dsi.base);
3742
3743         destroy_workqueue(dsi.workqueue);
3744
3745         DSSDBG("omap_dsi_exit\n");
3746 }
3747
3748 /* DSI1 HW IP initialisation */
3749 static int omap_dsi1hw_probe(struct platform_device *pdev)
3750 {
3751         int r;
3752         dsi.pdev = pdev;
3753         r = dsi_init(pdev);
3754         if (r) {
3755                 DSSERR("Failed to initialize DSI\n");
3756                 goto err_dsi;
3757         }
3758 err_dsi:
3759         return r;
3760 }
3761
3762 static int omap_dsi1hw_remove(struct platform_device *pdev)
3763 {
3764         dsi_exit();
3765         return 0;
3766 }
3767
3768 static struct platform_driver omap_dsi1hw_driver = {
3769         .probe          = omap_dsi1hw_probe,
3770         .remove         = omap_dsi1hw_remove,
3771         .driver         = {
3772                 .name   = "omapdss_dsi1",
3773                 .owner  = THIS_MODULE,
3774         },
3775 };
3776
3777 int dsi_init_platform_driver(void)
3778 {
3779         return platform_driver_register(&omap_dsi1hw_driver);
3780 }
3781
3782 void dsi_uninit_platform_driver(void)
3783 {
3784         return platform_driver_unregister(&omap_dsi1hw_driver);
3785 }