drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41
  42 /*#define VERBOSE_IRQ*/
  43 #define DSI_CATCH_MISSING_TE
  44
  45 #define DSI_BASE                0x4804FC00
  46
  47 struct dsi_reg { u16 idx; };
  48
  49 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  50
  51 #define DSI_SZ_REGS             SZ_1K
  52 /* DSI Protocol Engine */
  53
  54 #define DSI_REVISION                    DSI_REG(0x0000)
  55 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  56 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  57 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  58 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  59 #define DSI_CTRL                        DSI_REG(0x0040)
  60 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  61 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  62 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  63 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  64 #define DSI_TIMING1                     DSI_REG(0x0058)
  65 #define DSI_TIMING2                     DSI_REG(0x005C)
  66 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  67 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  68 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  69 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  70 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  71 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  72 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  73 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  74 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  75 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  76 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  77 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  78 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  79 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  80 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  81 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  83 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  84 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  85 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  86 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  87
  88 /* DSIPHY_SCP */
  89
  90 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  91 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  92 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  93 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  94
  95 /* DSI_PLL_CTRL_SCP */
  96
  97 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  98 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  99 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
 100 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 101 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 102
 103 #define REG_GET(idx, start, end) \
 104         FLD_GET(dsi_read_reg(idx), start, end)
 105
 106 #define REG_FLD_MOD(idx, val, start, end) \
 107         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 108
 109 /* Global interrupts */
 110 #define DSI_IRQ_VC0             (1 << 0)
 111 #define DSI_IRQ_VC1             (1 << 1)
 112 #define DSI_IRQ_VC2             (1 << 2)
 113 #define DSI_IRQ_VC3             (1 << 3)
 114 #define DSI_IRQ_WAKEUP          (1 << 4)
 115 #define DSI_IRQ_RESYNC          (1 << 5)
 116 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 117 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 118 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 119 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 120 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 121 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 122 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 123 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 124 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 125 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 126 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 127 #define DSI_IRQ_ERROR_MASK \
 128         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 129         DSI_IRQ_TA_TIMEOUT)
 130 #define DSI_IRQ_CHANNEL_MASK    0xf
 131
 132 /* Virtual channel interrupts */
 133 #define DSI_VC_IRQ_CS           (1 << 0)
 134 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 135 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 136 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 137 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 138 #define DSI_VC_IRQ_BTA          (1 << 5)
 139 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 140 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 141 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 142 #define DSI_VC_IRQ_ERROR_MASK \
 143         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 144         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 145         DSI_VC_IRQ_FIFO_TX_UDF)
 146
 147 /* ComplexIO interrupts */
 148 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 149 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 150 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 151 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 152 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 153 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 154 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 155 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 156 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 157 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 158 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 159 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 165 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 167 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 168
 169 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 170 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 171 #define DSI_DT_DCS_READ                 0x06
 172 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 173 #define DSI_DT_NULL_PACKET              0x09
 174 #define DSI_DT_DCS_LONG_WRITE           0x39
 175
 176 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 177 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 178 #define DSI_DT_RX_SHORT_READ_1          0x21
 179 #define DSI_DT_RX_SHORT_READ_2          0x22
 180
 181 #define FINT_MAX 2100000
 182 #define FINT_MIN 750000
 183 #define REGN_MAX (1 << 7)
 184 #define REGM_MAX ((1 << 11) - 1)
 185 #define REGM3_MAX (1 << 4)
 186 #define REGM4_MAX (1 << 4)
 187 #define LP_DIV_MAX ((1 << 13) - 1)
 188
 189 enum fifo_size {
 190         DSI_FIFO_SIZE_0         = 0,
 191         DSI_FIFO_SIZE_32        = 1,
 192         DSI_FIFO_SIZE_64        = 2,
 193         DSI_FIFO_SIZE_96        = 3,
 194         DSI_FIFO_SIZE_128       = 4,
 195 };
 196
 197 enum dsi_vc_mode {
 198         DSI_VC_MODE_L4 = 0,
 199         DSI_VC_MODE_VP,
 200 };
 201
 202 struct dsi_update_region {
 203         u16 x, y, w, h;
 204         struct omap_dss_device *device;
 205 };
 206
 207 struct dsi_irq_stats {
 208         unsigned long last_reset;
 209         unsigned irq_count;
 210         unsigned dsi_irqs[32];
 211         unsigned vc_irqs[4][32];
 212         unsigned cio_irqs[32];
 213 };
 214
 215 static struct
 216 {
 217         void __iomem    *base;
 218
 219         struct dsi_clock_info current_cinfo;
 220
 221         struct regulator *vdds_dsi_reg;
 222
 223         struct {
 224                 enum dsi_vc_mode mode;
 225                 struct omap_dss_device *dssdev;
 226                 enum fifo_size fifo_size;
 227         } vc[4];
 228
 229         struct mutex lock;
 230         struct semaphore bus_lock;
 231
 232         unsigned pll_locked;
 233
 234         struct completion bta_completion;
 235         void (*bta_callback)(void);
 236
 237         int update_channel;
 238         struct dsi_update_region update_region;
 239
 240         bool te_enabled;
 241
 242         struct workqueue_struct *workqueue;
 243
 244         void (*framedone_callback)(int, void *);
 245         void *framedone_data;
 246
 247         struct delayed_work framedone_timeout_work;
 248
 249 #ifdef DSI_CATCH_MISSING_TE
 250         struct timer_list te_timer;
 251 #endif
 252
 253         unsigned long cache_req_pck;
 254         unsigned long cache_clk_freq;
 255         struct dsi_clock_info cache_cinfo;
 256
 257         u32             errors;
 258         spinlock_t      errors_lock;
 259 #ifdef DEBUG
 260         ktime_t perf_setup_time;
 261         ktime_t perf_start_time;
 262 #endif
 263         int debug_read;
 264         int debug_write;
 265
 266 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 267         spinlock_t irq_stats_lock;
 268         struct dsi_irq_stats irq_stats;
 269 #endif
 270 } dsi;
 271
 272 #ifdef DEBUG
 273 static unsigned int dsi_perf;
 274 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 275 #endif
 276
 277 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 278 {
 279         __raw_writel(val, dsi.base + idx.idx);
 280 }
 281
 282 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 283 {
 284         return __raw_readl(dsi.base + idx.idx);
 285 }
 286
 287
 288 void dsi_save_context(void)
 289 {
 290 }
 291
 292 void dsi_restore_context(void)
 293 {
 294 }
 295
 296 void dsi_bus_lock(void)
 297 {
 298         down(&dsi.bus_lock);
 299 }
 300 EXPORT_SYMBOL(dsi_bus_lock);
 301
 302 void dsi_bus_unlock(void)
 303 {
 304         up(&dsi.bus_lock);
 305 }
 306 EXPORT_SYMBOL(dsi_bus_unlock);
 307
 308 static bool dsi_bus_is_locked(void)
 309 {
 310         return dsi.bus_lock.count == 0;
 311 }
 312
 313 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 314                 int value)
 315 {
 316         int t = 100000;
 317
 318         while (REG_GET(idx, bitnum, bitnum) != value) {
 319                 if (--t == 0)
 320                         return !value;
 321         }
 322
 323         return value;
 324 }
 325
 326 #ifdef DEBUG
 327 static void dsi_perf_mark_setup(void)
 328 {
 329         dsi.perf_setup_time = ktime_get();
 330 }
 331
 332 static void dsi_perf_mark_start(void)
 333 {
 334         dsi.perf_start_time = ktime_get();
 335 }
 336
 337 static void dsi_perf_show(const char *name)
 338 {
 339         ktime_t t, setup_time, trans_time;
 340         u32 total_bytes;
 341         u32 setup_us, trans_us, total_us;
 342
 343         if (!dsi_perf)
 344                 return;
 345
 346         t = ktime_get();
 347
 348         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 349         setup_us = (u32)ktime_to_us(setup_time);
 350         if (setup_us == 0)
 351                 setup_us = 1;
 352
 353         trans_time = ktime_sub(t, dsi.perf_start_time);
 354         trans_us = (u32)ktime_to_us(trans_time);
 355         if (trans_us == 0)
 356                 trans_us = 1;
 357
 358         total_us = setup_us + trans_us;
 359
 360         total_bytes = dsi.update_region.w *
 361                 dsi.update_region.h *
 362                 dsi.update_region.device->ctrl.pixel_size / 8;
 363
 364         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 365                         "%u bytes, %u kbytes/sec\n",
 366                         name,
 367                         setup_us,
 368                         trans_us,
 369                         total_us,
 370                         1000*1000 / total_us,
 371                         total_bytes,
 372                         total_bytes * 1000 / total_us);
 373 }
 374 #else
 375 #define dsi_perf_mark_setup()
 376 #define dsi_perf_mark_start()
 377 #define dsi_perf_show(x)
 378 #endif
 379
 380 static void print_irq_status(u32 status)
 381 {
 382 #ifndef VERBOSE_IRQ
 383         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 384                 return;
 385 #endif
 386         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 387
 388 #define PIS(x) \
 389         if (status & DSI_IRQ_##x) \
 390                 printk(#x " ");
 391 #ifdef VERBOSE_IRQ
 392         PIS(VC0);
 393         PIS(VC1);
 394         PIS(VC2);
 395         PIS(VC3);
 396 #endif
 397         PIS(WAKEUP);
 398         PIS(RESYNC);
 399         PIS(PLL_LOCK);
 400         PIS(PLL_UNLOCK);
 401         PIS(PLL_RECALL);
 402         PIS(COMPLEXIO_ERR);
 403         PIS(HS_TX_TIMEOUT);
 404         PIS(LP_RX_TIMEOUT);
 405         PIS(TE_TRIGGER);
 406         PIS(ACK_TRIGGER);
 407         PIS(SYNC_LOST);
 408         PIS(LDO_POWER_GOOD);
 409         PIS(TA_TIMEOUT);
 410 #undef PIS
 411
 412         printk("\n");
 413 }
 414
 415 static void print_irq_status_vc(int channel, u32 status)
 416 {
 417 #ifndef VERBOSE_IRQ
 418         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 419                 return;
 420 #endif
 421         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 422
 423 #define PIS(x) \
 424         if (status & DSI_VC_IRQ_##x) \
 425                 printk(#x " ");
 426         PIS(CS);
 427         PIS(ECC_CORR);
 428 #ifdef VERBOSE_IRQ
 429         PIS(PACKET_SENT);
 430 #endif
 431         PIS(FIFO_TX_OVF);
 432         PIS(FIFO_RX_OVF);
 433         PIS(BTA);
 434         PIS(ECC_NO_CORR);
 435         PIS(FIFO_TX_UDF);
 436         PIS(PP_BUSY_CHANGE);
 437 #undef PIS
 438         printk("\n");
 439 }
 440
 441 static void print_irq_status_cio(u32 status)
 442 {
 443         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 444
 445 #define PIS(x) \
 446         if (status & DSI_CIO_IRQ_##x) \
 447                 printk(#x " ");
 448         PIS(ERRSYNCESC1);
 449         PIS(ERRSYNCESC2);
 450         PIS(ERRSYNCESC3);
 451         PIS(ERRESC1);
 452         PIS(ERRESC2);
 453         PIS(ERRESC3);
 454         PIS(ERRCONTROL1);
 455         PIS(ERRCONTROL2);
 456         PIS(ERRCONTROL3);
 457         PIS(STATEULPS1);
 458         PIS(STATEULPS2);
 459         PIS(STATEULPS3);
 460         PIS(ERRCONTENTIONLP0_1);
 461         PIS(ERRCONTENTIONLP1_1);
 462         PIS(ERRCONTENTIONLP0_2);
 463         PIS(ERRCONTENTIONLP1_2);
 464         PIS(ERRCONTENTIONLP0_3);
 465         PIS(ERRCONTENTIONLP1_3);
 466         PIS(ULPSACTIVENOT_ALL0);
 467         PIS(ULPSACTIVENOT_ALL1);
 468 #undef PIS
 469
 470         printk("\n");
 471 }
 472
 473 static int debug_irq;
 474
 475 /* called from dss */
 476 void dsi_irq_handler(void)
 477 {
 478         u32 irqstatus, vcstatus, ciostatus;
 479         int i;
 480
 481         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 482
 483 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 484         spin_lock(&dsi.irq_stats_lock);
 485         dsi.irq_stats.irq_count++;
 486         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 487 #endif
 488
 489         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 490                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 491                 print_irq_status(irqstatus);
 492                 spin_lock(&dsi.errors_lock);
 493                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 494                 spin_unlock(&dsi.errors_lock);
 495         } else if (debug_irq) {
 496                 print_irq_status(irqstatus);
 497         }
 498
 499 #ifdef DSI_CATCH_MISSING_TE
 500         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 501                 del_timer(&dsi.te_timer);
 502 #endif
 503
 504         for (i = 0; i < 4; ++i) {
 505                 if ((irqstatus & (1<<i)) == 0)
 506                         continue;
 507
 508                 vcstatus = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 509
 510 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 511                 dss_collect_irq_stats(vcstatus, dsi.irq_stats.vc_irqs[i]);
 512 #endif
 513
 514                 if (vcstatus & DSI_VC_IRQ_BTA) {
 515                         complete(&dsi.bta_completion);
 516
 517                         if (dsi.bta_callback)
 518                                 dsi.bta_callback();
 519                 }
 520
 521                 if (vcstatus & DSI_VC_IRQ_ERROR_MASK) {
 522                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 523                                        i, vcstatus);
 524                         print_irq_status_vc(i, vcstatus);
 525                 } else if (debug_irq) {
 526                         print_irq_status_vc(i, vcstatus);
 527                 }
 528
 529                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus);
 530                 /* flush posted write */
 531                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 532         }
 533
 534         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 535                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 536
 537 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 538                 dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 539 #endif
 540
 541                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 542                 /* flush posted write */
 543                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 544
 545                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 546                 print_irq_status_cio(ciostatus);
 547         }
 548
 549         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 550         /* flush posted write */
 551         dsi_read_reg(DSI_IRQSTATUS);
 552
 553 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 554         spin_unlock(&dsi.irq_stats_lock);
 555 #endif
 556 }
 557
 558
 559 static void _dsi_initialize_irq(void)
 560 {
 561         u32 l;
 562         int i;
 563
 564         /* disable all interrupts */
 565         dsi_write_reg(DSI_IRQENABLE, 0);
 566         for (i = 0; i < 4; ++i)
 567                 dsi_write_reg(DSI_VC_IRQENABLE(i), 0);
 568         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, 0);
 569
 570         /* clear interrupt status */
 571         l = dsi_read_reg(DSI_IRQSTATUS);
 572         dsi_write_reg(DSI_IRQSTATUS, l & ~DSI_IRQ_CHANNEL_MASK);
 573
 574         for (i = 0; i < 4; ++i) {
 575                 l = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 576                 dsi_write_reg(DSI_VC_IRQSTATUS(i), l);
 577         }
 578
 579         l = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 580         dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, l);
 581
 582         /* enable error irqs */
 583         l = DSI_IRQ_ERROR_MASK;
 584 #ifdef DSI_CATCH_MISSING_TE
 585         l |= DSI_IRQ_TE_TRIGGER;
 586 #endif
 587         dsi_write_reg(DSI_IRQENABLE, l);
 588
 589         l = DSI_VC_IRQ_ERROR_MASK;
 590         for (i = 0; i < 4; ++i)
 591                 dsi_write_reg(DSI_VC_IRQENABLE(i), l);
 592
 593         /* XXX zonda responds incorrectly, causing control error:
 594            Exit from LP-ESC mode to LP11 uses wrong transition states on the
 595            data lines LP0 and LN0. */
 596         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE,
 597                         -1 & (~DSI_CIO_IRQ_ERRCONTROL2));
 598 }
 599
 600 static u32 dsi_get_errors(void)
 601 {
 602         unsigned long flags;
 603         u32 e;
 604         spin_lock_irqsave(&dsi.errors_lock, flags);
 605         e = dsi.errors;
 606         dsi.errors = 0;
 607         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 608         return e;
 609 }
 610
 611 static void dsi_vc_enable_bta_irq(int channel)
 612 {
 613         u32 l;
 614
 615         dsi_write_reg(DSI_VC_IRQSTATUS(channel), DSI_VC_IRQ_BTA);
 616
 617         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 618         l |= DSI_VC_IRQ_BTA;
 619         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 620 }
 621
 622 static void dsi_vc_disable_bta_irq(int channel)
 623 {
 624         u32 l;
 625
 626         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 627         l &= ~DSI_VC_IRQ_BTA;
 628         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 629 }
 630
 631 /* DSI func clock. this could also be DSI2_PLL_FCLK */
 632 static inline void enable_clocks(bool enable)
 633 {
 634         if (enable)
 635                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK1);
 636         else
 637                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK1);
 638 }
 639
 640 /* source clock for DSI PLL. this could also be PCLKFREE */
 641 static inline void dsi_enable_pll_clock(bool enable)
 642 {
 643         if (enable)
 644                 dss_clk_enable(DSS_CLK_FCK2);
 645         else
 646                 dss_clk_disable(DSS_CLK_FCK2);
 647
 648         if (enable && dsi.pll_locked) {
 649                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 650                         DSSERR("cannot lock PLL when enabling clocks\n");
 651         }
 652 }
 653
 654 #ifdef DEBUG
 655 static void _dsi_print_reset_status(void)
 656 {
 657         u32 l;
 658
 659         if (!dss_debug)
 660                 return;
 661
 662         /* A dummy read using the SCP interface to any DSIPHY register is
 663          * required after DSIPHY reset to complete the reset of the DSI complex
 664          * I/O. */
 665         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 666
 667         printk(KERN_DEBUG "DSI resets: ");
 668
 669         l = dsi_read_reg(DSI_PLL_STATUS);
 670         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 671
 672         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 673         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 674
 675         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 676         printk("PHY (%x, %d, %d, %d)\n",
 677                         FLD_GET(l, 28, 26),
 678                         FLD_GET(l, 29, 29),
 679                         FLD_GET(l, 30, 30),
 680                         FLD_GET(l, 31, 31));
 681 }
 682 #else
 683 #define _dsi_print_reset_status()
 684 #endif
 685
 686 static inline int dsi_if_enable(bool enable)
 687 {
 688         DSSDBG("dsi_if_enable(%d)\n", enable);
 689
 690         enable = enable ? 1 : 0;
 691         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 692
 693         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 694                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 695                         return -EIO;
 696         }
 697
 698         return 0;
 699 }
 700
 701 unsigned long dsi_get_dsi1_pll_rate(void)
 702 {
 703         return dsi.current_cinfo.dsi1_pll_fclk;
 704 }
 705
 706 static unsigned long dsi_get_dsi2_pll_rate(void)
 707 {
 708         return dsi.current_cinfo.dsi2_pll_fclk;
 709 }
 710
 711 static unsigned long dsi_get_txbyteclkhs(void)
 712 {
 713         return dsi.current_cinfo.clkin4ddr / 16;
 714 }
 715
 716 static unsigned long dsi_fclk_rate(void)
 717 {
 718         unsigned long r;
 719
 720         if (dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK) {
 721                 /* DSI FCLK source is DSS1_ALWON_FCK, which is dss1_fck */
 722                 r = dss_clk_get_rate(DSS_CLK_FCK1);
 723         } else {
 724                 /* DSI FCLK source is DSI2_PLL_FCLK */
 725                 r = dsi_get_dsi2_pll_rate();
 726         }
 727
 728         return r;
 729 }
 730
 731 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
 732 {
 733         unsigned long dsi_fclk;
 734         unsigned lp_clk_div;
 735         unsigned long lp_clk;
 736
 737         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
 738
 739         if (lp_clk_div == 0 || lp_clk_div > LP_DIV_MAX)
 740                 return -EINVAL;
 741
 742         dsi_fclk = dsi_fclk_rate();
 743
 744         lp_clk = dsi_fclk / 2 / lp_clk_div;
 745
 746         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
 747         dsi.current_cinfo.lp_clk = lp_clk;
 748         dsi.current_cinfo.lp_clk_div = lp_clk_div;
 749
 750         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
 751
 752         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
 753                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
 754
 755         return 0;
 756 }
 757
 758
 759 enum dsi_pll_power_state {
 760         DSI_PLL_POWER_OFF       = 0x0,
 761         DSI_PLL_POWER_ON_HSCLK  = 0x1,
 762         DSI_PLL_POWER_ON_ALL    = 0x2,
 763         DSI_PLL_POWER_ON_DIV    = 0x3,
 764 };
 765
 766 static int dsi_pll_power(enum dsi_pll_power_state state)
 767 {
 768         int t = 0;
 769
 770         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
 771
 772         /* PLL_PWR_STATUS */
 773         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
 774                 if (++t > 1000) {
 775                         DSSERR("Failed to set DSI PLL power mode to %d\n",
 776                                         state);
 777                         return -ENODEV;
 778                 }
 779                 udelay(1);
 780         }
 781
 782         return 0;
 783 }
 784
 785 /* calculate clock rates using dividers in cinfo */
 786 static int dsi_calc_clock_rates(struct dsi_clock_info *cinfo)
 787 {
 788         if (cinfo->regn == 0 || cinfo->regn > REGN_MAX)
 789                 return -EINVAL;
 790
 791         if (cinfo->regm == 0 || cinfo->regm > REGM_MAX)
 792                 return -EINVAL;
 793
 794         if (cinfo->regm3 > REGM3_MAX)
 795                 return -EINVAL;
 796
 797         if (cinfo->regm4 > REGM4_MAX)
 798                 return -EINVAL;
 799
 800         if (cinfo->use_dss2_fck) {
 801                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_FCK2);
 802                 /* XXX it is unclear if highfreq should be used
 803                  * with DSS2_FCK source also */
 804                 cinfo->highfreq = 0;
 805         } else {
 806                 cinfo->clkin = dispc_pclk_rate();
 807
 808                 if (cinfo->clkin < 32000000)
 809                         cinfo->highfreq = 0;
 810                 else
 811                         cinfo->highfreq = 1;
 812         }
 813
 814         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
 815
 816         if (cinfo->fint > FINT_MAX || cinfo->fint < FINT_MIN)
 817                 return -EINVAL;
 818
 819         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
 820
 821         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
 822                 return -EINVAL;
 823
 824         if (cinfo->regm3 > 0)
 825                 cinfo->dsi1_pll_fclk = cinfo->clkin4ddr / cinfo->regm3;
 826         else
 827                 cinfo->dsi1_pll_fclk = 0;
 828
 829         if (cinfo->regm4 > 0)
 830                 cinfo->dsi2_pll_fclk = cinfo->clkin4ddr / cinfo->regm4;
 831         else
 832                 cinfo->dsi2_pll_fclk = 0;
 833
 834         return 0;
 835 }
 836
 837 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
 838                 struct dsi_clock_info *dsi_cinfo,
 839                 struct dispc_clock_info *dispc_cinfo)
 840 {
 841         struct dsi_clock_info cur, best;
 842         struct dispc_clock_info best_dispc;
 843         int min_fck_per_pck;
 844         int match = 0;
 845         unsigned long dss_clk_fck2;
 846
 847         dss_clk_fck2 = dss_clk_get_rate(DSS_CLK_FCK2);
 848
 849         if (req_pck == dsi.cache_req_pck &&
 850                         dsi.cache_cinfo.clkin == dss_clk_fck2) {
 851                 DSSDBG("DSI clock info found from cache\n");
 852                 *dsi_cinfo = dsi.cache_cinfo;
 853                 dispc_find_clk_divs(is_tft, req_pck, dsi_cinfo->dsi1_pll_fclk,
 854                                 dispc_cinfo);
 855                 return 0;
 856         }
 857
 858         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
 859
 860         if (min_fck_per_pck &&
 861                 req_pck * min_fck_per_pck > DISPC_MAX_FCK) {
 862                 DSSERR("Requested pixel clock not possible with the current "
 863                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
 864                                 "the constraint off.\n");
 865                 min_fck_per_pck = 0;
 866         }
 867
 868         DSSDBG("dsi_pll_calc\n");
 869
 870 retry:
 871         memset(&best, 0, sizeof(best));
 872         memset(&best_dispc, 0, sizeof(best_dispc));
 873
 874         memset(&cur, 0, sizeof(cur));
 875         cur.clkin = dss_clk_fck2;
 876         cur.use_dss2_fck = 1;
 877         cur.highfreq = 0;
 878
 879         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
 880         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
 881         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
 882         for (cur.regn = 1; cur.regn < REGN_MAX; ++cur.regn) {
 883                 if (cur.highfreq == 0)
 884                         cur.fint = cur.clkin / cur.regn;
 885                 else
 886                         cur.fint = cur.clkin / (2 * cur.regn);
 887
 888                 if (cur.fint > FINT_MAX || cur.fint < FINT_MIN)
 889                         continue;
 890
 891                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
 892                 for (cur.regm = 1; cur.regm < REGM_MAX; ++cur.regm) {
 893                         unsigned long a, b;
 894
 895                         a = 2 * cur.regm * (cur.clkin/1000);
 896                         b = cur.regn * (cur.highfreq + 1);
 897                         cur.clkin4ddr = a / b * 1000;
 898
 899                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
 900                                 break;
 901
 902                         /* DSI1_PLL_FCLK(MHz) = DSIPHY(MHz) / regm3  < 173MHz */
 903                         for (cur.regm3 = 1; cur.regm3 < REGM3_MAX;
 904                                         ++cur.regm3) {
 905                                 struct dispc_clock_info cur_dispc;
 906                                 cur.dsi1_pll_fclk = cur.clkin4ddr / cur.regm3;
 907
 908                                 /* this will narrow down the search a bit,
 909                                  * but still give pixclocks below what was
 910                                  * requested */
 911                                 if (cur.dsi1_pll_fclk  < req_pck)
 912                                         break;
 913
 914                                 if (cur.dsi1_pll_fclk > DISPC_MAX_FCK)
 915                                         continue;
 916
 917                                 if (min_fck_per_pck &&
 918                                         cur.dsi1_pll_fclk <
 919                                                 req_pck * min_fck_per_pck)
 920                                         continue;
 921
 922                                 match = 1;
 923
 924                                 dispc_find_clk_divs(is_tft, req_pck,
 925                                                 cur.dsi1_pll_fclk,
 926                                                 &cur_dispc);
 927
 928                                 if (abs(cur_dispc.pck - req_pck) <
 929                                                 abs(best_dispc.pck - req_pck)) {
 930                                         best = cur;
 931                                         best_dispc = cur_dispc;
 932
 933                                         if (cur_dispc.pck == req_pck)
 934                                                 goto found;
 935                                 }
 936                         }
 937                 }
 938         }
 939 found:
 940         if (!match) {
 941                 if (min_fck_per_pck) {
 942                         DSSERR("Could not find suitable clock settings.\n"
 943                                         "Turning FCK/PCK constraint off and"
 944                                         "trying again.\n");
 945                         min_fck_per_pck = 0;
 946                         goto retry;
 947                 }
 948
 949                 DSSERR("Could not find suitable clock settings.\n");
 950
 951                 return -EINVAL;
 952         }
 953
 954         /* DSI2_PLL_FCLK (regm4) is not used */
 955         best.regm4 = 0;
 956         best.dsi2_pll_fclk = 0;
 957
 958         if (dsi_cinfo)
 959                 *dsi_cinfo = best;
 960         if (dispc_cinfo)
 961                 *dispc_cinfo = best_dispc;
 962
 963         dsi.cache_req_pck = req_pck;
 964         dsi.cache_clk_freq = 0;
 965         dsi.cache_cinfo = best;
 966
 967         return 0;
 968 }
 969
 970 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
 971 {
 972         int r = 0;
 973         u32 l;
 974         int f;
 975
 976         DSSDBGF();
 977
 978         dsi.current_cinfo.fint = cinfo->fint;
 979         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
 980         dsi.current_cinfo.dsi1_pll_fclk = cinfo->dsi1_pll_fclk;
 981         dsi.current_cinfo.dsi2_pll_fclk = cinfo->dsi2_pll_fclk;
 982
 983         dsi.current_cinfo.regn = cinfo->regn;
 984         dsi.current_cinfo.regm = cinfo->regm;
 985         dsi.current_cinfo.regm3 = cinfo->regm3;
 986         dsi.current_cinfo.regm4 = cinfo->regm4;
 987
 988         DSSDBG("DSI Fint %ld\n", cinfo->fint);
 989
 990         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
 991                         cinfo->use_dss2_fck ? "dss2_fck" : "pclkfree",
 992                         cinfo->clkin,
 993                         cinfo->highfreq);
 994
 995         /* DSIPHY == CLKIN4DDR */
 996         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
 997                         cinfo->regm,
 998                         cinfo->regn,
 999                         cinfo->clkin,
1000                         cinfo->highfreq + 1,
1001                         cinfo->clkin4ddr);
1002
1003         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1004                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1005
1006         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1007
1008         DSSDBG("regm3 = %d, dsi1_pll_fclk = %lu\n",
1009                         cinfo->regm3, cinfo->dsi1_pll_fclk);
1010         DSSDBG("regm4 = %d, dsi2_pll_fclk = %lu\n",
1011                         cinfo->regm4, cinfo->dsi2_pll_fclk);
1012
1013         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1014
1015         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1016         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1017         l = FLD_MOD(l, cinfo->regn - 1, 7, 1);  /* DSI_PLL_REGN */
1018         l = FLD_MOD(l, cinfo->regm, 18, 8);     /* DSI_PLL_REGM */
1019         l = FLD_MOD(l, cinfo->regm3 > 0 ? cinfo->regm3 - 1 : 0,
1020                         22, 19);                /* DSI_CLOCK_DIV */
1021         l = FLD_MOD(l, cinfo->regm4 > 0 ? cinfo->regm4 - 1 : 0,
1022                         26, 23);                /* DSIPROTO_CLOCK_DIV */
1023         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1024
1025         BUG_ON(cinfo->fint < 750000 || cinfo->fint > 2100000);
1026         if (cinfo->fint < 1000000)
1027                 f = 0x3;
1028         else if (cinfo->fint < 1250000)
1029                 f = 0x4;
1030         else if (cinfo->fint < 1500000)
1031                 f = 0x5;
1032         else if (cinfo->fint < 1750000)
1033                 f = 0x6;
1034         else
1035                 f = 0x7;
1036
1037         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1038         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1039         l = FLD_MOD(l, cinfo->use_dss2_fck ? 0 : 1,
1040                         11, 11);                /* DSI_PLL_CLKSEL */
1041         l = FLD_MOD(l, cinfo->highfreq,
1042                         12, 12);                /* DSI_PLL_HIGHFREQ */
1043         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1044         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1045         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1046         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1047
1048         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1049
1050         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1051                 DSSERR("dsi pll go bit not going down.\n");
1052                 r = -EIO;
1053                 goto err;
1054         }
1055
1056         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1057                 DSSERR("cannot lock PLL\n");
1058                 r = -EIO;
1059                 goto err;
1060         }
1061
1062         dsi.pll_locked = 1;
1063
1064         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1065         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1066         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1067         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1068         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1069         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1070         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1071         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1072         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1073         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1074         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1075         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1076         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1077         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1078         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1079         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1080
1081         DSSDBG("PLL config done\n");
1082 err:
1083         return r;
1084 }
1085
1086 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1087                 bool enable_hsdiv)
1088 {
1089         int r = 0;
1090         enum dsi_pll_power_state pwstate;
1091
1092         DSSDBG("PLL init\n");
1093
1094         enable_clocks(1);
1095         dsi_enable_pll_clock(1);
1096
1097         r = regulator_enable(dsi.vdds_dsi_reg);
1098         if (r)
1099                 goto err0;
1100
1101         /* XXX PLL does not come out of reset without this... */
1102         dispc_pck_free_enable(1);
1103
1104         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1105                 DSSERR("PLL not coming out of reset.\n");
1106                 r = -ENODEV;
1107                 dispc_pck_free_enable(0);
1108                 goto err1;
1109         }
1110
1111         /* XXX ... but if left on, we get problems when planes do not
1112          * fill the whole display. No idea about this */
1113         dispc_pck_free_enable(0);
1114
1115         if (enable_hsclk && enable_hsdiv)
1116                 pwstate = DSI_PLL_POWER_ON_ALL;
1117         else if (enable_hsclk)
1118                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1119         else if (enable_hsdiv)
1120                 pwstate = DSI_PLL_POWER_ON_DIV;
1121         else
1122                 pwstate = DSI_PLL_POWER_OFF;
1123
1124         r = dsi_pll_power(pwstate);
1125
1126         if (r)
1127                 goto err1;
1128
1129         DSSDBG("PLL init done\n");
1130
1131         return 0;
1132 err1:
1133         regulator_disable(dsi.vdds_dsi_reg);
1134 err0:
1135         enable_clocks(0);
1136         dsi_enable_pll_clock(0);
1137         return r;
1138 }
1139
1140 void dsi_pll_uninit(void)
1141 {
1142         enable_clocks(0);
1143         dsi_enable_pll_clock(0);
1144
1145         dsi.pll_locked = 0;
1146         dsi_pll_power(DSI_PLL_POWER_OFF);
1147         regulator_disable(dsi.vdds_dsi_reg);
1148         DSSDBG("PLL uninit done\n");
1149 }
1150
1151 void dsi_dump_clocks(struct seq_file *s)
1152 {
1153         int clksel;
1154         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1155
1156         enable_clocks(1);
1157
1158         clksel = REG_GET(DSI_PLL_CONFIGURATION2, 11, 11);
1159
1160         seq_printf(s,   "- DSI PLL -\n");
1161
1162         seq_printf(s,   "dsi pll source = %s\n",
1163                         clksel == 0 ?
1164                         "dss2_alwon_fclk" : "pclkfree");
1165
1166         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1167
1168         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1169                         cinfo->clkin4ddr, cinfo->regm);
1170
1171         seq_printf(s,   "dsi1_pll_fck\t%-16luregm3 %u\t(%s)\n",
1172                         cinfo->dsi1_pll_fclk,
1173                         cinfo->regm3,
1174                         dss_get_dispc_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1175                         "off" : "on");
1176
1177         seq_printf(s,   "dsi2_pll_fck\t%-16luregm4 %u\t(%s)\n",
1178                         cinfo->dsi2_pll_fclk,
1179                         cinfo->regm4,
1180                         dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1181                         "off" : "on");
1182
1183         seq_printf(s,   "- DSI -\n");
1184
1185         seq_printf(s,   "dsi fclk source = %s\n",
1186                         dss_get_dsi_clk_source() == DSS_SRC_DSS1_ALWON_FCLK ?
1187                         "dss1_alwon_fclk" : "dsi2_pll_fclk");
1188
1189         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1190
1191         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1192                         cinfo->clkin4ddr / 4);
1193
1194         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1195
1196         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1197
1198         seq_printf(s,   "VP_CLK\t\t%lu\n"
1199                         "VP_PCLK\t\t%lu\n",
1200                         dispc_lclk_rate(),
1201                         dispc_pclk_rate());
1202
1203         enable_clocks(0);
1204 }
1205
1206 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1207 void dsi_dump_irqs(struct seq_file *s)
1208 {
1209         unsigned long flags;
1210         struct dsi_irq_stats stats;
1211
1212         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1213
1214         stats = dsi.irq_stats;
1215         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1216         dsi.irq_stats.last_reset = jiffies;
1217
1218         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1219
1220         seq_printf(s, "period %u ms\n",
1221                         jiffies_to_msecs(jiffies - stats.last_reset));
1222
1223         seq_printf(s, "irqs %d\n", stats.irq_count);
1224 #define PIS(x) \
1225         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1226
1227         seq_printf(s, "-- DSI interrupts --\n");
1228         PIS(VC0);
1229         PIS(VC1);
1230         PIS(VC2);
1231         PIS(VC3);
1232         PIS(WAKEUP);
1233         PIS(RESYNC);
1234         PIS(PLL_LOCK);
1235         PIS(PLL_UNLOCK);
1236         PIS(PLL_RECALL);
1237         PIS(COMPLEXIO_ERR);
1238         PIS(HS_TX_TIMEOUT);
1239         PIS(LP_RX_TIMEOUT);
1240         PIS(TE_TRIGGER);
1241         PIS(ACK_TRIGGER);
1242         PIS(SYNC_LOST);
1243         PIS(LDO_POWER_GOOD);
1244         PIS(TA_TIMEOUT);
1245 #undef PIS
1246
1247 #define PIS(x) \
1248         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1249                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1250                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1251                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1252                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1253
1254         seq_printf(s, "-- VC interrupts --\n");
1255         PIS(CS);
1256         PIS(ECC_CORR);
1257         PIS(PACKET_SENT);
1258         PIS(FIFO_TX_OVF);
1259         PIS(FIFO_RX_OVF);
1260         PIS(BTA);
1261         PIS(ECC_NO_CORR);
1262         PIS(FIFO_TX_UDF);
1263         PIS(PP_BUSY_CHANGE);
1264 #undef PIS
1265
1266 #define PIS(x) \
1267         seq_printf(s, "%-20s %10d\n", #x, \
1268                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1269
1270         seq_printf(s, "-- CIO interrupts --\n");
1271         PIS(ERRSYNCESC1);
1272         PIS(ERRSYNCESC2);
1273         PIS(ERRSYNCESC3);
1274         PIS(ERRESC1);
1275         PIS(ERRESC2);
1276         PIS(ERRESC3);
1277         PIS(ERRCONTROL1);
1278         PIS(ERRCONTROL2);
1279         PIS(ERRCONTROL3);
1280         PIS(STATEULPS1);
1281         PIS(STATEULPS2);
1282         PIS(STATEULPS3);
1283         PIS(ERRCONTENTIONLP0_1);
1284         PIS(ERRCONTENTIONLP1_1);
1285         PIS(ERRCONTENTIONLP0_2);
1286         PIS(ERRCONTENTIONLP1_2);
1287         PIS(ERRCONTENTIONLP0_3);
1288         PIS(ERRCONTENTIONLP1_3);
1289         PIS(ULPSACTIVENOT_ALL0);
1290         PIS(ULPSACTIVENOT_ALL1);
1291 #undef PIS
1292 }
1293 #endif
1294
1295 void dsi_dump_regs(struct seq_file *s)
1296 {
1297 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1298
1299         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK1);
1300
1301         DUMPREG(DSI_REVISION);
1302         DUMPREG(DSI_SYSCONFIG);
1303         DUMPREG(DSI_SYSSTATUS);
1304         DUMPREG(DSI_IRQSTATUS);
1305         DUMPREG(DSI_IRQENABLE);
1306         DUMPREG(DSI_CTRL);
1307         DUMPREG(DSI_COMPLEXIO_CFG1);
1308         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1309         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1310         DUMPREG(DSI_CLK_CTRL);
1311         DUMPREG(DSI_TIMING1);
1312         DUMPREG(DSI_TIMING2);
1313         DUMPREG(DSI_VM_TIMING1);
1314         DUMPREG(DSI_VM_TIMING2);
1315         DUMPREG(DSI_VM_TIMING3);
1316         DUMPREG(DSI_CLK_TIMING);
1317         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1318         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1319         DUMPREG(DSI_COMPLEXIO_CFG2);
1320         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1321         DUMPREG(DSI_VM_TIMING4);
1322         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1323         DUMPREG(DSI_VM_TIMING5);
1324         DUMPREG(DSI_VM_TIMING6);
1325         DUMPREG(DSI_VM_TIMING7);
1326         DUMPREG(DSI_STOPCLK_TIMING);
1327
1328         DUMPREG(DSI_VC_CTRL(0));
1329         DUMPREG(DSI_VC_TE(0));
1330         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1331         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1332         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1333         DUMPREG(DSI_VC_IRQSTATUS(0));
1334         DUMPREG(DSI_VC_IRQENABLE(0));
1335
1336         DUMPREG(DSI_VC_CTRL(1));
1337         DUMPREG(DSI_VC_TE(1));
1338         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1339         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1340         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1341         DUMPREG(DSI_VC_IRQSTATUS(1));
1342         DUMPREG(DSI_VC_IRQENABLE(1));
1343
1344         DUMPREG(DSI_VC_CTRL(2));
1345         DUMPREG(DSI_VC_TE(2));
1346         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1347         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1348         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1349         DUMPREG(DSI_VC_IRQSTATUS(2));
1350         DUMPREG(DSI_VC_IRQENABLE(2));
1351
1352         DUMPREG(DSI_VC_CTRL(3));
1353         DUMPREG(DSI_VC_TE(3));
1354         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1355         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1356         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1357         DUMPREG(DSI_VC_IRQSTATUS(3));
1358         DUMPREG(DSI_VC_IRQENABLE(3));
1359
1360         DUMPREG(DSI_DSIPHY_CFG0);
1361         DUMPREG(DSI_DSIPHY_CFG1);
1362         DUMPREG(DSI_DSIPHY_CFG2);
1363         DUMPREG(DSI_DSIPHY_CFG5);
1364
1365         DUMPREG(DSI_PLL_CONTROL);
1366         DUMPREG(DSI_PLL_STATUS);
1367         DUMPREG(DSI_PLL_GO);
1368         DUMPREG(DSI_PLL_CONFIGURATION1);
1369         DUMPREG(DSI_PLL_CONFIGURATION2);
1370
1371         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK1);
1372 #undef DUMPREG
1373 }
1374
1375 enum dsi_complexio_power_state {
1376         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1377         DSI_COMPLEXIO_POWER_ON          = 0x1,
1378         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1379 };
1380
1381 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1382 {
1383         int t = 0;
1384
1385         /* PWR_CMD */
1386         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1387
1388         /* PWR_STATUS */
1389         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1390                 if (++t > 1000) {
1391                         DSSERR("failed to set complexio power state to "
1392                                         "%d\n", state);
1393                         return -ENODEV;
1394                 }
1395                 udelay(1);
1396         }
1397
1398         return 0;
1399 }
1400
1401 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1402 {
1403         u32 r;
1404
1405         int clk_lane   = dssdev->phy.dsi.clk_lane;
1406         int data1_lane = dssdev->phy.dsi.data1_lane;
1407         int data2_lane = dssdev->phy.dsi.data2_lane;
1408         int clk_pol    = dssdev->phy.dsi.clk_pol;
1409         int data1_pol  = dssdev->phy.dsi.data1_pol;
1410         int data2_pol  = dssdev->phy.dsi.data2_pol;
1411
1412         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1413         r = FLD_MOD(r, clk_lane, 2, 0);
1414         r = FLD_MOD(r, clk_pol, 3, 3);
1415         r = FLD_MOD(r, data1_lane, 6, 4);
1416         r = FLD_MOD(r, data1_pol, 7, 7);
1417         r = FLD_MOD(r, data2_lane, 10, 8);
1418         r = FLD_MOD(r, data2_pol, 11, 11);
1419         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1420
1421         /* The configuration of the DSI complex I/O (number of data lanes,
1422            position, differential order) should not be changed while
1423            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1424            the hardware to take into account a new configuration of the complex
1425            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1426            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1427            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1428            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1429            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1430            DSI complex I/O configuration is unknown. */
1431
1432         /*
1433         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1434         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1435         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1436         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1437         */
1438 }
1439
1440 static inline unsigned ns2ddr(unsigned ns)
1441 {
1442         /* convert time in ns to ddr ticks, rounding up */
1443         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1444         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1445 }
1446
1447 static inline unsigned ddr2ns(unsigned ddr)
1448 {
1449         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1450         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1451 }
1452
1453 static void dsi_complexio_timings(void)
1454 {
1455         u32 r;
1456         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1457         u32 tlpx_half, tclk_trail, tclk_zero;
1458         u32 tclk_prepare;
1459
1460         /* calculate timings */
1461
1462         /* 1 * DDR_CLK = 2 * UI */
1463
1464         /* min 40ns + 4*UI      max 85ns + 6*UI */
1465         ths_prepare = ns2ddr(70) + 2;
1466
1467         /* min 145ns + 10*UI */
1468         ths_prepare_ths_zero = ns2ddr(175) + 2;
1469
1470         /* min max(8*UI, 60ns+4*UI) */
1471         ths_trail = ns2ddr(60) + 5;
1472
1473         /* min 100ns */
1474         ths_exit = ns2ddr(145);
1475
1476         /* tlpx min 50n */
1477         tlpx_half = ns2ddr(25);
1478
1479         /* min 60ns */
1480         tclk_trail = ns2ddr(60) + 2;
1481
1482         /* min 38ns, max 95ns */
1483         tclk_prepare = ns2ddr(65);
1484
1485         /* min tclk-prepare + tclk-zero = 300ns */
1486         tclk_zero = ns2ddr(260);
1487
1488         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1489                 ths_prepare, ddr2ns(ths_prepare),
1490                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1491         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1492                         ths_trail, ddr2ns(ths_trail),
1493                         ths_exit, ddr2ns(ths_exit));
1494
1495         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1496                         "tclk_zero %u (%uns)\n",
1497                         tlpx_half, ddr2ns(tlpx_half),
1498                         tclk_trail, ddr2ns(tclk_trail),
1499                         tclk_zero, ddr2ns(tclk_zero));
1500         DSSDBG("tclk_prepare %u (%uns)\n",
1501                         tclk_prepare, ddr2ns(tclk_prepare));
1502
1503         /* program timings */
1504
1505         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1506         r = FLD_MOD(r, ths_prepare, 31, 24);
1507         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1508         r = FLD_MOD(r, ths_trail, 15, 8);
1509         r = FLD_MOD(r, ths_exit, 7, 0);
1510         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1511
1512         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1513         r = FLD_MOD(r, tlpx_half, 22, 16);
1514         r = FLD_MOD(r, tclk_trail, 15, 8);
1515         r = FLD_MOD(r, tclk_zero, 7, 0);
1516         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1517
1518         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1519         r = FLD_MOD(r, tclk_prepare, 7, 0);
1520         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1521 }
1522
1523
1524 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1525 {
1526         int r = 0;
1527
1528         DSSDBG("dsi_complexio_init\n");
1529
1530         /* CIO_CLK_ICG, enable L3 clk to CIO */
1531         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1532
1533         /* A dummy read using the SCP interface to any DSIPHY register is
1534          * required after DSIPHY reset to complete the reset of the DSI complex
1535          * I/O. */
1536         dsi_read_reg(DSI_DSIPHY_CFG5);
1537
1538         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1539                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1540                 r = -ENODEV;
1541                 goto err;
1542         }
1543
1544         dsi_complexio_config(dssdev);
1545
1546         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1547
1548         if (r)
1549                 goto err;
1550
1551         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1552                 DSSERR("ComplexIO not coming out of reset.\n");
1553                 r = -ENODEV;
1554                 goto err;
1555         }
1556
1557         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1558                 DSSERR("ComplexIO LDO power down.\n");
1559                 r = -ENODEV;
1560                 goto err;
1561         }
1562
1563         dsi_complexio_timings();
1564
1565         /*
1566            The configuration of the DSI complex I/O (number of data lanes,
1567            position, differential order) should not be changed while
1568            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1569            hardware to recognize a new configuration of the complex I/O (done
1570            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1571            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1572            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1573            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1574            bit to 1. If the sequence is not followed, the DSi complex I/O
1575            configuration is undetermined.
1576            */
1577         dsi_if_enable(1);
1578         dsi_if_enable(0);
1579         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1580         dsi_if_enable(1);
1581         dsi_if_enable(0);
1582
1583         DSSDBG("CIO init done\n");
1584 err:
1585         return r;
1586 }
1587
1588 static void dsi_complexio_uninit(void)
1589 {
1590         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1591 }
1592
1593 static int _dsi_wait_reset(void)
1594 {
1595         int t = 0;
1596
1597         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1598                 if (++t > 5) {
1599                         DSSERR("soft reset failed\n");
1600                         return -ENODEV;
1601                 }
1602                 udelay(1);
1603         }
1604
1605         return 0;
1606 }
1607
1608 static int _dsi_reset(void)
1609 {
1610         /* Soft reset */
1611         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1612         return _dsi_wait_reset();
1613 }
1614
1615 static void dsi_reset_tx_fifo(int channel)
1616 {
1617         u32 mask;
1618         u32 l;
1619
1620         /* set fifosize of the channel to 0, then return the old size */
1621         l = dsi_read_reg(DSI_TX_FIFO_VC_SIZE);
1622
1623         mask = FLD_MASK((8 * channel) + 7, (8 * channel) + 4);
1624         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, l & ~mask);
1625
1626         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, l);
1627 }
1628
1629 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1630                 enum fifo_size size3, enum fifo_size size4)
1631 {
1632         u32 r = 0;
1633         int add = 0;
1634         int i;
1635
1636         dsi.vc[0].fifo_size = size1;
1637         dsi.vc[1].fifo_size = size2;
1638         dsi.vc[2].fifo_size = size3;
1639         dsi.vc[3].fifo_size = size4;
1640
1641         for (i = 0; i < 4; i++) {
1642                 u8 v;
1643                 int size = dsi.vc[i].fifo_size;
1644
1645                 if (add + size > 4) {
1646                         DSSERR("Illegal FIFO configuration\n");
1647                         BUG();
1648                 }
1649
1650                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1651                 r |= v << (8 * i);
1652                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1653                 add += size;
1654         }
1655
1656         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1657 }
1658
1659 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1660                 enum fifo_size size3, enum fifo_size size4)
1661 {
1662         u32 r = 0;
1663         int add = 0;
1664         int i;
1665
1666         dsi.vc[0].fifo_size = size1;
1667         dsi.vc[1].fifo_size = size2;
1668         dsi.vc[2].fifo_size = size3;
1669         dsi.vc[3].fifo_size = size4;
1670
1671         for (i = 0; i < 4; i++) {
1672                 u8 v;
1673                 int size = dsi.vc[i].fifo_size;
1674
1675                 if (add + size > 4) {
1676                         DSSERR("Illegal FIFO configuration\n");
1677                         BUG();
1678                 }
1679
1680                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1681                 r |= v << (8 * i);
1682                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
1683                 add += size;
1684         }
1685
1686         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
1687 }
1688
1689 static int dsi_force_tx_stop_mode_io(void)
1690 {
1691         u32 r;
1692
1693         r = dsi_read_reg(DSI_TIMING1);
1694         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
1695         dsi_write_reg(DSI_TIMING1, r);
1696
1697         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
1698                 DSSERR("TX_STOP bit not going down\n");
1699                 return -EIO;
1700         }
1701
1702         return 0;
1703 }
1704
1705 static int dsi_vc_enable(int channel, bool enable)
1706 {
1707         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
1708                         channel, enable);
1709
1710         enable = enable ? 1 : 0;
1711
1712         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
1713
1714         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
1715                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
1716                         return -EIO;
1717         }
1718
1719         return 0;
1720 }
1721
1722 static void dsi_vc_initial_config(int channel)
1723 {
1724         u32 r;
1725
1726         DSSDBGF("%d", channel);
1727
1728         r = dsi_read_reg(DSI_VC_CTRL(channel));
1729
1730         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
1731                 DSSERR("VC(%d) busy when trying to configure it!\n",
1732                                 channel);
1733
1734         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
1735         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
1736         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
1737         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
1738         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
1739         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
1740         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
1741
1742         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
1743         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
1744
1745         dsi_write_reg(DSI_VC_CTRL(channel), r);
1746
1747         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1748 }
1749
1750 static int dsi_vc_config_l4(int channel)
1751 {
1752         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
1753                 return 0;
1754
1755         DSSDBGF("%d", channel);
1756
1757         dsi_vc_enable(channel, 0);
1758
1759         /* VC_BUSY */
1760         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1761                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
1762                 return -EIO;
1763         }
1764
1765         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
1766
1767         dsi_vc_enable(channel, 1);
1768
1769         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1770
1771         return 0;
1772 }
1773
1774 static int dsi_vc_config_vp(int channel)
1775 {
1776         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
1777                 return 0;
1778
1779         DSSDBGF("%d", channel);
1780
1781         dsi_vc_enable(channel, 0);
1782
1783         /* VC_BUSY */
1784         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1785                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
1786                 return -EIO;
1787         }
1788
1789         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
1790
1791         dsi_vc_enable(channel, 1);
1792
1793         dsi.vc[channel].mode = DSI_VC_MODE_VP;
1794
1795         return 0;
1796 }
1797
1798
1799 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
1800 {
1801         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
1802
1803         WARN_ON(!dsi_bus_is_locked());
1804
1805         dsi_vc_enable(channel, 0);
1806         dsi_if_enable(0);
1807
1808         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
1809
1810         dsi_vc_enable(channel, 1);
1811         dsi_if_enable(1);
1812
1813         dsi_force_tx_stop_mode_io();
1814 }
1815 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
1816
1817 static void dsi_vc_flush_long_data(int channel)
1818 {
1819         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1820                 u32 val;
1821                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1822                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
1823                                 (val >> 0) & 0xff,
1824                                 (val >> 8) & 0xff,
1825                                 (val >> 16) & 0xff,
1826                                 (val >> 24) & 0xff);
1827         }
1828 }
1829
1830 static void dsi_show_rx_ack_with_err(u16 err)
1831 {
1832         DSSERR("\tACK with ERROR (%#x):\n", err);
1833         if (err & (1 << 0))
1834                 DSSERR("\t\tSoT Error\n");
1835         if (err & (1 << 1))
1836                 DSSERR("\t\tSoT Sync Error\n");
1837         if (err & (1 << 2))
1838                 DSSERR("\t\tEoT Sync Error\n");
1839         if (err & (1 << 3))
1840                 DSSERR("\t\tEscape Mode Entry Command Error\n");
1841         if (err & (1 << 4))
1842                 DSSERR("\t\tLP Transmit Sync Error\n");
1843         if (err & (1 << 5))
1844                 DSSERR("\t\tHS Receive Timeout Error\n");
1845         if (err & (1 << 6))
1846                 DSSERR("\t\tFalse Control Error\n");
1847         if (err & (1 << 7))
1848                 DSSERR("\t\t(reserved7)\n");
1849         if (err & (1 << 8))
1850                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
1851         if (err & (1 << 9))
1852                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
1853         if (err & (1 << 10))
1854                 DSSERR("\t\tChecksum Error\n");
1855         if (err & (1 << 11))
1856                 DSSERR("\t\tData type not recognized\n");
1857         if (err & (1 << 12))
1858                 DSSERR("\t\tInvalid VC ID\n");
1859         if (err & (1 << 13))
1860                 DSSERR("\t\tInvalid Transmission Length\n");
1861         if (err & (1 << 14))
1862                 DSSERR("\t\t(reserved14)\n");
1863         if (err & (1 << 15))
1864                 DSSERR("\t\tDSI Protocol Violation\n");
1865 }
1866
1867 static u16 dsi_vc_flush_receive_data(int channel)
1868 {
1869         /* RX_FIFO_NOT_EMPTY */
1870         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1871                 u32 val;
1872                 u8 dt;
1873                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1874                 DSSERR("\trawval %#08x\n", val);
1875                 dt = FLD_GET(val, 5, 0);
1876                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
1877                         u16 err = FLD_GET(val, 23, 8);
1878                         dsi_show_rx_ack_with_err(err);
1879                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
1880                         DSSERR("\tDCS short response, 1 byte: %#x\n",
1881                                         FLD_GET(val, 23, 8));
1882                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
1883                         DSSERR("\tDCS short response, 2 byte: %#x\n",
1884                                         FLD_GET(val, 23, 8));
1885                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
1886                         DSSERR("\tDCS long response, len %d\n",
1887                                         FLD_GET(val, 23, 8));
1888                         dsi_vc_flush_long_data(channel);
1889                 } else {
1890                         DSSERR("\tunknown datatype 0x%02x\n", dt);
1891                 }
1892         }
1893         return 0;
1894 }
1895
1896 static int dsi_vc_send_bta(int channel)
1897 {
1898         if (dsi.debug_write || dsi.debug_read)
1899                 DSSDBG("dsi_vc_send_bta %d\n", channel);
1900
1901         WARN_ON(!dsi_bus_is_locked());
1902
1903         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
1904                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
1905                 dsi_vc_flush_receive_data(channel);
1906         }
1907
1908         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
1909
1910         return 0;
1911 }
1912
1913 int dsi_vc_send_bta_sync(int channel)
1914 {
1915         int r = 0;
1916         u32 err;
1917
1918         INIT_COMPLETION(dsi.bta_completion);
1919
1920         dsi_vc_enable_bta_irq(channel);
1921
1922         r = dsi_vc_send_bta(channel);
1923         if (r)
1924                 goto err;
1925
1926         if (wait_for_completion_timeout(&dsi.bta_completion,
1927                                 msecs_to_jiffies(500)) == 0) {
1928                 DSSERR("Failed to receive BTA\n");
1929                 r = -EIO;
1930                 goto err;
1931         }
1932
1933         err = dsi_get_errors();
1934         if (err) {
1935                 DSSERR("Error while sending BTA: %x\n", err);
1936                 r = -EIO;
1937                 goto err;
1938         }
1939 err:
1940         dsi_vc_disable_bta_irq(channel);
1941
1942         return r;
1943 }
1944 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
1945
1946 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
1947                 u16 len, u8 ecc)
1948 {
1949         u32 val;
1950         u8 data_id;
1951
1952         WARN_ON(!dsi_bus_is_locked());
1953
1954         data_id = data_type | channel << 6;
1955
1956         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
1957                 FLD_VAL(ecc, 31, 24);
1958
1959         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
1960 }
1961
1962 static inline void dsi_vc_write_long_payload(int channel,
1963                 u8 b1, u8 b2, u8 b3, u8 b4)
1964 {
1965         u32 val;
1966
1967         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
1968
1969 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
1970                         b1, b2, b3, b4, val); */
1971
1972         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
1973 }
1974
1975 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
1976                 u8 ecc)
1977 {
1978         /*u32 val; */
1979         int i;
1980         u8 *p;
1981         int r = 0;
1982         u8 b1, b2, b3, b4;
1983
1984         if (dsi.debug_write)
1985                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
1986
1987         /* len + header */
1988         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
1989                 DSSERR("unable to send long packet: packet too long.\n");
1990                 return -EINVAL;
1991         }
1992
1993         dsi_vc_config_l4(channel);
1994
1995         dsi_vc_write_long_header(channel, data_type, len, ecc);
1996
1997         p = data;
1998         for (i = 0; i < len >> 2; i++) {
1999                 if (dsi.debug_write)
2000                         DSSDBG("\tsending full packet %d\n", i);
2001
2002                 b1 = *p++;
2003                 b2 = *p++;
2004                 b3 = *p++;
2005                 b4 = *p++;
2006
2007                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2008         }
2009
2010         i = len % 4;
2011         if (i) {
2012                 b1 = 0; b2 = 0; b3 = 0;
2013
2014                 if (dsi.debug_write)
2015                         DSSDBG("\tsending remainder bytes %d\n", i);
2016
2017                 switch (i) {
2018                 case 3:
2019                         b1 = *p++;
2020                         b2 = *p++;
2021                         b3 = *p++;
2022                         break;
2023                 case 2:
2024                         b1 = *p++;
2025                         b2 = *p++;
2026                         break;
2027                 case 1:
2028                         b1 = *p++;
2029                         break;
2030                 }
2031
2032                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2033         }
2034
2035         return r;
2036 }
2037
2038 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2039 {
2040         u32 r;
2041         u8 data_id;
2042
2043         WARN_ON(!dsi_bus_is_locked());
2044
2045         if (dsi.debug_write)
2046                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2047                                 channel,
2048                                 data_type, data & 0xff, (data >> 8) & 0xff);
2049
2050         dsi_vc_config_l4(channel);
2051
2052         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2053                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2054                 return -EINVAL;
2055         }
2056
2057         data_id = data_type | channel << 6;
2058
2059         r = (data_id << 0) | (data << 8) | (ecc << 24);
2060
2061         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2062
2063         return 0;
2064 }
2065
2066 int dsi_vc_send_null(int channel)
2067 {
2068         u8 nullpkg[] = {0, 0, 0, 0};
2069         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2070 }
2071 EXPORT_SYMBOL(dsi_vc_send_null);
2072
2073 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2074 {
2075         int r;
2076
2077         BUG_ON(len == 0);
2078
2079         if (len == 1) {
2080                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2081                                 data[0], 0);
2082         } else if (len == 2) {
2083                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2084                                 data[0] | (data[1] << 8), 0);
2085         } else {
2086                 /* 0x39 = DCS Long Write */
2087                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2088                                 data, len, 0);
2089         }
2090
2091         return r;
2092 }
2093 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2094
2095 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2096 {
2097         int r;
2098
2099         r = dsi_vc_dcs_write_nosync(channel, data, len);
2100         if (r)
2101                 goto err;
2102
2103         r = dsi_vc_send_bta_sync(channel);
2104         if (r)
2105                 goto err;
2106
2107         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2108                 DSSERR("rx fifo not empty after write, dumping data:\n");
2109                 dsi_vc_flush_receive_data(channel);
2110                 r = -EIO;
2111                 goto err;
2112         }
2113
2114         return 0;
2115 err:
2116         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2117                         channel, data[0], len);
2118         return r;
2119 }
2120 EXPORT_SYMBOL(dsi_vc_dcs_write);
2121
2122 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2123 {
2124         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2125 }
2126 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2127
2128 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2129 {
2130         u8 buf[2];
2131         buf[0] = dcs_cmd;
2132         buf[1] = param;
2133         return dsi_vc_dcs_write(channel, buf, 2);
2134 }
2135 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2136
2137 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2138 {
2139         u32 val;
2140         u8 dt;
2141         int r;
2142
2143         if (dsi.debug_read)
2144                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2145
2146         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2147         if (r)
2148                 goto err;
2149
2150         r = dsi_vc_send_bta_sync(channel);
2151         if (r)
2152                 goto err;
2153
2154         /* RX_FIFO_NOT_EMPTY */
2155         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2156                 DSSERR("RX fifo empty when trying to read.\n");
2157                 r = -EIO;
2158                 goto err;
2159         }
2160
2161         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2162         if (dsi.debug_read)
2163                 DSSDBG("\theader: %08x\n", val);
2164         dt = FLD_GET(val, 5, 0);
2165         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2166                 u16 err = FLD_GET(val, 23, 8);
2167                 dsi_show_rx_ack_with_err(err);
2168                 r = -EIO;
2169                 goto err;
2170
2171         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2172                 u8 data = FLD_GET(val, 15, 8);
2173                 if (dsi.debug_read)
2174                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2175
2176                 if (buflen < 1) {
2177                         r = -EIO;
2178                         goto err;
2179                 }
2180
2181                 buf[0] = data;
2182
2183                 return 1;
2184         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2185                 u16 data = FLD_GET(val, 23, 8);
2186                 if (dsi.debug_read)
2187                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2188
2189                 if (buflen < 2) {
2190                         r = -EIO;
2191                         goto err;
2192                 }
2193
2194                 buf[0] = data & 0xff;
2195                 buf[1] = (data >> 8) & 0xff;
2196
2197                 return 2;
2198         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2199                 int w;
2200                 int len = FLD_GET(val, 23, 8);
2201                 if (dsi.debug_read)
2202                         DSSDBG("\tDCS long response, len %d\n", len);
2203
2204                 if (len > buflen) {
2205                         r = -EIO;
2206                         goto err;
2207                 }
2208
2209                 /* two byte checksum ends the packet, not included in len */
2210                 for (w = 0; w < len + 2;) {
2211                         int b;
2212                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2213                         if (dsi.debug_read)
2214                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2215                                                 (val >> 0) & 0xff,
2216                                                 (val >> 8) & 0xff,
2217                                                 (val >> 16) & 0xff,
2218                                                 (val >> 24) & 0xff);
2219
2220                         for (b = 0; b < 4; ++b) {
2221                                 if (w < len)
2222                                         buf[w] = (val >> (b * 8)) & 0xff;
2223                                 /* we discard the 2 byte checksum */
2224                                 ++w;
2225                         }
2226                 }
2227
2228                 return len;
2229         } else {
2230                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2231                 r = -EIO;
2232                 goto err;
2233         }
2234
2235         BUG();
2236 err:
2237         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2238                         channel, dcs_cmd);
2239         return r;
2240
2241 }
2242 EXPORT_SYMBOL(dsi_vc_dcs_read);
2243
2244 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2245 {
2246         int r;
2247
2248         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2249
2250         if (r < 0)
2251                 return r;
2252
2253         if (r != 1)
2254                 return -EIO;
2255
2256         return 0;
2257 }
2258 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2259
2260 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2261 {
2262         u8 buf[2];
2263         int r;
2264
2265         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2266
2267         if (r < 0)
2268                 return r;
2269
2270         if (r != 2)
2271                 return -EIO;
2272
2273         *data1 = buf[0];
2274         *data2 = buf[1];
2275
2276         return 0;
2277 }
2278 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2279
2280 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2281 {
2282         int r;
2283         r = dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2284                         len, 0);
2285
2286         if (r)
2287                 return r;
2288
2289         r = dsi_vc_send_bta_sync(channel);
2290
2291         return r;
2292 }
2293 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2294
2295 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2296 {
2297         unsigned long fck;
2298         unsigned long total_ticks;
2299         u32 r;
2300
2301         BUG_ON(ticks > 0x1fff);
2302
2303         /* ticks in DSI_FCK */
2304         fck = dsi_fclk_rate();
2305
2306         r = dsi_read_reg(DSI_TIMING2);
2307         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2308         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2309         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2310         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2311         dsi_write_reg(DSI_TIMING2, r);
2312
2313         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2314
2315         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2316                         total_ticks,
2317                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2318                         (total_ticks * 1000) / (fck / 1000 / 1000));
2319 }
2320
2321 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2322 {
2323         unsigned long fck;
2324         unsigned long total_ticks;
2325         u32 r;
2326
2327         BUG_ON(ticks > 0x1fff);
2328
2329         /* ticks in DSI_FCK */
2330         fck = dsi_fclk_rate();
2331
2332         r = dsi_read_reg(DSI_TIMING1);
2333         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2334         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2335         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2336         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2337         dsi_write_reg(DSI_TIMING1, r);
2338
2339         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2340
2341         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2342                         total_ticks,
2343                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2344                         (total_ticks * 1000) / (fck / 1000 / 1000));
2345 }
2346
2347 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2348 {
2349         unsigned long fck;
2350         unsigned long total_ticks;
2351         u32 r;
2352
2353         BUG_ON(ticks > 0x1fff);
2354
2355         /* ticks in DSI_FCK */
2356         fck = dsi_fclk_rate();
2357
2358         r = dsi_read_reg(DSI_TIMING1);
2359         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2360         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2361         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2362         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2363         dsi_write_reg(DSI_TIMING1, r);
2364
2365         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2366
2367         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2368                         total_ticks,
2369                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2370                         (total_ticks * 1000) / (fck / 1000 / 1000));
2371 }
2372
2373 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2374 {
2375         unsigned long fck;
2376         unsigned long total_ticks;
2377         u32 r;
2378
2379         BUG_ON(ticks > 0x1fff);
2380
2381         /* ticks in TxByteClkHS */
2382         fck = dsi_get_txbyteclkhs();
2383
2384         r = dsi_read_reg(DSI_TIMING2);
2385         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2386         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2387         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2388         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2389         dsi_write_reg(DSI_TIMING2, r);
2390
2391         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2392
2393         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2394                         total_ticks,
2395                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2396                         (total_ticks * 1000) / (fck / 1000 / 1000));
2397 }
2398 static int dsi_proto_config(struct omap_dss_device *dssdev)
2399 {
2400         u32 r;
2401         int buswidth = 0;
2402
2403         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2404                         DSI_FIFO_SIZE_32,
2405                         DSI_FIFO_SIZE_32,
2406                         DSI_FIFO_SIZE_32);
2407
2408         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2409                         DSI_FIFO_SIZE_32,
2410                         DSI_FIFO_SIZE_32,
2411                         DSI_FIFO_SIZE_32);
2412
2413         /* XXX what values for the timeouts? */
2414         dsi_set_stop_state_counter(0x1000, false, false);
2415         dsi_set_ta_timeout(0x1fff, true, true);
2416         dsi_set_lp_rx_timeout(0x1fff, true, true);
2417         dsi_set_hs_tx_timeout(0x1fff, true, true);
2418
2419         switch (dssdev->ctrl.pixel_size) {
2420         case 16:
2421                 buswidth = 0;
2422                 break;
2423         case 18:
2424                 buswidth = 1;
2425                 break;
2426         case 24:
2427                 buswidth = 2;
2428                 break;
2429         default:
2430                 BUG();
2431         }
2432
2433         r = dsi_read_reg(DSI_CTRL);
2434         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2435         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2436         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2437         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2438         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2439         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2440         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2441         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2442         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2443         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2444         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2445
2446         dsi_write_reg(DSI_CTRL, r);
2447
2448         dsi_vc_initial_config(0);
2449         dsi_vc_initial_config(1);
2450         dsi_vc_initial_config(2);
2451         dsi_vc_initial_config(3);
2452
2453         return 0;
2454 }
2455
2456 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2457 {
2458         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2459         unsigned tclk_pre, tclk_post;
2460         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2461         unsigned ths_trail, ths_exit;
2462         unsigned ddr_clk_pre, ddr_clk_post;
2463         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2464         unsigned ths_eot;
2465         u32 r;
2466
2467         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2468         ths_prepare = FLD_GET(r, 31, 24);
2469         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2470         ths_zero = ths_prepare_ths_zero - ths_prepare;
2471         ths_trail = FLD_GET(r, 15, 8);
2472         ths_exit = FLD_GET(r, 7, 0);
2473
2474         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2475         tlpx = FLD_GET(r, 22, 16) * 2;
2476         tclk_trail = FLD_GET(r, 15, 8);
2477         tclk_zero = FLD_GET(r, 7, 0);
2478
2479         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2480         tclk_prepare = FLD_GET(r, 7, 0);
2481
2482         /* min 8*UI */
2483         tclk_pre = 20;
2484         /* min 60ns + 52*UI */
2485         tclk_post = ns2ddr(60) + 26;
2486
2487         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2488         if (dssdev->phy.dsi.data1_lane != 0 &&
2489                         dssdev->phy.dsi.data2_lane != 0)
2490                 ths_eot = 2;
2491         else
2492                 ths_eot = 4;
2493
2494         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2495                         4);
2496         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2497
2498         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2499         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2500
2501         r = dsi_read_reg(DSI_CLK_TIMING);
2502         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2503         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2504         dsi_write_reg(DSI_CLK_TIMING, r);
2505
2506         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2507                         ddr_clk_pre,
2508                         ddr_clk_post);
2509
2510         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2511                 DIV_ROUND_UP(ths_prepare, 4) +
2512                 DIV_ROUND_UP(ths_zero + 3, 4);
2513
2514         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2515
2516         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2517                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2518         dsi_write_reg(DSI_VM_TIMING7, r);
2519
2520         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2521                         enter_hs_mode_lat, exit_hs_mode_lat);
2522 }
2523
2524
2525 #define DSI_DECL_VARS \
2526         int __dsi_cb = 0; u32 __dsi_cv = 0;
2527
2528 #define DSI_FLUSH(ch) \
2529         if (__dsi_cb > 0) { \
2530                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2531                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2532                 __dsi_cb = __dsi_cv = 0; \
2533         }
2534
2535 #define DSI_PUSH(ch, data) \
2536         do { \
2537                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2538                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2539                 if (++__dsi_cb > 3) \
2540                         DSI_FLUSH(ch); \
2541         } while (0)
2542
2543 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2544                         int x, int y, int w, int h)
2545 {
2546         /* Note: supports only 24bit colors in 32bit container */
2547         int first = 1;
2548         int fifo_stalls = 0;
2549         int max_dsi_packet_size;
2550         int max_data_per_packet;
2551         int max_pixels_per_packet;
2552         int pixels_left;
2553         int bytespp = dssdev->ctrl.pixel_size / 8;
2554         int scr_width;
2555         u32 __iomem *data;
2556         int start_offset;
2557         int horiz_inc;
2558         int current_x;
2559         struct omap_overlay *ovl;
2560
2561         debug_irq = 0;
2562
2563         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2564                         x, y, w, h);
2565
2566         ovl = dssdev->manager->overlays[0];
2567
2568         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2569                 return -EINVAL;
2570
2571         if (dssdev->ctrl.pixel_size != 24)
2572                 return -EINVAL;
2573
2574         scr_width = ovl->info.screen_width;
2575         data = ovl->info.vaddr;
2576
2577         start_offset = scr_width * y + x;
2578         horiz_inc = scr_width - w;
2579         current_x = x;
2580
2581         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2582          * in fifo */
2583
2584         /* When using CPU, max long packet size is TX buffer size */
2585         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2586
2587         /* we seem to get better perf if we divide the tx fifo to half,
2588            and while the other half is being sent, we fill the other half
2589            max_dsi_packet_size /= 2; */
2590
2591         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2592
2593         max_pixels_per_packet = max_data_per_packet / bytespp;
2594
2595         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2596
2597         pixels_left = w * h;
2598
2599         DSSDBG("total pixels %d\n", pixels_left);
2600
2601         data += start_offset;
2602
2603         while (pixels_left > 0) {
2604                 /* 0x2c = write_memory_start */
2605                 /* 0x3c = write_memory_continue */
2606                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2607                 int pixels;
2608                 DSI_DECL_VARS;
2609                 first = 0;
2610
2611 #if 1
2612                 /* using fifo not empty */
2613                 /* TX_FIFO_NOT_EMPTY */
2614                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2615                         fifo_stalls++;
2616                         if (fifo_stalls > 0xfffff) {
2617                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2618                                                 pixels_left);
2619                                 dsi_if_enable(0);
2620                                 return -EIO;
2621                         }
2622                         udelay(1);
2623                 }
2624 #elif 1
2625                 /* using fifo emptiness */
2626                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2627                                 max_dsi_packet_size) {
2628                         fifo_stalls++;
2629                         if (fifo_stalls > 0xfffff) {
2630                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2631                                                pixels_left);
2632                                 dsi_if_enable(0);
2633                                 return -EIO;
2634                         }
2635                 }
2636 #else
2637                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2638                         fifo_stalls++;
2639                         if (fifo_stalls > 0xfffff) {
2640                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2641                                                pixels_left);
2642                                 dsi_if_enable(0);
2643                                 return -EIO;
2644                         }
2645                 }
2646 #endif
2647                 pixels = min(max_pixels_per_packet, pixels_left);
2648
2649                 pixels_left -= pixels;
2650
2651                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2652                                 1 + pixels * bytespp, 0);
2653
2654                 DSI_PUSH(0, dcs_cmd);
2655
2656                 while (pixels-- > 0) {
2657                         u32 pix = __raw_readl(data++);
2658
2659                         DSI_PUSH(0, (pix >> 16) & 0xff);
2660                         DSI_PUSH(0, (pix >> 8) & 0xff);
2661                         DSI_PUSH(0, (pix >> 0) & 0xff);
2662
2663                         current_x++;
2664                         if (current_x == x+w) {
2665                                 current_x = x;
2666                                 data += horiz_inc;
2667                         }
2668                 }
2669
2670                 DSI_FLUSH(0);
2671         }
2672
2673         return 0;
2674 }
2675
2676 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
2677                 u16 x, u16 y, u16 w, u16 h)
2678 {
2679         unsigned bytespp;
2680         unsigned bytespl;
2681         unsigned bytespf;
2682         unsigned total_len;
2683         unsigned packet_payload;
2684         unsigned packet_len;
2685         u32 l;
2686         int r;
2687         const unsigned channel = dsi.update_channel;
2688         /* line buffer is 1024 x 24bits */
2689         /* XXX: for some reason using full buffer size causes considerable TX
2690          * slowdown with update sizes that fill the whole buffer */
2691         const unsigned line_buf_size = 1023 * 3;
2692
2693         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
2694                         x, y, w, h);
2695
2696         dsi_vc_config_vp(channel);
2697
2698         bytespp = dssdev->ctrl.pixel_size / 8;
2699         bytespl = w * bytespp;
2700         bytespf = bytespl * h;
2701
2702         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
2703          * number of lines in a packet.  See errata about VP_CLK_RATIO */
2704
2705         if (bytespf < line_buf_size)
2706                 packet_payload = bytespf;
2707         else
2708                 packet_payload = (line_buf_size) / bytespl * bytespl;
2709
2710         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
2711         total_len = (bytespf / packet_payload) * packet_len;
2712
2713         if (bytespf % packet_payload)
2714                 total_len += (bytespf % packet_payload) + 1;
2715
2716         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
2717         dsi_write_reg(DSI_VC_TE(channel), l);
2718
2719         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
2720
2721         if (dsi.te_enabled)
2722                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
2723         else
2724                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
2725         dsi_write_reg(DSI_VC_TE(channel), l);
2726
2727         /* We put SIDLEMODE to no-idle for the duration of the transfer,
2728          * because DSS interrupts are not capable of waking up the CPU and the
2729          * framedone interrupt could be delayed for quite a long time. I think
2730          * the same goes for any DSS interrupts, but for some reason I have not
2731          * seen the problem anywhere else than here.
2732          */
2733         dispc_disable_sidle();
2734
2735         dsi_perf_mark_start();
2736
2737         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
2738                         msecs_to_jiffies(250));
2739         BUG_ON(r == 0);
2740
2741         dss_start_update(dssdev);
2742
2743         if (dsi.te_enabled) {
2744                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
2745                  * for TE is longer than the timer allows */
2746                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
2747
2748                 dsi_vc_send_bta(channel);
2749
2750 #ifdef DSI_CATCH_MISSING_TE
2751                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
2752 #endif
2753         }
2754 }
2755
2756 #ifdef DSI_CATCH_MISSING_TE
2757 static void dsi_te_timeout(unsigned long arg)
2758 {
2759         DSSERR("TE not received for 250ms!\n");
2760 }
2761 #endif
2762
2763 static void dsi_handle_framedone(int error)
2764 {
2765         const int channel = dsi.update_channel;
2766
2767         cancel_delayed_work(&dsi.framedone_timeout_work);
2768
2769         dsi_vc_disable_bta_irq(channel);
2770
2771         /* SIDLEMODE back to smart-idle */
2772         dispc_enable_sidle();
2773
2774         dsi.bta_callback = NULL;
2775
2776         if (dsi.te_enabled) {
2777                 /* enable LP_RX_TO again after the TE */
2778                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2779         }
2780
2781         /* RX_FIFO_NOT_EMPTY */
2782         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2783                 DSSERR("Received error during frame transfer:\n");
2784                 dsi_vc_flush_receive_data(channel);
2785                 if (!error)
2786                         error = -EIO;
2787         }
2788
2789         dsi.framedone_callback(error, dsi.framedone_data);
2790
2791         if (!error)
2792                 dsi_perf_show("DISPC");
2793 }
2794
2795 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
2796 {
2797         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
2798          * 250ms which would conflict with this timeout work. What should be
2799          * done is first cancel the transfer on the HW, and then cancel the
2800          * possibly scheduled framedone work. However, cancelling the transfer
2801          * on the HW is buggy, and would probably require resetting the whole
2802          * DSI */
2803
2804         DSSERR("Framedone not received for 250ms!\n");
2805
2806         dsi_handle_framedone(-ETIMEDOUT);
2807 }
2808
2809 static void dsi_framedone_bta_callback(void)
2810 {
2811         dsi_handle_framedone(0);
2812
2813 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
2814         dispc_fake_vsync_irq();
2815 #endif
2816 }
2817
2818 static void dsi_framedone_irq_callback(void *data, u32 mask)
2819 {
2820         const int channel = dsi.update_channel;
2821         int r;
2822
2823         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
2824          * turns itself off. However, DSI still has the pixels in its buffers,
2825          * and is sending the data.
2826          */
2827
2828         if (dsi.te_enabled) {
2829                 /* enable LP_RX_TO again after the TE */
2830                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2831         }
2832
2833         /* Send BTA after the frame. We need this for the TE to work, as TE
2834          * trigger is only sent for BTAs without preceding packet. Thus we need
2835          * to BTA after the pixel packets so that next BTA will cause TE
2836          * trigger.
2837          *
2838          * This is not needed when TE is not in use, but we do it anyway to
2839          * make sure that the transfer has been completed. It would be more
2840          * optimal, but more complex, to wait only just before starting next
2841          * transfer.
2842          *
2843          * Also, as there's no interrupt telling when the transfer has been
2844          * done and the channel could be reconfigured, the only way is to
2845          * busyloop until TE_SIZE is zero. With BTA we can do this
2846          * asynchronously.
2847          * */
2848
2849         dsi.bta_callback = dsi_framedone_bta_callback;
2850
2851         barrier();
2852
2853         dsi_vc_enable_bta_irq(channel);
2854
2855         r = dsi_vc_send_bta(channel);
2856         if (r) {
2857                 DSSERR("BTA after framedone failed\n");
2858                 dsi_handle_framedone(-EIO);
2859         }
2860 }
2861
2862 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
2863                                     u16 *x, u16 *y, u16 *w, u16 *h,
2864                                     bool enlarge_update_area)
2865 {
2866         u16 dw, dh;
2867
2868         dssdev->driver->get_resolution(dssdev, &dw, &dh);
2869
2870         if  (*x > dw || *y > dh)
2871                 return -EINVAL;
2872
2873         if (*x + *w > dw)
2874                 return -EINVAL;
2875
2876         if (*y + *h > dh)
2877                 return -EINVAL;
2878
2879         if (*w == 1)
2880                 return -EINVAL;
2881
2882         if (*w == 0 || *h == 0)
2883                 return -EINVAL;
2884
2885         dsi_perf_mark_setup();
2886
2887         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2888                 dss_setup_partial_planes(dssdev, x, y, w, h,
2889                                 enlarge_update_area);
2890                 dispc_set_lcd_size(*w, *h);
2891         }
2892
2893         return 0;
2894 }
2895 EXPORT_SYMBOL(omap_dsi_prepare_update);
2896
2897 int omap_dsi_update(struct omap_dss_device *dssdev,
2898                 int channel,
2899                 u16 x, u16 y, u16 w, u16 h,
2900                 void (*callback)(int, void *), void *data)
2901 {
2902         dsi.update_channel = channel;
2903
2904         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2905                 dsi.framedone_callback = callback;
2906                 dsi.framedone_data = data;
2907
2908                 dsi.update_region.x = x;
2909                 dsi.update_region.y = y;
2910                 dsi.update_region.w = w;
2911                 dsi.update_region.h = h;
2912                 dsi.update_region.device = dssdev;
2913
2914                 dsi_update_screen_dispc(dssdev, x, y, w, h);
2915         } else {
2916                 dsi_update_screen_l4(dssdev, x, y, w, h);
2917                 dsi_perf_show("L4");
2918                 callback(0, data);
2919         }
2920
2921         return 0;
2922 }
2923 EXPORT_SYMBOL(omap_dsi_update);
2924
2925 /* Display funcs */
2926
2927 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
2928 {
2929         int r;
2930
2931         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
2932                         DISPC_IRQ_FRAMEDONE);
2933         if (r) {
2934                 DSSERR("can't get FRAMEDONE irq\n");
2935                 return r;
2936         }
2937
2938         dispc_set_lcd_display_type(OMAP_DSS_LCD_DISPLAY_TFT);
2939
2940         dispc_set_parallel_interface_mode(OMAP_DSS_PARALLELMODE_DSI);
2941         dispc_enable_fifohandcheck(1);
2942
2943         dispc_set_tft_data_lines(dssdev->ctrl.pixel_size);
2944
2945         {
2946                 struct omap_video_timings timings = {
2947                         .hsw            = 1,
2948                         .hfp            = 1,
2949                         .hbp            = 1,
2950                         .vsw            = 1,
2951                         .vfp            = 0,
2952                         .vbp            = 0,
2953                 };
2954
2955                 dispc_set_lcd_timings(&timings);
2956         }
2957
2958         return 0;
2959 }
2960
2961 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
2962 {
2963         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
2964                         DISPC_IRQ_FRAMEDONE);
2965 }
2966
2967 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
2968 {
2969         struct dsi_clock_info cinfo;
2970         int r;
2971
2972         /* we always use DSS2_FCK as input clock */
2973         cinfo.use_dss2_fck = true;
2974         cinfo.regn  = dssdev->phy.dsi.div.regn;
2975         cinfo.regm  = dssdev->phy.dsi.div.regm;
2976         cinfo.regm3 = dssdev->phy.dsi.div.regm3;
2977         cinfo.regm4 = dssdev->phy.dsi.div.regm4;
2978         r = dsi_calc_clock_rates(&cinfo);
2979         if (r) {
2980                 DSSERR("Failed to calc dsi clocks\n");
2981                 return r;
2982         }
2983
2984         r = dsi_pll_set_clock_div(&cinfo);
2985         if (r) {
2986                 DSSERR("Failed to set dsi clocks\n");
2987                 return r;
2988         }
2989
2990         return 0;
2991 }
2992
2993 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
2994 {
2995         struct dispc_clock_info dispc_cinfo;
2996         int r;
2997         unsigned long long fck;
2998
2999         fck = dsi_get_dsi1_pll_rate();
3000
3001         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3002         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3003
3004         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3005         if (r) {
3006                 DSSERR("Failed to calc dispc clocks\n");
3007                 return r;
3008         }
3009
3010         r = dispc_set_clock_div(&dispc_cinfo);
3011         if (r) {
3012                 DSSERR("Failed to set dispc clocks\n");
3013                 return r;
3014         }
3015
3016         return 0;
3017 }
3018
3019 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3020 {
3021         int r;
3022
3023         _dsi_print_reset_status();
3024
3025         r = dsi_pll_init(dssdev, true, true);
3026         if (r)
3027                 goto err0;
3028
3029         r = dsi_configure_dsi_clocks(dssdev);
3030         if (r)
3031                 goto err1;
3032
3033         dss_select_dispc_clk_source(DSS_SRC_DSI1_PLL_FCLK);
3034         dss_select_dsi_clk_source(DSS_SRC_DSI2_PLL_FCLK);
3035
3036         DSSDBG("PLL OK\n");
3037
3038         r = dsi_configure_dispc_clocks(dssdev);
3039         if (r)
3040                 goto err2;
3041
3042         r = dsi_complexio_init(dssdev);
3043         if (r)
3044                 goto err2;
3045
3046         _dsi_print_reset_status();
3047
3048         dsi_proto_timings(dssdev);
3049         dsi_set_lp_clk_divisor(dssdev);
3050
3051         if (1)
3052                 _dsi_print_reset_status();
3053
3054         r = dsi_proto_config(dssdev);
3055         if (r)
3056                 goto err3;
3057
3058         /* enable interface */
3059         dsi_vc_enable(0, 1);
3060         dsi_vc_enable(1, 1);
3061         dsi_vc_enable(2, 1);
3062         dsi_vc_enable(3, 1);
3063         dsi_if_enable(1);
3064         dsi_force_tx_stop_mode_io();
3065
3066         return 0;
3067 err3:
3068         dsi_complexio_uninit();
3069 err2:
3070         dss_select_dispc_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3071         dss_select_dsi_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3072 err1:
3073         dsi_pll_uninit();
3074 err0:
3075         return r;
3076 }
3077
3078 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3079 {
3080         /* disable interface */
3081         dsi_if_enable(0);
3082         dsi_vc_enable(0, 0);
3083         dsi_vc_enable(1, 0);
3084         dsi_vc_enable(2, 0);
3085         dsi_vc_enable(3, 0);
3086
3087         dss_select_dispc_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3088         dss_select_dsi_clk_source(DSS_SRC_DSS1_ALWON_FCLK);
3089         dsi_complexio_uninit();
3090         dsi_pll_uninit();
3091 }
3092
3093 static int dsi_core_init(void)
3094 {
3095         /* Autoidle */
3096         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3097
3098         /* ENWAKEUP */
3099         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3100
3101         /* SIDLEMODE smart-idle */
3102         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3103
3104         _dsi_initialize_irq();
3105
3106         return 0;
3107 }
3108
3109 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3110 {
3111         int r = 0;
3112
3113         DSSDBG("dsi_display_enable\n");
3114
3115         WARN_ON(!dsi_bus_is_locked());
3116
3117         mutex_lock(&dsi.lock);
3118
3119         r = omap_dss_start_device(dssdev);
3120         if (r) {
3121                 DSSERR("failed to start device\n");
3122                 goto err0;
3123         }
3124
3125         enable_clocks(1);
3126         dsi_enable_pll_clock(1);
3127
3128         r = _dsi_reset();
3129         if (r)
3130                 goto err1;
3131
3132         dsi_core_init();
3133
3134         r = dsi_display_init_dispc(dssdev);
3135         if (r)
3136                 goto err1;
3137
3138         r = dsi_display_init_dsi(dssdev);
3139         if (r)
3140                 goto err2;
3141
3142         mutex_unlock(&dsi.lock);
3143
3144         return 0;
3145
3146 err2:
3147         dsi_display_uninit_dispc(dssdev);
3148 err1:
3149         enable_clocks(0);
3150         dsi_enable_pll_clock(0);
3151         omap_dss_stop_device(dssdev);
3152 err0:
3153         mutex_unlock(&dsi.lock);
3154         DSSDBG("dsi_display_enable FAILED\n");
3155         return r;
3156 }
3157 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3158
3159 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3160 {
3161         DSSDBG("dsi_display_disable\n");
3162
3163         WARN_ON(!dsi_bus_is_locked());
3164
3165         mutex_lock(&dsi.lock);
3166
3167         dsi_display_uninit_dispc(dssdev);
3168
3169         dsi_display_uninit_dsi(dssdev);
3170
3171         enable_clocks(0);
3172         dsi_enable_pll_clock(0);
3173
3174         omap_dss_stop_device(dssdev);
3175
3176         mutex_unlock(&dsi.lock);
3177 }
3178 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3179
3180 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3181 {
3182         dsi.te_enabled = enable;
3183         return 0;
3184 }
3185 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3186
3187 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3188                 u32 fifo_size, enum omap_burst_size *burst_size,
3189                 u32 *fifo_low, u32 *fifo_high)
3190 {
3191         unsigned burst_size_bytes;
3192
3193         *burst_size = OMAP_DSS_BURST_16x32;
3194         burst_size_bytes = 16 * 32 / 8;
3195
3196         *fifo_high = fifo_size - burst_size_bytes;
3197         *fifo_low = fifo_size - burst_size_bytes * 8;
3198 }
3199
3200 int dsi_init_display(struct omap_dss_device *dssdev)
3201 {
3202         DSSDBG("DSI init\n");
3203
3204         /* XXX these should be figured out dynamically */
3205         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3206                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3207
3208         dsi.vc[0].dssdev = dssdev;
3209         dsi.vc[1].dssdev = dssdev;
3210
3211         return 0;
3212 }
3213
3214 void dsi_wait_dsi1_pll_active(void)
3215 {
3216         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3217                 DSSERR("DSI1 PLL clock not active\n");
3218 }
3219
3220 void dsi_wait_dsi2_pll_active(void)
3221 {
3222         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3223                 DSSERR("DSI2 PLL clock not active\n");
3224 }
3225
3226 int dsi_init(struct platform_device *pdev)
3227 {
3228         u32 rev;
3229         int r;
3230
3231         spin_lock_init(&dsi.errors_lock);
3232         dsi.errors = 0;
3233
3234 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3235         spin_lock_init(&dsi.irq_stats_lock);
3236         dsi.irq_stats.last_reset = jiffies;
3237 #endif
3238
3239         init_completion(&dsi.bta_completion);
3240
3241         mutex_init(&dsi.lock);
3242         sema_init(&dsi.bus_lock, 1);
3243
3244         dsi.workqueue = create_singlethread_workqueue("dsi");
3245         if (dsi.workqueue == NULL)
3246                 return -ENOMEM;
3247
3248         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3249                         dsi_framedone_timeout_work_callback);
3250
3251 #ifdef DSI_CATCH_MISSING_TE
3252         init_timer(&dsi.te_timer);
3253         dsi.te_timer.function = dsi_te_timeout;
3254         dsi.te_timer.data = 0;
3255 #endif
3256         dsi.base = ioremap(DSI_BASE, DSI_SZ_REGS);
3257         if (!dsi.base) {
3258                 DSSERR("can't ioremap DSI\n");
3259                 r = -ENOMEM;
3260                 goto err1;
3261         }
3262
3263         dsi.vdds_dsi_reg = dss_get_vdds_dsi();
3264         if (IS_ERR(dsi.vdds_dsi_reg)) {
3265                 iounmap(dsi.base);
3266                 DSSERR("can't get VDDS_DSI regulator\n");
3267                 r = PTR_ERR(dsi.vdds_dsi_reg);
3268                 goto err2;
3269         }
3270
3271         enable_clocks(1);
3272
3273         rev = dsi_read_reg(DSI_REVISION);
3274         printk(KERN_INFO "OMAP DSI rev %d.%d\n",
3275                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3276
3277         enable_clocks(0);
3278
3279         return 0;
3280 err2:
3281         iounmap(dsi.base);
3282 err1:
3283         destroy_workqueue(dsi.workqueue);
3284         return r;
3285 }
3286
3287 void dsi_exit(void)
3288 {
3289         iounmap(dsi.base);
3290
3291         destroy_workqueue(dsi.workqueue);
3292
3293         DSSDBG("omap_dsi_exit\n");
3294 }
3295