drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <video/omapdss.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 typedef void (*omap_dsi_isr_t) (void *arg, u32 mask);
 189
 190 #define DSI_MAX_NR_ISRS                2
 191
 192 struct dsi_isr_data {
 193         omap_dsi_isr_t  isr;
 194         void            *arg;
 195         u32             mask;
 196 };
 197
 198 enum fifo_size {
 199         DSI_FIFO_SIZE_0         = 0,
 200         DSI_FIFO_SIZE_32        = 1,
 201         DSI_FIFO_SIZE_64        = 2,
 202         DSI_FIFO_SIZE_96        = 3,
 203         DSI_FIFO_SIZE_128       = 4,
 204 };
 205
 206 enum dsi_vc_mode {
 207         DSI_VC_MODE_L4 = 0,
 208         DSI_VC_MODE_VP,
 209 };
 210
 211 struct dsi_update_region {
 212         u16 x, y, w, h;
 213         struct omap_dss_device *device;
 214 };
 215
 216 struct dsi_irq_stats {
 217         unsigned long last_reset;
 218         unsigned irq_count;
 219         unsigned dsi_irqs[32];
 220         unsigned vc_irqs[4][32];
 221         unsigned cio_irqs[32];
 222 };
 223
 224 struct dsi_isr_tables {
 225         struct dsi_isr_data isr_table[DSI_MAX_NR_ISRS];
 226         struct dsi_isr_data isr_table_vc[4][DSI_MAX_NR_ISRS];
 227         struct dsi_isr_data isr_table_cio[DSI_MAX_NR_ISRS];
 228 };
 229
 230 static struct
 231 {
 232         struct platform_device *pdev;
 233         void __iomem    *base;
 234         int irq;
 235
 236         struct dsi_clock_info current_cinfo;
 237
 238         struct regulator *vdds_dsi_reg;
 239
 240         struct {
 241                 enum dsi_vc_mode mode;
 242                 struct omap_dss_device *dssdev;
 243                 enum fifo_size fifo_size;
 244                 int vc_id;
 245         } vc[4];
 246
 247         struct mutex lock;
 248         struct semaphore bus_lock;
 249
 250         unsigned pll_locked;
 251
 252         spinlock_t irq_lock;
 253         struct dsi_isr_tables isr_tables;
 254         /* space for a copy used by the interrupt handler */
 255         struct dsi_isr_tables isr_tables_copy;
 256
 257         int update_channel;
 258         struct dsi_update_region update_region;
 259
 260         bool te_enabled;
 261
 262         struct workqueue_struct *workqueue;
 263
 264         void (*framedone_callback)(int, void *);
 265         void *framedone_data;
 266
 267         struct delayed_work framedone_timeout_work;
 268
 269 #ifdef DSI_CATCH_MISSING_TE
 270         struct timer_list te_timer;
 271 #endif
 272
 273         unsigned long cache_req_pck;
 274         unsigned long cache_clk_freq;
 275         struct dsi_clock_info cache_cinfo;
 276
 277         u32             errors;
 278         spinlock_t      errors_lock;
 279 #ifdef DEBUG
 280         ktime_t perf_setup_time;
 281         ktime_t perf_start_time;
 282 #endif
 283         int debug_read;
 284         int debug_write;
 285
 286 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 287         spinlock_t irq_stats_lock;
 288         struct dsi_irq_stats irq_stats;
 289 #endif
 290         /* DSI PLL Parameter Ranges */
 291         unsigned long regm_max, regn_max;
 292         unsigned long  regm_dispc_max, regm_dsi_max;
 293         unsigned long  fint_min, fint_max;
 294         unsigned long lpdiv_max;
 295 } dsi;
 296
 297 #ifdef DEBUG
 298 static unsigned int dsi_perf;
 299 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 300 #endif
 301
 302 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 303 {
 304         __raw_writel(val, dsi.base + idx.idx);
 305 }
 306
 307 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 308 {
 309         return __raw_readl(dsi.base + idx.idx);
 310 }
 311
 312
 313 void dsi_save_context(void)
 314 {
 315 }
 316
 317 void dsi_restore_context(void)
 318 {
 319 }
 320
 321 void dsi_bus_lock(void)
 322 {
 323         down(&dsi.bus_lock);
 324 }
 325 EXPORT_SYMBOL(dsi_bus_lock);
 326
 327 void dsi_bus_unlock(void)
 328 {
 329         up(&dsi.bus_lock);
 330 }
 331 EXPORT_SYMBOL(dsi_bus_unlock);
 332
 333 static bool dsi_bus_is_locked(void)
 334 {
 335         return dsi.bus_lock.count == 0;
 336 }
 337
 338 static void dsi_completion_handler(void *data, u32 mask)
 339 {
 340         complete((struct completion *)data);
 341 }
 342
 343 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 344                 int value)
 345 {
 346         int t = 100000;
 347
 348         while (REG_GET(idx, bitnum, bitnum) != value) {
 349                 if (--t == 0)
 350                         return !value;
 351         }
 352
 353         return value;
 354 }
 355
 356 #ifdef DEBUG
 357 static void dsi_perf_mark_setup(void)
 358 {
 359         dsi.perf_setup_time = ktime_get();
 360 }
 361
 362 static void dsi_perf_mark_start(void)
 363 {
 364         dsi.perf_start_time = ktime_get();
 365 }
 366
 367 static void dsi_perf_show(const char *name)
 368 {
 369         ktime_t t, setup_time, trans_time;
 370         u32 total_bytes;
 371         u32 setup_us, trans_us, total_us;
 372
 373         if (!dsi_perf)
 374                 return;
 375
 376         t = ktime_get();
 377
 378         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 379         setup_us = (u32)ktime_to_us(setup_time);
 380         if (setup_us == 0)
 381                 setup_us = 1;
 382
 383         trans_time = ktime_sub(t, dsi.perf_start_time);
 384         trans_us = (u32)ktime_to_us(trans_time);
 385         if (trans_us == 0)
 386                 trans_us = 1;
 387
 388         total_us = setup_us + trans_us;
 389
 390         total_bytes = dsi.update_region.w *
 391                 dsi.update_region.h *
 392                 dsi.update_region.device->ctrl.pixel_size / 8;
 393
 394         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 395                         "%u bytes, %u kbytes/sec\n",
 396                         name,
 397                         setup_us,
 398                         trans_us,
 399                         total_us,
 400                         1000*1000 / total_us,
 401                         total_bytes,
 402                         total_bytes * 1000 / total_us);
 403 }
 404 #else
 405 #define dsi_perf_mark_setup()
 406 #define dsi_perf_mark_start()
 407 #define dsi_perf_show(x)
 408 #endif
 409
 410 static void print_irq_status(u32 status)
 411 {
 412         if (status == 0)
 413                 return;
 414
 415 #ifndef VERBOSE_IRQ
 416         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 417                 return;
 418 #endif
 419         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 420
 421 #define PIS(x) \
 422         if (status & DSI_IRQ_##x) \
 423                 printk(#x " ");
 424 #ifdef VERBOSE_IRQ
 425         PIS(VC0);
 426         PIS(VC1);
 427         PIS(VC2);
 428         PIS(VC3);
 429 #endif
 430         PIS(WAKEUP);
 431         PIS(RESYNC);
 432         PIS(PLL_LOCK);
 433         PIS(PLL_UNLOCK);
 434         PIS(PLL_RECALL);
 435         PIS(COMPLEXIO_ERR);
 436         PIS(HS_TX_TIMEOUT);
 437         PIS(LP_RX_TIMEOUT);
 438         PIS(TE_TRIGGER);
 439         PIS(ACK_TRIGGER);
 440         PIS(SYNC_LOST);
 441         PIS(LDO_POWER_GOOD);
 442         PIS(TA_TIMEOUT);
 443 #undef PIS
 444
 445         printk("\n");
 446 }
 447
 448 static void print_irq_status_vc(int channel, u32 status)
 449 {
 450         if (status == 0)
 451                 return;
 452
 453 #ifndef VERBOSE_IRQ
 454         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 455                 return;
 456 #endif
 457         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 458
 459 #define PIS(x) \
 460         if (status & DSI_VC_IRQ_##x) \
 461                 printk(#x " ");
 462         PIS(CS);
 463         PIS(ECC_CORR);
 464 #ifdef VERBOSE_IRQ
 465         PIS(PACKET_SENT);
 466 #endif
 467         PIS(FIFO_TX_OVF);
 468         PIS(FIFO_RX_OVF);
 469         PIS(BTA);
 470         PIS(ECC_NO_CORR);
 471         PIS(FIFO_TX_UDF);
 472         PIS(PP_BUSY_CHANGE);
 473 #undef PIS
 474         printk("\n");
 475 }
 476
 477 static void print_irq_status_cio(u32 status)
 478 {
 479         if (status == 0)
 480                 return;
 481
 482         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 483
 484 #define PIS(x) \
 485         if (status & DSI_CIO_IRQ_##x) \
 486                 printk(#x " ");
 487         PIS(ERRSYNCESC1);
 488         PIS(ERRSYNCESC2);
 489         PIS(ERRSYNCESC3);
 490         PIS(ERRESC1);
 491         PIS(ERRESC2);
 492         PIS(ERRESC3);
 493         PIS(ERRCONTROL1);
 494         PIS(ERRCONTROL2);
 495         PIS(ERRCONTROL3);
 496         PIS(STATEULPS1);
 497         PIS(STATEULPS2);
 498         PIS(STATEULPS3);
 499         PIS(ERRCONTENTIONLP0_1);
 500         PIS(ERRCONTENTIONLP1_1);
 501         PIS(ERRCONTENTIONLP0_2);
 502         PIS(ERRCONTENTIONLP1_2);
 503         PIS(ERRCONTENTIONLP0_3);
 504         PIS(ERRCONTENTIONLP1_3);
 505         PIS(ULPSACTIVENOT_ALL0);
 506         PIS(ULPSACTIVENOT_ALL1);
 507 #undef PIS
 508
 509         printk("\n");
 510 }
 511
 512 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 513 static void dsi_collect_irq_stats(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 514 {
 515         int i;
 516
 517         spin_lock(&dsi.irq_stats_lock);
 518
 519         dsi.irq_stats.irq_count++;
 520         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 521
 522         for (i = 0; i < 4; ++i)
 523                 dss_collect_irq_stats(vcstatus[i], dsi.irq_stats.vc_irqs[i]);
 524
 525         dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 526
 527         spin_unlock(&dsi.irq_stats_lock);
 528 }
 529 #else
 530 #define dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus)
 531 #endif
 532
 533 static int debug_irq;
 534
 535 static void dsi_handle_irq_errors(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 536 {
 537         int i;
 538
 539         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 540                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 541                 print_irq_status(irqstatus);
 542                 spin_lock(&dsi.errors_lock);
 543                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 544                 spin_unlock(&dsi.errors_lock);
 545         } else if (debug_irq) {
 546                 print_irq_status(irqstatus);
 547         }
 548
 549         for (i = 0; i < 4; ++i) {
 550                 if (vcstatus[i] & DSI_VC_IRQ_ERROR_MASK) {
 551                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 552                                        i, vcstatus[i]);
 553                         print_irq_status_vc(i, vcstatus[i]);
 554                 } else if (debug_irq) {
 555                         print_irq_status_vc(i, vcstatus[i]);
 556                 }
 557         }
 558
 559         if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 560                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 561                 print_irq_status_cio(ciostatus);
 562         } else if (debug_irq) {
 563                 print_irq_status_cio(ciostatus);
 564         }
 565 }
 566
 567 static void dsi_call_isrs(struct dsi_isr_data *isr_array,
 568                 unsigned isr_array_size, u32 irqstatus)
 569 {
 570         struct dsi_isr_data *isr_data;
 571         int i;
 572
 573         for (i = 0; i < isr_array_size; i++) {
 574                 isr_data = &isr_array[i];
 575                 if (isr_data->isr && isr_data->mask & irqstatus)
 576                         isr_data->isr(isr_data->arg, irqstatus);
 577         }
 578 }
 579
 580 static void dsi_handle_isrs(struct dsi_isr_tables *isr_tables,
 581                 u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 582 {
 583         int i;
 584
 585         dsi_call_isrs(isr_tables->isr_table,
 586                         ARRAY_SIZE(isr_tables->isr_table),
 587                         irqstatus);
 588
 589         for (i = 0; i < 4; ++i) {
 590                 if (vcstatus[i] == 0)
 591                         continue;
 592                 dsi_call_isrs(isr_tables->isr_table_vc[i],
 593                                 ARRAY_SIZE(isr_tables->isr_table_vc[i]),
 594                                 vcstatus[i]);
 595         }
 596
 597         if (ciostatus != 0)
 598                 dsi_call_isrs(isr_tables->isr_table_cio,
 599                                 ARRAY_SIZE(isr_tables->isr_table_cio),
 600                                 ciostatus);
 601 }
 602
 603 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 604 {
 605         u32 irqstatus, vcstatus[4], ciostatus;
 606         int i;
 607
 608         spin_lock(&dsi.irq_lock);
 609
 610         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 611
 612         /* IRQ is not for us */
 613         if (!irqstatus) {
 614                 spin_unlock(&dsi.irq_lock);
 615                 return IRQ_NONE;
 616         }
 617
 618         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 619         /* flush posted write */
 620         dsi_read_reg(DSI_IRQSTATUS);
 621
 622         for (i = 0; i < 4; ++i) {
 623                 if ((irqstatus & (1 << i)) == 0) {
 624                         vcstatus[i] = 0;
 625                         continue;
 626                 }
 627
 628                 vcstatus[i] = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 629
 630                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus[i]);
 631                 /* flush posted write */
 632                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 633         }
 634
 635         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 636                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 637
 638                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 639                 /* flush posted write */
 640                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 641         } else {
 642                 ciostatus = 0;
 643         }
 644
 645 #ifdef DSI_CATCH_MISSING_TE
 646         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 647                 del_timer(&dsi.te_timer);
 648 #endif
 649
 650         /* make a copy and unlock, so that isrs can unregister
 651          * themselves */
 652         memcpy(&dsi.isr_tables_copy, &dsi.isr_tables, sizeof(dsi.isr_tables));
 653
 654         spin_unlock(&dsi.irq_lock);
 655
 656         dsi_handle_isrs(&dsi.isr_tables_copy, irqstatus, vcstatus, ciostatus);
 657
 658         dsi_handle_irq_errors(irqstatus, vcstatus, ciostatus);
 659
 660         dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus);
 661
 662         return IRQ_HANDLED;
 663 }
 664
 665 /* dsi.irq_lock has to be locked by the caller */
 666 static void _omap_dsi_configure_irqs(struct dsi_isr_data *isr_array,
 667                 unsigned isr_array_size, u32 default_mask,
 668                 const struct dsi_reg enable_reg,
 669                 const struct dsi_reg status_reg)
 670 {
 671         struct dsi_isr_data *isr_data;
 672         u32 mask;
 673         u32 old_mask;
 674         int i;
 675
 676         mask = default_mask;
 677
 678         for (i = 0; i < isr_array_size; i++) {
 679                 isr_data = &isr_array[i];
 680
 681                 if (isr_data->isr == NULL)
 682                         continue;
 683
 684                 mask |= isr_data->mask;
 685         }
 686
 687         old_mask = dsi_read_reg(enable_reg);
 688         /* clear the irqstatus for newly enabled irqs */
 689         dsi_write_reg(status_reg, (mask ^ old_mask) & mask);
 690         dsi_write_reg(enable_reg, mask);
 691
 692         /* flush posted writes */
 693         dsi_read_reg(enable_reg);
 694         dsi_read_reg(status_reg);
 695 }
 696
 697 /* dsi.irq_lock has to be locked by the caller */
 698 static void _omap_dsi_set_irqs(void)
 699 {
 700         u32 mask = DSI_IRQ_ERROR_MASK;
 701 #ifdef DSI_CATCH_MISSING_TE
 702         mask |= DSI_IRQ_TE_TRIGGER;
 703 #endif
 704         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table,
 705                         ARRAY_SIZE(dsi.isr_tables.isr_table), mask,
 706                         DSI_IRQENABLE, DSI_IRQSTATUS);
 707 }
 708
 709 /* dsi.irq_lock has to be locked by the caller */
 710 static void _omap_dsi_set_irqs_vc(int vc)
 711 {
 712         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_vc[vc],
 713                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[vc]),
 714                         DSI_VC_IRQ_ERROR_MASK,
 715                         DSI_VC_IRQENABLE(vc), DSI_VC_IRQSTATUS(vc));
 716 }
 717
 718 /* dsi.irq_lock has to be locked by the caller */
 719 static void _omap_dsi_set_irqs_cio(void)
 720 {
 721         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_cio,
 722                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio),
 723                         DSI_CIO_IRQ_ERROR_MASK,
 724                         DSI_COMPLEXIO_IRQ_ENABLE, DSI_COMPLEXIO_IRQ_STATUS);
 725 }
 726
 727 static void _dsi_initialize_irq(void)
 728 {
 729         unsigned long flags;
 730         int vc;
 731
 732         spin_lock_irqsave(&dsi.irq_lock, flags);
 733
 734         memset(&dsi.isr_tables, 0, sizeof(dsi.isr_tables));
 735
 736         _omap_dsi_set_irqs();
 737         for (vc = 0; vc < 4; ++vc)
 738                 _omap_dsi_set_irqs_vc(vc);
 739         _omap_dsi_set_irqs_cio();
 740
 741         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 742 }
 743
 744 static int _dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 745                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 746 {
 747         struct dsi_isr_data *isr_data;
 748         int free_idx;
 749         int i;
 750
 751         BUG_ON(isr == NULL);
 752
 753         /* check for duplicate entry and find a free slot */
 754         free_idx = -1;
 755         for (i = 0; i < isr_array_size; i++) {
 756                 isr_data = &isr_array[i];
 757
 758                 if (isr_data->isr == isr && isr_data->arg == arg &&
 759                                 isr_data->mask == mask) {
 760                         return -EINVAL;
 761                 }
 762
 763                 if (isr_data->isr == NULL && free_idx == -1)
 764                         free_idx = i;
 765         }
 766
 767         if (free_idx == -1)
 768                 return -EBUSY;
 769
 770         isr_data = &isr_array[free_idx];
 771         isr_data->isr = isr;
 772         isr_data->arg = arg;
 773         isr_data->mask = mask;
 774
 775         return 0;
 776 }
 777
 778 static int _dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 779                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 780 {
 781         struct dsi_isr_data *isr_data;
 782         int i;
 783
 784         for (i = 0; i < isr_array_size; i++) {
 785                 isr_data = &isr_array[i];
 786                 if (isr_data->isr != isr || isr_data->arg != arg ||
 787                                 isr_data->mask != mask)
 788                         continue;
 789
 790                 isr_data->isr = NULL;
 791                 isr_data->arg = NULL;
 792                 isr_data->mask = 0;
 793
 794                 return 0;
 795         }
 796
 797         return -EINVAL;
 798 }
 799
 800 static int dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 801 {
 802         unsigned long flags;
 803         int r;
 804
 805         spin_lock_irqsave(&dsi.irq_lock, flags);
 806
 807         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 808                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 809
 810         if (r == 0)
 811                 _omap_dsi_set_irqs();
 812
 813         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 814
 815         return r;
 816 }
 817
 818 static int dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 819 {
 820         unsigned long flags;
 821         int r;
 822
 823         spin_lock_irqsave(&dsi.irq_lock, flags);
 824
 825         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 826                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 827
 828         if (r == 0)
 829                 _omap_dsi_set_irqs();
 830
 831         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 832
 833         return r;
 834 }
 835
 836 static int dsi_register_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 837                 u32 mask)
 838 {
 839         unsigned long flags;
 840         int r;
 841
 842         spin_lock_irqsave(&dsi.irq_lock, flags);
 843
 844         r = _dsi_register_isr(isr, arg, mask,
 845                         dsi.isr_tables.isr_table_vc[channel],
 846                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 847
 848         if (r == 0)
 849                 _omap_dsi_set_irqs_vc(channel);
 850
 851         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 852
 853         return r;
 854 }
 855
 856 static int dsi_unregister_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 857                 u32 mask)
 858 {
 859         unsigned long flags;
 860         int r;
 861
 862         spin_lock_irqsave(&dsi.irq_lock, flags);
 863
 864         r = _dsi_unregister_isr(isr, arg, mask,
 865                         dsi.isr_tables.isr_table_vc[channel],
 866                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 867
 868         if (r == 0)
 869                 _omap_dsi_set_irqs_vc(channel);
 870
 871         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 872
 873         return r;
 874 }
 875
 876 static int dsi_register_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 877 {
 878         unsigned long flags;
 879         int r;
 880
 881         spin_lock_irqsave(&dsi.irq_lock, flags);
 882
 883         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 884                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 885
 886         if (r == 0)
 887                 _omap_dsi_set_irqs_cio();
 888
 889         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 890
 891         return r;
 892 }
 893
 894 static int dsi_unregister_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 895 {
 896         unsigned long flags;
 897         int r;
 898
 899         spin_lock_irqsave(&dsi.irq_lock, flags);
 900
 901         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 902                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 903
 904         if (r == 0)
 905                 _omap_dsi_set_irqs_cio();
 906
 907         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 908
 909         return r;
 910 }
 911
 912 static u32 dsi_get_errors(void)
 913 {
 914         unsigned long flags;
 915         u32 e;
 916         spin_lock_irqsave(&dsi.errors_lock, flags);
 917         e = dsi.errors;
 918         dsi.errors = 0;
 919         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 920         return e;
 921 }
 922
 923 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 924 static inline void enable_clocks(bool enable)
 925 {
 926         if (enable)
 927                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 928         else
 929                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 930 }
 931
 932 /* source clock for DSI PLL. this could also be PCLKFREE */
 933 static inline void dsi_enable_pll_clock(bool enable)
 934 {
 935         if (enable)
 936                 dss_clk_enable(DSS_CLK_SYSCK);
 937         else
 938                 dss_clk_disable(DSS_CLK_SYSCK);
 939
 940         if (enable && dsi.pll_locked) {
 941                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 942                         DSSERR("cannot lock PLL when enabling clocks\n");
 943         }
 944 }
 945
 946 #ifdef DEBUG
 947 static void _dsi_print_reset_status(void)
 948 {
 949         u32 l;
 950
 951         if (!dss_debug)
 952                 return;
 953
 954         /* A dummy read using the SCP interface to any DSIPHY register is
 955          * required after DSIPHY reset to complete the reset of the DSI complex
 956          * I/O. */
 957         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 958
 959         printk(KERN_DEBUG "DSI resets: ");
 960
 961         l = dsi_read_reg(DSI_PLL_STATUS);
 962         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 963
 964         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 965         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 966
 967         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 968         printk("PHY (%x, %d, %d, %d)\n",
 969                         FLD_GET(l, 28, 26),
 970                         FLD_GET(l, 29, 29),
 971                         FLD_GET(l, 30, 30),
 972                         FLD_GET(l, 31, 31));
 973 }
 974 #else
 975 #define _dsi_print_reset_status()
 976 #endif
 977
 978 static inline int dsi_if_enable(bool enable)
 979 {
 980         DSSDBG("dsi_if_enable(%d)\n", enable);
 981
 982         enable = enable ? 1 : 0;
 983         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 984
 985         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 986                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 987                         return -EIO;
 988         }
 989
 990         return 0;
 991 }
 992
 993 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 994 {
 995         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 996 }
 997
 998 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 999 {
1000         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
1001 }
1002
1003 static unsigned long dsi_get_txbyteclkhs(void)
1004 {
1005         return dsi.current_cinfo.clkin4ddr / 16;
1006 }
1007
1008 static unsigned long dsi_fclk_rate(void)
1009 {
1010         unsigned long r;
1011
1012         if (dss_get_dsi_clk_source() == OMAP_DSS_CLK_SRC_FCK) {
1013                 /* DSI FCLK source is DSS_CLK_FCK */
1014                 r = dss_clk_get_rate(DSS_CLK_FCK);
1015         } else {
1016                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
1017                 r = dsi_get_pll_hsdiv_dsi_rate();
1018         }
1019
1020         return r;
1021 }
1022
1023 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
1024 {
1025         unsigned long dsi_fclk;
1026         unsigned lp_clk_div;
1027         unsigned long lp_clk;
1028
1029         lp_clk_div = dssdev->clocks.dsi.lp_clk_div;
1030
1031         if (lp_clk_div == 0 || lp_clk_div > dsi.lpdiv_max)
1032                 return -EINVAL;
1033
1034         dsi_fclk = dsi_fclk_rate();
1035
1036         lp_clk = dsi_fclk / 2 / lp_clk_div;
1037
1038         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
1039         dsi.current_cinfo.lp_clk = lp_clk;
1040         dsi.current_cinfo.lp_clk_div = lp_clk_div;
1041
1042         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
1043
1044         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
1045                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
1046
1047         return 0;
1048 }
1049
1050
1051 enum dsi_pll_power_state {
1052         DSI_PLL_POWER_OFF       = 0x0,
1053         DSI_PLL_POWER_ON_HSCLK  = 0x1,
1054         DSI_PLL_POWER_ON_ALL    = 0x2,
1055         DSI_PLL_POWER_ON_DIV    = 0x3,
1056 };
1057
1058 static int dsi_pll_power(enum dsi_pll_power_state state)
1059 {
1060         int t = 0;
1061
1062         /* DSI-PLL power command 0x3 is not working */
1063         if (dss_has_feature(FEAT_DSI_PLL_PWR_BUG) &&
1064                         state == DSI_PLL_POWER_ON_DIV)
1065                 state = DSI_PLL_POWER_ON_ALL;
1066
1067         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
1068
1069         /* PLL_PWR_STATUS */
1070         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
1071                 if (++t > 1000) {
1072                         DSSERR("Failed to set DSI PLL power mode to %d\n",
1073                                         state);
1074                         return -ENODEV;
1075                 }
1076                 udelay(1);
1077         }
1078
1079         return 0;
1080 }
1081
1082 /* calculate clock rates using dividers in cinfo */
1083 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
1084                 struct dsi_clock_info *cinfo)
1085 {
1086         if (cinfo->regn == 0 || cinfo->regn > dsi.regn_max)
1087                 return -EINVAL;
1088
1089         if (cinfo->regm == 0 || cinfo->regm > dsi.regm_max)
1090                 return -EINVAL;
1091
1092         if (cinfo->regm_dispc > dsi.regm_dispc_max)
1093                 return -EINVAL;
1094
1095         if (cinfo->regm_dsi > dsi.regm_dsi_max)
1096                 return -EINVAL;
1097
1098         if (cinfo->use_sys_clk) {
1099                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
1100                 /* XXX it is unclear if highfreq should be used
1101                  * with DSS_SYS_CLK source also */
1102                 cinfo->highfreq = 0;
1103         } else {
1104                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
1105
1106                 if (cinfo->clkin < 32000000)
1107                         cinfo->highfreq = 0;
1108                 else
1109                         cinfo->highfreq = 1;
1110         }
1111
1112         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
1113
1114         if (cinfo->fint > dsi.fint_max || cinfo->fint < dsi.fint_min)
1115                 return -EINVAL;
1116
1117         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
1118
1119         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
1120                 return -EINVAL;
1121
1122         if (cinfo->regm_dispc > 0)
1123                 cinfo->dsi_pll_hsdiv_dispc_clk =
1124                         cinfo->clkin4ddr / cinfo->regm_dispc;
1125         else
1126                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
1127
1128         if (cinfo->regm_dsi > 0)
1129                 cinfo->dsi_pll_hsdiv_dsi_clk =
1130                         cinfo->clkin4ddr / cinfo->regm_dsi;
1131         else
1132                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
1133
1134         return 0;
1135 }
1136
1137 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
1138                 struct dsi_clock_info *dsi_cinfo,
1139                 struct dispc_clock_info *dispc_cinfo)
1140 {
1141         struct dsi_clock_info cur, best;
1142         struct dispc_clock_info best_dispc;
1143         int min_fck_per_pck;
1144         int match = 0;
1145         unsigned long dss_sys_clk, max_dss_fck;
1146
1147         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
1148
1149         max_dss_fck = dss_feat_get_param_max(FEAT_PARAM_DSS_FCK);
1150
1151         if (req_pck == dsi.cache_req_pck &&
1152                         dsi.cache_cinfo.clkin == dss_sys_clk) {
1153                 DSSDBG("DSI clock info found from cache\n");
1154                 *dsi_cinfo = dsi.cache_cinfo;
1155                 dispc_find_clk_divs(is_tft, req_pck,
1156                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
1157                 return 0;
1158         }
1159
1160         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
1161
1162         if (min_fck_per_pck &&
1163                 req_pck * min_fck_per_pck > max_dss_fck) {
1164                 DSSERR("Requested pixel clock not possible with the current "
1165                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
1166                                 "the constraint off.\n");
1167                 min_fck_per_pck = 0;
1168         }
1169
1170         DSSDBG("dsi_pll_calc\n");
1171
1172 retry:
1173         memset(&best, 0, sizeof(best));
1174         memset(&best_dispc, 0, sizeof(best_dispc));
1175
1176         memset(&cur, 0, sizeof(cur));
1177         cur.clkin = dss_sys_clk;
1178         cur.use_sys_clk = 1;
1179         cur.highfreq = 0;
1180
1181         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
1182         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
1183         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
1184         for (cur.regn = 1; cur.regn < dsi.regn_max; ++cur.regn) {
1185                 if (cur.highfreq == 0)
1186                         cur.fint = cur.clkin / cur.regn;
1187                 else
1188                         cur.fint = cur.clkin / (2 * cur.regn);
1189
1190                 if (cur.fint > dsi.fint_max || cur.fint < dsi.fint_min)
1191                         continue;
1192
1193                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
1194                 for (cur.regm = 1; cur.regm < dsi.regm_max; ++cur.regm) {
1195                         unsigned long a, b;
1196
1197                         a = 2 * cur.regm * (cur.clkin/1000);
1198                         b = cur.regn * (cur.highfreq + 1);
1199                         cur.clkin4ddr = a / b * 1000;
1200
1201                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
1202                                 break;
1203
1204                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
1205                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
1206                         for (cur.regm_dispc = 1; cur.regm_dispc < dsi.regm_dispc_max;
1207                                         ++cur.regm_dispc) {
1208                                 struct dispc_clock_info cur_dispc;
1209                                 cur.dsi_pll_hsdiv_dispc_clk =
1210                                         cur.clkin4ddr / cur.regm_dispc;
1211
1212                                 /* this will narrow down the search a bit,
1213                                  * but still give pixclocks below what was
1214                                  * requested */
1215                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
1216                                         break;
1217
1218                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
1219                                         continue;
1220
1221                                 if (min_fck_per_pck &&
1222                                         cur.dsi_pll_hsdiv_dispc_clk <
1223                                                 req_pck * min_fck_per_pck)
1224                                         continue;
1225
1226                                 match = 1;
1227
1228                                 dispc_find_clk_divs(is_tft, req_pck,
1229                                                 cur.dsi_pll_hsdiv_dispc_clk,
1230                                                 &cur_dispc);
1231
1232                                 if (abs(cur_dispc.pck - req_pck) <
1233                                                 abs(best_dispc.pck - req_pck)) {
1234                                         best = cur;
1235                                         best_dispc = cur_dispc;
1236
1237                                         if (cur_dispc.pck == req_pck)
1238                                                 goto found;
1239                                 }
1240                         }
1241                 }
1242         }
1243 found:
1244         if (!match) {
1245                 if (min_fck_per_pck) {
1246                         DSSERR("Could not find suitable clock settings.\n"
1247                                         "Turning FCK/PCK constraint off and"
1248                                         "trying again.\n");
1249                         min_fck_per_pck = 0;
1250                         goto retry;
1251                 }
1252
1253                 DSSERR("Could not find suitable clock settings.\n");
1254
1255                 return -EINVAL;
1256         }
1257
1258         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
1259         best.regm_dsi = 0;
1260         best.dsi_pll_hsdiv_dsi_clk = 0;
1261
1262         if (dsi_cinfo)
1263                 *dsi_cinfo = best;
1264         if (dispc_cinfo)
1265                 *dispc_cinfo = best_dispc;
1266
1267         dsi.cache_req_pck = req_pck;
1268         dsi.cache_clk_freq = 0;
1269         dsi.cache_cinfo = best;
1270
1271         return 0;
1272 }
1273
1274 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
1275 {
1276         int r = 0;
1277         u32 l;
1278         int f = 0;
1279         u8 regn_start, regn_end, regm_start, regm_end;
1280         u8 regm_dispc_start, regm_dispc_end, regm_dsi_start, regm_dsi_end;
1281
1282         DSSDBGF();
1283
1284         dsi.current_cinfo.use_sys_clk = cinfo->use_sys_clk;
1285         dsi.current_cinfo.highfreq = cinfo->highfreq;
1286
1287         dsi.current_cinfo.fint = cinfo->fint;
1288         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1289         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1290                         cinfo->dsi_pll_hsdiv_dispc_clk;
1291         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1292                         cinfo->dsi_pll_hsdiv_dsi_clk;
1293
1294         dsi.current_cinfo.regn = cinfo->regn;
1295         dsi.current_cinfo.regm = cinfo->regm;
1296         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1297         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1298
1299         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1300
1301         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1302                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1303                         cinfo->clkin,
1304                         cinfo->highfreq);
1305
1306         /* DSIPHY == CLKIN4DDR */
1307         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1308                         cinfo->regm,
1309                         cinfo->regn,
1310                         cinfo->clkin,
1311                         cinfo->highfreq + 1,
1312                         cinfo->clkin4ddr);
1313
1314         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1315                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1316
1317         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1318
1319         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1320                 dss_get_generic_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1321                 dss_feat_get_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1322                 cinfo->dsi_pll_hsdiv_dispc_clk);
1323         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1324                 dss_get_generic_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1325                 dss_feat_get_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1326                 cinfo->dsi_pll_hsdiv_dsi_clk);
1327
1328         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGN, &regn_start, &regn_end);
1329         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM, &regm_start, &regm_end);
1330         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DISPC, &regm_dispc_start,
1331                         &regm_dispc_end);
1332         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DSI, &regm_dsi_start,
1333                         &regm_dsi_end);
1334
1335         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1336
1337         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1338         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1339         /* DSI_PLL_REGN */
1340         l = FLD_MOD(l, cinfo->regn - 1, regn_start, regn_end);
1341         /* DSI_PLL_REGM */
1342         l = FLD_MOD(l, cinfo->regm, regm_start, regm_end);
1343         /* DSI_CLOCK_DIV */
1344         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1345                         regm_dispc_start, regm_dispc_end);
1346         /* DSIPROTO_CLOCK_DIV */
1347         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1348                         regm_dsi_start, regm_dsi_end);
1349         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1350
1351         BUG_ON(cinfo->fint < dsi.fint_min || cinfo->fint > dsi.fint_max);
1352
1353         if (dss_has_feature(FEAT_DSI_PLL_FREQSEL)) {
1354                 f = cinfo->fint < 1000000 ? 0x3 :
1355                         cinfo->fint < 1250000 ? 0x4 :
1356                         cinfo->fint < 1500000 ? 0x5 :
1357                         cinfo->fint < 1750000 ? 0x6 :
1358                         0x7;
1359         }
1360
1361         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1362
1363         if (dss_has_feature(FEAT_DSI_PLL_FREQSEL))
1364                 l = FLD_MOD(l, f, 4, 1);        /* DSI_PLL_FREQSEL */
1365         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1366                         11, 11);                /* DSI_PLL_CLKSEL */
1367         l = FLD_MOD(l, cinfo->highfreq,
1368                         12, 12);                /* DSI_PLL_HIGHFREQ */
1369         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1370         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1371         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1372         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1373
1374         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1375
1376         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1377                 DSSERR("dsi pll go bit not going down.\n");
1378                 r = -EIO;
1379                 goto err;
1380         }
1381
1382         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1383                 DSSERR("cannot lock PLL\n");
1384                 r = -EIO;
1385                 goto err;
1386         }
1387
1388         dsi.pll_locked = 1;
1389
1390         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1391         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1392         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1393         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1394         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1395         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1396         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1397         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1398         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1399         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1400         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1401         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1402         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1403         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1404         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1405         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1406
1407         DSSDBG("PLL config done\n");
1408 err:
1409         return r;
1410 }
1411
1412 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1413                 bool enable_hsdiv)
1414 {
1415         int r = 0;
1416         enum dsi_pll_power_state pwstate;
1417
1418         DSSDBG("PLL init\n");
1419
1420         if (dsi.vdds_dsi_reg == NULL) {
1421                 struct regulator *vdds_dsi;
1422
1423                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
1424
1425                 if (IS_ERR(vdds_dsi)) {
1426                         DSSERR("can't get VDDS_DSI regulator\n");
1427                         return PTR_ERR(vdds_dsi);
1428                 }
1429
1430                 dsi.vdds_dsi_reg = vdds_dsi;
1431         }
1432
1433         enable_clocks(1);
1434         dsi_enable_pll_clock(1);
1435
1436         r = regulator_enable(dsi.vdds_dsi_reg);
1437         if (r)
1438                 goto err0;
1439
1440         /* XXX PLL does not come out of reset without this... */
1441         dispc_pck_free_enable(1);
1442
1443         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1444                 DSSERR("PLL not coming out of reset.\n");
1445                 r = -ENODEV;
1446                 dispc_pck_free_enable(0);
1447                 goto err1;
1448         }
1449
1450         /* XXX ... but if left on, we get problems when planes do not
1451          * fill the whole display. No idea about this */
1452         dispc_pck_free_enable(0);
1453
1454         if (enable_hsclk && enable_hsdiv)
1455                 pwstate = DSI_PLL_POWER_ON_ALL;
1456         else if (enable_hsclk)
1457                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1458         else if (enable_hsdiv)
1459                 pwstate = DSI_PLL_POWER_ON_DIV;
1460         else
1461                 pwstate = DSI_PLL_POWER_OFF;
1462
1463         r = dsi_pll_power(pwstate);
1464
1465         if (r)
1466                 goto err1;
1467
1468         DSSDBG("PLL init done\n");
1469
1470         return 0;
1471 err1:
1472         regulator_disable(dsi.vdds_dsi_reg);
1473 err0:
1474         enable_clocks(0);
1475         dsi_enable_pll_clock(0);
1476         return r;
1477 }
1478
1479 void dsi_pll_uninit(void)
1480 {
1481         enable_clocks(0);
1482         dsi_enable_pll_clock(0);
1483
1484         dsi.pll_locked = 0;
1485         dsi_pll_power(DSI_PLL_POWER_OFF);
1486         regulator_disable(dsi.vdds_dsi_reg);
1487         DSSDBG("PLL uninit done\n");
1488 }
1489
1490 void dsi_dump_clocks(struct seq_file *s)
1491 {
1492         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1493         enum omap_dss_clk_source dispc_clk_src, dsi_clk_src;
1494
1495         dispc_clk_src = dss_get_dispc_clk_source();
1496         dsi_clk_src = dss_get_dsi_clk_source();
1497
1498         enable_clocks(1);
1499
1500         seq_printf(s,   "- DSI PLL -\n");
1501
1502         seq_printf(s,   "dsi pll source = %s\n",
1503                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree");
1504
1505         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1506
1507         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1508                         cinfo->clkin4ddr, cinfo->regm);
1509
1510         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1511                         dss_get_generic_clk_source_name(dispc_clk_src),
1512                         dss_feat_get_clk_source_name(dispc_clk_src),
1513                         cinfo->dsi_pll_hsdiv_dispc_clk,
1514                         cinfo->regm_dispc,
1515                         dispc_clk_src == OMAP_DSS_CLK_SRC_FCK ?
1516                         "off" : "on");
1517
1518         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1519                         dss_get_generic_clk_source_name(dsi_clk_src),
1520                         dss_feat_get_clk_source_name(dsi_clk_src),
1521                         cinfo->dsi_pll_hsdiv_dsi_clk,
1522                         cinfo->regm_dsi,
1523                         dsi_clk_src == OMAP_DSS_CLK_SRC_FCK ?
1524                         "off" : "on");
1525
1526         seq_printf(s,   "- DSI -\n");
1527
1528         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1529                         dss_get_generic_clk_source_name(dsi_clk_src),
1530                         dss_feat_get_clk_source_name(dsi_clk_src));
1531
1532         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1533
1534         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1535                         cinfo->clkin4ddr / 4);
1536
1537         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1538
1539         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1540
1541         seq_printf(s,   "VP_CLK\t\t%lu\n"
1542                         "VP_PCLK\t\t%lu\n",
1543                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1544                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1545
1546         enable_clocks(0);
1547 }
1548
1549 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1550 void dsi_dump_irqs(struct seq_file *s)
1551 {
1552         unsigned long flags;
1553         struct dsi_irq_stats stats;
1554
1555         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1556
1557         stats = dsi.irq_stats;
1558         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1559         dsi.irq_stats.last_reset = jiffies;
1560
1561         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1562
1563         seq_printf(s, "period %u ms\n",
1564                         jiffies_to_msecs(jiffies - stats.last_reset));
1565
1566         seq_printf(s, "irqs %d\n", stats.irq_count);
1567 #define PIS(x) \
1568         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1569
1570         seq_printf(s, "-- DSI interrupts --\n");
1571         PIS(VC0);
1572         PIS(VC1);
1573         PIS(VC2);
1574         PIS(VC3);
1575         PIS(WAKEUP);
1576         PIS(RESYNC);
1577         PIS(PLL_LOCK);
1578         PIS(PLL_UNLOCK);
1579         PIS(PLL_RECALL);
1580         PIS(COMPLEXIO_ERR);
1581         PIS(HS_TX_TIMEOUT);
1582         PIS(LP_RX_TIMEOUT);
1583         PIS(TE_TRIGGER);
1584         PIS(ACK_TRIGGER);
1585         PIS(SYNC_LOST);
1586         PIS(LDO_POWER_GOOD);
1587         PIS(TA_TIMEOUT);
1588 #undef PIS
1589
1590 #define PIS(x) \
1591         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1592                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1593                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1594                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1595                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1596
1597         seq_printf(s, "-- VC interrupts --\n");
1598         PIS(CS);
1599         PIS(ECC_CORR);
1600         PIS(PACKET_SENT);
1601         PIS(FIFO_TX_OVF);
1602         PIS(FIFO_RX_OVF);
1603         PIS(BTA);
1604         PIS(ECC_NO_CORR);
1605         PIS(FIFO_TX_UDF);
1606         PIS(PP_BUSY_CHANGE);
1607 #undef PIS
1608
1609 #define PIS(x) \
1610         seq_printf(s, "%-20s %10d\n", #x, \
1611                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1612
1613         seq_printf(s, "-- CIO interrupts --\n");
1614         PIS(ERRSYNCESC1);
1615         PIS(ERRSYNCESC2);
1616         PIS(ERRSYNCESC3);
1617         PIS(ERRESC1);
1618         PIS(ERRESC2);
1619         PIS(ERRESC3);
1620         PIS(ERRCONTROL1);
1621         PIS(ERRCONTROL2);
1622         PIS(ERRCONTROL3);
1623         PIS(STATEULPS1);
1624         PIS(STATEULPS2);
1625         PIS(STATEULPS3);
1626         PIS(ERRCONTENTIONLP0_1);
1627         PIS(ERRCONTENTIONLP1_1);
1628         PIS(ERRCONTENTIONLP0_2);
1629         PIS(ERRCONTENTIONLP1_2);
1630         PIS(ERRCONTENTIONLP0_3);
1631         PIS(ERRCONTENTIONLP1_3);
1632         PIS(ULPSACTIVENOT_ALL0);
1633         PIS(ULPSACTIVENOT_ALL1);
1634 #undef PIS
1635 }
1636 #endif
1637
1638 void dsi_dump_regs(struct seq_file *s)
1639 {
1640 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1641
1642         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1643
1644         DUMPREG(DSI_REVISION);
1645         DUMPREG(DSI_SYSCONFIG);
1646         DUMPREG(DSI_SYSSTATUS);
1647         DUMPREG(DSI_IRQSTATUS);
1648         DUMPREG(DSI_IRQENABLE);
1649         DUMPREG(DSI_CTRL);
1650         DUMPREG(DSI_COMPLEXIO_CFG1);
1651         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1652         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1653         DUMPREG(DSI_CLK_CTRL);
1654         DUMPREG(DSI_TIMING1);
1655         DUMPREG(DSI_TIMING2);
1656         DUMPREG(DSI_VM_TIMING1);
1657         DUMPREG(DSI_VM_TIMING2);
1658         DUMPREG(DSI_VM_TIMING3);
1659         DUMPREG(DSI_CLK_TIMING);
1660         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1661         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1662         DUMPREG(DSI_COMPLEXIO_CFG2);
1663         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1664         DUMPREG(DSI_VM_TIMING4);
1665         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1666         DUMPREG(DSI_VM_TIMING5);
1667         DUMPREG(DSI_VM_TIMING6);
1668         DUMPREG(DSI_VM_TIMING7);
1669         DUMPREG(DSI_STOPCLK_TIMING);
1670
1671         DUMPREG(DSI_VC_CTRL(0));
1672         DUMPREG(DSI_VC_TE(0));
1673         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1674         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1675         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1676         DUMPREG(DSI_VC_IRQSTATUS(0));
1677         DUMPREG(DSI_VC_IRQENABLE(0));
1678
1679         DUMPREG(DSI_VC_CTRL(1));
1680         DUMPREG(DSI_VC_TE(1));
1681         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1682         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1683         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1684         DUMPREG(DSI_VC_IRQSTATUS(1));
1685         DUMPREG(DSI_VC_IRQENABLE(1));
1686
1687         DUMPREG(DSI_VC_CTRL(2));
1688         DUMPREG(DSI_VC_TE(2));
1689         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1690         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1691         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1692         DUMPREG(DSI_VC_IRQSTATUS(2));
1693         DUMPREG(DSI_VC_IRQENABLE(2));
1694
1695         DUMPREG(DSI_VC_CTRL(3));
1696         DUMPREG(DSI_VC_TE(3));
1697         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1698         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1699         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1700         DUMPREG(DSI_VC_IRQSTATUS(3));
1701         DUMPREG(DSI_VC_IRQENABLE(3));
1702
1703         DUMPREG(DSI_DSIPHY_CFG0);
1704         DUMPREG(DSI_DSIPHY_CFG1);
1705         DUMPREG(DSI_DSIPHY_CFG2);
1706         DUMPREG(DSI_DSIPHY_CFG5);
1707
1708         DUMPREG(DSI_PLL_CONTROL);
1709         DUMPREG(DSI_PLL_STATUS);
1710         DUMPREG(DSI_PLL_GO);
1711         DUMPREG(DSI_PLL_CONFIGURATION1);
1712         DUMPREG(DSI_PLL_CONFIGURATION2);
1713
1714         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1715 #undef DUMPREG
1716 }
1717
1718 enum dsi_complexio_power_state {
1719         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1720         DSI_COMPLEXIO_POWER_ON          = 0x1,
1721         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1722 };
1723
1724 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1725 {
1726         int t = 0;
1727
1728         /* PWR_CMD */
1729         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1730
1731         /* PWR_STATUS */
1732         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1733                 if (++t > 1000) {
1734                         DSSERR("failed to set complexio power state to "
1735                                         "%d\n", state);
1736                         return -ENODEV;
1737                 }
1738                 udelay(1);
1739         }
1740
1741         return 0;
1742 }
1743
1744 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1745 {
1746         u32 r;
1747
1748         int clk_lane   = dssdev->phy.dsi.clk_lane;
1749         int data1_lane = dssdev->phy.dsi.data1_lane;
1750         int data2_lane = dssdev->phy.dsi.data2_lane;
1751         int clk_pol    = dssdev->phy.dsi.clk_pol;
1752         int data1_pol  = dssdev->phy.dsi.data1_pol;
1753         int data2_pol  = dssdev->phy.dsi.data2_pol;
1754
1755         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1756         r = FLD_MOD(r, clk_lane, 2, 0);
1757         r = FLD_MOD(r, clk_pol, 3, 3);
1758         r = FLD_MOD(r, data1_lane, 6, 4);
1759         r = FLD_MOD(r, data1_pol, 7, 7);
1760         r = FLD_MOD(r, data2_lane, 10, 8);
1761         r = FLD_MOD(r, data2_pol, 11, 11);
1762         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1763
1764         /* The configuration of the DSI complex I/O (number of data lanes,
1765            position, differential order) should not be changed while
1766            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1767            the hardware to take into account a new configuration of the complex
1768            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1769            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1770            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1771            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1772            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1773            DSI complex I/O configuration is unknown. */
1774
1775         /*
1776         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1777         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1778         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1779         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1780         */
1781 }
1782
1783 static inline unsigned ns2ddr(unsigned ns)
1784 {
1785         /* convert time in ns to ddr ticks, rounding up */
1786         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1787         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1788 }
1789
1790 static inline unsigned ddr2ns(unsigned ddr)
1791 {
1792         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1793         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1794 }
1795
1796 static void dsi_complexio_timings(void)
1797 {
1798         u32 r;
1799         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1800         u32 tlpx_half, tclk_trail, tclk_zero;
1801         u32 tclk_prepare;
1802
1803         /* calculate timings */
1804
1805         /* 1 * DDR_CLK = 2 * UI */
1806
1807         /* min 40ns + 4*UI      max 85ns + 6*UI */
1808         ths_prepare = ns2ddr(70) + 2;
1809
1810         /* min 145ns + 10*UI */
1811         ths_prepare_ths_zero = ns2ddr(175) + 2;
1812
1813         /* min max(8*UI, 60ns+4*UI) */
1814         ths_trail = ns2ddr(60) + 5;
1815
1816         /* min 100ns */
1817         ths_exit = ns2ddr(145);
1818
1819         /* tlpx min 50n */
1820         tlpx_half = ns2ddr(25);
1821
1822         /* min 60ns */
1823         tclk_trail = ns2ddr(60) + 2;
1824
1825         /* min 38ns, max 95ns */
1826         tclk_prepare = ns2ddr(65);
1827
1828         /* min tclk-prepare + tclk-zero = 300ns */
1829         tclk_zero = ns2ddr(260);
1830
1831         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1832                 ths_prepare, ddr2ns(ths_prepare),
1833                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1834         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1835                         ths_trail, ddr2ns(ths_trail),
1836                         ths_exit, ddr2ns(ths_exit));
1837
1838         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1839                         "tclk_zero %u (%uns)\n",
1840                         tlpx_half, ddr2ns(tlpx_half),
1841                         tclk_trail, ddr2ns(tclk_trail),
1842                         tclk_zero, ddr2ns(tclk_zero));
1843         DSSDBG("tclk_prepare %u (%uns)\n",
1844                         tclk_prepare, ddr2ns(tclk_prepare));
1845
1846         /* program timings */
1847
1848         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1849         r = FLD_MOD(r, ths_prepare, 31, 24);
1850         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1851         r = FLD_MOD(r, ths_trail, 15, 8);
1852         r = FLD_MOD(r, ths_exit, 7, 0);
1853         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1854
1855         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1856         r = FLD_MOD(r, tlpx_half, 22, 16);
1857         r = FLD_MOD(r, tclk_trail, 15, 8);
1858         r = FLD_MOD(r, tclk_zero, 7, 0);
1859         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1860
1861         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1862         r = FLD_MOD(r, tclk_prepare, 7, 0);
1863         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1864 }
1865
1866
1867 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1868 {
1869         int r = 0;
1870
1871         DSSDBG("dsi_complexio_init\n");
1872
1873         /* A dummy read using the SCP interface to any DSIPHY register is
1874          * required after DSIPHY reset to complete the reset of the DSI complex
1875          * I/O. */
1876         dsi_read_reg(DSI_DSIPHY_CFG5);
1877
1878         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1879                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1880                 r = -ENODEV;
1881                 goto err;
1882         }
1883
1884         dsi_complexio_config(dssdev);
1885
1886         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1887
1888         if (r)
1889                 goto err;
1890
1891         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1892                 DSSERR("ComplexIO not coming out of reset.\n");
1893                 r = -ENODEV;
1894                 goto err;
1895         }
1896
1897         if (dss_has_feature(FEAT_DSI_LDO_STATUS)) {
1898                 if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1899                         DSSERR("ComplexIO LDO power down.\n");
1900                         r = -ENODEV;
1901                         goto err;
1902                 }
1903         }
1904
1905         dsi_complexio_timings();
1906
1907         /*
1908            The configuration of the DSI complex I/O (number of data lanes,
1909            position, differential order) should not be changed while
1910            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1911            hardware to recognize a new configuration of the complex I/O (done
1912            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1913            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1914            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1915            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1916            bit to 1. If the sequence is not followed, the DSi complex I/O
1917            configuration is undetermined.
1918            */
1919         dsi_if_enable(1);
1920         dsi_if_enable(0);
1921         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1922         dsi_if_enable(1);
1923         dsi_if_enable(0);
1924
1925         DSSDBG("CIO init done\n");
1926 err:
1927         return r;
1928 }
1929
1930 static void dsi_complexio_uninit(void)
1931 {
1932         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1933 }
1934
1935 static int _dsi_wait_reset(void)
1936 {
1937         int t = 0;
1938
1939         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1940                 if (++t > 5) {
1941                         DSSERR("soft reset failed\n");
1942                         return -ENODEV;
1943                 }
1944                 udelay(1);
1945         }
1946
1947         return 0;
1948 }
1949
1950 static int _dsi_reset(void)
1951 {
1952         /* Soft reset */
1953         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1954         return _dsi_wait_reset();
1955 }
1956
1957 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1958                 enum fifo_size size3, enum fifo_size size4)
1959 {
1960         u32 r = 0;
1961         int add = 0;
1962         int i;
1963
1964         dsi.vc[0].fifo_size = size1;
1965         dsi.vc[1].fifo_size = size2;
1966         dsi.vc[2].fifo_size = size3;
1967         dsi.vc[3].fifo_size = size4;
1968
1969         for (i = 0; i < 4; i++) {
1970                 u8 v;
1971                 int size = dsi.vc[i].fifo_size;
1972
1973                 if (add + size > 4) {
1974                         DSSERR("Illegal FIFO configuration\n");
1975                         BUG();
1976                 }
1977
1978                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1979                 r |= v << (8 * i);
1980                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1981                 add += size;
1982         }
1983
1984         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1985 }
1986
1987 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1988                 enum fifo_size size3, enum fifo_size size4)
1989 {
1990         u32 r = 0;
1991         int add = 0;
1992         int i;
1993
1994         dsi.vc[0].fifo_size = size1;
1995         dsi.vc[1].fifo_size = size2;
1996         dsi.vc[2].fifo_size = size3;
1997         dsi.vc[3].fifo_size = size4;
1998
1999         for (i = 0; i < 4; i++) {
2000                 u8 v;
2001                 int size = dsi.vc[i].fifo_size;
2002
2003                 if (add + size > 4) {
2004                         DSSERR("Illegal FIFO configuration\n");
2005                         BUG();
2006                 }
2007
2008                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2009                 r |= v << (8 * i);
2010                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
2011                 add += size;
2012         }
2013
2014         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
2015 }
2016
2017 static int dsi_force_tx_stop_mode_io(void)
2018 {
2019         u32 r;
2020
2021         r = dsi_read_reg(DSI_TIMING1);
2022         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2023         dsi_write_reg(DSI_TIMING1, r);
2024
2025         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
2026                 DSSERR("TX_STOP bit not going down\n");
2027                 return -EIO;
2028         }
2029
2030         return 0;
2031 }
2032
2033 static bool dsi_vc_is_enabled(int channel)
2034 {
2035         return REG_GET(DSI_VC_CTRL(channel), 0, 0);
2036 }
2037
2038 static void dsi_packet_sent_handler_vp(void *data, u32 mask)
2039 {
2040         const int channel = dsi.update_channel;
2041         u8 bit = dsi.te_enabled ? 30 : 31;
2042
2043         if (REG_GET(DSI_VC_TE(channel), bit, bit) == 0)
2044                 complete((struct completion *)data);
2045 }
2046
2047 static int dsi_sync_vc_vp(int channel)
2048 {
2049         int r = 0;
2050         u8 bit;
2051
2052         DECLARE_COMPLETION_ONSTACK(completion);
2053
2054         bit = dsi.te_enabled ? 30 : 31;
2055
2056         r = dsi_register_isr_vc(channel, dsi_packet_sent_handler_vp,
2057                 &completion, DSI_VC_IRQ_PACKET_SENT);
2058         if (r)
2059                 goto err0;
2060
2061         /* Wait for completion only if TE_EN/TE_START is still set */
2062         if (REG_GET(DSI_VC_TE(channel), bit, bit)) {
2063                 if (wait_for_completion_timeout(&completion,
2064                                 msecs_to_jiffies(10)) == 0) {
2065                         DSSERR("Failed to complete previous frame transfer\n");
2066                         r = -EIO;
2067                         goto err1;
2068                 }
2069         }
2070
2071         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_vp,
2072                 &completion, DSI_VC_IRQ_PACKET_SENT);
2073
2074         return 0;
2075 err1:
2076         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_vp, &completion,
2077                 DSI_VC_IRQ_PACKET_SENT);
2078 err0:
2079         return r;
2080 }
2081
2082 static void dsi_packet_sent_handler_l4(void *data, u32 mask)
2083 {
2084         const int channel = dsi.update_channel;
2085
2086         if (REG_GET(DSI_VC_CTRL(channel), 5, 5) == 0)
2087                 complete((struct completion *)data);
2088 }
2089
2090 static int dsi_sync_vc_l4(int channel)
2091 {
2092         int r = 0;
2093
2094         DECLARE_COMPLETION_ONSTACK(completion);
2095
2096         r = dsi_register_isr_vc(channel, dsi_packet_sent_handler_l4,
2097                 &completion, DSI_VC_IRQ_PACKET_SENT);
2098         if (r)
2099                 goto err0;
2100
2101         /* Wait for completion only if TX_FIFO_NOT_EMPTY is still set */
2102         if (REG_GET(DSI_VC_CTRL(channel), 5, 5)) {
2103                 if (wait_for_completion_timeout(&completion,
2104                                 msecs_to_jiffies(10)) == 0) {
2105                         DSSERR("Failed to complete previous l4 transfer\n");
2106                         r = -EIO;
2107                         goto err1;
2108                 }
2109         }
2110
2111         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_l4,
2112                 &completion, DSI_VC_IRQ_PACKET_SENT);
2113
2114         return 0;
2115 err1:
2116         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_l4,
2117                 &completion, DSI_VC_IRQ_PACKET_SENT);
2118 err0:
2119         return r;
2120 }
2121
2122 static int dsi_sync_vc(int channel)
2123 {
2124         WARN_ON(!dsi_bus_is_locked());
2125
2126         WARN_ON(in_interrupt());
2127
2128         if (!dsi_vc_is_enabled(channel))
2129                 return 0;
2130
2131         switch (dsi.vc[channel].mode) {
2132         case DSI_VC_MODE_VP:
2133                 return dsi_sync_vc_vp(channel);
2134         case DSI_VC_MODE_L4:
2135                 return dsi_sync_vc_l4(channel);
2136         default:
2137                 BUG();
2138         }
2139 }
2140
2141 static int dsi_vc_enable(int channel, bool enable)
2142 {
2143         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
2144                         channel, enable);
2145
2146         enable = enable ? 1 : 0;
2147
2148         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
2149
2150         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
2151                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
2152                         return -EIO;
2153         }
2154
2155         return 0;
2156 }
2157
2158 static void dsi_vc_initial_config(int channel)
2159 {
2160         u32 r;
2161
2162         DSSDBGF("%d", channel);
2163
2164         r = dsi_read_reg(DSI_VC_CTRL(channel));
2165
2166         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
2167                 DSSERR("VC(%d) busy when trying to configure it!\n",
2168                                 channel);
2169
2170         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
2171         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
2172         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
2173         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
2174         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
2175         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
2176         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
2177         if (dss_has_feature(FEAT_DSI_VC_OCP_WIDTH))
2178                 r = FLD_MOD(r, 3, 11, 10);      /* OCP_WIDTH = 32 bit */
2179
2180         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
2181         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
2182
2183         dsi_write_reg(DSI_VC_CTRL(channel), r);
2184 }
2185
2186 static int dsi_vc_config_l4(int channel)
2187 {
2188         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
2189                 return 0;
2190
2191         DSSDBGF("%d", channel);
2192
2193         dsi_sync_vc(channel);
2194
2195         dsi_vc_enable(channel, 0);
2196
2197         /* VC_BUSY */
2198         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2199                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
2200                 return -EIO;
2201         }
2202
2203         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
2204
2205         /* DCS_CMD_ENABLE */
2206         if (dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC))
2207                 REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 30, 30);
2208
2209         dsi_vc_enable(channel, 1);
2210
2211         dsi.vc[channel].mode = DSI_VC_MODE_L4;
2212
2213         return 0;
2214 }
2215
2216 static int dsi_vc_config_vp(int channel)
2217 {
2218         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
2219                 return 0;
2220
2221         DSSDBGF("%d", channel);
2222
2223         dsi_sync_vc(channel);
2224
2225         dsi_vc_enable(channel, 0);
2226
2227         /* VC_BUSY */
2228         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2229                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
2230                 return -EIO;
2231         }
2232
2233         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
2234
2235         /* DCS_CMD_ENABLE */
2236         if (dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC))
2237                 REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 30, 30);
2238
2239         dsi_vc_enable(channel, 1);
2240
2241         dsi.vc[channel].mode = DSI_VC_MODE_VP;
2242
2243         return 0;
2244 }
2245
2246
2247 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
2248 {
2249         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
2250
2251         WARN_ON(!dsi_bus_is_locked());
2252
2253         dsi_vc_enable(channel, 0);
2254         dsi_if_enable(0);
2255
2256         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
2257
2258         dsi_vc_enable(channel, 1);
2259         dsi_if_enable(1);
2260
2261         dsi_force_tx_stop_mode_io();
2262 }
2263 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
2264
2265 static void dsi_vc_flush_long_data(int channel)
2266 {
2267         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2268                 u32 val;
2269                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2270                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
2271                                 (val >> 0) & 0xff,
2272                                 (val >> 8) & 0xff,
2273                                 (val >> 16) & 0xff,
2274                                 (val >> 24) & 0xff);
2275         }
2276 }
2277
2278 static void dsi_show_rx_ack_with_err(u16 err)
2279 {
2280         DSSERR("\tACK with ERROR (%#x):\n", err);
2281         if (err & (1 << 0))
2282                 DSSERR("\t\tSoT Error\n");
2283         if (err & (1 << 1))
2284                 DSSERR("\t\tSoT Sync Error\n");
2285         if (err & (1 << 2))
2286                 DSSERR("\t\tEoT Sync Error\n");
2287         if (err & (1 << 3))
2288                 DSSERR("\t\tEscape Mode Entry Command Error\n");
2289         if (err & (1 << 4))
2290                 DSSERR("\t\tLP Transmit Sync Error\n");
2291         if (err & (1 << 5))
2292                 DSSERR("\t\tHS Receive Timeout Error\n");
2293         if (err & (1 << 6))
2294                 DSSERR("\t\tFalse Control Error\n");
2295         if (err & (1 << 7))
2296                 DSSERR("\t\t(reserved7)\n");
2297         if (err & (1 << 8))
2298                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
2299         if (err & (1 << 9))
2300                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
2301         if (err & (1 << 10))
2302                 DSSERR("\t\tChecksum Error\n");
2303         if (err & (1 << 11))
2304                 DSSERR("\t\tData type not recognized\n");
2305         if (err & (1 << 12))
2306                 DSSERR("\t\tInvalid VC ID\n");
2307         if (err & (1 << 13))
2308                 DSSERR("\t\tInvalid Transmission Length\n");
2309         if (err & (1 << 14))
2310                 DSSERR("\t\t(reserved14)\n");
2311         if (err & (1 << 15))
2312                 DSSERR("\t\tDSI Protocol Violation\n");
2313 }
2314
2315 static u16 dsi_vc_flush_receive_data(int channel)
2316 {
2317         /* RX_FIFO_NOT_EMPTY */
2318         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2319                 u32 val;
2320                 u8 dt;
2321                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2322                 DSSERR("\trawval %#08x\n", val);
2323                 dt = FLD_GET(val, 5, 0);
2324                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2325                         u16 err = FLD_GET(val, 23, 8);
2326                         dsi_show_rx_ack_with_err(err);
2327                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2328                         DSSERR("\tDCS short response, 1 byte: %#x\n",
2329                                         FLD_GET(val, 23, 8));
2330                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2331                         DSSERR("\tDCS short response, 2 byte: %#x\n",
2332                                         FLD_GET(val, 23, 8));
2333                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2334                         DSSERR("\tDCS long response, len %d\n",
2335                                         FLD_GET(val, 23, 8));
2336                         dsi_vc_flush_long_data(channel);
2337                 } else {
2338                         DSSERR("\tunknown datatype 0x%02x\n", dt);
2339                 }
2340         }
2341         return 0;
2342 }
2343
2344 static int dsi_vc_send_bta(int channel)
2345 {
2346         if (dsi.debug_write || dsi.debug_read)
2347                 DSSDBG("dsi_vc_send_bta %d\n", channel);
2348
2349         WARN_ON(!dsi_bus_is_locked());
2350
2351         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2352                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
2353                 dsi_vc_flush_receive_data(channel);
2354         }
2355
2356         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
2357
2358         return 0;
2359 }
2360
2361 int dsi_vc_send_bta_sync(int channel)
2362 {
2363         DECLARE_COMPLETION_ONSTACK(completion);
2364         int r = 0;
2365         u32 err;
2366
2367         r = dsi_register_isr_vc(channel, dsi_completion_handler,
2368                         &completion, DSI_VC_IRQ_BTA);
2369         if (r)
2370                 goto err0;
2371
2372         r = dsi_register_isr(dsi_completion_handler, &completion,
2373                         DSI_IRQ_ERROR_MASK);
2374         if (r)
2375                 goto err1;
2376
2377         r = dsi_vc_send_bta(channel);
2378         if (r)
2379                 goto err2;
2380
2381         if (wait_for_completion_timeout(&completion,
2382                                 msecs_to_jiffies(500)) == 0) {
2383                 DSSERR("Failed to receive BTA\n");
2384                 r = -EIO;
2385                 goto err2;
2386         }
2387
2388         err = dsi_get_errors();
2389         if (err) {
2390                 DSSERR("Error while sending BTA: %x\n", err);
2391                 r = -EIO;
2392                 goto err2;
2393         }
2394 err2:
2395         dsi_unregister_isr(dsi_completion_handler, &completion,
2396                         DSI_IRQ_ERROR_MASK);
2397 err1:
2398         dsi_unregister_isr_vc(channel, dsi_completion_handler,
2399                         &completion, DSI_VC_IRQ_BTA);
2400 err0:
2401         return r;
2402 }
2403 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
2404
2405 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
2406                 u16 len, u8 ecc)
2407 {
2408         u32 val;
2409         u8 data_id;
2410
2411         WARN_ON(!dsi_bus_is_locked());
2412
2413         data_id = data_type | dsi.vc[channel].vc_id << 6;
2414
2415         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
2416                 FLD_VAL(ecc, 31, 24);
2417
2418         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
2419 }
2420
2421 static inline void dsi_vc_write_long_payload(int channel,
2422                 u8 b1, u8 b2, u8 b3, u8 b4)
2423 {
2424         u32 val;
2425
2426         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
2427
2428 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
2429                         b1, b2, b3, b4, val); */
2430
2431         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
2432 }
2433
2434 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
2435                 u8 ecc)
2436 {
2437         /*u32 val; */
2438         int i;
2439         u8 *p;
2440         int r = 0;
2441         u8 b1, b2, b3, b4;
2442
2443         if (dsi.debug_write)
2444                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2445
2446         /* len + header */
2447         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2448                 DSSERR("unable to send long packet: packet too long.\n");
2449                 return -EINVAL;
2450         }
2451
2452         dsi_vc_config_l4(channel);
2453
2454         dsi_vc_write_long_header(channel, data_type, len, ecc);
2455
2456         p = data;
2457         for (i = 0; i < len >> 2; i++) {
2458                 if (dsi.debug_write)
2459                         DSSDBG("\tsending full packet %d\n", i);
2460
2461                 b1 = *p++;
2462                 b2 = *p++;
2463                 b3 = *p++;
2464                 b4 = *p++;
2465
2466                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2467         }
2468
2469         i = len % 4;
2470         if (i) {
2471                 b1 = 0; b2 = 0; b3 = 0;
2472
2473                 if (dsi.debug_write)
2474                         DSSDBG("\tsending remainder bytes %d\n", i);
2475
2476                 switch (i) {
2477                 case 3:
2478                         b1 = *p++;
2479                         b2 = *p++;
2480                         b3 = *p++;
2481                         break;
2482                 case 2:
2483                         b1 = *p++;
2484                         b2 = *p++;
2485                         break;
2486                 case 1:
2487                         b1 = *p++;
2488                         break;
2489                 }
2490
2491                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2492         }
2493
2494         return r;
2495 }
2496
2497 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2498 {
2499         u32 r;
2500         u8 data_id;
2501
2502         WARN_ON(!dsi_bus_is_locked());
2503
2504         if (dsi.debug_write)
2505                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2506                                 channel,
2507                                 data_type, data & 0xff, (data >> 8) & 0xff);
2508
2509         dsi_vc_config_l4(channel);
2510
2511         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2512                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2513                 return -EINVAL;
2514         }
2515
2516         data_id = data_type | dsi.vc[channel].vc_id << 6;
2517
2518         r = (data_id << 0) | (data << 8) | (ecc << 24);
2519
2520         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2521
2522         return 0;
2523 }
2524
2525 int dsi_vc_send_null(int channel)
2526 {
2527         u8 nullpkg[] = {0, 0, 0, 0};
2528         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2529 }
2530 EXPORT_SYMBOL(dsi_vc_send_null);
2531
2532 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2533 {
2534         int r;
2535
2536         BUG_ON(len == 0);
2537
2538         if (len == 1) {
2539                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2540                                 data[0], 0);
2541         } else if (len == 2) {
2542                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2543                                 data[0] | (data[1] << 8), 0);
2544         } else {
2545                 /* 0x39 = DCS Long Write */
2546                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2547                                 data, len, 0);
2548         }
2549
2550         return r;
2551 }
2552 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2553
2554 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2555 {
2556         int r;
2557
2558         r = dsi_vc_dcs_write_nosync(channel, data, len);
2559         if (r)
2560                 goto err;
2561
2562         r = dsi_vc_send_bta_sync(channel);
2563         if (r)
2564                 goto err;
2565
2566         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2567                 DSSERR("rx fifo not empty after write, dumping data:\n");
2568                 dsi_vc_flush_receive_data(channel);
2569                 r = -EIO;
2570                 goto err;
2571         }
2572
2573         return 0;
2574 err:
2575         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2576                         channel, data[0], len);
2577         return r;
2578 }
2579 EXPORT_SYMBOL(dsi_vc_dcs_write);
2580
2581 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2582 {
2583         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2584 }
2585 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2586
2587 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2588 {
2589         u8 buf[2];
2590         buf[0] = dcs_cmd;
2591         buf[1] = param;
2592         return dsi_vc_dcs_write(channel, buf, 2);
2593 }
2594 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2595
2596 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2597 {
2598         u32 val;
2599         u8 dt;
2600         int r;
2601
2602         if (dsi.debug_read)
2603                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2604
2605         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2606         if (r)
2607                 goto err;
2608
2609         r = dsi_vc_send_bta_sync(channel);
2610         if (r)
2611                 goto err;
2612
2613         /* RX_FIFO_NOT_EMPTY */
2614         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2615                 DSSERR("RX fifo empty when trying to read.\n");
2616                 r = -EIO;
2617                 goto err;
2618         }
2619
2620         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2621         if (dsi.debug_read)
2622                 DSSDBG("\theader: %08x\n", val);
2623         dt = FLD_GET(val, 5, 0);
2624         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2625                 u16 err = FLD_GET(val, 23, 8);
2626                 dsi_show_rx_ack_with_err(err);
2627                 r = -EIO;
2628                 goto err;
2629
2630         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2631                 u8 data = FLD_GET(val, 15, 8);
2632                 if (dsi.debug_read)
2633                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2634
2635                 if (buflen < 1) {
2636                         r = -EIO;
2637                         goto err;
2638                 }
2639
2640                 buf[0] = data;
2641
2642                 return 1;
2643         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2644                 u16 data = FLD_GET(val, 23, 8);
2645                 if (dsi.debug_read)
2646                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2647
2648                 if (buflen < 2) {
2649                         r = -EIO;
2650                         goto err;
2651                 }
2652
2653                 buf[0] = data & 0xff;
2654                 buf[1] = (data >> 8) & 0xff;
2655
2656                 return 2;
2657         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2658                 int w;
2659                 int len = FLD_GET(val, 23, 8);
2660                 if (dsi.debug_read)
2661                         DSSDBG("\tDCS long response, len %d\n", len);
2662
2663                 if (len > buflen) {
2664                         r = -EIO;
2665                         goto err;
2666                 }
2667
2668                 /* two byte checksum ends the packet, not included in len */
2669                 for (w = 0; w < len + 2;) {
2670                         int b;
2671                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2672                         if (dsi.debug_read)
2673                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2674                                                 (val >> 0) & 0xff,
2675                                                 (val >> 8) & 0xff,
2676                                                 (val >> 16) & 0xff,
2677                                                 (val >> 24) & 0xff);
2678
2679                         for (b = 0; b < 4; ++b) {
2680                                 if (w < len)
2681                                         buf[w] = (val >> (b * 8)) & 0xff;
2682                                 /* we discard the 2 byte checksum */
2683                                 ++w;
2684                         }
2685                 }
2686
2687                 return len;
2688         } else {
2689                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2690                 r = -EIO;
2691                 goto err;
2692         }
2693
2694         BUG();
2695 err:
2696         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2697                         channel, dcs_cmd);
2698         return r;
2699
2700 }
2701 EXPORT_SYMBOL(dsi_vc_dcs_read);
2702
2703 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2704 {
2705         int r;
2706
2707         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2708
2709         if (r < 0)
2710                 return r;
2711
2712         if (r != 1)
2713                 return -EIO;
2714
2715         return 0;
2716 }
2717 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2718
2719 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2720 {
2721         u8 buf[2];
2722         int r;
2723
2724         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2725
2726         if (r < 0)
2727                 return r;
2728
2729         if (r != 2)
2730                 return -EIO;
2731
2732         *data1 = buf[0];
2733         *data2 = buf[1];
2734
2735         return 0;
2736 }
2737 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2738
2739 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2740 {
2741         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2742                         len, 0);
2743 }
2744 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2745
2746 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2747 {
2748         unsigned long fck;
2749         unsigned long total_ticks;
2750         u32 r;
2751
2752         BUG_ON(ticks > 0x1fff);
2753
2754         /* ticks in DSI_FCK */
2755         fck = dsi_fclk_rate();
2756
2757         r = dsi_read_reg(DSI_TIMING2);
2758         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2759         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2760         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2761         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2762         dsi_write_reg(DSI_TIMING2, r);
2763
2764         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2765
2766         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2767                         total_ticks,
2768                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2769                         (total_ticks * 1000) / (fck / 1000 / 1000));
2770 }
2771
2772 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2773 {
2774         unsigned long fck;
2775         unsigned long total_ticks;
2776         u32 r;
2777
2778         BUG_ON(ticks > 0x1fff);
2779
2780         /* ticks in DSI_FCK */
2781         fck = dsi_fclk_rate();
2782
2783         r = dsi_read_reg(DSI_TIMING1);
2784         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2785         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2786         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2787         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2788         dsi_write_reg(DSI_TIMING1, r);
2789
2790         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2791
2792         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2793                         total_ticks,
2794                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2795                         (total_ticks * 1000) / (fck / 1000 / 1000));
2796 }
2797
2798 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2799 {
2800         unsigned long fck;
2801         unsigned long total_ticks;
2802         u32 r;
2803
2804         BUG_ON(ticks > 0x1fff);
2805
2806         /* ticks in DSI_FCK */
2807         fck = dsi_fclk_rate();
2808
2809         r = dsi_read_reg(DSI_TIMING1);
2810         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2811         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2812         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2813         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2814         dsi_write_reg(DSI_TIMING1, r);
2815
2816         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2817
2818         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2819                         total_ticks,
2820                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2821                         (total_ticks * 1000) / (fck / 1000 / 1000));
2822 }
2823
2824 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2825 {
2826         unsigned long fck;
2827         unsigned long total_ticks;
2828         u32 r;
2829
2830         BUG_ON(ticks > 0x1fff);
2831
2832         /* ticks in TxByteClkHS */
2833         fck = dsi_get_txbyteclkhs();
2834
2835         r = dsi_read_reg(DSI_TIMING2);
2836         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2837         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2838         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2839         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2840         dsi_write_reg(DSI_TIMING2, r);
2841
2842         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2843
2844         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2845                         total_ticks,
2846                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2847                         (total_ticks * 1000) / (fck / 1000 / 1000));
2848 }
2849 static int dsi_proto_config(struct omap_dss_device *dssdev)
2850 {
2851         u32 r;
2852         int buswidth = 0;
2853
2854         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2855                         DSI_FIFO_SIZE_32,
2856                         DSI_FIFO_SIZE_32,
2857                         DSI_FIFO_SIZE_32);
2858
2859         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2860                         DSI_FIFO_SIZE_32,
2861                         DSI_FIFO_SIZE_32,
2862                         DSI_FIFO_SIZE_32);
2863
2864         /* XXX what values for the timeouts? */
2865         dsi_set_stop_state_counter(0x1000, false, false);
2866         dsi_set_ta_timeout(0x1fff, true, true);
2867         dsi_set_lp_rx_timeout(0x1fff, true, true);
2868         dsi_set_hs_tx_timeout(0x1fff, true, true);
2869
2870         switch (dssdev->ctrl.pixel_size) {
2871         case 16:
2872                 buswidth = 0;
2873                 break;
2874         case 18:
2875                 buswidth = 1;
2876                 break;
2877         case 24:
2878                 buswidth = 2;
2879                 break;
2880         default:
2881                 BUG();
2882         }
2883
2884         r = dsi_read_reg(DSI_CTRL);
2885         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2886         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2887         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2888         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2889         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2890         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2891         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2892         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2893         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2894         if (!dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC)) {
2895                 r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2896                 /* DCS_CMD_CODE, 1=start, 0=continue */
2897                 r = FLD_MOD(r, 0, 25, 25);
2898         }
2899
2900         dsi_write_reg(DSI_CTRL, r);
2901
2902         dsi_vc_initial_config(0);
2903         dsi_vc_initial_config(1);
2904         dsi_vc_initial_config(2);
2905         dsi_vc_initial_config(3);
2906
2907         return 0;
2908 }
2909
2910 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2911 {
2912         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2913         unsigned tclk_pre, tclk_post;
2914         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2915         unsigned ths_trail, ths_exit;
2916         unsigned ddr_clk_pre, ddr_clk_post;
2917         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2918         unsigned ths_eot;
2919         u32 r;
2920
2921         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2922         ths_prepare = FLD_GET(r, 31, 24);
2923         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2924         ths_zero = ths_prepare_ths_zero - ths_prepare;
2925         ths_trail = FLD_GET(r, 15, 8);
2926         ths_exit = FLD_GET(r, 7, 0);
2927
2928         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2929         tlpx = FLD_GET(r, 22, 16) * 2;
2930         tclk_trail = FLD_GET(r, 15, 8);
2931         tclk_zero = FLD_GET(r, 7, 0);
2932
2933         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2934         tclk_prepare = FLD_GET(r, 7, 0);
2935
2936         /* min 8*UI */
2937         tclk_pre = 20;
2938         /* min 60ns + 52*UI */
2939         tclk_post = ns2ddr(60) + 26;
2940
2941         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2942         if (dssdev->phy.dsi.data1_lane != 0 &&
2943                         dssdev->phy.dsi.data2_lane != 0)
2944                 ths_eot = 2;
2945         else
2946                 ths_eot = 4;
2947
2948         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2949                         4);
2950         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2951
2952         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2953         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2954
2955         r = dsi_read_reg(DSI_CLK_TIMING);
2956         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2957         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2958         dsi_write_reg(DSI_CLK_TIMING, r);
2959
2960         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2961                         ddr_clk_pre,
2962                         ddr_clk_post);
2963
2964         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2965                 DIV_ROUND_UP(ths_prepare, 4) +
2966                 DIV_ROUND_UP(ths_zero + 3, 4);
2967
2968         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2969
2970         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2971                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2972         dsi_write_reg(DSI_VM_TIMING7, r);
2973
2974         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2975                         enter_hs_mode_lat, exit_hs_mode_lat);
2976 }
2977
2978
2979 #define DSI_DECL_VARS \
2980         int __dsi_cb = 0; u32 __dsi_cv = 0;
2981
2982 #define DSI_FLUSH(ch) \
2983         if (__dsi_cb > 0) { \
2984                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2985                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2986                 __dsi_cb = __dsi_cv = 0; \
2987         }
2988
2989 #define DSI_PUSH(ch, data) \
2990         do { \
2991                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2992                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2993                 if (++__dsi_cb > 3) \
2994                         DSI_FLUSH(ch); \
2995         } while (0)
2996
2997 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2998                         int x, int y, int w, int h)
2999 {
3000         /* Note: supports only 24bit colors in 32bit container */
3001         int first = 1;
3002         int fifo_stalls = 0;
3003         int max_dsi_packet_size;
3004         int max_data_per_packet;
3005         int max_pixels_per_packet;
3006         int pixels_left;
3007         int bytespp = dssdev->ctrl.pixel_size / 8;
3008         int scr_width;
3009         u32 __iomem *data;
3010         int start_offset;
3011         int horiz_inc;
3012         int current_x;
3013         struct omap_overlay *ovl;
3014
3015         debug_irq = 0;
3016
3017         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
3018                         x, y, w, h);
3019
3020         ovl = dssdev->manager->overlays[0];
3021
3022         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
3023                 return -EINVAL;
3024
3025         if (dssdev->ctrl.pixel_size != 24)
3026                 return -EINVAL;
3027
3028         scr_width = ovl->info.screen_width;
3029         data = ovl->info.vaddr;
3030
3031         start_offset = scr_width * y + x;
3032         horiz_inc = scr_width - w;
3033         current_x = x;
3034
3035         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
3036          * in fifo */
3037
3038         /* When using CPU, max long packet size is TX buffer size */
3039         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
3040
3041         /* we seem to get better perf if we divide the tx fifo to half,
3042            and while the other half is being sent, we fill the other half
3043            max_dsi_packet_size /= 2; */
3044
3045         max_data_per_packet = max_dsi_packet_size - 4 - 1;
3046
3047         max_pixels_per_packet = max_data_per_packet / bytespp;
3048
3049         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
3050
3051         pixels_left = w * h;
3052
3053         DSSDBG("total pixels %d\n", pixels_left);
3054
3055         data += start_offset;
3056
3057         while (pixels_left > 0) {
3058                 /* 0x2c = write_memory_start */
3059                 /* 0x3c = write_memory_continue */
3060                 u8 dcs_cmd = first ? 0x2c : 0x3c;
3061                 int pixels;
3062                 DSI_DECL_VARS;
3063                 first = 0;
3064
3065 #if 1
3066                 /* using fifo not empty */
3067                 /* TX_FIFO_NOT_EMPTY */
3068                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
3069                         fifo_stalls++;
3070                         if (fifo_stalls > 0xfffff) {
3071                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3072                                                 pixels_left);
3073                                 dsi_if_enable(0);
3074                                 return -EIO;
3075                         }
3076                         udelay(1);
3077                 }
3078 #elif 1
3079                 /* using fifo emptiness */
3080                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
3081                                 max_dsi_packet_size) {
3082                         fifo_stalls++;
3083                         if (fifo_stalls > 0xfffff) {
3084                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3085                                                pixels_left);
3086                                 dsi_if_enable(0);
3087                                 return -EIO;
3088                         }
3089                 }
3090 #else
3091                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
3092                         fifo_stalls++;
3093                         if (fifo_stalls > 0xfffff) {
3094                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3095                                                pixels_left);
3096                                 dsi_if_enable(0);
3097                                 return -EIO;
3098                         }
3099                 }
3100 #endif
3101                 pixels = min(max_pixels_per_packet, pixels_left);
3102
3103                 pixels_left -= pixels;
3104
3105                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
3106                                 1 + pixels * bytespp, 0);
3107
3108                 DSI_PUSH(0, dcs_cmd);
3109
3110                 while (pixels-- > 0) {
3111                         u32 pix = __raw_readl(data++);
3112
3113                         DSI_PUSH(0, (pix >> 16) & 0xff);
3114                         DSI_PUSH(0, (pix >> 8) & 0xff);
3115                         DSI_PUSH(0, (pix >> 0) & 0xff);
3116
3117                         current_x++;
3118                         if (current_x == x+w) {
3119                                 current_x = x;
3120                                 data += horiz_inc;
3121                         }
3122                 }
3123
3124                 DSI_FLUSH(0);
3125         }
3126
3127         return 0;
3128 }
3129
3130 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
3131                 u16 x, u16 y, u16 w, u16 h)
3132 {
3133         unsigned bytespp;
3134         unsigned bytespl;
3135         unsigned bytespf;
3136         unsigned total_len;
3137         unsigned packet_payload;
3138         unsigned packet_len;
3139         u32 l;
3140         int r;
3141         const unsigned channel = dsi.update_channel;
3142         /* line buffer is 1024 x 24bits */
3143         /* XXX: for some reason using full buffer size causes considerable TX
3144          * slowdown with update sizes that fill the whole buffer */
3145         const unsigned line_buf_size = 1023 * 3;
3146
3147         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
3148                         x, y, w, h);
3149
3150         dsi_vc_config_vp(channel);
3151
3152         bytespp = dssdev->ctrl.pixel_size / 8;
3153         bytespl = w * bytespp;
3154         bytespf = bytespl * h;
3155
3156         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
3157          * number of lines in a packet.  See errata about VP_CLK_RATIO */
3158
3159         if (bytespf < line_buf_size)
3160                 packet_payload = bytespf;
3161         else
3162                 packet_payload = (line_buf_size) / bytespl * bytespl;
3163
3164         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
3165         total_len = (bytespf / packet_payload) * packet_len;
3166
3167         if (bytespf % packet_payload)
3168                 total_len += (bytespf % packet_payload) + 1;
3169
3170         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
3171         dsi_write_reg(DSI_VC_TE(channel), l);
3172
3173         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
3174
3175         if (dsi.te_enabled)
3176                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
3177         else
3178                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
3179         dsi_write_reg(DSI_VC_TE(channel), l);
3180
3181         /* We put SIDLEMODE to no-idle for the duration of the transfer,
3182          * because DSS interrupts are not capable of waking up the CPU and the
3183          * framedone interrupt could be delayed for quite a long time. I think
3184          * the same goes for any DSS interrupts, but for some reason I have not
3185          * seen the problem anywhere else than here.
3186          */
3187         dispc_disable_sidle();
3188
3189         dsi_perf_mark_start();
3190
3191         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
3192                         msecs_to_jiffies(250));
3193         BUG_ON(r == 0);
3194
3195         dss_start_update(dssdev);
3196
3197         if (dsi.te_enabled) {
3198                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
3199                  * for TE is longer than the timer allows */
3200                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
3201
3202                 dsi_vc_send_bta(channel);
3203
3204 #ifdef DSI_CATCH_MISSING_TE
3205                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
3206 #endif
3207         }
3208 }
3209
3210 #ifdef DSI_CATCH_MISSING_TE
3211 static void dsi_te_timeout(unsigned long arg)
3212 {
3213         DSSERR("TE not received for 250ms!\n");
3214 }
3215 #endif
3216
3217 static void dsi_handle_framedone(int error)
3218 {
3219         /* SIDLEMODE back to smart-idle */
3220         dispc_enable_sidle();
3221
3222         if (dsi.te_enabled) {
3223                 /* enable LP_RX_TO again after the TE */
3224                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3225         }
3226
3227         dsi.framedone_callback(error, dsi.framedone_data);
3228
3229         if (!error)
3230                 dsi_perf_show("DISPC");
3231 }
3232
3233 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
3234 {
3235         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
3236          * 250ms which would conflict with this timeout work. What should be
3237          * done is first cancel the transfer on the HW, and then cancel the
3238          * possibly scheduled framedone work. However, cancelling the transfer
3239          * on the HW is buggy, and would probably require resetting the whole
3240          * DSI */
3241
3242         DSSERR("Framedone not received for 250ms!\n");
3243
3244         dsi_handle_framedone(-ETIMEDOUT);
3245 }
3246
3247 static void dsi_framedone_irq_callback(void *data, u32 mask)
3248 {
3249         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
3250          * turns itself off. However, DSI still has the pixels in its buffers,
3251          * and is sending the data.
3252          */
3253
3254         __cancel_delayed_work(&dsi.framedone_timeout_work);
3255
3256         dsi_handle_framedone(0);
3257
3258 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
3259         dispc_fake_vsync_irq();
3260 #endif
3261 }
3262
3263 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
3264                                     u16 *x, u16 *y, u16 *w, u16 *h,
3265                                     bool enlarge_update_area)
3266 {
3267         u16 dw, dh;
3268
3269         dssdev->driver->get_resolution(dssdev, &dw, &dh);
3270
3271         if  (*x > dw || *y > dh)
3272                 return -EINVAL;
3273
3274         if (*x + *w > dw)
3275                 return -EINVAL;
3276
3277         if (*y + *h > dh)
3278                 return -EINVAL;
3279
3280         if (*w == 1)
3281                 return -EINVAL;
3282
3283         if (*w == 0 || *h == 0)
3284                 return -EINVAL;
3285
3286         dsi_perf_mark_setup();
3287
3288         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3289                 dss_setup_partial_planes(dssdev, x, y, w, h,
3290                                 enlarge_update_area);
3291                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
3292         }
3293
3294         return 0;
3295 }
3296 EXPORT_SYMBOL(omap_dsi_prepare_update);
3297
3298 int omap_dsi_update(struct omap_dss_device *dssdev,
3299                 int channel,
3300                 u16 x, u16 y, u16 w, u16 h,
3301                 void (*callback)(int, void *), void *data)
3302 {
3303         dsi.update_channel = channel;
3304
3305         /* OMAP DSS cannot send updates of odd widths.
3306          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
3307          * here to make sure we catch erroneous updates. Otherwise we'll only
3308          * see rather obscure HW error happening, as DSS halts. */
3309         BUG_ON(x % 2 == 1);
3310
3311         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3312                 dsi.framedone_callback = callback;
3313                 dsi.framedone_data = data;
3314
3315                 dsi.update_region.x = x;
3316                 dsi.update_region.y = y;
3317                 dsi.update_region.w = w;
3318                 dsi.update_region.h = h;
3319                 dsi.update_region.device = dssdev;
3320
3321                 dsi_update_screen_dispc(dssdev, x, y, w, h);
3322         } else {
3323                 int r;
3324
3325                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
3326                 if (r)
3327                         return r;
3328
3329                 dsi_perf_show("L4");
3330                 callback(0, data);
3331         }
3332
3333         return 0;
3334 }
3335 EXPORT_SYMBOL(omap_dsi_update);
3336
3337 /* Display funcs */
3338
3339 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
3340 {
3341         int r;
3342
3343         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
3344                         DISPC_IRQ_FRAMEDONE);
3345         if (r) {
3346                 DSSERR("can't get FRAMEDONE irq\n");
3347                 return r;
3348         }
3349
3350         dispc_set_lcd_display_type(dssdev->manager->id,
3351                         OMAP_DSS_LCD_DISPLAY_TFT);
3352
3353         dispc_set_parallel_interface_mode(dssdev->manager->id,
3354                         OMAP_DSS_PARALLELMODE_DSI);
3355         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
3356
3357         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
3358
3359         {
3360                 struct omap_video_timings timings = {
3361                         .hsw            = 1,
3362                         .hfp            = 1,
3363                         .hbp            = 1,
3364                         .vsw            = 1,
3365                         .vfp            = 0,
3366                         .vbp            = 0,
3367                 };
3368
3369                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
3370         }
3371
3372         return 0;
3373 }
3374
3375 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
3376 {
3377         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
3378                         DISPC_IRQ_FRAMEDONE);
3379 }
3380
3381 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
3382 {
3383         struct dsi_clock_info cinfo;
3384         int r;
3385
3386         /* we always use DSS_CLK_SYSCK as input clock */
3387         cinfo.use_sys_clk = true;
3388         cinfo.regn  = dssdev->clocks.dsi.regn;
3389         cinfo.regm  = dssdev->clocks.dsi.regm;
3390         cinfo.regm_dispc = dssdev->clocks.dsi.regm_dispc;
3391         cinfo.regm_dsi = dssdev->clocks.dsi.regm_dsi;
3392         r = dsi_calc_clock_rates(dssdev, &cinfo);
3393         if (r) {
3394                 DSSERR("Failed to calc dsi clocks\n");
3395                 return r;
3396         }
3397
3398         r = dsi_pll_set_clock_div(&cinfo);
3399         if (r) {
3400                 DSSERR("Failed to set dsi clocks\n");
3401                 return r;
3402         }
3403
3404         return 0;
3405 }
3406
3407 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3408 {
3409         struct dispc_clock_info dispc_cinfo;
3410         int r;
3411         unsigned long long fck;
3412
3413         fck = dsi_get_pll_hsdiv_dispc_rate();
3414
3415         dispc_cinfo.lck_div = dssdev->clocks.dispc.channel.lck_div;
3416         dispc_cinfo.pck_div = dssdev->clocks.dispc.channel.pck_div;
3417
3418         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3419         if (r) {
3420                 DSSERR("Failed to calc dispc clocks\n");
3421                 return r;
3422         }
3423
3424         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3425         if (r) {
3426                 DSSERR("Failed to set dispc clocks\n");
3427                 return r;
3428         }
3429
3430         return 0;
3431 }
3432
3433 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3434 {
3435         int r;
3436
3437         /* The SCPClk is required for both PLL and CIO registers on OMAP4 */
3438         /* CIO_CLK_ICG, enable L3 clk to CIO */
3439         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
3440
3441         _dsi_print_reset_status();
3442
3443         r = dsi_pll_init(dssdev, true, true);
3444         if (r)
3445                 goto err0;
3446
3447         r = dsi_configure_dsi_clocks(dssdev);
3448         if (r)
3449                 goto err1;
3450
3451         dss_select_dispc_clk_source(dssdev->clocks.dispc.dispc_fclk_src);
3452         dss_select_dsi_clk_source(dssdev->clocks.dsi.dsi_fclk_src);
3453         dss_select_lcd_clk_source(dssdev->manager->id,
3454                         dssdev->clocks.dispc.channel.lcd_clk_src);
3455
3456         DSSDBG("PLL OK\n");
3457
3458         r = dsi_configure_dispc_clocks(dssdev);
3459         if (r)
3460                 goto err2;
3461
3462         r = dsi_complexio_init(dssdev);
3463         if (r)
3464                 goto err2;
3465
3466         _dsi_print_reset_status();
3467
3468         dsi_proto_timings(dssdev);
3469         dsi_set_lp_clk_divisor(dssdev);
3470
3471         if (1)
3472                 _dsi_print_reset_status();
3473
3474         r = dsi_proto_config(dssdev);
3475         if (r)
3476                 goto err3;
3477
3478         /* enable interface */
3479         dsi_vc_enable(0, 1);
3480         dsi_vc_enable(1, 1);
3481         dsi_vc_enable(2, 1);
3482         dsi_vc_enable(3, 1);
3483         dsi_if_enable(1);
3484         dsi_force_tx_stop_mode_io();
3485
3486         return 0;
3487 err3:
3488         dsi_complexio_uninit();
3489 err2:
3490         dss_select_dispc_clk_source(OMAP_DSS_CLK_SRC_FCK);
3491         dss_select_dsi_clk_source(OMAP_DSS_CLK_SRC_FCK);
3492 err1:
3493         dsi_pll_uninit();
3494 err0:
3495         return r;
3496 }
3497
3498 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3499 {
3500         /* disable interface */
3501         dsi_if_enable(0);
3502         dsi_vc_enable(0, 0);
3503         dsi_vc_enable(1, 0);
3504         dsi_vc_enable(2, 0);
3505         dsi_vc_enable(3, 0);
3506
3507         dss_select_dispc_clk_source(OMAP_DSS_CLK_SRC_FCK);
3508         dss_select_dsi_clk_source(OMAP_DSS_CLK_SRC_FCK);
3509         dsi_complexio_uninit();
3510         dsi_pll_uninit();
3511 }
3512
3513 static int dsi_core_init(void)
3514 {
3515         /* Autoidle */
3516         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3517
3518         /* ENWAKEUP */
3519         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3520
3521         /* SIDLEMODE smart-idle */
3522         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3523
3524         _dsi_initialize_irq();
3525
3526         return 0;
3527 }
3528
3529 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3530 {
3531         int r = 0;
3532
3533         DSSDBG("dsi_display_enable\n");
3534
3535         WARN_ON(!dsi_bus_is_locked());
3536
3537         mutex_lock(&dsi.lock);
3538
3539         r = omap_dss_start_device(dssdev);
3540         if (r) {
3541                 DSSERR("failed to start device\n");
3542                 goto err0;
3543         }
3544
3545         enable_clocks(1);
3546         dsi_enable_pll_clock(1);
3547
3548         r = _dsi_reset();
3549         if (r)
3550                 goto err1;
3551
3552         dsi_core_init();
3553
3554         r = dsi_display_init_dispc(dssdev);
3555         if (r)
3556                 goto err1;
3557
3558         r = dsi_display_init_dsi(dssdev);
3559         if (r)
3560                 goto err2;
3561
3562         mutex_unlock(&dsi.lock);
3563
3564         return 0;
3565
3566 err2:
3567         dsi_display_uninit_dispc(dssdev);
3568 err1:
3569         enable_clocks(0);
3570         dsi_enable_pll_clock(0);
3571         omap_dss_stop_device(dssdev);
3572 err0:
3573         mutex_unlock(&dsi.lock);
3574         DSSDBG("dsi_display_enable FAILED\n");
3575         return r;
3576 }
3577 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3578
3579 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3580 {
3581         DSSDBG("dsi_display_disable\n");
3582
3583         WARN_ON(!dsi_bus_is_locked());
3584
3585         mutex_lock(&dsi.lock);
3586
3587         dsi_display_uninit_dispc(dssdev);
3588
3589         dsi_display_uninit_dsi(dssdev);
3590
3591         enable_clocks(0);
3592         dsi_enable_pll_clock(0);
3593
3594         omap_dss_stop_device(dssdev);
3595
3596         mutex_unlock(&dsi.lock);
3597 }
3598 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3599
3600 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3601 {
3602         dsi.te_enabled = enable;
3603         return 0;
3604 }
3605 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3606
3607 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3608                 u32 fifo_size, enum omap_burst_size *burst_size,
3609                 u32 *fifo_low, u32 *fifo_high)
3610 {
3611         unsigned burst_size_bytes;
3612
3613         *burst_size = OMAP_DSS_BURST_16x32;
3614         burst_size_bytes = 16 * 32 / 8;
3615
3616         *fifo_high = fifo_size - burst_size_bytes;
3617         *fifo_low = fifo_size - burst_size_bytes * 2;
3618 }
3619
3620 int dsi_init_display(struct omap_dss_device *dssdev)
3621 {
3622         DSSDBG("DSI init\n");
3623
3624         /* XXX these should be figured out dynamically */
3625         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3626                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3627
3628         if (dsi.vdds_dsi_reg == NULL) {
3629                 struct regulator *vdds_dsi;
3630
3631                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3632
3633                 if (IS_ERR(vdds_dsi)) {
3634                         DSSERR("can't get VDDS_DSI regulator\n");
3635                         return PTR_ERR(vdds_dsi);
3636                 }
3637
3638                 dsi.vdds_dsi_reg = vdds_dsi;
3639         }
3640
3641         return 0;
3642 }
3643
3644 int omap_dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
3645 {
3646         int i;
3647
3648         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3649                 if (!dsi.vc[i].dssdev) {
3650                         dsi.vc[i].dssdev = dssdev;
3651                         *channel = i;
3652                         return 0;
3653                 }
3654         }
3655
3656         DSSERR("cannot get VC for display %s", dssdev->name);
3657         return -ENOSPC;
3658 }
3659 EXPORT_SYMBOL(omap_dsi_request_vc);
3660
3661 int omap_dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
3662 {
3663         if (vc_id < 0 || vc_id > 3) {
3664                 DSSERR("VC ID out of range\n");
3665                 return -EINVAL;
3666         }
3667
3668         if (channel < 0 || channel > 3) {
3669                 DSSERR("Virtual Channel out of range\n");
3670                 return -EINVAL;
3671         }
3672
3673         if (dsi.vc[channel].dssdev != dssdev) {
3674                 DSSERR("Virtual Channel not allocated to display %s\n",
3675                         dssdev->name);
3676                 return -EINVAL;
3677         }
3678
3679         dsi.vc[channel].vc_id = vc_id;
3680
3681         return 0;
3682 }
3683 EXPORT_SYMBOL(omap_dsi_set_vc_id);
3684
3685 void omap_dsi_release_vc(struct omap_dss_device *dssdev, int channel)
3686 {
3687         if ((channel >= 0 && channel <= 3) &&
3688                 dsi.vc[channel].dssdev == dssdev) {
3689                 dsi.vc[channel].dssdev = NULL;
3690                 dsi.vc[channel].vc_id = 0;
3691         }
3692 }
3693 EXPORT_SYMBOL(omap_dsi_release_vc);
3694
3695 void dsi_wait_pll_hsdiv_dispc_active(void)
3696 {
3697         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3698                 DSSERR("%s (%s) not active\n",
3699                         dss_get_generic_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3700                         dss_feat_get_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3701 }
3702
3703 void dsi_wait_pll_hsdiv_dsi_active(void)
3704 {
3705         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3706                 DSSERR("%s (%s) not active\n",
3707                         dss_get_generic_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3708                         dss_feat_get_clk_source_name(OMAP_DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3709 }
3710
3711 static void dsi_calc_clock_param_ranges(void)
3712 {
3713         dsi.regn_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGN);
3714         dsi.regm_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM);
3715         dsi.regm_dispc_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DISPC);
3716         dsi.regm_dsi_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DSI);
3717         dsi.fint_min = dss_feat_get_param_min(FEAT_PARAM_DSIPLL_FINT);
3718         dsi.fint_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_FINT);
3719         dsi.lpdiv_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_LPDIV);
3720 }
3721
3722 static int dsi_init(struct platform_device *pdev)
3723 {
3724         u32 rev;
3725         int r, i;
3726         struct resource *dsi_mem;
3727
3728         spin_lock_init(&dsi.irq_lock);
3729         spin_lock_init(&dsi.errors_lock);
3730         dsi.errors = 0;
3731
3732 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3733         spin_lock_init(&dsi.irq_stats_lock);
3734         dsi.irq_stats.last_reset = jiffies;
3735 #endif
3736
3737         mutex_init(&dsi.lock);
3738         sema_init(&dsi.bus_lock, 1);
3739
3740         dsi.workqueue = create_singlethread_workqueue("dsi");
3741         if (dsi.workqueue == NULL)
3742                 return -ENOMEM;
3743
3744         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3745                         dsi_framedone_timeout_work_callback);
3746
3747 #ifdef DSI_CATCH_MISSING_TE
3748         init_timer(&dsi.te_timer);
3749         dsi.te_timer.function = dsi_te_timeout;
3750         dsi.te_timer.data = 0;
3751 #endif
3752         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3753         if (!dsi_mem) {
3754                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3755                 r = -EINVAL;
3756                 goto err1;
3757         }
3758         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3759         if (!dsi.base) {
3760                 DSSERR("can't ioremap DSI\n");
3761                 r = -ENOMEM;
3762                 goto err1;
3763         }
3764         dsi.irq = platform_get_irq(dsi.pdev, 0);
3765         if (dsi.irq < 0) {
3766                 DSSERR("platform_get_irq failed\n");
3767                 r = -ENODEV;
3768                 goto err2;
3769         }
3770
3771         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3772                 "OMAP DSI1", dsi.pdev);
3773         if (r < 0) {
3774                 DSSERR("request_irq failed\n");
3775                 goto err2;
3776         }
3777
3778         /* DSI VCs initialization */
3779         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3780                 dsi.vc[i].mode = DSI_VC_MODE_L4;
3781                 dsi.vc[i].dssdev = NULL;
3782                 dsi.vc[i].vc_id = 0;
3783         }
3784
3785         dsi_calc_clock_param_ranges();
3786
3787         enable_clocks(1);
3788
3789         rev = dsi_read_reg(DSI_REVISION);
3790         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3791                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3792
3793         enable_clocks(0);
3794
3795         return 0;
3796 err2:
3797         iounmap(dsi.base);
3798 err1:
3799         destroy_workqueue(dsi.workqueue);
3800         return r;
3801 }
3802
3803 static void dsi_exit(void)
3804 {
3805         if (dsi.vdds_dsi_reg != NULL) {
3806                 regulator_put(dsi.vdds_dsi_reg);
3807                 dsi.vdds_dsi_reg = NULL;
3808         }
3809
3810         free_irq(dsi.irq, dsi.pdev);
3811         iounmap(dsi.base);
3812
3813         destroy_workqueue(dsi.workqueue);
3814
3815         DSSDBG("omap_dsi_exit\n");
3816 }
3817
3818 /* DSI1 HW IP initialisation */
3819 static int omap_dsi1hw_probe(struct platform_device *pdev)
3820 {
3821         int r;
3822         dsi.pdev = pdev;
3823         r = dsi_init(pdev);
3824         if (r) {
3825                 DSSERR("Failed to initialize DSI\n");
3826                 goto err_dsi;
3827         }
3828 err_dsi:
3829         return r;
3830 }
3831
3832 static int omap_dsi1hw_remove(struct platform_device *pdev)
3833 {
3834         dsi_exit();
3835         return 0;
3836 }
3837
3838 static struct platform_driver omap_dsi1hw_driver = {
3839         .probe          = omap_dsi1hw_probe,
3840         .remove         = omap_dsi1hw_remove,
3841         .driver         = {
3842                 .name   = "omapdss_dsi1",
3843                 .owner  = THIS_MODULE,
3844         },
3845 };
3846
3847 int dsi_init_platform_driver(void)
3848 {
3849         return platform_driver_register(&omap_dsi1hw_driver);
3850 }
3851
3852 void dsi_uninit_platform_driver(void)
3853 {
3854         return platform_driver_unregister(&omap_dsi1hw_driver);
3855 }