drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <video/omapdss.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 typedef void (*omap_dsi_isr_t) (void *arg, u32 mask);
 189
 190 #define DSI_MAX_NR_ISRS                2
 191
 192 struct dsi_isr_data {
 193         omap_dsi_isr_t  isr;
 194         void            *arg;
 195         u32             mask;
 196 };
 197
 198 enum fifo_size {
 199         DSI_FIFO_SIZE_0         = 0,
 200         DSI_FIFO_SIZE_32        = 1,
 201         DSI_FIFO_SIZE_64        = 2,
 202         DSI_FIFO_SIZE_96        = 3,
 203         DSI_FIFO_SIZE_128       = 4,
 204 };
 205
 206 enum dsi_vc_mode {
 207         DSI_VC_MODE_L4 = 0,
 208         DSI_VC_MODE_VP,
 209 };
 210
 211 struct dsi_update_region {
 212         u16 x, y, w, h;
 213         struct omap_dss_device *device;
 214 };
 215
 216 struct dsi_irq_stats {
 217         unsigned long last_reset;
 218         unsigned irq_count;
 219         unsigned dsi_irqs[32];
 220         unsigned vc_irqs[4][32];
 221         unsigned cio_irqs[32];
 222 };
 223
 224 struct dsi_isr_tables {
 225         struct dsi_isr_data isr_table[DSI_MAX_NR_ISRS];
 226         struct dsi_isr_data isr_table_vc[4][DSI_MAX_NR_ISRS];
 227         struct dsi_isr_data isr_table_cio[DSI_MAX_NR_ISRS];
 228 };
 229
 230 static struct
 231 {
 232         struct platform_device *pdev;
 233         void __iomem    *base;
 234         int irq;
 235
 236         struct dsi_clock_info current_cinfo;
 237
 238         struct regulator *vdds_dsi_reg;
 239
 240         struct {
 241                 enum dsi_vc_mode mode;
 242                 struct omap_dss_device *dssdev;
 243                 enum fifo_size fifo_size;
 244                 int vc_id;
 245         } vc[4];
 246
 247         struct mutex lock;
 248         struct semaphore bus_lock;
 249
 250         unsigned pll_locked;
 251
 252         spinlock_t irq_lock;
 253         struct dsi_isr_tables isr_tables;
 254         /* space for a copy used by the interrupt handler */
 255         struct dsi_isr_tables isr_tables_copy;
 256
 257         int update_channel;
 258         struct dsi_update_region update_region;
 259
 260         bool te_enabled;
 261
 262         struct workqueue_struct *workqueue;
 263
 264         void (*framedone_callback)(int, void *);
 265         void *framedone_data;
 266
 267         struct delayed_work framedone_timeout_work;
 268
 269 #ifdef DSI_CATCH_MISSING_TE
 270         struct timer_list te_timer;
 271 #endif
 272
 273         unsigned long cache_req_pck;
 274         unsigned long cache_clk_freq;
 275         struct dsi_clock_info cache_cinfo;
 276
 277         u32             errors;
 278         spinlock_t      errors_lock;
 279 #ifdef DEBUG
 280         ktime_t perf_setup_time;
 281         ktime_t perf_start_time;
 282 #endif
 283         int debug_read;
 284         int debug_write;
 285
 286 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 287         spinlock_t irq_stats_lock;
 288         struct dsi_irq_stats irq_stats;
 289 #endif
 290         /* DSI PLL Parameter Ranges */
 291         unsigned long regm_max, regn_max;
 292         unsigned long  regm_dispc_max, regm_dsi_max;
 293         unsigned long  fint_min, fint_max;
 294         unsigned long lpdiv_max;
 295 } dsi;
 296
 297 #ifdef DEBUG
 298 static unsigned int dsi_perf;
 299 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 300 #endif
 301
 302 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 303 {
 304         __raw_writel(val, dsi.base + idx.idx);
 305 }
 306
 307 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 308 {
 309         return __raw_readl(dsi.base + idx.idx);
 310 }
 311
 312
 313 void dsi_save_context(void)
 314 {
 315 }
 316
 317 void dsi_restore_context(void)
 318 {
 319 }
 320
 321 void dsi_bus_lock(void)
 322 {
 323         down(&dsi.bus_lock);
 324 }
 325 EXPORT_SYMBOL(dsi_bus_lock);
 326
 327 void dsi_bus_unlock(void)
 328 {
 329         up(&dsi.bus_lock);
 330 }
 331 EXPORT_SYMBOL(dsi_bus_unlock);
 332
 333 static bool dsi_bus_is_locked(void)
 334 {
 335         return dsi.bus_lock.count == 0;
 336 }
 337
 338 static void dsi_completion_handler(void *data, u32 mask)
 339 {
 340         complete((struct completion *)data);
 341 }
 342
 343 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 344                 int value)
 345 {
 346         int t = 100000;
 347
 348         while (REG_GET(idx, bitnum, bitnum) != value) {
 349                 if (--t == 0)
 350                         return !value;
 351         }
 352
 353         return value;
 354 }
 355
 356 #ifdef DEBUG
 357 static void dsi_perf_mark_setup(void)
 358 {
 359         dsi.perf_setup_time = ktime_get();
 360 }
 361
 362 static void dsi_perf_mark_start(void)
 363 {
 364         dsi.perf_start_time = ktime_get();
 365 }
 366
 367 static void dsi_perf_show(const char *name)
 368 {
 369         ktime_t t, setup_time, trans_time;
 370         u32 total_bytes;
 371         u32 setup_us, trans_us, total_us;
 372
 373         if (!dsi_perf)
 374                 return;
 375
 376         t = ktime_get();
 377
 378         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 379         setup_us = (u32)ktime_to_us(setup_time);
 380         if (setup_us == 0)
 381                 setup_us = 1;
 382
 383         trans_time = ktime_sub(t, dsi.perf_start_time);
 384         trans_us = (u32)ktime_to_us(trans_time);
 385         if (trans_us == 0)
 386                 trans_us = 1;
 387
 388         total_us = setup_us + trans_us;
 389
 390         total_bytes = dsi.update_region.w *
 391                 dsi.update_region.h *
 392                 dsi.update_region.device->ctrl.pixel_size / 8;
 393
 394         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 395                         "%u bytes, %u kbytes/sec\n",
 396                         name,
 397                         setup_us,
 398                         trans_us,
 399                         total_us,
 400                         1000*1000 / total_us,
 401                         total_bytes,
 402                         total_bytes * 1000 / total_us);
 403 }
 404 #else
 405 #define dsi_perf_mark_setup()
 406 #define dsi_perf_mark_start()
 407 #define dsi_perf_show(x)
 408 #endif
 409
 410 static void print_irq_status(u32 status)
 411 {
 412         if (status == 0)
 413                 return;
 414
 415 #ifndef VERBOSE_IRQ
 416         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 417                 return;
 418 #endif
 419         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 420
 421 #define PIS(x) \
 422         if (status & DSI_IRQ_##x) \
 423                 printk(#x " ");
 424 #ifdef VERBOSE_IRQ
 425         PIS(VC0);
 426         PIS(VC1);
 427         PIS(VC2);
 428         PIS(VC3);
 429 #endif
 430         PIS(WAKEUP);
 431         PIS(RESYNC);
 432         PIS(PLL_LOCK);
 433         PIS(PLL_UNLOCK);
 434         PIS(PLL_RECALL);
 435         PIS(COMPLEXIO_ERR);
 436         PIS(HS_TX_TIMEOUT);
 437         PIS(LP_RX_TIMEOUT);
 438         PIS(TE_TRIGGER);
 439         PIS(ACK_TRIGGER);
 440         PIS(SYNC_LOST);
 441         PIS(LDO_POWER_GOOD);
 442         PIS(TA_TIMEOUT);
 443 #undef PIS
 444
 445         printk("\n");
 446 }
 447
 448 static void print_irq_status_vc(int channel, u32 status)
 449 {
 450         if (status == 0)
 451                 return;
 452
 453 #ifndef VERBOSE_IRQ
 454         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 455                 return;
 456 #endif
 457         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 458
 459 #define PIS(x) \
 460         if (status & DSI_VC_IRQ_##x) \
 461                 printk(#x " ");
 462         PIS(CS);
 463         PIS(ECC_CORR);
 464 #ifdef VERBOSE_IRQ
 465         PIS(PACKET_SENT);
 466 #endif
 467         PIS(FIFO_TX_OVF);
 468         PIS(FIFO_RX_OVF);
 469         PIS(BTA);
 470         PIS(ECC_NO_CORR);
 471         PIS(FIFO_TX_UDF);
 472         PIS(PP_BUSY_CHANGE);
 473 #undef PIS
 474         printk("\n");
 475 }
 476
 477 static void print_irq_status_cio(u32 status)
 478 {
 479         if (status == 0)
 480                 return;
 481
 482         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 483
 484 #define PIS(x) \
 485         if (status & DSI_CIO_IRQ_##x) \
 486                 printk(#x " ");
 487         PIS(ERRSYNCESC1);
 488         PIS(ERRSYNCESC2);
 489         PIS(ERRSYNCESC3);
 490         PIS(ERRESC1);
 491         PIS(ERRESC2);
 492         PIS(ERRESC3);
 493         PIS(ERRCONTROL1);
 494         PIS(ERRCONTROL2);
 495         PIS(ERRCONTROL3);
 496         PIS(STATEULPS1);
 497         PIS(STATEULPS2);
 498         PIS(STATEULPS3);
 499         PIS(ERRCONTENTIONLP0_1);
 500         PIS(ERRCONTENTIONLP1_1);
 501         PIS(ERRCONTENTIONLP0_2);
 502         PIS(ERRCONTENTIONLP1_2);
 503         PIS(ERRCONTENTIONLP0_3);
 504         PIS(ERRCONTENTIONLP1_3);
 505         PIS(ULPSACTIVENOT_ALL0);
 506         PIS(ULPSACTIVENOT_ALL1);
 507 #undef PIS
 508
 509         printk("\n");
 510 }
 511
 512 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 513 static void dsi_collect_irq_stats(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 514 {
 515         int i;
 516
 517         spin_lock(&dsi.irq_stats_lock);
 518
 519         dsi.irq_stats.irq_count++;
 520         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 521
 522         for (i = 0; i < 4; ++i)
 523                 dss_collect_irq_stats(vcstatus[i], dsi.irq_stats.vc_irqs[i]);
 524
 525         dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 526
 527         spin_unlock(&dsi.irq_stats_lock);
 528 }
 529 #else
 530 #define dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus)
 531 #endif
 532
 533 static int debug_irq;
 534
 535 static void dsi_handle_irq_errors(u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 536 {
 537         int i;
 538
 539         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 540                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 541                 print_irq_status(irqstatus);
 542                 spin_lock(&dsi.errors_lock);
 543                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 544                 spin_unlock(&dsi.errors_lock);
 545         } else if (debug_irq) {
 546                 print_irq_status(irqstatus);
 547         }
 548
 549         for (i = 0; i < 4; ++i) {
 550                 if (vcstatus[i] & DSI_VC_IRQ_ERROR_MASK) {
 551                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 552                                        i, vcstatus[i]);
 553                         print_irq_status_vc(i, vcstatus[i]);
 554                 } else if (debug_irq) {
 555                         print_irq_status_vc(i, vcstatus[i]);
 556                 }
 557         }
 558
 559         if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 560                 DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 561                 print_irq_status_cio(ciostatus);
 562         } else if (debug_irq) {
 563                 print_irq_status_cio(ciostatus);
 564         }
 565 }
 566
 567 static void dsi_call_isrs(struct dsi_isr_data *isr_array,
 568                 unsigned isr_array_size, u32 irqstatus)
 569 {
 570         struct dsi_isr_data *isr_data;
 571         int i;
 572
 573         for (i = 0; i < isr_array_size; i++) {
 574                 isr_data = &isr_array[i];
 575                 if (isr_data->isr && isr_data->mask & irqstatus)
 576                         isr_data->isr(isr_data->arg, irqstatus);
 577         }
 578 }
 579
 580 static void dsi_handle_isrs(struct dsi_isr_tables *isr_tables,
 581                 u32 irqstatus, u32 *vcstatus, u32 ciostatus)
 582 {
 583         int i;
 584
 585         dsi_call_isrs(isr_tables->isr_table,
 586                         ARRAY_SIZE(isr_tables->isr_table),
 587                         irqstatus);
 588
 589         for (i = 0; i < 4; ++i) {
 590                 if (vcstatus[i] == 0)
 591                         continue;
 592                 dsi_call_isrs(isr_tables->isr_table_vc[i],
 593                                 ARRAY_SIZE(isr_tables->isr_table_vc[i]),
 594                                 vcstatus[i]);
 595         }
 596
 597         if (ciostatus != 0)
 598                 dsi_call_isrs(isr_tables->isr_table_cio,
 599                                 ARRAY_SIZE(isr_tables->isr_table_cio),
 600                                 ciostatus);
 601 }
 602
 603 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 604 {
 605         u32 irqstatus, vcstatus[4], ciostatus;
 606         int i;
 607
 608         spin_lock(&dsi.irq_lock);
 609
 610         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 611
 612         /* IRQ is not for us */
 613         if (!irqstatus) {
 614                 spin_unlock(&dsi.irq_lock);
 615                 return IRQ_NONE;
 616         }
 617
 618         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 619         /* flush posted write */
 620         dsi_read_reg(DSI_IRQSTATUS);
 621
 622         for (i = 0; i < 4; ++i) {
 623                 if ((irqstatus & (1 << i)) == 0) {
 624                         vcstatus[i] = 0;
 625                         continue;
 626                 }
 627
 628                 vcstatus[i] = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 629
 630                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus[i]);
 631                 /* flush posted write */
 632                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 633         }
 634
 635         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 636                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 637
 638                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 639                 /* flush posted write */
 640                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 641         } else {
 642                 ciostatus = 0;
 643         }
 644
 645 #ifdef DSI_CATCH_MISSING_TE
 646         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 647                 del_timer(&dsi.te_timer);
 648 #endif
 649
 650         /* make a copy and unlock, so that isrs can unregister
 651          * themselves */
 652         memcpy(&dsi.isr_tables_copy, &dsi.isr_tables, sizeof(dsi.isr_tables));
 653
 654         spin_unlock(&dsi.irq_lock);
 655
 656         dsi_handle_isrs(&dsi.isr_tables_copy, irqstatus, vcstatus, ciostatus);
 657
 658         dsi_handle_irq_errors(irqstatus, vcstatus, ciostatus);
 659
 660         dsi_collect_irq_stats(irqstatus, vcstatus, ciostatus);
 661
 662         return IRQ_HANDLED;
 663 }
 664
 665 /* dsi.irq_lock has to be locked by the caller */
 666 static void _omap_dsi_configure_irqs(struct dsi_isr_data *isr_array,
 667                 unsigned isr_array_size, u32 default_mask,
 668                 const struct dsi_reg enable_reg,
 669                 const struct dsi_reg status_reg)
 670 {
 671         struct dsi_isr_data *isr_data;
 672         u32 mask;
 673         u32 old_mask;
 674         int i;
 675
 676         mask = default_mask;
 677
 678         for (i = 0; i < isr_array_size; i++) {
 679                 isr_data = &isr_array[i];
 680
 681                 if (isr_data->isr == NULL)
 682                         continue;
 683
 684                 mask |= isr_data->mask;
 685         }
 686
 687         old_mask = dsi_read_reg(enable_reg);
 688         /* clear the irqstatus for newly enabled irqs */
 689         dsi_write_reg(status_reg, (mask ^ old_mask) & mask);
 690         dsi_write_reg(enable_reg, mask);
 691
 692         /* flush posted writes */
 693         dsi_read_reg(enable_reg);
 694         dsi_read_reg(status_reg);
 695 }
 696
 697 /* dsi.irq_lock has to be locked by the caller */
 698 static void _omap_dsi_set_irqs(void)
 699 {
 700         u32 mask = DSI_IRQ_ERROR_MASK;
 701 #ifdef DSI_CATCH_MISSING_TE
 702         mask |= DSI_IRQ_TE_TRIGGER;
 703 #endif
 704         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table,
 705                         ARRAY_SIZE(dsi.isr_tables.isr_table), mask,
 706                         DSI_IRQENABLE, DSI_IRQSTATUS);
 707 }
 708
 709 /* dsi.irq_lock has to be locked by the caller */
 710 static void _omap_dsi_set_irqs_vc(int vc)
 711 {
 712         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_vc[vc],
 713                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[vc]),
 714                         DSI_VC_IRQ_ERROR_MASK,
 715                         DSI_VC_IRQENABLE(vc), DSI_VC_IRQSTATUS(vc));
 716 }
 717
 718 /* dsi.irq_lock has to be locked by the caller */
 719 static void _omap_dsi_set_irqs_cio(void)
 720 {
 721         _omap_dsi_configure_irqs(dsi.isr_tables.isr_table_cio,
 722                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio),
 723                         DSI_CIO_IRQ_ERROR_MASK,
 724                         DSI_COMPLEXIO_IRQ_ENABLE, DSI_COMPLEXIO_IRQ_STATUS);
 725 }
 726
 727 static void _dsi_initialize_irq(void)
 728 {
 729         unsigned long flags;
 730         int vc;
 731
 732         spin_lock_irqsave(&dsi.irq_lock, flags);
 733
 734         memset(&dsi.isr_tables, 0, sizeof(dsi.isr_tables));
 735
 736         _omap_dsi_set_irqs();
 737         for (vc = 0; vc < 4; ++vc)
 738                 _omap_dsi_set_irqs_vc(vc);
 739         _omap_dsi_set_irqs_cio();
 740
 741         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 742 }
 743
 744 static int _dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 745                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 746 {
 747         struct dsi_isr_data *isr_data;
 748         int free_idx;
 749         int i;
 750
 751         BUG_ON(isr == NULL);
 752
 753         /* check for duplicate entry and find a free slot */
 754         free_idx = -1;
 755         for (i = 0; i < isr_array_size; i++) {
 756                 isr_data = &isr_array[i];
 757
 758                 if (isr_data->isr == isr && isr_data->arg == arg &&
 759                                 isr_data->mask == mask) {
 760                         return -EINVAL;
 761                 }
 762
 763                 if (isr_data->isr == NULL && free_idx == -1)
 764                         free_idx = i;
 765         }
 766
 767         if (free_idx == -1)
 768                 return -EBUSY;
 769
 770         isr_data = &isr_array[free_idx];
 771         isr_data->isr = isr;
 772         isr_data->arg = arg;
 773         isr_data->mask = mask;
 774
 775         return 0;
 776 }
 777
 778 static int _dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask,
 779                 struct dsi_isr_data *isr_array, unsigned isr_array_size)
 780 {
 781         struct dsi_isr_data *isr_data;
 782         int i;
 783
 784         for (i = 0; i < isr_array_size; i++) {
 785                 isr_data = &isr_array[i];
 786                 if (isr_data->isr != isr || isr_data->arg != arg ||
 787                                 isr_data->mask != mask)
 788                         continue;
 789
 790                 isr_data->isr = NULL;
 791                 isr_data->arg = NULL;
 792                 isr_data->mask = 0;
 793
 794                 return 0;
 795         }
 796
 797         return -EINVAL;
 798 }
 799
 800 static int dsi_register_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 801 {
 802         unsigned long flags;
 803         int r;
 804
 805         spin_lock_irqsave(&dsi.irq_lock, flags);
 806
 807         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 808                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 809
 810         if (r == 0)
 811                 _omap_dsi_set_irqs();
 812
 813         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 814
 815         return r;
 816 }
 817
 818 static int dsi_unregister_isr(omap_dsi_isr_t isr, void *arg, u32 mask)
 819 {
 820         unsigned long flags;
 821         int r;
 822
 823         spin_lock_irqsave(&dsi.irq_lock, flags);
 824
 825         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table,
 826                         ARRAY_SIZE(dsi.isr_tables.isr_table));
 827
 828         if (r == 0)
 829                 _omap_dsi_set_irqs();
 830
 831         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 832
 833         return r;
 834 }
 835
 836 static int dsi_register_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 837                 u32 mask)
 838 {
 839         unsigned long flags;
 840         int r;
 841
 842         spin_lock_irqsave(&dsi.irq_lock, flags);
 843
 844         r = _dsi_register_isr(isr, arg, mask,
 845                         dsi.isr_tables.isr_table_vc[channel],
 846                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 847
 848         if (r == 0)
 849                 _omap_dsi_set_irqs_vc(channel);
 850
 851         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 852
 853         return r;
 854 }
 855
 856 static int dsi_unregister_isr_vc(int channel, omap_dsi_isr_t isr, void *arg,
 857                 u32 mask)
 858 {
 859         unsigned long flags;
 860         int r;
 861
 862         spin_lock_irqsave(&dsi.irq_lock, flags);
 863
 864         r = _dsi_unregister_isr(isr, arg, mask,
 865                         dsi.isr_tables.isr_table_vc[channel],
 866                         ARRAY_SIZE(dsi.isr_tables.isr_table_vc[channel]));
 867
 868         if (r == 0)
 869                 _omap_dsi_set_irqs_vc(channel);
 870
 871         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 872
 873         return r;
 874 }
 875
 876 static int dsi_register_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 877 {
 878         unsigned long flags;
 879         int r;
 880
 881         spin_lock_irqsave(&dsi.irq_lock, flags);
 882
 883         r = _dsi_register_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 884                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 885
 886         if (r == 0)
 887                 _omap_dsi_set_irqs_cio();
 888
 889         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 890
 891         return r;
 892 }
 893
 894 static int dsi_unregister_isr_cio(omap_dsi_isr_t isr, void *arg, u32 mask)
 895 {
 896         unsigned long flags;
 897         int r;
 898
 899         spin_lock_irqsave(&dsi.irq_lock, flags);
 900
 901         r = _dsi_unregister_isr(isr, arg, mask, dsi.isr_tables.isr_table_cio,
 902                         ARRAY_SIZE(dsi.isr_tables.isr_table_cio));
 903
 904         if (r == 0)
 905                 _omap_dsi_set_irqs_cio();
 906
 907         spin_unlock_irqrestore(&dsi.irq_lock, flags);
 908
 909         return r;
 910 }
 911
 912 static u32 dsi_get_errors(void)
 913 {
 914         unsigned long flags;
 915         u32 e;
 916         spin_lock_irqsave(&dsi.errors_lock, flags);
 917         e = dsi.errors;
 918         dsi.errors = 0;
 919         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 920         return e;
 921 }
 922
 923 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 924 static inline void enable_clocks(bool enable)
 925 {
 926         if (enable)
 927                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 928         else
 929                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 930 }
 931
 932 /* source clock for DSI PLL. this could also be PCLKFREE */
 933 static inline void dsi_enable_pll_clock(bool enable)
 934 {
 935         if (enable)
 936                 dss_clk_enable(DSS_CLK_SYSCK);
 937         else
 938                 dss_clk_disable(DSS_CLK_SYSCK);
 939
 940         if (enable && dsi.pll_locked) {
 941                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 942                         DSSERR("cannot lock PLL when enabling clocks\n");
 943         }
 944 }
 945
 946 #ifdef DEBUG
 947 static void _dsi_print_reset_status(void)
 948 {
 949         u32 l;
 950
 951         if (!dss_debug)
 952                 return;
 953
 954         /* A dummy read using the SCP interface to any DSIPHY register is
 955          * required after DSIPHY reset to complete the reset of the DSI complex
 956          * I/O. */
 957         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 958
 959         printk(KERN_DEBUG "DSI resets: ");
 960
 961         l = dsi_read_reg(DSI_PLL_STATUS);
 962         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 963
 964         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 965         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 966
 967         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 968         printk("PHY (%x, %d, %d, %d)\n",
 969                         FLD_GET(l, 28, 26),
 970                         FLD_GET(l, 29, 29),
 971                         FLD_GET(l, 30, 30),
 972                         FLD_GET(l, 31, 31));
 973 }
 974 #else
 975 #define _dsi_print_reset_status()
 976 #endif
 977
 978 static inline int dsi_if_enable(bool enable)
 979 {
 980         DSSDBG("dsi_if_enable(%d)\n", enable);
 981
 982         enable = enable ? 1 : 0;
 983         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 984
 985         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 986                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 987                         return -EIO;
 988         }
 989
 990         return 0;
 991 }
 992
 993 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 994 {
 995         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 996 }
 997
 998 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 999 {
1000         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
1001 }
1002
1003 static unsigned long dsi_get_txbyteclkhs(void)
1004 {
1005         return dsi.current_cinfo.clkin4ddr / 16;
1006 }
1007
1008 static unsigned long dsi_fclk_rate(void)
1009 {
1010         unsigned long r;
1011
1012         if (dss_get_dsi_clk_source() == DSS_CLK_SRC_FCK) {
1013                 /* DSI FCLK source is DSS_CLK_FCK */
1014                 r = dss_clk_get_rate(DSS_CLK_FCK);
1015         } else {
1016                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
1017                 r = dsi_get_pll_hsdiv_dsi_rate();
1018         }
1019
1020         return r;
1021 }
1022
1023 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
1024 {
1025         unsigned long dsi_fclk;
1026         unsigned lp_clk_div;
1027         unsigned long lp_clk;
1028
1029         lp_clk_div = dssdev->clocks.dsi.lp_clk_div;
1030
1031         if (lp_clk_div == 0 || lp_clk_div > dsi.lpdiv_max)
1032                 return -EINVAL;
1033
1034         dsi_fclk = dsi_fclk_rate();
1035
1036         lp_clk = dsi_fclk / 2 / lp_clk_div;
1037
1038         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
1039         dsi.current_cinfo.lp_clk = lp_clk;
1040         dsi.current_cinfo.lp_clk_div = lp_clk_div;
1041
1042         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
1043
1044         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
1045                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
1046
1047         return 0;
1048 }
1049
1050
1051 enum dsi_pll_power_state {
1052         DSI_PLL_POWER_OFF       = 0x0,
1053         DSI_PLL_POWER_ON_HSCLK  = 0x1,
1054         DSI_PLL_POWER_ON_ALL    = 0x2,
1055         DSI_PLL_POWER_ON_DIV    = 0x3,
1056 };
1057
1058 static int dsi_pll_power(enum dsi_pll_power_state state)
1059 {
1060         int t = 0;
1061
1062         /* DSI-PLL power command 0x3 is not working */
1063         if (dss_has_feature(FEAT_DSI_PLL_PWR_BUG) &&
1064                         state == DSI_PLL_POWER_ON_DIV)
1065                 state = DSI_PLL_POWER_ON_ALL;
1066
1067         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
1068
1069         /* PLL_PWR_STATUS */
1070         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
1071                 if (++t > 1000) {
1072                         DSSERR("Failed to set DSI PLL power mode to %d\n",
1073                                         state);
1074                         return -ENODEV;
1075                 }
1076                 udelay(1);
1077         }
1078
1079         return 0;
1080 }
1081
1082 /* calculate clock rates using dividers in cinfo */
1083 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
1084                 struct dsi_clock_info *cinfo)
1085 {
1086         if (cinfo->regn == 0 || cinfo->regn > dsi.regn_max)
1087                 return -EINVAL;
1088
1089         if (cinfo->regm == 0 || cinfo->regm > dsi.regm_max)
1090                 return -EINVAL;
1091
1092         if (cinfo->regm_dispc > dsi.regm_dispc_max)
1093                 return -EINVAL;
1094
1095         if (cinfo->regm_dsi > dsi.regm_dsi_max)
1096                 return -EINVAL;
1097
1098         if (cinfo->use_sys_clk) {
1099                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
1100                 /* XXX it is unclear if highfreq should be used
1101                  * with DSS_SYS_CLK source also */
1102                 cinfo->highfreq = 0;
1103         } else {
1104                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
1105
1106                 if (cinfo->clkin < 32000000)
1107                         cinfo->highfreq = 0;
1108                 else
1109                         cinfo->highfreq = 1;
1110         }
1111
1112         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
1113
1114         if (cinfo->fint > dsi.fint_max || cinfo->fint < dsi.fint_min)
1115                 return -EINVAL;
1116
1117         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
1118
1119         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
1120                 return -EINVAL;
1121
1122         if (cinfo->regm_dispc > 0)
1123                 cinfo->dsi_pll_hsdiv_dispc_clk =
1124                         cinfo->clkin4ddr / cinfo->regm_dispc;
1125         else
1126                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
1127
1128         if (cinfo->regm_dsi > 0)
1129                 cinfo->dsi_pll_hsdiv_dsi_clk =
1130                         cinfo->clkin4ddr / cinfo->regm_dsi;
1131         else
1132                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
1133
1134         return 0;
1135 }
1136
1137 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
1138                 struct dsi_clock_info *dsi_cinfo,
1139                 struct dispc_clock_info *dispc_cinfo)
1140 {
1141         struct dsi_clock_info cur, best;
1142         struct dispc_clock_info best_dispc;
1143         int min_fck_per_pck;
1144         int match = 0;
1145         unsigned long dss_sys_clk, max_dss_fck;
1146
1147         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
1148
1149         max_dss_fck = dss_feat_get_param_max(FEAT_PARAM_DSS_FCK);
1150
1151         if (req_pck == dsi.cache_req_pck &&
1152                         dsi.cache_cinfo.clkin == dss_sys_clk) {
1153                 DSSDBG("DSI clock info found from cache\n");
1154                 *dsi_cinfo = dsi.cache_cinfo;
1155                 dispc_find_clk_divs(is_tft, req_pck,
1156                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
1157                 return 0;
1158         }
1159
1160         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
1161
1162         if (min_fck_per_pck &&
1163                 req_pck * min_fck_per_pck > max_dss_fck) {
1164                 DSSERR("Requested pixel clock not possible with the current "
1165                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
1166                                 "the constraint off.\n");
1167                 min_fck_per_pck = 0;
1168         }
1169
1170         DSSDBG("dsi_pll_calc\n");
1171
1172 retry:
1173         memset(&best, 0, sizeof(best));
1174         memset(&best_dispc, 0, sizeof(best_dispc));
1175
1176         memset(&cur, 0, sizeof(cur));
1177         cur.clkin = dss_sys_clk;
1178         cur.use_sys_clk = 1;
1179         cur.highfreq = 0;
1180
1181         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
1182         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
1183         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
1184         for (cur.regn = 1; cur.regn < dsi.regn_max; ++cur.regn) {
1185                 if (cur.highfreq == 0)
1186                         cur.fint = cur.clkin / cur.regn;
1187                 else
1188                         cur.fint = cur.clkin / (2 * cur.regn);
1189
1190                 if (cur.fint > dsi.fint_max || cur.fint < dsi.fint_min)
1191                         continue;
1192
1193                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
1194                 for (cur.regm = 1; cur.regm < dsi.regm_max; ++cur.regm) {
1195                         unsigned long a, b;
1196
1197                         a = 2 * cur.regm * (cur.clkin/1000);
1198                         b = cur.regn * (cur.highfreq + 1);
1199                         cur.clkin4ddr = a / b * 1000;
1200
1201                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
1202                                 break;
1203
1204                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
1205                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
1206                         for (cur.regm_dispc = 1; cur.regm_dispc < dsi.regm_dispc_max;
1207                                         ++cur.regm_dispc) {
1208                                 struct dispc_clock_info cur_dispc;
1209                                 cur.dsi_pll_hsdiv_dispc_clk =
1210                                         cur.clkin4ddr / cur.regm_dispc;
1211
1212                                 /* this will narrow down the search a bit,
1213                                  * but still give pixclocks below what was
1214                                  * requested */
1215                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
1216                                         break;
1217
1218                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
1219                                         continue;
1220
1221                                 if (min_fck_per_pck &&
1222                                         cur.dsi_pll_hsdiv_dispc_clk <
1223                                                 req_pck * min_fck_per_pck)
1224                                         continue;
1225
1226                                 match = 1;
1227
1228                                 dispc_find_clk_divs(is_tft, req_pck,
1229                                                 cur.dsi_pll_hsdiv_dispc_clk,
1230                                                 &cur_dispc);
1231
1232                                 if (abs(cur_dispc.pck - req_pck) <
1233                                                 abs(best_dispc.pck - req_pck)) {
1234                                         best = cur;
1235                                         best_dispc = cur_dispc;
1236
1237                                         if (cur_dispc.pck == req_pck)
1238                                                 goto found;
1239                                 }
1240                         }
1241                 }
1242         }
1243 found:
1244         if (!match) {
1245                 if (min_fck_per_pck) {
1246                         DSSERR("Could not find suitable clock settings.\n"
1247                                         "Turning FCK/PCK constraint off and"
1248                                         "trying again.\n");
1249                         min_fck_per_pck = 0;
1250                         goto retry;
1251                 }
1252
1253                 DSSERR("Could not find suitable clock settings.\n");
1254
1255                 return -EINVAL;
1256         }
1257
1258         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
1259         best.regm_dsi = 0;
1260         best.dsi_pll_hsdiv_dsi_clk = 0;
1261
1262         if (dsi_cinfo)
1263                 *dsi_cinfo = best;
1264         if (dispc_cinfo)
1265                 *dispc_cinfo = best_dispc;
1266
1267         dsi.cache_req_pck = req_pck;
1268         dsi.cache_clk_freq = 0;
1269         dsi.cache_cinfo = best;
1270
1271         return 0;
1272 }
1273
1274 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
1275 {
1276         int r = 0;
1277         u32 l;
1278         int f = 0;
1279         u8 regn_start, regn_end, regm_start, regm_end;
1280         u8 regm_dispc_start, regm_dispc_end, regm_dsi_start, regm_dsi_end;
1281
1282         DSSDBGF();
1283
1284         dsi.current_cinfo.use_sys_clk = cinfo->use_sys_clk;
1285         dsi.current_cinfo.highfreq = cinfo->highfreq;
1286
1287         dsi.current_cinfo.fint = cinfo->fint;
1288         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1289         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1290                         cinfo->dsi_pll_hsdiv_dispc_clk;
1291         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1292                         cinfo->dsi_pll_hsdiv_dsi_clk;
1293
1294         dsi.current_cinfo.regn = cinfo->regn;
1295         dsi.current_cinfo.regm = cinfo->regm;
1296         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1297         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1298
1299         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1300
1301         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1302                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1303                         cinfo->clkin,
1304                         cinfo->highfreq);
1305
1306         /* DSIPHY == CLKIN4DDR */
1307         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1308                         cinfo->regm,
1309                         cinfo->regn,
1310                         cinfo->clkin,
1311                         cinfo->highfreq + 1,
1312                         cinfo->clkin4ddr);
1313
1314         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1315                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1316
1317         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1318
1319         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1320                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1321                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1322                 cinfo->dsi_pll_hsdiv_dispc_clk);
1323         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1324                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1325                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1326                 cinfo->dsi_pll_hsdiv_dsi_clk);
1327
1328         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGN, &regn_start, &regn_end);
1329         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM, &regm_start, &regm_end);
1330         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DISPC, &regm_dispc_start,
1331                         &regm_dispc_end);
1332         dss_feat_get_reg_field(FEAT_REG_DSIPLL_REGM_DSI, &regm_dsi_start,
1333                         &regm_dsi_end);
1334
1335         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1336
1337         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1338         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1339         /* DSI_PLL_REGN */
1340         l = FLD_MOD(l, cinfo->regn - 1, regn_start, regn_end);
1341         /* DSI_PLL_REGM */
1342         l = FLD_MOD(l, cinfo->regm, regm_start, regm_end);
1343         /* DSI_CLOCK_DIV */
1344         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1345                         regm_dispc_start, regm_dispc_end);
1346         /* DSIPROTO_CLOCK_DIV */
1347         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1348                         regm_dsi_start, regm_dsi_end);
1349         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1350
1351         BUG_ON(cinfo->fint < dsi.fint_min || cinfo->fint > dsi.fint_max);
1352
1353         if (dss_has_feature(FEAT_DSI_PLL_FREQSEL)) {
1354                 f = cinfo->fint < 1000000 ? 0x3 :
1355                         cinfo->fint < 1250000 ? 0x4 :
1356                         cinfo->fint < 1500000 ? 0x5 :
1357                         cinfo->fint < 1750000 ? 0x6 :
1358                         0x7;
1359         }
1360
1361         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1362
1363         if (dss_has_feature(FEAT_DSI_PLL_FREQSEL))
1364                 l = FLD_MOD(l, f, 4, 1);        /* DSI_PLL_FREQSEL */
1365         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1366                         11, 11);                /* DSI_PLL_CLKSEL */
1367         l = FLD_MOD(l, cinfo->highfreq,
1368                         12, 12);                /* DSI_PLL_HIGHFREQ */
1369         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1370         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1371         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1372         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1373
1374         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1375
1376         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1377                 DSSERR("dsi pll go bit not going down.\n");
1378                 r = -EIO;
1379                 goto err;
1380         }
1381
1382         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1383                 DSSERR("cannot lock PLL\n");
1384                 r = -EIO;
1385                 goto err;
1386         }
1387
1388         dsi.pll_locked = 1;
1389
1390         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1391         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1392         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1393         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1394         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1395         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1396         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1397         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1398         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1399         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1400         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1401         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1402         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1403         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1404         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1405         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1406
1407         DSSDBG("PLL config done\n");
1408 err:
1409         return r;
1410 }
1411
1412 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1413                 bool enable_hsdiv)
1414 {
1415         int r = 0;
1416         enum dsi_pll_power_state pwstate;
1417
1418         DSSDBG("PLL init\n");
1419
1420 #ifdef CONFIG_OMAP2_DSS_USE_DSI_PLL
1421         /*
1422          * HACK: this is just a quick hack to get the USE_DSI_PLL
1423          * option working. USE_DSI_PLL is itself a big hack, and
1424          * should be removed.
1425          */
1426         if (dsi.vdds_dsi_reg == NULL) {
1427                 struct regulator *vdds_dsi;
1428
1429                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
1430
1431                 if (IS_ERR(vdds_dsi)) {
1432                         DSSERR("can't get VDDS_DSI regulator\n");
1433                         return PTR_ERR(vdds_dsi);
1434                 }
1435
1436                 dsi.vdds_dsi_reg = vdds_dsi;
1437         }
1438 #endif
1439
1440         enable_clocks(1);
1441         dsi_enable_pll_clock(1);
1442
1443         r = regulator_enable(dsi.vdds_dsi_reg);
1444         if (r)
1445                 goto err0;
1446
1447         /* XXX PLL does not come out of reset without this... */
1448         dispc_pck_free_enable(1);
1449
1450         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1451                 DSSERR("PLL not coming out of reset.\n");
1452                 r = -ENODEV;
1453                 dispc_pck_free_enable(0);
1454                 goto err1;
1455         }
1456
1457         /* XXX ... but if left on, we get problems when planes do not
1458          * fill the whole display. No idea about this */
1459         dispc_pck_free_enable(0);
1460
1461         if (enable_hsclk && enable_hsdiv)
1462                 pwstate = DSI_PLL_POWER_ON_ALL;
1463         else if (enable_hsclk)
1464                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1465         else if (enable_hsdiv)
1466                 pwstate = DSI_PLL_POWER_ON_DIV;
1467         else
1468                 pwstate = DSI_PLL_POWER_OFF;
1469
1470         r = dsi_pll_power(pwstate);
1471
1472         if (r)
1473                 goto err1;
1474
1475         DSSDBG("PLL init done\n");
1476
1477         return 0;
1478 err1:
1479         regulator_disable(dsi.vdds_dsi_reg);
1480 err0:
1481         enable_clocks(0);
1482         dsi_enable_pll_clock(0);
1483         return r;
1484 }
1485
1486 void dsi_pll_uninit(void)
1487 {
1488         enable_clocks(0);
1489         dsi_enable_pll_clock(0);
1490
1491         dsi.pll_locked = 0;
1492         dsi_pll_power(DSI_PLL_POWER_OFF);
1493         regulator_disable(dsi.vdds_dsi_reg);
1494         DSSDBG("PLL uninit done\n");
1495 }
1496
1497 void dsi_dump_clocks(struct seq_file *s)
1498 {
1499         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1500         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1501
1502         dispc_clk_src = dss_get_dispc_clk_source();
1503         dsi_clk_src = dss_get_dsi_clk_source();
1504
1505         enable_clocks(1);
1506
1507         seq_printf(s,   "- DSI PLL -\n");
1508
1509         seq_printf(s,   "dsi pll source = %s\n",
1510                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree");
1511
1512         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1513
1514         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1515                         cinfo->clkin4ddr, cinfo->regm);
1516
1517         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1518                         dss_get_generic_clk_source_name(dispc_clk_src),
1519                         dss_feat_get_clk_source_name(dispc_clk_src),
1520                         cinfo->dsi_pll_hsdiv_dispc_clk,
1521                         cinfo->regm_dispc,
1522                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1523                         "off" : "on");
1524
1525         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1526                         dss_get_generic_clk_source_name(dsi_clk_src),
1527                         dss_feat_get_clk_source_name(dsi_clk_src),
1528                         cinfo->dsi_pll_hsdiv_dsi_clk,
1529                         cinfo->regm_dsi,
1530                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1531                         "off" : "on");
1532
1533         seq_printf(s,   "- DSI -\n");
1534
1535         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1536                         dss_get_generic_clk_source_name(dsi_clk_src),
1537                         dss_feat_get_clk_source_name(dsi_clk_src));
1538
1539         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1540
1541         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1542                         cinfo->clkin4ddr / 4);
1543
1544         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1545
1546         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1547
1548         seq_printf(s,   "VP_CLK\t\t%lu\n"
1549                         "VP_PCLK\t\t%lu\n",
1550                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1551                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1552
1553         enable_clocks(0);
1554 }
1555
1556 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1557 void dsi_dump_irqs(struct seq_file *s)
1558 {
1559         unsigned long flags;
1560         struct dsi_irq_stats stats;
1561
1562         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1563
1564         stats = dsi.irq_stats;
1565         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1566         dsi.irq_stats.last_reset = jiffies;
1567
1568         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1569
1570         seq_printf(s, "period %u ms\n",
1571                         jiffies_to_msecs(jiffies - stats.last_reset));
1572
1573         seq_printf(s, "irqs %d\n", stats.irq_count);
1574 #define PIS(x) \
1575         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1576
1577         seq_printf(s, "-- DSI interrupts --\n");
1578         PIS(VC0);
1579         PIS(VC1);
1580         PIS(VC2);
1581         PIS(VC3);
1582         PIS(WAKEUP);
1583         PIS(RESYNC);
1584         PIS(PLL_LOCK);
1585         PIS(PLL_UNLOCK);
1586         PIS(PLL_RECALL);
1587         PIS(COMPLEXIO_ERR);
1588         PIS(HS_TX_TIMEOUT);
1589         PIS(LP_RX_TIMEOUT);
1590         PIS(TE_TRIGGER);
1591         PIS(ACK_TRIGGER);
1592         PIS(SYNC_LOST);
1593         PIS(LDO_POWER_GOOD);
1594         PIS(TA_TIMEOUT);
1595 #undef PIS
1596
1597 #define PIS(x) \
1598         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1599                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1600                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1601                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1602                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1603
1604         seq_printf(s, "-- VC interrupts --\n");
1605         PIS(CS);
1606         PIS(ECC_CORR);
1607         PIS(PACKET_SENT);
1608         PIS(FIFO_TX_OVF);
1609         PIS(FIFO_RX_OVF);
1610         PIS(BTA);
1611         PIS(ECC_NO_CORR);
1612         PIS(FIFO_TX_UDF);
1613         PIS(PP_BUSY_CHANGE);
1614 #undef PIS
1615
1616 #define PIS(x) \
1617         seq_printf(s, "%-20s %10d\n", #x, \
1618                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1619
1620         seq_printf(s, "-- CIO interrupts --\n");
1621         PIS(ERRSYNCESC1);
1622         PIS(ERRSYNCESC2);
1623         PIS(ERRSYNCESC3);
1624         PIS(ERRESC1);
1625         PIS(ERRESC2);
1626         PIS(ERRESC3);
1627         PIS(ERRCONTROL1);
1628         PIS(ERRCONTROL2);
1629         PIS(ERRCONTROL3);
1630         PIS(STATEULPS1);
1631         PIS(STATEULPS2);
1632         PIS(STATEULPS3);
1633         PIS(ERRCONTENTIONLP0_1);
1634         PIS(ERRCONTENTIONLP1_1);
1635         PIS(ERRCONTENTIONLP0_2);
1636         PIS(ERRCONTENTIONLP1_2);
1637         PIS(ERRCONTENTIONLP0_3);
1638         PIS(ERRCONTENTIONLP1_3);
1639         PIS(ULPSACTIVENOT_ALL0);
1640         PIS(ULPSACTIVENOT_ALL1);
1641 #undef PIS
1642 }
1643 #endif
1644
1645 void dsi_dump_regs(struct seq_file *s)
1646 {
1647 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1648
1649         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1650
1651         DUMPREG(DSI_REVISION);
1652         DUMPREG(DSI_SYSCONFIG);
1653         DUMPREG(DSI_SYSSTATUS);
1654         DUMPREG(DSI_IRQSTATUS);
1655         DUMPREG(DSI_IRQENABLE);
1656         DUMPREG(DSI_CTRL);
1657         DUMPREG(DSI_COMPLEXIO_CFG1);
1658         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1659         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1660         DUMPREG(DSI_CLK_CTRL);
1661         DUMPREG(DSI_TIMING1);
1662         DUMPREG(DSI_TIMING2);
1663         DUMPREG(DSI_VM_TIMING1);
1664         DUMPREG(DSI_VM_TIMING2);
1665         DUMPREG(DSI_VM_TIMING3);
1666         DUMPREG(DSI_CLK_TIMING);
1667         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1668         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1669         DUMPREG(DSI_COMPLEXIO_CFG2);
1670         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1671         DUMPREG(DSI_VM_TIMING4);
1672         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1673         DUMPREG(DSI_VM_TIMING5);
1674         DUMPREG(DSI_VM_TIMING6);
1675         DUMPREG(DSI_VM_TIMING7);
1676         DUMPREG(DSI_STOPCLK_TIMING);
1677
1678         DUMPREG(DSI_VC_CTRL(0));
1679         DUMPREG(DSI_VC_TE(0));
1680         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1681         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1682         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1683         DUMPREG(DSI_VC_IRQSTATUS(0));
1684         DUMPREG(DSI_VC_IRQENABLE(0));
1685
1686         DUMPREG(DSI_VC_CTRL(1));
1687         DUMPREG(DSI_VC_TE(1));
1688         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1689         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1690         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1691         DUMPREG(DSI_VC_IRQSTATUS(1));
1692         DUMPREG(DSI_VC_IRQENABLE(1));
1693
1694         DUMPREG(DSI_VC_CTRL(2));
1695         DUMPREG(DSI_VC_TE(2));
1696         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1697         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1698         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1699         DUMPREG(DSI_VC_IRQSTATUS(2));
1700         DUMPREG(DSI_VC_IRQENABLE(2));
1701
1702         DUMPREG(DSI_VC_CTRL(3));
1703         DUMPREG(DSI_VC_TE(3));
1704         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1705         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1706         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1707         DUMPREG(DSI_VC_IRQSTATUS(3));
1708         DUMPREG(DSI_VC_IRQENABLE(3));
1709
1710         DUMPREG(DSI_DSIPHY_CFG0);
1711         DUMPREG(DSI_DSIPHY_CFG1);
1712         DUMPREG(DSI_DSIPHY_CFG2);
1713         DUMPREG(DSI_DSIPHY_CFG5);
1714
1715         DUMPREG(DSI_PLL_CONTROL);
1716         DUMPREG(DSI_PLL_STATUS);
1717         DUMPREG(DSI_PLL_GO);
1718         DUMPREG(DSI_PLL_CONFIGURATION1);
1719         DUMPREG(DSI_PLL_CONFIGURATION2);
1720
1721         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1722 #undef DUMPREG
1723 }
1724
1725 enum dsi_complexio_power_state {
1726         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1727         DSI_COMPLEXIO_POWER_ON          = 0x1,
1728         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1729 };
1730
1731 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1732 {
1733         int t = 0;
1734
1735         /* PWR_CMD */
1736         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1737
1738         /* PWR_STATUS */
1739         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1740                 if (++t > 1000) {
1741                         DSSERR("failed to set complexio power state to "
1742                                         "%d\n", state);
1743                         return -ENODEV;
1744                 }
1745                 udelay(1);
1746         }
1747
1748         return 0;
1749 }
1750
1751 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1752 {
1753         u32 r;
1754
1755         int clk_lane   = dssdev->phy.dsi.clk_lane;
1756         int data1_lane = dssdev->phy.dsi.data1_lane;
1757         int data2_lane = dssdev->phy.dsi.data2_lane;
1758         int clk_pol    = dssdev->phy.dsi.clk_pol;
1759         int data1_pol  = dssdev->phy.dsi.data1_pol;
1760         int data2_pol  = dssdev->phy.dsi.data2_pol;
1761
1762         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1763         r = FLD_MOD(r, clk_lane, 2, 0);
1764         r = FLD_MOD(r, clk_pol, 3, 3);
1765         r = FLD_MOD(r, data1_lane, 6, 4);
1766         r = FLD_MOD(r, data1_pol, 7, 7);
1767         r = FLD_MOD(r, data2_lane, 10, 8);
1768         r = FLD_MOD(r, data2_pol, 11, 11);
1769         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1770
1771         /* The configuration of the DSI complex I/O (number of data lanes,
1772            position, differential order) should not be changed while
1773            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1774            the hardware to take into account a new configuration of the complex
1775            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1776            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1777            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1778            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1779            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1780            DSI complex I/O configuration is unknown. */
1781
1782         /*
1783         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1784         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1785         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1786         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1787         */
1788 }
1789
1790 static inline unsigned ns2ddr(unsigned ns)
1791 {
1792         /* convert time in ns to ddr ticks, rounding up */
1793         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1794         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1795 }
1796
1797 static inline unsigned ddr2ns(unsigned ddr)
1798 {
1799         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1800         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1801 }
1802
1803 static void dsi_complexio_timings(void)
1804 {
1805         u32 r;
1806         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1807         u32 tlpx_half, tclk_trail, tclk_zero;
1808         u32 tclk_prepare;
1809
1810         /* calculate timings */
1811
1812         /* 1 * DDR_CLK = 2 * UI */
1813
1814         /* min 40ns + 4*UI      max 85ns + 6*UI */
1815         ths_prepare = ns2ddr(70) + 2;
1816
1817         /* min 145ns + 10*UI */
1818         ths_prepare_ths_zero = ns2ddr(175) + 2;
1819
1820         /* min max(8*UI, 60ns+4*UI) */
1821         ths_trail = ns2ddr(60) + 5;
1822
1823         /* min 100ns */
1824         ths_exit = ns2ddr(145);
1825
1826         /* tlpx min 50n */
1827         tlpx_half = ns2ddr(25);
1828
1829         /* min 60ns */
1830         tclk_trail = ns2ddr(60) + 2;
1831
1832         /* min 38ns, max 95ns */
1833         tclk_prepare = ns2ddr(65);
1834
1835         /* min tclk-prepare + tclk-zero = 300ns */
1836         tclk_zero = ns2ddr(260);
1837
1838         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1839                 ths_prepare, ddr2ns(ths_prepare),
1840                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1841         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1842                         ths_trail, ddr2ns(ths_trail),
1843                         ths_exit, ddr2ns(ths_exit));
1844
1845         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1846                         "tclk_zero %u (%uns)\n",
1847                         tlpx_half, ddr2ns(tlpx_half),
1848                         tclk_trail, ddr2ns(tclk_trail),
1849                         tclk_zero, ddr2ns(tclk_zero));
1850         DSSDBG("tclk_prepare %u (%uns)\n",
1851                         tclk_prepare, ddr2ns(tclk_prepare));
1852
1853         /* program timings */
1854
1855         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1856         r = FLD_MOD(r, ths_prepare, 31, 24);
1857         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1858         r = FLD_MOD(r, ths_trail, 15, 8);
1859         r = FLD_MOD(r, ths_exit, 7, 0);
1860         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1861
1862         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1863         r = FLD_MOD(r, tlpx_half, 22, 16);
1864         r = FLD_MOD(r, tclk_trail, 15, 8);
1865         r = FLD_MOD(r, tclk_zero, 7, 0);
1866         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1867
1868         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1869         r = FLD_MOD(r, tclk_prepare, 7, 0);
1870         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1871 }
1872
1873
1874 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1875 {
1876         int r = 0;
1877
1878         DSSDBG("dsi_complexio_init\n");
1879
1880         /* A dummy read using the SCP interface to any DSIPHY register is
1881          * required after DSIPHY reset to complete the reset of the DSI complex
1882          * I/O. */
1883         dsi_read_reg(DSI_DSIPHY_CFG5);
1884
1885         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1886                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1887                 r = -ENODEV;
1888                 goto err;
1889         }
1890
1891         dsi_complexio_config(dssdev);
1892
1893         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1894
1895         if (r)
1896                 goto err;
1897
1898         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1899                 DSSERR("ComplexIO not coming out of reset.\n");
1900                 r = -ENODEV;
1901                 goto err;
1902         }
1903
1904         if (dss_has_feature(FEAT_DSI_LDO_STATUS)) {
1905                 if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1906                         DSSERR("ComplexIO LDO power down.\n");
1907                         r = -ENODEV;
1908                         goto err;
1909                 }
1910         }
1911
1912         dsi_complexio_timings();
1913
1914         /*
1915            The configuration of the DSI complex I/O (number of data lanes,
1916            position, differential order) should not be changed while
1917            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1918            hardware to recognize a new configuration of the complex I/O (done
1919            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1920            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1921            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1922            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1923            bit to 1. If the sequence is not followed, the DSi complex I/O
1924            configuration is undetermined.
1925            */
1926         dsi_if_enable(1);
1927         dsi_if_enable(0);
1928         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1929         dsi_if_enable(1);
1930         dsi_if_enable(0);
1931
1932         DSSDBG("CIO init done\n");
1933 err:
1934         return r;
1935 }
1936
1937 static void dsi_complexio_uninit(void)
1938 {
1939         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1940 }
1941
1942 static int _dsi_wait_reset(void)
1943 {
1944         int t = 0;
1945
1946         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1947                 if (++t > 5) {
1948                         DSSERR("soft reset failed\n");
1949                         return -ENODEV;
1950                 }
1951                 udelay(1);
1952         }
1953
1954         return 0;
1955 }
1956
1957 static int _dsi_reset(void)
1958 {
1959         /* Soft reset */
1960         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1961         return _dsi_wait_reset();
1962 }
1963
1964 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1965                 enum fifo_size size3, enum fifo_size size4)
1966 {
1967         u32 r = 0;
1968         int add = 0;
1969         int i;
1970
1971         dsi.vc[0].fifo_size = size1;
1972         dsi.vc[1].fifo_size = size2;
1973         dsi.vc[2].fifo_size = size3;
1974         dsi.vc[3].fifo_size = size4;
1975
1976         for (i = 0; i < 4; i++) {
1977                 u8 v;
1978                 int size = dsi.vc[i].fifo_size;
1979
1980                 if (add + size > 4) {
1981                         DSSERR("Illegal FIFO configuration\n");
1982                         BUG();
1983                 }
1984
1985                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1986                 r |= v << (8 * i);
1987                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1988                 add += size;
1989         }
1990
1991         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1992 }
1993
1994 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1995                 enum fifo_size size3, enum fifo_size size4)
1996 {
1997         u32 r = 0;
1998         int add = 0;
1999         int i;
2000
2001         dsi.vc[0].fifo_size = size1;
2002         dsi.vc[1].fifo_size = size2;
2003         dsi.vc[2].fifo_size = size3;
2004         dsi.vc[3].fifo_size = size4;
2005
2006         for (i = 0; i < 4; i++) {
2007                 u8 v;
2008                 int size = dsi.vc[i].fifo_size;
2009
2010                 if (add + size > 4) {
2011                         DSSERR("Illegal FIFO configuration\n");
2012                         BUG();
2013                 }
2014
2015                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
2016                 r |= v << (8 * i);
2017                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
2018                 add += size;
2019         }
2020
2021         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
2022 }
2023
2024 static int dsi_force_tx_stop_mode_io(void)
2025 {
2026         u32 r;
2027
2028         r = dsi_read_reg(DSI_TIMING1);
2029         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2030         dsi_write_reg(DSI_TIMING1, r);
2031
2032         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
2033                 DSSERR("TX_STOP bit not going down\n");
2034                 return -EIO;
2035         }
2036
2037         return 0;
2038 }
2039
2040 static bool dsi_vc_is_enabled(int channel)
2041 {
2042         return REG_GET(DSI_VC_CTRL(channel), 0, 0);
2043 }
2044
2045 static void dsi_packet_sent_handler_vp(void *data, u32 mask)
2046 {
2047         const int channel = dsi.update_channel;
2048         u8 bit = dsi.te_enabled ? 30 : 31;
2049
2050         if (REG_GET(DSI_VC_TE(channel), bit, bit) == 0)
2051                 complete((struct completion *)data);
2052 }
2053
2054 static int dsi_sync_vc_vp(int channel)
2055 {
2056         int r = 0;
2057         u8 bit;
2058
2059         DECLARE_COMPLETION_ONSTACK(completion);
2060
2061         bit = dsi.te_enabled ? 30 : 31;
2062
2063         r = dsi_register_isr_vc(channel, dsi_packet_sent_handler_vp,
2064                 &completion, DSI_VC_IRQ_PACKET_SENT);
2065         if (r)
2066                 goto err0;
2067
2068         /* Wait for completion only if TE_EN/TE_START is still set */
2069         if (REG_GET(DSI_VC_TE(channel), bit, bit)) {
2070                 if (wait_for_completion_timeout(&completion,
2071                                 msecs_to_jiffies(10)) == 0) {
2072                         DSSERR("Failed to complete previous frame transfer\n");
2073                         r = -EIO;
2074                         goto err1;
2075                 }
2076         }
2077
2078         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_vp,
2079                 &completion, DSI_VC_IRQ_PACKET_SENT);
2080
2081         return 0;
2082 err1:
2083         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_vp, &completion,
2084                 DSI_VC_IRQ_PACKET_SENT);
2085 err0:
2086         return r;
2087 }
2088
2089 static void dsi_packet_sent_handler_l4(void *data, u32 mask)
2090 {
2091         const int channel = dsi.update_channel;
2092
2093         if (REG_GET(DSI_VC_CTRL(channel), 5, 5) == 0)
2094                 complete((struct completion *)data);
2095 }
2096
2097 static int dsi_sync_vc_l4(int channel)
2098 {
2099         int r = 0;
2100
2101         DECLARE_COMPLETION_ONSTACK(completion);
2102
2103         r = dsi_register_isr_vc(channel, dsi_packet_sent_handler_l4,
2104                 &completion, DSI_VC_IRQ_PACKET_SENT);
2105         if (r)
2106                 goto err0;
2107
2108         /* Wait for completion only if TX_FIFO_NOT_EMPTY is still set */
2109         if (REG_GET(DSI_VC_CTRL(channel), 5, 5)) {
2110                 if (wait_for_completion_timeout(&completion,
2111                                 msecs_to_jiffies(10)) == 0) {
2112                         DSSERR("Failed to complete previous l4 transfer\n");
2113                         r = -EIO;
2114                         goto err1;
2115                 }
2116         }
2117
2118         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_l4,
2119                 &completion, DSI_VC_IRQ_PACKET_SENT);
2120
2121         return 0;
2122 err1:
2123         dsi_unregister_isr_vc(channel, dsi_packet_sent_handler_l4,
2124                 &completion, DSI_VC_IRQ_PACKET_SENT);
2125 err0:
2126         return r;
2127 }
2128
2129 static int dsi_sync_vc(int channel)
2130 {
2131         WARN_ON(!dsi_bus_is_locked());
2132
2133         WARN_ON(in_interrupt());
2134
2135         if (!dsi_vc_is_enabled(channel))
2136                 return 0;
2137
2138         switch (dsi.vc[channel].mode) {
2139         case DSI_VC_MODE_VP:
2140                 return dsi_sync_vc_vp(channel);
2141         case DSI_VC_MODE_L4:
2142                 return dsi_sync_vc_l4(channel);
2143         default:
2144                 BUG();
2145         }
2146 }
2147
2148 static int dsi_vc_enable(int channel, bool enable)
2149 {
2150         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
2151                         channel, enable);
2152
2153         enable = enable ? 1 : 0;
2154
2155         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
2156
2157         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
2158                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
2159                         return -EIO;
2160         }
2161
2162         return 0;
2163 }
2164
2165 static void dsi_vc_initial_config(int channel)
2166 {
2167         u32 r;
2168
2169         DSSDBGF("%d", channel);
2170
2171         r = dsi_read_reg(DSI_VC_CTRL(channel));
2172
2173         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
2174                 DSSERR("VC(%d) busy when trying to configure it!\n",
2175                                 channel);
2176
2177         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
2178         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
2179         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
2180         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
2181         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
2182         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
2183         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
2184         if (dss_has_feature(FEAT_DSI_VC_OCP_WIDTH))
2185                 r = FLD_MOD(r, 3, 11, 10);      /* OCP_WIDTH = 32 bit */
2186
2187         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
2188         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
2189
2190         dsi_write_reg(DSI_VC_CTRL(channel), r);
2191 }
2192
2193 static int dsi_vc_config_l4(int channel)
2194 {
2195         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
2196                 return 0;
2197
2198         DSSDBGF("%d", channel);
2199
2200         dsi_sync_vc(channel);
2201
2202         dsi_vc_enable(channel, 0);
2203
2204         /* VC_BUSY */
2205         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2206                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
2207                 return -EIO;
2208         }
2209
2210         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
2211
2212         /* DCS_CMD_ENABLE */
2213         if (dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC))
2214                 REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 30, 30);
2215
2216         dsi_vc_enable(channel, 1);
2217
2218         dsi.vc[channel].mode = DSI_VC_MODE_L4;
2219
2220         return 0;
2221 }
2222
2223 static int dsi_vc_config_vp(int channel)
2224 {
2225         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
2226                 return 0;
2227
2228         DSSDBGF("%d", channel);
2229
2230         dsi_sync_vc(channel);
2231
2232         dsi_vc_enable(channel, 0);
2233
2234         /* VC_BUSY */
2235         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
2236                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
2237                 return -EIO;
2238         }
2239
2240         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
2241
2242         /* DCS_CMD_ENABLE */
2243         if (dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC))
2244                 REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 30, 30);
2245
2246         dsi_vc_enable(channel, 1);
2247
2248         dsi.vc[channel].mode = DSI_VC_MODE_VP;
2249
2250         return 0;
2251 }
2252
2253
2254 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
2255 {
2256         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
2257
2258         WARN_ON(!dsi_bus_is_locked());
2259
2260         dsi_vc_enable(channel, 0);
2261         dsi_if_enable(0);
2262
2263         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
2264
2265         dsi_vc_enable(channel, 1);
2266         dsi_if_enable(1);
2267
2268         dsi_force_tx_stop_mode_io();
2269 }
2270 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
2271
2272 static void dsi_vc_flush_long_data(int channel)
2273 {
2274         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2275                 u32 val;
2276                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2277                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
2278                                 (val >> 0) & 0xff,
2279                                 (val >> 8) & 0xff,
2280                                 (val >> 16) & 0xff,
2281                                 (val >> 24) & 0xff);
2282         }
2283 }
2284
2285 static void dsi_show_rx_ack_with_err(u16 err)
2286 {
2287         DSSERR("\tACK with ERROR (%#x):\n", err);
2288         if (err & (1 << 0))
2289                 DSSERR("\t\tSoT Error\n");
2290         if (err & (1 << 1))
2291                 DSSERR("\t\tSoT Sync Error\n");
2292         if (err & (1 << 2))
2293                 DSSERR("\t\tEoT Sync Error\n");
2294         if (err & (1 << 3))
2295                 DSSERR("\t\tEscape Mode Entry Command Error\n");
2296         if (err & (1 << 4))
2297                 DSSERR("\t\tLP Transmit Sync Error\n");
2298         if (err & (1 << 5))
2299                 DSSERR("\t\tHS Receive Timeout Error\n");
2300         if (err & (1 << 6))
2301                 DSSERR("\t\tFalse Control Error\n");
2302         if (err & (1 << 7))
2303                 DSSERR("\t\t(reserved7)\n");
2304         if (err & (1 << 8))
2305                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
2306         if (err & (1 << 9))
2307                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
2308         if (err & (1 << 10))
2309                 DSSERR("\t\tChecksum Error\n");
2310         if (err & (1 << 11))
2311                 DSSERR("\t\tData type not recognized\n");
2312         if (err & (1 << 12))
2313                 DSSERR("\t\tInvalid VC ID\n");
2314         if (err & (1 << 13))
2315                 DSSERR("\t\tInvalid Transmission Length\n");
2316         if (err & (1 << 14))
2317                 DSSERR("\t\t(reserved14)\n");
2318         if (err & (1 << 15))
2319                 DSSERR("\t\tDSI Protocol Violation\n");
2320 }
2321
2322 static u16 dsi_vc_flush_receive_data(int channel)
2323 {
2324         /* RX_FIFO_NOT_EMPTY */
2325         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2326                 u32 val;
2327                 u8 dt;
2328                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2329                 DSSERR("\trawval %#08x\n", val);
2330                 dt = FLD_GET(val, 5, 0);
2331                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2332                         u16 err = FLD_GET(val, 23, 8);
2333                         dsi_show_rx_ack_with_err(err);
2334                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2335                         DSSERR("\tDCS short response, 1 byte: %#x\n",
2336                                         FLD_GET(val, 23, 8));
2337                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2338                         DSSERR("\tDCS short response, 2 byte: %#x\n",
2339                                         FLD_GET(val, 23, 8));
2340                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2341                         DSSERR("\tDCS long response, len %d\n",
2342                                         FLD_GET(val, 23, 8));
2343                         dsi_vc_flush_long_data(channel);
2344                 } else {
2345                         DSSERR("\tunknown datatype 0x%02x\n", dt);
2346                 }
2347         }
2348         return 0;
2349 }
2350
2351 static int dsi_vc_send_bta(int channel)
2352 {
2353         if (dsi.debug_write || dsi.debug_read)
2354                 DSSDBG("dsi_vc_send_bta %d\n", channel);
2355
2356         WARN_ON(!dsi_bus_is_locked());
2357
2358         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2359                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
2360                 dsi_vc_flush_receive_data(channel);
2361         }
2362
2363         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
2364
2365         return 0;
2366 }
2367
2368 int dsi_vc_send_bta_sync(int channel)
2369 {
2370         DECLARE_COMPLETION_ONSTACK(completion);
2371         int r = 0;
2372         u32 err;
2373
2374         r = dsi_register_isr_vc(channel, dsi_completion_handler,
2375                         &completion, DSI_VC_IRQ_BTA);
2376         if (r)
2377                 goto err0;
2378
2379         r = dsi_register_isr(dsi_completion_handler, &completion,
2380                         DSI_IRQ_ERROR_MASK);
2381         if (r)
2382                 goto err1;
2383
2384         r = dsi_vc_send_bta(channel);
2385         if (r)
2386                 goto err2;
2387
2388         if (wait_for_completion_timeout(&completion,
2389                                 msecs_to_jiffies(500)) == 0) {
2390                 DSSERR("Failed to receive BTA\n");
2391                 r = -EIO;
2392                 goto err2;
2393         }
2394
2395         err = dsi_get_errors();
2396         if (err) {
2397                 DSSERR("Error while sending BTA: %x\n", err);
2398                 r = -EIO;
2399                 goto err2;
2400         }
2401 err2:
2402         dsi_unregister_isr(dsi_completion_handler, &completion,
2403                         DSI_IRQ_ERROR_MASK);
2404 err1:
2405         dsi_unregister_isr_vc(channel, dsi_completion_handler,
2406                         &completion, DSI_VC_IRQ_BTA);
2407 err0:
2408         return r;
2409 }
2410 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
2411
2412 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
2413                 u16 len, u8 ecc)
2414 {
2415         u32 val;
2416         u8 data_id;
2417
2418         WARN_ON(!dsi_bus_is_locked());
2419
2420         data_id = data_type | dsi.vc[channel].vc_id << 6;
2421
2422         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
2423                 FLD_VAL(ecc, 31, 24);
2424
2425         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
2426 }
2427
2428 static inline void dsi_vc_write_long_payload(int channel,
2429                 u8 b1, u8 b2, u8 b3, u8 b4)
2430 {
2431         u32 val;
2432
2433         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
2434
2435 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
2436                         b1, b2, b3, b4, val); */
2437
2438         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
2439 }
2440
2441 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
2442                 u8 ecc)
2443 {
2444         /*u32 val; */
2445         int i;
2446         u8 *p;
2447         int r = 0;
2448         u8 b1, b2, b3, b4;
2449
2450         if (dsi.debug_write)
2451                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2452
2453         /* len + header */
2454         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2455                 DSSERR("unable to send long packet: packet too long.\n");
2456                 return -EINVAL;
2457         }
2458
2459         dsi_vc_config_l4(channel);
2460
2461         dsi_vc_write_long_header(channel, data_type, len, ecc);
2462
2463         p = data;
2464         for (i = 0; i < len >> 2; i++) {
2465                 if (dsi.debug_write)
2466                         DSSDBG("\tsending full packet %d\n", i);
2467
2468                 b1 = *p++;
2469                 b2 = *p++;
2470                 b3 = *p++;
2471                 b4 = *p++;
2472
2473                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2474         }
2475
2476         i = len % 4;
2477         if (i) {
2478                 b1 = 0; b2 = 0; b3 = 0;
2479
2480                 if (dsi.debug_write)
2481                         DSSDBG("\tsending remainder bytes %d\n", i);
2482
2483                 switch (i) {
2484                 case 3:
2485                         b1 = *p++;
2486                         b2 = *p++;
2487                         b3 = *p++;
2488                         break;
2489                 case 2:
2490                         b1 = *p++;
2491                         b2 = *p++;
2492                         break;
2493                 case 1:
2494                         b1 = *p++;
2495                         break;
2496                 }
2497
2498                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2499         }
2500
2501         return r;
2502 }
2503
2504 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2505 {
2506         u32 r;
2507         u8 data_id;
2508
2509         WARN_ON(!dsi_bus_is_locked());
2510
2511         if (dsi.debug_write)
2512                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2513                                 channel,
2514                                 data_type, data & 0xff, (data >> 8) & 0xff);
2515
2516         dsi_vc_config_l4(channel);
2517
2518         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2519                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2520                 return -EINVAL;
2521         }
2522
2523         data_id = data_type | dsi.vc[channel].vc_id << 6;
2524
2525         r = (data_id << 0) | (data << 8) | (ecc << 24);
2526
2527         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2528
2529         return 0;
2530 }
2531
2532 int dsi_vc_send_null(int channel)
2533 {
2534         u8 nullpkg[] = {0, 0, 0, 0};
2535         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2536 }
2537 EXPORT_SYMBOL(dsi_vc_send_null);
2538
2539 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2540 {
2541         int r;
2542
2543         BUG_ON(len == 0);
2544
2545         if (len == 1) {
2546                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2547                                 data[0], 0);
2548         } else if (len == 2) {
2549                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2550                                 data[0] | (data[1] << 8), 0);
2551         } else {
2552                 /* 0x39 = DCS Long Write */
2553                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2554                                 data, len, 0);
2555         }
2556
2557         return r;
2558 }
2559 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2560
2561 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2562 {
2563         int r;
2564
2565         r = dsi_vc_dcs_write_nosync(channel, data, len);
2566         if (r)
2567                 goto err;
2568
2569         r = dsi_vc_send_bta_sync(channel);
2570         if (r)
2571                 goto err;
2572
2573         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2574                 DSSERR("rx fifo not empty after write, dumping data:\n");
2575                 dsi_vc_flush_receive_data(channel);
2576                 r = -EIO;
2577                 goto err;
2578         }
2579
2580         return 0;
2581 err:
2582         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2583                         channel, data[0], len);
2584         return r;
2585 }
2586 EXPORT_SYMBOL(dsi_vc_dcs_write);
2587
2588 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2589 {
2590         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2591 }
2592 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2593
2594 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2595 {
2596         u8 buf[2];
2597         buf[0] = dcs_cmd;
2598         buf[1] = param;
2599         return dsi_vc_dcs_write(channel, buf, 2);
2600 }
2601 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2602
2603 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2604 {
2605         u32 val;
2606         u8 dt;
2607         int r;
2608
2609         if (dsi.debug_read)
2610                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2611
2612         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2613         if (r)
2614                 goto err;
2615
2616         r = dsi_vc_send_bta_sync(channel);
2617         if (r)
2618                 goto err;
2619
2620         /* RX_FIFO_NOT_EMPTY */
2621         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2622                 DSSERR("RX fifo empty when trying to read.\n");
2623                 r = -EIO;
2624                 goto err;
2625         }
2626
2627         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2628         if (dsi.debug_read)
2629                 DSSDBG("\theader: %08x\n", val);
2630         dt = FLD_GET(val, 5, 0);
2631         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2632                 u16 err = FLD_GET(val, 23, 8);
2633                 dsi_show_rx_ack_with_err(err);
2634                 r = -EIO;
2635                 goto err;
2636
2637         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2638                 u8 data = FLD_GET(val, 15, 8);
2639                 if (dsi.debug_read)
2640                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2641
2642                 if (buflen < 1) {
2643                         r = -EIO;
2644                         goto err;
2645                 }
2646
2647                 buf[0] = data;
2648
2649                 return 1;
2650         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2651                 u16 data = FLD_GET(val, 23, 8);
2652                 if (dsi.debug_read)
2653                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2654
2655                 if (buflen < 2) {
2656                         r = -EIO;
2657                         goto err;
2658                 }
2659
2660                 buf[0] = data & 0xff;
2661                 buf[1] = (data >> 8) & 0xff;
2662
2663                 return 2;
2664         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2665                 int w;
2666                 int len = FLD_GET(val, 23, 8);
2667                 if (dsi.debug_read)
2668                         DSSDBG("\tDCS long response, len %d\n", len);
2669
2670                 if (len > buflen) {
2671                         r = -EIO;
2672                         goto err;
2673                 }
2674
2675                 /* two byte checksum ends the packet, not included in len */
2676                 for (w = 0; w < len + 2;) {
2677                         int b;
2678                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2679                         if (dsi.debug_read)
2680                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2681                                                 (val >> 0) & 0xff,
2682                                                 (val >> 8) & 0xff,
2683                                                 (val >> 16) & 0xff,
2684                                                 (val >> 24) & 0xff);
2685
2686                         for (b = 0; b < 4; ++b) {
2687                                 if (w < len)
2688                                         buf[w] = (val >> (b * 8)) & 0xff;
2689                                 /* we discard the 2 byte checksum */
2690                                 ++w;
2691                         }
2692                 }
2693
2694                 return len;
2695         } else {
2696                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2697                 r = -EIO;
2698                 goto err;
2699         }
2700
2701         BUG();
2702 err:
2703         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2704                         channel, dcs_cmd);
2705         return r;
2706
2707 }
2708 EXPORT_SYMBOL(dsi_vc_dcs_read);
2709
2710 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2711 {
2712         int r;
2713
2714         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2715
2716         if (r < 0)
2717                 return r;
2718
2719         if (r != 1)
2720                 return -EIO;
2721
2722         return 0;
2723 }
2724 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2725
2726 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2727 {
2728         u8 buf[2];
2729         int r;
2730
2731         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2732
2733         if (r < 0)
2734                 return r;
2735
2736         if (r != 2)
2737                 return -EIO;
2738
2739         *data1 = buf[0];
2740         *data2 = buf[1];
2741
2742         return 0;
2743 }
2744 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2745
2746 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2747 {
2748         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2749                         len, 0);
2750 }
2751 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2752
2753 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2754 {
2755         unsigned long fck;
2756         unsigned long total_ticks;
2757         u32 r;
2758
2759         BUG_ON(ticks > 0x1fff);
2760
2761         /* ticks in DSI_FCK */
2762         fck = dsi_fclk_rate();
2763
2764         r = dsi_read_reg(DSI_TIMING2);
2765         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2766         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2767         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2768         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2769         dsi_write_reg(DSI_TIMING2, r);
2770
2771         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2772
2773         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2774                         total_ticks,
2775                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2776                         (total_ticks * 1000) / (fck / 1000 / 1000));
2777 }
2778
2779 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2780 {
2781         unsigned long fck;
2782         unsigned long total_ticks;
2783         u32 r;
2784
2785         BUG_ON(ticks > 0x1fff);
2786
2787         /* ticks in DSI_FCK */
2788         fck = dsi_fclk_rate();
2789
2790         r = dsi_read_reg(DSI_TIMING1);
2791         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2792         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2793         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2794         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2795         dsi_write_reg(DSI_TIMING1, r);
2796
2797         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2798
2799         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2800                         total_ticks,
2801                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2802                         (total_ticks * 1000) / (fck / 1000 / 1000));
2803 }
2804
2805 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2806 {
2807         unsigned long fck;
2808         unsigned long total_ticks;
2809         u32 r;
2810
2811         BUG_ON(ticks > 0x1fff);
2812
2813         /* ticks in DSI_FCK */
2814         fck = dsi_fclk_rate();
2815
2816         r = dsi_read_reg(DSI_TIMING1);
2817         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2818         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2819         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2820         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2821         dsi_write_reg(DSI_TIMING1, r);
2822
2823         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2824
2825         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2826                         total_ticks,
2827                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2828                         (total_ticks * 1000) / (fck / 1000 / 1000));
2829 }
2830
2831 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2832 {
2833         unsigned long fck;
2834         unsigned long total_ticks;
2835         u32 r;
2836
2837         BUG_ON(ticks > 0x1fff);
2838
2839         /* ticks in TxByteClkHS */
2840         fck = dsi_get_txbyteclkhs();
2841
2842         r = dsi_read_reg(DSI_TIMING2);
2843         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2844         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2845         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2846         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2847         dsi_write_reg(DSI_TIMING2, r);
2848
2849         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2850
2851         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2852                         total_ticks,
2853                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2854                         (total_ticks * 1000) / (fck / 1000 / 1000));
2855 }
2856 static int dsi_proto_config(struct omap_dss_device *dssdev)
2857 {
2858         u32 r;
2859         int buswidth = 0;
2860
2861         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2862                         DSI_FIFO_SIZE_32,
2863                         DSI_FIFO_SIZE_32,
2864                         DSI_FIFO_SIZE_32);
2865
2866         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2867                         DSI_FIFO_SIZE_32,
2868                         DSI_FIFO_SIZE_32,
2869                         DSI_FIFO_SIZE_32);
2870
2871         /* XXX what values for the timeouts? */
2872         dsi_set_stop_state_counter(0x1000, false, false);
2873         dsi_set_ta_timeout(0x1fff, true, true);
2874         dsi_set_lp_rx_timeout(0x1fff, true, true);
2875         dsi_set_hs_tx_timeout(0x1fff, true, true);
2876
2877         switch (dssdev->ctrl.pixel_size) {
2878         case 16:
2879                 buswidth = 0;
2880                 break;
2881         case 18:
2882                 buswidth = 1;
2883                 break;
2884         case 24:
2885                 buswidth = 2;
2886                 break;
2887         default:
2888                 BUG();
2889         }
2890
2891         r = dsi_read_reg(DSI_CTRL);
2892         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2893         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2894         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2895         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2896         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2897         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2898         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2899         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2900         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2901         if (!dss_has_feature(FEAT_DSI_DCS_CMD_CONFIG_VC)) {
2902                 r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2903                 /* DCS_CMD_CODE, 1=start, 0=continue */
2904                 r = FLD_MOD(r, 0, 25, 25);
2905         }
2906
2907         dsi_write_reg(DSI_CTRL, r);
2908
2909         dsi_vc_initial_config(0);
2910         dsi_vc_initial_config(1);
2911         dsi_vc_initial_config(2);
2912         dsi_vc_initial_config(3);
2913
2914         return 0;
2915 }
2916
2917 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2918 {
2919         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2920         unsigned tclk_pre, tclk_post;
2921         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2922         unsigned ths_trail, ths_exit;
2923         unsigned ddr_clk_pre, ddr_clk_post;
2924         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2925         unsigned ths_eot;
2926         u32 r;
2927
2928         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2929         ths_prepare = FLD_GET(r, 31, 24);
2930         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2931         ths_zero = ths_prepare_ths_zero - ths_prepare;
2932         ths_trail = FLD_GET(r, 15, 8);
2933         ths_exit = FLD_GET(r, 7, 0);
2934
2935         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2936         tlpx = FLD_GET(r, 22, 16) * 2;
2937         tclk_trail = FLD_GET(r, 15, 8);
2938         tclk_zero = FLD_GET(r, 7, 0);
2939
2940         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2941         tclk_prepare = FLD_GET(r, 7, 0);
2942
2943         /* min 8*UI */
2944         tclk_pre = 20;
2945         /* min 60ns + 52*UI */
2946         tclk_post = ns2ddr(60) + 26;
2947
2948         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2949         if (dssdev->phy.dsi.data1_lane != 0 &&
2950                         dssdev->phy.dsi.data2_lane != 0)
2951                 ths_eot = 2;
2952         else
2953                 ths_eot = 4;
2954
2955         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2956                         4);
2957         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2958
2959         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2960         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2961
2962         r = dsi_read_reg(DSI_CLK_TIMING);
2963         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2964         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2965         dsi_write_reg(DSI_CLK_TIMING, r);
2966
2967         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2968                         ddr_clk_pre,
2969                         ddr_clk_post);
2970
2971         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2972                 DIV_ROUND_UP(ths_prepare, 4) +
2973                 DIV_ROUND_UP(ths_zero + 3, 4);
2974
2975         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2976
2977         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2978                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2979         dsi_write_reg(DSI_VM_TIMING7, r);
2980
2981         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2982                         enter_hs_mode_lat, exit_hs_mode_lat);
2983 }
2984
2985
2986 #define DSI_DECL_VARS \
2987         int __dsi_cb = 0; u32 __dsi_cv = 0;
2988
2989 #define DSI_FLUSH(ch) \
2990         if (__dsi_cb > 0) { \
2991                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2992                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2993                 __dsi_cb = __dsi_cv = 0; \
2994         }
2995
2996 #define DSI_PUSH(ch, data) \
2997         do { \
2998                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2999                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
3000                 if (++__dsi_cb > 3) \
3001                         DSI_FLUSH(ch); \
3002         } while (0)
3003
3004 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
3005                         int x, int y, int w, int h)
3006 {
3007         /* Note: supports only 24bit colors in 32bit container */
3008         int first = 1;
3009         int fifo_stalls = 0;
3010         int max_dsi_packet_size;
3011         int max_data_per_packet;
3012         int max_pixels_per_packet;
3013         int pixels_left;
3014         int bytespp = dssdev->ctrl.pixel_size / 8;
3015         int scr_width;
3016         u32 __iomem *data;
3017         int start_offset;
3018         int horiz_inc;
3019         int current_x;
3020         struct omap_overlay *ovl;
3021
3022         debug_irq = 0;
3023
3024         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
3025                         x, y, w, h);
3026
3027         ovl = dssdev->manager->overlays[0];
3028
3029         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
3030                 return -EINVAL;
3031
3032         if (dssdev->ctrl.pixel_size != 24)
3033                 return -EINVAL;
3034
3035         scr_width = ovl->info.screen_width;
3036         data = ovl->info.vaddr;
3037
3038         start_offset = scr_width * y + x;
3039         horiz_inc = scr_width - w;
3040         current_x = x;
3041
3042         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
3043          * in fifo */
3044
3045         /* When using CPU, max long packet size is TX buffer size */
3046         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
3047
3048         /* we seem to get better perf if we divide the tx fifo to half,
3049            and while the other half is being sent, we fill the other half
3050            max_dsi_packet_size /= 2; */
3051
3052         max_data_per_packet = max_dsi_packet_size - 4 - 1;
3053
3054         max_pixels_per_packet = max_data_per_packet / bytespp;
3055
3056         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
3057
3058         pixels_left = w * h;
3059
3060         DSSDBG("total pixels %d\n", pixels_left);
3061
3062         data += start_offset;
3063
3064         while (pixels_left > 0) {
3065                 /* 0x2c = write_memory_start */
3066                 /* 0x3c = write_memory_continue */
3067                 u8 dcs_cmd = first ? 0x2c : 0x3c;
3068                 int pixels;
3069                 DSI_DECL_VARS;
3070                 first = 0;
3071
3072 #if 1
3073                 /* using fifo not empty */
3074                 /* TX_FIFO_NOT_EMPTY */
3075                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
3076                         fifo_stalls++;
3077                         if (fifo_stalls > 0xfffff) {
3078                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3079                                                 pixels_left);
3080                                 dsi_if_enable(0);
3081                                 return -EIO;
3082                         }
3083                         udelay(1);
3084                 }
3085 #elif 1
3086                 /* using fifo emptiness */
3087                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
3088                                 max_dsi_packet_size) {
3089                         fifo_stalls++;
3090                         if (fifo_stalls > 0xfffff) {
3091                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3092                                                pixels_left);
3093                                 dsi_if_enable(0);
3094                                 return -EIO;
3095                         }
3096                 }
3097 #else
3098                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
3099                         fifo_stalls++;
3100                         if (fifo_stalls > 0xfffff) {
3101                                 DSSERR("fifo stalls overflow, pixels left %d\n",
3102                                                pixels_left);
3103                                 dsi_if_enable(0);
3104                                 return -EIO;
3105                         }
3106                 }
3107 #endif
3108                 pixels = min(max_pixels_per_packet, pixels_left);
3109
3110                 pixels_left -= pixels;
3111
3112                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
3113                                 1 + pixels * bytespp, 0);
3114
3115                 DSI_PUSH(0, dcs_cmd);
3116
3117                 while (pixels-- > 0) {
3118                         u32 pix = __raw_readl(data++);
3119
3120                         DSI_PUSH(0, (pix >> 16) & 0xff);
3121                         DSI_PUSH(0, (pix >> 8) & 0xff);
3122                         DSI_PUSH(0, (pix >> 0) & 0xff);
3123
3124                         current_x++;
3125                         if (current_x == x+w) {
3126                                 current_x = x;
3127                                 data += horiz_inc;
3128                         }
3129                 }
3130
3131                 DSI_FLUSH(0);
3132         }
3133
3134         return 0;
3135 }
3136
3137 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
3138                 u16 x, u16 y, u16 w, u16 h)
3139 {
3140         unsigned bytespp;
3141         unsigned bytespl;
3142         unsigned bytespf;
3143         unsigned total_len;
3144         unsigned packet_payload;
3145         unsigned packet_len;
3146         u32 l;
3147         int r;
3148         const unsigned channel = dsi.update_channel;
3149         /* line buffer is 1024 x 24bits */
3150         /* XXX: for some reason using full buffer size causes considerable TX
3151          * slowdown with update sizes that fill the whole buffer */
3152         const unsigned line_buf_size = 1023 * 3;
3153
3154         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
3155                         x, y, w, h);
3156
3157         dsi_vc_config_vp(channel);
3158
3159         bytespp = dssdev->ctrl.pixel_size / 8;
3160         bytespl = w * bytespp;
3161         bytespf = bytespl * h;
3162
3163         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
3164          * number of lines in a packet.  See errata about VP_CLK_RATIO */
3165
3166         if (bytespf < line_buf_size)
3167                 packet_payload = bytespf;
3168         else
3169                 packet_payload = (line_buf_size) / bytespl * bytespl;
3170
3171         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
3172         total_len = (bytespf / packet_payload) * packet_len;
3173
3174         if (bytespf % packet_payload)
3175                 total_len += (bytespf % packet_payload) + 1;
3176
3177         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
3178         dsi_write_reg(DSI_VC_TE(channel), l);
3179
3180         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
3181
3182         if (dsi.te_enabled)
3183                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
3184         else
3185                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
3186         dsi_write_reg(DSI_VC_TE(channel), l);
3187
3188         /* We put SIDLEMODE to no-idle for the duration of the transfer,
3189          * because DSS interrupts are not capable of waking up the CPU and the
3190          * framedone interrupt could be delayed for quite a long time. I think
3191          * the same goes for any DSS interrupts, but for some reason I have not
3192          * seen the problem anywhere else than here.
3193          */
3194         dispc_disable_sidle();
3195
3196         dsi_perf_mark_start();
3197
3198         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
3199                         msecs_to_jiffies(250));
3200         BUG_ON(r == 0);
3201
3202         dss_start_update(dssdev);
3203
3204         if (dsi.te_enabled) {
3205                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
3206                  * for TE is longer than the timer allows */
3207                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
3208
3209                 dsi_vc_send_bta(channel);
3210
3211 #ifdef DSI_CATCH_MISSING_TE
3212                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
3213 #endif
3214         }
3215 }
3216
3217 #ifdef DSI_CATCH_MISSING_TE
3218 static void dsi_te_timeout(unsigned long arg)
3219 {
3220         DSSERR("TE not received for 250ms!\n");
3221 }
3222 #endif
3223
3224 static void dsi_handle_framedone(int error)
3225 {
3226         /* SIDLEMODE back to smart-idle */
3227         dispc_enable_sidle();
3228
3229         if (dsi.te_enabled) {
3230                 /* enable LP_RX_TO again after the TE */
3231                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
3232         }
3233
3234         dsi.framedone_callback(error, dsi.framedone_data);
3235
3236         if (!error)
3237                 dsi_perf_show("DISPC");
3238 }
3239
3240 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
3241 {
3242         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
3243          * 250ms which would conflict with this timeout work. What should be
3244          * done is first cancel the transfer on the HW, and then cancel the
3245          * possibly scheduled framedone work. However, cancelling the transfer
3246          * on the HW is buggy, and would probably require resetting the whole
3247          * DSI */
3248
3249         DSSERR("Framedone not received for 250ms!\n");
3250
3251         dsi_handle_framedone(-ETIMEDOUT);
3252 }
3253
3254 static void dsi_framedone_irq_callback(void *data, u32 mask)
3255 {
3256         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
3257          * turns itself off. However, DSI still has the pixels in its buffers,
3258          * and is sending the data.
3259          */
3260
3261         __cancel_delayed_work(&dsi.framedone_timeout_work);
3262
3263         dsi_handle_framedone(0);
3264
3265 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
3266         dispc_fake_vsync_irq();
3267 #endif
3268 }
3269
3270 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
3271                                     u16 *x, u16 *y, u16 *w, u16 *h,
3272                                     bool enlarge_update_area)
3273 {
3274         u16 dw, dh;
3275
3276         dssdev->driver->get_resolution(dssdev, &dw, &dh);
3277
3278         if  (*x > dw || *y > dh)
3279                 return -EINVAL;
3280
3281         if (*x + *w > dw)
3282                 return -EINVAL;
3283
3284         if (*y + *h > dh)
3285                 return -EINVAL;
3286
3287         if (*w == 1)
3288                 return -EINVAL;
3289
3290         if (*w == 0 || *h == 0)
3291                 return -EINVAL;
3292
3293         dsi_perf_mark_setup();
3294
3295         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3296                 dss_setup_partial_planes(dssdev, x, y, w, h,
3297                                 enlarge_update_area);
3298                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
3299         }
3300
3301         return 0;
3302 }
3303 EXPORT_SYMBOL(omap_dsi_prepare_update);
3304
3305 int omap_dsi_update(struct omap_dss_device *dssdev,
3306                 int channel,
3307                 u16 x, u16 y, u16 w, u16 h,
3308                 void (*callback)(int, void *), void *data)
3309 {
3310         dsi.update_channel = channel;
3311
3312         /* OMAP DSS cannot send updates of odd widths.
3313          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
3314          * here to make sure we catch erroneous updates. Otherwise we'll only
3315          * see rather obscure HW error happening, as DSS halts. */
3316         BUG_ON(x % 2 == 1);
3317
3318         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
3319                 dsi.framedone_callback = callback;
3320                 dsi.framedone_data = data;
3321
3322                 dsi.update_region.x = x;
3323                 dsi.update_region.y = y;
3324                 dsi.update_region.w = w;
3325                 dsi.update_region.h = h;
3326                 dsi.update_region.device = dssdev;
3327
3328                 dsi_update_screen_dispc(dssdev, x, y, w, h);
3329         } else {
3330                 int r;
3331
3332                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
3333                 if (r)
3334                         return r;
3335
3336                 dsi_perf_show("L4");
3337                 callback(0, data);
3338         }
3339
3340         return 0;
3341 }
3342 EXPORT_SYMBOL(omap_dsi_update);
3343
3344 /* Display funcs */
3345
3346 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
3347 {
3348         int r;
3349
3350         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
3351                         DISPC_IRQ_FRAMEDONE);
3352         if (r) {
3353                 DSSERR("can't get FRAMEDONE irq\n");
3354                 return r;
3355         }
3356
3357         dispc_set_lcd_display_type(dssdev->manager->id,
3358                         OMAP_DSS_LCD_DISPLAY_TFT);
3359
3360         dispc_set_parallel_interface_mode(dssdev->manager->id,
3361                         OMAP_DSS_PARALLELMODE_DSI);
3362         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
3363
3364         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
3365
3366         {
3367                 struct omap_video_timings timings = {
3368                         .hsw            = 1,
3369                         .hfp            = 1,
3370                         .hbp            = 1,
3371                         .vsw            = 1,
3372                         .vfp            = 0,
3373                         .vbp            = 0,
3374                 };
3375
3376                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
3377         }
3378
3379         return 0;
3380 }
3381
3382 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
3383 {
3384         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
3385                         DISPC_IRQ_FRAMEDONE);
3386 }
3387
3388 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
3389 {
3390         struct dsi_clock_info cinfo;
3391         int r;
3392
3393         /* we always use DSS_CLK_SYSCK as input clock */
3394         cinfo.use_sys_clk = true;
3395         cinfo.regn  = dssdev->clocks.dsi.regn;
3396         cinfo.regm  = dssdev->clocks.dsi.regm;
3397         cinfo.regm_dispc = dssdev->clocks.dsi.regm_dispc;
3398         cinfo.regm_dsi = dssdev->clocks.dsi.regm_dsi;
3399         r = dsi_calc_clock_rates(dssdev, &cinfo);
3400         if (r) {
3401                 DSSERR("Failed to calc dsi clocks\n");
3402                 return r;
3403         }
3404
3405         r = dsi_pll_set_clock_div(&cinfo);
3406         if (r) {
3407                 DSSERR("Failed to set dsi clocks\n");
3408                 return r;
3409         }
3410
3411         return 0;
3412 }
3413
3414 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3415 {
3416         struct dispc_clock_info dispc_cinfo;
3417         int r;
3418         unsigned long long fck;
3419
3420         fck = dsi_get_pll_hsdiv_dispc_rate();
3421
3422         dispc_cinfo.lck_div = dssdev->clocks.dispc.lck_div;
3423         dispc_cinfo.pck_div = dssdev->clocks.dispc.pck_div;
3424
3425         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3426         if (r) {
3427                 DSSERR("Failed to calc dispc clocks\n");
3428                 return r;
3429         }
3430
3431         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3432         if (r) {
3433                 DSSERR("Failed to set dispc clocks\n");
3434                 return r;
3435         }
3436
3437         return 0;
3438 }
3439
3440 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3441 {
3442         int r;
3443
3444         /* The SCPClk is required for both PLL and CIO registers on OMAP4 */
3445         /* CIO_CLK_ICG, enable L3 clk to CIO */
3446         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
3447
3448         _dsi_print_reset_status();
3449
3450         r = dsi_pll_init(dssdev, true, true);
3451         if (r)
3452                 goto err0;
3453
3454         r = dsi_configure_dsi_clocks(dssdev);
3455         if (r)
3456                 goto err1;
3457
3458         dss_select_dispc_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3459         dss_select_dsi_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI);
3460         dss_select_lcd_clk_source(dssdev->manager->id,
3461                 DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3462
3463         DSSDBG("PLL OK\n");
3464
3465         r = dsi_configure_dispc_clocks(dssdev);
3466         if (r)
3467                 goto err2;
3468
3469         r = dsi_complexio_init(dssdev);
3470         if (r)
3471                 goto err2;
3472
3473         _dsi_print_reset_status();
3474
3475         dsi_proto_timings(dssdev);
3476         dsi_set_lp_clk_divisor(dssdev);
3477
3478         if (1)
3479                 _dsi_print_reset_status();
3480
3481         r = dsi_proto_config(dssdev);
3482         if (r)
3483                 goto err3;
3484
3485         /* enable interface */
3486         dsi_vc_enable(0, 1);
3487         dsi_vc_enable(1, 1);
3488         dsi_vc_enable(2, 1);
3489         dsi_vc_enable(3, 1);
3490         dsi_if_enable(1);
3491         dsi_force_tx_stop_mode_io();
3492
3493         return 0;
3494 err3:
3495         dsi_complexio_uninit();
3496 err2:
3497         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3498         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3499 err1:
3500         dsi_pll_uninit();
3501 err0:
3502         return r;
3503 }
3504
3505 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3506 {
3507         /* disable interface */
3508         dsi_if_enable(0);
3509         dsi_vc_enable(0, 0);
3510         dsi_vc_enable(1, 0);
3511         dsi_vc_enable(2, 0);
3512         dsi_vc_enable(3, 0);
3513
3514         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3515         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3516         dsi_complexio_uninit();
3517         dsi_pll_uninit();
3518 }
3519
3520 static int dsi_core_init(void)
3521 {
3522         /* Autoidle */
3523         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3524
3525         /* ENWAKEUP */
3526         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3527
3528         /* SIDLEMODE smart-idle */
3529         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3530
3531         _dsi_initialize_irq();
3532
3533         return 0;
3534 }
3535
3536 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3537 {
3538         int r = 0;
3539
3540         DSSDBG("dsi_display_enable\n");
3541
3542         WARN_ON(!dsi_bus_is_locked());
3543
3544         mutex_lock(&dsi.lock);
3545
3546         r = omap_dss_start_device(dssdev);
3547         if (r) {
3548                 DSSERR("failed to start device\n");
3549                 goto err0;
3550         }
3551
3552         enable_clocks(1);
3553         dsi_enable_pll_clock(1);
3554
3555         r = _dsi_reset();
3556         if (r)
3557                 goto err1;
3558
3559         dsi_core_init();
3560
3561         r = dsi_display_init_dispc(dssdev);
3562         if (r)
3563                 goto err1;
3564
3565         r = dsi_display_init_dsi(dssdev);
3566         if (r)
3567                 goto err2;
3568
3569         mutex_unlock(&dsi.lock);
3570
3571         return 0;
3572
3573 err2:
3574         dsi_display_uninit_dispc(dssdev);
3575 err1:
3576         enable_clocks(0);
3577         dsi_enable_pll_clock(0);
3578         omap_dss_stop_device(dssdev);
3579 err0:
3580         mutex_unlock(&dsi.lock);
3581         DSSDBG("dsi_display_enable FAILED\n");
3582         return r;
3583 }
3584 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3585
3586 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3587 {
3588         DSSDBG("dsi_display_disable\n");
3589
3590         WARN_ON(!dsi_bus_is_locked());
3591
3592         mutex_lock(&dsi.lock);
3593
3594         dsi_display_uninit_dispc(dssdev);
3595
3596         dsi_display_uninit_dsi(dssdev);
3597
3598         enable_clocks(0);
3599         dsi_enable_pll_clock(0);
3600
3601         omap_dss_stop_device(dssdev);
3602
3603         mutex_unlock(&dsi.lock);
3604 }
3605 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3606
3607 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3608 {
3609         dsi.te_enabled = enable;
3610         return 0;
3611 }
3612 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3613
3614 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3615                 u32 fifo_size, enum omap_burst_size *burst_size,
3616                 u32 *fifo_low, u32 *fifo_high)
3617 {
3618         unsigned burst_size_bytes;
3619
3620         *burst_size = OMAP_DSS_BURST_16x32;
3621         burst_size_bytes = 16 * 32 / 8;
3622
3623         *fifo_high = fifo_size - burst_size_bytes;
3624         *fifo_low = fifo_size - burst_size_bytes * 2;
3625 }
3626
3627 int dsi_init_display(struct omap_dss_device *dssdev)
3628 {
3629         DSSDBG("DSI init\n");
3630
3631         /* XXX these should be figured out dynamically */
3632         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3633                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3634
3635         if (dsi.vdds_dsi_reg == NULL) {
3636                 struct regulator *vdds_dsi;
3637
3638                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3639
3640                 if (IS_ERR(vdds_dsi)) {
3641                         DSSERR("can't get VDDS_DSI regulator\n");
3642                         return PTR_ERR(vdds_dsi);
3643                 }
3644
3645                 dsi.vdds_dsi_reg = vdds_dsi;
3646         }
3647
3648         return 0;
3649 }
3650
3651 int omap_dsi_request_vc(struct omap_dss_device *dssdev, int *channel)
3652 {
3653         int i;
3654
3655         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3656                 if (!dsi.vc[i].dssdev) {
3657                         dsi.vc[i].dssdev = dssdev;
3658                         *channel = i;
3659                         return 0;
3660                 }
3661         }
3662
3663         DSSERR("cannot get VC for display %s", dssdev->name);
3664         return -ENOSPC;
3665 }
3666 EXPORT_SYMBOL(omap_dsi_request_vc);
3667
3668 int omap_dsi_set_vc_id(struct omap_dss_device *dssdev, int channel, int vc_id)
3669 {
3670         if (vc_id < 0 || vc_id > 3) {
3671                 DSSERR("VC ID out of range\n");
3672                 return -EINVAL;
3673         }
3674
3675         if (channel < 0 || channel > 3) {
3676                 DSSERR("Virtual Channel out of range\n");
3677                 return -EINVAL;
3678         }
3679
3680         if (dsi.vc[channel].dssdev != dssdev) {
3681                 DSSERR("Virtual Channel not allocated to display %s\n",
3682                         dssdev->name);
3683                 return -EINVAL;
3684         }
3685
3686         dsi.vc[channel].vc_id = vc_id;
3687
3688         return 0;
3689 }
3690 EXPORT_SYMBOL(omap_dsi_set_vc_id);
3691
3692 void omap_dsi_release_vc(struct omap_dss_device *dssdev, int channel)
3693 {
3694         if ((channel >= 0 && channel <= 3) &&
3695                 dsi.vc[channel].dssdev == dssdev) {
3696                 dsi.vc[channel].dssdev = NULL;
3697                 dsi.vc[channel].vc_id = 0;
3698         }
3699 }
3700 EXPORT_SYMBOL(omap_dsi_release_vc);
3701
3702 void dsi_wait_pll_hsdiv_dispc_active(void)
3703 {
3704         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3705                 DSSERR("%s (%s) not active\n",
3706                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3707                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3708 }
3709
3710 void dsi_wait_pll_hsdiv_dsi_active(void)
3711 {
3712         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3713                 DSSERR("%s (%s) not active\n",
3714                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3715                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3716 }
3717
3718 static void dsi_calc_clock_param_ranges(void)
3719 {
3720         dsi.regn_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGN);
3721         dsi.regm_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM);
3722         dsi.regm_dispc_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DISPC);
3723         dsi.regm_dsi_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_REGM_DSI);
3724         dsi.fint_min = dss_feat_get_param_min(FEAT_PARAM_DSIPLL_FINT);
3725         dsi.fint_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_FINT);
3726         dsi.lpdiv_max = dss_feat_get_param_max(FEAT_PARAM_DSIPLL_LPDIV);
3727 }
3728
3729 static int dsi_init(struct platform_device *pdev)
3730 {
3731         u32 rev;
3732         int r, i;
3733         struct resource *dsi_mem;
3734
3735         spin_lock_init(&dsi.irq_lock);
3736         spin_lock_init(&dsi.errors_lock);
3737         dsi.errors = 0;
3738
3739 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3740         spin_lock_init(&dsi.irq_stats_lock);
3741         dsi.irq_stats.last_reset = jiffies;
3742 #endif
3743
3744         mutex_init(&dsi.lock);
3745         sema_init(&dsi.bus_lock, 1);
3746
3747         dsi.workqueue = create_singlethread_workqueue("dsi");
3748         if (dsi.workqueue == NULL)
3749                 return -ENOMEM;
3750
3751         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3752                         dsi_framedone_timeout_work_callback);
3753
3754 #ifdef DSI_CATCH_MISSING_TE
3755         init_timer(&dsi.te_timer);
3756         dsi.te_timer.function = dsi_te_timeout;
3757         dsi.te_timer.data = 0;
3758 #endif
3759         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3760         if (!dsi_mem) {
3761                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3762                 r = -EINVAL;
3763                 goto err1;
3764         }
3765         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3766         if (!dsi.base) {
3767                 DSSERR("can't ioremap DSI\n");
3768                 r = -ENOMEM;
3769                 goto err1;
3770         }
3771         dsi.irq = platform_get_irq(dsi.pdev, 0);
3772         if (dsi.irq < 0) {
3773                 DSSERR("platform_get_irq failed\n");
3774                 r = -ENODEV;
3775                 goto err2;
3776         }
3777
3778         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3779                 "OMAP DSI1", dsi.pdev);
3780         if (r < 0) {
3781                 DSSERR("request_irq failed\n");
3782                 goto err2;
3783         }
3784
3785         /* DSI VCs initialization */
3786         for (i = 0; i < ARRAY_SIZE(dsi.vc); i++) {
3787                 dsi.vc[i].mode = DSI_VC_MODE_L4;
3788                 dsi.vc[i].dssdev = NULL;
3789                 dsi.vc[i].vc_id = 0;
3790         }
3791
3792         dsi_calc_clock_param_ranges();
3793
3794         enable_clocks(1);
3795
3796         rev = dsi_read_reg(DSI_REVISION);
3797         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3798                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3799
3800         enable_clocks(0);
3801
3802         return 0;
3803 err2:
3804         iounmap(dsi.base);
3805 err1:
3806         destroy_workqueue(dsi.workqueue);
3807         return r;
3808 }
3809
3810 static void dsi_exit(void)
3811 {
3812         if (dsi.vdds_dsi_reg != NULL) {
3813                 regulator_put(dsi.vdds_dsi_reg);
3814                 dsi.vdds_dsi_reg = NULL;
3815         }
3816
3817         free_irq(dsi.irq, dsi.pdev);
3818         iounmap(dsi.base);
3819
3820         destroy_workqueue(dsi.workqueue);
3821
3822         DSSDBG("omap_dsi_exit\n");
3823 }
3824
3825 /* DSI1 HW IP initialisation */
3826 static int omap_dsi1hw_probe(struct platform_device *pdev)
3827 {
3828         int r;
3829         dsi.pdev = pdev;
3830         r = dsi_init(pdev);
3831         if (r) {
3832                 DSSERR("Failed to initialize DSI\n");
3833                 goto err_dsi;
3834         }
3835 err_dsi:
3836         return r;
3837 }
3838
3839 static int omap_dsi1hw_remove(struct platform_device *pdev)
3840 {
3841         dsi_exit();
3842         return 0;
3843 }
3844
3845 static struct platform_driver omap_dsi1hw_driver = {
3846         .probe          = omap_dsi1hw_probe,
3847         .remove         = omap_dsi1hw_remove,
3848         .driver         = {
3849                 .name   = "omapdss_dsi1",
3850                 .owner  = THIS_MODULE,
3851         },
3852 };
3853
3854 int dsi_init_platform_driver(void)
3855 {
3856         return platform_driver_register(&omap_dsi1hw_driver);
3857 }
3858
3859 void dsi_uninit_platform_driver(void)
3860 {
3861         return platform_driver_unregister(&omap_dsi1hw_driver);
3862 }