include/asm-x86/amd_iommu_types.h

   1 /*
   2  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #ifndef __AMD_IOMMU_TYPES_H__
  21 #define __AMD_IOMMU_TYPES_H__
  22
  23 #include <linux/types.h>
  24 #include <linux/list.h>
  25 #include <linux/spinlock.h>
  26
  27 /*
  28  * some size calculation constants
  29  */
  30 #define DEV_TABLE_ENTRY_SIZE            32
  31 #define ALIAS_TABLE_ENTRY_SIZE          2
  32 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
  33
  34 /* Length of the MMIO region for the AMD IOMMU */
  35 #define MMIO_REGION_LENGTH       0x4000
  36
  37 /* Capability offsets used by the driver */
  38 #define MMIO_CAP_HDR_OFFSET     0x00
  39 #define MMIO_RANGE_OFFSET       0x0c
  40 #define MMIO_MISC_OFFSET        0x10
  41
  42 /* Masks, shifts and macros to parse the device range capability */
  43 #define MMIO_RANGE_LD_MASK      0xff000000
  44 #define MMIO_RANGE_FD_MASK      0x00ff0000
  45 #define MMIO_RANGE_BUS_MASK     0x0000ff00
  46 #define MMIO_RANGE_LD_SHIFT     24
  47 #define MMIO_RANGE_FD_SHIFT     16
  48 #define MMIO_RANGE_BUS_SHIFT    8
  49 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
  50 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
  51 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
  52 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
  53
  54 /* Flag masks for the AMD IOMMU exclusion range */
  55 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
  56 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
  57
  58 /* Used offsets into the MMIO space */
  59 #define MMIO_DEV_TABLE_OFFSET   0x0000
  60 #define MMIO_CMD_BUF_OFFSET     0x0008
  61 #define MMIO_EVT_BUF_OFFSET     0x0010
  62 #define MMIO_CONTROL_OFFSET     0x0018
  63 #define MMIO_EXCL_BASE_OFFSET   0x0020
  64 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
  65 #define MMIO_CMD_HEAD_OFFSET    0x2000
  66 #define MMIO_CMD_TAIL_OFFSET    0x2008
  67 #define MMIO_EVT_HEAD_OFFSET    0x2010
  68 #define MMIO_EVT_TAIL_OFFSET    0x2018
  69 #define MMIO_STATUS_OFFSET      0x2020
  70
  71 /* MMIO status bits */
  72 #define MMIO_STATUS_COM_WAIT_INT_MASK   0x04
  73
  74 /* feature control bits */
  75 #define CONTROL_IOMMU_EN        0x00ULL
  76 #define CONTROL_HT_TUN_EN       0x01ULL
  77 #define CONTROL_EVT_LOG_EN      0x02ULL
  78 #define CONTROL_EVT_INT_EN      0x03ULL
  79 #define CONTROL_COMWAIT_EN      0x04ULL
  80 #define CONTROL_PASSPW_EN       0x08ULL
  81 #define CONTROL_RESPASSPW_EN    0x09ULL
  82 #define CONTROL_COHERENT_EN     0x0aULL
  83 #define CONTROL_ISOC_EN         0x0bULL
  84 #define CONTROL_CMDBUF_EN       0x0cULL
  85 #define CONTROL_PPFLOG_EN       0x0dULL
  86 #define CONTROL_PPFINT_EN       0x0eULL
  87
  88 /* command specific defines */
  89 #define CMD_COMPL_WAIT          0x01
  90 #define CMD_INV_DEV_ENTRY       0x02
  91 #define CMD_INV_IOMMU_PAGES     0x03
  92
  93 #define CMD_COMPL_WAIT_STORE_MASK       0x01
  94 #define CMD_COMPL_WAIT_INT_MASK         0x02
  95 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
  96 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
  97
  98 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
  99
 100 /* macros and definitions for device table entries */
 101 #define DEV_ENTRY_VALID         0x00
 102 #define DEV_ENTRY_TRANSLATION   0x01
 103 #define DEV_ENTRY_IR            0x3d
 104 #define DEV_ENTRY_IW            0x3e
 105 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
 106 #define DEV_ENTRY_EX            0x67
 107 #define DEV_ENTRY_SYSMGT1       0x68
 108 #define DEV_ENTRY_SYSMGT2       0x69
 109 #define DEV_ENTRY_INIT_PASS     0xb8
 110 #define DEV_ENTRY_EINT_PASS     0xb9
 111 #define DEV_ENTRY_NMI_PASS      0xba
 112 #define DEV_ENTRY_LINT0_PASS    0xbe
 113 #define DEV_ENTRY_LINT1_PASS    0xbf
 114
 115 /* constants to configure the command buffer */
 116 #define CMD_BUFFER_SIZE    8192
 117 #define CMD_BUFFER_ENTRIES 512
 118 #define MMIO_CMD_SIZE_SHIFT 56
 119 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
 120
 121 /* constants for event buffer handling */
 122 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
 123 #define EVT_LEN_MASK            (0x9ULL << 56)
 124
 125 #define PAGE_MODE_1_LEVEL 0x01
 126 #define PAGE_MODE_2_LEVEL 0x02
 127 #define PAGE_MODE_3_LEVEL 0x03
 128
 129 #define IOMMU_PDE_NL_0   0x000ULL
 130 #define IOMMU_PDE_NL_1   0x200ULL
 131 #define IOMMU_PDE_NL_2   0x400ULL
 132 #define IOMMU_PDE_NL_3   0x600ULL
 133
 134 #define IOMMU_PTE_L2_INDEX(address) (((address) >> 30) & 0x1ffULL)
 135 #define IOMMU_PTE_L1_INDEX(address) (((address) >> 21) & 0x1ffULL)
 136 #define IOMMU_PTE_L0_INDEX(address) (((address) >> 12) & 0x1ffULL)
 137
 138 #define IOMMU_MAP_SIZE_L1 (1ULL << 21)
 139 #define IOMMU_MAP_SIZE_L2 (1ULL << 30)
 140 #define IOMMU_MAP_SIZE_L3 (1ULL << 39)
 141
 142 #define IOMMU_PTE_P  (1ULL << 0)
 143 #define IOMMU_PTE_U  (1ULL << 59)
 144 #define IOMMU_PTE_FC (1ULL << 60)
 145 #define IOMMU_PTE_IR (1ULL << 61)
 146 #define IOMMU_PTE_IW (1ULL << 62)
 147
 148 #define IOMMU_L1_PDE(address) \
 149         ((address) | IOMMU_PDE_NL_1 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 150 #define IOMMU_L2_PDE(address) \
 151         ((address) | IOMMU_PDE_NL_2 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 152
 153 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
 154 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
 155 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
 156 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
 157
 158 #define IOMMU_PROT_MASK 0x03
 159 #define IOMMU_PROT_IR 0x01
 160 #define IOMMU_PROT_IW 0x02
 161
 162 /* IOMMU capabilities */
 163 #define IOMMU_CAP_IOTLB   24
 164 #define IOMMU_CAP_NPCACHE 26
 165
 166 #define MAX_DOMAIN_ID 65536
 167
 168 /*
 169  * This structure contains generic data for  IOMMU protection domains
 170  * independent of their use.
 171  */
 172 struct protection_domain {
 173         spinlock_t lock; /* mostly used to lock the page table*/
 174         u16 id;          /* the domain id written to the device table */
 175         int mode;        /* paging mode (0-6 levels) */
 176         u64 *pt_root;    /* page table root pointer */
 177         void *priv;      /* private data */
 178 };
 179
 180 /*
 181  * Data container for a dma_ops specific protection domain
 182  */
 183 struct dma_ops_domain {
 184         struct list_head list;
 185
 186         /* generic protection domain information */
 187         struct protection_domain domain;
 188
 189         /* size of the aperture for the mappings */
 190         unsigned long aperture_size;
 191
 192         /* address we start to search for free addresses */
 193         unsigned long next_bit;
 194
 195         /* address allocation bitmap */
 196         unsigned long *bitmap;
 197
 198         /*
 199          * Array of PTE pages for the aperture. In this array we save all the
 200          * leaf pages of the domain page table used for the aperture. This way
 201          * we don't need to walk the page table to find a specific PTE. We can
 202          * just calculate its address in constant time.
 203          */
 204         u64 **pte_pages;
 205
 206         /* This will be set to true when TLB needs to be flushed */
 207         bool need_flush;
 208 };
 209
 210 /*
 211  * Structure where we save information about one hardware AMD IOMMU in the
 212  * system.
 213  */
 214 struct amd_iommu {
 215         struct list_head list;
 216
 217         /* locks the accesses to the hardware */
 218         spinlock_t lock;
 219
 220         /* Pointer to PCI device of this IOMMU */
 221         struct pci_dev *dev;
 222
 223         /*
 224          * Capability pointer. There could be more than one IOMMU per PCI
 225          * device function if there are more than one AMD IOMMU capability
 226          * pointers.
 227          */
 228         u16 cap_ptr;
 229
 230         /* physical address of MMIO space */
 231         u64 mmio_phys;
 232         /* virtual address of MMIO space */
 233         u8 *mmio_base;
 234
 235         /* capabilities of that IOMMU read from ACPI */
 236         u32 cap;
 237
 238         /* pci domain of this IOMMU */
 239         u16 pci_seg;
 240
 241         /* first device this IOMMU handles. read from PCI */
 242         u16 first_device;
 243         /* last device this IOMMU handles. read from PCI */
 244         u16 last_device;
 245
 246         /* start of exclusion range of that IOMMU */
 247         u64 exclusion_start;
 248         /* length of exclusion range of that IOMMU */
 249         u64 exclusion_length;
 250
 251         /* command buffer virtual address */
 252         u8 *cmd_buf;
 253         /* size of command buffer */
 254         u32 cmd_buf_size;
 255
 256         /* event buffer virtual address */
 257         u8 *evt_buf;
 258         /* size of event buffer */
 259         u32 evt_buf_size;
 260         /* MSI number for event interrupt */
 261         u16 evt_msi_num;
 262
 263         /* if one, we need to send a completion wait command */
 264         int need_sync;
 265
 266         /* true if interrupts for this IOMMU are already enabled */
 267         bool int_enabled;
 268
 269         /* default dma_ops domain for that IOMMU */
 270         struct dma_ops_domain *default_dom;
 271 };
 272
 273 /*
 274  * List with all IOMMUs in the system. This list is not locked because it is
 275  * only written and read at driver initialization or suspend time
 276  */
 277 extern struct list_head amd_iommu_list;
 278
 279 /*
 280  * Structure defining one entry in the device table
 281  */
 282 struct dev_table_entry {
 283         u32 data[8];
 284 };
 285
 286 /*
 287  * One entry for unity mappings parsed out of the ACPI table.
 288  */
 289 struct unity_map_entry {
 290         struct list_head list;
 291
 292         /* starting device id this entry is used for (including) */
 293         u16 devid_start;
 294         /* end device id this entry is used for (including) */
 295         u16 devid_end;
 296
 297         /* start address to unity map (including) */
 298         u64 address_start;
 299         /* end address to unity map (including) */
 300         u64 address_end;
 301
 302         /* required protection */
 303         int prot;
 304 };
 305
 306 /*
 307  * List of all unity mappings. It is not locked because as runtime it is only
 308  * read. It is created at ACPI table parsing time.
 309  */
 310 extern struct list_head amd_iommu_unity_map;
 311
 312 /*
 313  * Data structures for device handling
 314  */
 315
 316 /*
 317  * Device table used by hardware. Read and write accesses by software are
 318  * locked with the amd_iommu_pd_table lock.
 319  */
 320 extern struct dev_table_entry *amd_iommu_dev_table;
 321
 322 /*
 323  * Alias table to find requestor ids to device ids. Not locked because only
 324  * read on runtime.
 325  */
 326 extern u16 *amd_iommu_alias_table;
 327
 328 /*
 329  * Reverse lookup table to find the IOMMU which translates a specific device.
 330  */
 331 extern struct amd_iommu **amd_iommu_rlookup_table;
 332
 333 /* size of the dma_ops aperture as power of 2 */
 334 extern unsigned amd_iommu_aperture_order;
 335
 336 /* largest PCI device id we expect translation requests for */
 337 extern u16 amd_iommu_last_bdf;
 338
 339 /* data structures for protection domain handling */
 340 extern struct protection_domain **amd_iommu_pd_table;
 341
 342 /* allocation bitmap for domain ids */
 343 extern unsigned long *amd_iommu_pd_alloc_bitmap;
 344
 345 /* will be 1 if device isolation is enabled */
 346 extern int amd_iommu_isolate;
 347
 348 /* takes a PCI device id and prints it out in a readable form */
 349 static inline void print_devid(u16 devid, int nl)
 350 {
 351         int bus = devid >> 8;
 352         int dev = devid >> 3 & 0x1f;
 353         int fn  = devid & 0x07;
 354
 355         printk("%02x:%02x.%x", bus, dev, fn);
 356         if (nl)
 357                 printk("\n");
 358 }
 359
 360 /* takes bus and device/function and returns the device id
 361  * FIXME: should that be in generic PCI code? */
 362 static inline u16 calc_devid(u8 bus, u8 devfn)
 363 {
 364         return (((u16)bus) << 8) | devfn;
 365 }
 366
 367 #endif