include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2003
   3  * DAVE Srl
   4  *
   5  * http://www.dave-tech.it
   6  * http://www.wawnet.biz
   7  * mailto:info@wawnet.biz
   8  *
   9  * Credits: Stefan Roese, Wolfgang Denk
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * board/config.h - configuration options, board specific
  29  */
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 #define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
  35 #define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
  36 #define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
  37 #ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
  38 #define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
  39 #endif
  40
  41 /*
  42  * Debug stuff
  43  */
  44 #undef  __DEBUG_START_FROM_SRAM__
  45 #define __DISABLE_MACHINE_EXCEPTION__
  46
  47 #ifdef __DEBUG_START_FROM_SRAM__
  48 #define CFG_DUMMY_FLASH_SIZE            1024*1024*4
  49 #endif
  50
  51 /*
  52  * High Level Configuration Options
  53  * (easy to change)
  54  */
  55
  56 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  57 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  58 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board         */
  59
  60 #define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
  61 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  62
  63 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  64
  65 #define CONFIG_BAUDRATE         115200
  66 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  67
  68 #undef  CONFIG_BOOTARGS
  69
  70 /* Ethernet stuff */
  71 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  72 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
  73 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
  74
  75 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  76 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
  77
  78
  79 #undef CONFIG_EXT_PHY
  80
  81 #define CONFIG_MII              1       /* MII PHY management           */
  82 #ifndef  CONFIG_EXT_PHY
  83 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
  84 #else
  85 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
  86 #endif
  87 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
  88
  89 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  90                                 CFG_CMD_DATE    | \
  91                                 CFG_CMD_ELF     | \
  92                                 CFG_CMD_EEPROM  | \
  93                                 CFG_CMD_I2C     | \
  94                                 CFG_CMD_IRQ     | \
  95                                 CFG_CMD_MII     | \
  96                                 CFG_CMD_NAND    )
  97
  98 #define CONFIG_MAC_PARTITION
  99 #define CONFIG_DOS_PARTITION
 100
 101 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 102 #include <cmd_confdefs.h>
 103
 104 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 105
 106 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
 107 #define CFG_RTC_REG_BASE_ADDR    0xF0000500 /* RTC Base Address         */
 108
 109 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 110
 111 /*
 112  * Miscellaneous configurable options
 113  */
 114 #define CFG_LONGHELP                    /* undef to save memory         */
 115 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 116
 117 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
 118 #ifdef  CFG_HUSH_PARSER
 119 #define CFG_PROMPT_HUSH_PS2     "> "
 120 #endif
 121
 122 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 123 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 124 #else
 125 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 126 #endif
 127 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 128 #define CFG_MAXARGS     16              /* max number of command args   */
 129 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 130
 131 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
 132
 133 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 134
 135 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 136 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 137
 138 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
 139 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
 140 #define CFG_BASE_BAUD       691200
 141
 142 /* The following table includes the supported baudrates */
 143 #define CFG_BAUDRATE_TABLE      \
 144         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 145          57600, 115200, 230400, 460800, 921600 }
 146
 147 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 148 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
 149
 150 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 151
 152 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 153
 154 /*-----------------------------------------------------------------------
 155  * NAND-FLASH stuff
 156  *-----------------------------------------------------------------------
 157  */
 158 #define CFG_NAND0_BASE 0xFF400000
 159 #define CFG_NAND1_BASE 0xFF000000
 160
 161 #define CFG_MAX_NAND_DEVICE     2       /* Max number of NAND devices           */
 162 #define SECTORSIZE 512
 163 #define NAND_NO_RB
 164
 165 #define ADDR_COLUMN 1
 166 #define ADDR_PAGE 2
 167 #define ADDR_COLUMN_PAGE 3
 168
 169 #define NAND_ChipID_UNKNOWN     0x00
 170 #define NAND_MAX_FLOORS 1
 171 #define NAND_MAX_CHIPS 1
 172
 173 #define CFG_NAND0_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
 174 #define CFG_NAND0_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
 175 #define CFG_NAND0_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
 176 #define CFG_NAND0_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
 177
 178 #define CFG_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 179 #define CFG_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 180 #define CFG_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 181 #define CFG_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 182
 183
 184 #define NAND_DISABLE_CE(nand) do \
 185 { \
 186         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 187         { \
 188             case CFG_NAND0_BASE: \
 189                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CE); \
 190                 break; \
 191             case CFG_NAND1_BASE: \
 192                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CE); \
 193                 break; \
 194         } \
 195 } while(0)
 196
 197 #define NAND_ENABLE_CE(nand) do \
 198 { \
 199         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 200         { \
 201             case CFG_NAND0_BASE: \
 202                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CE); \
 203                 break; \
 204             case CFG_NAND1_BASE: \
 205                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CE); \
 206                 break; \
 207         } \
 208 } while(0)
 209
 210
 211
 212 #define NAND_CTL_CLRALE(nandptr) do \
 213 { \
 214         switch((unsigned long)nandptr) \
 215         { \
 216             case CFG_NAND0_BASE: \
 217                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_ALE); \
 218                 break; \
 219             case CFG_NAND1_BASE: \
 220                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_ALE); \
 221                 break; \
 222         } \
 223 } while(0)
 224
 225 #define NAND_CTL_SETALE(nandptr) do \
 226 { \
 227         switch((unsigned long)nandptr) \
 228         { \
 229             case CFG_NAND0_BASE: \
 230                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_ALE); \
 231                 break; \
 232             case CFG_NAND1_BASE: \
 233                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_ALE); \
 234                 break; \
 235         } \
 236 } while(0)
 237
 238 #define NAND_CTL_CLRCLE(nandptr) do \
 239 { \
 240         switch((unsigned long)nandptr) \
 241         { \
 242             case CFG_NAND0_BASE: \
 243                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CLE); \
 244                 break; \
 245             case CFG_NAND1_BASE: \
 246                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CLE); \
 247                 break; \
 248         } \
 249 } while(0)
 250
 251 #define NAND_CTL_SETCLE(nandptr) do { \
 252         switch((unsigned long)nandptr) { \
 253         case CFG_NAND0_BASE: \
 254                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CLE); \
 255                 break; \
 256         case CFG_NAND1_BASE: \
 257                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CLE); \
 258                 break; \
 259         } \
 260 } while(0)
 261
 262 #ifdef NAND_NO_RB
 263 /* constant delay (see also tR in the datasheet) */
 264 #define NAND_WAIT_READY(nand) do { \
 265         udelay(12); \
 266 } while (0)
 267 #else
 268 /* use the R/B pin */
 269 /* TBD */
 270 #endif
 271
 272 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 273 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 274 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 275 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 276
 277 /*-----------------------------------------------------------------------
 278  * PCI stuff
 279  *-----------------------------------------------------------------------
 280  */
 281 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 282 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 283 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 284
 285 #define CONFIG_PCI                      /* include pci support          */
 286 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 287 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 288                                         /* resource configuration       */
 289
 290 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 291
 292 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 293 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 294 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 295 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 296 #define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 297 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 298 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
 299 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 300 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 301
 302 /*-----------------------------------------------------------------------
 303  * Start addresses for the final memory configuration
 304  * (Set up by the startup code)
 305  * Please note that CFG_SDRAM_BASE _must_ start at 0
 306  */
 307 #define CFG_SDRAM_BASE          0x00000000
 308 #define CFG_FLASH_BASE          0xFFFC0000
 309 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 310 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
 311 #define CFG_MALLOC_LEN          (256 * 1024)    /* Reserve 256 kB for malloc()  */
 312
 313 /*
 314  * For booting Linux, the board info and command line data
 315  * have to be in the first 8 MB of memory, since this is
 316  * the maximum mapped by the Linux kernel during initialization.
 317  */
 318 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 319 /*-----------------------------------------------------------------------
 320  * FLASH organization
 321  */
 322 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 323 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 324
 325 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 326 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
 327
 328 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 329 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 330 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 331 /*
 332  * The following defines are added for buggy IOP480 byte interface.
 333  * All other boards should use the standard values (CPCI405 etc.)
 334  */
 335 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
 336 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
 337 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
 338
 339 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 340
 341 #if 0 /* test-only */
 342 #define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 343 #define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 344 #endif
 345
 346 /*-----------------------------------------------------------------------
 347  * Environment Variable setup
 348  */
 349 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 350 #define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 351 #define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 352                                    /* total size of a CAT24WC16 is 2048 bytes */
 353
 354 #define CFG_NVRAM_BASE_ADDR     0xF0000500              /* NVRAM base address   */
 355 #define CFG_NVRAM_SIZE          242                     /* NVRAM size           */
 356
 357 /*-----------------------------------------------------------------------
 358  * I2C EEPROM (CAT24WC16) for environment
 359  */
 360 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 361 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 362 #define CFG_I2C_SLAVE           0x7F
 363
 364 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC08             */
 365 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 366 /* mask of address bits that overflow into the "EEPROM chip address"    */
 367 /*#define CFG_I2C_EEPROM_ADDR_OVERFLOW  0x07*/
 368 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
 369                                         /* 16 byte page write mode using*/
 370                                         /* last 4 bits of the address   */
 371 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 372 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 373
 374 /*-----------------------------------------------------------------------
 375  * Cache Configuration
 376  */
 377 #define CFG_DCACHE_SIZE         16384   /* For IBM 405 CPUs, older 405 ppc's    */
 378                                         /* have only 8kB, 16kB is save here     */
 379 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 380 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 381 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 382 #endif
 383
 384 /*
 385  * Init Memory Controller:
 386  *
 387  * BR0/1 and OR0/1 (FLASH)
 388  */
 389
 390 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 391
 392 /*-----------------------------------------------------------------------
 393  * External Bus Controller (EBC) Setup
 394  */
 395
 396 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 397 #define CFG_EBC_PB0AP           0x92015480
 398 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 399
 400 /* Memory Bank 1 (External SRAM) initialization                                 */
 401 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 402 #define CFG_EBC_PB1AP           0x92015480
 403 #define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 404
 405 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 406 #define CFG_EBC_PB2AP           0x92015480
 407 #define CFG_EBC_PB2CR           0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 408
 409 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 410 #define CFG_EBC_PB3AP           0x92015480
 411 #define CFG_EBC_PB3CR           0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 412
 413
 414 #if 0 /* Roese */
 415 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
 416 #define CFG_EBC_PB1AP           0x92015480
 417 #define CFG_EBC_PB1CR           0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 418
 419 /* Memory Bank 2 (CAN0, 1) initialization                                       */
 420 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 421 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 422
 423 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
 424 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 425 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 426
 427 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
 428 #define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
 429 #define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 430 #endif
 431
 432 /*-----------------------------------------------------------------------
 433  * FPGA stuff
 434  */
 435 /* FPGA internal regs */
 436 #define CFG_FPGA_MODE           0x00
 437 #define CFG_FPGA_STATUS         0x02
 438 #define CFG_FPGA_TS             0x04
 439 #define CFG_FPGA_TS_LOW         0x06
 440 #define CFG_FPGA_TS_CAP0        0x10
 441 #define CFG_FPGA_TS_CAP0_LOW    0x12
 442 #define CFG_FPGA_TS_CAP1        0x14
 443 #define CFG_FPGA_TS_CAP1_LOW    0x16
 444 #define CFG_FPGA_TS_CAP2        0x18
 445 #define CFG_FPGA_TS_CAP2_LOW    0x1a
 446 #define CFG_FPGA_TS_CAP3        0x1c
 447 #define CFG_FPGA_TS_CAP3_LOW    0x1e
 448
 449 /* FPGA Mode Reg */
 450 #define CFG_FPGA_MODE_CF_RESET  0x0001
 451 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 452 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 453 #define CFG_FPGA_MODE_TS_CLEAR  0x2000
 454
 455 /* FPGA Status Reg */
 456 #define CFG_FPGA_STATUS_DIP0    0x0001
 457 #define CFG_FPGA_STATUS_DIP1    0x0002
 458 #define CFG_FPGA_STATUS_DIP2    0x0004
 459 #define CFG_FPGA_STATUS_FLASH   0x0008
 460 #define CFG_FPGA_STATUS_TS_IRQ  0x1000
 461
 462 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 463 #define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 464
 465 /* FPGA program pin configuration */
 466 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 467 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 468 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 469 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 470 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 471
 472 /*-----------------------------------------------------------------------
 473  * Definitions for initial stack pointer and data area (in data cache)
 474  */
 475 #if 0 /* test-only */
 476 #define CFG_INIT_DCACHE_CS      4       /* use cs # 4 for data cache memory    */
 477
 478 #define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
 479 #define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
 480 #else
 481 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 482 #define CFG_TEMP_STACK_OCM        1
 483
 484 /* On Chip Memory location */
 485 #define CFG_OCM_DATA_ADDR       0xF8000000
 486 #define CFG_OCM_DATA_SIZE       0x1000
 487 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 488 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 489 #endif
 490
 491 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 492 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 493 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 494
 495 /*-----------------------------------------------------------------------
 496  * Definitions for GPIO setup (PPC405EP specific)
 497  *
 498  * GPIO0[0]     - External Bus Controller BLAST output
 499  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 500  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 501  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 502  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 503  * GPIO0[24-27] - UART0 control signal inputs/outputs
 504  * GPIO0[28-29] - UART1 data signal input/output
 505  * GPIO0[30]    - EMAC0 input
 506  * GPIO0[31]    - EMAC1 reject packet as output
 507  */
 508 #define CFG_GPIO0_OSRH          0x40000550
 509 #define CFG_GPIO0_OSRL          0x00000110
 510 #define CFG_GPIO0_ISR1H         0x00000000
 511 /*#define CFG_GPIO0_ISR1L         0x15555445*/
 512 #define CFG_GPIO0_ISR1L         0x15555444
 513 #define CFG_GPIO0_TSRH          0x00000000
 514 #define CFG_GPIO0_TSRL          0x00000000
 515 #define CFG_GPIO0_TCR           0xF7FF8014
 516
 517 /*
 518  * Internal Definitions
 519  *
 520  * Boot Flags
 521  */
 522 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 523 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 524
 525 #if 1 /* test-only */
 526 #define CONFIG_NO_SERIAL_EEPROM
 527 /*#undef CONFIG_NO_SERIAL_EEPROM*/
 528 /*--------------------------------------------------------------------*/
 529 #ifdef CONFIG_NO_SERIAL_EEPROM
 530
 531
 532 /*
 533 !-----------------------------------------------------------------------
 534 ! Defines for entry options.
 535 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 536 !       are plugged in the board will be utilized as non-ECC DIMMs.
 537 !-----------------------------------------------------------------------
 538 */
 539 #undef        AUTO_MEMORY_CONFIG
 540 #define        DIMM_READ_ADDR 0xAB
 541 #define        DIMM_WRITE_ADDR 0xAA
 542
 543
 544 #define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register          */
 545 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register   */
 546 #define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register      */
 547 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register*/
 548 #define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register          */
 549 #define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register        */
 550 #define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register          */
 551 #define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register             */
 552 #define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                    */
 553 #define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register         */
 554
 555 /* Defines for CPC0_PLLMR1 Register fields */
 556 #define PLL_ACTIVE                 0x80000000
 557 #define CPC0_PLLMR1_SSCS           0x80000000
 558 #define PLL_RESET                  0x40000000
 559 #define CPC0_PLLMR1_PLLR           0x40000000
 560     /* Feedback multiplier */
 561 #define PLL_FBKDIV                 0x00F00000
 562 #define CPC0_PLLMR1_FBDV           0x00F00000
 563 #define PLL_FBKDIV_16              0x00000000
 564 #define PLL_FBKDIV_1               0x00100000
 565 #define PLL_FBKDIV_2               0x00200000
 566 #define PLL_FBKDIV_3               0x00300000
 567 #define PLL_FBKDIV_4               0x00400000
 568 #define PLL_FBKDIV_5               0x00500000
 569 #define PLL_FBKDIV_6               0x00600000
 570 #define PLL_FBKDIV_7               0x00700000
 571 #define PLL_FBKDIV_8               0x00800000
 572 #define PLL_FBKDIV_9               0x00900000
 573 #define PLL_FBKDIV_10              0x00A00000
 574 #define PLL_FBKDIV_11              0x00B00000
 575 #define PLL_FBKDIV_12              0x00C00000
 576 #define PLL_FBKDIV_13              0x00D00000
 577 #define PLL_FBKDIV_14              0x00E00000
 578 #define PLL_FBKDIV_15              0x00F00000
 579     /* Forward A divisor */
 580 #define PLL_FWDDIVA                0x00070000
 581 #define CPC0_PLLMR1_FWDVA          0x00070000
 582 #define PLL_FWDDIVA_8              0x00000000
 583 #define PLL_FWDDIVA_7              0x00010000
 584 #define PLL_FWDDIVA_6              0x00020000
 585 #define PLL_FWDDIVA_5              0x00030000
 586 #define PLL_FWDDIVA_4              0x00040000
 587 #define PLL_FWDDIVA_3              0x00050000
 588 #define PLL_FWDDIVA_2              0x00060000
 589 #define PLL_FWDDIVA_1              0x00070000
 590     /* Forward B divisor */
 591 #define PLL_FWDDIVB                0x00007000
 592 #define CPC0_PLLMR1_FWDVB          0x00007000
 593 #define PLL_FWDDIVB_8              0x00000000
 594 #define PLL_FWDDIVB_7              0x00001000
 595 #define PLL_FWDDIVB_6              0x00002000
 596 #define PLL_FWDDIVB_5              0x00003000
 597 #define PLL_FWDDIVB_4              0x00004000
 598 #define PLL_FWDDIVB_3              0x00005000
 599 #define PLL_FWDDIVB_2              0x00006000
 600 #define PLL_FWDDIVB_1              0x00007000
 601     /* PLL tune bits */
 602 #define PLL_TUNE_MASK            0x000003FF
 603 #define PLL_TUNE_2_M_3           0x00000133     /*  2 <= M <= 3               */
 604 #define PLL_TUNE_4_M_6           0x00000134     /*  3 <  M <= 6               */
 605 #define PLL_TUNE_7_M_10          0x00000138     /*  6 <  M <= 10              */
 606 #define PLL_TUNE_11_M_14         0x0000013C     /* 10 <  M <= 14              */
 607 #define PLL_TUNE_15_M_40         0x0000023E     /* 14 <  M <= 40              */
 608 #define PLL_TUNE_VCO_LOW         0x00000000     /* 500MHz <= VCO <=  800MHz   */
 609 #define PLL_TUNE_VCO_HI          0x00000080     /* 800MHz <  VCO <= 1000MHz   */
 610
 611 /* Defines for CPC0_PLLMR0 Register fields */
 612     /* CPU divisor */
 613 #define PLL_CPUDIV                 0x00300000
 614 #define CPC0_PLLMR0_CCDV           0x00300000
 615 #define PLL_CPUDIV_1               0x00000000
 616 #define PLL_CPUDIV_2               0x00100000
 617 #define PLL_CPUDIV_3               0x00200000
 618 #define PLL_CPUDIV_4               0x00300000
 619     /* PLB divisor */
 620 #define PLL_PLBDIV                 0x00030000
 621 #define CPC0_PLLMR0_CBDV           0x00030000
 622 #define PLL_PLBDIV_1               0x00000000
 623 #define PLL_PLBDIV_2               0x00010000
 624 #define PLL_PLBDIV_3               0x00020000
 625 #define PLL_PLBDIV_4               0x00030000
 626     /* OPB divisor */
 627 #define PLL_OPBDIV                 0x00003000
 628 #define CPC0_PLLMR0_OPDV           0x00003000
 629 #define PLL_OPBDIV_1               0x00000000
 630 #define PLL_OPBDIV_2               0x00001000
 631 #define PLL_OPBDIV_3               0x00002000
 632 #define PLL_OPBDIV_4               0x00003000
 633     /* EBC divisor */
 634 #define PLL_EXTBUSDIV              0x00000300
 635 #define CPC0_PLLMR0_EPDV           0x00000300
 636 #define PLL_EXTBUSDIV_2            0x00000000
 637 #define PLL_EXTBUSDIV_3            0x00000100
 638 #define PLL_EXTBUSDIV_4            0x00000200
 639 #define PLL_EXTBUSDIV_5            0x00000300
 640     /* MAL divisor */
 641 #define PLL_MALDIV                 0x00000030
 642 #define CPC0_PLLMR0_MPDV           0x00000030
 643 #define PLL_MALDIV_1               0x00000000
 644 #define PLL_MALDIV_2               0x00000010
 645 #define PLL_MALDIV_3               0x00000020
 646 #define PLL_MALDIV_4               0x00000030
 647     /* PCI divisor */
 648 #define PLL_PCIDIV                 0x00000003
 649 #define CPC0_PLLMR0_PPFD           0x00000003
 650 #define PLL_PCIDIV_1               0x00000000
 651 #define PLL_PCIDIV_2               0x00000001
 652 #define PLL_PCIDIV_3               0x00000002
 653 #define PLL_PCIDIV_4               0x00000003
 654
 655 /*
 656 !-----------------------------------------------------------------------
 657 ! PLL settings for 266MHz CPU, 133MHz PLB/SDRAM, 66MHz EBC, 33MHz PCI,
 658 ! assuming a 33.3MHz input clock to the 405EP.
 659 !-----------------------------------------------------------------------
 660 */
 661 #define PLLMR0_133_66_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 662                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 663                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 664 #define PLLMR1_133_66_66_33  (PLL_FBKDIV_4  |  \
 665                               PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 666                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 667 #define PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 668                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 669                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 670 #define PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 671                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 672                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 673 #define PLLMR0_266_133_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 674                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 675                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 676 #define PLLMR1_266_133_66_33 (PLL_FBKDIV_8  |  \
 677                               PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 678                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 679 #if 0 /* test-only */
 680 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 681 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 682 #endif
 683 #if 0 /* test-only */
 684 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 685 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 686 #endif
 687 #if 1 /* test-only */
 688 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 689 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 690 #endif
 691
 692 #endif
 693 #endif
 694
 695 #endif  /* __CONFIG_H */